JP5700145B2 - Insulated gate device drive circuit - Google Patents

Insulated gate device drive circuit Download PDF

Info

Publication number
JP5700145B2
JP5700145B2 JP2014022633A JP2014022633A JP5700145B2 JP 5700145 B2 JP5700145 B2 JP 5700145B2 JP 2014022633 A JP2014022633 A JP 2014022633A JP 2014022633 A JP2014022633 A JP 2014022633A JP 5700145 B2 JP5700145 B2 JP 5700145B2
Authority
JP
Japan
Prior art keywords
gate
voltage
mosfet
semiconductor element
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014022633A
Other languages
Japanese (ja)
Other versions
JP2014112925A (en
Inventor
守生 岩水
守生 岩水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2014022633A priority Critical patent/JP5700145B2/en
Publication of JP2014112925A publication Critical patent/JP2014112925A/en
Application granted granted Critical
Publication of JP5700145B2 publication Critical patent/JP5700145B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electronic Switches (AREA)

Description

本発明は、絶縁ゲート型デバイスの駆動回路に関し、特に当該デバイスの誤オンを防止すると共に、ターンオフ動作を高速にて行う絶縁ゲート型デバイスの駆動回路に関する。   The present invention relates to a drive circuit for an insulated gate device, and more particularly to a drive circuit for an insulated gate device that prevents erroneous turn-on of the device and performs a turn-off operation at high speed.

図１１は、従来の絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。
この図１１に示すように、抵抗負荷や誘導負荷等である負荷１０２の一端を電源１０１に接続し、負荷１０２の他端を負荷駆動制御素子（高機能ＭＯＳＦＥＴ）１０３に接続している。負荷駆動制御素子１０３は、ドレイン端子１０４、ゲート端子１０５、ソース端子１０６の３端子で構成する。ドレイン端子１０４は負荷１０２の他端に接続し、ソース端子１０６はグランドに接続している。また、ゲート端子１０５には、外部からゲート信号が入力される。負荷駆動制御素子１０３は、駆動回路部１１７と、パワー部１１８とで構成されており、駆動回路部１１７とパワー部１１８とは１つの半導体チップ内に形成する。 FIG. 11 is a circuit diagram showing a configuration of a driving circuit of a conventional insulated gate device.
As shown in FIG. 11, one end of a load 102 such as a resistance load or an inductive load is connected to a power source 101, and the other end of the load 102 is connected to a load drive control element (high function MOSFET) 103. The load drive control element 103 is composed of three terminals: a drain terminal 104, a gate terminal 105, and a source terminal 106. The drain terminal 104 is connected to the other end of the load 102, and the source terminal 106 is connected to the ground. A gate signal is input to the gate terminal 105 from the outside. The load drive control element 103 includes a drive circuit unit 117 and a power unit 118, and the drive circuit unit 117 and the power unit 118 are formed in one semiconductor chip.

パワー部１１８は、駆動回路部１１７によってオンオフ制御される絶縁ゲート型デバイスであるパワーＭＯＳＦＥＴ１０８からなる。
負荷駆動制御素子１０３のゲート端子１０５およびパワーＭＯＳＦＥＴ１０８のゲート電位１２３とグランド電位（ソース電位）１２４との間には、温度を検出する温度検出センサ１１１と、温度検出センサ１１１の信号処理及び負荷駆動制御素子３の閾値電圧を決定する論理回路１１２と、論理回路１１２の信号を受けてゲート電位１２３のシャットダウンを制御するゲート電圧制御用ＭＯＳＦＥＴ１１４とをそれぞれ設ける。 The power unit 118 includes a power MOSFET 108 that is an insulated gate device that is on / off controlled by the drive circuit unit 117.
Between the gate terminal 105 of the load drive control element 103 and the gate potential 123 of the power MOSFET 108 and the ground potential (source potential) 124, a temperature detection sensor 111 for detecting temperature, signal processing of the temperature detection sensor 111, and load drive A logic circuit 112 that determines the threshold voltage of the control element 3 and a gate voltage control MOSFET 114 that receives a signal from the logic circuit 112 and controls the shutdown of the gate potential 123 are provided.

また、ドレイン電位１２２とグランド電位（ソース電位）１２４との間には、電流検出センサ１１０を設けており、ゲート電位１２３とグランド電位（ソース電位）１２４との間には、電流検出センサ１１０の信号を受けてゲート電位１２３の電圧レベルを制御するゲート電圧制御回路１１５も設ける。
その他にゲート電位１２３とグランド電位（ソース電位）１２４との間には、パワーＭＯＳＦＥＴ１０８のゲートの保護素子としてダイオード１０９及び抵抗１１３があり、ダイオード１０９と抵抗１１３の接続点はゲート端子１０５に接続されている。さらに、ゲート端子１０５にノイズが来てもパワーＭＯＳＦＥＴ１０８がオンしないようにゲート電位１２３をプルダウンするための定電流源１１６がある。 Further, a current detection sensor 110 is provided between the drain potential 122 and the ground potential (source potential) 124, and the current detection sensor 110 is interposed between the gate potential 123 and the ground potential (source potential) 124. A gate voltage control circuit 115 that receives the signal and controls the voltage level of the gate potential 123 is also provided.
In addition, between the gate potential 123 and the ground potential (source potential) 124, there are a diode 109 and a resistor 113 as protective elements for the gate of the power MOSFET 108, and a connection point between the diode 109 and the resistor 113 is connected to the gate terminal 105. ing. In addition, there is a constant current source 116 for pulling down the gate potential 123 so that the power MOSFET 108 is not turned on even when noise occurs at the gate terminal 105.

負荷駆動制御素子１０３は、負荷１０２を駆動するためのスイッチング素子として機能する。また、この負荷駆動制御素子１０３は、上記スイッチング機能以外に、負荷１０２が短絡したとき等に負荷駆動制御素子１０３に流れる大電流により負荷駆動制御素子１０３自体が破壊するのを防止するための過電流検出機能、その大電流による発熱で負荷駆動制御素子１０３自体が破壊するのを防止するための過熱検出機能、およびスイッチング素子のゲート保護機能を有する。過熱検出機能及び過電流検出機能は、ゲート電圧を電源として動作する。   The load drive control element 103 functions as a switching element for driving the load 102. In addition to the switching function described above, the load drive control element 103 has an overload for preventing the load drive control element 103 itself from being destroyed by a large current flowing through the load drive control element 103 when the load 102 is short-circuited. It has a current detection function, an overheat detection function for preventing the load drive control element 103 itself from being destroyed by heat generated by the large current, and a switching element gate protection function. The overheat detection function and the overcurrent detection function operate using the gate voltage as a power source.

過熱検出機能は以下のように動作する。すなわち、温度上昇に伴い温度検出センサ１１１の出力（論理回路１１２の入力）１２１の電圧が所定の電圧に達したとき、論理回路１１２は、ゲート電圧制御用ＭＯＳＦＥＴ１１４のゲート１１９に電圧制御用ＭＯＳＦＥＴ１１４をオン状態とする電圧を印加する。これにより、ゲート電位１２３をパワーＭＯＳＦＥＴ１０８の閾値電圧より低くしてパワーＭＯＳＦＥＴ１０８をオフし、負荷駆動制御素子１０３をオフする。   The overheat detection function operates as follows. That is, when the voltage of the output (input of the logic circuit 112) 121 of the temperature detection sensor 111 reaches a predetermined voltage as the temperature rises, the logic circuit 112 sets the voltage control MOSFET 114 to the gate 119 of the gate voltage control MOSFET 114. Apply voltage to turn on. As a result, the gate potential 123 is set lower than the threshold voltage of the power MOSFET 108 to turn off the power MOSFET 108 and turn off the load drive control element 103.

また、過電流検出機能は以下のように動作する。すなわち、ドレイン端子１０４とグランド端子（ソース端子）１０６との間に流れる電流の増大に伴い、電流検出センサ１１０からゲート電圧制御回路１１５への入力１２０が所定の電圧に達したとき、ゲート電圧制御回路１１５は、ゲート電位１２３を小さくすることにより、ドレイン端子１０４とグランド端子（ソース端子）１０６との間に流れる電流を制限する。
また、論理回路１１２及びゲート電圧制御用ＭＯＳＦＥＴ１１４は、ゲート端子１０５に負荷駆動制御素子１０３の閾値電圧が印加されるまでは、パワーＭＯＳＦＥＴ１０８のゲート電位１２３をパワーＭＯＳＦＥＴ１０８の閾値電圧より低くして、パワーＭＯＳＦＥＴ１０８をオンしないようにする、閾値決定機能も有している。 The overcurrent detection function operates as follows. That is, when the current 120 flowing from the drain terminal 104 and the ground terminal (source terminal) 106 increases and the input 120 from the current detection sensor 110 to the gate voltage control circuit 115 reaches a predetermined voltage, the gate voltage control is performed. The circuit 115 limits the current flowing between the drain terminal 104 and the ground terminal (source terminal) 106 by reducing the gate potential 123.
Further, the logic circuit 112 and the gate voltage control MOSFET 114 are configured so that the gate potential 123 of the power MOSFET 108 is lower than the threshold voltage of the power MOSFET 108 until the threshold voltage of the load drive control element 103 is applied to the gate terminal 105. It also has a threshold value determining function for preventing the MOSFET 108 from being turned on.

図１２は、閾値決定機能を示すタイミングチャートである。ここでは、ゲート端子１０５に三角波が入力された場合のゲート端子１０５の電圧Ｖｉｎ、パワーＭＯＳＦＥＴ１０８のゲート電圧Ｖｇ（ゲート電位１２３）、ドレイン電圧Ｖｄ（ドレイン電位１２２）、ゲート電圧制御用ＭＯＳＦＥＴ１１４のゲート電圧Ｖａを示している。図１２に示すように、ゲート電圧制御用ＭＯＳＦＥＴ１１４をオンオフ制御することで、ゲート端子１０５の電圧Ｖｉｎが負荷駆動制御素子１０３の閾値ＶＩＮ（ｔｈ）に達するまで、パワーＭＯＳＦＥＴ１０８のゲート電圧ＶｇをパワーＭＯＳＦＥＴ１０８の閾値Ｖｇ（ｔｈ）より低くする。製造バラツキを含めて、ゲート電圧制御用ＭＯＳＦＥＴ１１４の閾値Ｖａ（ｔｈ）＜パワーＭＯＳＦＥＴ１０８の閾値Ｖｇ（ｔｈ）とすることにより、このように駆動回路部１１７でパワーＭＯＳＦＥＴ１０８のゲート電圧Ｖｇを制御でき、負荷駆動制御素子１０３の閾値ＶＩＮ（ｔｈ）を決定することが可能である。   FIG. 12 is a timing chart showing the threshold value determining function. Here, when a triangular wave is input to the gate terminal 105, the voltage Vin of the gate terminal 105, the gate voltage Vg (gate potential 123) of the power MOSFET 108, the drain voltage Vd (drain potential 122), and the gate voltage of the gate voltage control MOSFET 114 Va is shown. As shown in FIG. 12, the gate voltage Vg of the power MOSFET 108 is changed to ON / OFF control of the gate voltage control MOSFET 114 until the voltage Vin at the gate terminal 105 reaches the threshold value VIN (th) of the load drive control element 103. Lower than the threshold value Vg (th). The gate voltage Vg of the power MOSFET 108 can be controlled in this way by the drive circuit unit 117 by setting the threshold value Va (th) of the gate voltage control MOSFET 114 <the threshold value Vg (th) of the power MOSFET 108, including manufacturing variations. The threshold value VIN (th) of the drive control element 103 can be determined.

ところで、パワーＭＯＳＦＥＴ１０８のゲート−ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。
そのため、パワーＭＯＳＦＥＴ１０８をオン状態からオフ状態へ切り替える際に、寄生容量Ｃｇｄの充電電流によりゲート電圧Ｖｇが持上げられる。このとき、オフ時のゲート端子１０５の電圧Ｖｉｎがゲート電圧制御用ＭＯＳＦＥＴ１１４の閾値より低い状態では、ゲート電圧制御用ＭＯＳＦＥＴ１１４による上記充電電流の引き抜きが行われないため、ターンオフ時間が長くなるといった問題がある。 Incidentally, a relatively large parasitic capacitance Cgd is formed between the gate and drain of the power MOSFET 108.
Therefore, when the power MOSFET 108 is switched from the on state to the off state, the gate voltage Vg is raised by the charging current of the parasitic capacitance Cgd. At this time, in the state where the voltage Vin of the gate terminal 105 at the time of OFF is lower than the threshold value of the gate voltage control MOSFET 114, the charging current is not drawn by the gate voltage control MOSFET 114, so that the turn-off time becomes long. is there.

そこで、この充電電流を素早く引き抜くために、パワーＭＯＳＦＥＴ１０８のゲートとグランド１２４との間や、ゲート端子１０５とグランド１２４との間に抵抗や定電流源を配置することで、パワーＭＯＳＦＥＴ１０８のゲートとグランド１２４との間のインピーダンスを小さくするといった対策が一般的に行われている。
また、パワーＭＯＳＦＥＴがターンオフする際に発生するサージ電圧とターンオフ損失とを効果的に低減するものとして、特許文献１に記載の技術がある。この技術は、パワーＭＯＳＦＥＴの主端子に流れる電流をターンオフする際にゲート容量を放電させる電流源回路と、この電流源回路を介してゲート容量を放電する電流値を調整する電流調整回路とを備えるものである。 Therefore, in order to quickly extract the charging current, a resistor and a constant current source are arranged between the gate of the power MOSFET 108 and the ground 124, or between the gate terminal 105 and the ground 124, so that the gate and ground of the power MOSFET 108 are grounded. Measures such as reducing the impedance with the terminal 124 are generally taken.
Further, there is a technique described in Patent Document 1 that effectively reduces a surge voltage and a turn-off loss generated when the power MOSFET is turned off. This technology includes a current source circuit that discharges a gate capacitance when the current flowing through the main terminal of the power MOSFET is turned off, and a current adjustment circuit that adjusts a current value for discharging the gate capacitance via the current source circuit. Is.

この特許文献１に記載の技術では、ゲート信号によりパワーＭＯＳＦＥＴがターンオフするときに電流源回路を接続し、パワーＭＯＳＦＥＴがターンオンしているときは電流源回路を切り離すようにしている。また、ここでは、電流源回路の出力電流を可変とし、電流調整回路により、パワーＭＯＳＦＥＴの主端子両端の電圧が上昇をはじめるまでは電流源回路の出力電流を一定値とし、上記主端子両端の電圧の上昇に伴って電流源回路の出力電流を徐々に低下させている。   In the technique described in Patent Document 1, a current source circuit is connected when the power MOSFET is turned off by a gate signal, and the current source circuit is disconnected when the power MOSFET is turned on. In addition, here, the output current of the current source circuit is made variable, and the current adjustment circuit keeps the output current of the current source circuit constant until the voltage across the main terminal of the power MOSFET starts to rise. As the voltage increases, the output current of the current source circuit is gradually reduced.

特開２００８−６７５９３号公報JP 2008-67593 A

上述したように、パワーＭＯＳＦＥＴ１０８のゲート−ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。そのため、パワーＭＯＳＦＥＴ１０８がオフ状態のときに電源１０１が急激に上昇した場合、寄生容量Ｃｇｄを充電する電流Ｉｄｇが流れ、この電流が定電流源１１６やゲート抵抗１１３を介して、グランド１０７に流れる。電流Ｉｄｇが定電流源１１６やゲート抵抗１１３を流れると、ゲート電圧１２３が持ち上げられ、この電位がパワーＭＯＳＦＥＴ１０８の閾値を越えると、パワーＭＯＳＦＥＴ１０８がオフ状態からオン状態に切り替わってしまう。このような現象は、特に、ゲート端子１０５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１１４の閾値より低い状態のとき、ゲート電圧制御用ＭＯＳＦＥＴ１１４による電流の引き抜きが行われないことに起因して顕著に発生する。   As described above, a relatively large parasitic capacitance Cgd is formed between the gate and drain of the power MOSFET 108. Therefore, when the power supply 101 rapidly rises when the power MOSFET 108 is in the off state, a current Idg for charging the parasitic capacitance Cgd flows, and this current flows to the ground 107 via the constant current source 116 and the gate resistor 113. When the current Idg flows through the constant current source 116 and the gate resistor 113, the gate voltage 123 is raised. When this potential exceeds the threshold of the power MOSFET 108, the power MOSFET 108 is switched from the off state to the on state. Such a phenomenon occurs remarkably due to the fact that the current is not drawn by the gate voltage control MOSFET 114 when the voltage at the gate terminal 105 is lower than the threshold value of the gate voltage control MOSFET 114.

しかしながら、上記特許文献１に記載の技術では、パワーＭＯＳＦＥＴがオフ状態のときに電源が急激に上昇した場合の対策が講じられていないため、このような状況下では、オフ状態であるパワーＭＯＳＦＥＴが誤オンしてしまう。この問題に対処するためには、パワーＭＯＳＦＥＴがターンオフしているときに電流源回路の出力電流を常に一定以上の電流値にしておく必要がある。   However, in the technique described in Patent Document 1, no countermeasure is taken when the power supply is suddenly increased when the power MOSFET is in an off state. Under such circumstances, the power MOSFET in the off state is not It turns on erroneously. In order to cope with this problem, it is necessary to always set the output current of the current source circuit to a constant current value or more when the power MOSFET is turned off.

ところが、この場合、ゲート端子に印加された電圧をプルダウンしてしまうため、通常オン時のパワーＭＯＳＦＥＴのゲート電圧の低下によるパワーＭＯＳＦＥＴの通電能力の低下（Ｒｏｎの増大）や、消費電流の増大といった問題が生じる。
そこで、本発明は、通常動作への影響（消費電流やＲｏｎ）を低減しつつ、デバイスの誤オンの防止と高速ターンオフとを実現することができる絶縁ゲート型デバイスの駆動回路を提供することを課題としている。 However, in this case, since the voltage applied to the gate terminal is pulled down, the power MOSFET's current-carrying capability is reduced (an increase in Ron) due to a decrease in the gate voltage of the power MOSFET when normally turned on, and the current consumption is increased. Problems arise.
Therefore, the present invention provides an insulated gate device drive circuit capable of preventing erroneous device turn-on and achieving high-speed turn-off while reducing the influence on normal operation (current consumption and Ron). It is an issue.

上記目的を解決するために、請求項１に係る絶縁ゲート型デバイスの駆動回路は、外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、前記ゲート信号が入力されるゲート端子と前記絶縁ゲート半導体素子のゲートとの間に接続されたゲート抵抗と、前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第１の接続点とソースとの間に接続されたゲート電圧制御用半導体素子と、前記ゲート電圧制御用半導体素子のゲートと前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第２の接続点との間に接続されたプルアップ素子と、前記ゲート端子及び前記ゲート抵抗間の接続点からゲート信号が入力され、前記ゲート電圧制御用半導体素子を、前記ゲート信号の電圧値が前記絶縁ゲート半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態とし、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能とする閾値制御回路と、を備え、前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記基準電圧を下回っているときに、前記絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流によって前記プルアップ素子を介してオン駆動されることを特徴としている。 In order to solve the above object, a drive circuit for an insulated gate device according to claim 1 is a drive circuit for an insulated gate device that drives an insulated gate semiconductor element based on a gate signal input from the outside, A gate resistor connected between a gate terminal to which the gate signal is input and a gate of the insulated gate semiconductor device; a gate of the insulated gate semiconductor device; a first connection point between the gate resistor and a source; A gate voltage control semiconductor element connected between the gate voltage control semiconductor element, and a pull-up connected between the gate of the gate voltage control semiconductor element and the second connection point between the gate of the insulated gate semiconductor element and the gate resistance. and the device, the gate terminal and the gate signal from a connection point between the gate resistor is inputted, the gate voltage controlled semiconductor device, the gate signal Only when the pressure value is an off state when it is higher a predetermined reference voltage or higher than the threshold voltage of the insulated gate semiconductors elements, the voltage value of the gate signal is lower than the reference voltage, the drive to the ON state A threshold control circuit that enables control, and the gate voltage control semiconductor element is formed between the gate and drain of the insulated gate semiconductor element when the voltage value of the gate signal is lower than the reference voltage. It is characterized in that it is turned on via the pull-up element by the charged current of the parasitic capacitance.

これにより、絶縁ゲート半導体素子がオフ状態であるときに電源電圧が急激に上昇した場合に、絶縁ゲート半導体素子のゲート・ドレイン間の寄生容量を充電する電流が流れることに起因して、絶縁ゲート半導体素子のゲート電圧が持ち上げられた場合であっても、ゲート電圧制御用半導体素子によって上記充電電流を引き抜くことができる。そのため、絶縁ゲート半導体素子のゲート電圧を下げることができ、絶縁ゲート半導体素子の誤オンを防止することができる。   As a result, when the power supply voltage suddenly rises when the insulated gate semiconductor element is in the off state, the current that charges the parasitic capacitance between the gate and the drain of the insulated gate semiconductor element flows. Even when the gate voltage of the semiconductor element is raised, the charging current can be extracted by the gate voltage control semiconductor element. Therefore, the gate voltage of the insulated gate semiconductor element can be lowered, and erroneous turn-on of the insulated gate semiconductor element can be prevented.

また、ターンオフ動作時にも、ゲート電圧制御用半導体素子によって上記充電電流を引き抜くことができるので、高速ターンオフが可能となる。
このように、絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流を電源としてゲート電圧制御用半導体素子を駆動するので、ゲート信号を印加する外部入力回路の出力インピーダンスや、ゲート信号の電圧レベルに依存せずに、絶縁ゲート半導体素子の誤オンの防止と高速ターンオフとを実現することができる。 In addition, even during the turn-off operation, the charging current can be drawn by the gate voltage control semiconductor element, so that high-speed turn-off is possible.
In this way, the gate voltage control semiconductor element is driven using the charging current of the parasitic capacitance formed between the gate and the drain of the insulated gate semiconductor element as a power source, so that the output impedance of the external input circuit to which the gate signal is applied, the gate Without depending on the voltage level of the signal, it is possible to prevent erroneous turn-on and fast turn-off of the insulated gate semiconductor element.

さらに、ゲート信号の電圧値が基準電圧を下回っているときだけゲート電圧制御用半導体素子をオン状態に駆動制御可能とするので、ゲート信号の電圧値が基準電圧に達している場合にゲート電圧制御用半導体素子がオンするのを防止することができる。したがって、通常動作への影響（絶縁ゲート半導体素子の誤オフ、消費電流やＲｏｎの増大など）を抑制することができる。   Furthermore, the gate voltage control semiconductor element can be driven and controlled only when the voltage value of the gate signal is lower than the reference voltage, so that the gate voltage control is performed when the voltage value of the gate signal reaches the reference voltage. It is possible to prevent the semiconductor element from being turned on. Therefore, it is possible to suppress the influence on normal operation (such as erroneous turn-off of the insulated gate semiconductor element, increase in current consumption or Ron).

また、請求項２に係る絶縁ゲート型デバイスの駆動回路は、請求項１に係る発明において、前記プルアップ素子は、デプレッション型のＭＯＳＦＥＴであることを特徴としている。
これにより、プルアップ素子を定電流源素子とすることができる。 According to a second aspect of the present invention, there is provided the insulated gate device driving circuit according to the first aspect, wherein the pull-up element is a depletion type MOSFET.
Thereby, the pull-up element can be a constant current source element.

さらに、請求項３に係る絶縁ゲート型デバイスの駆動回路は、請求項１又は２に係る発明において、前記ゲート電圧制御用半導体素子のゲート閾値電圧が前記絶縁ゲート半導体素子のゲート閾値電圧未満に設定され、前記閾値制御回路は、前記ゲート信号が前記基準電圧未満であるときに、ゲート信号を前記ゲート電圧制御用半導体素子のゲートに供給し、前記ゲート信号が前記基準電圧以上となったときに前記ゲート電圧制御用半導体素子のゲートにオフ信号を供給する構成を有し、前記プルアップ素子を通じて流れる電流が前記ゲート端子及び前記ゲート抵抗間の前記接続点へ流れることを防止するダイオードを備えることを特徴としている。 Furthermore, the drive circuit for an insulated gate device according to claim 3 is the invention according to claim 1 or 2, wherein the gate threshold voltage of the semiconductor element for gate voltage control is set to be lower than the gate threshold voltage of the insulated gate semiconductor element. The threshold control circuit supplies a gate signal to the gate of the gate voltage control semiconductor element when the gate signal is less than the reference voltage , and when the gate signal becomes equal to or higher than the reference voltage. further comprising a diode for preventing the has a configuration for supplying an off signal to the gate of the gate voltage controlling semiconductor element flows current through the pull-up element to the connection point between the gate terminal and the gate resistor It is characterized by.

本発明によれば、絶縁ゲート半導体素子のゲート−ドレイン間の寄生容量の充電電流を電源としてゲート電圧制御用半導体素子をオンさせる構成とするので、ゲート端子に電圧を印加する入力回路の出力インピーダンスや、ゲート端子に印加される信号のオフ時の電圧レベルに依存することなく、ゲート電圧制御用半導体素子によって上記充電電流を素早く引き抜くことができる。したがって、絶縁ゲート半導体素子の誤オンの防止と、高速ターンオフとを実現することができる。
また、ゲート信号の電圧値が基準電圧を下回っているときだけゲート電圧制御用半導体素子をオン状態に駆動制御可能とするので、ゲート信号の電圧値が基準電圧に達している場合にゲート電圧制御用半導体素子がオンするのを防止することができる。したがって、通常動作への影響（絶縁ゲート半導体素子の誤オフ、消費電流やＲｏｎの増大など）を抑制することができる。 According to the present invention, the gate voltage control semiconductor element is turned on using the charging current of the parasitic capacitance between the gate and the drain of the insulated gate semiconductor element as the power supply, so that the output impedance of the input circuit that applies a voltage to the gate terminal In addition, the charging current can be quickly extracted by the gate voltage control semiconductor element without depending on the voltage level when the signal applied to the gate terminal is OFF. Accordingly, it is possible to prevent erroneous turn-on of the insulated gate semiconductor element and to achieve high-speed turn-off.
In addition, since the gate voltage control semiconductor element can be driven and controlled only when the voltage value of the gate signal is lower than the reference voltage, the gate voltage control is performed when the voltage value of the gate signal reaches the reference voltage. It is possible to prevent the semiconductor element from being turned on. Therefore, it is possible to suppress the influence on the normal operation (such as erroneous turn-off of the insulated gate semiconductor element, increase in current consumption or Ron).

さらに、ゲート電圧制御用半導体素子をオンさせて上記充電電流を引き抜くため、チップサイズを小さく抑えることができると共に、通常動作への影響（消費電流やＲｏｎ）を低減することができる。   Further, since the gate voltage control semiconductor element is turned on to draw out the charging current, the chip size can be kept small, and the influence on the normal operation (current consumption and Ron) can be reduced.

本発明に係る絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the drive circuit of the insulated gate type device which concerns on this invention. 電流検出センサの構成を示す回路図である。It is a circuit diagram which shows the structure of a current detection sensor. 温度検出センサの構成を示す回路図である。It is a circuit diagram which shows the structure of a temperature detection sensor. 論理回路の構成を示す回路図である。It is a circuit diagram which shows the structure of a logic circuit. ゲート電圧制御回路の構成を示す回路図である。It is a circuit diagram which shows the structure of a gate voltage control circuit. パワーＭＯＳＦＥＴの素子構造である。It is an element structure of a power MOSFET. パワーＭＯＳＦＥＴを単純化モデルで示した回路図である。It is the circuit diagram which showed power MOSFET with the simplification model. 従来のパワーＭＯＳＦＥＴの誤オンについて説明するための図である。It is a figure for demonstrating the erroneous ON of the conventional power MOSFET. 入力回路の構成を示す回路図である。It is a circuit diagram which shows the structure of an input circuit. 従来のパワーＭＯＳＦＥＴのターンオフ動作について説明するための図である。It is a figure for demonstrating the turn-off operation | movement of the conventional power MOSFET. 従来の絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the drive circuit of the conventional insulated gate type device. 閾値決定機能を示すタイミングチャートである。It is a timing chart which shows a threshold value determination function.

以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
（構成）
図１は、本発明に係る絶縁ゲート型デバイスの駆動回路を適用した半導体集積回路装置の構成を示す回路図である。
この図１に示すように、抵抗負荷や誘導負荷等の負荷２の一端を電源１に接続し、負荷２の他端を半導体集積回路装置である負荷駆動制御素子３に接続している。
負荷駆動制御素子３は、ドレイン端子４、ゲート端子５、ソース端子６の３端子で構成する。ドレイン端子４は負荷２の他端に接続し、ソース端子６はグランドに接続する。また、ゲート端子５には、外部からゲート信号が入力される。負荷駆動制御素子３は、駆動回路部１７とパワー部１８とで構成されており、これらは１つの半導体チップ内に形成されている。パワー部１８は、駆動回路部１７によってオンオフ制御されるパワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８からなる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
(Constitution)
FIG. 1 is a circuit diagram showing a configuration of a semiconductor integrated circuit device to which a drive circuit for an insulated gate device according to the present invention is applied.
As shown in FIG. 1, one end of a load 2 such as a resistance load or an inductive load is connected to a power source 1, and the other end of the load 2 is connected to a load drive control element 3 which is a semiconductor integrated circuit device.
The load drive control element 3 is composed of three terminals: a drain terminal 4, a gate terminal 5, and a source terminal 6. The drain terminal 4 is connected to the other end of the load 2 and the source terminal 6 is connected to the ground. A gate signal is input to the gate terminal 5 from the outside. The load drive control element 3 includes a drive circuit unit 17 and a power unit 18, which are formed in one semiconductor chip. The power unit 18 includes a power MOSFET (insulated gate semiconductor element) 8 that is on / off controlled by the drive circuit unit 17.

負荷駆動制御素子３のゲート端子５とグランド電位（ソース電位）２４との間には、ツェナーダイオード９を接続する。
また、ドレイン電位２２とグランド電位２４との間には、電流検出センサ１０を接続する。電流検出センサ１０としては、例えば、図２（ａ）に示すように、抵抗１０ａ及び１０ｂの抵抗分圧を用いたものや、図２（ｂ），（ｃ）に示すように、電流検出ＭＯＳＦＥＴ１０ｃ，１０ｄを用いたものがある。 A Zener diode 9 is connected between the gate terminal 5 of the load drive control element 3 and the ground potential (source potential) 24.
Further, the current detection sensor 10 is connected between the drain potential 22 and the ground potential 24. As the current detection sensor 10, for example, as shown in FIG. 2 (a), one using a resistance divided voltage of the resistors 10a and 10b, or as shown in FIGS. 2 (b) and 2 (c), a current detection MOSFET 10c is used. , 10d.

さらに、ゲート端子５とグランド電位２４との間には、温度検出センサ１１を接続する。温度検出センサ１１としては、例えば、図３に示すダイオード１１ａのＶＦ特性の温度特性を利用したセンサを用いることができる。
また、ゲート端子５とグランド電位２４との間には、論理回路（閾値制御回路）１２を接続する。論理回路１２としては、例えば、図４に示すように、Ｎ型デプレッションＭＯＳＦＥＴ１２ａと、ダイオード１２ｂと、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｃとから構成される回路を用いることができる。ここで、ダイオード１２ｂは、後述するＮ型デプレッションＭＯＳＦＥＴ２５を流れる電流が、Ｎ型デプレッションＭＯＳＦＥＴ１２ａを介して論理回路（閾値制御回路）１２の高電位側電源であるゲート端子５に流れないようにするために設けている。 Further, the temperature detection sensor 11 is connected between the gate terminal 5 and the ground potential 24. As the temperature detection sensor 11, for example, a sensor using the temperature characteristic of the VF characteristic of the diode 11a shown in FIG. 3 can be used.
A logic circuit (threshold control circuit) 12 is connected between the gate terminal 5 and the ground potential 24. As the logic circuit 12, for example, as shown in FIG. 4, a circuit composed of an N-type depletion MOSFET 12a, a diode 12b, and an N-type enhancement MOSFET 12c can be used. Here, the diode 12b prevents a current flowing in an N-type depletion MOSFET 25, which will be described later, from flowing to the gate terminal 5 that is a high-potential side power source of the logic circuit (threshold control circuit) 12 via the N-type depletion MOSFET 12a. Provided.

また、パワーＭＯＳＦＥＴ８のゲートとゲート端子５の間には、ゲート抵抗１３が接続されている。
さらに、パワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８のゲート電位２３とグランド電位２４との間には、ゲート電圧制御用ＭＯＳＦＥＴ（ゲート電圧制御用半導体素子）１４が接続されており、このゲート電圧制御用ＭＯＳＦＥＴ１４のドレイン−ゲート間には、プルアップ素子としてＮ型デプレッションＭＯＳＦＥＴ２５が接続されている。 A gate resistor 13 is connected between the gate of the power MOSFET 8 and the gate terminal 5.
Further, a gate voltage control MOSFET (gate voltage control semiconductor element) 14 is connected between the gate potential 23 of the power MOSFET (insulated gate semiconductor element) 8 and the ground potential 24. An N-type depletion MOSFET 25 is connected as a pull-up element between the drain and gate of the MOSFET 14.

また、ゲート電位２３とグランド電位２４との間には、ゲート電圧制御回路１５が接続されている。このゲート電圧制御回路１５の入力端は、電流検出センサ１０の出力端に接続している。ゲート電圧制御回路１５としては、図５（ａ）〜（ｃ）に示すような構成のものを用いることができる。
さらに、ゲート電位２３とグランド電位２４との間には、定電流源１６が接続されている。この定電流源１６は、ゲート端子５にノイズが来てもパワーＭＯＳＦＥＴ８がオンしないようにゲート電位２３をプルダウンするためのものである。なお、定電流源１６の出力電流値は、図１１に示す従来の定電流源１１６に要求される電流値より小さく設定されたものを用いることができる。 A gate voltage control circuit 15 is connected between the gate potential 23 and the ground potential 24. The input terminal of the gate voltage control circuit 15 is connected to the output terminal of the current detection sensor 10. As the gate voltage control circuit 15, one having a configuration as shown in FIGS. 5A to 5C can be used.
Further, a constant current source 16 is connected between the gate potential 23 and the ground potential 24. This constant current source 16 is for pulling down the gate potential 23 so that the power MOSFET 8 is not turned on even when noise is applied to the gate terminal 5. The output current value of the constant current source 16 can be set smaller than the current value required for the conventional constant current source 116 shown in FIG.

この負荷駆動制御素子３は、負荷２を駆動するためのスイッチング素子としての機能の他に、負荷２が短絡したとき等に負荷駆動制御素子３に流れる大電流により負荷駆動制御素子３自体が破壊するのを防止するための過電流検出・保護機能と、その大電流による発熱で負荷駆動制御素子３自体が破壊するのを防止するための過熱検出・保護機能とを有する。   In addition to the function as a switching element for driving the load 2, the load drive control element 3 is destroyed by a large current flowing through the load drive control element 3 when the load 2 is short-circuited. And an overcurrent detection / protection function for preventing the load drive control element 3 from being destroyed by heat generated by the large current.

過電流検出・保護機能は、電流検出センサ１０およびゲート電圧制御回路１５で実現する。以下、過電流検出・保護機能について具体的に説明する。
ドレイン端子４とグランド端子６との間に過電流が流れると、電流検出センサ１０の出力、すなわちゲート電圧制御回路１５の入力２０の電圧は大きくなる。ゲート電圧制御回路１５の入力２０の電圧が所定電圧以上となると、図５に示すゲート電圧制御回路１５のＮ型エンハンスメントＭＯＳＦＥＴ１５ａがオンする。これにより、ゲート電位２３を小さくし、ドレイン端子４とグランド端子６との間に流れる電流を制限する。 The overcurrent detection / protection function is realized by the current detection sensor 10 and the gate voltage control circuit 15. The overcurrent detection / protection function will be specifically described below.
When an overcurrent flows between the drain terminal 4 and the ground terminal 6, the output of the current detection sensor 10, that is, the voltage of the input 20 of the gate voltage control circuit 15 increases. When the voltage at the input 20 of the gate voltage control circuit 15 exceeds a predetermined voltage, the N-type enhancement MOSFET 15a of the gate voltage control circuit 15 shown in FIG. 5 is turned on. As a result, the gate potential 23 is reduced and the current flowing between the drain terminal 4 and the ground terminal 6 is limited.

過熱検出・保護機能は、温度検出センサ１１、論理回路１２およびゲート電圧制御用ＭＯＳＦＥＴ１４で実現する。以下、過熱検出・保護機能について具体的に説明する。
温度上昇に伴い、温度検出センサ１１の出力、すなわち論理回路１２の入力２１の電圧は小さくなる。論理回路１２の入力２１の電圧が所定電圧以下となると、論理回路１２からゲート電圧制御用ＭＯＳＦＥＴ１４のゲート１９に電圧Ｖｉｎを印加する。これにより、ゲート電圧制御用ＭＯＳＦＥＴ１４がオンし、ゲート電位２３がパワーＭＯＳＦＥＴ８の閾値電圧より低くなる。このようにして負荷駆動制御素子３をオフする。 The overheat detection / protection function is realized by the temperature detection sensor 11, the logic circuit 12, and the gate voltage control MOSFET. The overheat detection / protection function will be specifically described below.
As the temperature rises, the output of the temperature detection sensor 11, that is, the voltage at the input 21 of the logic circuit 12 decreases. When the voltage at the input 21 of the logic circuit 12 becomes a predetermined voltage or lower, the voltage Vin is applied from the logic circuit 12 to the gate 19 of the gate voltage control MOSFET 14. As a result, the gate voltage control MOSFET 14 is turned on, and the gate potential 23 becomes lower than the threshold voltage of the power MOSFET 8. In this way, the load drive control element 3 is turned off.

過電流検出・保護機能および過熱検出・保護機能は、外部電源を必要とせず、ゲート端子５の電圧を電源として動作する。これにより、本実施形態における負荷駆動制御素子３は、単体ＭＯＳＦＥＴ同様、３端子で動作することができる。また、ゲート保護回路は外付けで構成されるのが一般的であるが、これを負荷駆動制御素子３内に形成することで、外付け素子が不要となる。その結果、コストダウン、占有面積の縮小化が可能となる。さらに、各検出回路及びゲート保護回路を１チップに搭載することによるチップコストの低減、組立工程の簡略化が可能になる。   The overcurrent detection / protection function and the overheat detection / protection function do not require an external power supply, and operate using the voltage at the gate terminal 5 as a power supply. Thereby, the load drive control element 3 in this embodiment can operate | move by 3 terminals like single MOSFET. In general, the gate protection circuit is configured externally, but by forming the gate protection circuit in the load drive control element 3, an external element becomes unnecessary. As a result, the cost can be reduced and the occupied area can be reduced. Furthermore, by mounting each detection circuit and gate protection circuit on one chip, the chip cost can be reduced and the assembly process can be simplified.

また、論理回路１２及びゲート電圧制御用ＭＯＳＦＥＴ１４で、負荷駆動制御素子３の閾値電圧（基準電圧）ＶＩＮ（ｔｈ）を決定する閾値決定機能を実現する。この機能は、ゲート端子５に閾値ＶＩＮ（ｔｈ）の電圧が印加されるまでは、パワーＭＯＳＦＥＴ８のゲート電位２３をパワーＭＯＳＦＥＴ８の閾値電圧より低くして、パワーＭＯＳＦＥＴ８をオンしないようにするものである。   Further, the logic circuit 12 and the gate voltage control MOSFET 14 realize a threshold value determining function for determining the threshold voltage (reference voltage) VIN (th) of the load drive control element 3. This function prevents the power MOSFET 8 from being turned on by making the gate potential 23 of the power MOSFET 8 lower than the threshold voltage of the power MOSFET 8 until the voltage of the threshold VIN (th) is applied to the gate terminal 5. .

ゲート端子５にゲート信号として三角波が入力された場合、閾値決定機能を示すタイミングチャートは図１２に示すようになる。すなわち、時刻ｔ１で、ゲート端子５の電圧Ｖｉｎが上昇し始めると、ゲート端子５の電圧Ｖｉｎの上昇に伴って論理回路１２の出力電圧（ゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧）Ｖａが上昇する。論理回路１２は、電源電圧としてゲート信号の電圧を利用しているため、ゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧Ｖａはゲート端子５の電圧Ｖｉｎと同じになる。時刻ｔ２に達するまではゲート電圧制御用ＭＯＳＦＥＴ１４がオフしているので、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）はゲート端子５の電圧Ｖｉｎに等しい（Ｖｇ＝Ｖｉｎ）。   When a triangular wave is input as a gate signal to the gate terminal 5, a timing chart showing the threshold value determining function is as shown in FIG. That is, when the voltage Vin at the gate terminal 5 starts to increase at time t1, the output voltage (gate voltage of the gate voltage control MOSFET 14) Va increases as the voltage Vin at the gate terminal 5 increases. Since the logic circuit 12 uses the voltage of the gate signal as the power supply voltage, the gate voltage Va of the gate voltage control MOSFET 14 is the same as the voltage Vin of the gate terminal 5. Since the gate voltage control MOSFET 14 is off until the time t2 is reached, the gate potential 23 (Vg) of the power MOSFET 8 is equal to the voltage Vin of the gate terminal 5 (Vg = Vin).

その後、時刻ｔ２で、ゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧Ｖａがゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）に達すると、ゲート電圧制御用ＭＯＳＦＥＴ１４がオンする。したがって、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）は接地電圧（０［Ｖ］）となる。
そして、時刻ｔ３で、ゲート端子５の電圧Ｖｉｎが負荷駆動制御素子３の閾値ＶＩＮ（ｔｈ）に達すると、論理回路１２がオフ信号（Ｖａ＝Ｖｉｎ）を出力することによりゲート電圧制御用ＭＯＳＦＥＴ１４がオフする。これにより、パワーＭＯＳＦＥＴ８のゲートにゲート端子５の電圧Ｖｉｎが印加される。このように、ゲート電圧制御用ＭＯＳＦＥＴ１４は、ゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）を下回っているときだけオン状態に制御可能とする。 Thereafter, when the gate voltage Va of the gate voltage control MOSFET 14 reaches the threshold value Va (th) of the gate voltage control MOSFET 14 at time t2, the gate voltage control MOSFET 14 is turned on. Therefore, the gate potential 23 (Vg) of the power MOSFET 8 becomes the ground voltage (0 [V]).
At time t3, when the voltage Vin at the gate terminal 5 reaches the threshold value VIN (th) of the load drive control element 3, the logic circuit 12 outputs an off signal (Va = Vin), whereby the gate voltage control MOSFET 14 Turn off. As a result, the voltage Vin of the gate terminal 5 is applied to the gate of the power MOSFET 8. As described above, the gate voltage control MOSFET 14 can be controlled to be turned on only when the voltage Vin of the gate terminal 5 is lower than the threshold value VIN (th).

この時刻ｔ３では、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）がパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）を超えているため、この時点でパワーＭＯＳＦＥＴ８がオフ状態からオン状態に切り替わり、負荷駆動制御素子３がオン状態となる。
このように、Ｖａ（ｔｈ）＜Ｖｇ（ｔｈ）とすることにより、パワーＭＯＳＦＥＴ８のゲート電位２３を制御することができ、負荷駆動制御素子３の閾値ＶＩＮ（ｔｈ）を決定することが可能である。
本実施形態では、通常動作時において、Ｎ型デプレッションＭＯＳＦＥＴ２５の電流が論理回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｃを流れる。そのため、この電流を考慮し、所望の特性が得られるよう論理回路１２のＮ型デプレッションＭＯＳＦＥＴ１２ａとＮ型エンハンスメントＭＯＳＦＥＴ１２ｃのサイズを設定する。 At this time t3, since the gate potential 23 (Vg) of the power MOSFET 8 exceeds the threshold value Vg (th) of the power MOSFET 8, the power MOSFET 8 is switched from the off state to the on state at this time, and the load drive control element 3 is turned on. It becomes a state.
Thus, by setting Va (th) <Vg (th), the gate potential 23 of the power MOSFET 8 can be controlled, and the threshold value VIN (th) of the load drive control element 3 can be determined. .
In the present embodiment, the current of the N-type depletion MOSFET 25 flows through the N-type enhancement MOSFET 12c of the logic circuit 12 during normal operation. Therefore, in consideration of this current, the sizes of the N-type depletion MOSFET 12a and the N-type enhancement MOSFET 12c of the logic circuit 12 are set so that desired characteristics can be obtained.

（動作）
次に、本実施形態の動作について説明する。
今、負荷駆動制御素子３をオン状態とするべく、外部から負荷駆動制御素子３のゲート端子５にゲート信号を入力したものとする。このとき、図１２に示すように、ゲート信号として三角波を入力したものとすると、上述した閾値決定機能により、時刻ｔ３でゲート端子５の電圧が負荷駆動制御素子３の閾値ＶＩＮ（ｔｈ）に達するまで、ゲート電位２３（Ｖｇ）はパワーＭＯＳＦＥＴ８の閾値電圧より低くなる。そのため、パワーＭＯＳＦＥＴ８は、時刻ｔ３までオフ状態を維持する。その後、時刻ｔ３で、ゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）に達すると、ゲート電圧制御用ＭＯＳＦＥＴ１４がオフし、パワーＭＯＳＦＥＴ８のゲートにその時点でのゲート端子５の電圧Ｖｉｎが印加される。これにより、パワーＭＯＳＦＥＴ８がオンし、負荷駆動制御素子３がオン状態となる。 (Operation)
Next, the operation of this embodiment will be described.
Now, assume that a gate signal is input from the outside to the gate terminal 5 of the load drive control element 3 in order to turn on the load drive control element 3. At this time, assuming that a triangular wave is input as the gate signal as shown in FIG. 12, the voltage at the gate terminal 5 reaches the threshold value VIN (th) of the load drive control element 3 at time t3 by the threshold value determining function described above. Until then, the gate potential 23 (Vg) becomes lower than the threshold voltage of the power MOSFET 8. Therefore, the power MOSFET 8 remains off until time t3. Thereafter, when the voltage Vin of the gate terminal 5 reaches the threshold value VIN (th) at time t3, the gate voltage control MOSFET 14 is turned off, and the voltage Vin of the gate terminal 5 at that time is applied to the gate of the power MOSFET 8. . As a result, the power MOSFET 8 is turned on and the load drive control element 3 is turned on.

負荷駆動制御素子３をオン状態からオフ状態へ切り替える場合には、負荷駆動制御素子３のゲート端子５にオフ信号を入力する。すなわち、図１２の時刻ｔ４以降、ゲート端子５の電圧Ｖｉｎは低下する。すると、これに伴いパワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが低下する。そして、時刻ｔ５でゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）を下回ると、ゲート電圧制御用ＭＯＳＦＥＴ１４のゲートに、その時点でのゲート端子５の電圧Ｖｉｎが印加される。このときゲート端子５の電圧Ｖｉｎは、ゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）以上となっているため、この時刻ｔ５でゲート電圧制御用ＭＯＳＦＥＴ１４がオンする。これにより、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが接地電圧となってパワーＭＯＳＦＥＴ８が速やかにオフし、負荷駆動制御素子３がオフ状態となる。   When switching the load drive control element 3 from the on state to the off state, an off signal is input to the gate terminal 5 of the load drive control element 3. That is, after time t4 in FIG. 12, the voltage Vin at the gate terminal 5 decreases. As a result, the gate voltage Vg of the power MOSFET 8 decreases accordingly. When the voltage Vin at the gate terminal 5 falls below the threshold value VIN (th) at time t5, the voltage Vin at the gate terminal 5 at that time is applied to the gate of the gate voltage control MOSFET 14. At this time, since the voltage Vin of the gate terminal 5 is equal to or higher than the threshold value Va (th) of the gate voltage control MOSFET 14, the gate voltage control MOSFET 14 is turned on at time t5. As a result, the gate voltage Vg of the power MOSFET 8 becomes the ground voltage, the power MOSFET 8 is quickly turned off, and the load drive control element 3 is turned off.

その後、時刻ｔ６でゲート端子５の電圧Ｖｉｎがゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回ると、ゲート電圧制御用ＭＯＳＦＥＴ１４がオフし、パワーＭＯＳＦＥＴ８のゲートにゲート端子５の電圧Ｖｉｎが印加される。このとき、パワーＭＯＳＦＥＴ５のゲート電圧ＶｇはパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）を下回っていることから、パワーＭＯＳＦＥＴ８はオフ状態を維持する。そして、時刻ｔ６以降は、ゲート端子５の電圧Ｖｉｎの低下に伴って、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇも低下していく。   Thereafter, when the voltage Vin of the gate terminal 5 falls below the threshold value Va (th) of the gate voltage control MOSFET 14 at time t6, the gate voltage control MOSFET 14 is turned off, and the voltage Vin of the gate terminal 5 is applied to the gate of the power MOSFET 8. The At this time, since the gate voltage Vg of the power MOSFET 5 is lower than the threshold value Vg (th) of the power MOSFET 8, the power MOSFET 8 maintains the off state. After time t6, the gate voltage Vg of the power MOSFET 8 also decreases as the voltage Vin at the gate terminal 5 decreases.

次に、このゲート端子５の電圧Ｖｉｎがゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）より低い状態であり、パワーＭＯＳＦＥＴ８がオフ状態であるときに、電源１の電圧が急激に上昇した場合について説明する。ここで、電源１の電圧が急激に上昇する状況としては、負荷２の上流回路の切り替わりやサージ、電源１の立ち上がりなどが挙げられる。   Next, the case where the voltage Vin of the gate terminal 5 rapidly rises when the voltage Vin of the gate terminal 5 is lower than the threshold value Va (th) of the gate voltage control MOSFET 14 and the power MOSFET 8 is in the off state will be described. To do. Here, the situation in which the voltage of the power source 1 rapidly increases includes switching of the upstream circuit of the load 2, surge, rising of the power source 1, and the like.

先ず、パワーＭＯＳＦＥＴ８の素子構造について説明する。
図６は、パワーＭＯＳＦＥＴ８の素子構造を示す図である。ドレイン端子，ソース端子，ゲート端子をそれぞれＤ，Ｓ，Ｇで示している。
この図６に示すように、パワーＭＯＳＦＥＴ８は、ｎ+基板の上に形成されたｎ-エピタキシャル層表面側に低濃度のｐ型層（ｐウェル）と高濃度のｎ型層とを二重拡散で形成した構造となっている。パワーＭＯＳＦＥＴ８のゲート−ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。 First, the element structure of the power MOSFET 8 will be described.
FIG. 6 is a diagram showing an element structure of the power MOSFET 8. The drain terminal, the source terminal, and the gate terminal are indicated by D, S, and G, respectively.
As shown in FIG. 6, the power MOSFET 8 has a double diffusion of a low-concentration p-type layer (p-well) and a high-concentration n-type layer on the surface of the n − epitaxial layer formed on the n + substrate. It is the structure formed by. A relatively large parasitic capacitance Cgd is formed between the gate and drain of the power MOSFET 8.

図７は、パワーＭＯＳＦＥＴ８を単純化モデルで示した回路図である。ゲート端子５の電圧Ｖｉｎは接地電圧（０［Ｖ］）としている。
パワーＭＯＳＦＥＴ８のゲート−ドレイン間には寄生容量Ｃｇｄ、ドレイン−ソース間には寄生容量Ｃｄｓ、ゲート−ソース間には寄生容量Ｃｇｓが形成されている。
パワーＭＯＳＦＥＴ８に負荷２（インダクタＬ）を介して電源１から電源電圧ＶＢを印加すると、容量Ｃｄｓを充電する電流Ｉｄｓと、容量Ｃｇｄを充電する電流Ｉｇｄとが流れる。電流Ｉｇｄの一部は電流Ｉｇｓとなって容量Ｃｇｓを充電し、残りの電流Ｉｒはゲート抵抗１３（放電抵抗Ｒ）を介して放電される。このとき、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇは、電流Ｉｇｓによる容量Ｃｇｓの充電電圧に等しく、また放電抵抗Ｒによる電圧降下Ｉｒ・Ｒに等しい。
したがって、パワーＭＯＳＦＥＴ８がオフ状態であるときに電源電圧ＶＢが急激に上昇すると、容量Ｃｇｄを充電する電流Ｉｇｄが流れ、この電流Ｉｇｄの一部が電流Ｉｒとして放電抵抗Ｒを流れることにより、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが急激に持ち上げられる。 FIG. 7 is a circuit diagram showing the power MOSFET 8 in a simplified model. The voltage Vin of the gate terminal 5 is set to the ground voltage (0 [V]).
A parasitic capacitance Cgd is formed between the gate and drain of the power MOSFET 8, a parasitic capacitance Cds is formed between the drain and source, and a parasitic capacitance Cgs is formed between the gate and source.
When the power supply voltage VB is applied from the power source 1 to the power MOSFET 8 via the load 2 (inductor L), a current Ids that charges the capacitor Cds and a current Igd that charges the capacitor Cgd flow. A part of the current Igd becomes the current Igs to charge the capacitor Cgs, and the remaining current Ir is discharged through the gate resistor 13 (discharge resistor R). At this time, the gate voltage Vg of the power MOSFET 8 is equal to the charging voltage of the capacitor Cgs due to the current Igs, and also equal to the voltage drop Ir · R due to the discharging resistor R.
Therefore, when the power supply voltage VB rapidly rises when the power MOSFET 8 is in the off state, a current Igd for charging the capacitor Cgd flows, and a part of the current Igd flows through the discharge resistor R as the current Ir, so that the power MOSFET 8 The gate voltage Vg is rapidly increased.

このとき、図１１に示す一般的な負荷駆動制御素子３のように、ゲート電圧制御用ＭＯＳＦＥＴ１４がゲート端子５の電圧のみに基づき駆動される、すなわちゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧がゲート端子５の電圧のみに基づき決定されるものであるとすると、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回っている状態であるときに電源電圧ＶＢが急激に上昇し、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）以上に持ち上げられると、ゲート電圧制御用ＭＯＳＦＥＴ１４による電流Ｉｒの引き抜きが行われないことから、パワーＭＯＳＦＥＴ８が一時的にオフ状態からオン状態に切り替わってしまう。   At this time, like the general load drive control element 3 shown in FIG. 11, the gate voltage control MOSFET 14 is driven based only on the voltage of the gate terminal 5, that is, the gate voltage of the gate voltage control MOSFET 14 is the gate terminal 5. Is determined based only on the voltage of the power supply voltage VB when the voltage at the gate terminal 5 is below the threshold value Va (th) of the MOSFET 14 for controlling the gate voltage. When the gate voltage Vg of the MOSFET 8 is raised above the threshold value Vg (th) of the power MOSFET 8, the current Ir is not drawn by the gate voltage control MOSFET 14, so that the power MOSFET 8 is temporarily switched from the off state to the on state. End up.

図８は、パワーＭＯＳＦＥＴ８の誤オン時の状態を示すタイミングチャートである。
電源電圧ＶＢが急激に上昇し、時刻ｔ１１でパワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）以上に持ち上げられたものとする。すると、この時刻ｔ１１で、パワーＭＯＳＦＥＴ８がオフ状態からオン状態へ切り替わる。
このとき、容量Ｃｇｄには一定電流が流れるため、容量Ｃｇｄの両端電圧は直線的に上昇する。また、ゲート電圧ＶｇはパワーＭＯＳＦＥＴ８の閾値電圧Ｖｇ（ｔｈ）でほぼ一定となるため、容量Ｃｇｄの両端電圧の上昇に伴い、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄも直線的に上昇する（ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＋容量Ｃｇｄの両端電圧）。 FIG. 8 is a timing chart showing a state when the power MOSFET 8 is erroneously turned on.
It is assumed that the power supply voltage VB increases rapidly and the gate voltage Vg of the power MOSFET 8 is raised to the threshold value Vg (th) of the power MOSFET 8 or higher at time t11. Then, at this time t11, the power MOSFET 8 is switched from the off state to the on state.
At this time, since a constant current flows through the capacitor Cgd, the voltage across the capacitor Cgd rises linearly. Further, since the gate voltage Vg is substantially constant at the threshold voltage Vg (th) of the power MOSFET 8, the drain voltage Vd of the power MOSFET 8 also increases linearly (drain voltage Vd = gate) as the voltage across the capacitor Cgd increases. Voltage Vg + Voltage across capacitance Cgd).

時刻ｔ１１から時刻ｔ１２の期間では、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄは電源電圧ＶＢより低く、このＶｄ＜ＶＢである期間ではｄ（Ｉｄ）／ｄｔ＝（ＶＢ−Ｖｄ）／Ｌ＞０となって電流Ｉｄが増加する（インダクタＬのインダクタンスもＬで表した。）。そして、時刻ｔ１２でＶｄ＝ＶＢとなるとｄ（Ｉｄ）／ｄｔ＝０となり、その後はＶｄ＞ＶＢとなるため、ｄ（Ｉｄ）／ｄｔ＜０となって電流Ｉｄは減少していく。時刻ｔ１３でＩｄ＝０となると、Ｖｄ＝ＶＢとなる。このとき、Ｉｄｇ＝０となるため、ゲート電圧Ｖｇは急速に低下し、パワーＭＯＳＦＥＴ８はオフ状態に戻る。   In the period from the time t11 to the time t12, the drain voltage Vd of the power MOSFET 8 is lower than the power supply voltage VB. In the period where Vd <VB, d (Id) / dt = (VB−Vd) / L> 0 and the current Id increases (the inductance of the inductor L is also represented by L). Then, when Vd = VB at time t12, d (Id) / dt = 0, and thereafter Vd> VB, so d (Id) / dt <0 and the current Id decreases. When Id = 0 at time t13, Vd = VB. At this time, since Idg = 0, the gate voltage Vg rapidly decreases, and the power MOSFET 8 returns to the off state.

このように、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値電圧を下回っている状態であるときに電源電圧ＶＢが急激に上昇すると、パワーＭＯＳＦＥＴ８が一時的にオフ状態からオン状態に切り替わってしまう。
なお、ここでは、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値より低い状態である場合について説明したが、ゲート端子５がハイインピーダンス素子にてグランド７に接続された状態や、ゲート端子５が図９に示すような入力回路に接続された状態でも同様の現象が生じる。 As described above, when the power supply voltage VB rapidly rises when the voltage at the gate terminal 5 is lower than the threshold voltage of the gate voltage control MOSFET 14, the power MOSFET 8 is temporarily switched from the off state to the on state. End up.
Although the case where the voltage of the gate terminal 5 is lower than the threshold value of the gate voltage control MOSFET 14 has been described here, the state where the gate terminal 5 is connected to the ground 7 with a high impedance element, or the gate terminal 5 The same phenomenon occurs even when connected to the input circuit as shown in FIG.

また、ターンオフ動作においても、パワーＭＯＳＦＥＴ８がオン状態からオフ状態へ移行する際には、比較的大きな寄生容量Ｃｇｄの充電により電流Ｉｒが流れ、図１０に示すように、時刻ｔ２１から時刻ｔ２２の期間でゲート電圧Ｖｇが持ち上げられる。そのため、オフ時のゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回っている状態では、ターンオフ時間が長くなってしまう。なお、図１０において、ゲート端子５の電圧Ｖｉｎとゲート電圧Ｖｇの基準電位（０［Ｖ］）の位置は異なっている（電圧Ｖｉｎの方が若干上側に表示されている。）。   Also in the turn-off operation, when the power MOSFET 8 shifts from the on state to the off state, the current Ir flows due to the charging of the relatively large parasitic capacitance Cgd, and as shown in FIG. 10, the period from time t21 to time t22 As a result, the gate voltage Vg is raised. Therefore, the turn-off time becomes long when the voltage at the gate terminal 5 at the time of OFF is lower than the threshold value Va (th) of the gate voltage control MOSFET 14. In FIG. 10, the position of the voltage Vin at the gate terminal 5 and the reference potential (0 [V]) of the gate voltage Vg are different (the voltage Vin is displayed slightly above).

これに対して、本実施形態では、ゲート電圧制御用ＭＯＳＦＥＴ１４を、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄがローレベルからハイレベルへ移行する際の寄生容量Ｃｇｄにより発生する電流Ｉｒによって駆動する、すなわちゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧が電流Ｉｒによっても決定されるように構成する。そのため、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値電圧を下回っている状態であるときに電源電圧ＶＢが急激に上昇し、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値電圧以上に持ち上げられると、それに応じてゲート電圧制御用ＭＯＳＦＥＴ１４がオン状態に切り替わる。   On the other hand, in this embodiment, the gate voltage control MOSFET 14 is driven by the current Ir generated by the parasitic capacitance Cgd when the drain voltage Vd of the power MOSFET 8 shifts from the low level to the high level, that is, the gate voltage control. The gate voltage of the power MOSFET 14 is determined also by the current Ir. Therefore, when the voltage at the gate terminal 5 is lower than the threshold voltage of the gate voltage control MOSFET 14, the power supply voltage VB rapidly rises, and the gate voltage Vg of the power MOSFET 8 is raised above the threshold voltage of the power MOSFET 8. In response to this, the gate voltage control MOSFET 14 is turned on.

例えば、ゲート電圧制御用ＭＯＳＦＥＴ１４の閾値電圧が０．６Ｖ、パワーＭＯＳＦＥＴ８の閾値電圧が１．２Ｖであるものとする。このとき、図８の時刻ｔ１１の状態のように、電源電圧ＶＢの急激な上昇によってゲート電位２３が０．６Ｖ以上となると、Ｎ型デプレッションＭＯＳＦＥＴ２５を介してゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧が０．６Ｖ以上に持ち上げられる。そのため、ゲート電圧制御用ＭＯＳＦＥＴ１４がオン状態となり、容量Ｃｇｄによる電流Ｉｒを素早く引き抜くことができる。その結果、ゲート電位２３をパワーＭＯＳＦＥＴ８の閾値電圧１．２Ｖより低く抑え、パワーＭＯＳＦＥＴ８の誤オンを防止することができる。
また、ターンオフ動作においても、ターンオフ時の寄生容量Ｃｇｄによる電流Ｉｒを上記同様素早く引き抜くことができる。そのため、高速にターンオフ動作を行うことができる。 For example, it is assumed that the threshold voltage of the gate voltage control MOSFET 14 is 0.6V and the threshold voltage of the power MOSFET 8 is 1.2V. At this time, when the gate potential 23 becomes 0.6 V or more due to a rapid rise in the power supply voltage VB as in the state at time t11 in FIG. 8, the gate voltage of the gate voltage control MOSFET 14 becomes 0 via the N-type depletion MOSFET 25. Raised above 6V. Therefore, the gate voltage control MOSFET 14 is turned on, and the current Ir due to the capacitor Cgd can be quickly extracted. As a result, the gate potential 23 can be suppressed to be lower than the threshold voltage 1.2 V of the power MOSFET 8, and erroneous turn-on of the power MOSFET 8 can be prevented.
Also in the turn-off operation, the current Ir caused by the parasitic capacitance Cgd at the time of turn-off can be quickly extracted as described above. Therefore, the turn-off operation can be performed at high speed.

（効果）
上記実施形態では、パワーＭＯＳＦＥＴのゲート−ソース間にゲート電圧制御用ＭＯＳＦＥＴを設け、ゲート電圧制御用ＭＯＳＦＥＴのゲート−ドレイン間にプルアップ素子としてＮ型デプレッションＭＯＳＦＥＴを設ける。そして、ゲート電圧制御用ＭＯＳＦＥＴを、パワーＭＯＳＦＥＴのゲート−ドレイン間の寄生容量を充電する電流Ｉｒにより駆動する構成とする。 (effect)
In the above embodiment, a gate voltage control MOSFET is provided between the gate and source of the power MOSFET, and an N-type depletion MOSFET is provided as a pull-up element between the gate and drain of the gate voltage control MOSFET. The gate voltage control MOSFET is driven by a current Ir that charges the parasitic capacitance between the gate and drain of the power MOSFET.

したがって、ゲート端子の電圧がゲート電圧制御用ＭＯＳＦＥＴの閾値電圧を下回っているとき、すなわちゲート電圧制御用ＭＯＳＦＥＴがオフ状態であるときに、電源電圧が急激に上昇しパワーＭＯＳＦＥＴのゲート電圧が持ち上げられた場合であっても、パワーＭＯＳＦＥＴのドレイン電圧がローレベルからハイレベルに移行する際に発生する電流Ｉｒによりゲート電圧制御用ＭＯＳＦＥＴをオン状態へ切り替えることができる。その結果、パワーＭＯＳＦＥＴのゲート電圧を低下させてパワーＭＯＳＦＥＴをオフ状態に維持することができる。このように、パワーＭＯＳＦＥＴの誤オンを防止することができる。   Therefore, when the voltage at the gate terminal is lower than the threshold voltage of the gate voltage control MOSFET, that is, when the gate voltage control MOSFET is in the OFF state, the power supply voltage rises rapidly and the gate voltage of the power MOSFET is raised. Even in this case, the gate voltage control MOSFET can be switched to the on state by the current Ir generated when the drain voltage of the power MOSFET shifts from the low level to the high level. As a result, the gate voltage of the power MOSFET can be lowered to keep the power MOSFET in the off state. In this way, erroneous turn-on of the power MOSFET can be prevented.

また、ターンオフ動作時においても、上記同様、ゲート電圧制御用ＭＯＳＦＥＴによって電流Ｉｒを引き抜くことができるので、高速にパワーＭＯＳＦＥＴをターンオフすることが可能となる。
このように、ゲート端子に印加されるゲート信号の電圧レベルや、ゲート端子に電圧を印加する外部入力回路の出力インピーダンス等に依存せず、電源電圧が急激に上昇した際のパワーＭＯＳＦＥＴの誤オンを防止することができると共に、高速でパワーＭＯＳＦＥＴをターンオフさせることができる。
さらに、ゲート電圧制御用ＭＯＳＦＥＴをオンさせることで電流Ｉｒを引き抜くため、チップサイズが小さくてすむと共に、消費電流の増加やパワーＭＯＳＦＥＴの通電能力の低下（Ｒｏｎの増大）などの通常動作への影響を抑えることができる。 Also during the turn-off operation, the current Ir can be drawn out by the gate voltage control MOSFET as described above, so that the power MOSFET can be turned off at high speed.
In this way, the power MOSFET erroneously turns on when the power supply voltage suddenly increases without depending on the voltage level of the gate signal applied to the gate terminal or the output impedance of the external input circuit that applies the voltage to the gate terminal. Can be prevented, and the power MOSFET can be turned off at high speed.
Furthermore, since the current Ir is drawn by turning on the MOSFET for controlling the gate voltage, the chip size can be reduced, and the influence on the normal operation such as an increase in current consumption and a decrease in the power MOSFET's current carrying capacity (increase in Ron). Can be suppressed.

（変形例）
なお、上記実施形態においては、絶縁ゲート半導体素子としてパワーＭＯＳＦＥＴ８を用いる場合について説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用いることもできる。
また、上記実施形態においては、プルアップ素子としてＮ型デプレッションＭＯＳＦＥＴ１２ａ及び２５を用いる場合について説明したが、これに代えて抵抗を用いることもできる。図１に示すように、プルアップ素子としてデプレッションＭＯＳＦＥＴを用いると、定電流源素子とすることができ、抵抗を用いる場合と比較して電源電圧が高くなっても電流値の増加を僅かにすることができるが、製造工程は増加する。プルアップ素子として抵抗を用いることで、製造工程を簡易化することができる。
さらに、上記実施形態においては、定電流源１６を省略することも可能である。 (Modification)
In the above embodiment, the case where the power MOSFET 8 is used as the insulated gate semiconductor element has been described. However, an IGBT (insulated gate bipolar transistor) can also be used.
In the above embodiment, the case where the N-type depletion MOSFETs 12a and 25 are used as the pull-up elements has been described, but a resistor can be used instead. As shown in FIG. 1, when a depletion MOSFET is used as a pull-up element, a constant current source element can be obtained, and even if the power supply voltage becomes higher than that when a resistor is used, an increase in current value is slightly reduced. But the manufacturing process is increased. By using a resistor as the pull-up element, the manufacturing process can be simplified.
Further, in the above embodiment, the constant current source 16 can be omitted.

１…電源、２…負荷、３…負荷駆動制御素子、４…ドレイン端子、５…ゲート端子、６…グランド端子（ソース端子）、７…グランド、８…パワーＭＯＳＦＥＴ、９…ツェナーダイオード、１０…電流検出センサ、１１…温度検出センサ、１２…論理回路、１３…ゲート抵抗、１４…ゲート電圧制御用ＭＯＳＦＥＴ、１５…ゲート電圧制御回路、１６…定電流源、１７…駆動回路部、１８…パワー部、１９…ゲート電圧制御用ＭＯＳＦＥＴゲート、２０…ゲート電圧制御回路入力、２１…論理回路入力、２２…ドレイン電位、２３…ゲート電位、２４…グランド電位、２５…Ｎ型デプレッションＭＯＳＦＥＴ   DESCRIPTION OF SYMBOLS 1 ... Power supply, 2 ... Load, 3 ... Load drive control element, 4 ... Drain terminal, 5 ... Gate terminal, 6 ... Ground terminal (source terminal), 7 ... Ground, 8 ... Power MOSFET, 9 ... Zener diode, 10 ... Current detection sensor, 11 ... temperature detection sensor, 12 ... logic circuit, 13 ... gate resistance, 14 ... gate voltage control MOSFET, 15 ... gate voltage control circuit, 16 ... constant current source, 17 ... drive circuit section, 18 ... power , 19 ... Gate voltage control MOSFET gate, 20 ... Gate voltage control circuit input, 21 ... Logic circuit input, 22 ... Drain potential, 23 ... Gate potential, 24 ... Ground potential, 25 ... N-type depletion MOSFET

Claims (3)

外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、
前記ゲート信号が入力されるゲート端子と前記絶縁ゲート半導体素子のゲートとの間に接続されたゲート抵抗と、
前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第１の接続点とソースとの間に接続されたゲート電圧制御用半導体素子と、
前記ゲート電圧制御用半導体素子のゲートと前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第２の接続点との間に接続されたプルアップ素子と、
前記ゲート端子及び前記ゲート抵抗間の接続点からゲート信号が入力され、前記ゲート電圧制御用半導体素子を、前記ゲート信号の電圧値が前記絶縁ゲート半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態とし、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能とする閾値制御回路と、を備え、
前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記基準電圧を下回っているときに、前記絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流によって前記プルアップ素子を介してオン駆動されることを特徴とする絶縁ゲート型デバイスの駆動回路。 A drive circuit for an insulated gate device that drives an insulated gate semiconductor element based on a gate signal input from outside,
A gate resistor connected between a gate terminal to which the gate signal is input and a gate of the insulated gate semiconductor element;
A gate voltage controlling semiconductor element connected between a source and a first connection point between the gate of the insulated gate semiconductor element and the gate resistance;
A pull-up element connected between the gate of the gate voltage control semiconductor element and the second connection point between the gate of the insulated gate semiconductor element and the gate resistance ;
The gate terminal and the gate signal from a connection point between the gate resistor is inputted, the gate voltage controlled semiconductor device, the gate signal voltage value the insulating gate semiconductors predetermined criteria is higher than the threshold voltage of the device of A threshold control circuit that is turned off when the voltage is equal to or higher than the voltage, and that can be controlled to be turned on only when the voltage value of the gate signal is lower than the reference voltage ;
The semiconductor device for gate voltage control includes a pull-up device configured by a parasitic capacitor charging current formed between a gate and a drain of the insulated gate semiconductor device when a voltage value of the gate signal is lower than the reference voltage. A drive circuit for an insulated gate device, which is turned on via 前記プルアップ素子は、デプレッション型のＭＯＳＦＥＴであることを特徴とする請求項１に記載の絶縁ゲート型デバイスの駆動回路。   2. The drive circuit for an insulated gate device according to claim 1, wherein the pull-up element is a depletion type MOSFET. 前記ゲート電圧制御用半導体素子のゲート閾値電圧が前記絶縁ゲート半導体素子のゲート閾値電圧未満に設定され、
前記閾値制御回路は、前記ゲート信号が前記基準電圧未満であるときに、ゲート信号を前記ゲート電圧制御用半導体素子のゲートに供給し、前記ゲート信号が前記基準電圧以上となったときに前記ゲート電圧制御用半導体素子のゲートにオフ信号を供給する構成を有し、前記プルアップ素子を通じて流れる電流が前記ゲート端子及び前記ゲート抵抗間の前記接続点へ流れることを防止するダイオードを備えることを特徴とする請求項１又は２に記載の絶縁ゲート型デバイスの駆動回路。 A gate threshold voltage of the gate voltage control semiconductor element is set to be less than a gate threshold voltage of the insulated gate semiconductor element;
The threshold control circuit supplies a gate signal to the gate of the gate voltage control semiconductor element when the gate signal is less than the reference voltage , and the gate signal when the gate signal becomes equal to or higher than the reference voltage. A diode for preventing a current flowing through the pull-up element from flowing to the connection point between the gate terminal and the gate resistor; and a structure for supplying an off signal to the gate of the voltage control semiconductor element. A drive circuit for an insulated gate device according to claim 1 or 2.
JP2014022633A 2014-02-07 2014-02-07 Insulated gate device drive circuit Active JP5700145B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014022633A JP5700145B2 (en) 2014-02-07 2014-02-07 Insulated gate device drive circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014022633A JP5700145B2 (en) 2014-02-07 2014-02-07 Insulated gate device drive circuit

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010170376A Division JP2012034079A (en) 2010-07-29 2010-07-29 Driving circuit for insulated gate type device

Publications (2)

Publication Number Publication Date
JP2014112925A JP2014112925A (en) 2014-06-19
JP5700145B2 true JP5700145B2 (en) 2015-04-15

Family

ID=51169699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014022633A Active JP5700145B2 (en) 2014-02-07 2014-02-07 Insulated gate device drive circuit

Country Status (1)

Country Link
JP (1) JP5700145B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016061815A1 (en) * 2014-10-24 2016-04-28 Texas Instruments Incorporated Adaptive controller for voltage converter
JP6919920B2 (en) * 2014-10-24 2021-08-18 テキサス インスツルメンツ インコーポレイテッド Adaptive controller for voltage converter
JP7162505B2 (en) * 2018-11-22 2022-10-28 三菱電機株式会社 semiconductor equipment
CN113169659B (en) * 2018-12-11 2023-08-04 三菱电机株式会社 Driving circuit for power semiconductor element and power semiconductor module using same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01300617A (en) * 1988-05-30 1989-12-05 Fuji Electric Co Ltd Gate driving circuit
JP2795027B2 (en) * 1992-02-17 1998-09-10 三菱電機株式会社 IGBT gate drive circuit
JP2602752B2 (en) * 1992-02-26 1997-04-23 株式会社三社電機製作所 Driver circuit for insulated gate power semiconductor device
JP2982785B2 (en) * 1998-04-03 1999-11-29 富士電機株式会社 Depletion type MOS semiconductor device and MOS power IC
JP2008067593A (en) * 2006-08-08 2008-03-21 Fuji Electric Device Technology Co Ltd Gate drive circuit for insulated gate semiconductor switching elements
JP5181834B2 (en) * 2008-05-26 2013-04-10 富士電機株式会社 Semiconductor integrated circuit device
CA2734701C (en) * 2008-08-21 2015-02-17 Yasushi Nakayama Drive circuit of power semiconductor device

Also Published As

Publication number Publication date
JP2014112925A (en) 2014-06-19

Similar Documents

Publication Publication Date Title
US8466734B2 (en) Gate driving circuit for power semiconductor element
US8723591B2 (en) Method for driving IGBT
JP4942861B1 (en) Gate drive circuit
JP6132640B2 (en) Power semiconductor device drive circuit
JP6340841B2 (en) Insulated gate device drive circuit
US20070115038A1 (en) Driver for voltage driven type switching element
JP2012034079A (en) Driving circuit for insulated gate type device
JP6203097B2 (en) Semiconductor device
CN105281729B (en) Method and circuit for controlling a power semiconductor switch
JP5767734B2 (en) Power semiconductor device
JP2017070051A (en) Load driving device
CN104916636B (en) Semiconductor device with a plurality of semiconductor chips
JP5700145B2 (en) Insulated gate device drive circuit
US20120176178A1 (en) Switch circuit capable of preventing voltage spike, and control method and layout structure thereof
JP2018088801A (en) Configurable clamp circuit
JP6350214B2 (en) Drive device
US20090073620A1 (en) Circuit Arrangement Comprising an Electronic Component and an ESD Protection Arrangement
JP2007221473A (en) Drive circuit for switching circuit, and switching circuit
JP2007173823A (en) Circuit for detecting input voltage
JP5034919B2 (en) Temperature sensor circuit
KR20130037172A (en) Semiconductor device
JP4830829B2 (en) Insulated gate transistor drive circuit
JP6847641B2 (en) Gate drive circuit
JP6706876B2 (en) Power module
JP6796360B2 (en) Power module

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150202

R150 Certificate of patent or registration of utility model

Ref document number: 5700145

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250