JP2018074719A - 電圧変換装置、スイッチング信号生成方法及びコンピュータプログラム - Google Patents

Abstract

【課題】互いに異なる位相でＰＦＭ制御されて多相に接続された電圧変換回路で、ＰＦＭ制御の周波数が変更された場合であっても各相の電圧変換回路の出力バランスを良好に保つことが可能な電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムを提供する。
【解決手段】電圧変換装置が備える制御部は、スイッチング信号の周波数を変更するためにオフ期間（又はオン期間）の長さを変更する場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変更後の周波数を基準にして２π（ｋ−１）／ｍだけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さをのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成する。
【選択図】図１

Description

本発明は、直流電圧を電圧変換する電圧変換回路を２つ並列に接続した電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムに関する。

直流電圧を昇降圧するＤＣ−ＤＣコンバータ（以下、単にコンバータという）が車載機器や産業用機器の電源として広く用いられている。電源の小型化の要請に応えて容積が小さいインダクタ、キャパシタ等の受動部品を利用可能にするために、コンバータの動作周波数は引き上げられる傾向にある。一方で、動作周波数が高いほどインダクタに流れる電流をスイッチングするスイッチング素子のスイッチング損失が増大するという別の問題が顕著になる。

これに対し、特許文献１には、入力電圧をスイッチングするトランジスタ（スイッチング素子）に直列接続された共振用リアクトル（インダクタ）と共振用コンデンサ（キャパシタ）とで構成された共振回路に流れる共振電流が０以下になる時点でトランジスタをオンからオフに切り替える降圧型のコンバータが開示されている。このようなゼロ電流スイッチングを行うことにより、インダクタに流れる電流をスイッチングするトランジスタのスイッチング損失が低減される。

一方、非特許文献１には、入力された電流を夫々オン／オフ制御する２つのスイッチング回路を互いに１８０度異なる位相でインターリーブ動作させて出力電流を合成することにより、個々のスイッチング回路のスイッチング周波数よりも実質的に高い周波数でスイッチングを行った場合と同等のリップル抑制効果を得るようにした技術が開示されている。この技術により、出力電流を平滑化するキャパシタが小型化される。

上述のインターリーブ動作は、３相以上の多相構成が可能であり、スイッチング回路のオン／オフをＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御したりＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）制御したりすることも可能である。例えば特許文献２には、出力電圧の変化に応じて複数のコンバータの動作周波数を各相同一に変化させ、且つ各相の位相差を一定に保持するマルチフェーズコンバータが記載されている。

特開２００２−５８２４０号公報 特開２０１２−１０４２０号公報

平地克也「磁気結合を有するインターリーブ方式昇圧チョッパの動作の概要」，舞鶴高専，平地研究室技術メモ，No.20140920，2014年9月20日，pp1-2

しかしながら、特許文献２には、各相の位相差をどのようにして一定に保持するのか、その具体的な方法が開示されていない。特にスイッチング回路をオン／オフする信号の周波数を変化させてＰＦＭ制御を行う場合、周波数を変更したときに各相のスイッチング回路の出力バランスが損なわれることがあった。

本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、互いに異なる位相でＰＦＭ制御されて多相に接続された電圧変換回路で、ＰＦＭ制御の周波数が変更された場合であっても各相の電圧変換回路の出力バランスを良好に保つことが可能な電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムを提供することにある。

本発明の一態様に係る電圧変換装置は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置であって、前記制御部は、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更する場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍ（ｋは２以上、ｍ以下の自然数）だけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成する。

本発明の一態様に係るスイッチング信号生成方法は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置における前記制御部で、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更する場合に、位相が最も進んでいる第１相のスイッチング信号に基づいて、前記周波数を変化させるときの第ｋ（ｋは２以上、ｍ以下の自然数）相のスイッチング信号を生成する方法であって、前記制御部は、前記第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍだけ位相が遅れた期間を、前記第ｋ相のスイッチング信号のオン期間とし、前記長さの変更後のオフ期間（又はオン期間）と同じ長さの期間を、前記第ｋ相のスイッチング信号のオフ期間（又はオン期間）とする。

本発明の一態様に係るコンピュータプログラムは、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置における前記制御部で前記電圧変換回路に電圧変換させるためのコンピュータプログラムであって、前記制御部に、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更させる場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更させるオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍ（ｋは２以上、ｍ以下の自然数）だけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成するステップを実行させる。

なお、本願は、このような特徴的な処理部及びステップを夫々備える電圧変換装置、及びスイッチング信号生成方法として実現したり、かかる特徴的な処理部に対応するステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電圧変換装置の一部又は全部を半導体集積回路として実現したり、電圧変換装置を含むその他のシステムとして実現したりすることができる。

上記によれば、互いに異なる位相でＰＦＭ制御されて多相に接続された電圧変換回路で、ＰＦＭ制御の周波数が変更された場合であっても各相の電圧変換回路の出力バランスを良好に保つことが可能となる。

実施形態１に係る電圧変換装置の構成例を示すブロック図である。 各相のＰＦＭ信号の時間差を示すタイミングチャートである。 従来の電圧変換装置における第１相及び第２相のＰＦＭ信号の時間関係を示すタイミングチャートである。 実施形態１に係る電圧変換装置における第１相及び第２相のＰＦＭ信号の時間関係を示すタイミングチャートである。 実施形態１に係る電圧変換装置における第１相及び第ｋ相のＰＦＭ信号の信号幅及び相間の時間差を文字変数で示す説明図である。 実施形態１に係る電圧変換装置でＰＦＭ信号の周期及び相間の時間差を更新するＣＰＵの処理手順を示すフローチャートである。 第ｋ相の発生器にＰＦＭ信号の周期を設定するＣＰＵの処理手順を示すフローチャートである。 実施形態２に係る電圧変換装置における第１相及び第２相のＰＦＭ信号の時間関係を示すタイミングチャートである。 実施形態２に係る電圧変換装置における第１相及び第ｋ相のＰＦＭ信号の信号幅及び相間の時間差を文字変数で示す説明図である。 実施形態２に係る電圧変換装置でＰＦＭ信号の周期及び相間の時間差を更新するＣＰＵの処理手順を示すフローチャートである。 実施形態３に係る電圧変換装置で第１相及び第ｋ相のＰＦＭ信号のオフ時間を更新するＣＰＵの処理手順を示すフローチャートである。 実施形態３に係る電圧変換装置で第１相及び第ｋ相のＰＦＭ信号のオフ時間を更新するＣＰＵの処理手順を示すフローチャートである。 第１相のＰＦＭ信号をオン／オフするＣＰＵの処理手順を示すフローチャートである。 第ｋ相のＰＦＭ信号をオン／オフするＣＰＵの処理手順を示すフローチャートである。

［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（１）本発明の一態様に係る電圧変換装置は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置であって、前記制御部は、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更する場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍ（ｋは２以上、ｍ以下の自然数）だけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成する。

（４）本発明の一態様に係るスイッチング信号生成方法は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置における前記制御部で、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更する場合に、位相が最も進んでいる第１相のスイッチング信号に基づいて、前記周波数を変化させるときの第ｋ（ｋは２以上、ｍ以下の自然数）相のスイッチング信号を生成する方法であって、前記制御部は、前記第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍだけ位相が遅れた期間を、前記第ｋ相のスイッチング信号のオン期間とし、前記長さの変更後のオフ期間（又はオン期間）と同じ長さの期間を、前記第ｋ相のスイッチング信号のオフ期間（又はオン期間）とする。

（５）本発明の一態様に係るコンピュータプログラムは、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置における前記制御部で前記電圧変換回路に電圧変換させるためのコンピュータプログラムであって、前記制御部に、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更させる場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更させるオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍ（ｋは２以上、ｍ以下の自然数）だけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成するステップを実行させる。

本態様にあっては、インダクタに流れる電流をスイッチング素子でスイッチングすることによって電圧変換する変換回路がｍ相分並列に接続されており、制御部が各相のスイッチング素子を２π／ｍずつ異なる位相のスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する。制御部は、スイッチング信号の周波数を最も早く変化させる第１相についてスイッチング信号のオフ期間（又はオン期間）の長さを変更する場合、上記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れた期間を、上記周波数を変化させるときの第ｋ相のスイッチング信号のオン期間（又はオフ期間）とし、上記長さの変更後のオフ期間（又はオン期間）の長さを第２相から第ｍ相までのスイッチング信号に共通のオフ期間（又はオン期間）の長さとする。

これにより、上記長さを変更するオフ期間（又はオン期間）の直前のオン期間（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のスイッチング信号のオン期間（又はオフ期間）とする場合は、上記直前のオン期間（又はオフ期間）より後に全ｍ相のスイッチング信号が同一の周波数となり、且つ２π／ｍずつ異なる位相となる。また、上記長さを変更するオフ期間（又はオン期間）の直後のオン期間（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のスイッチング信号のオン期間（又はオフ期間）とする場合は、少なくとも上記直後のオン期間（又はオフ期間）が開始するまで、他のｍ−１相のスイッチング信号についてオフ期間（又はオン期間）が継続される。そして、上記直後のオン期間（又はオフ期間）より後に全ｍ相のスイッチング信号が同一の周波数となり、且つ２π／ｍずつ異なる位相となる。

（２）前記制御部は、前記ｍ相のうち、一の相をサイクリックに選択して前記第１相とすることが好ましい。

本態様にあっては、制御部が、オン期間（又はオフ期間）の遅延の基準となる第１相をサイクリックに選択することにより、全ｍ相の電圧変換回路間の出力バランスが良好に維持される。

（３）前記制御部は、前記長さを変更するオフ期間（又はオン期間）の直前のオン期間（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を前記第ｋ相のスイッチング信号のオン期間（又はオフ期間）とする第１モードと、前記長さを変更するオフ期間（又はオン期間）の直後のオン期間（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を前記第ｋ相のスイッチング信号のオン期間（又はオフ期間）とする第２モードとを任意に選択して実行することが好ましい。

本態様にあっては、制御部が、例えば負荷出力の大小に応じて第１モード及び第２モードを選択して実行することにより、負荷変動に良好に追従するＰＦＭ制御が行われる。

［本発明の実施形態の詳細］
本発明の実施形態に係る電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

（実施形態１）
図１は、実施形態１に係る電圧変換装置の構成例を示すブロック図である。電圧変換装置１００は、入力側及び出力側の夫々が外部のバッテリ２及び負荷３と接続されている。電圧変換装置１００は、バッテリ２からの直流電圧を降圧して負荷３に供給するが、バッテリ２からの直流電圧を昇圧して負荷３に供給するものであってもよい。

電圧変換装置１００は、直流電圧を降圧するｍ相（ｍは２以上の自然数）のコンバータ（電圧変換回路に相当）ＣＶ１，ＣＶ２，・・ＣＶｍと、コンバータＣＶ１，ＣＶ２，・・ＣＶｍ夫々を駆動する駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍと、ｍ相のＰＦＭ信号（スイッチング信号に相当）を発生する制御部１と、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが降圧した電圧を平滑するコンデンサＣ１と、出力電流を検出するための電流検出回路１７とを備える。各コンバータＣＶ１，ＣＶ２，・・ＣＶｍからの出力電流が電流検出回路１７を介して負荷３に供給され、負荷３に供給される電圧が制御部１で検出される。

コンバータＣＶ１，ＣＶ２，・・ＣＶｍは、夫々が互いに並列に接続された所謂多相コンバータであり、直流電圧を昇圧するものであってもよい。一のコンバータＣＶｋ（ｋはｍ以下の自然数）は、バッテリ２から供給された直流電圧がドレインに印加されるＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるスイッチング素子（以下、単にスイッチという）Ｓｋａと、コンデンサＣ１に一端が接続されており、スイッチＳｋａのソースに他端が接続されたインダクタＬｋと、スイッチＳｋａ及びインダクタＬｋの接続点にドレインが接続されたソース接地のスイッチＳｋｂとを有する。

スイッチＳｋａ，Ｓｋｂは、Ｐチャネル型のＭＯＳＦＥＴであってもよいし、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の他のスイッチング素子であってもよい。スイッチＳｋｂは接地電位にアノードが接続されたダイオードで置き換えることが可能であるが、ここではダイオードよりもオン抵抗が低いスイッチＳｋｂが、いわゆる同期整流を行うことにより、コンバータＣＶｋの損失が低減される。

一の駆動回路ＤＣｋは、制御部１から与えられた第ｋ相のＰＦＭ信号に基づいて、スイッチＳｋａ，Ｓｋｂ夫々をＰＦＭ信号の周期（以下、ＰＦＭ周期とも言う）で交互にオンするためのオン信号を、スイッチＳｋａ，Ｓｋｂのゲートに印加する。スイッチＳｋｂのゲートには、スイッチＳｋａのゲートに与えられるオン信号に対して位相が略反転しており、且つ所謂デッドタイムが確保されたオン信号が与えられる。

制御部１は、位相が２π／ｍずつ異なる第１相，第２相，・・第ｍ相のＰＦＭ信号を夫々発生して駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍに与える発生器ＳＧ１，ＳＧ２，・・ＳＧｍと、発生器ＳＧ１，ＳＧ２，・・ＳＧｍ夫々にデータを設定する制御回路１０とを有する。発生器ＳＧ１，ＳＧ２，・・ＳＧｍが制御回路１０に含まれていてもよい。以下では、第ｋ相のＰＦＭ信号を発生する発生器ＳＧｋを第ｋ相の発生器ＳＧｋという。

制御回路１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１を有するマイクロコンピュータを含んでなる。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１２、一時的に発生した情報を記憶するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、アナログの電圧をデジタル値に変換するＡ／Ｄ変換器１４、時間を計時するタイマ１５及び複数の割込要求を処理する割込コントローラ１６と互いにバス接続されている。ＣＰＵ１１には、更に、発生器ＳＧ１，ＳＧ２・・ＳＧｍがバス接続されている。Ａ／Ｄ変換器１４には、電流検出回路１７からの検出電圧と、負荷３に供給される出力電圧とが与えられる。

発生器ＳＧ１，ＳＧ２，・・ＳＧｍは、例えば所謂アウトプットコンペア機能を有するタイマで構成されており、ＰＦＭ信号のオン時間と周期とが設定されるものであるが、オン期間とオフ期間とが設定されるものであってもよい。各発生器ＳＧ１，ＳＧ２，・・ＳＧｍ内部のカウンタの計時開始と同時にＰＦＭ信号のオン期間が開始し、設定されたオン時間が経過したときにオン期間が終了してオフ期間が開始する。そして、設定された周期が経過したときにオフ期間が終了して次のＰＦＭ周期のオン期間が開始する。この時に上記内部のカウンタがクリアされると共に割込コントローラ１６に対する割込要求が発生する。なお、発生器ＳＧ１，ＳＧ２，・・ＳＧｍの機能の大部分をＣＰＵ１１によるソフトウェア処理で代替することが可能である。

割込コントローラ１６は、上述の何れかの割込要求を受け付けた場合、ＣＰＵ１１に対してインタラプトを要求する信号（所謂ＩＮＴ信号）を与え、ＣＰＵ１１からアクノレッジ信号（所謂ＩＮＴＡ信号）が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。割込要求は選択的にマスクされ、マスクされていない割込要求だけが受け付けられる。バスに送出された割込ベクタがＣＰＵ１１に読み込まれた場合、ＣＰＵ１１が各割込要求に対応する割込処理を実行するようになっている。

電流検出回路１７は、抵抗器Ｒ１及び差動増幅器ＤＡ１を有する。出力電流によって抵抗器Ｒ１に生じた電圧降下は、差動増幅器ＤＡ１で増幅されて出力電流に応じた検出電圧となり、Ａ／Ｄ変換器１４でデジタル値に変換される。本実施形態１では、電流検出回路１７は過電流の検出に用いられる。ＣＰＵ１１が電流ループ制御を実行する場合、ＣＰＵ１１は負荷３に供給された出力電流をＡ／Ｄ変換したデジタル値を、目標の電流値から減算した偏差に基づいて、ｍ個の発生器ＳＧ１，ＳＧ２，・・ＳＧｍ全体に対する操作量を演算してもよい。

上述の構成において、ＣＰＵ１１は、負荷３に供給される出力電圧をＡ／Ｄ変換したデジタル値を目標の電圧値から減算した偏差に基づき、ｍ個の発生器ＳＧ１，ＳＧ２・・ＳＧｍ全体に対する操作量としてＰＦＭ信号のオフ時間を演算する電圧ループ制御を行う。本実施形態１では、ＰＦＭ信号のオン期間の長さが一定であり、ＣＰＵ１１がオフ期間の長さを変更することによってＰＦＭ信号の周波数が変化する。ＰＦＭ信号のオフ期間の長さを一定とし、ＣＰＵ１１がオン期間の長さを変更することによって周波数を変化させてもよい。この場合、例えば発生器ＳＧ１，ＳＧ２・・ＳＧｍ夫々と駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍとの間にインバータを接続することにより、駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍ夫々に与えられるＰＦＭ信号のオン期間の長さが発生器ＳＧ１，ＳＧ２，・・ＳＧｍによって変更される。

上記の電圧ループ制御により、バッテリ２からインダクタＬ１，Ｌ２，・・Ｌｍ夫々に流れる電流は、駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍから２π／ｍの位相差でスイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａに与えられるオン信号でスイッチングされ、スイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａ夫々のオフ期間にインダクタＬ１，Ｌ２，・・Ｌｍに流れる電流がスイッチＳ１ｂ，Ｓ２，・・Ｓｍｂに還流する。このようにして、各インダクタＬ１，Ｌ２，・・Ｌｍの一端から負荷３に対して２π／ｍの位相差で流れる電流が加算されることにより、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電力が加算される。

図２は、各相のＰＦＭ信号の時間差を示すタイミングチャートである。図２に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、図の上段から順に、第１相、第ｋ（ｋは２以上、ｍ以下の自然数：以下同様）及び第ｍ相のＰＦＭ信号のオン／オフタイミングの一例を示す。例えばｍが２の場合は、第ｋ相のＰＦＭ信号が第ｍ相のＰＦＭ信号と一致する。各相のＰＦＭ信号のオン期間をＴｏｎで表し、オフ期間をＴｏｆｆで表す。ここでは、オフ期間の長さを変更しない場合について説明する。

第１相から第ｍ相までのＰＦＭ信号のうち、位相が最も進んでいるＰＦＭ信号（即ち、周波数を最も早く変化させるＰＦＭ信号）を第１相のＰＦＭ信号とする。以下、第１相から第ｍ相までの相番号の昇順にＰＦＭ信号の位相が均等に遅れるようにする。第１相のＰＦＭ信号のオン期間の開始時点から次のＰＦＭ周期における第１相のＰＦＭ信号のオン期間の開始時点までの位相差が２πであるから、相番号が隣り合うＰＦＭ信号は、２π／ｍずつ位相が異なる。一方、各ＰＦＭ信号の周期がＴｏｎ＋Ｔｏｆｆで表されるから、隣り合う相番号のＰＦＭ信号についてオン期間の開始時点の時間差は（Ｔｏｎ＋Ｔｏｆｆ）／ｍとなる。即ち、第ｋ相のＰＦＭ信号のオン期間の開始時点は、第１相のＰＦＭ信号のオン期間の開始時点に対して｛（Ｔｏｎ＋Ｔｏｆｆ）／ｍ｝（ｋ−１）だけ遅れている。

次に、ＣＰＵ１１がオフ期間の長さを変更してＰＦＭ信号の周波数を変化させる場合について説明する。ここでは、従来の電圧変換装置の場合と本発明の実施形態１に係る電圧変換装置１００の場合とを比較して説明する。また、簡単のためにｍ＝２とする。即ち、第１相及び第２相のＰＦＭ信号の位相差はπである。また、違いを明確にするために、ＣＰＵ１１がＰＦＭ信号の周波数を２倍に上昇させる場合と、１／２に低下させる場合とについて説明する。

図３は、従来の電圧変換装置における第１相及び第２相のＰＦＭ信号の時間関係を示すタイミングチャートであり、図４は、実施形態１に係る電圧変換装置１００における第１相及び第２相のＰＦＭ信号の時間関係を示すタイミングチャートである。図３及び図４夫々に示す４つのチャートは、何れも時間軸を横軸にしてあり、各図の上段の２つのチャートは、ＰＦＭ信号の周波数を上昇させる場合における第１相及び第２相のＰＦＭ信号を示すものである。また、各図の下段の２つのチャートは、ＰＦＭ信号の周波数を低下させる場合における第１相及び第２相のＰＦＭ信号を示すものである。各図中の横軸上の数字は、オン期間の開始時点からの相対的な時間、即ちＰＦＭ周期の長さを示す数値である。

具体的に図３及び４では、図の上段にてＰＦＭ信号の周波数が上昇する前のＰＦＭ周期の長さが１６であるのに対し、ＰＦＭ信号の周波数が上昇した後のＰＦＭ周期の長さは８である。また、図の下段にてＰＦＭ信号の周波数が低下する前のＰＦＭ周期の長さが８であるのに対し、ＰＦＭ信号の周波数が低下した後のＰＦＭ周期の長さは１６である。

ここで、第１相及び第２相夫々のＰＦＭ信号における時系列的なオン期間を、ａｊ及びｂｊ（ｊは整数）で表す。ｊが同一である場合、オン期間ａｊ及びｂｊはＰＦＭ制御が行われるＰＦＭ周期が対応している。例えば、ＣＰＵ１１がオン期間ａ２及びａ３の間のオフ期間の長さを短縮又は延長することによって第１相のＰＦＭ信号の周波数を上昇又は低下させる場合、オン期間ｂ２及びｂ３の間のオフ期間の長さを第１相と同じだけ短縮又は延長することによって第２相のＰＦＭ信号の周波数を上昇又は低下させる（図３及び図４の上段又は下段の２つのチャート参照）。

ＣＰＵ１１がオン期間ａ２及びａ３の間のオフ期間の長さを変更する場合、例えばオン期間中に後続するオフ期間の長さが決定され、実際にオフ期間の長さが変更されることによってＰＦＭ信号の周波数が変化する。この場合、ＣＰＵ１１が長さを変更するオフ期間と、その直前のオン期間ａ２とで決まるＰＦＭ周期にて周波数が変化すると見なすこともできるし、当該オフ期間と、その直後のオン期間ａ３とで決まるＰＦＭ周期にて周波数が変化すると見なすこともできる。ここでは、ＣＰＵ１１がオフ期間の長さを短縮又は延長する場合に、仮に前者のように見なすことにより、長さを短縮又は延長するオフ期間と、当該オフ期間の直前のオン期間とで決まるＰＦＭ周期にて周波数が上昇又は低下するものとして説明する。

図３に示すとおり、従来、第１相のＰＦＭ信号と第２相のＰＦＭ信号とを対にして生成させる構成が一般的である。即ち、第１相のＰＦＭ信号のオン期間ａ２より後に周波数を上昇又は低下させて変化させる場合、第２相のＰＦＭ信号について周波数を変化させる直前のオン期間ｂ１に後続するオフ期間の終了後に、オン期間ａ２に対応するオン期間ｂ２を開始させることによって周波数を変化させる。このため、図３の上段に示すように、第１相のＰＦＭ信号のオン期間と、第２相のＰＦＭ信号のオン期間とに重なりが生じる場合があり、コンバータＣＶ１及びＣＶ２の出力電流の増加期間に重なりが生じて、リップル電流が増大するという問題があった。

図４に移って、本実施形態１では、ＣＰＵ１１が第１相のＰＦＭ信号のオン期間ａ２より後に周波数を上昇又は低下させて変化させる場合、第２相のＰＦＭ信号について周波数を変化させる直前のオン期間ｂ１に後続するオフ期間の長さを短縮又は延長して調整する。これにより、オン期間ａ２に対応するオン期間ｂ２の位相を従来よりも進めるか又は遅らせる。即ち、ＣＰＵ１１は変化後のＰＦＭ信号の周波数基準でオン期間ａ２よりも２π／ｍ（＝π）だけ位相が遅れた期間をオン期間ｂ２とし、オン期間ｂ２に後続するオフ期間の長さをオン期間ａ２に後続するオフ期間の長さと同じにする。このため、第１相のＰＦＭ信号のオン期間ａ２より後に第１相及び第２相のＰＦＭ信号が同一の周波数となり、且つπだけ異なる位相差となる。

図４に示す実施形態１の例では、ＰＦＭ信号の周波数が上昇（又は低下）するときに、第２相のＰＦＭ信号のオン期間の生起間隔が、一時的に図３の従来例よりも短く（又は長く）なるため、コンバータＣＶ２に出力電流がより多く（又は少なく）流れることとなり、周波数変化に対する追従性に優れている。

次に、ＣＰＵ１１が第１相のＰＦＭ信号の周波数を変化させる場合に、第１相のＰＦＭ信号に基づいて第ｋ相のＰＦＭ信号を順次発生させる方法について説明する。図５は、実施形態１に係る電圧変換装置１００における第１相及び第ｋ相のＰＦＭ信号の信号幅及び相間の時間差を文字変数で示す説明図である。また、図６は、実施形態１に係る電圧変換装置１００でＰＦＭ信号の周期及び相間の時間差を更新するＣＰＵ１１の処理手順を示すフローチャートであり、図７は、第ｋ相の発生器ＳＧｋにＰＦＭ信号の周期を設定するＣＰＵ１１の処理手順を示すフローチャートである。

図５に示す第１相及び第ｋ相のＰＦＭ信号は、何れも同一の時間軸を横軸にしてある。図中の横軸上の数字がオン期間の開始時点からの相対的な時間を示す数値である点と、第１相及び第ｋ相夫々のＰＦＭ信号における時系列的なオン期間をａｊ及びｂｊで表す点と、第１相のＰＦＭ信号のオン期間ａ２より後に周波数を上昇させる点とは、図４に示すタイミングチャートの上段の場合と同様である。図５では、ＣＰＵ１１がＰＦＭ信号の周波数を上昇させる場合について図示してあるが、ＰＦＭ信号の周波数を低下させる場合についても、信号幅及び相間の時間差夫々を示す文字変数は同様である。

第１相及び第ｋ相夫々のＰＦＭ信号のオン期間の長さ（即ちオン時間）をＰ１＿Ｔｏｎ及びＰｋ＿Ｔｏｎで表す。但し本実施形態１ではＰ１＿ＴｏｎはＰｋ＿Ｔｏｎと同じ長さであり、且つ一定の長さである。第１相及び第ｋ相夫々のＰＦＭ信号のオフ期間のうち、ＣＰＵ１１がＰＦＭ信号の周波数を上昇させる直前のオフ期間の長さ（即ちオフ時間）をＰ１＿Ｔｏｆｆ（ｎ）及びＰｋ＿Ｔｏｆｆ（ｎ）で表し、その１つ前のＰＦＭ周期におけるオフ期間の長さをＰ１＿Ｔｏｆｆ（ｎ−１）及びＰｋ＿Ｔｏｆｆ（ｎ−１）で表す。Ｐｋ＿Ｔｏｆｆ（ｎ）は、第ｋ相のＰＦＭ信号の周波数を上昇させるために長さが調整されるが、Ｐ１＿Ｔｏｆｆ（ｎ）はＰｋ＿Ｔｏｆｆ（ｎ−１）と同じ長さである。

ＣＰＵ１１が周波数を上昇させるために長さを短縮した第１相及び第ｋ相夫々のオフ期間の長さをＰ１＿Ｔｏｆｆ及びＰｋ＿Ｔｏｆｆで表す。但し、Ｐ１＿Ｔｏｆｆ＝Ｐｋ＿Ｔｏｆｆである。そして、これらのオフ期間の直前にあるオン期間ａ２及びｂ２の時間差をＰｋ＿Ｄｏｎ（ｎ）で表し、その１つ前のＰＦＭ周期におけるオン期間ａ１及びｂ１の時間差をＰｋ＿Ｄｏｎ（ｎ−１）で表す。周波数が上昇した後の第１相のＰＦＭ信号の周期をＰ１＿Ｔで表す。本実施形態１では、上述した文字変数の一部を用いて説明する。

以下では、上述した制御部１の動作を、図６及び７に処理手順を示すフローチャートを用いて説明する。図６及び７に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従ってＣＰＵ１１により実行される。図中の相間タイマによる計時は、アウトプットコンペア機能を有するタイマ１５を用いて実行される。なお、割込コントローラ１６は、発生器ＳＧ２，ＳＧ３，・・ＳＧｍからの割込要求がマスクされており、発生器ＳＧ１が発生するＰＦＭ信号のオン期間の開始時点での割込要求と、タイマ１５の計時によるカウント値がコンペアレジスタの内容と一致した時の割込要求とが受け付けられる。発生器ＳＧ１，ＳＧ２，・・ＳＧｍには、長さがＰ１＿Ｔｏｎ（＝Ｐｋ＿Ｔｏｎ）の固定的なオン時間が設定されている。

発生器ＳＧ１が発生するＰＦＭ信号のオン期間が開始して図６の処理が起動された場合、ＣＰＵ１１は、相間の時間差を計時するための相間タイマに計時を開始させる（Ｓ１０）。これにより、相間タイマによるカウント値の計数が０から開始される。この場合、相間タイマが計数すべき値がコンペアレジスタに設定される前に計時が終了することがないように、コンペアレジスタには十分大きい値が設定される。先に相間タイマに計時を開始させるのは、ＰＦＭ信号の相間の時間差を正確に計時するためである。

その後、ＣＰＵ１１は、第２相から第ｍ相までの発生器ＳＧ２，ＳＧ３，・・ＳＧｍの動作を一旦停止させる（Ｓ１１）。ここで各発生器ＳＧ２，ＳＧ３，・・ＳＧｍの動作を停止させるのは、第２相から第ｍ相までのＰＦＭ信号のオン期間の出現を抑止するためである。次いで、ＣＰＵ１１は、負荷３に供給される出力電圧をＡ／Ｄ変換器１４で変換した出力電圧値を取り込み（Ｓ１２）、取り込んだ電圧値に基づく電圧ループ制御により、第１相のＰＦＭ信号のオフ期間の長さＰ１＿Ｔｏｆｆを更新する（Ｓ１３）。ＣＰＵ１１は、更に、以下の式（１）により第１相のＰＦＭ信号の周期Ｐ１＿Ｔを算出して（Ｓ１４）更新した後、第１相の発生器ＳＧ１に対して、更新した周期Ｐ１＿Ｔを設定する（Ｓ１５）。これにより、発生器ＳＧ１が発生するＰＦＭ信号の周波数が変化する。

Ｐ１＿Ｔ＝Ｐ１＿Ｔｏｎ＋Ｐ１＿Ｔｏｆｆ・・・・・・・・・・・・・・・・・・（１）

次いで、ＣＰＵ１１は、ｋ＝２の場合のオン期間ａ２及びｂ２の時間差Ｐ２＿Ｄｏｎ（ｎ）を以下の式（２）により算出し（Ｓ１６）、算出した時間差Ｐ２＿Ｄｏｎ（ｎ）を、ＰＦＭ信号の相間の時間差として相間タイマのコンペアレジスタに設定する（Ｓ１７）。その後、ＣＰＵ１１は、相番号ｋを２に初期化して（Ｓ１８）図６の処理を終了する。なお、式（２）の右辺におけるＰ１＿Ｔは、第１相のＰＦＭ信号の更新後の周期に相当する時間であるから、式（２）で算出される時間差Ｐ２＿Ｄｏｎ（ｎ）は、変化後の周波数基準で２π／ｍの位相差に相当する。

Ｐ２＿Ｄｏｎ（ｎ）＝Ｐ１＿Ｔ／ｍ・・・・・・・・・・・・・・・・・・・・・（２）

図６に示す処理にて相間タイマに設定された時間差が計時されてタイマ１５による割込要求が発生し、図７に示す処理が起動された場合、ＣＰＵ１１は、第ｋ相の発生器ＳＧｋに第１相のＰＦＭ信号の周期Ｐ１＿Ｔを設定した（Ｓ２１）後、第ｋ相の発生器ＳＧｋの動作を開始させる（Ｓ２２）。これにより、発生器ＳＧｋが発生するＰＦＭ信号の周波数が、第１相のＰＦＭ信号の変化後の周波数と同一となる。また、発生器ＳＧｋが動作を開始するのは、相間タイマに設定された時間差がｋ−１回だけ計時された時であるから、第ｋ相のＰＦＭ信号は、第１相のＰＦＭ信号に対して、変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れている。

次いで、ＣＰＵ１１は、相番号ｋを１だけインクリメントし（Ｓ２３）、ｋがｍに一致するか否かを判定する（Ｓ２４）。ｋがｍに一致する場合（Ｓ２４：ＹＥＳ）、ＣＰＵ１１は、相間タイマの動作を停止させて（Ｓ２５）図７の処理を終了する。その後、発生器ＳＧ１，ＳＧ２，・・ＳＧｍ夫々は、次回に周期の設定が変更されるまでの間、長さがＰ１＿Ｔｏｎ（＝Ｐｋ＿Ｔｏｎ）のオン期間を有する第１相，第２相，・・第ｍ相のＰＦＭ信号を、設定された周期Ｐ１＿Ｔで相間の位相差２π／ｍを維持して発生し続ける。

一方、ｋがｍに一致しない場合（Ｓ２４：ＮＯ）、ＣＰＵ１１は、相間タイマを動作させた状態で図７の処理を終了する。これにより、相間タイマは、図６のステップＳ１７で設定されたコンペアレジスタの内容に対応する周期で割込要求を発生し続ける。

なお、上述のフローチャートでは、第１相のＰＦＭ信号について周期毎に割込要求が発生するものとして説明したが、これに限定されるものではない。つまり、ＰＦＭ信号の任意の周期毎に割込要求が発生して図６の処理が起動されるようにすればよい。また、図６のステップＳ１２からステップＳ１４までの処理を、図６の処理とは異なる処理で別途実行するようにしてもよい。この場合は、図６に示す処理におけるＣＰＵ１１の負荷が軽減されるため、ＣＰＵ１１がステップＳ１０の相間タイマの計時開始処理をステップＳ１７の後に実行してもよい。

以上のように本実施形態１によれば、インダクタＬｋ（ｋは２以上、ｍ以下の自然数）に流れる電流をスイッチＳｋａでスイッチングすることによって電圧変換するコンバータＣＶｋがｍ相分並列に接続されており、制御部１が各相のスイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａを２π／ｍずつ異なる位相のＰＦＭ信号でスイッチングして夫々のコンバータＣＶ１，ＣＶ２，・・ＣＶｍをＰＦＭ制御する。制御部１は、ＰＦＭ信号の周波数を最も早く変化させる第１相についてＰＦＭ信号のオフ期間（又はオン期間）の長さを変更する場合、長さを変更するオフ期間（又はオン期間）の直前のオン期間ａ２（又はオフ期間）よりも、変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れた期間を、上記周波数を変化させるときの第ｋ相のＰＦＭ信号のオン期間ｂ２（又はオフ期間）とし、長さの変更後のオフ期間（又はオン期間）の長さＰｋ＿Ｔｏｆｆを第２相から第ｍ相までのＰＦＭ信号に共通のオフ期間（又はオン期間）の長さとする。

これにより、上記直前のオン期間ａ２（又はオフ期間）より後に全ｍ相のＰＦＭ信号が同一の周波数となり、且つ２π／ｍずつ異なる位相となる。従って、互いに異なる位相でＰＦＭ制御されて多相に接続されたコンバータＣＶ１，ＣＶ２，・・ＣＶｍで、ＰＦＭ制御の周波数が変更された場合であっても各相のコンバータＣＶ１，ＣＶ２，・・ＣＶｍの出力バランスを良好に保つことが可能となる。

なお、実施形態１にあっては、全ｍ相のＰＦＭ信号のうち、第１相のＰＦＭ信号の周波数を最も早く変化させて、第１相のＰＦＭ信号の位相を最も進ませるようにしたが、これに限定されるものではない。例えば、第１相のＰＦＭ信号による割込要求にて図６及び７の処理を実行した場合、図７のステップＳ２５にて発生器ＳＧ１からの割込要求を割込コントローラ１６でマスクすると共に、発生器ＳＧ２からの割込要求に対するマスクを解除してもよい。更に、その後第２相のＰＦＭ信号による割込要求にて図６及び７の処理を実行した場合、同様に発生器ＳＧ２からの割込要求を割込コントローラ１６でマスクすると共に、発生器ＳＧ３からの割込要求に対するマスクを解除し、以後、同様の処理を全ｍ相の発生器ＳＧ１，ＳＧ２，・・ＳＧｍについてサイクリックに実行してもよい。このように、制御部１がオン期間（又はオフ期間）の遅延の基準となる第１相をサイクリックに選択することにより、全ｍ相のコンバータＣＶ１，ＣＶ２，・・ＣＶｍ間の出力バランスを良好に維持することが可能となる。

（実施形態２）
実施形態１は、ＣＰＵ１１が第１相のＰＦＭ信号のオン期間ａ２の直後にオフ期間の長さを変更して周波数を変化させる場合に、変化後のＰＦＭ信号の周波数基準でオン期間ａ２よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のＰＦＭ信号のオン期間ｂ２とする形態であった。これに対し、実施形態２は、第ｋ相のオン期間ｂ２を出現させず、オン期間ａ２の１つ後のオン期間ａ３よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のＰＦＭ信号のオン期間ｂ３とする形態である。実施形態２における電圧変換装置１００の構成は、実施形態１の図１に示すものと同様であるため、実施形態１に対応する箇所には同様の符号を付して詳細な説明を省略する。

図８は、実施形態２に係る電圧変換装置１００における第１相及び第２相のＰＦＭ信号の時間関係を示すタイミングチャートである。図８に示す４つのチャートは、何れも時間軸を横軸にしてある。図の上段及び下段夫々の２つのチャートがＰＦＭ信号の周波数を上昇及び低下させる場合における第１相，第２相のＰＦＭ信号を示すものである点と、図中の横軸上の数字がオン期間の開始時点からの相対的な時間を示す数値である点と、第１相及び第２相夫々のＰＦＭ信号における時系列的なオン期間をａｊ及びｂｊで表す点と、第１相のＰＦＭ信号のオン期間ａ２より後に周波数を上昇及び低下させる点とは、図４に示すタイミングチャートの場合と同様である。

本実施形態２では、ＣＰＵ１１が第１相のＰＦＭ信号のオン期間ａ２より後に周波数を上昇又は低下させて変化させる場合、第２相のＰＦＭ信号について周波数を変化させる直前のオン期間ｂ１に後続するオフ期間の長さを延長して調整する。これにより、オン期間ａ２に対応するオン期間ｂ２が出現しないようにする。即ち、ＣＰＵ１１は変化後のＰＦＭ信号の周波数基準で、オン期間ａ２の１つ後のオン期間ａ３よりも２π／ｍ（＝π）だけ位相が遅れた期間をオン期間ｂ３とし、オン期間ｂ３に後続するオフ期間の長さをオン期間ａ３に後続するオフ期間の長さと同じにする。このため、第１相のＰＦＭ信号のオン期間ａ３より後に第１相及び第２相のＰＦＭ信号が同一の周波数となり、且つπだけ異なる位相差となる。

次に、ＣＰＵ１１が第１相のＰＦＭ信号の周波数を変化させる場合に、第１相のＰＦＭ信号に基づいて第ｋ相のＰＦＭ信号を順次発生させる方法について説明する。図９は、実施形態２に係る電圧変換装置１００における第１相及び第ｋ相のＰＦＭ信号の信号幅及び相間の時間差を文字変数で示す説明図である。また、図１０は、実施形態２に係る電圧変換装置１００でＰＦＭ信号の周期及び相間の時間差を更新するＣＰＵ１１の処理手順を示すフローチャートである。

図９に示す第１相及び第ｋ相のＰＦＭ信号は、何れも同一の時間軸を横軸にしてある。図中の横軸上の数字がオン期間の開始時点からの相対的な時間を示す数値である点と、第１相及び第ｋ相夫々のＰＦＭ信号における時系列的なオン期間をａｊ及びｂｊで表す点と、第１相のＰＦＭ信号のオン期間ａ２より後に周波数を上昇させる点とは、図８に示すタイミングチャートの上段の場合と同様である。図９では、ＣＰＵ１１がＰＦＭ信号の周波数を上昇させる場合について図示してあるが、ＰＦＭ信号の周波数を低下させる場合についても、信号幅及び相間の時間差夫々を示す文字変数は同様である。

図９に示す文字変数のうち、実施の形態１の図５に示すものと異なるのは、Ｐｋ＿Ｄｏｎ（ｎ）及びＰｋ＿Ｔｏｆｆ（ｎ−１）である。図５では、オン期間ａ２及びｂ２の時間差をＰｋ＿Ｄｏｎ（ｎ）で表したが、図９では、オン期間ａ２及びｂ３の時間差をＰｋ＿Ｄｏｎ（ｎ）で表す。また、図５では、オン期間ｂ１及びｂ２の時間差をＰｋ＿Ｔｏｆｆ（ｎ）で表したが、図９では、オン期間ｂ１及びｂ３の時間差をＰｋ＿Ｔｏｆｆ（ｎ）で表す。但し、本実施形態２では、Ｐｋ＿Ｄｏｎ（ｎ）及びＰｋ＿Ｔｏｆｆ（ｎ）に係る説明を行わない。

以下では、上述した制御部１の動作を、実施形態１の図７を援用しつつ図１０に処理手順を示すフローチャートを用いて説明する。図１０に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従ってＣＰＵ１１により実行される。割込コントローラ１６により、発生器ＳＧ１が発生するＰＦＭ信号のオン期間の開始時点での割込要求と、相間タイマの計時が終了した時の割込要求とが受け付けられる。図１０のステップＳ３１からＳ３５までの処理は、実施の形態１の図６に示すステップＳ１１からＳ１５までの処理と同様であるため、その説明を簡略化する。

発生器ＳＧ１が発生するＰＦＭ信号のオン期間が開始して図１０の処理が起動された場合、ＣＰＵ１１は、発生器ＳＧ２，ＳＧ３，・・ＳＧｍの動作を一旦停止させ（Ｓ３１）、出力電圧値を取り込んで（Ｓ３２）オフ期間の長さＰ１＿Ｔｏｆｆを更新し（Ｓ３３）、周期Ｐ１＿Ｔを算出して（Ｓ３４）発生器ＳＧ１に設定する（Ｓ３５）。

ここで、第２相以降のＰＦＭ信号の相間の時間差がオン期間ａ３及びｂ３の時間差であることに着目する。この相間の時間差は、実施形態１における式（２）で算出される時間差と同じである。そこで、ＣＰＵ１１は、ＰＦＭ信号の相間の時間差を式（２）の右辺により算出し（Ｓ３６）、算出した相間の時間差を、相間タイマのコンペアレジスタに設定する（Ｓ３７）。

なお、第１相及び第２相のＰＦＭ信号の相間の時間差は、ステップＳ３６で算出した相間の時間差よりも周期Ｐ１＿Ｔ１だけ長い、そこで、ステップＳ３６で算出した相間の時間差を、全ｍ相について共通にするために、ＣＰＵ１１は、第１相の現在のＰＦＭ周期が終了したか否かを判定し（Ｓ３８）、終了しない場合（Ｓ３８：ＮＯ）は終了するまで待機する。第１相のＰＦＭ周期が終了したか否かは、ＣＰＵ１１が発生器ＳＧ１のステータスを読み出して判定する。

第１相の現在のＰＦＭ周期が終了した場合（Ｓ３８：ＹＥＳ）、ＣＰＵ１１は、相間の時間差を計時するための相間タイマに計時を開始させた（Ｓ３９）後、相番号ｋを２に初期化して（Ｓ４０）図１０の処理を終了する。ここで相間タイマに設定された時間差が計時されてタイマ１５による割込要求が発生した場合の処理については、実施形態１の図７に示す処理と同様である。

以上のように本実施形態２によれば、制御部１は、ＰＦＭ信号の周波数を最も早く変化させる第１相についてＰＦＭ信号のオフ期間（又はオン期間）の長さを変更する場合、長さを変更するオフ期間（又はオン期間）の直後のオン期間ａ３（又はオフ期間）よりも、変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れた期間を、上記周波数を変化させるときの第ｋ相のＰＦＭ信号のオン期間ｂ３（又はオフ期間）とし、長さの変更後のオフ期間（又はオン期間）の長さＰｋ＿Ｔｏｆｆを第２相から第ｍ相までのＰＦＭ信号に共通のオフ期間（又はオン期間）の長さとする。

これにより、少なくとも上記直後のオン期間ａ３（又はオフ期間）が開始するまで、他のｍ−１相のＰＦＭ信号についてオフ期間（又はオン期間）が継続される。そして、上記直後のオン期間ａ３（又はオフ期間）より後に全ｍ相のＰＦＭ信号が同一の周波数となり、且つ２π／ｍずつ異なる位相となる。従って、互いに異なる位相でＰＦＭ制御されて多相に接続されたコンバータＣＶ１，ＣＶ２，・・ＣＶｍで、ＰＦＭ制御の周波数が変更された場合であっても各相のコンバータＣＶ１，ＣＶ２，・・ＣＶｍの出力バランスを良好に保つことが可能となる。また、実施形態１の場合と比較して、負荷出力が減少してＰＦＭ信号の周波数が低下するときに、第２相以降のＰＦＭ信号のオン期間がより少なく出現することとなるため、負荷が軽くなる場合の追従性に優れている。

なお、実施形態１にあっては、ＣＰＵ１１が、第１相のＰＦＭ信号について長さを変更するオフ期間（又はオン期間）の直前のオン期間ａ２（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のＰＦＭ信号のオン期間ｂ２（又はオフ期間）とする第１モードを実行した。また、実施形態２にあっては、長さを変更するオフ期間（又はオン期間）の直後のオン期間ａ３（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のＰＦＭ信号のオン期間ｂ３（又はオフ期間）とする第２モードを実行したが、これらに限定されるものではない。例えば、ＣＰＵ１１が、負荷出力の大小に応じて第１モードと第２モードとを任意に選択して実行することにより、負荷変動に良好に追従するＰＦＭ制御が可能となる。

（実施形態３）
実施形態１は、ＣＰＵ１１がタイマで構成された発生器ＳＧ１，ＳＧ２・・ＳＧｍに各ＰＦＭ信号を発生させる形態であるのに対し、実施形態３は、ＣＰＵ１１によるソフトウェア処理により各ＰＦＭ信号を発生させる形態である。実施形態３では、発生器ＳＧ１，ＳＧ２，・・ＳＧｍは、例えば単なる出力ポートで置き換えられるが、その他の構成等は実施の形態１の図１、４及び５夫々に示すブロック図、タイミングチャート及び説明図と同様であるため、実施形態１に対応する箇所には同様の符号を付して詳細な説明を省略する。

以下では、実施形態１の図５を参照しつつ、フローチャートを用いて制御部１の動作を説明する。図１１及び１２は、実施形態３に係る電圧変換装置１００で第１相及び第ｋ相のＰＦＭ信号のオフ時間を更新するＣＰＵ１１の処理手順を示すフローチャートである。また、図１３は、第１相のＰＦＭ信号をオン／オフするＣＰＵ１１の処理手順を示すフローチャートであり、図１４は、第ｋ相のＰＦＭ信号をオン／オフするＣＰＵ１１の処理手順を示すフローチャートである。図１４に示す処理は、ｍ−１の数だけ並列的に実行される。図１１及び１２に示す処理は、図１３に示す処理にて１周期分のカウントが終了する毎に起動されるが、例えば発生器ＳＧ１が発生するＰＦＭ信号のオン期間の開始時点での割込要求が受け付けられた時に起動されるようにしてもよい。

図１１の処理が起動された場合、ＣＰＵ１１は、相番号ｋを２に初期化した（Ｓ５１）後、前回算出したＰｋ＿Ｔｏｆｆ（ｎ）をＰｋ＿Ｔｏｆｆ（ｎ−１）に代入する（Ｓ５２）と共に、前回算出したＰｋ＿Ｄｏｎ（ｎ）をＰｋ＿Ｄｏｎ（ｎ−１）に代入する（Ｓ５３）。その後、ＣＰＵ１１は、ｋを１だけインクリメントし（Ｓ５４）、ｋがｍ＋１に一致するか否かを判定する（Ｓ５５）。ｋがｍ＋１に一致しない場合（Ｓ５５：ＮＯ）、ＣＰＵ１１は、相番号を進めて文字変数の代入を繰り返すために、ステップＳ５２に処理を移す。

一方、ｋがｍ＋１に一致する場合（Ｓ５５：ＹＥＳ）、ＣＰＵ１１は、負荷３に供給される出力電圧をＡ／Ｄ変換器１４で変換した出力電圧値を取り込み（Ｓ５６）、取り込んだ電圧値に基づく電圧ループ制御により、第１相のＰＦＭ信号のオフ期間の長さＰ１＿Ｔｏｆｆを更新する（Ｓ５７）。次いで、ＣＰＵ１１は、相番号ｋを２に初期化した（Ｓ５８）後、以下の式（３）によりＰｋ＿Ｄｏｎ（ｎ）を算出する（Ｓ５９）。なお、式（３）の右辺におけるＰ１＿Ｔは、第１相のＰＦＭ信号の更新後の周期に相当する時間であるから、式（３）で算出される時間差Ｐｋ＿Ｄｏｎ（ｎ）は、変化後の周波数基準で２π（ｋ−１）／ｍの位相差に相当する。

Ｐｋ＿Ｄｏｎ（ｎ）＝（ｋ−１）Ｐ１＿Ｔ／ｍ・・・・・・・・・・・・・・・・（３）
但し、Ｐ１＿Ｔ＝Ｐ１＿Ｔｏｎ＋Ｐ１＿Ｔｏｆｆ

その後、ＣＰＵ１１は、相番号ｋを１だけインクリメントし（Ｓ６０）、ｋがｍ＋１に一致するか否かを判定する（Ｓ６１）。ｋがｍ＋１に一致しない場合（Ｓ６１：ＮＯ）、ＣＰＵ１１は、相番号を進めてＰｋ＿Ｄｏｎ（ｎ）を算出するために、ステップＳ５９に処理を移す。ステップＳ５９で算出されたＰｋ＿Ｄｏｎ（ｎ）は、ＲＡＭ１３に記憶され、図１１の処理が次回起動されたときにステップＳ５３で用いられる。

一方、ｋがｍ＋１に一致する場合（Ｓ６１：ＹＥＳ）、図１２に移って、ＣＰＵ１１は、再び相番号ｋを２に初期化した（Ｓ７１）後、第１相のＰＦＭ信号のオン期間ａ２と、第２相のＰＦＭ信号のオン期間ｂ２との時間差であるＰ２＿Ｄｏｎ（ｎ）が、前回算出したＰ２＿Ｄｏｎ（ｎ−１）と一致するか否かを判定する（Ｓ７２）。比較した時間差が一致しない場合（Ｓ７２：ＮＯ）、即ちＰＦＭ信号の周波数が変化した場合、ＣＰＵ１１は、後述する式（９）によりＰｋ＿Ｔｏｆｆ（ｎ）を算出する（Ｓ７３）。

その後、ＣＰＵ１１は、相番号ｋを１だけインクリメントし（Ｓ７４）、ｋがｍ＋１に一致するか否かを判定する（Ｓ７５）。ｋがｍ＋１に一致しない場合（Ｓ７５：ＮＯ）、ＣＰＵ１１は、相番号を進めてＰｋ＿Ｔｏｆｆ（ｎ）を算出するために、ステップＳ７３に処理を移す。ｋがｍ＋１に一致する場合（Ｓ７５：ＹＥＳ）、ＣＰＵ１１は、図１１及び１２の処理を終了する。

ステップＳ７２で比較した時間差が一致する場合（Ｓ７２：ＹＥＳ）、即ちＰＦＭ信号の周波数が変化しない場合、ＣＰＵ１１は、Ｐｋ＿Ｔｏｆｆ（ｎ）にＰ１＿Ｔｏｆｆを代入して（Ｓ７６）オフ期間の長さを同じにする。その後、ＣＰＵ１１は、相番号ｋを１だけインクリメントし（Ｓ７７）、ｋがｍ＋１に一致するか否かを判定する（Ｓ７８）。ｋがｍ＋１に一致しない場合（Ｓ７８：ＮＯ）、ＣＰＵ１１は、ステップＳ７６に処理を移す。ｋがｍ＋１に一致する場合（Ｓ７８：ＹＥＳ）、ＣＰＵ１１は、図１１及び１２の処理を終了する。

ここで、前述の式（９）が成立することを説明する。Ｐｋ＿Ｔｏｆｆ（ｎ）は、図５を参照して以下の式（４）で表され、式（４）の右辺のＰｋ＿Ｄｏｎ（ｎ−１）及びＰｋ＿Ｄｏｎ（ｎ）夫々は、式（５）及び（６）で表される。また、図５の説明で上述したように、以下の式（７）及び（８）が成立する。

Ｐｋ＿Ｔｏｆｆ（ｎ）＝Ｐ１＿Ｔｏｎ＋Ｐ１＿Ｔｏｆｆ（ｎ）−Ｐｋ＿Ｄｏｎ（ｎ−１）
−Ｐｋ＿Ｔｏｎ＋Ｐｋ＿Ｄｏｎ（ｎ）・・・・・・・・・（４）
Ｐｋ＿Ｄｏｎ（ｎ−１）＝（ｋ−１）（Ｐ１＿Ｔｏｎ＋Ｐ１＿Ｔｏｆｆ（ｎ））／ｍ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（５）
Ｐｋ＿Ｄｏｎ（ｎ）＝（ｋ−１）（Ｐ１＿Ｔｏｎ＋Ｐ１＿Ｔｏｆｆ）／ｍ・・・・（６）
Ｐｋ＿Ｔｏｎ＝Ｐ１＿Ｔｏｎ・・・・・・・・・・・・・・・・・・・・・・・・（７）
Ｐ１＿Ｔｏｆｆ（ｎ）＝Ｐｋ＿Ｔｏｆｆ（ｎ−１）・・・・・・・・・・・・・・（８）

式（５）の右辺のＰ１＿Ｔｏｆｆ（ｎ）に式（８）の右辺を代入してＰ１＿Ｔｏｆｆ（ｎ）を消去しておき、Ｐ１＿Ｔｏｆｆ（ｎ）を消去した式（５）の右辺を式（４）の右辺のＰｋ＿Ｄｏｎ（ｎ−１）に代入してＰｋ＿Ｄｏｎ（ｎ−１）を消去する。更に、式（４）の右辺のＰｋ＿Ｄｏｎ（ｎ）及びＰｋ＿Ｔｏｎ夫々に式（６）及び（７）の右辺を代入してＰｋ＿Ｄｏｎ（ｎ）及びＰｋ＿Ｔｏｎを消去することにより、以下の式（９）が得られる。

Ｐｋ＿Ｔｏｆｆ（ｎ）＝（ｍ−ｋ＋１）Ｐｋ＿Ｔｏｆｆ（ｎ−１）／ｍ
＋（ｋ−１）Ｐ１＿Ｔｏｆｆ／ｍ・・・・・・・・・・・（９）

次に、図１３及び１４に示す処理は、定周期の割込処理によって起動される。図１３中のオンフラグ１及び図１４中のオンフラグｋ夫々は、第１相及び第ｋ相のＰＦＭ信号がオン期間中であることを示すフラグである。図１４中の遅延フラグｋは、Ｐｋ＿Ｄｏｎ（ｎ）のカウント中であることを示すフラグである。図１３中のＴｏｎカウンタ１及びＴｏｆｆカウンタ１夫々は、Ｐ１＿Ｔｏｎ及びＰ１＿Ｔｏｆｆをカウントするためのカウンタである。図１４中のＴｏｎカウンタｋ及びＤｏｎカウンタｋ夫々は、Ｐｋ＿Ｔｏｎ及びＰｋ＿Ｄｏｎ（ｎ）をカウントするためのカウンタである。これらのフラグ及びカウンタは、初期値を０としてＲＡＭ１３に記憶されている。

図１３の処理が起動された場合、ＣＰＵ１１は、オンフラグ１が１であるか否かを判定し（Ｓ８１）、１である場合（Ｓ８１：ＹＥＳ）、即ちオン期間中である場合、Ｔｏｎカウンタ１をカウントアップする（Ｓ８２）。その後、ＣＰＵ１１は、Ｔｏｎカウンタ１（の内容；以下同様）がＰ１＿Ｔｏｎと一致するか否かを判定し（Ｓ８３）、一致しない場合（Ｓ８３：ＮＯ）、図１３の処理を終了する。

一方、Ｔｏｎカウンタ１がＰ１＿Ｔｏｎと一致する場合（Ｓ８３：ＹＥＳ）、ＣＰＵ１１は、第１相のＰＦＭ信号をオフする（Ｓ８４）。これにより、第１相のＰＦＭ信号のオン期間が終了する。ＣＰＵ１１は、更に、オンフラグ１を０にクリアする（Ｓ８５）と共に、Ｔｏｎカウンタ１を０にクリアして（Ｓ８６）図１３の処理を終了する。

ステップＳ８１でオンフラグ１が１ではない場合（Ｓ８１：ＮＯ）、即ちオフ期間中である場合、ＣＰＵ１１は、Ｔｏｆｆカウンタ１をカウントアップする（Ｓ９２）。その後、ＣＰＵ１１は、Ｔｏｆｆカウンタ１がＰ１＿Ｔｏｆｆと一致するか否かを判定し（Ｓ９３）、一致しない場合（Ｓ９３：ＮＯ）、図１３の処理を終了する。

一方、Ｔｏｆｆカウンタ１がＰ１＿Ｔｏｆｆと一致する場合（Ｓ９３：ＹＥＳ）、ＣＰＵ１１は、第１相のＰＦＭ信号をオンする（Ｓ９４）。これにより、第１相のＰＦＭ信号のオン期間が開始する。ＣＰＵ１１は、更に、オンフラグ１を１にセットする（Ｓ９５）と共に、Ｔｏｆｆカウンタ１を０にクリアする（Ｓ９６）。次いで、ＣＰＵ１１は、図１１の処理を起動する（Ｓ９７）と共に、２からｍまでのｋについて遅延フラグｋを１にセットし（Ｓ９８）、図１３の処理を終了する。

図１４の処理が起動された場合、ＣＰＵ１１は、オンフラグｋが１であるか否かを判定し（Ｓ１０１）、１である場合（Ｓ１０１：ＹＥＳ）、即ちオン期間中である場合、Ｔｏｎカウンタｋをカウントアップする（Ｓ１０２）。その後、ＣＰＵ１１は、ＴｏｎカウンタｋがＰｋ＿Ｔｏｎと一致するか否かを判定し（Ｓ１０３）、一致しない場合（Ｓ１０３：ＮＯ）、図１４の処理を終了する。

一方、ＴｏｎカウンタｋがＰｋ＿Ｔｏｎと一致する場合（Ｓ１０３：ＹＥＳ）、ＣＰＵ１１は、第ｋ相のＰＦＭ信号をオフする（Ｓ１０４）。これにより、第ｋ相のＰＦＭ信号のオン期間が終了する。ＣＰＵ１１は、更に、オンフラグｋを０にクリアする（Ｓ８５）と共に、Ｔｏｎカウンタｋを０にクリアして（Ｓ１０６）図１４の処理を終了する。

ステップＳ１０１でオンフラグｋが１ではない場合（Ｓ１０１：ＮＯ）、即ちオフ期間中である場合、ＣＰＵ１１は、遅延フラグｋが１であるか否かを判定し（Ｓ１１１）、１ではない場合（Ｓ１１１：ＮＯ）、図１４の処理を終了する。これにより、オフ期間の終了が抑止されてオフ期間が継続される。遅延フラグｋが１である場合（Ｓ１１１：ＹＥＳ）、ＣＰＵ１１は、Ｄｏｎカウンタｋをカウントアップする（Ｓ１１２）。その後、ＣＰＵ１１は、ＤｏｎカウンタｋがＰｋ＿Ｄｏｎ（ｎ）と一致するか否かを判定し（Ｓ１１３）、一致しない場合（Ｓ１１３：ＮＯ）、図１４の処理を終了する。

一方、ＤｏｎカウンタｋがＰｋ＿Ｄｏｎ（ｎ）と一致する場合（Ｓ１１３：ＹＥＳ）、ＣＰＵ１１は、第ｋ相のＰＦＭ信号をオンする（Ｓ１１４）。これにより、第ｋ相のＰＦＭ信号のオン期間が開始する。ＣＰＵ１１は、更に、オンフラグｋを１にセットする（Ｓ１１５）と共に、Ｄｏｎカウンタｋを０にクリアし（Ｓ１１６）、更に遅延フラグｋを０にクリアして（Ｓ１１７）図１４の処理を終了する。

以上のように本実施形態３によれば、制御部１は、ＰＦＭ信号の周波数を最も早く変化させる第１相についてＰＦＭ信号のオフ期間の長さを変更する場合、長さを変更するオフ期間の直前のオン期間ａ２との時間差がＰｋ＿Ｄｏｎ（ｎ）であり、且つ変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れた期間を、上記周波数を変化させるときの第ｋ相のＰＦＭ信号のオン期間ｂ２とし、長さの変更後のオフ期間の長さＰ１＿Ｔｏｆｆを第２相から第ｍ相までのＰＦＭ信号に共通のオフ期間（又はオン期間）の長さＰｋ＿Ｔｏｆｆとする。

これにより、上記直前のオン期間ａ２より後に全ｍ相のＰＦＭ信号が同一の周波数となり、且つ２π／ｍずつ異なる位相となる。従って、互いに異なる位相でＰＦＭ制御されて多相に接続されたコンバータＣＶ１，ＣＶ２，・・ＣＶｍで、ＰＦＭ制御の周波数が変更された場合であっても各相のコンバータＣＶ１，ＣＶ２，・・ＣＶｍの出力バランスを良好に保つことが可能となる。

（変形例）
実施形態３は、ＣＰＵ１１が第１相のＰＦＭ信号のオン期間ａ２の直後にオフ期間の長さを変更して周波数を変化させる場合に、オン期間ａ２との時間差がＰｋ＿Ｄｏｎ（ｎ）であり、且つ変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のＰＦＭ信号のオン期間ｂ２とする形態であった。これに対し、変形例は、実施形態２と同様に第ｋ相のオン期間ｂ２を出現させず、オン期間ａ２の１つ後のオン期間ａ３よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を第ｋ相のＰＦＭ信号のオン期間ｂ３とする形態である。変形例における電圧変換装置１００の構成等は、実施形態１の図１に示すブロック図、並びに実施形態２の図８及び９に示すタイミングチャート及び説明図と同様であるため、実施形態１及び２に対応する箇所には同様の符号を付して詳細な説明を省略する。

変形例で制御部１の動作を説明するためのフローチャートは、実施形態３の図１１から１４までのフローチャートと大部分が共通している。実施形態３とは、図１１のステップＳ５９でＰｋ＿Ｄｏｎ（ｎ）を以下の式（１０）により算出する点と、図１２のステップＳ７３でＰｋ＿Ｔｏｆｆ（ｎ）を以下の式（１１）により算出する点と、遅延フラグｊ（ｊは２からｍの何れか）が１であるときに図１３のステップＳ９７及びＳ９８を実行しない点とが異なっている。

Ｐｋ＿Ｄｏｎ（ｎ）＝（ｋ−１）Ｐ１＿Ｔ／ｍ＋Ｐ１＿Ｔ
＝（ｍ＋ｋ−１）Ｐ１＿Ｔ／ｍ・・・・・・・・・・・・・（１０）
Ｐｋ＿Ｔｏｆｆ（ｎ）＝（ｍ−ｋ＋１）Ｐｋ＿Ｔｏｆｆ（ｎ）／ｍ
＋（ｋ−１）Ｐ１＿Ｔｏｆｆ／ｍ＋Ｐ１＿Ｔ・・・・・（１１）

フローチャート全体の説明については省略するが、上記式（１０）及び（１１）夫々により算出されるＰｋ＿Ｄｏｎ（ｎ）及びＰｋ＿Ｔｏｆｆ（ｎ）は、図９に示す文字変数に対応しており、図５に示すものよりＰ１＿Ｔだけ長い。また、図９で長さがＰ１＿Ｔｏｆｆに変更されたオフ期間に続くオン期間ａ３では、図１１の処理の起動及び遅延フラグｋの再セットが抑止される。

以上のように本変形例によれば、制御部１は、ＰＦＭ信号の周波数を最も早く変化させる第１相についてＰＦＭ信号のオフ期間の長さを変更する場合、長さを変更するオフ期間の直前のオン期間ａ２との時間差がＰｋ＿Ｄｏｎ（ｎ）であり、且つ長さを変更するオフ期間の直後のオン期間ａ３よりも、変化後の周波数基準で２π（ｋ−１）／ｍだけ位相が遅れた期間を、上記周波数を変化させるときの第ｋ相のＰＦＭ信号のオン期間ｂ３とし、長さの変更後のオフ期間の長さＰ１＿Ｔｏｆｆを第２相から第ｍ相までのＰＦＭ信号に共通のオフ期間（又はオン期間）の長さＰｋ＿Ｔｏｆｆとする。

これにより、上記直後のオン期間ａ３が開始するまで、他のｍ−１相のＰＦＭ信号についてオフ期間（又はオン期間）が継続される。そして、上記直後のオン期間ａ３より後に全ｍ相のＰＦＭ信号が同一の周波数となり、且つ２π／ｍずつ異なる位相となる。従って、互いに異なる位相でＰＦＭ制御されて多相に接続されたコンバータＣＶ１，ＣＶ２，・・ＣＶｍで、ＰＦＭ制御の周波数が変更された場合であっても各相のコンバータＣＶ１，ＣＶ２，・・ＣＶｍの出力バランスを良好に保つことが可能となる。

１００ 電圧変換装置
１ 制御部
１０ 制御回路
１１ ＣＰＵ
１２ ＲＯＭ
１３ ＲＡＭ
１４ Ａ／Ｄ変換器
１５ タイマ
１６ 割込コントローラ
１７ 電流検出回路
２ バッテリ
３ 負荷
ＣＶ１、ＣＶ２・・ＣＶｍ コンバータ
Ｓ１ａ、Ｓ２ｂ・・Ｓｍａ スイッチ
Ｓ１ｂ、Ｓ２ｂ・・Ｓｍｂ スイッチ
Ｌ１、Ｌ２・・Ｌｍ インダクタ
ＤＣ１、ＤＣ２・・ＤＣｍ 駆動回路
ＳＧ１、ＳＧ２・・ＳＧｍ 発生器
Ｃ１ コンデンサ
Ｒ１ 抵抗器
ＤＡ１ 差動増幅器

Claims (5)

1. インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置であって、
   前記制御部は、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更する場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍ（ｋは２以上、ｍ以下の自然数）だけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成する電圧変換装置。
2. 前記制御部は、前記ｍ相のうち、一の相をサイクリックに選択して前記第１相とする請求項１に記載の電圧変換装置。
3. 前記制御部は、前記長さを変更するオフ期間（又はオン期間）の直前のオン期間（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を前記第ｋ相のスイッチング信号のオン期間（又はオフ期間）とする第１モードと、前記長さを変更するオフ期間（又はオン期間）の直後のオン期間（又はオフ期間）よりも２π（ｋ−１）／ｍだけ位相が遅れた期間を前記第ｋ相のスイッチング信号のオン期間（又はオフ期間）とする第２モードとを任意に選択して実行する請求項１又は２に記載の電圧変換装置
4. インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置における前記制御部で、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更する場合に、位相が最も進んでいる第１相のスイッチング信号に基づいて、前記周波数を変化させるときの第ｋ（ｋは２以上、ｍ以下の自然数）相のスイッチング信号を生成する方法であって、
   前記制御部は、
   前記第１相のスイッチング信号について前記長さを変更するオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍだけ位相が遅れた期間を、前記第ｋ相のスイッチング信号のオン期間とし、
   前記長さの変更後のオフ期間（又はオン期間）と同じ長さの期間を、前記第ｋ相のスイッチング信号のオフ期間（又はオン期間）とするスイッチング信号生成方法。
5. インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたｍ（ｍは２以上の自然数）相の電圧変換回路と、各相のスイッチング素子を２π／ｍずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をＰＦＭ制御する制御部とを備える電圧変換装置における前記制御部で前記電圧変換回路に電圧変換させるためのコンピュータプログラムであって、
   前記制御部に、前記スイッチング信号の周波数を変化させるためにオフ期間（又はオン期間）の長さを変更させる場合、位相が最も進んでいる第１相のスイッチング信号について前記長さを変更させるオフ期間（又はオン期間）の直前又は直後のオン期間（又はオフ期間）よりも、変化後の周波数を基準にして２π（ｋ−１）／ｍ（ｋは２以上、ｍ以下の自然数）だけ位相が遅れたオン期間（又はオフ期間）と、前記長さの変更後のオフ期間（又はオン期間）と同じ長さのオフ期間（又はオン期間）とを有する信号を、前記周波数を変化させるときの第ｋ相のスイッチング信号として生成するステップを実行させるコンピュータプログラム。

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