JP2018074719A - 電圧変換装置、スイッチング信号生成方法及びコンピュータプログラム - Google Patents
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Abstract
【課題】互いに異なる位相でPFM制御されて多相に接続された電圧変換回路で、PFM制御の周波数が変更された場合であっても各相の電圧変換回路の出力バランスを良好に保つことが可能な電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムを提供する。
【解決手段】電圧変換装置が備える制御部は、スイッチング信号の周波数を変更するためにオフ期間(又はオン期間)の長さを変更する場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変更後の周波数を基準にして2π(k−1)/mだけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さをのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成する。
【選択図】図1
【解決手段】電圧変換装置が備える制御部は、スイッチング信号の周波数を変更するためにオフ期間(又はオン期間)の長さを変更する場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変更後の周波数を基準にして2π(k−1)/mだけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さをのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成する。
【選択図】図1
Description
本発明は、直流電圧を電圧変換する電圧変換回路を2つ並列に接続した電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムに関する。
直流電圧を昇降圧するDC−DCコンバータ(以下、単にコンバータという)が車載機器や産業用機器の電源として広く用いられている。電源の小型化の要請に応えて容積が小さいインダクタ、キャパシタ等の受動部品を利用可能にするために、コンバータの動作周波数は引き上げられる傾向にある。一方で、動作周波数が高いほどインダクタに流れる電流をスイッチングするスイッチング素子のスイッチング損失が増大するという別の問題が顕著になる。
これに対し、特許文献1には、入力電圧をスイッチングするトランジスタ(スイッチング素子)に直列接続された共振用リアクトル(インダクタ)と共振用コンデンサ(キャパシタ)とで構成された共振回路に流れる共振電流が0以下になる時点でトランジスタをオンからオフに切り替える降圧型のコンバータが開示されている。このようなゼロ電流スイッチングを行うことにより、インダクタに流れる電流をスイッチングするトランジスタのスイッチング損失が低減される。
一方、非特許文献1には、入力された電流を夫々オン/オフ制御する2つのスイッチング回路を互いに180度異なる位相でインターリーブ動作させて出力電流を合成することにより、個々のスイッチング回路のスイッチング周波数よりも実質的に高い周波数でスイッチングを行った場合と同等のリップル抑制効果を得るようにした技術が開示されている。この技術により、出力電流を平滑化するキャパシタが小型化される。
上述のインターリーブ動作は、3相以上の多相構成が可能であり、スイッチング回路のオン/オフをPWM(Pulse Width Modulation)制御したりPFM(Pulse Frequncy Modulation)制御したりすることも可能である。例えば特許文献2には、出力電圧の変化に応じて複数のコンバータの動作周波数を各相同一に変化させ、且つ各相の位相差を一定に保持するマルチフェーズコンバータが記載されている。
平地克也「磁気結合を有するインターリーブ方式昇圧チョッパの動作の概要」,舞鶴高専,平地研究室技術メモ,No.20140920,2014年9月20日,pp1-2
しかしながら、特許文献2には、各相の位相差をどのようにして一定に保持するのか、その具体的な方法が開示されていない。特にスイッチング回路をオン/オフする信号の周波数を変化させてPFM制御を行う場合、周波数を変更したときに各相のスイッチング回路の出力バランスが損なわれることがあった。
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、互いに異なる位相でPFM制御されて多相に接続された電圧変換回路で、PFM制御の周波数が変更された場合であっても各相の電圧変換回路の出力バランスを良好に保つことが可能な電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムを提供することにある。
本発明の一態様に係る電圧変換装置は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置であって、前記制御部は、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更する場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/m(kは2以上、m以下の自然数)だけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成する。
本発明の一態様に係るスイッチング信号生成方法は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置における前記制御部で、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更する場合に、位相が最も進んでいる第1相のスイッチング信号に基づいて、前記周波数を変化させるときの第k(kは2以上、m以下の自然数)相のスイッチング信号を生成する方法であって、前記制御部は、前記第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/mだけ位相が遅れた期間を、前記第k相のスイッチング信号のオン期間とし、前記長さの変更後のオフ期間(又はオン期間)と同じ長さの期間を、前記第k相のスイッチング信号のオフ期間(又はオン期間)とする。
本発明の一態様に係るコンピュータプログラムは、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置における前記制御部で前記電圧変換回路に電圧変換させるためのコンピュータプログラムであって、前記制御部に、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更させる場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更させるオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/m(kは2以上、m以下の自然数)だけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成するステップを実行させる。
なお、本願は、このような特徴的な処理部及びステップを夫々備える電圧変換装置、及びスイッチング信号生成方法として実現したり、かかる特徴的な処理部に対応するステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電圧変換装置の一部又は全部を半導体集積回路として実現したり、電圧変換装置を含むその他のシステムとして実現したりすることができる。
上記によれば、互いに異なる位相でPFM制御されて多相に接続された電圧変換回路で、PFM制御の周波数が変更された場合であっても各相の電圧変換回路の出力バランスを良好に保つことが可能となる。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
(1)本発明の一態様に係る電圧変換装置は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置であって、前記制御部は、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更する場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/m(kは2以上、m以下の自然数)だけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成する。
(4)本発明の一態様に係るスイッチング信号生成方法は、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置における前記制御部で、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更する場合に、位相が最も進んでいる第1相のスイッチング信号に基づいて、前記周波数を変化させるときの第k(kは2以上、m以下の自然数)相のスイッチング信号を生成する方法であって、前記制御部は、前記第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/mだけ位相が遅れた期間を、前記第k相のスイッチング信号のオン期間とし、前記長さの変更後のオフ期間(又はオン期間)と同じ長さの期間を、前記第k相のスイッチング信号のオフ期間(又はオン期間)とする。
(5)本発明の一態様に係るコンピュータプログラムは、インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置における前記制御部で前記電圧変換回路に電圧変換させるためのコンピュータプログラムであって、前記制御部に、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更させる場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更させるオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/m(kは2以上、m以下の自然数)だけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成するステップを実行させる。
本態様にあっては、インダクタに流れる電流をスイッチング素子でスイッチングすることによって電圧変換する変換回路がm相分並列に接続されており、制御部が各相のスイッチング素子を2π/mずつ異なる位相のスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する。制御部は、スイッチング信号の周波数を最も早く変化させる第1相についてスイッチング信号のオフ期間(又はオン期間)の長さを変更する場合、上記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を、上記周波数を変化させるときの第k相のスイッチング信号のオン期間(又はオフ期間)とし、上記長さの変更後のオフ期間(又はオン期間)の長さを第2相から第m相までのスイッチング信号に共通のオフ期間(又はオン期間)の長さとする。
これにより、上記長さを変更するオフ期間(又はオン期間)の直前のオン期間(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を第k相のスイッチング信号のオン期間(又はオフ期間)とする場合は、上記直前のオン期間(又はオフ期間)より後に全m相のスイッチング信号が同一の周波数となり、且つ2π/mずつ異なる位相となる。また、上記長さを変更するオフ期間(又はオン期間)の直後のオン期間(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を第k相のスイッチング信号のオン期間(又はオフ期間)とする場合は、少なくとも上記直後のオン期間(又はオフ期間)が開始するまで、他のm−1相のスイッチング信号についてオフ期間(又はオン期間)が継続される。そして、上記直後のオン期間(又はオフ期間)より後に全m相のスイッチング信号が同一の周波数となり、且つ2π/mずつ異なる位相となる。
(2)前記制御部は、前記m相のうち、一の相をサイクリックに選択して前記第1相とすることが好ましい。
本態様にあっては、制御部が、オン期間(又はオフ期間)の遅延の基準となる第1相をサイクリックに選択することにより、全m相の電圧変換回路間の出力バランスが良好に維持される。
(3)前記制御部は、前記長さを変更するオフ期間(又はオン期間)の直前のオン期間(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を前記第k相のスイッチング信号のオン期間(又はオフ期間)とする第1モードと、前記長さを変更するオフ期間(又はオン期間)の直後のオン期間(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を前記第k相のスイッチング信号のオン期間(又はオフ期間)とする第2モードとを任意に選択して実行することが好ましい。
本態様にあっては、制御部が、例えば負荷出力の大小に応じて第1モード及び第2モードを選択して実行することにより、負荷変動に良好に追従するPFM制御が行われる。
[本発明の実施形態の詳細]
本発明の実施形態に係る電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
本発明の実施形態に係る電圧変換装置、スイッチング信号生成方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
(実施形態1)
図1は、実施形態1に係る電圧変換装置の構成例を示すブロック図である。電圧変換装置100は、入力側及び出力側の夫々が外部のバッテリ2及び負荷3と接続されている。電圧変換装置100は、バッテリ2からの直流電圧を降圧して負荷3に供給するが、バッテリ2からの直流電圧を昇圧して負荷3に供給するものであってもよい。
図1は、実施形態1に係る電圧変換装置の構成例を示すブロック図である。電圧変換装置100は、入力側及び出力側の夫々が外部のバッテリ2及び負荷3と接続されている。電圧変換装置100は、バッテリ2からの直流電圧を降圧して負荷3に供給するが、バッテリ2からの直流電圧を昇圧して負荷3に供給するものであってもよい。
電圧変換装置100は、直流電圧を降圧するm相(mは2以上の自然数)のコンバータ(電圧変換回路に相当)CV1,CV2,・・CVmと、コンバータCV1,CV2,・・CVm夫々を駆動する駆動回路DC1,DC2,・・DCmと、m相のPFM信号(スイッチング信号に相当)を発生する制御部1と、各コンバータCV1,CV2,・・CVmが降圧した電圧を平滑するコンデンサC1と、出力電流を検出するための電流検出回路17とを備える。各コンバータCV1,CV2,・・CVmからの出力電流が電流検出回路17を介して負荷3に供給され、負荷3に供給される電圧が制御部1で検出される。
コンバータCV1,CV2,・・CVmは、夫々が互いに並列に接続された所謂多相コンバータであり、直流電圧を昇圧するものであってもよい。一のコンバータCVk(kはm以下の自然数)は、バッテリ2から供給された直流電圧がドレインに印加されるNチャネル型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であるスイッチング素子(以下、単にスイッチという)Skaと、コンデンサC1に一端が接続されており、スイッチSkaのソースに他端が接続されたインダクタLkと、スイッチSka及びインダクタLkの接続点にドレインが接続されたソース接地のスイッチSkbとを有する。
スイッチSka,Skbは、Pチャネル型のMOSFETであってもよいし、バイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)等の他のスイッチング素子であってもよい。スイッチSkbは接地電位にアノードが接続されたダイオードで置き換えることが可能であるが、ここではダイオードよりもオン抵抗が低いスイッチSkbが、いわゆる同期整流を行うことにより、コンバータCVkの損失が低減される。
一の駆動回路DCkは、制御部1から与えられた第k相のPFM信号に基づいて、スイッチSka,Skb夫々をPFM信号の周期(以下、PFM周期とも言う)で交互にオンするためのオン信号を、スイッチSka,Skbのゲートに印加する。スイッチSkbのゲートには、スイッチSkaのゲートに与えられるオン信号に対して位相が略反転しており、且つ所謂デッドタイムが確保されたオン信号が与えられる。
制御部1は、位相が2π/mずつ異なる第1相,第2相,・・第m相のPFM信号を夫々発生して駆動回路DC1,DC2,・・DCmに与える発生器SG1,SG2,・・SGmと、発生器SG1,SG2,・・SGm夫々にデータを設定する制御回路10とを有する。発生器SG1,SG2,・・SGmが制御回路10に含まれていてもよい。以下では、第k相のPFM信号を発生する発生器SGkを第k相の発生器SGkという。
制御回路10は、CPU(Central Processing Unit)11を有するマイクロコンピュータを含んでなる。CPU11は、プログラム等の情報を記憶するROM(Read Only Memory)12、一時的に発生した情報を記憶するRAM(Random Access Memory)13、アナログの電圧をデジタル値に変換するA/D変換器14、時間を計時するタイマ15及び複数の割込要求を処理する割込コントローラ16と互いにバス接続されている。CPU11には、更に、発生器SG1,SG2・・SGmがバス接続されている。A/D変換器14には、電流検出回路17からの検出電圧と、負荷3に供給される出力電圧とが与えられる。
発生器SG1,SG2,・・SGmは、例えば所謂アウトプットコンペア機能を有するタイマで構成されており、PFM信号のオン時間と周期とが設定されるものであるが、オン期間とオフ期間とが設定されるものであってもよい。各発生器SG1,SG2,・・SGm内部のカウンタの計時開始と同時にPFM信号のオン期間が開始し、設定されたオン時間が経過したときにオン期間が終了してオフ期間が開始する。そして、設定された周期が経過したときにオフ期間が終了して次のPFM周期のオン期間が開始する。この時に上記内部のカウンタがクリアされると共に割込コントローラ16に対する割込要求が発生する。なお、発生器SG1,SG2,・・SGmの機能の大部分をCPU11によるソフトウェア処理で代替することが可能である。
割込コントローラ16は、上述の何れかの割込要求を受け付けた場合、CPU11に対してインタラプトを要求する信号(所謂INT信号)を与え、CPU11からアクノレッジ信号(所謂INTA信号)が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。割込要求は選択的にマスクされ、マスクされていない割込要求だけが受け付けられる。バスに送出された割込ベクタがCPU11に読み込まれた場合、CPU11が各割込要求に対応する割込処理を実行するようになっている。
電流検出回路17は、抵抗器R1及び差動増幅器DA1を有する。出力電流によって抵抗器R1に生じた電圧降下は、差動増幅器DA1で増幅されて出力電流に応じた検出電圧となり、A/D変換器14でデジタル値に変換される。本実施形態1では、電流検出回路17は過電流の検出に用いられる。CPU11が電流ループ制御を実行する場合、CPU11は負荷3に供給された出力電流をA/D変換したデジタル値を、目標の電流値から減算した偏差に基づいて、m個の発生器SG1,SG2,・・SGm全体に対する操作量を演算してもよい。
上述の構成において、CPU11は、負荷3に供給される出力電圧をA/D変換したデジタル値を目標の電圧値から減算した偏差に基づき、m個の発生器SG1,SG2・・SGm全体に対する操作量としてPFM信号のオフ時間を演算する電圧ループ制御を行う。本実施形態1では、PFM信号のオン期間の長さが一定であり、CPU11がオフ期間の長さを変更することによってPFM信号の周波数が変化する。PFM信号のオフ期間の長さを一定とし、CPU11がオン期間の長さを変更することによって周波数を変化させてもよい。この場合、例えば発生器SG1,SG2・・SGm夫々と駆動回路DC1,DC2,・・DCmとの間にインバータを接続することにより、駆動回路DC1,DC2,・・DCm夫々に与えられるPFM信号のオン期間の長さが発生器SG1,SG2,・・SGmによって変更される。
上記の電圧ループ制御により、バッテリ2からインダクタL1,L2,・・Lm夫々に流れる電流は、駆動回路DC1,DC2,・・DCmから2π/mの位相差でスイッチS1a,S2a,・・Smaに与えられるオン信号でスイッチングされ、スイッチS1a,S2a,・・Sma夫々のオフ期間にインダクタL1,L2,・・Lmに流れる電流がスイッチS1b,S2,・・Smbに還流する。このようにして、各インダクタL1,L2,・・Lmの一端から負荷3に対して2π/mの位相差で流れる電流が加算されることにより、各コンバータCV1,CV2,・・CVmが出力する電力が加算される。
図2は、各相のPFM信号の時間差を示すタイミングチャートである。図2に示す3つのタイミングチャートは、何れも同一の時間軸(t)を横軸にしてあり、図の上段から順に、第1相、第k(kは2以上、m以下の自然数:以下同様)及び第m相のPFM信号のオン/オフタイミングの一例を示す。例えばmが2の場合は、第k相のPFM信号が第m相のPFM信号と一致する。各相のPFM信号のオン期間をTonで表し、オフ期間をToffで表す。ここでは、オフ期間の長さを変更しない場合について説明する。
第1相から第m相までのPFM信号のうち、位相が最も進んでいるPFM信号(即ち、周波数を最も早く変化させるPFM信号)を第1相のPFM信号とする。以下、第1相から第m相までの相番号の昇順にPFM信号の位相が均等に遅れるようにする。第1相のPFM信号のオン期間の開始時点から次のPFM周期における第1相のPFM信号のオン期間の開始時点までの位相差が2πであるから、相番号が隣り合うPFM信号は、2π/mずつ位相が異なる。一方、各PFM信号の周期がTon+Toffで表されるから、隣り合う相番号のPFM信号についてオン期間の開始時点の時間差は(Ton+Toff)/mとなる。即ち、第k相のPFM信号のオン期間の開始時点は、第1相のPFM信号のオン期間の開始時点に対して{(Ton+Toff)/m}(k−1)だけ遅れている。
次に、CPU11がオフ期間の長さを変更してPFM信号の周波数を変化させる場合について説明する。ここでは、従来の電圧変換装置の場合と本発明の実施形態1に係る電圧変換装置100の場合とを比較して説明する。また、簡単のためにm=2とする。即ち、第1相及び第2相のPFM信号の位相差はπである。また、違いを明確にするために、CPU11がPFM信号の周波数を2倍に上昇させる場合と、1/2に低下させる場合とについて説明する。
図3は、従来の電圧変換装置における第1相及び第2相のPFM信号の時間関係を示すタイミングチャートであり、図4は、実施形態1に係る電圧変換装置100における第1相及び第2相のPFM信号の時間関係を示すタイミングチャートである。図3及び図4夫々に示す4つのチャートは、何れも時間軸を横軸にしてあり、各図の上段の2つのチャートは、PFM信号の周波数を上昇させる場合における第1相及び第2相のPFM信号を示すものである。また、各図の下段の2つのチャートは、PFM信号の周波数を低下させる場合における第1相及び第2相のPFM信号を示すものである。各図中の横軸上の数字は、オン期間の開始時点からの相対的な時間、即ちPFM周期の長さを示す数値である。
具体的に図3及び4では、図の上段にてPFM信号の周波数が上昇する前のPFM周期の長さが16であるのに対し、PFM信号の周波数が上昇した後のPFM周期の長さは8である。また、図の下段にてPFM信号の周波数が低下する前のPFM周期の長さが8であるのに対し、PFM信号の周波数が低下した後のPFM周期の長さは16である。
ここで、第1相及び第2相夫々のPFM信号における時系列的なオン期間を、aj及びbj(jは整数)で表す。jが同一である場合、オン期間aj及びbjはPFM制御が行われるPFM周期が対応している。例えば、CPU11がオン期間a2及びa3の間のオフ期間の長さを短縮又は延長することによって第1相のPFM信号の周波数を上昇又は低下させる場合、オン期間b2及びb3の間のオフ期間の長さを第1相と同じだけ短縮又は延長することによって第2相のPFM信号の周波数を上昇又は低下させる(図3及び図4の上段又は下段の2つのチャート参照)。
CPU11がオン期間a2及びa3の間のオフ期間の長さを変更する場合、例えばオン期間中に後続するオフ期間の長さが決定され、実際にオフ期間の長さが変更されることによってPFM信号の周波数が変化する。この場合、CPU11が長さを変更するオフ期間と、その直前のオン期間a2とで決まるPFM周期にて周波数が変化すると見なすこともできるし、当該オフ期間と、その直後のオン期間a3とで決まるPFM周期にて周波数が変化すると見なすこともできる。ここでは、CPU11がオフ期間の長さを短縮又は延長する場合に、仮に前者のように見なすことにより、長さを短縮又は延長するオフ期間と、当該オフ期間の直前のオン期間とで決まるPFM周期にて周波数が上昇又は低下するものとして説明する。
図3に示すとおり、従来、第1相のPFM信号と第2相のPFM信号とを対にして生成させる構成が一般的である。即ち、第1相のPFM信号のオン期間a2より後に周波数を上昇又は低下させて変化させる場合、第2相のPFM信号について周波数を変化させる直前のオン期間b1に後続するオフ期間の終了後に、オン期間a2に対応するオン期間b2を開始させることによって周波数を変化させる。このため、図3の上段に示すように、第1相のPFM信号のオン期間と、第2相のPFM信号のオン期間とに重なりが生じる場合があり、コンバータCV1及びCV2の出力電流の増加期間に重なりが生じて、リップル電流が増大するという問題があった。
図4に移って、本実施形態1では、CPU11が第1相のPFM信号のオン期間a2より後に周波数を上昇又は低下させて変化させる場合、第2相のPFM信号について周波数を変化させる直前のオン期間b1に後続するオフ期間の長さを短縮又は延長して調整する。これにより、オン期間a2に対応するオン期間b2の位相を従来よりも進めるか又は遅らせる。即ち、CPU11は変化後のPFM信号の周波数基準でオン期間a2よりも2π/m(=π)だけ位相が遅れた期間をオン期間b2とし、オン期間b2に後続するオフ期間の長さをオン期間a2に後続するオフ期間の長さと同じにする。このため、第1相のPFM信号のオン期間a2より後に第1相及び第2相のPFM信号が同一の周波数となり、且つπだけ異なる位相差となる。
図4に示す実施形態1の例では、PFM信号の周波数が上昇(又は低下)するときに、第2相のPFM信号のオン期間の生起間隔が、一時的に図3の従来例よりも短く(又は長く)なるため、コンバータCV2に出力電流がより多く(又は少なく)流れることとなり、周波数変化に対する追従性に優れている。
次に、CPU11が第1相のPFM信号の周波数を変化させる場合に、第1相のPFM信号に基づいて第k相のPFM信号を順次発生させる方法について説明する。図5は、実施形態1に係る電圧変換装置100における第1相及び第k相のPFM信号の信号幅及び相間の時間差を文字変数で示す説明図である。また、図6は、実施形態1に係る電圧変換装置100でPFM信号の周期及び相間の時間差を更新するCPU11の処理手順を示すフローチャートであり、図7は、第k相の発生器SGkにPFM信号の周期を設定するCPU11の処理手順を示すフローチャートである。
図5に示す第1相及び第k相のPFM信号は、何れも同一の時間軸を横軸にしてある。図中の横軸上の数字がオン期間の開始時点からの相対的な時間を示す数値である点と、第1相及び第k相夫々のPFM信号における時系列的なオン期間をaj及びbjで表す点と、第1相のPFM信号のオン期間a2より後に周波数を上昇させる点とは、図4に示すタイミングチャートの上段の場合と同様である。図5では、CPU11がPFM信号の周波数を上昇させる場合について図示してあるが、PFM信号の周波数を低下させる場合についても、信号幅及び相間の時間差夫々を示す文字変数は同様である。
第1相及び第k相夫々のPFM信号のオン期間の長さ(即ちオン時間)をP1_Ton及びPk_Tonで表す。但し本実施形態1ではP1_TonはPk_Tonと同じ長さであり、且つ一定の長さである。第1相及び第k相夫々のPFM信号のオフ期間のうち、CPU11がPFM信号の周波数を上昇させる直前のオフ期間の長さ(即ちオフ時間)をP1_Toff(n)及びPk_Toff(n)で表し、その1つ前のPFM周期におけるオフ期間の長さをP1_Toff(n−1)及びPk_Toff(n−1)で表す。Pk_Toff(n)は、第k相のPFM信号の周波数を上昇させるために長さが調整されるが、P1_Toff(n)はPk_Toff(n−1)と同じ長さである。
CPU11が周波数を上昇させるために長さを短縮した第1相及び第k相夫々のオフ期間の長さをP1_Toff及びPk_Toffで表す。但し、P1_Toff=Pk_Toffである。そして、これらのオフ期間の直前にあるオン期間a2及びb2の時間差をPk_Don(n)で表し、その1つ前のPFM周期におけるオン期間a1及びb1の時間差をPk_Don(n−1)で表す。周波数が上昇した後の第1相のPFM信号の周期をP1_Tで表す。本実施形態1では、上述した文字変数の一部を用いて説明する。
以下では、上述した制御部1の動作を、図6及び7に処理手順を示すフローチャートを用いて説明する。図6及び7に示す処理は、ROM12に予め格納されている制御プログラムに従ってCPU11により実行される。図中の相間タイマによる計時は、アウトプットコンペア機能を有するタイマ15を用いて実行される。なお、割込コントローラ16は、発生器SG2,SG3,・・SGmからの割込要求がマスクされており、発生器SG1が発生するPFM信号のオン期間の開始時点での割込要求と、タイマ15の計時によるカウント値がコンペアレジスタの内容と一致した時の割込要求とが受け付けられる。発生器SG1,SG2,・・SGmには、長さがP1_Ton(=Pk_Ton)の固定的なオン時間が設定されている。
発生器SG1が発生するPFM信号のオン期間が開始して図6の処理が起動された場合、CPU11は、相間の時間差を計時するための相間タイマに計時を開始させる(S10)。これにより、相間タイマによるカウント値の計数が0から開始される。この場合、相間タイマが計数すべき値がコンペアレジスタに設定される前に計時が終了することがないように、コンペアレジスタには十分大きい値が設定される。先に相間タイマに計時を開始させるのは、PFM信号の相間の時間差を正確に計時するためである。
その後、CPU11は、第2相から第m相までの発生器SG2,SG3,・・SGmの動作を一旦停止させる(S11)。ここで各発生器SG2,SG3,・・SGmの動作を停止させるのは、第2相から第m相までのPFM信号のオン期間の出現を抑止するためである。次いで、CPU11は、負荷3に供給される出力電圧をA/D変換器14で変換した出力電圧値を取り込み(S12)、取り込んだ電圧値に基づく電圧ループ制御により、第1相のPFM信号のオフ期間の長さP1_Toffを更新する(S13)。CPU11は、更に、以下の式(1)により第1相のPFM信号の周期P1_Tを算出して(S14)更新した後、第1相の発生器SG1に対して、更新した周期P1_Tを設定する(S15)。これにより、発生器SG1が発生するPFM信号の周波数が変化する。
P1_T=P1_Ton+P1_Toff・・・・・・・・・・・・・・・・・・(1)
次いで、CPU11は、k=2の場合のオン期間a2及びb2の時間差P2_Don(n)を以下の式(2)により算出し(S16)、算出した時間差P2_Don(n)を、PFM信号の相間の時間差として相間タイマのコンペアレジスタに設定する(S17)。その後、CPU11は、相番号kを2に初期化して(S18)図6の処理を終了する。なお、式(2)の右辺におけるP1_Tは、第1相のPFM信号の更新後の周期に相当する時間であるから、式(2)で算出される時間差P2_Don(n)は、変化後の周波数基準で2π/mの位相差に相当する。
P2_Don(n)=P1_T/m・・・・・・・・・・・・・・・・・・・・・(2)
図6に示す処理にて相間タイマに設定された時間差が計時されてタイマ15による割込要求が発生し、図7に示す処理が起動された場合、CPU11は、第k相の発生器SGkに第1相のPFM信号の周期P1_Tを設定した(S21)後、第k相の発生器SGkの動作を開始させる(S22)。これにより、発生器SGkが発生するPFM信号の周波数が、第1相のPFM信号の変化後の周波数と同一となる。また、発生器SGkが動作を開始するのは、相間タイマに設定された時間差がk−1回だけ計時された時であるから、第k相のPFM信号は、第1相のPFM信号に対して、変化後の周波数基準で2π(k−1)/mだけ位相が遅れている。
次いで、CPU11は、相番号kを1だけインクリメントし(S23)、kがmに一致するか否かを判定する(S24)。kがmに一致する場合(S24:YES)、CPU11は、相間タイマの動作を停止させて(S25)図7の処理を終了する。その後、発生器SG1,SG2,・・SGm夫々は、次回に周期の設定が変更されるまでの間、長さがP1_Ton(=Pk_Ton)のオン期間を有する第1相,第2相,・・第m相のPFM信号を、設定された周期P1_Tで相間の位相差2π/mを維持して発生し続ける。
一方、kがmに一致しない場合(S24:NO)、CPU11は、相間タイマを動作させた状態で図7の処理を終了する。これにより、相間タイマは、図6のステップS17で設定されたコンペアレジスタの内容に対応する周期で割込要求を発生し続ける。
なお、上述のフローチャートでは、第1相のPFM信号について周期毎に割込要求が発生するものとして説明したが、これに限定されるものではない。つまり、PFM信号の任意の周期毎に割込要求が発生して図6の処理が起動されるようにすればよい。また、図6のステップS12からステップS14までの処理を、図6の処理とは異なる処理で別途実行するようにしてもよい。この場合は、図6に示す処理におけるCPU11の負荷が軽減されるため、CPU11がステップS10の相間タイマの計時開始処理をステップS17の後に実行してもよい。
以上のように本実施形態1によれば、インダクタLk(kは2以上、m以下の自然数)に流れる電流をスイッチSkaでスイッチングすることによって電圧変換するコンバータCVkがm相分並列に接続されており、制御部1が各相のスイッチS1a,S2a,・・Smaを2π/mずつ異なる位相のPFM信号でスイッチングして夫々のコンバータCV1,CV2,・・CVmをPFM制御する。制御部1は、PFM信号の周波数を最も早く変化させる第1相についてPFM信号のオフ期間(又はオン期間)の長さを変更する場合、長さを変更するオフ期間(又はオン期間)の直前のオン期間a2(又はオフ期間)よりも、変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を、上記周波数を変化させるときの第k相のPFM信号のオン期間b2(又はオフ期間)とし、長さの変更後のオフ期間(又はオン期間)の長さPk_Toffを第2相から第m相までのPFM信号に共通のオフ期間(又はオン期間)の長さとする。
これにより、上記直前のオン期間a2(又はオフ期間)より後に全m相のPFM信号が同一の周波数となり、且つ2π/mずつ異なる位相となる。従って、互いに異なる位相でPFM制御されて多相に接続されたコンバータCV1,CV2,・・CVmで、PFM制御の周波数が変更された場合であっても各相のコンバータCV1,CV2,・・CVmの出力バランスを良好に保つことが可能となる。
なお、実施形態1にあっては、全m相のPFM信号のうち、第1相のPFM信号の周波数を最も早く変化させて、第1相のPFM信号の位相を最も進ませるようにしたが、これに限定されるものではない。例えば、第1相のPFM信号による割込要求にて図6及び7の処理を実行した場合、図7のステップS25にて発生器SG1からの割込要求を割込コントローラ16でマスクすると共に、発生器SG2からの割込要求に対するマスクを解除してもよい。更に、その後第2相のPFM信号による割込要求にて図6及び7の処理を実行した場合、同様に発生器SG2からの割込要求を割込コントローラ16でマスクすると共に、発生器SG3からの割込要求に対するマスクを解除し、以後、同様の処理を全m相の発生器SG1,SG2,・・SGmについてサイクリックに実行してもよい。このように、制御部1がオン期間(又はオフ期間)の遅延の基準となる第1相をサイクリックに選択することにより、全m相のコンバータCV1,CV2,・・CVm間の出力バランスを良好に維持することが可能となる。
(実施形態2)
実施形態1は、CPU11が第1相のPFM信号のオン期間a2の直後にオフ期間の長さを変更して周波数を変化させる場合に、変化後のPFM信号の周波数基準でオン期間a2よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b2とする形態であった。これに対し、実施形態2は、第k相のオン期間b2を出現させず、オン期間a2の1つ後のオン期間a3よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b3とする形態である。実施形態2における電圧変換装置100の構成は、実施形態1の図1に示すものと同様であるため、実施形態1に対応する箇所には同様の符号を付して詳細な説明を省略する。
実施形態1は、CPU11が第1相のPFM信号のオン期間a2の直後にオフ期間の長さを変更して周波数を変化させる場合に、変化後のPFM信号の周波数基準でオン期間a2よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b2とする形態であった。これに対し、実施形態2は、第k相のオン期間b2を出現させず、オン期間a2の1つ後のオン期間a3よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b3とする形態である。実施形態2における電圧変換装置100の構成は、実施形態1の図1に示すものと同様であるため、実施形態1に対応する箇所には同様の符号を付して詳細な説明を省略する。
図8は、実施形態2に係る電圧変換装置100における第1相及び第2相のPFM信号の時間関係を示すタイミングチャートである。図8に示す4つのチャートは、何れも時間軸を横軸にしてある。図の上段及び下段夫々の2つのチャートがPFM信号の周波数を上昇及び低下させる場合における第1相,第2相のPFM信号を示すものである点と、図中の横軸上の数字がオン期間の開始時点からの相対的な時間を示す数値である点と、第1相及び第2相夫々のPFM信号における時系列的なオン期間をaj及びbjで表す点と、第1相のPFM信号のオン期間a2より後に周波数を上昇及び低下させる点とは、図4に示すタイミングチャートの場合と同様である。
本実施形態2では、CPU11が第1相のPFM信号のオン期間a2より後に周波数を上昇又は低下させて変化させる場合、第2相のPFM信号について周波数を変化させる直前のオン期間b1に後続するオフ期間の長さを延長して調整する。これにより、オン期間a2に対応するオン期間b2が出現しないようにする。即ち、CPU11は変化後のPFM信号の周波数基準で、オン期間a2の1つ後のオン期間a3よりも2π/m(=π)だけ位相が遅れた期間をオン期間b3とし、オン期間b3に後続するオフ期間の長さをオン期間a3に後続するオフ期間の長さと同じにする。このため、第1相のPFM信号のオン期間a3より後に第1相及び第2相のPFM信号が同一の周波数となり、且つπだけ異なる位相差となる。
次に、CPU11が第1相のPFM信号の周波数を変化させる場合に、第1相のPFM信号に基づいて第k相のPFM信号を順次発生させる方法について説明する。図9は、実施形態2に係る電圧変換装置100における第1相及び第k相のPFM信号の信号幅及び相間の時間差を文字変数で示す説明図である。また、図10は、実施形態2に係る電圧変換装置100でPFM信号の周期及び相間の時間差を更新するCPU11の処理手順を示すフローチャートである。
図9に示す第1相及び第k相のPFM信号は、何れも同一の時間軸を横軸にしてある。図中の横軸上の数字がオン期間の開始時点からの相対的な時間を示す数値である点と、第1相及び第k相夫々のPFM信号における時系列的なオン期間をaj及びbjで表す点と、第1相のPFM信号のオン期間a2より後に周波数を上昇させる点とは、図8に示すタイミングチャートの上段の場合と同様である。図9では、CPU11がPFM信号の周波数を上昇させる場合について図示してあるが、PFM信号の周波数を低下させる場合についても、信号幅及び相間の時間差夫々を示す文字変数は同様である。
図9に示す文字変数のうち、実施の形態1の図5に示すものと異なるのは、Pk_Don(n)及びPk_Toff(n−1)である。図5では、オン期間a2及びb2の時間差をPk_Don(n)で表したが、図9では、オン期間a2及びb3の時間差をPk_Don(n)で表す。また、図5では、オン期間b1及びb2の時間差をPk_Toff(n)で表したが、図9では、オン期間b1及びb3の時間差をPk_Toff(n)で表す。但し、本実施形態2では、Pk_Don(n)及びPk_Toff(n)に係る説明を行わない。
以下では、上述した制御部1の動作を、実施形態1の図7を援用しつつ図10に処理手順を示すフローチャートを用いて説明する。図10に示す処理は、ROM12に予め格納されている制御プログラムに従ってCPU11により実行される。割込コントローラ16により、発生器SG1が発生するPFM信号のオン期間の開始時点での割込要求と、相間タイマの計時が終了した時の割込要求とが受け付けられる。図10のステップS31からS35までの処理は、実施の形態1の図6に示すステップS11からS15までの処理と同様であるため、その説明を簡略化する。
発生器SG1が発生するPFM信号のオン期間が開始して図10の処理が起動された場合、CPU11は、発生器SG2,SG3,・・SGmの動作を一旦停止させ(S31)、出力電圧値を取り込んで(S32)オフ期間の長さP1_Toffを更新し(S33)、周期P1_Tを算出して(S34)発生器SG1に設定する(S35)。
ここで、第2相以降のPFM信号の相間の時間差がオン期間a3及びb3の時間差であることに着目する。この相間の時間差は、実施形態1における式(2)で算出される時間差と同じである。そこで、CPU11は、PFM信号の相間の時間差を式(2)の右辺により算出し(S36)、算出した相間の時間差を、相間タイマのコンペアレジスタに設定する(S37)。
なお、第1相及び第2相のPFM信号の相間の時間差は、ステップS36で算出した相間の時間差よりも周期P1_T1だけ長い、そこで、ステップS36で算出した相間の時間差を、全m相について共通にするために、CPU11は、第1相の現在のPFM周期が終了したか否かを判定し(S38)、終了しない場合(S38:NO)は終了するまで待機する。第1相のPFM周期が終了したか否かは、CPU11が発生器SG1のステータスを読み出して判定する。
第1相の現在のPFM周期が終了した場合(S38:YES)、CPU11は、相間の時間差を計時するための相間タイマに計時を開始させた(S39)後、相番号kを2に初期化して(S40)図10の処理を終了する。ここで相間タイマに設定された時間差が計時されてタイマ15による割込要求が発生した場合の処理については、実施形態1の図7に示す処理と同様である。
以上のように本実施形態2によれば、制御部1は、PFM信号の周波数を最も早く変化させる第1相についてPFM信号のオフ期間(又はオン期間)の長さを変更する場合、長さを変更するオフ期間(又はオン期間)の直後のオン期間a3(又はオフ期間)よりも、変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を、上記周波数を変化させるときの第k相のPFM信号のオン期間b3(又はオフ期間)とし、長さの変更後のオフ期間(又はオン期間)の長さPk_Toffを第2相から第m相までのPFM信号に共通のオフ期間(又はオン期間)の長さとする。
これにより、少なくとも上記直後のオン期間a3(又はオフ期間)が開始するまで、他のm−1相のPFM信号についてオフ期間(又はオン期間)が継続される。そして、上記直後のオン期間a3(又はオフ期間)より後に全m相のPFM信号が同一の周波数となり、且つ2π/mずつ異なる位相となる。従って、互いに異なる位相でPFM制御されて多相に接続されたコンバータCV1,CV2,・・CVmで、PFM制御の周波数が変更された場合であっても各相のコンバータCV1,CV2,・・CVmの出力バランスを良好に保つことが可能となる。また、実施形態1の場合と比較して、負荷出力が減少してPFM信号の周波数が低下するときに、第2相以降のPFM信号のオン期間がより少なく出現することとなるため、負荷が軽くなる場合の追従性に優れている。
なお、実施形態1にあっては、CPU11が、第1相のPFM信号について長さを変更するオフ期間(又はオン期間)の直前のオン期間a2(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b2(又はオフ期間)とする第1モードを実行した。また、実施形態2にあっては、長さを変更するオフ期間(又はオン期間)の直後のオン期間a3(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b3(又はオフ期間)とする第2モードを実行したが、これらに限定されるものではない。例えば、CPU11が、負荷出力の大小に応じて第1モードと第2モードとを任意に選択して実行することにより、負荷変動に良好に追従するPFM制御が可能となる。
(実施形態3)
実施形態1は、CPU11がタイマで構成された発生器SG1,SG2・・SGmに各PFM信号を発生させる形態であるのに対し、実施形態3は、CPU11によるソフトウェア処理により各PFM信号を発生させる形態である。実施形態3では、発生器SG1,SG2,・・SGmは、例えば単なる出力ポートで置き換えられるが、その他の構成等は実施の形態1の図1、4及び5夫々に示すブロック図、タイミングチャート及び説明図と同様であるため、実施形態1に対応する箇所には同様の符号を付して詳細な説明を省略する。
実施形態1は、CPU11がタイマで構成された発生器SG1,SG2・・SGmに各PFM信号を発生させる形態であるのに対し、実施形態3は、CPU11によるソフトウェア処理により各PFM信号を発生させる形態である。実施形態3では、発生器SG1,SG2,・・SGmは、例えば単なる出力ポートで置き換えられるが、その他の構成等は実施の形態1の図1、4及び5夫々に示すブロック図、タイミングチャート及び説明図と同様であるため、実施形態1に対応する箇所には同様の符号を付して詳細な説明を省略する。
以下では、実施形態1の図5を参照しつつ、フローチャートを用いて制御部1の動作を説明する。図11及び12は、実施形態3に係る電圧変換装置100で第1相及び第k相のPFM信号のオフ時間を更新するCPU11の処理手順を示すフローチャートである。また、図13は、第1相のPFM信号をオン/オフするCPU11の処理手順を示すフローチャートであり、図14は、第k相のPFM信号をオン/オフするCPU11の処理手順を示すフローチャートである。図14に示す処理は、m−1の数だけ並列的に実行される。図11及び12に示す処理は、図13に示す処理にて1周期分のカウントが終了する毎に起動されるが、例えば発生器SG1が発生するPFM信号のオン期間の開始時点での割込要求が受け付けられた時に起動されるようにしてもよい。
図11の処理が起動された場合、CPU11は、相番号kを2に初期化した(S51)後、前回算出したPk_Toff(n)をPk_Toff(n−1)に代入する(S52)と共に、前回算出したPk_Don(n)をPk_Don(n−1)に代入する(S53)。その後、CPU11は、kを1だけインクリメントし(S54)、kがm+1に一致するか否かを判定する(S55)。kがm+1に一致しない場合(S55:NO)、CPU11は、相番号を進めて文字変数の代入を繰り返すために、ステップS52に処理を移す。
一方、kがm+1に一致する場合(S55:YES)、CPU11は、負荷3に供給される出力電圧をA/D変換器14で変換した出力電圧値を取り込み(S56)、取り込んだ電圧値に基づく電圧ループ制御により、第1相のPFM信号のオフ期間の長さP1_Toffを更新する(S57)。次いで、CPU11は、相番号kを2に初期化した(S58)後、以下の式(3)によりPk_Don(n)を算出する(S59)。なお、式(3)の右辺におけるP1_Tは、第1相のPFM信号の更新後の周期に相当する時間であるから、式(3)で算出される時間差Pk_Don(n)は、変化後の周波数基準で2π(k−1)/mの位相差に相当する。
Pk_Don(n)=(k−1)P1_T/m・・・・・・・・・・・・・・・・(3)
但し、P1_T=P1_Ton+P1_Toff
但し、P1_T=P1_Ton+P1_Toff
その後、CPU11は、相番号kを1だけインクリメントし(S60)、kがm+1に一致するか否かを判定する(S61)。kがm+1に一致しない場合(S61:NO)、CPU11は、相番号を進めてPk_Don(n)を算出するために、ステップS59に処理を移す。ステップS59で算出されたPk_Don(n)は、RAM13に記憶され、図11の処理が次回起動されたときにステップS53で用いられる。
一方、kがm+1に一致する場合(S61:YES)、図12に移って、CPU11は、再び相番号kを2に初期化した(S71)後、第1相のPFM信号のオン期間a2と、第2相のPFM信号のオン期間b2との時間差であるP2_Don(n)が、前回算出したP2_Don(n−1)と一致するか否かを判定する(S72)。比較した時間差が一致しない場合(S72:NO)、即ちPFM信号の周波数が変化した場合、CPU11は、後述する式(9)によりPk_Toff(n)を算出する(S73)。
その後、CPU11は、相番号kを1だけインクリメントし(S74)、kがm+1に一致するか否かを判定する(S75)。kがm+1に一致しない場合(S75:NO)、CPU11は、相番号を進めてPk_Toff(n)を算出するために、ステップS73に処理を移す。kがm+1に一致する場合(S75:YES)、CPU11は、図11及び12の処理を終了する。
ステップS72で比較した時間差が一致する場合(S72:YES)、即ちPFM信号の周波数が変化しない場合、CPU11は、Pk_Toff(n)にP1_Toffを代入して(S76)オフ期間の長さを同じにする。その後、CPU11は、相番号kを1だけインクリメントし(S77)、kがm+1に一致するか否かを判定する(S78)。kがm+1に一致しない場合(S78:NO)、CPU11は、ステップS76に処理を移す。kがm+1に一致する場合(S78:YES)、CPU11は、図11及び12の処理を終了する。
ここで、前述の式(9)が成立することを説明する。Pk_Toff(n)は、図5を参照して以下の式(4)で表され、式(4)の右辺のPk_Don(n−1)及びPk_Don(n)夫々は、式(5)及び(6)で表される。また、図5の説明で上述したように、以下の式(7)及び(8)が成立する。
Pk_Toff(n)=P1_Ton+P1_Toff(n)−Pk_Don(n−1)
−Pk_Ton+Pk_Don(n)・・・・・・・・・(4)
Pk_Don(n−1)=(k−1)(P1_Ton+P1_Toff(n))/m・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・(5)
Pk_Don(n)=(k−1)(P1_Ton+P1_Toff)/m・・・・(6)
Pk_Ton=P1_Ton・・・・・・・・・・・・・・・・・・・・・・・・(7)
P1_Toff(n)=Pk_Toff(n−1)・・・・・・・・・・・・・・(8)
−Pk_Ton+Pk_Don(n)・・・・・・・・・(4)
Pk_Don(n−1)=(k−1)(P1_Ton+P1_Toff(n))/m・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・(5)
Pk_Don(n)=(k−1)(P1_Ton+P1_Toff)/m・・・・(6)
Pk_Ton=P1_Ton・・・・・・・・・・・・・・・・・・・・・・・・(7)
P1_Toff(n)=Pk_Toff(n−1)・・・・・・・・・・・・・・(8)
式(5)の右辺のP1_Toff(n)に式(8)の右辺を代入してP1_Toff(n)を消去しておき、P1_Toff(n)を消去した式(5)の右辺を式(4)の右辺のPk_Don(n−1)に代入してPk_Don(n−1)を消去する。更に、式(4)の右辺のPk_Don(n)及びPk_Ton夫々に式(6)及び(7)の右辺を代入してPk_Don(n)及びPk_Tonを消去することにより、以下の式(9)が得られる。
Pk_Toff(n)=(m−k+1)Pk_Toff(n−1)/m
+(k−1)P1_Toff/m・・・・・・・・・・・(9)
+(k−1)P1_Toff/m・・・・・・・・・・・(9)
次に、図13及び14に示す処理は、定周期の割込処理によって起動される。図13中のオンフラグ1及び図14中のオンフラグk夫々は、第1相及び第k相のPFM信号がオン期間中であることを示すフラグである。図14中の遅延フラグkは、Pk_Don(n)のカウント中であることを示すフラグである。図13中のTonカウンタ1及びToffカウンタ1夫々は、P1_Ton及びP1_Toffをカウントするためのカウンタである。図14中のTonカウンタk及びDonカウンタk夫々は、Pk_Ton及びPk_Don(n)をカウントするためのカウンタである。これらのフラグ及びカウンタは、初期値を0としてRAM13に記憶されている。
図13の処理が起動された場合、CPU11は、オンフラグ1が1であるか否かを判定し(S81)、1である場合(S81:YES)、即ちオン期間中である場合、Tonカウンタ1をカウントアップする(S82)。その後、CPU11は、Tonカウンタ1(の内容;以下同様)がP1_Tonと一致するか否かを判定し(S83)、一致しない場合(S83:NO)、図13の処理を終了する。
一方、Tonカウンタ1がP1_Tonと一致する場合(S83:YES)、CPU11は、第1相のPFM信号をオフする(S84)。これにより、第1相のPFM信号のオン期間が終了する。CPU11は、更に、オンフラグ1を0にクリアする(S85)と共に、Tonカウンタ1を0にクリアして(S86)図13の処理を終了する。
ステップS81でオンフラグ1が1ではない場合(S81:NO)、即ちオフ期間中である場合、CPU11は、Toffカウンタ1をカウントアップする(S92)。その後、CPU11は、Toffカウンタ1がP1_Toffと一致するか否かを判定し(S93)、一致しない場合(S93:NO)、図13の処理を終了する。
一方、Toffカウンタ1がP1_Toffと一致する場合(S93:YES)、CPU11は、第1相のPFM信号をオンする(S94)。これにより、第1相のPFM信号のオン期間が開始する。CPU11は、更に、オンフラグ1を1にセットする(S95)と共に、Toffカウンタ1を0にクリアする(S96)。次いで、CPU11は、図11の処理を起動する(S97)と共に、2からmまでのkについて遅延フラグkを1にセットし(S98)、図13の処理を終了する。
図14の処理が起動された場合、CPU11は、オンフラグkが1であるか否かを判定し(S101)、1である場合(S101:YES)、即ちオン期間中である場合、Tonカウンタkをカウントアップする(S102)。その後、CPU11は、TonカウンタkがPk_Tonと一致するか否かを判定し(S103)、一致しない場合(S103:NO)、図14の処理を終了する。
一方、TonカウンタkがPk_Tonと一致する場合(S103:YES)、CPU11は、第k相のPFM信号をオフする(S104)。これにより、第k相のPFM信号のオン期間が終了する。CPU11は、更に、オンフラグkを0にクリアする(S85)と共に、Tonカウンタkを0にクリアして(S106)図14の処理を終了する。
ステップS101でオンフラグkが1ではない場合(S101:NO)、即ちオフ期間中である場合、CPU11は、遅延フラグkが1であるか否かを判定し(S111)、1ではない場合(S111:NO)、図14の処理を終了する。これにより、オフ期間の終了が抑止されてオフ期間が継続される。遅延フラグkが1である場合(S111:YES)、CPU11は、Donカウンタkをカウントアップする(S112)。その後、CPU11は、DonカウンタkがPk_Don(n)と一致するか否かを判定し(S113)、一致しない場合(S113:NO)、図14の処理を終了する。
一方、DonカウンタkがPk_Don(n)と一致する場合(S113:YES)、CPU11は、第k相のPFM信号をオンする(S114)。これにより、第k相のPFM信号のオン期間が開始する。CPU11は、更に、オンフラグkを1にセットする(S115)と共に、Donカウンタkを0にクリアし(S116)、更に遅延フラグkを0にクリアして(S117)図14の処理を終了する。
以上のように本実施形態3によれば、制御部1は、PFM信号の周波数を最も早く変化させる第1相についてPFM信号のオフ期間の長さを変更する場合、長さを変更するオフ期間の直前のオン期間a2との時間差がPk_Don(n)であり、且つ変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を、上記周波数を変化させるときの第k相のPFM信号のオン期間b2とし、長さの変更後のオフ期間の長さP1_Toffを第2相から第m相までのPFM信号に共通のオフ期間(又はオン期間)の長さPk_Toffとする。
これにより、上記直前のオン期間a2より後に全m相のPFM信号が同一の周波数となり、且つ2π/mずつ異なる位相となる。従って、互いに異なる位相でPFM制御されて多相に接続されたコンバータCV1,CV2,・・CVmで、PFM制御の周波数が変更された場合であっても各相のコンバータCV1,CV2,・・CVmの出力バランスを良好に保つことが可能となる。
(変形例)
実施形態3は、CPU11が第1相のPFM信号のオン期間a2の直後にオフ期間の長さを変更して周波数を変化させる場合に、オン期間a2との時間差がPk_Don(n)であり、且つ変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b2とする形態であった。これに対し、変形例は、実施形態2と同様に第k相のオン期間b2を出現させず、オン期間a2の1つ後のオン期間a3よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b3とする形態である。変形例における電圧変換装置100の構成等は、実施形態1の図1に示すブロック図、並びに実施形態2の図8及び9に示すタイミングチャート及び説明図と同様であるため、実施形態1及び2に対応する箇所には同様の符号を付して詳細な説明を省略する。
実施形態3は、CPU11が第1相のPFM信号のオン期間a2の直後にオフ期間の長さを変更して周波数を変化させる場合に、オン期間a2との時間差がPk_Don(n)であり、且つ変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b2とする形態であった。これに対し、変形例は、実施形態2と同様に第k相のオン期間b2を出現させず、オン期間a2の1つ後のオン期間a3よりも2π(k−1)/mだけ位相が遅れた期間を第k相のPFM信号のオン期間b3とする形態である。変形例における電圧変換装置100の構成等は、実施形態1の図1に示すブロック図、並びに実施形態2の図8及び9に示すタイミングチャート及び説明図と同様であるため、実施形態1及び2に対応する箇所には同様の符号を付して詳細な説明を省略する。
変形例で制御部1の動作を説明するためのフローチャートは、実施形態3の図11から14までのフローチャートと大部分が共通している。実施形態3とは、図11のステップS59でPk_Don(n)を以下の式(10)により算出する点と、図12のステップS73でPk_Toff(n)を以下の式(11)により算出する点と、遅延フラグj(jは2からmの何れか)が1であるときに図13のステップS97及びS98を実行しない点とが異なっている。
Pk_Don(n)=(k−1)P1_T/m+P1_T
=(m+k−1)P1_T/m・・・・・・・・・・・・・(10)
Pk_Toff(n)=(m−k+1)Pk_Toff(n)/m
+(k−1)P1_Toff/m+P1_T・・・・・(11)
=(m+k−1)P1_T/m・・・・・・・・・・・・・(10)
Pk_Toff(n)=(m−k+1)Pk_Toff(n)/m
+(k−1)P1_Toff/m+P1_T・・・・・(11)
フローチャート全体の説明については省略するが、上記式(10)及び(11)夫々により算出されるPk_Don(n)及びPk_Toff(n)は、図9に示す文字変数に対応しており、図5に示すものよりP1_Tだけ長い。また、図9で長さがP1_Toffに変更されたオフ期間に続くオン期間a3では、図11の処理の起動及び遅延フラグkの再セットが抑止される。
以上のように本変形例によれば、制御部1は、PFM信号の周波数を最も早く変化させる第1相についてPFM信号のオフ期間の長さを変更する場合、長さを変更するオフ期間の直前のオン期間a2との時間差がPk_Don(n)であり、且つ長さを変更するオフ期間の直後のオン期間a3よりも、変化後の周波数基準で2π(k−1)/mだけ位相が遅れた期間を、上記周波数を変化させるときの第k相のPFM信号のオン期間b3とし、長さの変更後のオフ期間の長さP1_Toffを第2相から第m相までのPFM信号に共通のオフ期間(又はオン期間)の長さPk_Toffとする。
これにより、上記直後のオン期間a3が開始するまで、他のm−1相のPFM信号についてオフ期間(又はオン期間)が継続される。そして、上記直後のオン期間a3より後に全m相のPFM信号が同一の周波数となり、且つ2π/mずつ異なる位相となる。従って、互いに異なる位相でPFM制御されて多相に接続されたコンバータCV1,CV2,・・CVmで、PFM制御の周波数が変更された場合であっても各相のコンバータCV1,CV2,・・CVmの出力バランスを良好に保つことが可能となる。
100 電圧変換装置
1 制御部
10 制御回路
11 CPU
12 ROM
13 RAM
14 A/D変換器
15 タイマ
16 割込コントローラ
17 電流検出回路
2 バッテリ
3 負荷
CV1、CV2・・CVm コンバータ
S1a、S2b・・Sma スイッチ
S1b、S2b・・Smb スイッチ
L1、L2・・Lm インダクタ
DC1、DC2・・DCm 駆動回路
SG1、SG2・・SGm 発生器
C1 コンデンサ
R1 抵抗器
DA1 差動増幅器
1 制御部
10 制御回路
11 CPU
12 ROM
13 RAM
14 A/D変換器
15 タイマ
16 割込コントローラ
17 電流検出回路
2 バッテリ
3 負荷
CV1、CV2・・CVm コンバータ
S1a、S2b・・Sma スイッチ
S1b、S2b・・Smb スイッチ
L1、L2・・Lm インダクタ
DC1、DC2・・DCm 駆動回路
SG1、SG2・・SGm 発生器
C1 コンデンサ
R1 抵抗器
DA1 差動増幅器
Claims (5)
- インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置であって、
前記制御部は、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更する場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/m(kは2以上、m以下の自然数)だけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成する電圧変換装置。 - 前記制御部は、前記m相のうち、一の相をサイクリックに選択して前記第1相とする請求項1に記載の電圧変換装置。
- 前記制御部は、前記長さを変更するオフ期間(又はオン期間)の直前のオン期間(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を前記第k相のスイッチング信号のオン期間(又はオフ期間)とする第1モードと、前記長さを変更するオフ期間(又はオン期間)の直後のオン期間(又はオフ期間)よりも2π(k−1)/mだけ位相が遅れた期間を前記第k相のスイッチング信号のオン期間(又はオフ期間)とする第2モードとを任意に選択して実行する請求項1又は2に記載の電圧変換装置
- インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置における前記制御部で、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更する場合に、位相が最も進んでいる第1相のスイッチング信号に基づいて、前記周波数を変化させるときの第k(kは2以上、m以下の自然数)相のスイッチング信号を生成する方法であって、
前記制御部は、
前記第1相のスイッチング信号について前記長さを変更するオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/mだけ位相が遅れた期間を、前記第k相のスイッチング信号のオン期間とし、
前記長さの変更後のオフ期間(又はオン期間)と同じ長さの期間を、前記第k相のスイッチング信号のオフ期間(又はオン期間)とするスイッチング信号生成方法。 - インダクタ及び該インダクタに流れる電流をスイッチングするスイッチング素子を有して並列に接続されたm(mは2以上の自然数)相の電圧変換回路と、各相のスイッチング素子を2π/mずつ位相が異なるスイッチング信号でスイッチングして夫々の電圧変換回路をPFM制御する制御部とを備える電圧変換装置における前記制御部で前記電圧変換回路に電圧変換させるためのコンピュータプログラムであって、
前記制御部に、前記スイッチング信号の周波数を変化させるためにオフ期間(又はオン期間)の長さを変更させる場合、位相が最も進んでいる第1相のスイッチング信号について前記長さを変更させるオフ期間(又はオン期間)の直前又は直後のオン期間(又はオフ期間)よりも、変化後の周波数を基準にして2π(k−1)/m(kは2以上、m以下の自然数)だけ位相が遅れたオン期間(又はオフ期間)と、前記長さの変更後のオフ期間(又はオン期間)と同じ長さのオフ期間(又はオン期間)とを有する信号を、前記周波数を変化させるときの第k相のスイッチング信号として生成するステップを実行させるコンピュータプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016210920A JP2018074719A (ja) | 2016-10-27 | 2016-10-27 | 電圧変換装置、スイッチング信号生成方法及びコンピュータプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016210920A JP2018074719A (ja) | 2016-10-27 | 2016-10-27 | 電圧変換装置、スイッチング信号生成方法及びコンピュータプログラム |
Publications (1)
Publication Number | Publication Date |
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JP2018074719A true JP2018074719A (ja) | 2018-05-10 |
Family
ID=62116044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2016210920A Pending JP2018074719A (ja) | 2016-10-27 | 2016-10-27 | 電圧変換装置、スイッチング信号生成方法及びコンピュータプログラム |
Country Status (1)
Country | Link |
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JP (1) | JP2018074719A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210064546A (ko) * | 2019-11-26 | 2021-06-03 | 영화테크(주) | 수소연료차에 적용되는 병렬 구조를 가지는 고용량 전력변환기의 최적 리플 유지시스템 |
JP2021112009A (ja) * | 2020-01-08 | 2021-08-02 | 日立Astemo株式会社 | 多相コンバータ制御装置 |
CN115208187A (zh) * | 2021-04-09 | 2022-10-18 | 圣邦微电子(北京)股份有限公司 | 多相电源的功率转换电路和多相电源及其控制方法 |
-
2016
- 2016-10-27 JP JP2016210920A patent/JP2018074719A/ja active Pending
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