JP2018049973A5

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Publication number: JP2018049973A5
Application number: JP2016185300A
Authority: JP
Filing date: 2016-09-23
Publication date: 2019-10-03
Anticipated expiration: 2036-09-23

Description

従来、半導体装置の集積率を高めるために、表面に回路等が形成された半導体ウエハの回路等が形成されていない裏面を研削することにより、半導体ウエハを薄化することが行われている。また、複数枚の半導体チップを積層して３次元実装される半導体装置の製造方法においては、貫通電極（ＴＳＶ：ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ）が形成された半導体ウエハの裏面を研削して貫通電極の頭出しを行うことが知られている。 Conventionally, in order to increase the integration rate of a semiconductor device, the semiconductor wafer is thinned by grinding the back surface of the semiconductor wafer on which the circuit or the like is formed on the front surface, where the circuit or the like is not formed. Further, in a method of manufacturing a semiconductor device in which a plurality of semiconductor chips are stacked and three-dimensionally mounted, the back surface of the semiconductor wafer on which a through-electrode (TSV: Through Silicon Silicon Via) is formed is ground to form a through-electrode. It is known to cue.

なお、半導体ウエハ１０の裏面１０ｂの研削が終わった後、貫通電極の頭面にキャップ層を形成する工程、キャップ層の形成されていないシリコン面をアルカリエッチングまたは化学的機械研磨（ＣＭＰ）加工して貫通電極の第二次頭出しを行う工程、絶縁膜を堆積した後に、研磨加工またはエッチング加工により貫通電極の頭面の絶縁膜を除去する工程等の仕上げ工程や、その他検査工程等が実行されても良い。 After the grinding of the back surface 10b of the semiconductor wafer 10, the step of forming a cap layer on the head surface of the through electrode, the silicon surface where the cap layer is not formed is subjected to alkali etching or chemical mechanical polishing (CMP) processing. The second cueing process of the through electrode, the deposition process after the insulating film is deposited , the finishing process such as the process of removing the insulating film on the head surface of the through electrode by polishing or etching, and other inspection processes are executed May be.

次に、図５及び図６を参照して、図１に示す半導体装置の製造方法について詳細に説明する。
図５（Ａ）は、表面１０ａに回路が形成された半導体ウエハ１０の概略図であり、図５（Ｂ）は、表面１０ａに接着剤１２が塗布された半導体ウエハ１０の概略図であり、図５（Ｃ）は、接着剤１２が研削される状態を示す半導体ウエハ１０の概略図である。また、図６（Ａ）は、端部がトリミングされる状態を示す半導体ウエハ１０の概略図であり、図６（Ｂ）は、サポート基板１３が貼り付けられた半導体ウエハ１０の概略図であり、図６（Ｃ）は、裏面１０ｂが研削される状態を示す半導体ウエハ１０の概略図である。 Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described in detail with reference to FIGS.
5A is a schematic view of the semiconductor wafer 10 having a circuit formed on the surface 10a, and FIG. 5B is a schematic view of the semiconductor wafer 10 in which the adhesive 12 is applied to the surface 10a. Figure 5 (C) is a schematic view of a semiconductor wafer 10 showing a state where the cut adhesive 12 GaKen. FIG. 6A is a schematic view of the semiconductor wafer 10 in a state where the edge is trimmed, and FIG. 6B is a schematic view of the semiconductor wafer 10 to which the support substrate 13 is attached. FIG. 6C is a schematic view of the semiconductor wafer 10 showing a state where the back surface 10b is ground.

また、裏面研削工程Ｓ６０では、半導体ウエハ１０と貫通電極が同時に研削される。これにより、半導体ウエハ１０の薄化工程と貫通電極の頭出し工程とを同時に効率良く行うことができると共に、半導体ウエハ１０だけでなく、半導体ウエハ１０に形成された貫通電極の高さを均一に揃えることができる。また、半導体ウエハ１０の裏面１０ｂを研削するウエハ研削工具に洗浄水を吹き付けることにより、半導体ウエハ１０の汚染を抑制することができる。よって、高集積率で小型の３次元実装される半導体装置を効率良く製造することができる。 In the back grinding step S60, the semiconductor wafer 10 and the through electrode are ground simultaneously. Thereby, the thinning process of the semiconductor wafer 10 and the cueing process of the through electrode can be efficiently performed at the same time, and the height of the through electrode formed on the semiconductor wafer 10 as well as the semiconductor wafer 10 is made uniform. Can be aligned. Further, by spraying cleaning water onto a wafer grinding tool for grinding the back surface 10b of the semiconductor wafer 10, contamination of the semiconductor wafer 10 can be suppressed. Therefore, a small three-dimensionally mounted semiconductor device with a high integration rate can be efficiently manufactured.