KR102455146B1 - Reversible Coating Method for Encapsulating and Filling Structures on Substrates - Google Patents
Reversible Coating Method for Encapsulating and Filling Structures on Substrates Download PDFInfo
- Publication number
- KR102455146B1 KR102455146B1 KR1020200015724A KR20200015724A KR102455146B1 KR 102455146 B1 KR102455146 B1 KR 102455146B1 KR 1020200015724 A KR1020200015724 A KR 1020200015724A KR 20200015724 A KR20200015724 A KR 20200015724A KR 102455146 B1 KR102455146 B1 KR 102455146B1
- Authority
- KR
- South Korea
- Prior art keywords
- electronic device
- encapsulation
- resin layer
- substrate
- device pattern
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
Abstract
전자소자 및 그 전자소자의 봉지 방법이 개시된다. 본 발명의 일 실시예에 따른 전자소자 봉지 방법은 전면에 요철을 포함하는 전자소자 패턴이 형성되는 제1 기판을 준비하는 단계; 전면 및 전자소자 패턴이 이루는 제1 표면 상에 봉지 수지를 도포하는 단계; 봉지 수지를 경화시키는 단계; 제1 기판에 대한 처리를 진행하는 단계; 및 봉지 수지를 제1 표면으로부터 분리하는 단계를 포함한다. 이때 봉지 수지는 제1 표면과 접촉하는 봉지 수지의 제2 표면 사이의 상대적 물성이 만족하는 조건에 기반하여 선택되는 조성물을 이용하여 구현된다.Disclosed are an electronic device and a method for encapsulating the electronic device. An electronic device encapsulation method according to an embodiment of the present invention includes: preparing a first substrate on which an electronic device pattern including irregularities is formed on a front surface; applying an encapsulation resin on the front surface and the first surface formed by the electronic device pattern; curing the encapsulating resin; performing processing on the first substrate; and separating the encapsulating resin from the first surface. In this case, the encapsulating resin is implemented using a composition selected based on a condition that the relative physical properties between the first surface and the second surface of the encapsulating resin in contact with each other are satisfied.
Description
본 발명은 본딩 디본딩(bonding and debonding) 공정을 이용한 전자소자의 패시베이션 및 봉지 방법에 관한 것이다. 특히 본 발명은 백그라인딩(backgrinding), 다이싱(dicing), 관통 실리콘 비아(TSV, Through Silicon Via) 형성 공정, 또는 습식 공정 중에 발생하는 다양한 요인으로부터 전자소자 또는 전자회로 패턴을 보호할 수 있는 패시베이션 및 봉지(encapsulation) 기술에 관한 것이다.The present invention relates to a passivation and encapsulation method of an electronic device using a bonding and debonding process. In particular, the present invention provides passivation capable of protecting electronic devices or electronic circuit patterns from various factors occurring during backgrinding, dicing, through silicon via (TSV) forming process, or wet process. and encapsulation technology.
본 발명은 중소벤처기업부 및 (사)한국엔젤투자협회의 민간투자주도형 기술창업지원사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: S2640831, 과제명: 안전한 나노구조 항균코팅 제품 사업화](This work was supported by the Technology development Program(S2640831) funded by the Ministry of SMEs and Startups(MSS, Korea)).The present invention is derived from research conducted as part of the private investment-led technology startup support project of the Ministry of SMEs and Startups and the Korea Angel Investment Association [task management number: S2640831, task name: commercialization of safe nanostructure antibacterial coating products ](This work was supported by the Technology development Program(S2640831) funded by the Ministry of SMEs and Startups(MSS, Korea)).
반도체 소자는 실리콘 웨이퍼에 이온 주입, 패터닝, 박막 증착 등 다양한 공정을 실행함으로써 형성된다. 최근에 반도체 소자의 경박단소화 추세에 따라 소자의 두께는 초기 웨이퍼 두께 대비 1/5 이하로 점점 더 얇아지고 있다. A semiconductor device is formed by performing various processes such as ion implantation, patterning, and thin film deposition on a silicon wafer. Recently, according to the trend of light, thin, and miniaturized semiconductor devices, the thickness of the device is getting thinner to 1/5 or less of the initial wafer thickness.
따라서 이를 구현하기 위한 방법의 일환으로 웨이퍼의 후면(전자소자가 형성되지 않은 면)을 백그라인딩하는 공정이 이용되는데, 이때 웨이퍼의 전면에 형성된 전자소자 또는 전자회로의 패턴을 보호하기 위하여 백그라인딩 테이프가 이용된다. Therefore, as part of a method for implementing this, a process of backgrinding the back surface (the surface on which the electronic device is not formed) of the wafer is used. is used
반도체 백그라인딩 테이프를 적용하는 공정은 일반적으로 한국등록특허 KR 10-0963675 "반도체 패키징용 복합기능 테이프 및 이를 이용한 반도체 소자의 제조방법", 한국등록특허 KR 10-1386914 "복합기재필름 제조방법 및 그에 의해 제조된 복합기재필름을 포함하는 반도체 웨이퍼용 백그라인딩 테이프", 및 한국공개특허 KR 10-2003-0038264 "테이프 제거 공정용 반도체 제조장치 및 그 공정" 등에 의하여 개시된 것처럼 반도체 회로가 패터닝되어 있는 웨이퍼가 제공되는 단계, 제공된 웨이퍼의 후면 연삭공정을 위해 회로면(전면) 상부에 백그라인딩 테이프가 마운팅되는 단계, 실제 웨이퍼 후면에 대한 연삭 공정단계, 연삭공정 후 박리공정을 거쳐 백그라인딩 테이프/필름을 제거하는 단계로 구성된다.The process of applying the semiconductor backgrinding tape is generally described in Korean Patent KR 10-0963675 "Composite Functional Tape for Semiconductor Packaging and Manufacturing Method of Semiconductor Device Using Same", Korean Patent KR 10-1386914 "Method for Manufacturing Composite Base Film and It A wafer on which a semiconductor circuit is patterned, as disclosed by "Backgrinding Tape for Semiconductor Wafer Containing a Composite Base Film Manufactured by", and Korean Patent Application Laid-Open No. KR 10-2003-0038264 "Semiconductor Manufacturing Apparatus for Tape Removal Process and its Process" is provided, the back grinding tape is mounted on the circuit surface (front) for the rear grinding process of the provided wafer, the grinding process step for the actual wafer back side, and the back grinding tape/film through the peeling process after the grinding process It consists of steps to remove.
백그라인딩 테이프의 주목적은 웨이퍼 상에 집적된 회로면의 반대면을 얇게 연삭하는 공정에서 회로면을 연삭수 및 기타 외부 충격으로부터 보호하기 위한 목적으로 사용된다. The main purpose of the backgrinding tape is to protect the circuit surface from grinding water and other external impacts in the process of thinly grinding the opposite surface of the circuit surface integrated on the wafer.
상기 선행문헌들은 첫 번째, 백그라인딩 테이프(일반적으로 기재필름에 열 또는 광 반응 점착소재로 이루어져 있다.)가 웨이퍼에 집적된 회로면(전면) 상부에 마운팅될 때, 점착소재 부분이 회로면상에 갖고 있는 요철형상의 미세구조(실장하기 위한 전극으로써 솔더볼/메탈패드 영역은 구 형태로 정상과 역상의 미세구조를 가지고 있다.) 내부로 완전히 채워지지 않아 밀착성과 밀봉성이 현저히 떨어지는 문제점이 있다. 따라서 웨이퍼의 후면 연삭 공정 시(웨이퍼가 고정되어 있는 축 방향에 고속으로 회전하는 환경) 충격의 흡수성이 낮아 회로면상에 갖고 있는 요철형상의 미세구조가 파손될 확률과 그로 인해 웨이퍼의 두께 정밀도가 낮아져 다이싱 등의 후속공정에 영향을 주거나 제품 불량의 원인이 되기도 한다. 연삭한 웨이퍼의 최종 두께가 75 μm이하로 얇은 경우 외부 충격에 매우 민감하며 내부 응력으로 인해 휨(warpage)현상이 발생하여 밀착성과 밀봉성이 매우 중요한 요인이 된다. 또한 진공을 요구하는 환경에서의 패시베이션 및 봉지층으로 이용하기 어렵다. 두 번째, 백그라인딩 공정 완료 후 웨이퍼에 집적된 회로면(전면)과 반도체 백그라인딩 테이프와의 박리 과정에서 남아있는 점착성분으로 인해 추가의 클리닝 공정이 별도로 필요해 공정비용 발생과 더불어 반도체 회로소자의 수율 문제 등을 야기할 수 있다.The prior documents are first, when the backgrinding tape (generally made of a heat or light-reactive adhesive material on a base film) is mounted on the circuit surface (front) integrated on the wafer, the adhesive material part is on the circuit surface It has a concave-convex microstructure (the solder ball/metal pad area has a spherical shape and has a normal and reversed microstructure as an electrode for mounting). There is a problem that the adhesion and sealing properties are significantly lowered because the inside is not completely filled. Therefore, during the back grinding process of the wafer (the environment in which the wafer rotates at high speed in the axial direction in which the wafer is fixed), the shock absorption is low, so the probability of damage to the concave-convex microstructure on the circuit surface, and thereby the thickness precision of the wafer is lowered. It may affect subsequent processes such as singling or cause product defects. When the final thickness of the ground wafer is as thin as 75 μm, it is very sensitive to external impact and warpage occurs due to internal stress, so adhesion and sealing are very important factors. In addition, it is difficult to use as a passivation and encapsulation layer in an environment requiring a vacuum. Second, an additional cleaning process is required due to the adhesive component remaining in the peeling process between the circuit surface (front) integrated on the wafer and the semiconductor backgrinding tape after the backgrinding process is completed, resulting in process costs and yield of semiconductor circuit devices may cause problems, etc.
반도체 공정에서 백그라인딩 테이프 대신 별도의 봉지층을 형성하여 백그라인딩, 관통 실리콘 비아(TSV) 형성, 및 다이싱 공정 등을 진행한 후, 특정한 용매를 투입하여 봉지층을 용해하고 전자회로 및 전자소자 패턴으로부터 봉지층을 제거하는 기술로서 한국등록특허 KR 10-1404463 "웨이퍼 지지장치를 이용한 웨이퍼 접합 및 분리 방법" 및 한국공개특허 KR 10-2019-0085933 "가요성 일렉트로닉스 제조를 위한 일시적 본딩층" 등이 개시된다.In the semiconductor process, a separate encapsulation layer is formed instead of the backgrinding tape to perform backgrinding, through silicon via (TSV) formation, and dicing processes, and then a specific solvent is added to dissolve the encapsulation layer, and electronic circuits and electronic devices As a technology for removing the encapsulation layer from the pattern, Korean Patent Registration KR 10-1404463 "Wafer bonding and separation method using a wafer support device" and Korean Patent Publication KR 10-2019-0085933 "Temporary bonding layer for manufacturing flexible electronics", etc. This is initiated.
그러나 상기 선행기술들에서는 테두리 부분에 용제를 침투시켜 봉지층을 용해 및 분리해야 하기 때문에 분리(디본딩) 과정에 시간이 매우 많이 소요되며, 상대적으로 높은 공정 비용이 발생한다.However, in the prior art, since it is necessary to dissolve and separate the encapsulation layer by penetrating the edge portion with a solvent, the separation (debonding) process takes a very long time, and a relatively high process cost occurs.
따라서 디본딩 공정의 시간을 단축하고, 디본딩 공정의 비용을 저렴하게 진행할 수 있는 전자소자의 패시베이션 및 봉지 기술이 요구된다.Therefore, there is a need for a passivation and encapsulation technology of an electronic device that can shorten the time of the debonding process and reduce the cost of the debonding process.
본 발명의 목적은 웨이퍼의 전면의 전자소자 또는 전자회로 패턴을 손상시킬 여지가 있는 공정이 진행되는 동안, 전자소자 또는 전자회로 패턴을 보호하며, 해당 공정이 종료되면 용이하게 분리될 수 있는 패시베이션 또는 봉지 수지를 제공하는 것이다.An object of the present invention is to protect an electronic device or an electronic circuit pattern during a process that may damage the electronic device or electronic circuit pattern on the front surface of the wafer, and passivation or It is to provide an encapsulation resin.
종래 기술은 백그라인딩 테이프를 이용하여 임시 점착 후 공정이 종료되면 분리하거나, 수지층을 경화한 후 공정을 진행하고 공정이 종료되면 수지층을 용제에 용해시켜 분리하는 기법을 적용하였다. 종래 기술은 분리하는 과정에서 전자소자 또는 전자회로 패턴이 손상되거나, 분리한 이후에 전자소자 또는 전자회로 패턴 상에 이물질이 잔류하여 이를 세정하는 추가 공정을 필요로 하고, 또한 수지층을 용해하는 기술은 그 자체로서 별도의 공정이므로 시간과 비용이 필요한 문제점이 있었다.In the prior art, a technique of dissolving the resin layer in a solvent to separate it when the process is completed after temporary adhesion using a backgrinding tape or to proceed with the process after curing the resin layer and the process is completed was applied. In the prior art, an electronic device or electronic circuit pattern is damaged in the process of separation, or foreign substances remain on the electronic device or electronic circuit pattern after separation, requiring an additional process of cleaning it, and also a technology of dissolving the resin layer Since it is a separate process by itself, there was a problem that time and cost were required.
본 발명은 상기 종래 기술들의 문제점을 해결하고자 도출된 것으로서, 본 발명의 목적은 종래 기술의 고체상(테이프) 또는 진공기상(증착)이 아니라 액상으로 출발하여 경화하는 공정을 거쳐 패시베이션 역할을 수행할 수 있고, 또한 분리 과정에서 용해할 필요 없이 간단한 조작으로 봉지 수지층을 분리할 수 있는 전자소자 및 전자소자의 봉지 방법을 제안하는 것이다. The present invention has been derived to solve the problems of the prior art, and an object of the present invention is to perform a passivation role through a process of starting and curing in a liquid phase, not in a solid state (tape) or vacuum vapor (deposition) of the prior art. In addition, it is to propose an electronic device and an electronic device encapsulation method capable of separating the encapsulation resin layer by a simple operation without the need for dissolution in the separation process.
또한 본 발명의 목적은 상기 목적을 달성하기 위한 봉지 수지층의 조성을 선택함에 있어서 효과적으로 적용될 수 있는 물성 조건을 제안하고, 물성 조건의 수치 한정 범위를 제안하는 것이다. It is also an object of the present invention to propose a physical property condition that can be effectively applied in selecting a composition of an encapsulation resin layer to achieve the above object, and to propose a numerical limitation range of the physical property condition.
본 발명의 목적은 별도의 용해 과정 없이 용이하게 분리되며, 분리 과정에서 전자소자 또는 전자회로 패턴을 손상시키지 않는 봉지 수지층의 설계 기준을 제안하는 것이다. An object of the present invention is to propose a design standard for an encapsulation resin layer that is easily separated without a separate dissolution process and does not damage an electronic device or an electronic circuit pattern during the separation process.
본 발명의 목적은 웨이퍼 상의 전자소자 또는 전자회로 패턴을 보호하는 봉지층의 조성물을 결정하는 물성 조건을 제안하고, 물성 조건에 기반하여 설계된 봉지층 조성물을 이용하여 구현된 봉지층을 포함하는 전자소자 및 그 전자소자에 관련되는 봉지 방법을 제공하는 것이다. An object of the present invention is to propose a physical property condition that determines the composition of an encapsulation layer that protects an electronic device or electronic circuit pattern on a wafer, and an electronic device including an encapsulation layer implemented using an encapsulation layer composition designed based on the physical property condition And to provide an encapsulation method related to the electronic device.
본 발명의 목적은 제안된 물성 조건에 기반하여 구현된 봉지층을 이용하여, 별도의 공정이 필요 없고 고가의 장치 구성이 필요 없이 용이하게 다양한 공정을 진행할 수 있는 전자소자 및 전자소자 봉지 방법을 제공하는 것이다. An object of the present invention is to provide an electronic device and an electronic device encapsulation method that can easily perform various processes without the need for a separate process and expensive device configuration by using an encapsulation layer implemented based on the proposed physical property conditions will do
본 발명의 목적은 공정 중에 발생하는 오염 요인으로부터 전자소자 및 전자회로 패턴을 보호하고, 공정 후에는 전자소자로부터 박리가 용이하며 박리 후에도 전자소자와 봉지층 사이에 잔여물 없거나 최소화된 상태로 유지할 수 있도록 하는 봉지층의 구현 조건을 제안하는 것이다.An object of the present invention is to protect an electronic device and an electronic circuit pattern from contamination factors generated during the process, and it is easy to peel from the electronic device after the process, and even after peeling, there is no residue or a minimized state between the electronic device and the encapsulation layer. It is to propose the implementation conditions of the encapsulation layer to make it possible.
본 발명의 목적은 중력과 전단방향에 대해서는 강한 분자 간 유지력을 가지지만 수직 방향에 대해서는 작은 힘으로도 박리될 수 있는 특성을 가지는 봉지층의 구현 조건을 제안하는 것이다.It is an object of the present invention to propose conditions for implementing an encapsulation layer having a strong intermolecular holding force in the direction of gravity and shear, but capable of peeling off with a small force in the vertical direction.
본 발명은 상기의 종래기술의 문제점을 해결하기 위한 수단으로 도출된 것으로서, 본 발명의 일 실시예에 따른 전자소자 봉지 방법은 전면에 요철을 포함하는 전자소자 패턴이 형성되는 제1 기판을 준비하는 단계; 전면 및 전자소자 패턴이 이루는 제1 표면 상에 봉지 수지를 도포하는 단계; 봉지 수지를 경화시키는 단계; 제1 기판에 대한 처리를 진행하는 단계; 및 봉지 수지를 제1 표면으로부터 분리하는 단계를 포함한다. 이때 봉지 수지는 제1 표면과 접촉하는 봉지 수지의 제2 표면 사이의 상대적 물성이 만족하는 조건에 기반하여 선택되는 조성물을 이용하여 구현된다.The present invention has been derived as a means for solving the problems of the prior art, and the electronic device encapsulation method according to an embodiment of the present invention includes preparing a first substrate on which an electronic device pattern including irregularities is formed on the entire surface. step; applying an encapsulation resin on the front surface and the first surface formed by the electronic device pattern; curing the encapsulating resin; performing processing on the first substrate; and separating the encapsulating resin from the first surface. In this case, the encapsulating resin is implemented using a composition selected based on a condition that the relative physical properties between the first surface and the second surface of the encapsulating resin in contact with each other are satisfied.
제1 기판에 대한 처리를 진행하는 단계는, 제1 기판의 후면을 연마하는 단계; 제1 기판과 전자소자 패턴을 포함하는 전자소자에 대한 다이싱(dicing)을 수행하는 단계; 상기 전자소자에 관통 실리콘 비아(TSV, Through Silicon Via)를 형성하는 단계; 및 상기 전자소자에 대한 습식 공정을 수행하는 단계; 중 적어도 하나 이상을 포함할 수 있다.The processing of the first substrate may include: polishing a rear surface of the first substrate; performing dicing on an electronic device including the first substrate and the electronic device pattern; forming a through silicon via (TSV) in the electronic device; and performing a wet process on the electronic device. It may include at least one or more of
제1 표면과 제2 표면 사이의 상대적 물성은 제1 표면과 제2 표면 사이의 계면에너지 값으로 정의될 수 있다.The relative physical property between the first surface and the second surface may be defined as an interface energy value between the first surface and the second surface.
봉지 수지는 제1 표면과 제2 표면 사이의 계면에너지 값이 0.45951 mJ/m2 및 19.7 mJ/m2 사이에 존재하도록 선택되는 조성물을 이용하여 구현될 수 있다.The encapsulation resin may be implemented using a composition selected such that the interfacial energy value between the first surface and the second surface is between 0.45951 mJ/m 2 and 19.7 mJ/m 2 .
제1 표면과 제2 표면 사이의 상대적 물성은 제1 표면과 제2 표면 사이의 탄성계수 값으로 정의될 수 있다.A relative physical property between the first surface and the second surface may be defined as a value of an elastic modulus between the first surface and the second surface.
봉지 수지는 제1 표면과 제2 표면 사이의 탄성계수 값이 44 MPa 및 1519.9 MPa 사이에 존재하도록 선택되는 조성물을 이용하여 구현될 수 있다.The encapsulating resin may be implemented using a composition selected such that the modulus value between the first surface and the second surface is between 44 MPa and 1519.9 MPa.
본 발명의 일 실시예에 따른 전자소자 봉지 방법은 봉지 수지를 도포하는 단계가 실행된 이후 봉지 수지를 경화시키는 단계가 실행되기 이전에, 봉지 수지의 외부로 노출된 제3 표면 상에 제2 기판을 위치시키는 단계; 및 제2 기판을 균일한 압력으로 가압하는 단계를 더 포함할 수 있다.In the electronic device encapsulation method according to an embodiment of the present invention, after the step of applying the encapsulation resin is performed and before the step of curing the encapsulation resin is executed, the second substrate on the third surface exposed to the outside of the encapsulation resin locating; and pressing the second substrate with a uniform pressure.
봉지 수지는 광 또는 열경화성 수지일 수 있다.The encapsulating resin may be a light or thermosetting resin.
봉지 수지를 도포하는 단계는 Spin Coating, Dip Coating, Roll Coating, Spray Coating, 및 Printing 중 적어도 하나 이상을 포함하는 방법을 이용하여 실행될 수 있다.The step of applying the encapsulating resin may be performed using a method including at least one of Spin Coating, Dip Coating, Roll Coating, Spray Coating, and Printing.
본 발명의 일 실시예에 따른 전자소자는 전면에 요철을 포함하는 전자소자 패턴이 형성되는 제1 기판; 및 전면 및 전자소자 패턴이 이루는 제1 표면 상에 도포된 후 경화된 봉지 수지층을 포함한다. 봉지 수지층은 제1 표면과 접촉하는 봉지 수지층의 제2 표면 사이의 상대적 물성이 만족하는 조건에 기반하여 선택되는 조성물을 이용하여 구현된다.An electronic device according to an embodiment of the present invention includes: a first substrate on which an electronic device pattern including unevenness is formed on a front surface; and a cured encapsulating resin layer applied on the front surface and the first surface formed by the electronic device pattern. The encapsulation resin layer is implemented using a composition selected based on a condition that the relative physical properties between the first surface and the second surface of the encapsulation resin layer in contact with each other are satisfied.
봉지 수지층은 제1 표면과 제2 표면 사이의 계면에너지 값이 0.45951 mJ/m2 및 19.7 mJ/m2 사이에 존재하도록 선택되는 조성물을 이용하여 구현될 수 있다.The encapsulation resin layer may be implemented using a composition selected such that the interfacial energy value between the first surface and the second surface is between 0.45951 mJ/m 2 and 19.7 mJ/m 2 .
봉지 수지층은 제1 표면과 제2 표면 사이의 탄성계수 값이 44 MPa 및 1519.9 MPa 사이에 존재하도록 선택되는 조성물을 이용하여 구현될 수 있다.The encapsulation resin layer may be implemented using a composition selected such that the elastic modulus value between the first surface and the second surface is between 44 MPa and 1519.9 MPa.
본 발명에 따르면 웨이퍼의 전면의 전자소자 또는 전자회로 패턴을 손상시킬 여지가 있는 공정이 진행되는 동안, 전자소자 또는 전자회로 패턴을 보호하며, 해당 공정이 종료되면 용이하게 분리될 수 있는 패시베이션 또는 봉지 수지를 구현할 수 있다.According to the present invention, an electronic device or electronic circuit pattern is protected during a process that may damage the electronic device or electronic circuit pattern on the front surface of the wafer, and passivation or encapsulation that can be easily separated when the process is completed resin can be implemented.
본 발명에 따르면 종래 기술의 고체상(테이프) 또는 진공기상(증착)이 아니라 액상으로 출발하여 경화하는 공정을 거쳐 패시베이션 역할을 수행할 수 있고, 또한 분리 과정에서 용해할 필요 없이 간단한 조작으로 봉지 수지층을 분리할 수 있는 전자소자 및 전자소자의 봉지 방법을 구현할 수 있다.According to the present invention, it is possible to perform a passivation role through a process of starting and curing in a liquid phase instead of a solid phase (tape) or vacuum vapor phase (deposition) of the prior art, and also encapsulating resin layer through a simple operation without the need for dissolution in the separation process It is possible to implement an electronic device capable of separating the electronic device and a method for encapsulating the electronic device.
본 발명에 따르면 별도의 용해 과정 없이 용이하게 분리되며, 분리 과정에서 전자소자 또는 전자회로 패턴을 손상시키지 않는 봉지 수지층의 설계 기준을 제공할 수 있다. According to the present invention, it is possible to provide a design standard for an encapsulation resin layer that is easily separated without a separate dissolution process and does not damage an electronic device or an electronic circuit pattern during the separation process.
본 발명에 따르면 제안된 물성 조건에 기반하여 구현된 봉지층을 이용하여, 별도의 공정이 필요 없고 고가의 장치 구성이 필요 없이 용이하게 다양한 공정을 진행할 수 있는 전자소자 및 전자소자 봉지 방법을 구현할 수 있다.According to the present invention, by using the encapsulation layer implemented based on the proposed physical property conditions, it is possible to implement an electronic device and an electronic device encapsulation method that does not require a separate process and can easily perform various processes without the need for expensive device configuration. have.
본 발명에 따르면 전자회로가 집적된 웨이퍼 상면과 보호필름 사이에 나노몰딩 기반의 광 또는 열 경화성 수지를 배치된 전자회로 패턴의 미세구조 내부까지 구석구석 침투시켜줌으로써 밀착성과 밀봉성을 부여시킨다. 그런 다음 수지층 (패시베이션 및 봉지층)을 광 또는 열원에 반응시켜 수지층이 경화하면 중력과 전단방향에 대해 강한 분자 간 유지력이 발생하게 되며, 반대로 수직방향에 대해서는 적은 힘으로도 박리가 가능한 특징이 있다. 또한 백그라인딩 공정 완료 후 박리 과정에서 남아있는 점착성분으로 인한 웨이퍼의 깨짐, 배선부의 범프 손상 문제 등을 사전에 방지함으로써 수율을 개선할 수 있다.According to the present invention, adhesion and sealing properties are imparted by penetrating nano-molding-based light or thermosetting resins to the inside of the microstructure of the electronic circuit pattern disposed between the upper surface of the wafer on which the electronic circuit is integrated and the protective film. Then, when the resin layer (passivation and encapsulation layer) is reacted with light or heat source to cure the resin layer, strong intermolecular holding force is generated in the direction of gravity and shear, and conversely, peeling is possible with little force in the vertical direction There is this. In addition, it is possible to improve the yield by preventing the wafer breakage due to the adhesive component remaining in the peeling process after the backgrinding process is completed, and the bump damage problem of the wiring part in advance.
본 발명에 따르면 실제 웨이퍼 백그라인딩 공정과정에서 웨이퍼가 고정되어 있는 축 방향에 고속으로 회전하는 환경에서는 웨이퍼 상에 구성된 전자회로의 미세구조와 수지층(패시베이션 및 봉지층)과의 분자 간 유지력이 상보적으로 강해 마찰력에 의한 열과 냉각수에 의한 외형 손상을 방지할 수 있다.According to the present invention, in an environment in which the wafer rotates at high speed in the axial direction in which the wafer is fixed during the actual wafer backgrinding process, the microstructure of the electronic circuit configured on the wafer and the intermolecular retention force between the resin layer (passivation and encapsulation layer) are complementary. As it is strong in nature, it can prevent external damage caused by heat and cooling water caused by frictional force.
도 1은 본 발명의 일 실시예에 따른 전자소자 봉지 방법을 도시하는 동작 흐름도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 각 단계 및 각 단계에서 전자소자의 상태를 도시하는 도면이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 각 단계 및 각 단계에서 전자소자의 상태를 도시하는 도면이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 각 단계 및 각 단계에서 전자소자의 상태를 도시하는 도면이다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 봉지 수지층의 선택 조건에 따른 실험예를 도시하는 도면이다.1 is an operation flowchart illustrating a method for encapsulating an electronic device according to an embodiment of the present invention.
2 to 8 are views illustrating each step of the method for encapsulating an electronic device according to an embodiment of the present invention and the state of the electronic device in each step.
9 to 12 are views illustrating each step of the method for encapsulating an electronic device according to an embodiment of the present invention and the state of the electronic device in each step.
13 and 14 are views illustrating each step of the method for encapsulating an electronic device according to an embodiment of the present invention and the state of the electronic device in each step.
15 to 18 are diagrams illustrating experimental examples according to conditions for selecting an encapsulation resin layer in an electronic device encapsulation method according to an embodiment of the present invention.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시예에 대한 설명을 통하여 명백히 드러나게 될 것이다.In addition to the above objects, other objects and features of the present invention will become apparent through the description of the embodiments with reference to the accompanying drawings.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.A preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.
이하에서는, 본 발명의 실시예들에 따른 전자소자 및 그 전자소자의 봉지 방법을 도 1 내지 도 18을 참조하여 상세히 설명한다. Hereinafter, an electronic device and a method of encapsulating the electronic device according to embodiments of the present invention will be described in detail with reference to FIGS. 1 to 18 .
본 발명은 본딩 디본딩 공정(Bonding and Debonding Process)을 이용한 전자소자 패시베이션 및 봉지 방법에 관한 것이다. 특히 본 발명은 웨이퍼 백그라인딩 공정 중에 발생하는 열, 냉각수, 그리고 연마된 오염 입자들로부터 회로 소자를 보호하기 위하는 봉지 수지층에 관한 것이다. 본 발명의 일 실시예에 따른 전자소자의 봉지 수지층은 백그라인딩 공정 완료 후 회로 소자부와 봉지층과의 잔여물 없이 용이하게 박리될 수 있다. The present invention relates to an electronic device passivation and encapsulation method using a bonding and debonding process. In particular, the present invention relates to an encapsulation resin layer for protecting circuit elements from heat, cooling water, and polished contaminants generated during a wafer backgrinding process. The encapsulation resin layer of the electronic device according to an embodiment of the present invention may be easily peeled off without a residue between the circuit element part and the encapsulation layer after the backgrinding process is completed.
본 발명은 백그라인딩(backgrinding), 다이싱(dicing), 관통 실리콘 비아(TSV, Through Silicon Via) 형성 공정, 또는 습식 공정 중에 발생하는 다양한 요인으로부터 전자소자 또는 전자회로 패턴을 보호할 수 있는 패시베이션 및 봉지(encapsulation) 기술에 관한 것이다. 습식 공정은 산과 알칼리, 및 아세톤 등 유기용매에 기반한 화학 반응을 이용하는 공정으로서, 식각(etching), 및 세정(cleaning) 등 다양한 기능이 수행될 수 있다. 본 발명은 습식 공정에 화학적으로 취약하여 보호받을 필요가 있는 면을 인캡슐레이션하는 공정 기술과도 관련된다. The present invention provides passivation and passivation that can protect electronic devices or electronic circuit patterns from various factors occurring during backgrinding, dicing, through silicon via (TSV) forming process, or wet process It relates to encapsulation technology. The wet process is a process using a chemical reaction based on an organic solvent such as acid, alkali, and acetone, and various functions such as etching and cleaning may be performed. The present invention also relates to process techniques for encapsulating surfaces that are chemically vulnerable to wet processing and need protection.
도 1은 본 발명의 일 실시예에 따른 전자소자 봉지 방법을 도시하는 동작 흐름도이다.1 is an operation flowchart illustrating a method for encapsulating an electronic device according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 전자소자 봉지 방법은 전면에 요철을 포함하는 전자소자 패턴이 형성되는 제1 기판을 준비하는 단계(S110); 전면 및 전자소자 패턴이 이루는 제1 표면 상에 봉지 수지를 도포하는 단계(S120); 봉지 수지를 경화시키는 단계(S130); 제1 기판에 대한 처리를 진행하는 단계(S140); 및 봉지 수지를 제1 표면으로부터 분리하는 단계(S150)를 포함한다. 이때 봉지 수지는 제1 표면과 접촉하는 봉지 수지의 제2 표면 사이의 상대적 물성이 만족하는 조건에 기반하여 선택되는 조성물을 이용하여 구현된다.An electronic device encapsulation method according to an embodiment of the present invention includes the steps of preparing a first substrate on which an electronic device pattern including irregularities is formed on the entire surface (S110); applying an encapsulation resin on the front surface and the first surface formed by the electronic device pattern (S120); curing the encapsulating resin (S130); performing a process on the first substrate (S140); and separating the encapsulating resin from the first surface (S150). In this case, the encapsulating resin is implemented using a composition selected based on a condition that the relative physical properties between the first surface and the second surface of the encapsulating resin in contact with each other are satisfied.
단계(S140)는 제1 기판의 후면을 연마하는 단계; 및 제1 기판과 전자소자 패턴에 대한 다이싱(dicing)을 수행하는 단계; 중 적어도 하나 이상을 포함할 수 있다. 실시예에 따라서는 단계(S140)는 제1 기판 상의 전자소자 패턴에 관통 실리콘 비아(TSV, Through Silicon Via)를 구현하는 공정, 및 상기 제1 기판 상의 전자소자 패턴을 포함하는 전자소자에 대한 습식 공정(산과 알칼리 및 아세톤 등 유기용매에 기반한 화학적 반응을 이용하는 공정)을 포함할 수 있다.Step S140 may include polishing the rear surface of the first substrate; and performing dicing on the first substrate and the electronic device pattern. It may include at least one or more of In some embodiments, the step (S140) is a process of implementing a through silicon via (TSV) in the electronic device pattern on the first substrate, and wet method for the electronic device including the electronic device pattern on the first substrate. It may include a process (a process using a chemical reaction based on an organic solvent such as acid and alkali and acetone).
본 발명의 일 실시예에 따른 전자소자 봉지 방법은 봉지 수지를 도포하는 단계(S120)가 실행된 이후 봉지 수지를 경화시키는 단계(S130)가 실행되기 이전에, 봉지 수지의 외부로 노출된 제3 표면(봉지 수지와 전자소자 패턴이 접하는 제1 표면의 반대방향의 표면) 상에 제2 기판을 위치시키는 단계(도 1에서는 도시되지 않음); 및 제2 기판을 균일한 압력으로 가압하는 단계(도 1에서는 도시되지 않음)를 더 포함할 수 있다.In the electronic device encapsulation method according to an embodiment of the present invention, after the step of applying the encapsulating resin (S120) is executed and before the step (S130) of curing the encapsulating resin is executed, the third exposed to the outside of the encapsulating resin placing a second substrate on a surface (a surface opposite to the first surface where the encapsulation resin and the electronic device pattern are in contact) (not shown in FIG. 1 ); and pressing the second substrate with a uniform pressure (not shown in FIG. 1 ) may be further included.
봉지 수지는 광 또는 열경화성 수지일 수 있다.The encapsulating resin may be a light or thermosetting resin.
봉지 수지를 도포하는 단계는 Spin Coating, Dip Coating, Roll Coating, Spray Coating, 및 Printing 중 적어도 하나 이상을 포함하는 방법을 이용하여 실행될 수 있다.The step of applying the encapsulating resin may be performed using a method including at least one of Spin Coating, Dip Coating, Roll Coating, Spray Coating, and Printing.
본 발명의 실시예에 따르면 전자회로가 집적된 웨이퍼 상면과 보호필름 사이에 나노몰딩 기반의 광 또는 열 경화성 수지를 배치된 전자회로 패턴의 미세구조 내부까지 구석구석 침투시켜줌으로써 밀착성과 밀봉성을 부여시킨다. 그런 다음 수지층 (패시베이션 및 봉지층)을 광 또는 열원에 반응시켜 수지층이 경화하면 중력과 전단방향에 대해 강한 분자 간 유지력이 발생하게 되며, 반대로 수직방향에 대해서는 적은 힘으로도 박리가 가능한 특징이 있다. 또한 종래 기술의 백그라인딩 공정 완료 후 박리 과정에서 남아있는 점착성분으로 인한 웨이퍼의 깨짐, 배선부의 범프 손상 문제 등을 사전에 방지함으로써 수율을 개선할 수 있다.According to an embodiment of the present invention, adhesion and sealing properties are imparted by penetrating nano-molding-based light or thermosetting resin to the inside of the microstructure of the electronic circuit pattern arranged between the upper surface of the wafer on which the electronic circuit is integrated and the protective film. make it Then, when the resin layer (passivation and encapsulation layer) is reacted with light or heat source to cure the resin layer, strong intermolecular holding force is generated in the direction of gravity and shear, and conversely, peeling is possible with little force in the vertical direction There is this. In addition, it is possible to improve the yield by preventing in advance the problem of breakage of the wafer due to the adhesive component remaining in the peeling process after the completion of the backgrinding process of the prior art, and the bump damage problem of the wiring part.
본 발명의 실시예에 따르면 실제 웨이퍼 백그라인딩 공정과정에서 웨이퍼가 고정되어 있는 축 방향에 고속으로 회전하는 환경에서는 웨이퍼 상에 구성된 전자회로의 미세구조와 수지층(패시베이션 및 봉지층)과의 분자 간 유지력이 상보적으로 강해 마찰력에 의한 열과 냉각수에 의한 외형 손상을 방지할 수 있다. According to an embodiment of the present invention, in an environment in which the wafer rotates at high speed in the axial direction in which the wafer is fixed during the actual wafer backgrinding process, the microstructure of the electronic circuit configured on the wafer and the molecular structure between the resin layer (passivation and encapsulation layer) Since the holding force is complementary, it is possible to prevent damage to the outer shape by heat and cooling water due to frictional force.
제1 표면과 제2 표면 사이의 상대적 물성은 제1 표면과 제2 표면 사이의 계면에너지 값으로 정의될 수 있다.The relative physical property between the first surface and the second surface may be defined as an interface energy value between the first surface and the second surface.
봉지 수지는 제1 표면과 제2 표면 사이의 계면에너지 값이 0.45951 mJ/m2 및 19.7 mJ/m2 사이에 존재하도록 선택되는 조성물을 이용하여 구현될 수 있다.The encapsulation resin may be implemented using a composition selected such that the interfacial energy value between the first surface and the second surface is between 0.45951 mJ/m 2 and 19.7 mJ/m 2 .
제1 표면과 제2 표면 사이의 상대적 물성은 제1 표면과 제2 표면 사이의 탄성계수 값으로 정의될 수 있다.A relative physical property between the first surface and the second surface may be defined as a value of an elastic modulus between the first surface and the second surface.
봉지 수지는 제1 표면과 제2 표면 사이의 탄성계수 값이 44 MPa 및 1519.9 MPa 사이에 존재하도록 선택되는 조성물을 이용하여 구현될 수 있다.The encapsulating resin may be implemented using a composition selected such that the modulus value between the first surface and the second surface is between 44 MPa and 1519.9 MPa.
본 발명의 일 실시예에 따른 전자소자의 봉지층은 액상으로 출발하여 전자소자 패턴과 밀착된 상태에서 경화를 거쳐 밀봉되어 패시베이션 역할을 수행할 수 있다. 패시베이션 상태에서 백그라인딩, 관통 실리콘 비아(TSV) 형성, 다이싱 등의 공정을 거친 후에는 봉지층은 깨끗하게 제거될 수 있다. 이 과정에서 요구되는 핵심적인 물리적 기여는 적절한 계면에너지의 범위와 탄성계수의 범위이다. The encapsulation layer of the electronic device according to an embodiment of the present invention may start in a liquid phase, undergo curing in a state in close contact with the electronic device pattern, and then be sealed to perform a passivation role. In the passivation state, the encapsulation layer may be cleanly removed after processes such as back-grinding, through-silicon via (TSV) formation, and dicing are performed. The key physical contribution required in this process is the range of appropriate interfacial energy and the range of elastic modulus.
종래 기술들은 백그라인딩 테이프를 이용하는 경우 불균일한 접착력에 따른 균일도의 저하와 제거 시 접착 잔류물이 남는 문제점이 있으며, 또 다른 종래 기술들인 패시베이션을 레이저 또는 용매로 용해시켜 제거하는 기술 또한 제거 후에 접착 잔류물이 남는 문제점이 있어 별도의 세정 공정을 필요로 하거나 후처리 공정을 필요로 한다.When using the backgrinding tape in the prior art, there is a problem in that the uniformity is reduced due to the non-uniform adhesive force and the adhesive residue remains when removed. Since there is a problem in which water remains, a separate cleaning process is required or a post-treatment process is required.
본 발명이 제안하는 봉지 수지층은 전자소자 패턴과 밀착하며 이 과정에서 균일하게 밀착되고, 제거 시에는 봉지 수지층은 일체화된 상태로 분리되므로 전자소자 패턴 상에 잔류물 없이 완전히 이탈하는 특성을 제공할 수 있다.The encapsulating resin layer proposed by the present invention closely adheres to the electronic device pattern and uniformly adheres in this process, and when removed, the encapsulating resin layer is separated in an integrated state, thereby providing a characteristic of completely leaving without any residue on the electronic device pattern. can do.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 각 단계 및 각 단계에서 전자소자의 상태를 도시하는 도면이다.2 to 8 are views illustrating each step of the method for encapsulating an electronic device according to an embodiment of the present invention and the state of the electronic device in each step.
도 2는 도 1의 단계(S110) 및 단계(S110)에서 전자소자의 상태를 도시하는 도면이다. 도 2를 참조하면 실리콘 웨이퍼로 구현된 제1 기판(210) 상에 요철을 가지는 전자소자 패턴(220)이 배치된다. 도 1에서는 제1 기판(210)이 실리콘 웨이퍼인 경우가 도시되었으나, 본 발명의 다른 실시예에 따르면 제1 기판(210)은 실리콘계, 유리계, 고분자계, 금속계 중 적어도 하나 이상을 포함하는 조성물에 기반하여 구현될 수 있다.FIG. 2 is a view showing the state of the electronic device in steps S110 and S110 of FIG. 1 . Referring to FIG. 2 , an
도 2는 제1 기판(210)의 상면에 전자소자 패턴(220)이 형성된 구조를 도시한다. 전자소자 패턴(220)은 Flip Chip을 실장 기판에 전기적으로 연결하기 위하여 Solder Bump를 Chip 위에 형성시킨 구조이며, Solder Bump 외에도 메탈 패드, 유전체층(Dielectric)을 더 포함할 수 있다. 전자소자 패턴(220)은 제1 기판(210)의 상면에 형성되며 일반적으로 요철 구조의 형상을 가진다.FIG. 2 shows a structure in which an
도 3은 도 1의 단계(S120) 및 단계(S120)에서 전자소자의 상태를 도시하는 도면이다. 도 3에서는 요철구조 형태의 회로소자가 집적된 제1 기판(210) 상에 광반응 경화성 또는 열반응 경화성 수지를 도포하는 공정이 도시된다.FIG. 3 is a view showing the state of the electronic device in steps S120 and S120 of FIG. 1 . In FIG. 3 , a process of applying a photoreaction curable or thermal curable resin on the
이때 수지(resin)는 액상으로 도포될 수 있다. 수지는 전자소자 패턴(220)에 힘을 가하지 않는 수준에서 도포될 수 있으며, 전자소자 패턴(220)을 완전히 둘러싸 외부로부터 분리시킬 수 있다. 수지는 아크릴계, 에폭시계, 우레탄계, 중 적어도 하나 이상을 포함하는 조성물을 포함하여 구현될 수 있다.In this case, the resin may be applied in a liquid phase. The resin may be applied at a level at which no force is applied to the
수지를 도포하는 방법은 Spin Coating, Dip Coating, Roll Coating, Spray Coating, 및 Printing 방법들 중 적어도 하나 이상의 방법을 포함하여 실행될 수 있다.The method of applying the resin may include at least one or more methods of Spin Coating, Dip Coating, Roll Coating, Spray Coating, and Printing methods.
도포된 수지는 도 3에서 도시된 봉지 수지층(230)을 형성한다.The applied resin forms the
제1 기판(210)의 상면과 전자소자 패턴(220)이 봉지 수지층(230)과 만나는 경계면을 설명의 편의상 제1 표면이라 명명하기로 한다. 제1 표면과 접촉하는 봉지 수지층(230)의 경계면을 설명의 편의상 제2 표면이라 명명하기로 한다. The interface between the upper surface of the
도 4는 단계(S120)가 실행된 후 단계(S130)가 실행되기 전에 도포된 수지층(230) 상부면, 즉, 수지층(230)이 제1 표면/제2 표면과 반대 방향에서 외부로 노출된 방향의 제3 표면에 보호 필름인 제2 기판(240)을 덮는 공정을 도시한다.4 shows the upper surface of the
이때 도 4에 형성된 제2 기판(240)으로 균일한 압력으로 가압하면서 수지층(230)을 형성하는 광 또는 열경화성 수지를 전자소자 패턴(220)의 요철 구조 내부로 충진시키는 과정이 진행될 수 있다.At this time, a process of filling the light or thermosetting resin forming the
이때 제2 기판(240) 또한 실리콘계, 유리계, 고분자계, 금속계 중 적어도 하나 이상의 조성물을 포함하여 구현될 수 있다.In this case, the
가압의 방법은 Rolling, Squeezing, Pressing 중 적어도 하나 이상의 방법을 포함하여 진행될 수 있다.The pressing method may include at least one or more methods of Rolling, Squeezing, and Pressing.
도 5는 균일한 가압이 이루어져 전자소자 패턴(220)의 요철 구조 내부로 광 또는 열경화성 수지가 충진된 이후의 전자소자의 상태를 도시하는 도면이다.FIG. 5 is a view showing the state of the electronic device after uniform pressure is applied and the light or thermosetting resin is filled into the uneven structure of the
도 6은 단계(S130) 및 단계(S130)에서 전자소자의 상태를 도시하는 도면이다. 전자소자 패턴(220)의 요철구조 내부로 충진된 광 또는 열경화성 수지를 경화시키는 단계가 도시된다. 봉지 수지층(230)이 광경화성 수지인 경우 자외선을 조사하여 봉지 수지층(230)이 경화된다. 이때 도 6에 도시된 것처럼 자외선 램프(250)로부터 자외선이 봉지 수지층(230)에 조사될 수 있다. 자외선은 보호 필름인 제2 기판(240)을 투과하여 봉지 수지층(230)에 도달할 수 있다.6 is a view showing the state of the electronic device in steps (S130) and (S130). A step of curing the light or thermosetting resin filled into the concave-convex structure of the
도 6에서는 봉지 수지층(230)이 광경화성 수지인 경우가 도시되었지만 본 발명의 다른 실시예에 따르면 봉지 수지층(230)이 열경화성 수지인 경우 빛을 조사하는 대신 열원을 통한 경화가 이루어질 수 있고, 자연경화 또는 증발경화성 수지인 경우 용매증발이나 시간의 경과에 따라서 경화될 수 있다.6 shows a case in which the
도 7은 도 1의 단계(S140) 및 단계(S140)에서 전자소자의 상태를 도시하는 도면이다. 도 7에서는 반도체 백그라인딩 공정이 예시적으로 도시된다. 본 발명의 다른 실시예에서는 백그라인딩 공정 뿐 아니라 관통 실리콘 비아(TSV) 형성 공정도 단계(S140)에 포함될 수 있으며, 후술할 도 9 내지 도 10에서와 같이 소잉/다이싱(sawing/dicing) 공정과 같은 칩/다이 분리 공정(chip/die separation process)도 단계(S140)에 포함될 수 있다.FIG. 7 is a view showing the state of the electronic device in steps S140 and S140 of FIG. 1 . 7 exemplarily illustrates a semiconductor backgrinding process. In another embodiment of the present invention, not only the backgrinding process but also the through-silicon via (TSV) forming process may be included in the step S140, and a sawing/dicing process as shown in FIGS. 9 to 10 to be described later. A chip/die separation process such as a chip/die separation process may also be included in step S140 .
도 7에서는 회로소자가 집적된 제1 기판(210)의 이면/후면을 연삭기(260)에 의하여 연마하는 공정이 도시된다. 이때 웨이퍼 백그라인딩 공정 중에 발생하는 열, 냉각수, 연마된 오염 입자들로부터 봉지 수지층(230)이 회로소자, 즉, 전자소자 패턴(220)을 보호한다. 특히 봉지 수지층(230)은 회전연마 중에 회로 소자부/전자소자 패턴(220)과 봉지 수지층(230) 간의 강한 결속력을 가지도록 상대적 물성 조건을 고려하여 설계될 수 있다.In FIG. 7 , a process of grinding the back/rear surface of the
도 8은 도 1의 단계(S150) 및 단계(S150)에서 전자소자의 상태를 도시하는 도면이다. 도 8은 제1 기판(210)의 상면/전면에 집적된 회로 소자부/전자소자 패턴(220)과 봉지 수지층(230)을 박리하는 과정이다. 전자소자 패턴(220)과 봉지 수지층(230) 간의 결속력은 회전력에 강하며, 수직 힘에 대해서는 약하도록 제1 표면과 제2 표면 간의 상대적 물성 조건이 선별적으로 적용되고, 상대적 물성 조건에 기반하여 봉지 수지층(230)의 조성물이 신중하게 선택될 수 있다.FIG. 8 is a view showing the state of the electronic device in steps S150 and S150 of FIG. 1 . 8 is a process of peeling the circuit element part/
도 9 내지 도 12는 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 각 단계 및 각 단계에서 전자소자의 상태를 도시하는 도면이다.9 to 12 are views illustrating each step of the method for encapsulating an electronic device according to an embodiment of the present invention and the state of the electronic device in each step.
도 9는 도 1의 단계(S130)가 실행된 이후 단계(S140)가 실행되기 전의 전자소자의 상태를 도시한다. 또는 도 1의 단계(S140)가 부분적으로 실행된 이후의 전자소자의 상태를 도시하는 것으로 해석할 수도 있다.FIG. 9 shows the state of the electronic device after step S130 of FIG. 1 is executed and before step S140 is executed. Alternatively, it may be interpreted as showing the state of the electronic device after step S140 of FIG. 1 is partially executed.
도 9의 전자소자는 제1 기판(310), 전자소자 패턴(320), 봉지 수지층(330), 및 보호 필름인 제2 기판(340)을 포함하며, 제1 기판(310)의 반대면에 다이싱 테이프(370)를 더 포함할 수 있다. 이때 제1 기판(310)의 반대면은 백그라인딩된 이후일 수도 있고, 백그라인딩을 거치지 않은 상태일 수도 있다. 백그라인딩된 이후라면 제1 기판(310)의 두께는 얇아진 상태에서 다이싱 테이프(370)에 점착된다. 웨이퍼 다이싱 공정에서 단위 칩/다이의 워크를 고정하거나 이탈을 방지하기 위하여 다이싱 테이프(370)에 전자소자가 점착된다.The electronic device of FIG. 9 includes a
도 10의 실시예에서는 도 1의 단계(S140)의 전부 또는 일부인 소잉/다이싱 공정이 진행된다. Saw/Laser Dicing(380)이 미리 설정된 그리드에 기반하여 전자소자의 패턴을 제1 기판(210)과 함께 절단할 수 있다. 도 10에서는 블레이드 형태가 도시되었지만 본 발명의 다른 실시예에 따르면 레이저를 이용한 절삭도 적용 가능하다. 즉, 다이싱은 Sawing, Laser Dicing 중 적어도 하나 이상을 포함하는 방법을 적용하여 진행될 수 있다.In the embodiment of FIG. 10 , a sawing/dicing process that is all or part of step S140 of FIG. 1 is performed. The saw/laser dicing 380 may cut the pattern of the electronic device together with the
도 11은 다이싱 공정이 진행된 이후의 단위 칩/다이로 분리된 상태의 전자소자를 도시한다. 도 11의 전자소자는 단위 칩/다이로 분리된 제1 기판(310), 전자소자 패턴(320), 수지 봉지층(330), 및 보호 필름인 제2 기판(340)을 포함한다.11 illustrates an electronic device in a state in which a unit chip/die is separated after a dicing process is performed. The electronic device of FIG. 11 includes a
도 11의 전자소자에 전자소자 패턴(320)으로부터 수지 봉지층(330)을 박리하는 단계(S150)가 적용되고, 단계(S150)가 적용된 이후의 전자소자의 상태가 도 12에 도시된다. 도 12의 전자소자에서는 전자소자 패턴(320) 상에 잔류물이 존재하지 않는다.The step S150 of peeling the
도 13 및 도 14는 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 각 단계 및 각 단계에서 전자소자의 상태를 도시하는 도면이다.13 and 14 are views illustrating each step of the method for encapsulating an electronic device according to an embodiment of the present invention and the state of the electronic device in each step.
도 13은 전자소자가 도 1의 단계(S130)까지 진행된 상태에서 chemical bath 또는 chamber(490)에 투입되어 공정을 진행하는 단계(S140)의 변형된 실시예를 도시하며, 도 13에 도달하기 전의 단계(S110) 내지 단계(S130)까지의 공정은 도 2 내지 도 5의 공정과 동일하게 적용될 수 있다.13 shows a modified embodiment of the step (S140) in which the electronic device is put into a chemical bath or
제1 기판(410) 상의 요철구조 내부(Solder Bump/metal pad 부분)에 치밀하게 밀착된 광 또는 열경화성 수지가 경화되어 후속 공정과정인 단계(S140)에서 chemical bath 또는 chamber(490)에 투입되었을 때, 반응 가스 또는 액상의 화학물질로부터 전자소자 패턴(420)이 영향을 받지 않도록 패시베이션의 역할을 하는 봉지 수지층(430)이 도시된다. When the light or thermosetting resin densely adhered to the inside of the concave-convex structure (Solder Bump/metal pad part) on the
도 14는 도 13의 chemical bath 또는 chamber(490) 내에서 진행되는 단계(S140)가 종료된 이후, 봉지 수지층(430)을 전자소자로부터 분리하는 박리단계(S150)를 도시하는 도면이다.14 is a view illustrating a peeling step (S150) of separating the
도 15 내지 도 18은 본 발명의 일 실시예에 따른 전자소자 봉지 방법의 봉지 수지층의 선택 조건에 따른 실험예를 도시하는 도면이다. 15 to 18 are diagrams illustrating experimental examples according to conditions for selecting an encapsulation resin layer in an electronic device encapsulation method according to an embodiment of the present invention.
도 15 내지 도 18은 테스트 패턴에 대한 봉지층 형성 후 백그라인딩 공정을 진행하고, 백그라인딩 공정 완료 후 봉지층의 박리 공정까지 진행된 이후의 테스트 패턴의 완벽성에 기반하여 봉지층의 구성이 적절하였는지를 도출하는 실험 결과를 도시한다.15 to 18 show whether the configuration of the encapsulation layer was appropriate based on the perfection of the test pattern after the formation of the encapsulation layer for the test pattern, the back grinding process, and the peeling process of the encapsulation layer after the back grinding process was completed. shows the experimental results.
도 15 내지 도 18에 도시된 실험예는 SEM 전자현미경 사진이며, dots 또는 lines 는 소자의 프론트사이드에 있는 미세 구조물들을 대표하는 테스트 패턴을 의미한다. 이 구조물에 액상의 bonding-debonding 소재를 도입하고 응고시킨 후 분리해서 구조를 관찰했을 때, 구조가 원래 제작된 테스트 패턴을 그 모양 그대로 완벽히 감싸면서 passivation 또는 encapsulation하였는지를 평가하는 실험예이다.The experimental examples shown in FIGS. 15 to 18 are SEM electron micrographs, and dots or lines mean test patterns representing microstructures on the front side of the device. This is an experimental example to evaluate whether the structure was passivated or encapsulated while completely enclosing the original test pattern as it was when the structure was observed after the liquid bonding-debonding material was introduced into the structure, solidified, and separated.
잔존 구조의 모양의 완벽성에 기반하여 완전히 복제 성형이 되었는지? 변형이 되었는지? 패턴의 형상이 양인지 불량인지를 평가한다. 최초의 미세 구조에 conformal하게 원래 사용된 테스트 패턴의 구조가 완벽히 복제되었는지가 평가되며, 이 항목은 계면에너지 물성의 기여의 핵심적 특성이기도 하다.Has it been fully replica molded based on the completeness of the shape of the remaining structures? has it been transformed? Evaluate whether the shape of the pattern is positive or bad. It is evaluated whether the structure of the originally used test pattern conformal to the original microstructure is perfectly replicated, and this item is also a key characteristic of the contribution of the interfacial energy properties.
잔존 구조의 모양이 변형되지 않았는지는 탄성계수 물성의 기여의 핵심적 특성이기도 하다.Whether the shape of the remaining structure is not deformed is also a key characteristic of the contribution of the modulus of elasticity.
봉지 수지층과 전자소자 패턴 간의 계면에너지와 탄성계수가 최적화된 범위일 때, 그 테스트 패턴의 구조가 완벽히 성형되고 봉지층으로부터 분리되며, 구조가 완벽히 복제되는 것은 계면에너지의 기여분에 의하여 영향을 받고, 구조가 얼마나 conformal하게 bonding되는지를 판별하는 기준으로도 적용된다. 적절히 통제된 계면에너지에 기반하면 나노미터 단위까지 통제된 bonding 능력을 부여할 수 있다.When the interfacial energy and elastic modulus between the encapsulation resin layer and the electronic device pattern are in the optimized range, the structure of the test pattern is perfectly molded and separated from the encapsulation layer, and the complete replication of the structure is affected by the contribution of the interfacial energy. , is also applied as a criterion for determining how conformal the structure is. Based on properly controlled interfacial energy, controlled bonding capability down to the nanometer scale can be imparted.
구조가 얼마나 손상과 변형 없이 분리되는 박리 공정 이후 잔류물이 없이 깨끗하고 완벽한 debonding 능력에 대한 판정 기준이며, 통제된 탄성 계수 값은 통제된 debonding 능력을 제공할 수 있다.It is the criterion for clean and perfect debonding ability without any residue after the exfoliation process in which the structure is separated without damage and deformation, and a controlled elastic modulus value can provide a controlled debonding ability.
도 15는 봉지 수지층의 조성물 또는 특성을 결정하기 위한 제1 표면과 제2 표면 간의 계면에너지의 상한을 획득하기 위한 실험예를 도시하는 도면이다.15 is a view showing an experimental example for obtaining the upper limit of the interfacial energy between the first surface and the second surface for determining the composition or properties of the encapsulation resin layer.
도 15를 참조하면, 회로 소자가 집적된 웨이퍼 상에 광 또는 열경화성 수지가 완전히 wetting되지 않은 경우를 실패(1510)로 판정하고, 완전히 wetting된 경우를 성공(1520)으로 판정한다.Referring to FIG. 15 , a case in which the optical or thermosetting resin is not completely wetted on a wafer on which circuit elements are integrated is determined as a
패턴이 최초의 형태를 유지하면서 잔존하는 경우 성공(1520)이고, 그렇지 못한 경우에는 실패(1510)로 판정될 수 있다.If the pattern remains while maintaining the original shape, it may be determined as a
도 16은 봉지 수지층의 조성물 또는 특성을 결정하기 위한 제1 표면과 제2 표면 간의 계면에너지의 하한을 획득하기 위한 실험예를 도시하는 도면이다.16 is a view showing an experimental example for obtaining the lower limit of the interfacial energy between the first surface and the second surface for determining the composition or properties of the encapsulating resin layer.
도 16을 참조하면, 박리 단계에서 봉지층의 잔류물이 회로 소자가 집적된 웨이퍼 상에 남아 있거나, 구조가 찢어지는 경우를 실패(1610)로 판정한다. 이 경우 눌러 붙거나(Attaching), 변형되는(Deformation, Non-demolding) 현상 등이 적절한 실험 수치의 한계를 평가하는 요인으로 작용한다. 변형되지 않고 적절한 형태로 남아 있다면 성공(1620)으로 판정한다. Referring to FIG. 16 , in the peeling step, it is determined as a
도 17은 봉지 수지층의 조성물 또는 특성을 결정하기 위한 제1 표면과 제2 표면 간의 탄성계수의 상한을 획득하기 위한 실험예를 도시하는 도면이다.17 is a view showing an experimental example for obtaining the upper limit of the elastic modulus between the first surface and the second surface for determining the composition or properties of the encapsulating resin layer.
도 17을 참조하면, 봉지층의 조성물인 수지가 높은 탄성계수를 가질 때 구조가 끊어지는 경우를 실패(1710)로 판정한다.Referring to FIG. 17 , a case in which the structure is broken when the resin, which is the composition of the encapsulation layer, has a high elastic modulus is determined as a
Non-detaching (Breaking) 정도에 기반하여 성공(1720)과 실패(1710)가 판정되며, 최초의 테스트 패턴과의 비교를 통하여 형태의 유지, 구조물의 보존이 판정 기준이 된다.Success (1720) and failure (1710) are determined based on the degree of non-detaching (Breaking), and through comparison with the original test pattern, the maintenance of the shape and the preservation of the structure become the determination criteria.
도 18은 봉지 수지층의 조성물 또는 특성을 결정하기 위한 제1 표면과 제2 표면 간의 탄성계수의 하한을 획득하기 위한 실험예를 도시하는 도면이다.18 is a view showing an experimental example for obtaining the lower limit of the elastic modulus between the first surface and the second surface for determining the composition or properties of the encapsulating resin layer.
도 18을 참조하면, 봉지층의 조성물인 수지가 낮은 탄성계수를 가질 때 구조의 붕괴 또는 변형(collapse and deformation)이 일어나는 경우를 실패(1810)로 판정한다. 붕괴 또는 변형되지 않으면 성공(1820)으로 판정될 수 있다. Referring to FIG. 18 , when the resin, which is the composition of the encapsulation layer, has a low modulus of elasticity, a case in which collapse and deformation of the structure occurs is determined as
본 발명에서 전자소자 패턴(220, 320, 420) 및 봉지 수지층(230, 330, 430)으로서 이용되기 위한 최적 범위의 상대적 물성은 제1 표면과 제2 표면 간의 계면에너지 값과 탄성계수 값으로 구체화할 수 있다.In the present invention, the relative physical properties of the optimum range for use as the
제1 표면은 소자의 표면(Solder ball과 metal pad가 존재하는 면)이고 제2 표면은 제1 표면과 접촉하는 봉지 수지층(230, 330, 430)의 표면이다.The first surface is the surface of the device (the surface on which the solder ball and the metal pad are present), and the second surface is the surface of the encapsulation resin layers 230 , 330 , and 430 in contact with the first surface.
두 표면에 대한 계면에너지 값의 구체화된 범위는 0.45951 ~ 19.7 mJ/m2 일 수 있다.The specified range of the interfacial energy values for the two surfaces may be 0.45951 to 19.7 mJ/m 2 .
두 표면에 대한 탄성계수 값의 구체화된 범위는 44 ~ 1519.9 Mpa일 수 있다.The specified range of modulus values for the two surfaces may be 44 to 1519.9 Mpa.
본 발명의 봉지 기술은 봉지 수지층을 접착하는 본딩 공정 및 봉지 수지층을 제거하는 디본딩 공정이 결합된 본딩-디본딩 기술로 이해될 수 있다. The encapsulation technique of the present invention may be understood as a bonding-debonding technique in which a bonding process for adhering an encapsulation resin layer and a debonding process for removing the encapsulation resin layer are combined.
본 발명의 본딩-디본딩 기술은 반도체 뿐만 아니라 최근 그 범위가 넓어지고 있는 OLED 디스플레이 등의 후면공정을 수행할 때, 앞면의 소자를 안전하게 보호하는 봉지(encapsulation)로서 적용할 수 있으며 반도체, 디스플레이, 및 태양전지 등에도 공통적으로 활용성을 확대할 수 있다. OLED 소자의 전면에는 유기물발광소재가 필수적으로 배치되는데 유기물소재는 수분에 취약하여 수분에 노출될 경우 특성이 현저히 저하될 우려가 있다. 본 발명의 전자소자 봉지 방법을 적용하면 OLED 소자에서도 유기물소재의 열화를 방지하고 안전하게 공정을 진행하며, 공정 후에는 잔류물 없이 봉지층을 용이하게 제거할 수 있다.The bonding-debonding technology of the present invention can be applied as an encapsulation that safely protects the device on the front side when performing the back process of not only semiconductors but also OLED displays, which have recently been expanded in scope, and can be applied to semiconductors, displays, and solar cells can also be commonly used. An organic light emitting material is essential on the front surface of the OLED device, but the organic material is vulnerable to moisture, and when exposed to moisture, there is a risk that the characteristics will be significantly reduced. When the electronic device encapsulation method of the present invention is applied, deterioration of organic materials is prevented even in OLED devices and the process is carried out safely, and the encapsulation layer can be easily removed without any residue after the process.
본 발명의 본딩-디본딩 기술은 봉지층을 코팅 기술처럼 형성할 수 있으며, 반도체 또는 디스플레이 소자에 공통적으로 적용되는 다이싱 공정(원하는 크기로 절단)에서도 물리적, 기계적 충격을 차단하고 전자소자 패턴을 보호할 수 있다.The bonding-debonding technology of the present invention can form an encapsulation layer like a coating technology, and blocks physical and mechanical shocks and forms electronic device patterns even in the dicing process (cut to a desired size) commonly applied to semiconductors or display devices. can protect
본 발명의 일 실시예에 따른 방법은 일종의 레시피(recipe)로서 취급될 수 있으며 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment of the present invention may be treated as a kind of recipe and may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the present invention, or may be known and available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic such as floppy disks. - includes magneto-optical media, and hardware devices specially configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those generated by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to carry out the operations of the present invention, and vice versa.
그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다. 본 발명의 실시예와 도면에 소개된 길이, 높이, 크기, 폭 등은 이해를 돕기 위해 과장된 것일 수 있다.However, the present invention is not limited or limited by the examples. Like reference numerals in each figure indicate like elements. Length, height, size, width, etc. introduced in the embodiments and drawings of the present invention may be exaggerated to help understanding.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, in the present invention, specific matters such as specific components, etc., and limited embodiments and drawings have been described, but these are only provided to help a more general understanding of the present invention, and the present invention is not limited to the above embodiments. , various modifications and variations are possible from these descriptions by those of ordinary skill in the art to which the present invention pertains.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention should not be limited to the described embodiments, and not only the claims to be described later, but also all those with equivalent or equivalent modifications to the claims will be said to belong to the scope of the spirit of the present invention. .
210, 310, 410: 제1 기판(웨이퍼)
220, 320, 420: 전자소자/전자회로 패턴
230, 330, 430: 봉지 수지층
240, 340, 440: 제2 기판
250: UV Lamp
260: 연삭기
370: 다이싱 테이프
380: saw/laser dicing
490: 챔버210, 310, 410: first substrate (wafer)
220, 320, 420: electronic device / electronic circuit pattern
230, 330, 430: encapsulation resin layer
240, 340, 440: second substrate
250: UV Lamp
260: grinding machine
370: dicing tape
380: saw/laser dicing
490: chamber
Claims (15)
상기 전면 및 상기 전자소자 패턴이 이루는 제1 표면 상에 봉지 수지를 도포함으로써 상기 봉지 수지와 상기 전자소자 패턴이 밀착된 상태를 형성하는 단계;
상기 봉지 수지를 경화시켜 상기 제1 표면 상에 상기 전자소자 패턴의 상기 요철에 따른 반대 패턴이 성형되는 제2 표면을 가지는 봉지 수지층을 형성하는 단계;
상기 봉지 수지층이 상기 제1 표면을 덮은 상태에서 상기 제1 기판에 대한 처리를 진행하는 단계; 및
상기 제1 기판에 대한 처리가 종료된 후, 상기 봉지 수지층을 상기 제1 표면으로부터 분리하는 단계;
를 포함하고,
상기 분리하는 단계는 상기 제1 표면과 접촉하는 상기 제2 표면 사이의 경계면에서 상기 봉지 수지층과 상기 제1 기판 사이의 분리가 이루어지도록 수행되고,
상기 봉지 수지는 상기 제1 표면과 상기 제2 표면 사이의 계면에너지 및 탄성 계수의 기준 범위 조건을 충족하도록 구현되고,
상기 제1 표면과 상기 제2 표면 사이의 탄성 계수의 기준 범위 조건은 상기 전자소자 패턴이 상기 제2 표면으로부터 디본딩(debonding)되는 디본딩 능력에 기반하여 결정되고, 상기 디본딩 능력은 분리 공정 이후 상기 전자소자 패턴 상에 잔류하는 잔류물 존재 수준, 및 분리 공정 이후 상기 봉지 수지층의 상기 제2 표면 상에 상기 전자소자 패턴의 역상으로 형성되는 잔존 구조의 변형도 중 적어도 하나 이상에 기반하여 결정되고,
상기 제1 표면과 상기 제2 표면 사이의 계면에너지의 기준 범위 조건은 상기 제1 표면과 상기 제2 표면 상의 구조가 컨포멀(conformal)하게 본딩(bonding)되는 본딩 능력에 기반하여 결정되고, 상기 본딩 능력은 상기 봉지 수지층의 상기 제2 표면 상에 상기 전자소자 패턴의 역상으로 형성되는 상기 잔존 구조가 상기 전자소자 패턴의 구조를 복제한 정도에 기반하여 결정되는 전자소자 봉지 방법. preparing a first substrate on which an electronic device pattern including irregularities is formed on the entire surface;
forming a state in which the encapsulation resin and the electronic device pattern are in close contact by applying an encapsulation resin on the front surface and the first surface formed by the electronic device pattern;
forming an encapsulation resin layer on the first surface by curing the encapsulation resin, the encapsulation resin layer having a second surface on which a pattern opposite to the unevenness of the electronic device pattern is formed;
processing the first substrate in a state in which the encapsulation resin layer covers the first surface; and
separating the encapsulation resin layer from the first surface after the processing of the first substrate is finished;
including,
The separating step is performed so that the separation between the encapsulation resin layer and the first substrate is made at the interface between the first surface and the second surface in contact,
The encapsulation resin is implemented to satisfy the criteria of the interface energy and the elastic modulus between the first surface and the second surface,
The condition of the reference range of the modulus of elasticity between the first surface and the second surface is determined based on a debonding ability of the electronic device pattern to be debonded from the second surface, and the debonding ability is a separation process. Then, based on at least one of the level of residual presence on the electronic device pattern and the degree of deformation of the residual structure formed in the reverse phase of the electronic device pattern on the second surface of the encapsulation resin layer after the separation process. is decided,
The reference range condition of the interfacial energy between the first surface and the second surface is determined based on a bonding ability in which structures on the first surface and the second surface are conformally bonded; The bonding capability is determined based on the degree to which the remaining structure formed in the reverse phase of the electronic device pattern on the second surface of the encapsulation resin layer replicates the structure of the electronic device pattern.
상기 제1 기판에 대한 처리를 진행하는 단계는,
상기 제1 기판의 후면을 연마하는 단계;
상기 제1 기판과 상기 전자소자 패턴을 포함하는 전자소자에 대한 다이싱(dicing)을 수행하는 단계;
상기 전자소자에 관통 실리콘 비아(TSV, Through Silicon Via)를 형성하는 단계; 및
상기 전자소자에 대한 습식 공정을 수행하는 단계;
중 적어도 하나 이상을 포함하는 전자소자 봉지 방법. According to claim 1,
The step of processing the first substrate,
polishing the rear surface of the first substrate;
performing dicing on an electronic device including the first substrate and the electronic device pattern;
forming a through silicon via (TSV) in the electronic device; and
performing a wet process on the electronic device;
An electronic device encapsulation method comprising at least one of.
상기 봉지 수지를 도포하는 단계가 실행된 이후 상기 봉지 수지를 경화시키는 단계가 실행되기 이전에,
상기 봉지 수지의 외부로 노출된 제3 표면 상에 제2 기판을 위치시키는 단계; 및
상기 제2 기판을 균일한 압력으로 가압하는 단계;
를 더 포함하는 전자소자 봉지 방법. According to claim 1,
After the step of applying the encapsulating resin is executed and before the step of curing the encapsulating resin is executed,
positioning a second substrate on a third surface exposed to the outside of the encapsulation resin; and
pressing the second substrate to a uniform pressure;
An electronic device encapsulation method further comprising a.
상기 봉지 수지는 광 또는 열경화성 수지인 전자소자 봉지 방법. The method of claim 1,
The encapsulation resin is an electronic device encapsulation method of a photo or thermosetting resin.
상기 봉지 수지를 도포하는 단계는 Spin Coating, Dip Coating, Roll Coating, Spray Coating, 및 Printing 중 적어도 하나 이상을 포함하는 방법을 이용하여 실행되는 전자소자 봉지 방법. According to claim 1,
The step of applying the encapsulation resin is an electronic device encapsulation method performed using a method comprising at least one of Spin Coating, Dip Coating, Roll Coating, Spray Coating, and Printing.
상기 전면 및 상기 전자소자 패턴이 이루는 제1 표면 상에 봉지 수지가 도포된 후 경화됨으로써 형성되는 봉지 수지층;
을 포함하고,
상기 봉지 수지층은 상기 전자소자 패턴의 상기 요철에 따른 반대 패턴이 성형되는 제2 표면을 가지며 상기 전자소자 패턴과 밀착된 상태로 형성되고,
상기 제1 표면과 접촉하는 상기 제2 표면 사이의 경계면이 상기 봉지 수지층과 상기 제1 기판 사이의 분리 과정에서 분리되는 계면이 되도록 형성되며,
상기 봉지 수지는 상기 제1 표면과 상기 제2 표면 사이의 계면에너지 및 탄성 계수의 기준 범위 조건을 충족하도록 구현되는 전자소자를 포함하고,
상기 제1 표면과 상기 제2 표면 사이의 탄성 계수의 기준 범위 조건이 상기 전자소자 패턴이 상기 제2 표면으로부터 디본딩(debonding)되는 디본딩 능력에 기반하여 결정되고, 상기 디본딩 능력이 분리 공정 이후 상기 전자소자 패턴 상에 잔류하는 잔류물 존재 수준, 및 분리 공정 이후 상기 봉지 수지층의 상기 제2 표면 상에 상기 전자소자 패턴의 역상으로 형성되는 잔존 구조의 변형도 중 적어도 하나 이상에 기반하여 결정되고,
상기 제1 표면과 상기 제2 표면 사이의 계면에너지의 기준 범위 조건이 상기 제1 표면과 상기 제2 표면 상의 구조가 컨포멀(conformal)하게 본딩(bonding)되는 본딩 능력에 기반하여 결정되고, 상기 본딩 능력이 상기 봉지 수지층의 상기 제2 표면 상에 상기 전자소자 패턴의 역상으로 형성되는 상기 잔존 구조가 상기 전자소자 패턴의 구조를 복제한 정도에 기반하여 결정되도록
구현되는 일시적 적층체.a first substrate on which an electronic device pattern including concavities and convexities is formed on a front surface; and
an encapsulation resin layer formed by applying an encapsulation resin to the front surface and a first surface formed by the electronic device pattern and then curing;
including,
The encapsulation resin layer has a second surface on which the opposite pattern according to the unevenness of the electronic device pattern is molded and is formed in close contact with the electronic device pattern,
An interface between the first surface and the second surface in contact with the first surface is formed to be an interface separated in a separation process between the encapsulation resin layer and the first substrate,
The encapsulating resin includes an electronic device implemented to satisfy the criteria of the interface energy and the elastic modulus between the first surface and the second surface,
a condition of a reference range of an elastic modulus between the first surface and the second surface is determined based on a debonding capability in which the electronic device pattern is debonded from the second surface, wherein the debonding capability is determined in a separation process Then, based on at least one of the level of residual presence on the electronic device pattern, and the degree of deformation of the residual structure formed in the reverse phase of the electronic device pattern on the second surface of the encapsulation resin layer after the separation process. is decided,
a condition of a reference range of interfacial energy between the first surface and the second surface is determined based on a bonding ability in which structures on the first surface and the second surface are conformally bonded; so that the bonding ability is determined based on the degree to which the remaining structure formed in the reverse phase of the electronic device pattern on the second surface of the encapsulating resin layer replicates the structure of the electronic device pattern.
Temporary laminates implemented.
상기 봉지 수지층은 광 또는 열경화성 수지인 전자소자를 포함하는 일시적 적층체.11. The method of claim 10,
The encapsulation resin layer is a temporary laminate including an electronic device that is a light or thermosetting resin.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200015724A KR102455146B1 (en) | 2020-02-10 | 2020-02-10 | Reversible Coating Method for Encapsulating and Filling Structures on Substrates |
| PCT/KR2021/000537 WO2021162252A1 (en) | 2020-02-10 | 2021-01-14 | Reversible coating method and encapsulation method for structural filling of substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200015724A KR102455146B1 (en) | 2020-02-10 | 2020-02-10 | Reversible Coating Method for Encapsulating and Filling Structures on Substrates |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210101588A KR20210101588A (en) | 2021-08-19 |
| KR102455146B1 true KR102455146B1 (en) | 2022-10-17 |
Family
ID=77293073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200015724A KR102455146B1 (en) | 2020-02-10 | 2020-02-10 | Reversible Coating Method for Encapsulating and Filling Structures on Substrates |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR102455146B1 (en) |
| WO (1) | WO2021162252A1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035880A (en) * | 2005-07-26 | 2007-02-08 | Matsushita Electric Works Ltd | Manufacturing method of wafer with bump, wafer with bump and semiconductor device |
| JP2015518270A (en) * | 2012-03-20 | 2015-06-25 | スリーエム イノベイティブ プロパティズ カンパニー | Laminates, methods, and materials for temporary substrate support and support separation |
| JP2015160306A (en) | 2014-02-28 | 2015-09-07 | 株式会社安川電機 | suction pad, robot hand and robot |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3556399B2 (en) * | 1996-07-29 | 2004-08-18 | 株式会社ディスコ | Polishing method for semiconductor wafer |
| JP3216702B2 (en) * | 1997-05-30 | 2001-10-09 | サンケン電気株式会社 | Resin-sealed electronic circuit device |
| KR20030038264A (en) | 2001-11-10 | 2003-05-16 | 삼성전자주식회사 | Semiconductor manufacturing apparatus for tape removing process and the unit process |
| JP4421972B2 (en) * | 2004-04-30 | 2010-02-24 | 日東電工株式会社 | Manufacturing method of semiconductor devices |
| KR100963675B1 (en) | 2008-03-14 | 2010-06-15 | 제일모직주식회사 | Multi-function tape for semiconductor package and method for fabricating the semiconductor device thereby |
| KR101027858B1 (en) * | 2009-01-13 | 2011-04-07 | 도레이첨단소재 주식회사 | Wafer support adhesive film for processing in semiconductor thin film wafer fabrication |
| KR101386914B1 (en) | 2012-02-29 | 2014-04-18 | 주식회사 케이씨씨 | Method for preparing a complex substrate film and backgrinding tape for semiconductor wafer comprising a complex substrate film prepared by the same |
| KR101404463B1 (en) | 2013-02-05 | 2014-06-10 | 앰코 테크놀로지 코리아 주식회사 | Wafer support system and method for bonding and debonding wafer using the same |
| JP6464196B2 (en) * | 2015-01-14 | 2019-02-06 | リンテック株式会社 | Resin film forming sheet, resin film forming composite sheet, and silicon wafer recycling method |
| KR20230165396A (en) * | 2016-05-25 | 2023-12-05 | 가부시끼가이샤 레조낙 | Sealing structure, method for manufacturing same, and sealing material |
| JP6850099B2 (en) * | 2016-09-23 | 2021-03-31 | 株式会社岡本工作機械製作所 | Semiconductor manufacturing method and semiconductor manufacturing equipment |
| JP2020506817A (en) | 2016-11-28 | 2020-03-05 | アレス マテリアルズ インコーポレイテッド | Temporary adhesive layers for flexible electronics processing |
| JP6906843B2 (en) * | 2017-04-28 | 2021-07-21 | 株式会社ディスコ | Wafer processing method |
-
2020
- 2020-02-10 KR KR1020200015724A patent/KR102455146B1/en active IP Right Grant
-
2021
- 2021-01-14 WO PCT/KR2021/000537 patent/WO2021162252A1/en active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035880A (en) * | 2005-07-26 | 2007-02-08 | Matsushita Electric Works Ltd | Manufacturing method of wafer with bump, wafer with bump and semiconductor device |
| JP2015518270A (en) * | 2012-03-20 | 2015-06-25 | スリーエム イノベイティブ プロパティズ カンパニー | Laminates, methods, and materials for temporary substrate support and support separation |
| JP2015160306A (en) | 2014-02-28 | 2015-09-07 | 株式会社安川電機 | suction pad, robot hand and robot |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20210101588A (en) | 2021-08-19 |
| WO2021162252A1 (en) | 2021-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6197422B2 (en) | Manufacturing method of semiconductor device and wafer with supporting substrate | |
| TWI618594B (en) | Semiconductor wafer manufacturing method and mask integrated surface protection tape therefor | |
| CN102163559B (en) | Manufacturing method of stack device and device chip process method | |
| US7226812B2 (en) | Wafer support and release in wafer processing | |
| TWI446420B (en) | Releasing carrier method for semiconductor process | |
| US8796076B2 (en) | Stacked semiconductor devices and fabrication method/equipment for the same | |
| US20150251396A1 (en) | Method and apparatus for temporary bonding of ultra thin wafers | |
| JP5902114B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2006196705A (en) | Method for forming circuit element and multilayer circuit element | |
| US10679967B2 (en) | Systems enabling lower-stress processing of semiconductor device structures and related structures | |
| TWI684212B (en) | Method for manufacturing semiconductor wafer | |
| WO2019187478A1 (en) | Semiconductor chip production method and surface protection tape | |
| JP7317187B2 (en) | Semiconductor device manufacturing method | |
| TWI399817B (en) | Method of manufacturing semiconductor device in which bottom surface and side surface of semiconductor substrate are covered with resin protective film | |
| JP5840003B2 (en) | Wafer processing method | |
| KR20140107141A (en) | Method For Menufacturing Semiconductor Chip | |
| JP7146354B2 (en) | Carrier plate removal method | |
| TWI717654B (en) | Manufacturing method of semiconductor chip | |
| US20220059386A1 (en) | Method of manufacturing semiconductor element | |
| KR102455146B1 (en) | Reversible Coating Method for Encapsulating and Filling Structures on Substrates | |
| US20080200037A1 (en) | Method of thinning a wafer | |
| JP2007180252A (en) | Semiconductor device manufacturing method | |
| US9978644B1 (en) | Semiconductor device and manufacturing method | |
| TW202030806A (en) | Method for manufacturing semiconductor device | |
| KR20140128714A (en) | method for strengthening the joint strength of the solder bump and wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |