JP2018041787A

JP2018041787A - 光発電素子の製造方法

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Publication number: JP2018041787A
Application number: JP2016173499A
Authority: JP
Inventors: 文君李; Wen Jun Li
Original assignee: Choshu Industry Co Ltd
Current assignee: Choshu Industry Co Ltd
Priority date: 2016-09-06
Filing date: 2016-09-06
Publication date: 2018-03-15

Abstract

【課題】十分な光電出力特性を有し、かつ集電極の密着性に優れる光発電素子の製造方法を提供する。
【解決手段】本発明は、最外に存在する透明導電膜を有し、光照射により起電力が生じる層構造体を用意する工程、上記透明導電膜の外面に、金属から形成されるバリア層を積層する工程、上記バリア層の外面の一部にレジスト膜を積層する工程、メッキ処理により、上記バリア層の外面の露出部分にメッキ層を積層する工程、上記レジスト膜を除去する工程、上記レジスト膜が除去された領域の上記バリア層を除去する工程、及び配線形成用の導電性ペーストを上記層構造体に接触させる工程をこの順に備え、上記レジスト膜積層工程前に、上記層構造体を１５０℃以上２５０℃以下で加熱する工程、及び上記接触工程後に、上記層構造体を上記導電性ペーストと共に１００℃以上１５０℃未満で加熱する工程をさらに備える光発電素子の製造方法である。
【選択図】図１

Description

本発明は、光発電素子の製造方法に関する。

ＣＯ_２等の温室効果ガスを発生しないクリーンな発電手段として、あるいは原子力発電に代わる操業安全性の高い発電手段として、太陽電池が近年特に注目されている。太陽電池（光発電素子）としては、外面に透明導電膜が設けられた層構造のセルが広く用いられており、この透明導電膜の外面には、発生した電気を集める集電極が配設されている。

外面に配設される集電極は線状であり、この集電極を細線化することにより光取り込み量を増やすことができる。このような線状の集電極としては、例えば透明導電膜の外面に積層される銀層と、この銀層の外面に積層される銅層とを有する二層構造のものが採用されている（特開平１１−１７２０２号公報及び特開２０１４−２４１３９２号公報参照）。上記二層構造の集電極は、例えば、スパッタリングにより透明導電膜表面に銀層を積層し、次いで、メッキ処理によりこの銀層の外面に銅層を積層することにより形成される。

一方、貫通孔（ビアホール）が形成され、表面側の電極に対応する端子を裏面側に設けた、いわゆるメタルラップスルー（ＭＷＴ）構造を有する光発電素子が開発されている（特開２０１４−５２３１２９号公報参照）。この光発電素子においては、通常、上記貫通孔に導電性ペーストを充填し、乾燥及び固化させることで、端子となるビア導体が形成される。ＭＷＴ構造を有する光発電素子においては、モジュール化の際に各光発電素子の表面側にタブ線やワイヤーなどの配線を設ける必要が無くなるため、遮光面積を低減でき、発電効率を向上させることができる。

特開平１１−１７２０２号公報特開２０１４−２４１３９２号公報特開２０１４−５２３１２９号公報

ここで、発明者らは、光発電素子の製造工程において、透明導電膜等を含む半導体層構造体に対して２００℃程度のアニーリング処理を施すことで、光電変換特性が高まることを知見している。一方、上記導電性ペーストの乾燥の際にも加熱が必要となる。従って、透明導電膜等に対するアニーリング処理と導電性ペーストの乾燥とを同時に行うことが効率的である。しかし、線状の集電極がメッキにて形成されている場合、比較的高温で加熱すると、内部応力により集電極の剥がれが生じるという不都合を有する。特に、光の取り込み量を増やすために集電極を細線化するほど、集電極の剥がれは生じやすくなる。

本発明は、以上のような事情に基づいてなされたものであり、その目的は、十分な出力特性を有し、かつ集電極の密着性に優れる光発電素子の製造方法を提供することである。

上記課題を解決するためになされた本発明は、最外に存在する透明導電膜を有し、光照射により起電力が生じる層構造体を用意する工程、上記透明導電膜の外面に、金属から形成されるバリア層を積層する工程、上記バリア層の外面の一部にレジスト膜を積層する工程、メッキ処理により、上記バリア層の外面の露出部分にメッキ層を積層する工程、上記レジスト膜を除去する工程、上記レジスト膜が除去された領域の上記バリア層を除去する工程、及び配線形成用の導電性ペーストを上記層構造体に接触させる工程をこの順に備え、上記レジスト膜積層工程前に、上記層構造体を１５０℃以上２５０℃以下で加熱する工程、及び上記導電性ペースト接触工程後に、上記層構造体を上記導電性ペーストと共に１００℃以上１５０℃未満で加熱する工程をさらに備える光発電素子の製造方法である。

当該製造方法においては、上記のように二段階で加熱を行うことで、十分な光電出力特性を有し、かつ集電極の密着性に優れる光発電素子を得ることができる。具体的には、まず、集電極を形成する前の層構造体に対し、比較的高温で加熱（アニーリング）処理をすることで出力特性を高めることができる。その後、メッキ処理により集電極を形成し、配線を形成するための導電性ペーストを塗布等した後に比較的低温で加熱する。このようにすることで、集電極における内部応力の発生を抑えることができ、集電極の剥がれを抑制しつつ、導電性ペーストを乾燥及び固化させることができる。なお、二回目の加熱を１００℃以上１５０℃未満で行うことで導電性ペーストは十分に乾燥するため、良好な出力特性を発揮する光発電素子が得られる。

上記層構造体が、厚さ方向に形成された貫通孔を有し、上記導電性ペースト接触工程において、上記導電性ペーストを上記貫通孔に充填することが好ましい。このようにすることで、導電性ペーストにより層構造体を貫通するビア導体（端子）を形成することができ、発電効率の高いＭＷＴ構造を有する光発電素子を得ることができる。

上記バリア層積層工程をスパッタリングにより行い、上記バリア層を銀合金により形成することが好ましい。このようなバリア層を形成することで、集電極を形成する金属成分が加熱に伴って透明導電膜へ拡散することで導電性が低下することを十分に抑制することができる。

上記バリア層を形成する銀合金が、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含むことが好ましい。上記バリア層がこのような合金から形成されていることで、酸化による抵抗上昇が小さく、かつ、拡散を抑制するバリア機能も十分に発現される。従って、集電極の細線化により光の取り込み量を増やしつつ、抵抗の上昇を抑えることを可能とし、これにより得られる光発電素子の変換効率等を高めることができる。

上記メッキ層積層工程が、ニッケル、クロム、銀又はこれらの合金から形成される第１メッキ層を積層する工程、及び銅又は銅合金から形成される第２メッキ層を積層する工程をこの順に備えることが好ましい。ニッケル等から形成される第１メッキ層は強酸性のメッキ液を用いずに行うことができるため、第１メッキ層の形成の際にバリア層の剥離が生じがたい。また、このような第１メッキ層の外面に強酸性の銅メッキ液を用いて第２メッキ層を形成する際も、第１メッキ層でバリア層が被覆されているためバリア層の剥離が生じがたい。従って、このような層構造の集電極を形成することで、集電極の剥がれをより抑制することができる。

上記メッキ層積層工程が、第２メッキ層の外面に、錫又は錫合金から形成される第３メッキ層を積層する工程をさらに備えることが好ましい。このように第３メッキ層を形成することで、得られる光発電素子において、第２メッキ層表面の酸化を抑制し、その結果出力特性の低下を抑制することができる。

上記層構造体が、ｐ型又はｎ型の結晶半導体基板と、この結晶半導体基板の一方の面側に以下の順で積層される第１中間層及びｐ型非晶質系半導体層と、上記結晶半導体基板の他方の面側に以下の順で積層される第２中間層及びｎ型非晶質系半導体層とをさらに有し、上記第１中間層が、真性非晶質系半導体から形成され、上記第２中間層が、真性非晶質系半導体、又は上記ｎ型非晶質系半導体層を形成するｎ型非晶質系半導体より電気抵抗率の高いｎ型非晶質系半導体から形成されていることが好ましい。発明者は、光発電素子がこのような所謂ヘテロ接合型である場合、アニール処理により、キャリアの再結合を抑制する中間層（真性非晶質系半導体層等）のパッシベーション能力が向上し、光発電素子の出力特性が高まることを知見している。従って、当該製造方法をヘテロ接合型の素子に採用することによって、変換効率等がより高い光発電素子を得ることができる。

ここで、配線形成用の導電性ペーストにおける「配線」とは、層構造体の表面又は裏面に設けられた配線（バスバー電極等）に加え、層構造体を厚さ方向に貫通するビア導体（端子）等も含む意味である。また、非晶質系半導体層における「非晶質系」とは、完全な非晶質体のみならず、非晶質中に微結晶が存在するものも含む。また、真性非晶質系半導体層における「真性」とは、不純物が意図的にドープされていないことをいい、原料に本来含まれる不純物や製造過程において非意図的に混入した不純物が存在するものも含む意味である。

本発明によれば、十分な光電出力特性を有し、かつ集電極の密着性に優れる光発電素子の製造方法を提供することができる。

図１は、本発明の一実施形態に係る光発電素子の製造方法の工程を示すフロー図である。図２は、図１の光発電素子の製造方法の用意工程を示す模式的断面図である。図３（ａ）〜（ｇ）は、図１の光発電素子の製造方法のバリア層積層工程からバリア層除去工程までを示す模式的平面図である。図４は、図１の光発電素子の製造方法のペースト接触工程以降を示す模式的断面図である。図５は、参考例及び比較参考例における集電極の接触抵抗を示すグラフである。図６は、膜厚測定方法を示す模式図である。

以下、適宜図面を参照にしつつ、本発明の一実施形態に係る光発電素子の製造方法について詳説する。

本発明の一実施形態に係る光発電素子の製造方法は、
最外に存在する透明導電膜を有し、光照射により起電力が生じる層構造体を用意する工程（用意工程（ａ））、
上記透明導電膜の外面に、金属から形成されるバリア層を積層する工程（バリア層積層工程（ｂ））、
上記バリア層の外面の一部にレジスト膜を積層する工程（レジスト膜積層工程（ｃ））、
メッキ処理により、上記バリア層の外面の露出部分にメッキ層を積層する工程（メッキ層積層工程（ｄ））、
上記レジスト膜を除去する工程（レジスト膜除去工程（ｅ））、
上記レジスト膜が除去された領域の上記バリア層を除去する工程（バリア層除去工程（ｆ））、及び
配線形成用の導電性ペーストを上記層構造体に接触させる工程（導電性ペースト接触工程（ｇ））
をこの順に備え、
上記レジスト膜積層工程（ｃ）前に、上記層構造体を１５０℃以上２５０℃以下で加熱する工程（第１加熱工程（ｈ−１））、及び
上記導電性ペースト接触工程（ｇ）後に、上記層構造体を上記導電性ペーストと共に１００℃以上１５０℃未満で加熱する工程（第２加熱工程（ｈ−２））
をさらに備える。

上記バリア層積層工程（ｂ）から上記バリア層除去工程（ｆ）までが、集電極を形成する工程である。集電極は、上記方法により層構造体の両面に形成することが好ましい。また、上記導電性ペースト接触工程（ｇ）及び第２加熱工程（ｈ−２）が、導電性ペーストにより配線を形成する工程である。

上記第１加熱工程（ｈ−１）は、用意工程（ａ）とバリア層積層工程（ｂ）との間に行ってもよく、バリア層積層工程（ｂ）とレジスト膜積層工程（ｃ）との間で行ってもよい。但し、用意工程（ａ）における透明導電膜等の積層とバリア層積層工程（ｂ）とは、通常、共にスパッタリング等により行われる。このため、用意工程（ａ）とレジスト膜積層工程（ｂ）とは、連続して行うことが効率的である。従って、上記第１加熱工程（ｈ−１）は、バリア層積層工程（ｂ）とレジスト膜積層工程（ｃ）との間で行うことが好ましい。以下、図１に示すように、第１加熱工程（ｈ−１）を、バリア層積層工程（ｂ）とレジスト膜積層工程（ｃ）との間で行う場合における実施形態について、各工程順に適宜図面を参照に詳説する。

［用意工程（ａ）：ＳＴＥＰ（ａ）］
用意工程（ａ）においては、表面側及び裏面側の最外層として一対の透明導電膜１５、１８を有し、厚さ方向に貫通孔１９が形成されており、光照射により起電力が生じる層構造体１１を用意する（図２参照）。この工程においては、通常、結晶半導体基板１２に貫通孔１９を形成し、貫通孔１９が形成された結晶半導体基板１２に対して、所定の各層（透明導電膜１５、１８等）を積層させる。

結晶半導体基板１２に貫通孔１９（ビアホール）を形成する方法としては、特に限定されず、レーザー、エッチング、ドリル等を用いて行うことができるが、レーザーによる方法が生産性等の点から好ましい。貫通孔１９の開口部分の形状としては、特に限定されないが、通常、円形である。貫通孔１９の直径の下限としては、例えば０．０５ｍｍとすることができる。一方、この上限としては、３ｍｍとすることができ、１ｍｍとすることもできる。貫通孔１９の直径を上記下限以上とすることで、十分な導通性を確保することなどができる。一方、貫通孔１９の直径を上記上限以下とすることで、生産性を高めたり、セル特性の低下を抑制することなどができる。

通常、１つの層構造体１１（結晶半導体基板１２）には、複数の貫通孔１９が形成される。１つの層構造体１１あたりに形成される貫通孔１９の個数としては、特に限定されないが、例えば１０個以上２００個以下程度である。

次いで、図２を参照に、層構造体１１の層構造について説明する。層構造体１１は、ｎ型の結晶半導体基板１２と、結晶半導体基板１２の一方の面側（図２における上側）に以下の順で積層される第１中間層１３、ｐ型非晶質系半導体層１４及び第１透明導電膜１５と、結晶半導体基板１２の他方の面側（図２における下側）に以下の順で積層される第２中間層１６、ｎ型非晶質系半導体層１７及び第２透明導電膜１８とを有する。すなわち、第１透明導電膜１５と第２透明導電膜１８とが、層構造体１１の表面側及び裏面側の最外層である。層構造体１１は、光照射により起電力（電圧）が生じる。なお、「外面」とは、結晶半導体基板１２を中心とし、結晶半導体基板１２と反対側の面をいう。「内面」とは、結晶半導体基板１２側の面をいう。

結晶半導体基板１２は、ｎ型結晶半導体から形成されている。ｎ型の基板を用いることで、ｐ型の基板に特有の光劣化現象を回避することができる。ｎ型結晶半導体とは、通常、シリコン等の半導体に微量の５価の元素が添加されてなる結晶体である。結晶半導体基板１２を構成する結晶半導体としては、シリコン（Ｓｉ）の他、ＳｉＣ、ＳｉＧｅ等を挙げることができるが、生産性等の点からシリコンが好ましい。結晶半導体基板１２は、単結晶体であってもよいし、多結晶体であってもよい。

結晶半導体基板１２の両面には、ピラミッド状の微細な凹凸構造が形成されている（図示しない）。このような構造により、光の閉じ込め機能を高めることができる。この凹凸構造（テクスチャー構造）の高さや大きさは不揃いであってよく、隣り合う凹凸の一部が重なっていてもよい。また、頂点や谷部が丸みを帯びていてもよい。この凹凸の高さとしては、数μｍ〜数十μｍ程度である。このような凹凸構造は、例えば、約１〜５質量％の水酸化ナトリウムを含むエッチング液に基板材料を浸漬し、基板材料の（１００）面を異方性エッチングすることにより得ることができる。

結晶半導体基板１２の平均厚さとしては特に制限されない。この平均厚さの上限としては、例えば３００μｍであり、２００μｍが好ましい。また、この下限としては、例えば５０μｍとすることができる。このように結晶半導体基板１２を薄型化することにより、得られる光発電素子自体の小型化、低コスト化等を図ることができる。

第１中間層１３は、結晶半導体基板１２とｎ型非晶質系半導体層１４との間に介在する層であり、キャリアの再結合を抑制するパッシベーション層として機能する。第１中間層１３は、真性非晶質系半導体から形成されており、通常、シリコンから形成されている。このような第１中間層１３（真性非晶質系半導体層）により、キャリアの再結合を抑制し、出力特性を高めることができる。なお、第１中間層１３の平均厚さとしては、例えば１ｎｍ以上１０ｎｍ以下とすることができる。

ｐ型非晶質系半導体層１４は、第１中間層１３の外面側に積層されている。ｐ型非晶質系半導体層１４は、通常、シリコン等の半導体に微量の３価の元素が添加されてなる非晶質層である。ｐ型非晶質系半導体層１４の平均厚さとしては、例えば１ｎｍ以上２０ｎｍ以下とすることができる。

第２中間層１６は、結晶半導体基板１２とｎ型非晶質系半導体層１７との間に介在する層であり、キャリアの再結合を抑制するパッシベーション層として機能する。第２中間層１６は、真性非晶質系半導体、又は上記ｎ型非晶質系半導体層１７を形成するｎ型非晶質系半導体よりもドープ量が少ないｎ型非晶質系半導体から形成されている。すなわち、第２中間層１６は、真性非晶質系半導体層、又はｎ型非晶質系半導体層１７よりドープ量の少ない低ドープｎ型非晶質系半導体層である。第２中間層１６が真性非晶質系半導体層である場合、この層は、通常、シリコン等の半導体から形成されている。第２中間層１６が低ドープｎ型非晶質系半導体層である場合、この層は、通常、シリコン等の半導体に微量の５価の元素が添加されてなる非晶質層である。低ドープｎ型非晶質系半導体層は、ｎ型非晶質系半導体層１７より、５価の元素の添加量（ドーパント量）が少ないことにより、高抵抗となっている。第２中間層１６が低ドープｎ型非晶質系半導体層であることは、ドーパントの密度又は濃度や、電気抵抗率等により確認することができる。ドーパントの電子密度等は、公知の方法により測定することができる。このような第２中間層１６（真性非晶質系半導体層又は低ドープｎ型非晶質系半導体層）により、キャリアの再結合を抑制し、出力特性を高めることができる。なお、第２中間層１６の平均厚さとしては、例えば１ｎｍ以上１０ｎｍ以下とすることができる。

ｎ型非晶質系半導体層１７は、第２中間層１６の外面側に積層されている。ｎ型非晶質系半導体層１７は、通常、シリコン等の半導体に微量の５価の元素が添加されてなる非晶質層である。ｎ型非晶質系半導体層１７の平均厚さとしては、例えば１ｎｍ以上２０ｎｍ以下とすることができる。

第１透明導電膜１５は、ｐ型非晶質系半導体層１４の外面側に積層されている。また、第２透明導電膜１８は、ｎ型非晶質系半導体層１７の外面側に積層されている。第１透明導電膜１５及び第２透明導電膜１８を構成する透明導電性材料としては、例えばインジウムスズ酸化物（ＩＴＯ）、インジウムタングステン酸化物（ＩＷＯ）、インジウムセリウム酸化物（ＩＣＯ）等を挙げることができる。第１透明導電膜１５及び第２透明導電膜１８の平均膜厚としては特に制限されないが、例えばそれぞれ４０ｎｍ以上２００ｎｍ以下とすることができる。

層構造体１１は公知の方法により得ることができるが、具体的には、この層構造体１１の製造方法は、結晶半導体基板１２の一方の面側に第１中間層１３を積層する工程、さらにｐ型非晶質系半導体層１４を積層する工程、さらに第１透明導電膜１５を積層する工程、結晶半導体基板１２の他方の面側に第２中間層１６を積層する工程、さらにｎ型非晶質系半導体層１７を積層する工程、及びさらに第２透明導電膜１８を積層する工程を有する。なお、各工程の順は、層構造体１１の層構造を得ることができる順である限り特に限定されるものではない。

真性非晶質系半導体層である第１中間層１３、及び真性非晶質系半導体層としての第２中間層１６を積層する方法としては、例えば化学気相成長法などの公知の方法が挙げられる。化学気相成長法としては、例えばプラズマＣＶＤ法や触媒ＣＶＤ法（別名ホットワイヤＣＶＤ法）等が挙げられる。プラズマＣＶＤ法による場合、原料ガスとしては例えばＳｉＨ_４とＨ_２との混合ガスを用いることができる。

ｐ型非晶質系半導体層１４及びｎ型非晶質系半導体層１７を積層する方法としても、真性非晶質系半導体層の積層と同様の、化学気相成長法などの公知の方法により製膜することができる。プラズマＣＶＤ法による場合、原料ガスとしては、ｐ型非晶質系半導体層１４においては、例えばＳｉＨ_４とＨ_２とＢ_２Ｈ_６との混合ガスを用いることができる。ｎ型非晶質系半導体層１７においては、例えばＳｉＨ_４とＨ_２とＰＨ_３との混合ガスを用いることができる。

低ドープｎ型非晶質系半導体層としての第２中間層１６も、ｎ型非晶質系半導体層１７と同様に、化学気相成長法などの公知の方法により製膜することができる。低ドープｎ型非晶質系半導体層は、ｎ型非晶質系半導体層１７よりもドーパント量を少なくすることにより形成することができる。例えば、ＳｉＨ_４とＰＨ_３とを含む混合ガスを用いたプラズマＣＶＤ法により形成する場合、ＳｉＨ_４を基準としたドーパントとしてのＰＨ_３の導入量を１０００ｐｐｍ以下として製膜することにより、低ドープｎ型非晶質系半導体層を得ることができる。また、この低ドープｎ型非晶質系半導体層を製膜する際の上記ＰＨ_３の導入量（濃度）は、ｎ型非晶質系半導体層１７を製膜する際の導入量（濃度）の１／１００以上１／５以下とすることができる。

第１透明導電膜１５及び第２透明導電膜１８を積層する方法としては、例えばスパッタリング法、真空蒸着法、イオンプレーティング法（反応性プラズマ蒸着法）等を挙げることができるが、スパッタリング法及びイオンプレーティング法によることが好ましい。スパッタリング法は、膜厚制御性等に優れ、また、イオンプレーティング法等に比べて低コストで行うことができる。一方、イオンプレーティング法によれば、欠陥の発生を抑制した製膜を行うことができる。

［バリア層積層工程（ｂ）：ＳＴＥＰ（ｂ）］
バリア層積層工程（ｂ）においては、層構造体１１の外面に、好ましくはスパッタリングにより、銀合金から形成されるバリア層２０を積層する（図３（ａ）参照）。なお、層構造体１１の最外層は、第１透明導電膜１５あるいは第２透明導電膜１８である（図３においては図示しない）。バリア層２０を積層するためのスパッタリングは、バリア層２０の組成からなるスパッタリングターゲットを用いて行うことができる。また、バリア層２０を構成する各元素のスパッタリングターゲットを用い、放電量を制御して同時にスパッタリングすることにより製膜してもよい。

バリア層２０は、好ましくは銀合金から形成されている。バリア層２０を形成する銀合金としては、銀を主成分とする限り特に限定されず、銀以外の成分として、金、銅、ニッケル、白金、パラジウム、ガリウム、チタン、モリブデン、クロム、アルミニウム等を含むことができる。このバリア層２０により、加熱処理の際の銅の拡散を効果的に防ぐことなどができる。

上記バリア層２０を形成する銀合金は、主成分である銀（Ａｇ）に加えて、パラジウム（Ｐｄ）及びガリウム（Ｇａ）の少なくとも一種と、銅（Ｃｕ）とを含むことが好ましい。このような成分を含むバリア層２０が、各メッキ層と透明導電膜との間の良好なバリア性を発揮し、第２メッキ層２３中の銅の透明導電膜との接触による酸化を抑えることができる。一方、このような組成を有するバリア層２０自体は、酸化による抵抗上昇が小さい。また、このバリア層２０は、第２メッキ層２３を形成する銅の拡散も抑制することができる。

バリア層２０は、上述のように、好ましくはＡｇを主成分とし、Ｐｄ及びＧａの少なくとも一種並びにＣｕが添加されてなるＡｇ−Ｐｄ−Ｃｕ系又はＡｇ−Ｇａ−Ｃｕ系銀合金から形成される。バリア層２０におけるＡｇの含有量としては、例えば９０原子％以上９９原子％以下とすることができる。バリア層２０におけるＰｄの含有量としては、例えば０．２原子％以上５原子％以下とすることができる。バリア層２０におけるＧａの含有量としては、例えば０．２原子％以上５原子％以下とすることができる。バリア層２０はＰｄ及びＧａの両方を含有しても良く、Ｐｄ及びＧａの合計の含有量としては、例えば０．２原子％以上５原子％以下とすることができる。バリア層２０におけるＣｕの含有量としては、例えば０．１原子％以上５原子％以下とすることができる。バリア層２０がこのような組成の銀合金から形成されていることにより、より良好なバリア性等を発揮することができる。なお、実施例で用いたフルヤ金属社のＡＰＣ−ＴＲターゲットは上記組成を満たすＡｇ−Ｐｄ−Ｃｕ系合金である。なお、バリア層２０には、本発明の効果を阻害しない範囲で、その他の成分が含有されていてもよい。

バリア層２０の平均厚みとしては、特に限定されないが、下限として例えば１０ｎｍが好ましく、２０ｎｍがより好ましく、３０ｎｍがさらに好ましい。一方、この上限としては、３００ｎｍが好ましく、１５０ｎｍがより好ましく、１００ｎｍがさらに好ましい。バリア層２０の平均厚みが上記下限未満の場合は、十分なバリア性を発現できない場合がある。逆に、バリア層２０の平均厚みが上記上限を超える場合は、製造工程において不要な部分の除去（エッチバック）が容易ではなくなるなど、生産性が低下する。

［第１加熱工程（ｈ−１）：ＳＴＥＰ（ｈ−１）］
第１加熱工程（ｈ−１）においては、バリア層２０が積層された層構造体１１（図３（ａ）参照）を１５０℃以上２５０℃以下で加熱（アニーリング）する。このようなアニーリングを行うことで、第１中間層１３や第２中間層１６のパッシベーション能力、第１透明導電膜１５や第２透明導電膜１８の特性等が向上し、光発電素子、特にヘテロ接合型の光発電素子の出力特性を高めることができる。

第１加熱工程における加熱温度の下限は、１８０℃が好ましい。一方、この上限は、２２０℃が好ましい。また、処理時間としては１０分以上１時間以下とすることができる。この加熱処理は公知の装置等を用いて行うことができる。

［レジスト膜積層工程（ｃ）：ＳＴＥＰ（ｃ）］
レジスト膜積層工程（ｃ）においては、バリア層２０の外面の一部にレジスト膜２１を積層する（図３（ｂ）参照）。レジスト膜２１は、マスク、メッキレジスト等とも称されるものであり、レジスト膜２１が積層されていない部分が、集電極が形成される部分となる。レジスト膜２１は、例えばインクジェット印刷により形成することができる。レジスト膜２１を形成する材料としては、特に限定されず、一般的に使用される無機材料や有機材料を用いることができる。レジスト材料としては、インクジェット印刷によりレジスト膜２１を形成する場合、パラフィンろうを用いることが好ましい。加熱した溶融状態のパラフィンろうをインクジェット印刷によりバリア層２０表面に印刷すると、印刷後パラフィンろうがバリア層２０表面で硬化する。これにより、側面が急こう配であるレジスト膜２１を効率的に形成することができる。また、パラフィンろうで形成されたレジスト膜２１は、除去も容易に行うことができる。なお、レジスト膜２１は、その他の例えばフォトレジスト材料等で形成してもよい。

［メッキ層積層工程（ｄ）：ＳＴＥＰ（ｄ）］
メッキ層積層工程（ｄ）は、メッキ処理により、バリア層２０の外面の露出部分にメッキ層を積層する工程である。このメッキ層は、単層であってもよいが、複層であることが好ましく、ニッケル、クロム、銀又はこれらの合金から形成される第１メッキ層２２、及び銅又は銅合金から形成される第２メッキ層２３が、バリア層２０に対してこの順に積層されていることが好ましい。さらに、第２メッキ層２３の外面に錫又は錫合金から形成される第３メッキ層２４が積層されていることがより好ましい。以下、メッキ層がこの三層構造である場合における製造方法について説明する。

［第１メッキ層積層工程（ｄ−１）］
第１メッキ層積層工程（ｄ−１）においては、メッキ処理により、バリア層２０の外面の露出部分にニッケル、クロム、銀又はこれらの合金から形成される第１メッキ層２２を積層する（図３（ｃ）参照）。これらの金属のメッキは、比較的中性領域でのメッキ浴により行うことができる。この工程（ｄ−１）に用いられるメッキ液のｐＨは、例えば５以上７以下の弱い酸性領域とすることができる。これにより、バリア層２０が剥がれることなく、この外面を第１メッキ層２２で被覆することができる。ニッケルメッキは、例えばワット浴等の公知により行うことができる。クロムメッキは、例えば硬質クロムメッキ等の公知の方法により行うことができる。銀メッキは、例えばシアン化銀メッキ浴等の公知の方法により行うことができる。

第１メッキ層２２におけるニッケル、クロム、銀又はこれらの組み合わせの含有量の下限としては、例えば８０質量％であり、９５質量％が好ましく、９９質量％がより好ましい。この上限は、１００質量％であってよい。但し、本発明の効果を阻害しない範囲で、第１メッキ層２２には、上記成分以外の他の成分が含有されていてもよい。なお、経済性や環境問題等の点からは、第１メッキ層２２は、ニッケルを主成分として含むことが好ましく、実質的にニッケルのみから形成された層であることが好ましい。

第１メッキ層２２の平均厚みとしては特に限定されないが、この下限としては、０．０５μｍが好ましく、０．１μｍがより好ましく、０．２μｍがさらに好ましく、０．５μｍがよりさらに好ましく、１μｍがよりさらに好ましい。一方、この上限としては、５μｍが好ましく、３μｍがより好ましく、２μｍがさらに好ましい。第１メッキ層２２の平均厚みが上記下限未満の場合は、第１メッキ層２２が十分にバリア層２０を被覆することができず、第２メッキ層２３の形成の際に、バリア層２０の剥離が生じやすくなるおそれがある。一方、第１メッキ層２２の平均厚みが上記上限を超える場合は、コスト高や生産性の低下につながるおそれがある。

［第２メッキ層積層工程（ｄ−２）］
第２メッキ層積層工程（ｄ−２）においては、メッキ処理により、上記第１メッキ層２２の外面に銅又は銅合金から形成される第２メッキ層２３を積層する（図３（ｄ）参照）。このいわゆる銅メッキは、硫酸塩浴等、公知の方法により行うことができる。なお、バリア層２０を第１メッキ層２２で被覆しているため、強酸性の硫酸塩浴等を行っても、バリア層２０の剥離は生じ難い。従って、強酸性（例えばｐＨ１〜２等）の硫酸塩浴等により、短時間で生産性高く第２メッキ層２３を形成することができる。

なお、銅メッキ反応の標準電極電位（＋０．３４Ｖ）は、水素（０Ｖ）より貴な電位である。硫酸銅のみの溶液では加水分解が起きやすく、また高い電源電圧が必要となる。そこで、メッキ液の電導性の向上や陽極の溶解促進、加水分解の防止のために高濃度の硫酸が加えられており、銅メッキ液は強酸性を示す。一方、水素に比べ卑な標準電極電位（−０．２３Ｖ）であるニッケルメッキ反応の場合、水の電気分解により水素が発生しやすい。ｐＨは低すぎると水素イオン濃度が高くなり、水素がより発生しやすくなる。これが、ニッケルメッキ液で硫酸銅メッキ液のような強酸性のメッキ液が存在しない理由である。

第２メッキ層２３におけるＣｕの含有量の下限としては、例えば８０質量％であり、９５質量％が好ましく、９９質量％がより好ましい。この上限は、１００質量％であってよい。但し、本発明の効果を阻害しない範囲で、第２メッキ層２３には、Ｃｕ以外の他の成分が含有されていてもよい。

第２メッキ層２３の平均厚みとしては、特に限定されないが、例えば１μｍ以上５０μｍ以下とすることができる。第２メッキ層２３の平均厚みの下限は、４μｍがより好ましく、１０μｍがさらに好ましく、１５μｍがよりさらに好ましい。また、この上限は、３０μｍがより好ましい。第２メッキ層２３の平均厚みが上記下限未満の場合は、十分な導電性や集電性等を発揮できない場合がある。逆に、第２メッキ層２３の平均厚みが上記上限を超える場合は、コスト高や生産性の低下につながるおそれがある。また、平均厚みが上記上限を超えると、集電極の剥離が生じやすくなるおそれがある。

［第３メッキ層積層工程（ｄ−３）］
第３メッキ層積層工程（ｄ−３）においては、メッキ処理により、第２メッキ層２３の外面に第３メッキ層２４（被覆層）を積層する（図３（ｅ）参照）。このメッキ処理は、公知の方法により行うことができ、例えば錫メッキを行う場合、硫酸塩浴などにより行うことができる。

第３メッキ層２４（被覆層）により第２メッキ層２３表面の酸化を防ぐことができる。第３メッキ層２４は、通常金属から形成されている。第３メッキ層２４を形成する金属としては、特に限定されないが、第３メッキ層２４が主成分として錫（Ｓｎ）を含むことが好ましい。Ｓｎは光反射率が高いため、例えば第１透明導電膜１５の外面で反射した光が、第３メッキ層２４の裏面（内面）で再度反射しやすく、光の取り込み量を増やすことができる。また、Ｓｎを第３メッキ層２４に用いることで、はんだの濡れ性を高めることなどができる。第３メッキ層２４におけるＳｎの含有量の下限としては、例えば８０質量％であり、９５質量％が好ましく、９９質量％がより好ましい。この上限は、１００質量％であってよい。但し、本発明の効果を阻害しない範囲で、第３メッキ層２４には、Ｓｎ以外の他の成分が含有されていてもよい。

第３メッキ層２４の平均厚みとしては、特に限定されないが、例えば０．５μｍ以上５μｍ以下とすることができる。第３メッキ層２４の平均厚みが上記下限未満の場合は、十分な機能を発現できない場合がある。逆に、第３メッキ層２４の平均厚みが上記上限を超える場合は、コスト高や生産性の低下につながるおそれがある。

［レジスト膜除去工程（ｅ）：ＳＴＥＰ（ｅ）］
レジスト膜除去工程（ｅ）においては、レジスト膜２１を除去する（図３（ｆ）参照）。このレジスト膜２１の除去は、酸溶液やアルカリ溶液等を用いて行うことができる。レジスト膜２１がパラフィンろうから形成されている場合、例えば水酸化カリウム水溶液により効率的にレジスト膜２１を除去することができる。この水酸化カリウム水溶液の濃度としては、例えば１質量％以上５質量％以下程度である。

［バリア層除去工程（ｆ）：ＳＴＥＰ（ｆ）］
バリア層除去工程（ｆ）においては、レジスト膜２１が除去された領域、すなわち第１メッキ層２２等が積層されていない領域のバリア層２０を除去（エッチバック）する（図３（ｇ）参照）。これにより、集電極２５が形成される。バリア層２０の除去は、バリア層２０を溶解可能なエッチング液により行うことができる。このようなエッチング液としては、例えばリン酸系水溶液等を挙げることができる。バリア層２０のエッチング液としては、リン酸の含有量が５０質量％以上７０％以下、硝酸の含有量が０．１質量％以上９．９質量％以下、酢酸の含有量が１０質量％以上３０質量％以下、フッ化アンモニウムの含有量が０．１質量％以上２．０質量％以下の水溶液が好ましい。

なお、このような工程によって得られた図３（ｇ）に示す集電極２５は、底面よりも上面がやや広く、側面が凹状にやや湾曲した形状となっている。このような形状である場合、透明導電膜外面で反射した光が、集電極２５の側面等で再度反射し、透明導電膜内へ入射しやすくなる。これにより、光の取り込み量を増やすことができる。

形成される複数の線状の集電極２５は、互いに平行に配設されている。集電極２５の線幅の下限としては、例えば５μｍが好ましく、１０μｍがより好ましい。一方、この線幅の上限としては、例えば１００μｍが好ましく、５０μｍがより好ましい。集電極２５の線幅を上記範囲とすることで、光取り込み量を増やしつつ、導電性を確保することができる。

集電極２５のピッチ（隣接する集電極２５の中心間の距離）としては特に限定されないが、下限として、０．５ｍｍが好ましく、１ｍｍがより好ましい。一方、この上限としては、１０ｍｍが好ましく、５ｍｍがより好ましい。集電極２５のピッチを上記範囲とすることで、光取り込み量を増やしつつ、集電性を確保することができる。

［導電性ペースト接触工程（ｇ）：ＳＴＥＰ（ｇ）］
導電性ペースト接触工程（ｇ）は、配線形成用の導電性ペーストを層構造体１１に接触させる工程である。本実施形態においては、具体的には、導電性ペースト２６を貫通孔１９に充填する（図４参照）。その他、導電性ペーストを透明導電膜１５、１８の表面に積層してもよい。この導電性ペーストとしては、特に限定されず、銀ペースト等の公知のものを用いることができる。また、貫通孔１９への充填方法としても特に限定されず、スクリーン印刷、インクジェット印刷等の印刷法などにより行うことができる。

［第２加熱工程（ｈ−２）］
第２加熱工程（ｈ−２）は、層構造体１１を導電性ペースト２６と共に１００℃以上１５０℃未満で加熱する工程である。この加熱により、貫通孔１９に充填された導電性ペーストが乾燥及び固化し、ビア導体２９となる。加熱温度が上記下限未満である場合、十分に導電性ペーストを乾燥させることができず、良好な出力特性を有する光発電素子を得ることができない。また、加熱温度が上記上限を超える場合、加熱により集電極２５に生じる内部応力が大きくなり、密着性が低下し、集電極２５の剥がれが生じやすくなる。この集電極の剥がれは、集電極２５が細くかつ高くなるほど生じやすく、また、集電極２５を多層にするほど生じやすくなる。従って、出力特性を高めるべく、集電極２５を細くし、又は、集電極２５を多層にする場合、本発明の利点をより十分に享受することができる。この加熱温度の下限としては、１２０℃が好ましい。一方、この加熱温度の上限としては１４０℃が好ましい。また、第２加熱工程における処理時間としては１０分以上１時間以下とすることができる。

このようにして得られるビア導体２９の一方の外面は、第１透明導電膜１５の外面よりも突出しており、ビア導体２９の他方の外面は、第２透明導電膜１８の外面よりも突出している。ビア導体２９において、第２透明導電膜１８側に突出している部分が、表面側集電極の端子２８となる。なお、裏面側の第２透明導電膜１８には絶縁溝２７が形成されており、これによりビア導体２９（表面側の集電極の端子２８）は、裏面側の集電極２５と絶縁された状態となっている。絶縁溝２７の形成は任意の方法及び任意のタイミングで行うことができる。また、第１透明導電膜１５の外面の複数の線状の集電極２５は、ビア導体２９と電気的に接触しており、これにより、ビア導体２９が表面側の集電極２５の端子２８として機能する。

このような工程を経て得られる光発電素子３０において、光入射面は、第１透明導電膜１５側であってもよいし、第２透明導電膜１８側であってもよい。両面から受光するように使用してもよい。光発電素子３０は、通常、複数を直列に接続して使用される。複数の光発電素子３０を直列接続して使用することで、発電電圧を高めることができる。

＜他の実施形態＞
本発明は上述した実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲でその構成を変更することもできる。例えば、ヘテロ接合型の層構造体においては、第１中間層や第２中間層を設けなくてもよく、ｐ型の結晶半導体基板を用いてもよい。また、ヘテロ接合型の光発電素子以外の光発電素子の製造に本発明を適用してもよい。さらには、導電性ペーストを用いて、ビア導体以外の配線を形成することもできる。このような配線としては、例えばバスバー電極などが挙げられる。また、バリア層は、純銀層等、銀合金層以外であってもよいし、メッキ層は、１層、２層、又は４層以上であってもよい。

以下、実施例及び比較例を挙げて、本発明の内容をより具体的に説明する。なお、本発明は以下の実施例に限定されるものではない。

［メッキ処理の際にバリア層が剥がれにくい集電極の層構造の検討］
＜参考例１＞
第１透明導電膜／ｐ型非晶質系シリコン層／第１真性非晶質系シリコン層／ｎ型結晶シリコン基板／第２真性非晶質系シリコン層／ｎ型非晶質系シリコン層／第２透明導電膜からなる層構造体を作成した。ｎ型結晶シリコン基板は、両面に無数のピラミッド形状を有する微細な凹凸構造（テクスチャー構造）が形成された単結晶基板を用いた。この凹凸構造は、約３質量％の水酸化ナトリウムを含むエッチング液に基板材料を浸漬し、基板材料の（１００）面を異方性エッチングすることにより形成した。また、各シリコン層は、プラズマＣＶＤ法により積層した。各透明導電膜は、酸化錫を３質量％含有した酸化インジウム（ユミコア社のスパッタリングターゲット）を用いて、スパッタリングにより積層した。なお、ｐ型非晶質系シリコン層、第１真性非晶質系シリコン層、ｎ型結晶シリコン基板、第２真性非晶質系シリコン層、及びｎ型非晶質系シリコン層は、それぞれｐ型非晶質系半導体層、第１中間層、ｎ型結晶半導体基板、第２中間層、及びｎ型非晶質系半導体層に対応する。

次いで、以下の方法により、第１透明導電膜及び第２透明導電膜外面に、複数の線状の集電極（線幅３０μｍ、ピッチ２ｍｍ）を形成した。まず、フルヤ金属社のＡＰＣ−ＴＲターゲットを用い、層構造体の両面にスパッタリングにより平均厚み５０ｎｍの金属膜（バリア層）を形成した。なお、上記ターゲット、すなわち、形成したこの金属膜は、銀を主成分とするＡｇ−Ｐｄ−Ｃｕ系合金である。次に、パラフィンろうを用い、金属膜上にインクジェット印刷によりメッキのためのレジスト膜を形成した。次いで、露出した金属膜上に、メッキ処理により平均厚み１μｍのニッケルメッキ層（第１メッキ層）を形成した。なお、このメッキ処理には、ｐＨ５．５のＮｉメッキ液を用いた。次いで、ニッケルメッキ層上に、メッキ処理により平均厚み２０μｍの銅メッキ層（第２メッキ層）を形成した。なお、このメッキ処理には、ｐＨ１のＣｕメッキ液を用いた。次いで、銅メッキ層上に、メッキ処理により平均厚み１μｍの錫メッキ層（第３メッキ層：被覆層）を形成した。次いで、２５℃の３質量％水酸化カリウム溶液に１分間浸漬させることにより、レジスト膜であるパラフィンろうを除去した。次いで、リン酸系水溶液に１０秒浸漬させることにより、露出部分の金属膜を除去した。その後、２００℃３０分のアニール処理を行った。これにより、参考例１の光発電素子を得た。なお、銅メッキ層（第２メッキ層）の形成の際には、金属膜（バリア層）の剥がれは生じなかった。

＜参考例２〜４、比較参考例１〜２＞
ニッケルメッキ層（第１メッキ層）の平均厚さ及び銅メッキ層（第２メッキ層）の平均厚さを表１に記載のとおりとしたこと以外は参考例１と同様にして、参考例２〜４、比較参考例１〜２の光発電素子をそれぞれ得た。

上記各参考例１〜４及び比較参考例１〜２の結果を以下の表にまとめて示す。

比較参考例１、２のように、第１メッキ層を設けず、バリア層に直接第２メッキ層（Ｃｕ層）を積層した場合は、バリア層の剥がれが生じ、第２メッキ層を厚くした場合にこれは顕著になる。幅の狭い配線（線状の集電極）を高く形成する、すなわち厚い銅メッキを施すことにより剥がれやすくなると言える。これに対し、参考例１〜４のように、バリア層に第１メッキ層（Ｎｉ層）を設け、この上に第２メッキ層（Ｃｕ層）を積層することで、バリア層の剥がれを防ぐことができることがわかる。第１メッキ層によって、バリア層が強酸性であるＣｕメッキ液から保護されるためであるといえる。なお、これらは、強酸性のメッキ液を用いた場合の、製造段階でのバリア層の剥がれ難さを検討したものである。例えば、銅メッキを弱酸性のメッキ液を用いて行うことで、ニッケルメッキ層を設けなくとも、バリア層の剥がれを抑えて銅メッキ層を形成することができる。但し、この場合、後述のように積層に時間がかかり、生産性が低下する。

［集電極の接触抵抗の検討］
＜参考例５、比較参考例３＞
ニッケルメッキ層（第１メッキ層）の平均厚さ及び銅メッキ層（第２メッキ層）の平均厚さを表２に記載のとおりとしたこと以外は参考例１と同様にして、参考例５、比較参考例３の光発電素子をそれぞれ得た。各光発電素子を３サンプルずつ作製し、集電極の接触抵抗を測定した。測定結果を表２及び図５に示す。

参考例５と比較参考例３とは、メッキ層の合計の厚さは同じである。ニッケルの方が銅よりも電気抵抗率が大きいにも拘わらず、Ｎｉ層（第１メッキ層）を設けた参考例５の方が接触抵抗が低いことがわかる。これは、第１メッキ層によりバリア層が銅メッキ液から保護され、ダメージが受けにくくなっていることによると考えられる。

また、弱酸性のメッキ液を用いてバリア層の表面に直接銅層を形成する場合と比べて、強酸性のメッキ液を用いることで、銅層（第２メッキ層）の積層時間を約１０分の１に短縮できることが確認できた。第１メッキ層を積層する工程を考慮しても、弱酸性のメッキ液を用いてバリア層の表面に直接銅層を形成する場合と比べて、全体のメッキ処理時間を約５分の１に短縮できた。

［剥がれにくい加熱温度の検討］
＜参考例６〜９、比較参考例４〜７＞
ニッケルメッキ層（第１メッキ層）、銅メッキ層（第２メッキ層）及び錫メッキ層（被覆層）の平均厚さをそれぞれ表３に記載の通りとし、集電極形成後、表３に記載の温度で加熱（アニール）処理したこと以外は参考例１と同様にして、参考例６〜９、及び比較参考例４〜７の光発電素子を得た。加熱処理前後での密着性を以下の方法にて評価した。

粘着テープ（積水化学工業の包装用オリエンスパットテープ）を集電極表面に貼り、その後粘着テープを剥がしたときの、集電極の状態を以下の基準で評価した。評価結果を表３に示す。
Ａ：集電極の剥がれ及び傷つき無し
Ｂ：集電極に傷がついた、又は１本の集電極が剥がれた
Ｃ：複数の集電極が剥がれた

表３に示されるように、１６０℃以上で加熱処理すると、集電極が剥がれやすくなる一方、１６０℃未満の場合は、集電極は十分に密着していることが分かる。

＜実施例１＞
貫通孔を形成した基板を用いたこと、バリア層（金属膜）形成後レジスト膜形成前に２００℃３０分で加熱処理したこと、集電極形成後、貫通孔に銀ペーストを充填したこと、及び上記充填後に１４０℃３０分で加熱処理を行ったこと以外は参考例１と同様にして光発電素子を得た。得られた光発電素子の短絡電流（Ｉ_ＳＣ）、開放電圧（Ｖ_ＯＣ）、フィルファクター（ＦＦ）、変換効率（Ｅｆｆ）、直列抵抗（Ｒｓ）及び並列抵抗（Ｒｓｈ）を計測した。測定結果を表４に示す。

表４に示されるように、実施例１の光発電素子は十分な光電変換特性を有することが分かる。すなわち、１４０℃３０分の加熱処理でも、導電性ペーストは十分に乾燥し、良好な出力特性を発揮できることがわかる。

ここで、本明細書における各層又は膜の測定方法について説明する。金属膜等の厚さは、各層又は膜の面に対して垂直方向の厚みをいう。なお、平均厚さとは、任意に選んだ１０カ所の厚さの平均値とする。具体的に仮想的な基板５０を示した図６により説明する。図６の基板５０は、平滑部５１と凹凸部５２とを両方有する。例えば透過型電子顕微鏡（ＴＥＭ）を用いることで、層５３の基板５０（平滑部５１）の平面に対して垂直な厚さｔ、及び基板５０（凹凸部５２）の斜面に垂直な厚さｔ’、並びに凹凸部５２の斜面の角度αをそれぞれ測定することができる。平滑部５１に積層された層５３の厚さはｔである。凹凸部５２に積層された層５３の厚さはｔ’である。三角関数からｔ’＝ｔ×ｃｏｓαが成り立つ。

本発明は、太陽光発電装置の製造などに好適に用いることができる。

１１層構造体
１２結晶半導体基板
１３第１中間層
１４ｐ型非晶質系半導体層
１５第１透明導電膜
１６第２中間層
１７ｎ型非晶質系半導体層
１８第２透明導電膜
１９貫通孔
２０バリア層
２１レジスト膜
２２第１メッキ層
２３第２メッキ層
２４第３メッキ層
２５集電極
２６導電性ペースト
２７絶縁溝
２８端子
２９ビア導体
３０光発電素子
５０基板
５１平滑部
５２凹凸部
５３層

Claims

最外に存在する透明導電膜を有し、光照射により起電力が生じる層構造体を用意する工程、
上記透明導電膜の外面に、金属から形成されるバリア層を積層する工程、
上記バリア層の外面の一部にレジスト膜を積層する工程、
メッキ処理により、上記バリア層の外面の露出部分にメッキ層を積層する工程、
上記レジスト膜を除去する工程、
上記レジスト膜が除去された領域の上記バリア層を除去する工程、及び
配線形成用の導電性ペーストを上記層構造体に接触させる工程
をこの順に備え、
上記レジスト膜積層工程前に、上記層構造体を１５０℃以上２５０℃以下で加熱する工程、及び
上記導電性ペースト接触工程後に、上記層構造体を上記導電性ペーストと共に１００℃以上１５０℃未満で加熱する工程
をさらに備える光発電素子の製造方法。
上記層構造体が、厚さ方向に形成された貫通孔を有し、
上記導電性ペースト接触工程において、上記導電性ペーストを上記貫通孔に充填する請求項１に記載の光発電素子の製造方法。
上記バリア層積層工程をスパッタリングにより行い、上記バリア層を銀合金により形成する請求項１又は請求項２に記載の光発電素子の製造方法。
上記バリア層を形成する銀合金が、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含む請求項３に記載の光発電素子の製造方法。
上記メッキ層積層工程が、
ニッケル、クロム、銀又はこれらの合金から形成される第１メッキ層を積層する工程、及び
銅又は銅合金から形成される第２メッキ層を積層する工程
をこの順に備える請求項１から請求項４のいずれか１項に記載の光発電素子の製造方法。
上記メッキ層積層工程が、
第２メッキ層の外面に、錫又は錫合金から形成される第３メッキ層を積層する工程
をさらに備える請求項５に記載の光発電素子の製造方法。
上記層構造体が、ｐ型又はｎ型の結晶半導体基板と、この結晶半導体基板の一方の面側に以下の順で積層される第１中間層及びｐ型非晶質系半導体層と、上記結晶半導体基板の他方の面側に以下の順で積層される第２中間層及びｎ型非晶質系半導体層とをさらに有し、
上記第１中間層が、真性非晶質系半導体から形成され、
上記第２中間層が、真性非晶質系半導体、又は上記ｎ型非晶質系半導体層を形成するｎ型非晶質系半導体より電気抵抗率の高いｎ型非晶質系半導体から形成されている請求項１から請求項６のいずれか１項に記載の光発電素子の製造方法。