JP2018027603A - 電子装置の製造方法 - Google Patents

Abstract

【課題】トレンチの内部を含む領域に犠牲層を形成し、その後に犠牲層をエッチングによって除去して電子装置を製造する際に、犠牲層のエッチング処理時間を従来よりも短縮して電子装置の生産性を向上させる。【解決手段】この電子装置の製造方法は、シリコン層１３にトレンチ１３ａを形成する工程（ａ）と、トレンチ１３ａの内部を含む領域に、空洞３１ａを有する犠牲層３１及び３２を形成する工程（ｂ）と、犠牲層３１及び３２をエッチングする工程（ｃ）とを含む。【選択図】図１１

Description

本発明は、振動子、センサー、又は、アクチュエーター等の機能素子を備えるＭＥＭＳ（Micro Electro Mechanical Systems）等の電子装置の製造方法に関する。

例えば、シリコンＭＥＭＳ等の電子装置の製造において、シリコン基板等に形成されたトレンチ（溝）の内部を含む領域に犠牲層が埋め込まれ、その後、エッチングによって犠牲層が除去される場合がある。深いトレンチに埋め込まれた犠牲層のエッチング処理には長時間を要するので、エッチング処理時間の短縮が要望されている。

関連する技術として、特許文献１には、基板と、基板の一面上に設けられたセンシング部としての薄膜構造部とを備えるセンサーの製造方法が開示されている。特許文献１の図１２に示されているように、シリコン基板１０にトレンチ１４が形成され、トレンチ１４を埋めるようにシリコン基板１０の一面上に、ＰＥ−ＣＶＤやＬＰ−ＣＶＤ等により、犠牲層としてのシリコン酸化膜１１及び１１ａが形成される。その後、トレンチ１４内のシリコン酸化膜１１ａ、及び、シリコン基板１０の一面側のシリコン酸化膜１１が、エッチングによって除去される。

特開２００３−１３０７０２号公報（段落０００１、０１０６−０１０７、０１１７、図１２）

しかしながら、特許文献１におけるように、ＰＥ−ＣＶＤやＬＰ−ＣＶＤ等によってトレンチを埋めるように犠牲層を形成すると、トレンチの深さ方向に犠牲層のエッチング処理を進行させる必要があるので、エッチング処理時間が増大してしまう。犠牲層のエッチング処理時間が増大すると、電子装置の生産性の低下や、除去しない他の層のエッチング耐性が問題となる。

本発明の幾つかの態様は、トレンチの内部を含む領域に犠牲層を形成し、その後に犠牲層をエッチングによって除去して電子装置を製造する際に、犠牲層のエッチング処理時間を従来よりも短縮して電子装置の生産性を向上させることに関連している。また、本発明の幾つかの態様は、犠牲層のエッチング処理時間を短縮することにより、除去しない他の層がエッチングされ難いようにすることに関連している。

本発明の第１の態様に係る電子装置の製造方法は、シリコン層にトレンチを形成する工程（ａ）と、トレンチの内部を含む領域に、空洞を有する犠牲層を形成する工程（ｂ）と、犠牲層をエッチングする工程（ｃ）とを備える。なお、本願において、「シリコン層」とは、シリコン基板でも良いし、多層基板の表面に配置される表面シリコン層でも良い。

本発明の第１の態様によれば、トレンチの内部を含む領域に、空洞を有する犠牲層を形成することにより、犠牲層をエッチングする際に、エッチング薬液が犠牲層の空洞に流れ込み、エッチングが横方向（トレンチの深さ方向に直交する方向）にも進行するので、犠牲層に空洞が設けられていない場合と比較して犠牲層のエッチング処理時間を短縮し、電子装置の生産性を向上させることができる。

ここで、工程（ｂ）が、トレンチの内部を含む領域に、トレンチの深さ方向に沿って延在する空洞を有する犠牲層を形成することを含んでも良い。それにより、犠牲層をエッチングする際に、エッチング薬液がトレンチの深さ方向に行き渡るので、犠牲層のエッチング処理時間をさらに短縮することができる。

また、工程（ｂ）が、シリコン層の表面を熱酸化することにより、トレンチの内壁を含むシリコン層の表面に、犠牲層の一部を構成して犠牲層の空洞に通じる開口を有する第１のシリコン酸化膜を形成する工程（ｂ１）と、第１のシリコン酸化膜上に、ＣＶＤ法によって、犠牲層の一部を構成する第２のシリコン酸化膜を形成することにより、第１のシリコン酸化膜の開口を封止する工程（ｂ２）とを含んでも良い。それにより、犠牲層の空洞に通じる第１のシリコン酸化膜の開口が第２のシリコン酸化膜によって確実に封止されて、第２のシリコン酸化膜の主面が平坦になる。

その場合に、電子装置の製造方法が、工程（ｂ）と工程（ｃ）との間に、第２のシリコン酸化膜の一部の領域上に他の層を形成する工程（ｄ）をさらに備えても良い。他の層を形成した後に犠牲層をエッチングする場合には、犠牲層のエッチング処理時間を短縮することにより、除去しない他の層がエッチングされ難いようにすることができる。

さらに、工程（ｄ）が、第２のシリコン酸化膜を平坦化することなく、第２のシリコン酸化膜の一部の領域上に他の層を形成することを含んでも良い。ＣＶＤ法によって形成される第２のシリコン酸化膜の主面は平坦になるので、その後に第２のシリコン酸化膜を平坦化しなくても、他の層を形成する際の段差による悪影響を低減することができる。

以上において、工程（ａ）が、シリコン層の第１の領域と第２の領域との間に複数のトレンチを形成することにより、シリコン層の第３の領域を第１及び第２の領域から分離することを含み、工程（ｂ）が、シリコン層の表面を熱酸化することにより、第３の領域のシリコンが全部酸化されて生じたシリコン酸化膜を含む犠牲層を形成することを含んでも良い。それにより、複数のトレンチの内壁に形成された犠牲層が同時にエッチングされるので、犠牲層のエッチング処理時間をさらに短縮することができる。

また、シリコン層が、シリコン基板上に埋め込み酸化膜を介して形成されており、電子装置の製造方法が、工程（ａ）と工程（ｂ）との間に、埋め込み酸化膜の一部を除去する工程をさらに備えても良い。トレンチの内部を含む領域に犠牲層を形成する前に埋め込み酸化膜の一部を除去することにより、トレンチの幅を有効に活用して埋め込み酸化膜のエッチング処理時間を短縮することができる。

本発明の一実施形態に係る電子装置に設けられた振動子の例を示す平面図。 図１に示すII−IIにおける振動子の断面図。 図１に示すIII−IIIにおける振動子の断面図。 第１の実施形態に係る電子装置の製造方法の第１の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第２の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第３の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第４の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第５の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第６の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第７の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第８の工程における断面図。 第１の実施形態に係る電子装置の製造方法の第９の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第１の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第２の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第３の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第４の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第５の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第６の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第７の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第８の工程における断面図。 第２の実施形態に係る電子装置の製造方法の第９の工程における断面図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明に係る電子装置の製造方法は、振動子、センサー、又は、アクチュエーター等の機能素子を備えるＭＥＭＳ等の電子装置の製造に適用されるが、以下の実施形態においては、一例として、振動子を備える電子装置を製造する場合について説明する。

図１は、本発明の一実施形態に係る電子装置に設けられた振動子の例を示す平面図である。また、図２は、図１に示すII−IIにおける振動子の断面図であり、図３は、図１に示すIII−IIIにおける振動子の断面図である。なお、断面図において、断面の背景を示す線は省略されている。

この振動子は、シリコン基板又は多層基板を加工することによって製造される。例えば、多層基板として、ＳＯＩ（シリコン・オン・インシュレーター）基板１０を用いることができる。ＳＯＩ基板１０は、基層としてのシリコン基板１１と、埋め込み酸化膜（ＢＯＸ：buried oxide）１２と、シリコン層（表面シリコン層）１３とが、順に積層された基板である。例えば、シリコン基板１１及びシリコン層１３は、単結晶シリコンで構成され、埋め込み酸化膜１２は、シリコン酸化膜（ＳｉＯ_２）で構成される。

振動子は、シリコン基板１１と、シリコン基板１１の一部の領域に配置された埋め込み酸化膜１２と、シリコン層１３で構成された振動体２０と、振動体２０の所定の領域に配置された第１のシリコン酸化膜３１、第２のシリコン酸化膜３２、及び、駆動素子４０とを含んでいる。シリコン層１３には、トレンチ（溝）１３ａが形成されている。

振動体２０は、埋め込み酸化膜１２によって支持された固定部２１と、埋め込み酸化膜１２が除去された領域上においてトレンチ１３ａによって固定部２１以外の周囲のシリコン層１３から分離された振動腕部２２とを有している。固定部２１から延在する振動腕部２２は、アーム（腕）又はビーム（梁）とも呼ばれており、それによって、音叉型の振動体２０が形成される。図１及び図３に示す例においては、振動体２０が３つの振動腕部２２を有している。また、図２に示すように、シリコン基板１１には、振動腕部２２の下方においてキャビティー１１ａが形成されても良い。

第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２は、振動子の共振周波数の温度特性を補償する温度特性調整膜を構成している。駆動素子４０は、ポリシリコン膜４１と、第１の電極４２と、圧電体４３と、第２の電極４４と、複数の配線４５とを含んでいる。ポリシリコン膜４１は、例えば、不純物がドープされていないポリシリコンで構成され、アモルファス・ポリシリコンで構成されても良い。

本実施形態においては、ポリシリコン膜４１が、振動体２０との間で、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２からなる温度特性調整膜を覆っている。それにより、ポリシリコン膜４１は、駆動素子４０の周囲のシリコン酸化膜のエッチングから温度特性調整膜を保護することができる。

第１の電極４２及び第２の電極４４は、圧電体４３を挟むように配置されている。図１及び図３に示す例においては、３つの振動腕部２２に対応して、３組の電極（第１の電極４２及び第２の電極４４）と、３つの圧電体４３とが設けられている。複数の配線４５は、隣り合う振動腕部２２を逆相で振動させるように、３組の電極（第１の電極４２及び第２の電極４４）に電気的に接続されている。例えば、第１の電極４２及び第２の電極４４は、窒化チタン（ＴｉＮ）等で構成され、圧電体４３は、窒化アルミニウム（ＡｌＮ）等で構成され、複数の配線４５は、アルミニウム（Ａｌ）又は銅（Ｃｕ）等で構成される。

第１の電極４２と第２の電極４４との間に交流電圧が印加されると、それによって圧電体４３が伸縮して、振動腕部２２が振動する。その振動は、固有の共振周波数において大きく励起されて、振動子が負性抵抗として動作する。その結果、この振動子を用いた発振器が、主に振動腕部２２の共振周波数によって決定される発振周波数で発振する。

振動腕部２２の共振周波数の温度特性を補償するために、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２が設けられている。シリコンは、温度が高くなるにつれて共振周波数が下降する特性を有しており、一方、シリコン酸化膜は、温度が高くなるにつれて共振周波数が上昇する特性を有している。従って、シリコンの振動体２０上に第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２を順に配置することにより、振動腕部２２と第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２とで構成される複合体の共振周波数の温度特性をフラットに近付けることができる。

＜製造方法１＞
次に、本発明の第１の実施形態に係る電子装置の製造方法について、図４〜図１２を参照しながら説明する。図４〜図１２は、本発明の第１の実施形態に係る電子装置の製造方法の第１〜第９の工程における断面図である。以下においては、一例として、振動体２０に１つの振動腕部２２が設けられる場合について説明するが、振動体２０に複数の振動腕部２２が設けられても良い。

まず、準備工程において、シリコン基板又は多層基板が用意される。図４に示す例においては、シリコン基板１１と、埋め込み酸化膜１２と、シリコン層１３とが順に積層されたＳＯＩ（シリコン・オン・インシュレーター）基板１０が用いられる。あるいは、シリコン基板上にシリコン酸化膜を形成し、シリコン酸化膜上にシリコン層を形成して、多層基板を作製しても良い。

第１の工程において、図４に示すように、ＳＯＩ基板１０のシリコン層１３にトレンチ（溝）１３ａが形成される。例えば、シリコン層１３上にフォトリソグラフィー法によってレジストを設けて、レジストをマスクとしてシリコン層１３をエッチングすることにより、振動腕部２２を固定部２１（図２）以外の周囲のシリコン層１３から分離するトレンチ１３ａが形成される。

次に、第２の工程において、図５に示すように、シリコン層１３の表面を熱酸化することにより、トレンチ１３ａ（図４）の内壁を含むシリコン層１３の表面に、犠牲層の一部を構成する第１のシリコン酸化膜３１が形成される。第１のシリコン酸化膜３１は、トレンチ１３ａの内壁間に空洞（隙間）３１ａを有しており、さらに、空洞３１ａに通じる開口を主面（図中の上面）に有している。

次に、第３の工程において、図６に示すように、第１のシリコン酸化膜３１上に、ＣＶＤ（chemical vapor deposition：化学蒸着）法によって、犠牲層の一部を構成する第２のシリコン酸化膜３２を形成することにより、第１のシリコン酸化膜３１の開口が封止される。ＣＶＤ法としては、プラズマＣＶＤ法が適している。

それにより、犠牲層の空洞３１ａ（図５）に通じる第１のシリコン酸化膜３１の開口が第２のシリコン酸化膜３２によって確実に封止されて、第２のシリコン酸化膜３２の主面（図中の上面）が平坦になる。第１のシリコン酸化膜３１の開口の幅が狭いので、第２のシリコン酸化膜３２の主面には、窪みが殆ど発生しない。

このようにして、第２の工程及び第３の工程において、トレンチ１３ａの内部を含む領域に、空洞３１ａを有する犠牲層が形成される。特に、トレンチ１３ａの深さ方向に沿って延在する空洞３１ａを有する犠牲層を形成することが望ましい。なお、犠牲層の一部は、トレンチ１３ａの上方にはみ出しても良い。

次に、第４の工程において、図７に示すように、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２に、振動腕部２２又は振動体２０に達するトレンチ３０ａが形成される。例えば、振動腕部２２又は振動体２０の主面の少し内側に最小限のアライメント余裕を設けてトレンチ３０ａが形成される。トレンチ３０ａの幅は、例えば、０．５μｍ程度と小さくすることができる。

次に、第５の工程において、図８に示すように、第２のシリコン酸化膜３２の一部の領域上に他の層が形成される。他の層は、金属配線等の導電膜、絶縁膜、又は、レジスト等を含んでも良いが、本実施形態においては、駆動素子４０（図３）の一部を構成するポリシリコン膜４１が形成される。ポリシリコン膜４１は、例えば、不純物がドープされていないポリシリコンで構成される。

具体的には、まず、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２のトレンチ３０ａ（図７）を埋めるポリシリコン膜が、ＣＶＤ法によって形成される。その後、ポリシリコン膜上にフォトリソグラフィー法によってレジストを設けて、レジストをマスクとしてポリシリコン膜がエッチングされる。

それにより、図８に示すように、振動腕部２２又は振動体２０上に順に形成された第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２の一部を覆うポリシリコン膜４１が形成される。振動腕部２２上に位置する第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２は、温度特性調整膜として利用される。

ポリシリコン膜４１の厚さは、例えば、０．２μｍ程度である。ＣＶＤ法によるポリシリコン膜４１の埋め込み性は良好なので、後に行われる犠牲層のリリースエッチングから温度特性調整膜を保護する強固なポリシリコン膜４１の壁を、小さい厚さで形成することができる。

次に、第６の工程において、図９に示すように、振動腕部２２の上方のポリシリコン膜４１上に、第１の電極４２、圧電体４３、及び、第２の電極４４が、順に形成される。ポリシリコン膜４１〜第２の電極４４は、駆動素子４０を構成する。このようにして、第５の工程及び第６の工程において、第２のシリコン酸化膜３２上に駆動素子４０が形成される。

図９において、振動腕部２２の上方に位置する第２のシリコン酸化膜３２の所定の領域上にポリシリコン膜４１を形成しないことにより、第１の電極４２が、第２のシリコン酸化膜３２に直接接するようにしても良い。また、振動腕部２２の周囲の振動体２０の上方に形成されたポリシリコン膜４１上に、第１の電極４２を形成するようにしても良い。

次に、第７の工程において、図１０に示すように、フォトリソグラフィー法によって、振動腕部２２の上方に形成されたポリシリコン膜４１との間で第１の電極４２〜第２の電極４４（図９）を覆う保護膜として、レジスト５０が形成される。さらに、振動腕部２２の周囲の振動体２０の上方に形成されたポリシリコン膜４１との間で第１の電極４２（図９）を覆う保護膜として、レジスト５０が形成されても良い。

なお、第１の電極４２及び第２の電極４４の材料として窒化チタン（ＴｉＮ）を用い、圧電体４３の材料として窒化アルミニウム（ＡｌＮ）を用いる場合に、それらの材料は、駆動素子４０の周囲の犠牲層をエッチングによって除去する際にエッチングされ難いので、駆動素子４０を保護するための保護膜を設けなくても良い。

次に、第８の工程において、図１１に示すように、犠牲層がリリースエッチングによって除去される。即ち、レジスト５０をマスクとして、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２で構成される犠牲層、及び、埋め込み酸化膜１２の一部が、エッチング（ウエットエッチング）によって除去される。

その際に、まず、第１のシリコン酸化膜３１の開口を封止する第２のシリコン酸化膜３２がエッチングされて、エッチング薬液が犠牲層の空洞３１ａ（図５）内に流れ込む。それにより、第１のシリコン酸化膜３１が矢印の方向にエッチングされると共に、埋め込み酸化膜１２の一部がエッチングされる。

次に、第９の工程において、レジスト５０が剥離される。その結果、図１２に示すような振動子が得られる。振動子は、シリコン基板１１と、埋め込み酸化膜１２と、シリコン層１３で構成された振動体２０とを含んでいる。振動体２０の振動腕部２２上には、第１のシリコン酸化膜３１と、第２のシリコン酸化膜３２と、駆動素子４０とが、順に配置されている。駆動素子４０は、ポリシリコン膜４１と、第１の電極４２と、圧電体４３と、第２の電極４４とを有している。

本実施形態によれば、トレンチ１３ａの内部を含む領域に、空洞３１ａを有する犠牲層を形成することにより、犠牲層をエッチングする際に、エッチング薬液が犠牲層の空洞３１ａに流れ込み、エッチングが横方向（トレンチ１３ａの深さ方向に直交する方向）にも進行するので、犠牲層に空洞３１ａが設けられていない場合と比較して犠牲層のエッチング処理時間を短縮し、電子装置の生産性を向上させることができる。

特に、第２の工程及び第３の工程において、トレンチ１３ａの内部を含む領域に、トレンチ１３ａの深さ方向に沿って延在する空洞３１ａを有する犠牲層が形成される場合には、犠牲層をエッチングする際に、エッチング薬液がトレンチ１３ａの深さ方向に行き渡るので、犠牲層のエッチング処理時間をさらに短縮することができる。

また、第２のシリコン酸化膜３２の一部の領域上に他の層（例えば、図８に示すポリシリコン膜４１）を形成した後に犠牲層をエッチングする場合には、犠牲層のエッチング処理時間を短縮することにより、除去しない他の層がエッチングされ難いようにすることができる。

その場合に、第２のシリコン酸化膜３２を平坦化することなく、第２のシリコン酸化膜３２の一部の領域上に他の層を形成しても良い。ＣＶＤ法によって形成される第２のシリコン酸化膜３２の主面は平坦になるので、その後に第２のシリコン酸化膜３２を平坦化しなくても、他の層を形成する際の段差による悪影響を低減することができる。

さらに、本実施形態によれば、シリコン用の加工装置を用いてシリコン層１３のトレンチ１３ａが形成された後に、トレンチ１３ａの内部を含む領域に犠牲層が埋め込まれた状態で、駆動素子４０の第１の電極４２や圧電体４３等の比較的微細な加工が行われる。それにより、シリコン用の加工装置の金属汚染を防止すると共に、駆動素子４０を精度良く形成し、その際、トレンチ１３ａの内部に駆動素子４０の材料等が入り込むことを防止できる。

＜製造方法２＞
次に、本発明の第２の実施形態に係る電子装置の製造方法について、図１３〜図２１を参照しながら説明する。図１３〜図２１は、本発明の第２の実施形態に係る電子装置の製造方法の第１〜第９の工程における断面図である。第２の実施形態においては、ＳＯＩ基板１０のシリコン層１３に形成されるトレンチ１３ａの数が第１の実施形態におけるよりも多く、また、ＳＯＩ基板１０の埋め込み酸化膜１２の一部が比較的初期の段階で除去される。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。

第１の工程において、図１３に示すように、ＳＯＩ基板１０のシリコン層１３の第１の領域（振動腕部２２となる領域）と、第２の領域（固定部２１（図２）以外の振動体２０となる領域）との間に、複数のトレンチ１３ａを形成することにより、シリコン層１３の第３の領域１３ｂが、第１及び第２の領域から分離される。

次に、第２の工程において、図１４に示すように、ＳＯＩ基板１０の埋め込み酸化膜１２の一部が除去される。例えば、シリコン層１３に形成された複数のトレンチ１３ａを通して埋め込み酸化膜１２にエッチング薬液を供給することにより、埋め込み酸化膜１２の一部がウエットエッチングによって除去される。

次に、第３の工程において、図１５に示すように、シリコン層１３の表面を熱酸化することにより、トレンチ１３ａ（図１４）の内壁を含むシリコン層１３の表面に、犠牲層の一部を構成する第１のシリコン酸化膜３１が形成される。第１のシリコン酸化膜３１は、トレンチ１３ａの内壁間に複数の空洞（隙間）３１ａを有しており、さらに、複数の空洞３１ａに通じる複数の開口を主面に有している。

図１５に示す例においては、第１のシリコン酸化膜３１が、シリコン層１３の第３の領域１３ｂ（図１４）のシリコンが全部酸化されて生じたシリコン酸化膜３１ｂと、埋め込み酸化膜１２が除去された領域のシリコン基板１１及びシリコン層１３が一部酸化されて生じたシリコン酸化膜３１ｃとを含んでいる。

次に、第４の工程において、図１６に示すように、第１のシリコン酸化膜３１上に、ＣＶＤ法によって、犠牲層の一部を構成する第２のシリコン酸化膜３２を形成することにより、第１のシリコン酸化膜３１の複数の開口が封止される。ＣＶＤ法としては、プラズマＣＶＤ法が適している。

それにより、犠牲層の複数の空洞３１ａ（図１５）に通じる第１のシリコン酸化膜３１の複数の開口が第２のシリコン酸化膜３２によって確実に封止されて、第２のシリコン酸化膜３２の主面が平坦になる。第１のシリコン酸化膜３１の開口の幅が狭いので、第２のシリコン酸化膜３２の主面には、窪みが殆ど発生しない。

このようにして、第３の工程及び第４の工程において、複数のトレンチ１３ａの内部を含む領域に、複数の空洞３１ａを有する犠牲層が形成される。特に、トレンチ１３ａの深さ方向に沿って延在する複数の空洞３１ａを有する犠牲層を形成することが望ましい。なお、犠牲層の一部は、トレンチ１３ａの上方にはみ出しても良い。

次に、第５の工程において、図１７に示すように、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２に、振動腕部２２又は振動体２０に達するトレンチ３０ａが形成される。例えば、振動腕部２２又は振動体２０の主面の少し内側に最小限のアライメント余裕を設けてトレンチ３０ａが形成される。

次に、第６の工程において、図１８に示すように、第２のシリコン酸化膜３２の一部の領域上に駆動素子４０が形成される。即ち、振動腕部２２の上方の第２のシリコン酸化膜３２上に、ポリシリコン膜４１、第１の電極４２、圧電体４３、及び、第２の電極４４が、順に形成される。また、振動腕部２２の周囲の振動体２０の上方の第２のシリコン酸化膜３２上に、ポリシリコン膜４１及び第１の電極４２を順に形成するようにしても良い。

次に、第７の工程において、図１９に示すように、フォトリソグラフィー法によって、振動腕部２２の上方に形成されたポリシリコン膜４１との間で第１の電極４２〜第２の電極４４（図１８）を覆う保護膜として、レジスト５０が形成される。さらに、振動腕部２２の周囲の振動体２０の上方に形成されたポリシリコン膜４１との間で第１の電極４２（図１８）を覆う保護膜として、レジスト５０が設けられても良い。

次に、第８の工程において、図２０に示すように、犠牲層がリリースエッチングによって除去される。即ち、レジスト５０をマスクとして、第１のシリコン酸化膜３１及び第２のシリコン酸化膜３２で構成される犠牲層、及び、埋め込み酸化膜１２の一部が、エッチング（ウエットエッチング）によって除去される。

その際に、まず、第１のシリコン酸化膜３１の開口を封止する第２のシリコン酸化膜３２がエッチングされて、エッチング薬液が犠牲層の空洞３１ａ（図１５）内に流れ込む。それにより、第１のシリコン酸化膜３１が矢印の方向にエッチングされると共に、埋め込み酸化膜１２の一部がエッチングされる。

次に、第９の工程において、レジスト５０が剥離される。その結果、図２１に示すような振動子が得られる。第２の実施形態によれば、図１３に示すように、第１の領域（振動腕部２２となる領域）と、第２の領域（固定部２１（図２）以外の振動体２０となる領域）との間に、複数のトレンチ１３ａを形成することにより、複数のトレンチ１３ａの内壁に形成された犠牲層が同時にエッチングされるので、犠牲層のエッチング処理時間をさらに短縮することができる。

また、図１４に示すように、トレンチ１３ａの内部を含む領域に犠牲層を形成する前に埋め込み酸化膜１２の一部を除去することにより、トレンチ１３ａの幅を有効に活用して埋め込み酸化膜１２のエッチング処理時間を短縮することができる。なお、第１の実施形態において、トレンチ１３ａの内部を含む領域に犠牲層を形成する前に埋め込み酸化膜１２の一部を除去しても良いし、第２の実施形態において、トレンチ１３ａの内部を含む領域に犠牲層を形成した後に埋め込み酸化膜１２の一部を除去しても良い。

以上の実施形態においては、ＳＯＩ基板を用いて電子機器を製造する場合について説明したが、本発明は、以上説明した実施形態に限定されるものではない。例えば、シリコン基板を用いて電子機器を製造する場合にも、本発明を適用することができる。このように、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…ＳＯＩ基板、１１…シリコン基板、１１ａ…キャビティー、１２…埋め込み酸化膜、１３…シリコン層、１３ａ…トレンチ、２０…振動体、２１…固定部、２２…振動腕部、３０ａ…トレンチ、３１…第１のシリコン酸化膜、３１ａ…空洞、３２…第２のシリコン酸化膜、４０…駆動素子、４１…ポリシリコン膜、４２…第１の電極、４３…圧電体、４４…第２の電極、４５…配線、５０…レジスト

Claims (7)

1. シリコン層にトレンチを形成する工程（ａ）と、
   前記トレンチの内部を含む領域に、空洞を有する犠牲層を形成する工程（ｂ）と、
   前記犠牲層をエッチングする工程（ｃ）と、
   を備える電子装置の製造方法。
2. 工程（ｂ）が、前記トレンチの内部を含む領域に、前記トレンチの深さ方向に沿って延在する空洞を有する犠牲層を形成することを含む、請求項１記載の電子装置の製造方法。
3. 工程（ｂ）が、
   前記シリコン層の表面を熱酸化することにより、前記トレンチの内壁を含む前記シリコン層の表面に、前記犠牲層の一部を構成して前記犠牲層の空洞に通じる開口を有する第１のシリコン酸化膜を形成する工程（ｂ１）と、
   前記第１のシリコン酸化膜上に、ＣＶＤ法によって、前記犠牲層の一部を構成する第２のシリコン酸化膜を形成することにより、前記第１のシリコン酸化膜の開口を封止する工程（ｂ２）と、
   を含む、請求項１又は２記載の電子装置の製造方法。
4. 工程（ｂ）と工程（ｃ）との間に、前記第２のシリコン酸化膜の一部の領域上に他の層を形成する工程（ｄ）をさらに備える、請求項３記載の電子装置の製造方法。
5. 工程（ｄ）が、前記第２のシリコン酸化膜を平坦化することなく、前記第２のシリコン酸化膜の一部の領域上に前記他の層を形成することを含む、請求項４記載の電子装置の製造方法。
6. 工程（ａ）が、前記シリコン層の第１の領域と第２の領域との間に複数のトレンチを形成することにより、前記シリコン層の第３の領域を前記第１及び第２の領域から分離することを含み、
   工程（ｂ）が、前記シリコン層の表面を熱酸化することにより、前記第３の領域のシリコンが全部酸化されて生じたシリコン酸化膜を含む犠牲層を形成することを含む、
   請求項１〜５のいずれか１項記載の電子装置の製造方法。
7. 前記シリコン層が、シリコン基板上に埋め込み酸化膜を介して形成されており、
   工程（ａ）と工程（ｂ）との間に、前記埋め込み酸化膜の一部を除去する工程をさらに備える、請求項１〜６のいずれか１項記載の電子装置の製造方法。

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