JP2018022425A - 遊技機用プロセッサ、遊技機用チップ及び遊技機 - Google Patents

Abstract

【課題】遊技機におけるRAMの初期化処理の高速化、ROMにおけるプログラム容量の削減手段を提供する。
【解決手段】初期化処理において、ユーザＲＡＭ１２０のデータが整合性を有していない場合、プロセッサコア１０５は、ユーザＲＡＭの初期化を行う。プロセッサコアは、初期化すべき領域を示すアドレス情報及び書き込むべき値をＲＡＭコントローラ２０５に送信する。ＲＡＭコントローラは、初期値をユーザＲＡＭに書込む。これにより、ユーザＲＡＭが初期化される。本構成によるユーザＲＡＭの初期化は、ＲＡＭコントローラによりハードウエアで実行されるから、プロセッサコアが、プログラムに基づいてユーザＲＡＭを初期化する構成より高速に実行できる。また、ユーザＲＡＭの初期化を定義するプログラムはユーザＲＯＭ１１５ではなく、ブートＲＡＭ１３５に書込まれることから、ユーザＲＯＭ１３０の記憶領域をより削減できる。
【選択図】図２

Description

本発明は、遊技機用プロセッサ、遊技機用チップ及び遊技機に関する。

従来技術において、パチンコ、回胴式遊技機とも称されるパチスロなどの遊技機では、RAMの初期化は、遊技機メーカらが作成するユーザプログラムによって行われている。コンピュータプログラムによる初期化処理に必要な時間は、ハードウエアによる初期化処理に必要な時間より長くなることが知られている。

また、遊技機業界において、規則などによって、RAM及びROMの使用領域や、使用可能なコンピュータプログラムの容量が制限されている。したがって、RAM及びROMの使用領域を削減することによって、より効率的にハードウエア資源を利用することが望まれている。さらに、コンピュータプログラムの容量を削減することによって、遊技機メーカは、削減した容量を遊技機の演出などに関連するコンピュータプログラムに割り当てることができ、遊技機の演出などをさらに向上させることができる。

遊技機におけるRAMの初期化処理の高速化、ROMにおけるプログラム容量の削減が望まれている。

本発明の実施例は、プロセッサコアと、RAMと、RAMコントローラとを備え、プロセッサコアがRAMのデータの妥当性チェックを行ったことに応じて、プロセッサコアは、RAMにおいて初期化すべき領域を示す情報と初期値とをRAMコントローラに送信し、RAMコントローラは、RAMの領域に初期値を書込むことができる。

RAMの初期化処理をハードウエアによって実現する。

従来技術によるプロセッサを示す。 本発明の実施例１によるプロセッサを示す。 本発明の実施例２によるプロセッサを示す。 本発明の実施例３によるプロセッサを示す。

従来技術
図１は、従来技術によるプロセッサを示す。プロセッサ１００は、プロセッサコア１０５、ブートROM１３０、ブートRAM１３５、ユーザROM１１５及びユーザRAM１２０を少なくとも有する。プロセッサコア１０５は、アドレスバス１６２及びデータバス１６４を介して、ブートROM１３０、ブートRAM１３５、ユーザROM１１５及びユーザRAM１２０に接続されている。

図示しないが、プロセッサ１００は、一次電源及び二次電源（予備電源）を有する。一次電源は、プロセッサコア１０５、ユーザROM１１５及びユーザRAM１２０に電源を少なくとも供給する。二次電源は、ユーザRAM１２０に電源を少なくとも供給する。一次電源は、通常用いられる電源であり、遊技機の電源がオフされると、一次電源もオフされる。一次電源がオフされている間、二次電源は、ユーザRAM１２０に電源を供給する。これにより、ユーザRAM１２０は、ユーザRAM１２０に格納されているデータを維持することができる。一実施例において、二次電源は有限であるとすることができ、遊技機が長時間用いられない場合、二次電源の電力が使い果たされ、ユーザRAM１２０への電源供給が行われないことから、ユーザRAM１２０におけるデータは失われる。

プロセッサ１００がリセットされた場合や、プロセッサ１００に電源が投入された場合などのプロセッサ１００の初期化において、プロセッサ１００の初期化処理が実行される。初期化処理において、プロセッサコア１０５は、ユーザRAM１２０におけるデータの整合性チェックを行い、データが整合しない場合、ユーザRAM１２０のデータを初期化する。

整合性チェックで用いるデータは、プロセッサ１００のリセットや電源投入などの前に準備が行われる。すなわち、リセットが行われる前や電源が落ちる（電源の供給を中断する）前に、プロセッサコア１０５は、ユーザRAM１２０におけるデータに基づいて、整合性チェックで用いるデータを作成し、ユーザRAM１２０に保存する。整合性チェックで用いるデータは、サム値、CRC値、ハッシュ値及び他の有効な手段によって得られる値とすることができる。例えば、プロセッサコア１０５は、ユーザRAM１２０におけるデータの値を全て足すことによってサム値を取得し、その値をユーザRAM１２０に保存する。その後、プロセッサ１００のリセットや電源投入がなされると、初期化処理において、プロセッサ１００は、ユーザRAM１２０におけるデータからサム値を計算し、計算したサム値と保存されているサム値とを比較する。プロセッサ１００は、計算したサム値と保存されているサム値が等しい場合、ユーザRAM１２０のデータが整合性を有すると判断し、そして、計算したサム値と保存されているサム値が等しくない場合、ユーザRAM１２０のデータが整合性を有していないと判断する。

初期化処理において、ユーザRAM１２０のデータが整合性を有していない場合、ユーザRAM１２０のデータが初期化される。これに関し、従来技術では、初期化処理は、ユーザROM１１５に格納されているユーザプログラムに基づいてプロセッサコア１０５によって実行される。したがって、ユーザROM１１５は、初期化処理に関するユーザプログラムを格納する必要があり、また、初期化処理は、ユーザプログラムを用いてソフトウエアによって実現される。

実施例１
図２は、本発明の実施例１によるプロセッサを示した図である。プロセッサ１００は、図１で示した従来のプロセッサと同様に、プロセッサコア１０５、ブートROM１３０、ブートRAM１３５、ユーザROM１１５及びユーザRAM１２０を少なくとも有する。本実施例において、プロセッサ１００は、さらにRAMコントローラ２０５を有する。プロセッサコア１０５は、アドレスバス１６２及びデータバス１６４を介して、ブートROM１３０、ブートRAM１３５、ユーザROM１１５及びユーザRAM１２０に接続されている。RAMコントローラ２０５は、プロセッサコア１０５とユーザRAM１２０とを、アドレスバス１６２及びデータバス１６４を介して接続する。

プロセッサ１００が初期化されると、プロセッサ１００の初期化が行われる前に、プロセッサコア１０５は、ユーザRAM１２０の所定の領域に格納されているデータを取得する。所定の領域は、アドレスによって指定されてもよい。プロセッサコア１０５は、取得したデータを処理して、妥当性チェック用データを取得する。プロセッサコア１０５は、妥当性チェック用データをユーザRAM１２０に格納する。これらの処理は、従来技術と同様である。

プロセッサ１００の初期化が開始され、プロセッサ１００へのリセット処理の実行や電源の投入が行われる。これにより、プロセッサコア１０５は、ブートROM１３０に格納されているブートプログラムに基づいて、初期化処理を実行する。まず、プロセッサコア１０５は、ユーザRAM１２０の上述の所定の領域に格納されているデータを取得する。プロセッサコア１０５は、取得したデータに上述と同じ処理を施して、妥当性チェック用データを取得する。プロセッサコア１０５は、さらに、ユーザRAM１２０に格納されている妥当性チェック用データを取得する。

プロセッサコア１０５は、処理に基づく妥当性チェック用データとユーザRAM１２０に格納されている妥当性チェック用データとを比較する。両方の妥当性チェック用データが同じ値である場合、プロセッサコア１０５は、プロセッサ１００の初期化処理を続ける。

妥当性チェック用データが異なる場合、プロセッサコア１０５は、ユーザRAM１２０の初期化を行う。プロセッサコア１０５は、初期化すべき領域を示すアドレス情報及び当該領域に書き込むべき値（初期値、例えば、”11111111”や”00000000”など）をRAMコントローラ２０５に送信する。一実施例において、初期化すべき領域を示すアドレス情報は、範囲指定とすることができる。

RAMコントローラ２０５は、初期値をユーザRAM１２０におけるアドレス情報で示される領域に書込みを行う。これにより、ユーザRAM１２０が初期化される。本構成によるユーザRAM１２０の初期化は、RAMコントローラ２０５によりハードウエアによって実行されることから、プロセッサコア１０５が、プログラムに基づいてユーザRAM１２０を初期化する構成より高速に実行することができる。また、ユーザRAM１２０の初期化を定義するプログラムはユーザROM１１５ではなく、ブートROM１３５に書込まれることから、本実施例において、ユーザROM１３０の記憶領域をより削減することができる。RAMの初期化が完了すると、プロセッサコア１０５は、プロセッサ１００の初期化処理を続ける。

実施例２
図３は、本発明の実施例２によるプロセッサを示した図である。図３に示すプロセッサ１００は、図２の構成とほぼ同様であるが、妥当性チェック用データ生成回路３０５を有する点で図２の構成とは異なる。妥当性チェック用データ生成回路３０５は、プロセッサコア１０５にバスを介して接続されており、さらに、RAMコントローラ２０５又はユーザRAM１２０に接続されている。

実施例１では、プロセッサコア１０５が妥当性チェック用データを生成する処理を行っていたが、妥当性チェック用データ生成回路が処理を実行してもよい。妥当性チェック用データ生成回路は、プロセッサコア１０５からのコマンドに基づいて動作する。妥当性チェック用データ生成回路は、妥当性チェック用データを生成するための情報を少なくともプロセッサコア１０５から受信する。妥当性チェック用データを生成するための情報は、ユーザRAM１２０からデータを読み出す領域を指定するアドレスや、処理の方式（例えば、サム方式、CRC方式、ハッシュ方式など）などを含むことができる。これにより、専用の回路を設けることによって、処理をより高速に実行することができる。

実施例３
図４は、本発明の実施例３によるプロセッサを示した図である。図４に示すプロセッサ１００は、図２の構成とほぼ同様であるが、ユーザRAM１２０におけるバスに関するポートが２重構成となっている点で図２の構成とは異なる。

ユーザRAM１２０は、ポートが２重構成であるから、２つの入力からの情報を同時に書き込むことができる。本実施例では、ユーザRAM１２０は、プロセッサコア１０５及びRAMコントローラ２０５からの情報を受け、当該情報を記憶する。これに関し、プロセッサコア１０５及びRAMコントローラ２０５は、異なるハードウエアであるから、同時に情報を書込むことができる。一方で、ユーザRAM１２０に同時に書き込みが行われる場合、プロセッサコア１０５及びRAMコントローラ２０５は、ユーザRAM１２０における同じ領域には書込みが行えない。
このことにより、ユーザRAM１２０内をワークRAMとバックアップRAMに分けて使用する場合、バックアップＲＡＭをＲＡＭコントローラ２０５がクリア中にワークＲＡＭをプロセッサコア１０５がアクセスできるという動作が可能となる。

上記の実施例１〜３において、プロセッサ１００の初期化処理が完了すると、プロセッサコア１０５は、ユーザROM１１５に格納されているユーザプログラムに基づいて、遊技機における抽選や演出などの制御を実行する。

上記の実施例１〜３において、ユーザROM１１５及びブートROM１３０は、それぞれ異なるROMとしたが、当業者であれば理解されるように、ユーザROM１１５及びブートROM１３０は、１つのROMでもよい。

上記の実施例１〜３において、ユーザRAM１２０及びブートRAM１３５は、それぞれ異なるRAMとしたが、当業者であれば理解されるように、ユーザRAM１２０及びブートRAM１３５は、１つのRAMでもよい。

上記の実施例１〜３において、プロセッサ１００は、一つのチップ上で実装されていてもよい。そのような一つのチップは、マイクロコンピュータ、マイコン、ワンチップマイコン、プロセッサチップなどと称される。遊技機は、主基板及び／又はサブ基板を用いて構成される。基板は、プロセッサ１００を含んでもよい。遊技機において、主基板は、主に遊技機の抽選を制御し、サブ基板は、遊技機の払出し及び／又は演出を制御する。

上記の実施例において、ハードウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ソフトウエアで実現することができ、そして、ソフトウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ハードウエアで実現することができることは理解されるであろう。

以上に説明した処理又は処理順序において、ある処理において、その処理ではまだ利用することができないはずのデータを利用しているなどの処理又は処理順序上の矛盾が生じない限りにおいて、処理又は処理順序を自由に変更することができる。

以上に説明してきた各実施例に関し、各実施例の一部又は全部を組み合わせて一つの実施例として実現されてもよい。

以上に説明してきた各実施例は、本発明を説明するための例示であり、本発明はこれらの実施例に限定されるものではない。本発明は、その要旨を逸脱しない限り、種々の形態で実施することができる。

１００ プロセッサ
１０５ プロセッサコア
１１５ ユーザROM
１２０ ユーザRAM
１３０ ブートROM
１３５ ブートRAM
１６２ アドレスバス
１６４ データバス
２０５ RAMコントローラ
３０５ 妥当性チェック用データ生成回路

Claims (6)

1. プロセッサコアと、
   RAMと、
   RAMコントローラと、を備え、
   前記プロセッサコアが前記RAMのデータの妥当性チェックを行ったことに応じて、前記プロセッサコアは、前記RAMにおいて初期化すべき領域を示す情報と初期値とを前記RAMコントローラに送信し、前記RAMコントローラは、前記RAMの前記領域に前記初期値を書込む、遊技機用プロセッサ。
2. 妥当性チェックを行うためのデータを生成する妥当性チェック用データ生成回路をさらに備えた、請求項１に記載の遊技機用プロセッサ。
3. 前記RAMは、少なくとも第１及び第２のポートを有し、前記第１のポートは、前記プロセッサコアに接続され、前記第２のポートは、前記プロセッサコアに接続されている、請求項１又は２に記載の遊技機用プロセッサ。
4. 請求項１ないし３に記載の遊技機用プロセッサを備えた遊技機用チップ。
5. 請求項１ないし３に記載の遊技機用プロセッサ又は請求項４に記載の遊技機用チップを備えた遊技機用基板。
6. 請求項５に記載の遊技機用基板を備えた遊技機。

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