JP2017532820A

JP2017532820A - 放送信号送信装置、放送信号受信装置、放送信号送信方法、及び放送信号受信方法

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Publication number: JP2017532820A
Application number: JP2017508606A
Authority: JP
Inventors: チョンソプペク; ソヨンパク; ウソクコ; ソンリョンホン
Original assignee: LG Electronics Inc
Current assignee: LG Electronics Inc
Priority date: 2014-08-21
Filing date: 2015-06-01
Publication date: 2017-11-02
Anticipated expiration: 2035-06-01
Also published as: JP6367472B2; EP3197080A4; CN106664164B; US9954554B2; CN106576186A; WO2016027967A1; US20160322987A1; JP2017531360A; JP6317522B2; CN106664164A; CN111600726A; US20160315735A1; WO2016027965A1; TW201608846A; US20160056923A1; KR20170041756A; CN111600726B; KR101899829B1; EP3185565A4; US20160056922A1

Abstract

【課題】本発明は放送信号を伝送する方法を提案する。【解決手段】本発明による放送信号を伝送する方法は、入力フォーマッティングブロックが入力ストリームを複数のＰＬＰ（ＰｈｙｓｉｃａｌｌａｙｅｒＰｉｐｅ）にフォーマットする段階、エンコーダーが複数のＰＬＰ内のデータをエンコードする段階、フレーミング−インターリービングブロックが複数のＰＬＰ内のエンコードされたデータを少なくとも一つの信号フレームを出力するために処理する段階、及びウェーブフォーム生成ブロックが少なくとも一つの信号フレーム内のデータをウェーブフォーム変調して、ウェーブフォーム変調されたデータを有する放送信号を伝送する段階を含む放送信号伝送方法であり得る。【選択図】図１

Description

本発明は、放送信号送信装置、放送信号受信装置、放送信号を送受信する方法に関する。

アナログ放送信号の送信が終了すると共に、デジタル放送信号を送受信する多様な技術が開発されている。デジタル放送信号は、アナログ放送信号より多量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータのみでなく多様なタイプの追加データをさらに含むことができる。

すなわち、デジタル放送システムは、高画質（ＨＤ；ｈｉｇｈｄｅｆｉｎｉｔｉｏｎ）映像、マルチチャネル（ｍｕｌｔｉｃｈａｎｎｅｌ、多チャネル）オーディオ及び多様な追加サービスを提供することができる。しかし、デジタル放送のためには、多量のデータを送信するためのデータ送信効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワーク柔軟性（ｆｅｘｉｂｉｔｉｌｙ）が改善される必要がある。

目的及び他の利点を達成するため、本発明の目的によって、これに含まれて概略的に記載されたように、放送信号送信方法は、入力フォーマッティングブロックが入力ストリームを複数のＰＬＰ（ＰｈｙｓｉｃａｌｌａｙｅｒＰｉｐｅ）にフォーマットする段階、エンコーダーが前記複数のＰＬＰ内のデータをエンコードする段階、フレーミング−インターリービングブロックが前記複数のＰＬＰ内のエンコードされたデータを少なくとも一つの信号フレームを出力するために処理する段階、及びウェーブフォーム生成ブロックが前記少なくとも一つの信号フレーム内のデータをウェーブフォーム変調し、前記ウェーブフォーム変調されたデータを有する放送信号を伝送する段階を含む、放送信号伝送方法であり得る。

好ましくは、エンコードされたデータを処理する段階は、時間インターリーバーが前記複数のＰＬＰ内のエンコードされたデータを時間インターリーブする段階、フレーマーが時間インターリーブされた前記データを前記少なくとも一つの信号フレームにフレームマッピングする段階、及び周波数インターリーバーが前記少なくとも一つの信号フレームのデータを周波数インターリーブする段階をさらに含む放送信号伝送方法であり得る。

他の観点で、本発明は放送信号受信方法を提案する。この放送信号受信方法は、ウェーブフォームブロックが少なくとも一つの信号フレームを有する放送信号を受信し、前記少なくとも一つの信号フレーム内のデータを復調する段階、パーシング−デインターリービングブロックが前記少なくとも一つの信号フレームの復調されたデータを複数のＰＬＰ（ＰｈｙｓｉｃａｌｌａｙｅｒＰｉｐｅ）を出力するために処理する段階、デコーダーが前記複数のＰＬＰ内のデータをデコードする段階、及び出力プロセッシングブロックが前記複数のＰＬＰ内のデコードされたデータを出力ストリームを出力するために出力処理する段階を含む、放送信号受信方法であり得る。

好ましくは、復調されたデータを処理する段階は、周波数デインターリーバーが前記少なくとも一つの信号フレームの復調されたデータを周波数デインターリーブする段階、フレームパーサーが前記複数のＰＬＰを前記少なくとも一つの信号フレームでフレームパーシングする段階、及び時間デインターリーバーが前記複数のＰＬＰ内のデータを時間デインターリーブする段階をさらに含む放送信号受信方法であり得る。

さらに他の観点で、本発明は放送信号送信装置を提案する。この放送信号送信装置は、入力ストリームを複数のＰＬＰ（ＰｈｙｓｉｃａｌｌａｙｅｒＰｉｐｅ）にフォーマットする入力フォーマッティングブロック、前記複数のＰＬＰ内のデータをエンコードするエンコーダー、前記複数のＰＬＰ内のエンコードされたデータを少なくとも一つの信号フレームを出力するために処理するフレーミング−インターリービングブロック、及び前記少なくとも一つの信号フレームのデータをウェーブフォーム変調し、前記ウェーブフォーム変調されたデータを含む放送信号を伝送するウェーブフォーム生成ブロックを含む、放送信号伝送装置であり得る。

好ましくは、フレーミング−インターリービングブロックは、前記複数のＰＬＰ内のエンコードされたデータを時間インターリーブする時間インターリーバー、時間インターリーブされた前記データを前記少なくとも一つの信号フレームにフレームマッピングするフレーマー、及び前記少なくとも一つの信号フレームのデータを周波数インターリーブする周波数インターリーバーをさらに含む放送信号伝送装置であり得る。

さらに他の観点で、本発明は放送信号受信装置を提案する。この放送信号受信装置は、少なくとも一つの信号フレームを有する放送信号を受信し、前記少なくとも一つの信号フレーム内のデータを復調するウェーブフォームブロック、前記少なくとも一つの信号フレームの復調されたデータを複数のＰＬＰ（ＰｈｙｓｉｃａｌｌａｙｅｒＰｉｐｅ）を出力するために処理するパーシング−デインターリービングブロック、前記複数のＰＬＰ内のデータをデコードするデコーダー、及び前記複数のＰＬＰ内のデコードされたデータを出力ストリームを出力するために出力処理する出力プロセッシングブロックを含む、放送信号受信装置であり得る。

好ましくは、パーシング−デインターリービングブロックは、前記少なくとも一つの信号フレームの復調されたデータを周波数デインターリーブする周波数デインターリーバー、前記複数のＰＬＰを前記少なくとも一つの信号フレームでフレームパーシングするフレームパーサー、及び前記複数のＰＬＰ内のデータを時間デインターリーブする時間デインターリーバーをさらに含む、放送信号受信装置であり得る。

本発明はサービス特性によってデータを処理して各サービス又はサービスコンポーネントに対するＱｏＳ（ＱｕａｌｉｔｙｏｆＳｅｒｖｉｃｅ）を制御することによって多様な放送サービスを提供することができる。

本発明は同じＲＦ（ｒａｄｉｏｆｒｅｑｕｅｎｃｙ）信号帯域幅を介して多様な放送サービスを伝送することによって伝送柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を達成することができる。

本発明はＭＩＭＯ（Ｍｕｌｔｉｐｌｅ−ＩｎｐｕｔＭｕｌｔｉｐｌｅ−Ｏｕｔｐｕｔ）システムを用いてデータ伝送効率及び放送信号の送受信ロバスト性（Ｒｏｂｕｓｔｎｅｓｓ）を向上させることができる。

本発明によると、モバイル受信装置を使うか室内環境にあっても、エラーなしにデジタル放送信号を受信することができる放送信号送信及び受信方法及び装置を提供することができる。

本発明の追加の理解を提供するために含まれ、本出願の一部に含まれるか、その一部を構成する添付の図面は、本発明の一実施例を示し、説明と共に本発明の原理を説明する。

本発明の一実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。本発明の一実施例による入力フォーマッティングブロックを示す図である。本発明の他の実施例による入力フォーマッティングブロックを示す図である。本発明の他の実施例による入力フォーマッティングブロックを示す図である。本発明の一実施例によるＢＩＣＭブロックを示す図である。本発明の他の実施例によるＢＩＣＭブロックを示す図である。本発明の一実施例によるフレームビルディングブロックを示す図である。本発明の一実施例によるＯＦＭＤ生成ブロックを示す図である。本発明の一実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。本発明の一実施例によるフレーム構造を示す図である。本発明の一実施例によるフレームのシグナリング層構造を示す図である。本発明の一実施例によるプリアンブルシグナリングデータを示す図である。本発明の一実施例によるＰＬＳ１データを示す図である。本発明の一実施例によるＰＬＳ２データを示す図である。本発明の他の実施例によるＰＬＳ２データを示す図である。本発明の一実施例によるフレームの論理構造を示す図である。本発明の一実施例によるＰＬＳマッピングを示す図である。本発明の一実施例によるＥＡＣマッピングを示す図である。本発明の一実施例によるＦＩＣマッピングを示す図である。本発明の一実施例によるＤＰのタイプを示す図である。本発明の一実施例によるＤＰマッピングを示す図である。本発明の一実施例によるＦＥＣ構造を示す図である。本発明の一実施例によるビットインターリービングを示す図である。本発明の一実施例によるセル―ワードデマルチプレキシングを示す図である。本発明の一実施例による時間インターリービングを示す図である。本発明の一実施例によるツイスト行−列ブロックインターリーバーの基本動作を示す図である。本発明の一実施例によるツイスト行−列ブロックインターリーバーの動作を示す図である。本発明の一実施例によるツイスト行−列ブロックインターリーバーの対角方向読み取りパターンを示す図である。本発明の一実施例によるそれぞれのインターリービングアレイ（ａｒｒａｙ）からインターリーブされたＸＦＥＣＢＬＯＣＫを示す図である。本発明のさらに他の実施例によるコーディング及びモジュレーションモジュールを示した図である。本発明の一実施例による周期的ランダムＩ／Ｑインターリービング（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｉｎｔｅｒｌｅａｖｉｎｇ）技術を示す図である。２Ｄ−ＳＳＤの場合において、本発明の一実施例によるＱ１ディレイ過程を示す図である。２Ｄ−ＳＳＤの場合において、本発明の一実施例による周期的ランダムＩ／Ｑインターリーバーの動作を示す図である。２Ｄ−ＳＳＤの場合において、Ｎが２４であるときの本発明の一実施例による周期的ランダムＩ／Ｑインターリービング技術の動作を示す図である。４Ｄ−ＳＳＤの場合において、本発明の一実施例によるＱ２ディレイ過程を示す図である。４Ｄ−ＳＳＤの場合において、本発明の一実施例による周期的ランダムＩ／Ｑインターリーバーの動作を示す図である。４Ｄ−ＳＳＤの場合において、Ｎが２４であるときの本発明の一実施例による周期的ランダムＩ／Ｑインターリービング技術の動作を示す図である。本発明のさらに他の実施例によるデマッピング及びデコーディングモジュールの詳細ブロック図を示す図である。本発明の一実施例による周期的ランダムＩ／Ｑデインターリービング（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｄｅ−ｉｎｔｅｒｌｅａｖｉｎｇ）技術を示す図である。本発明の他の実施例による未来の放送サービスに対する放送信号送信装置の構造の一部を示す。本発明の一実施例による基本スイッチの構造を示す図である。本発明のさらに他の実施例によるセルインターリーバーの線形書き込み及びランダム読み取り動作の数学的表現を示す図である。本発明のさらに他の実施例によるセルインターリーバーの置換シーケンスを発生させる方法の数学的表現を示す図である。本発明のさらに他の実施例によるセルデインターリーバーを含む未来の放送サービスに対する放送信号受信装置の構造の一部を示す。本発明の他の実施例による未来の放送サービスに対する放送信号伝送装置の構造の一部を示す。本発明の他の実施例による時間インターリーバーの可能な構造を示す図である。本発明の他の実施例によるセルインターリーバーの動作を示す図である。本発明の他の実施例によるセルインターリーバーの動作中、ステージＡに相応する動作の数学的表現を示す図である。本発明の他の実施例によるセルインターリーバーの動作中、ステージＢに相応する動作の数学的表現を示す図である。本発明の他の実施例によるセルインターリーバーの動作中、ステージＢの半周期的パターン生成動作を数学的に示す図である。本発明の他の実施例による時間インターリーバーの構造中、ＰＬＰの数が一つである場合を示す図である。本発明の他の実施例による時間デインターリーバーの内部構造及びＦＥＣデコーディングメモリを示す図である。本発明の他の実施例によるセルデインターリーバーのステージＢによる動作の数学的表現を示す図である。本発明の他の実施例によるセルインターリーバーの動作過程の一例示を示す図である。本発明の他の実施例による時間インターリーバーのコンボリューショナルインターリービング及びブロックインターリービングの動作過程に対する一例示を示す図である。本発明の他の実施例による時間インターリーバーのブロックインターリービングの動作過程の他の例示を示す図である。本発明の他の実施例による時間インターリーバーのブロックインターリービングの動作過程を示す図である。本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。本発明の他の実施例による時間デインターリーバーのセルデインターリービング動作の一実施例を示す図である。本発明の他の実施例による時間デインターリーバーのステージＢ動作によるダイアグラムを示す図である。本発明の他の実施例による時間インターリーバー内のブロックインターリーバーの動作を示す図である。本発明の他の実施例による時間インターリーバー内のブロックインターリーバーの動作をインターリービングユニットの数によって示す図である。本発明の一実施例による放送信号を伝送する方法を示す図である。本発明の一実施例による放送信号を伝送する装置を示す図である。

本発明の好適な実施例について具体的に説明し、その例を添付図面に示す。添付の図面を参照して以下で説明する詳細な説明は、本発明の一実施例によって具現可能な実施例のみを示すよりは、本発明の好適な実施例を説明するためのものである。次の詳細な説明は、本発明の完璧な理解を提供するために細部事項を含む。しかし、本発明が、このような特定の細部事項なしでも実行可能であることは当業者にとって自明である。

本発明で使用されるほとんどの用語は、本技術で広く使用されるものから選択されたが、一部の用語は、出願人によって任意に選択されたものであって、その意味は、必要に応じて次の説明で詳細に説明する。よって、本発明は、単純な名前又は意味よりは、用語の意図された意味に基づいて理解しなければならない。

本発明は未来の放送サービスに対する放送信号送信及び受信装置及び方法を提供する。本発明の一実施例による未来の放送サービスは地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを含む。本発明は一実施例によって非ＭＩＭＯ（ｎｏｎ−ＭｕｌｔｉｐｌｅＩｎｐｕｔＭｕｌｔｉｐｌｅＯｕｔｐｕｔ）又はＭＩＭＯ方式で未来の放送サービスに対する放送信号を処理することができる。本発明の一実施例による非ＭＩＭＯ方式はＭＩＳＯ（ＭｕｌｔｉｐｌｅＩｎｐｕｔＳｉｎｇｌｅＯｕｔｐｕｔ）方式、ＳＩＳＯ（ＳｉｎｇｌｅＩｎｐｕｔＳｉｎｇｌｅＯｕｔｐｕｔ）方式などを含むことができる。

以下では、説明の便宜のために、ＭＩＳＯ又はＭＩＭＯ方式は二つのアンテナを使うが、本発明は二つ以上のアンテナを使うシステムに適用可能である。本発明は特定の用途に要求される性能を達成しながら受信機複雑度を最小化するために最適化された三つのフィジカルプロファイル（ＰＨＹｐｒｏｆｉｌｅ）（ベース（ｂａｓｅ）、ハンドヘルド（ｈａｎｄｈｅｌｄ）、アドバンスド（ａｄｖａｎｃｅｄ）プロファイル）を定義することができる。フィジカルプロファイルは該当の受信機が具現しなければならないすべての構造のサブセットである。

三つのフィジカルプロファイルは大部分の機能ブロックを共有するが、特定のブロック及び／又はパラメータではちょっと違う。後にさらにフィジカルプロファイルが定義されることができる。システムの発展のために、フューチャープロファイルはＦＥＦ（ｆｕｔｕｒｅｅｘｔｅｎｓｉｏｎｆｒａｍｅ）を介して単一ＲＦ（ｒａｄｉｏｆｒｅｑｕｅｎｃｙ）チャネルに存在するプロファイルとマルチプレキシングされることもできる。各フィジカルプロファイルについての詳細な内容は後述する。

１．ベースプロファイル

ベースプロファイルは主にルーフトップ（ｒｏｏｆ−ｔｏｐ）アンテナと連結される固定された受信装置の主な用途を示す。ベースプロファイルはどの場所に移動されることができるが、比較的停止した受信範疇に属する携帯用装置も含むことができる。ベースプロファイルの用途は少しの改善された実行によってハンドヘルド装置又は車両用に拡張できるが、このような使用用途はベースプロファイル受信機の動作では期待されない。

受信のターゲット信号対雑音比の範囲はおよそ１０〜２０ｄＢである。これは既存の放送システム（例えば、ＡＴＳＣＡ／５３）の１５ｄＢ信号対雑音比受信能力を含む。受信機複雑度及び消費電力はハンドヘルドプロファイルを使うバッテリーで駆動されるハンドヘルド装置でよりは重要ではない。ベースプロファイルに対する重要システムパラメータが下記の表１に記載されている。

２．ハンドヘルドプロファイル

ハンドヘルドプロファイルはバッテリー電源で駆動されるハンドヘルド及び車両用装置での使用のために設計される。該当の装置は歩行者又は車両の速度で移動することができる。受信機複雑度だけでなく消費電力はハンドヘルドプロファイルの装置の具現のために非常に重要である。ハンドヘルドプロファイルのターゲット信号対雑音比の範囲はおよそ０〜１０ｄＢであるが、もっと低い室内受信のために意図された場合、０ｄＢ以下になるように設定できる。

低信号対雑音比能力だけではなく、受信機移動性によって現れたドップラー効果に対する復元力はハンドヘルドプロファイルの一対重要な性能属性である。ハンドヘルドプロファイルに対する重要なシステムパラメータが下記の表２に記載されている。

３．アドバンスドプロファイル

アドバンスドプロファイルはもっと大きな実行複雑度に対する対価としてもっと高いチャネル能力を提供する。該当のプロファイルはＭＩＭＯ送信及び受信を使うことを要求し、ＵＨＤＴＶサービスはターゲット用途であり、このために該当のプロファイルが特別に設計される。向上した能力は与えられた帯域幅でサービス数の増加、例えば多数のＳＤＴＶ又はＨＤＴＶサービスを許容するのにも使われることができる。

アドバンスドプロファイルのターゲット信号対雑音比の範囲はおよそ２０〜３０ｄＢである。ＭＩＭＯ伝送初期には既存の楕円偏光伝送装備を使い、後に全出力交差偏光伝送に拡張できる。アドバンスドプロファイルに対する重要なシステムパラメータが下記の表３に記載されている。

この場合、ベースプロファイルは地上波放送サービス及びモバイル放送サービスの両方に対するプロファイルとして使われることができる。すなわち、ベースプロファイルはモバイルプロファイルを含むプロファイルの概念を定義するために使われることができる。また、アドバンスドプロファイルはＭＩＭＯを有するベースプロファイルに対するアドバンスドプロファイル及びＭＩＭＯを有するハンドヘルドプロファイルに対するアドバンスドプロファイルに区分できる。そして、該当の三つのプロファイルは設計者の意図によって変更できる。

次の用語及び定義は本発明に適用できる。次の用語及び定義は設計によって変更可能である。

補助ストリーム：フューチャーエクステンション（ｆｕｔｕｒｅｅｘｔｅｎｓｉｏｎ、追後拡張）又は放送社やネットワーク運営者によって要求されることによって使われることができる未だ定義されていない変調及びコーディングのデータを伝達するセルのシーケンス

ベースデータパイプ（ｂａｓｅｄａｔａｐｉｐｅ）：サービスシグナリングデータを伝達するデータパイプ

ベースバンドフレーム（又はＢＢＦＲＡＭＥ）：一つのＦＥＣエンコード過程（ＢＣＨ及びＬＤＰＣエンコード）に対する入力を形成するＫｂｃｈビットの集合

セル（ｃｅｌｌ）：ＯＦＤＭ伝送の一つのキャリアによって伝達される変調値

コード化ブロック（ｃｏｄｅｄｂｌｏｃｋ）：ＰＬＳ１データのＬＤＰＣエンコードされたブロック又はＰＬＳ２データのＬＤＰＣエンコードされたブロックの一つ

データパイプ（ｄａｔａｐｉｐｅ）：一つ又は多数のサービス又はサービスコンポーネントを伝達することができるサービスデータ又は関連のメタデータを伝達する物理階層（ｐｈｙｓｉｃａｌｌａｙｅｒ）におけるロジカルチャネル

データパイプユニット（ＤＰＵ、ｄａｔａｐｉｐｅｕｎｉｔ）：データセルをフレームでのデータパイプに割り当てることができる基本ユニット

データシンボル（ｄａｔａｓｙｍｂｏｌ）：プリアンブルシンボルではないフレームでのＯＦＤＭシンボル（フレームシグナリングシンボル及びフレームエッジ（ｅｄｇｅ）シンボルはデータシンボルに含まれる。）

ＤＰ＿ＩＤ：該当の８ビットフィールドはＳＹＳＴＥＭ＿ＩＤによって識別されたシステム内でデータパイプを唯一に識別する。

ダミーセル（ｄｕｍｍｙｃｅｌｌ）：ＰＬＳ（ｐｈｙｓｉｃａｌｌａｙｅｒｓｉｇｎａｌｌｉｎｇ）シグナリング、データパイプ、又は補助ストリームのために使われなかった残った容量を満たすのに使われる擬似ランダム値を伝達するセル

ＦＡＣ（ｅｍｅｒｇｅｎｃｙａｌｅｒｔｃｈａｎｎｅｌ、非常警報チャネル）：ＥＡＳ情報データを伝達するフレームの一部

フレーム（ｆｒａｍｅ）：プリアンブルで始めてフレームエッジシンボルで終わる物理階層（ｐｈｙｓｉｃａｌｌａｙｅｒ）タイムスロット

フレームレペティションユニット（ｆｒａｍｅｒｅｐｅｔｉｔｉｏｎｕｎｉｔ、フレーム繰り返し単位）：スーパーフレーム（ｓｕｐｅｒ−ｆｒａｍｅ）で８回繰り返されるＦＥＦを含む同一又は異なったフィジカルプロファイルに属するフレームの集合

ＦＩＣ（ｆａｓｔｉｎｆｏｒｍａｔｉｏｎｃｈａｎｎｅｌ、高速情報チャネル）：サービスと該当のベースデータパイプの間でのマッピング情報を伝達するフレームでのロジカルチャネル

ＦＥＣＢＬＯＣＫ：データパイプデータのＬＤＰＣエンコードされたビットの集合

ＦＦＴサイズ：基本周期Ｔのサイクルで表現されたアクティブシンボル周期Ｔｓと同一の特定モードに使われる名目上のＦＦＴサイズ

フレームシグナリングシンボル（ｆｒａｍｅｓｉｇｎａｌｉｎｇｓｙｍｂｏｌ）：ＰＬＳデータの一部を伝達する、ＦＦＴサイズ、ガードインターバル（ｇｕａｒｄｉｎｔｅｒｖａｌ）、及びスキャッタード（ｓｃａｔｔｅｒｅｄ）パイロットパターンの特定の組合せにおいてフレームの端で使われるもっと高いパイロット密度を有するＯＦＤＭシンボル

フレームエッジシンボル（ｆｒａｍｅｅｄｇｅｓｙｍｂｏｌ）：ＦＦＴサイズ、ガードインターバル、及びスキャッタードパイロットパターンの特定の組合せにおいてフレームの端で使われるもっと高いパイロット密度を有するＯＦＤＭシンボル

フレームグループ（ｆｒａｍｅ−ｇｒｏｕｐ）：スーパーフレームにおいて同一のフィジカルプロファイルタイプを有するすべてのフレームの集合

フューチャーエクステンションフレーム（ｆｕｔｕｒｅｅｘｔｅｎｔｉｏｎｆｒａｍｅ、追後拡張フレーム）：プリアンブルで始める、追後拡張に使われることができるスーパーフレーム内での物理階層（ｐｈｙｓｉｃａｌｌａｙｅｒ）タイムスロット

フューチャーキャスト（ｆｕｔｕｒｅｃａｓｔ）ＵＴＢシステム：入力が一つ以上のＭＰＥＧ２−ＴＳ又はＩＰ（Ｉｎｔｅｒｎｅｔｐｒｏｔｏｃｏｌ）又は一般ストリームであり、出力がＲＦシグナルである提案された物理階層（ｐｈｙｓｉｃａｌｌａｙｅｒ）放送システム

入力ストリーム（ｉｎｐｕｔｓｔｒｅａｍ、入力ストリーム）：システムによって最終使用者に伝達されるサービスの調和（ｅｎｓｅｍｂｌｅ）のためのデータのストリーム

ノーマル（ｎｏｒｍａｌ）データシンボル：フレームシグナリングシンボル及びフレームエッジシンボルを除いたデータシンボル

フィジカルプロファイル（ＰＨＹｐｒｏｆｉｌｅ）：該当の受信機が具現しなければならないすべての構造のサブセット

ＰＬＳ：ＰＬＳ１及びＰＬＳ２で構成された物理階層（ｐｈｙｓｉｃａｌｌａｙｅｒ）シグナリングデータ

ＰＬＳ１：ＰＬＳ２をデコードするのに必要なパラメータだけでなくシステムに関する基本情報を伝達する固定されたサイズ、コーディング、変調を有するＦＳＳ（ｆｒａｍｅｓｉｇｎａｌｌｉｎｇｓｙｍｂｏｌ）に伝達されるＰＬＳデータの一番目集合

ＮＯＴＥ：ＰＬＳ１データはフレームグループのデュレーション（ｄｕｒａｔｉｏｎ）の間に一定である。

ＰＬＳ２：データパイプ及びシステムに関するもっと詳細なＰＬＳデータを伝達するＦＳＳに伝送されるＰＬＳデータの二番目集合

ＰＬＳ２ダイナミック（ｄｙｎａｍｉｃ、動的）データ：フレームごとにダイナミック（ｄｙｎａｍｉｃ、動的）に変化するＰＬＳ２データ

ＰＬＳ２スタティック（ｓｔａｔｉｃ、静的）データ：フレームグループのデュレーションの間にスタティック（ｓｔａｔｉｃ、静的）なＰＬＳ２データ

プリアンブルシグナリングデータ（ｐｒｅａｍｂｌｅｓｉｇｎａｌｉｎｇｄａｔａ）：プリアンブルシンボルによって伝達され、システムの基本モードを確認するのに使われるシグナリングデータ

プリアンブルシンボル（ｐｒｅａｍｂｌｅｓｙｍｂｏｌ）：基本ＰＬＳデータを伝達し、フレームの始まりに位置する固定長のパイロットシンボル

ＮＯＴＥ：プリアンブルシンボルは、システム信号、そのタイミング、周波数オフセット、及びＦＦＴサイズを検出するために高速初期バンドスキャンに主に使われる。

追後使用（ｆｕｔｕｒｅｕｓｅ）のために予約（ｒｅｓｅｒｖｅｄ）：現在文書で定義されないが後に定義されることができる

スーパーフレーム（ｓｕｐｅｒｆｒａｍｅ）：８個のフレーム繰り返し単位の集合

時間インターリービングブロック（ｔｉｍｅｉｎｔｅｒｌｅａｖｉｎｇｂｌｏｃｋ、ＴI ｂｌｏｃｋ）：時間インターリーバーメモリの一用途にあたる、時間インターリービングが実行されるセルの集合

時間インターリービンググループ（ｔｉｍｅｉｎｔｅｒｌｅａｖｉｎｇｇｒｏｕｐ、ＴI ｇｒｏｕｐ）：整数、ダイナミック（ｄｙｎａｍｉｃ、動的）に変化するＸＦＥＣＢＬＯＣＫの数でなる、特定のデータパイプに対するダイナミック（ｄｙｎａｍｉｃ、動的）容量割当てが実行される単位

ＮＯＴＥ：時間インターリービンググループは一フレームに直接マッピングされるか多数のフレームにマッピングされることができる。時間インターリービンググループは一つ以上の時間インターリービングブロックを含むことができる。

タイプ１データパイプ（Ｔｙｐｅ１ＤＰ）：すべてのデータパイプがフレームにＴＤＭ（ｔｉｍｅｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）方式でマッピングされるフレームのデータパイプ

タイプ２データパイプ（Ｔｙｐｅ２ＤＰ）：すべてのデータパイプがフレームにＦＤＭ方式でマッピングされるフレームのデータパイプ

ＸＦＥＣＢＬＯＣＫ：一つのＬＤＰＣＦＥＣＢＬＯＣＫのすべてのビットを伝達するＮ_{ｃｅｌｌｓ}セルの集合

図１は、本発明の一実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。

本発明の一実施例によって未来の放送サービスのための放送信号を送信する装置は、入力フォーマッティングブロック１０００、ＢＩＣＭ（ｂｉｔｉｎｔｅｒｌｅａｖｅｄｃｏｄｉｎｇ＆ｍｏｄｕｌａｔｉｏｎ）ブロック１０１０、フレーム構造ブロック１０２０、ＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）生成ブロック１０３０、及びシグナリング生成ブロック１０４０を含むことができる。以下では、放送信号を送信する装置の各モジュールの動作を説明する。

ＩＰストリーム／パケット及びＭＰＥＧ２−ＴＳはメイン入力フォーマットで、他のストリームタイプは一般ストリームとして処理される。これらデータ入力に加えて、管理情報が入力され、各入力ストリームに対する該当帯域幅のスケジューリング及び割当てを制御する。一つ又は多数のＴＳストリーム、ＩＰストリーム及び／又は一般ストリームの入力が同時に許容される。

入力フォーマッティングブロック１０００は、各入力ストリームを独立コーディング及び変調が適用される一つ又は多数のデータパイプにデマルチプレクスすることができる。データパイプ（ＤＰ）は、ロバスト性制御のための基本単位であって、ＱｏＳに影響を与える。一つ又は多数のサービス又はサービスコンポーネントは単一のＤＰによって伝達され得る。入力フォーマッティングブロック１０００の動作の細部事項については後述する。

データパイプは、一つ又は多数のサービス又はサービスコンポーネントを伝達することができるサービスデータ又は関連メタデータを伝達する物理階層（ｐｈｙｓｉｃａｌｌａｙｅｒ）内の論理チャネルである。

また、データパイプ単位は、一フレーム内のＤＰにデータセルをパイプに割り当てる基本ユニットである。

入力フォーマットブロック１０００において、パリティデータが誤り訂正のために付け加えられ、エンコードされたビットストリームは複素数値の星状シンボルにマップされる。該当シンボルは、該当ＤＰに使用される特定のインターリービング深さを横切ってインターリーブされる。アドバンスドプロファイルに対して、ＭＩＭＯエンコーディングがＢＩＣＭブロック１０１０で行われ、追加のデータ経路はＭＩＭＯ送信のための出力で追加される。ＢＩＣＭブロック１０１０の細部事項については後述する。

フレームビルディングブロック１０２０は、一フレーム内で入力ＤＰのデータセルをフレーム内のＯＦＤＭシンボルにマップすることができる。マップした後、周波数インターリービングは、周波数領域多様性に使用され、特に、周波数選択フェーディングチャネルを防止する。フレームビルディングブロック１０２０の動作の細部事項については後述する。

各フレームの初期にプリアンブルを挿入した後、ＯＦＤＭ生成ブロック１０３０は、保護区間として循環前置（ｃｙｃｌｉｃｐｒｅｆｉｘ）を有する従来のＯＦＤＭ変調を適用することができる。アンテナ空間ダイバーシティのために、分散型ＭＩＳＯ方式が送信機に適用される。また、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅｐｏｗｅｒｒｅｄｕｃｔｉｏｎ）方式が時間領域で行われる。柔軟なネットワーク計画のために、この提案は、多様なＦＦＴサイズ、保護区間長さ及び該当パイロットパターンのセットを提供する。ＯＦＤＭ生成ブロック１０３０の動作に対する詳細な内容は後述する。

シグナリング生成ブロック１０４０は、各機能ブロックの動作に使用される物理階層シグナリング情報を生成することができる。また、このシグナリング情報は、関心のあるサービスが受信側で適切に回復されるように送信される。シグナリング生成ブロック１０４０の動作の細部事項については後述する。

図２、図３及び図４は、本発明の一実施例に係る入力フォーマッティングブロック１０００を示す。以下では、各図について説明する。

図２は、本発明の一実施例に係る入力フォーマッティングブロックを示す図である。図２は、入力信号が単一入力ストリームであるときの入力フォーマッティングブロックを示す。

図２に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

物理階層への入力は、一つ又は多数のデータストリームで構成することができる。各データストリームは一つのＤＰによって伝達される。モード適応モジュールは、入り込むデータストリームをベースバンドフレーム（ＢＢＦ）のデータフィールドにスライスする。システムは、３つのタイプの入力データストリーム、すなわち、ＭＰＥＧ２−ＴＳ、インターネットプロトコル（ＩＰ）及びＧＳ（ｇｅｎｅｒｉｃｓｔｒｅａｍ）をサポートする。ＭＰＥＧ２−ＴＳは、固定長さ（１８８バイト）パケットで特性化され、第１バイトはシンク（ｓｙｎｃ）バイト（０ｘ４７）である。ＩＰストリームは、ＩＰパケットヘッダー内でシグナルされる可変長さＩＰデータグラムパケットで構成される。システムは、ＩＰストリームのためのＩＰｖ４及びＩＰｖ６をサポートする。ＧＳは、カプセル化パケットヘッダー内でシグナルされる可変長さパケット又は固定長さパケットで構成することができる。

（ａ）は、信号ＤＰのためのモード適応ブロック２０００及びストリーム適応ブロック２０１０を示し、（ｂ）は、ＰＬＳ信号を生成して処理するＰＬＳ生成ブロック２０２０及びＰＬＳスクランブラー２０３０を示す。以下では、各ブロックの動作を説明する。

入力ストリームスプリッタは、入力ＴＳ、ＩＰ、ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離する。モード適応モジュール２０１０は、ＣＲＣエンコーダー、ＢＢ（ｂａｓｅｂａｎｄ）フレームスライサ及びＢＢフレームヘッダー挿入ブロックで構成される。

ＣＲＣエンコーダーは、ユーザパケット（ＵＰ）レベル、すなわち、ＣＲＣ−８、ＣＲＣ−１６及びＣＲＣ−３２で誤り訂正のための３つのタイプのＣＲＣエンコーディングを提供する。計算されたＣＲＣバイトはＵＰの後に添付される。ＣＲＣ−８はＴＳストリームに使用され、ＣＲＣ−３２はＩＰストリームに使用される。ＧＳストリームがＣＲＣエンコーディングを提供しない場合、提案されたＣＲＣエンコーディングが適用されなければならない。

ＢＢフレームスライサは、入力を内部論理ビットフォーマットにマップする。最初に受信されたビットはＭＢＳであると定義される。ＢＢフレームスライサは、利用可能なデータフィールド容量と同一の多数の入力ビットを割り当てる。ＢＢＦペイロードと同一の多数の入力ビットを割り当てるために、ＵＰパケットストリームはＢＢＦのデータフィールドに合わせてスライスされる。

ＢＢフレームヘッダー挿入ブロックは、２バイトの固定長さＢＢＦヘッダーをＢＢフレームの前に挿入することができる。ＢＢＦヘッダーは、ＳＴＵＦＦＩ（１ビット）、ＳＹＮＣＤ（１３ビット）及びＲＦＵ（２ビット）で構成される。固定２バイトＢＢＦヘッダーに加えて、ＢＢＦは、２バイトＢＢＦヘッダーの端に拡張フィールド（１バイト又は３バイト）を有することができる。

ストリーム適応ブロック２０１０は、スタッフィング（ｓｔｕｆｆｉｎｇ）挿入ブロック及びＢＢスクランブラーで構成される。スタッフィング挿入ブロックは、スタッフィングフィールドをＢＢフレームのペイロードに挿入することができる。ストリーム適応への入力データがＢＢフレームを充填するのに十分である場合、ＳＴＵＦＦＩは「０」に設定され、ＢＢＦはスタッフィングフィールドを有さない。そうでない場合、ＳＴＵＦＦＩが「１」に設定され、スタッフィングフィールドがＢＢＦヘッダーの直後に挿入される。スタッフィングフィールドは、２バイトのスタッフィングフィールドヘッダー及び可変サイズのスタッフィングデータを含む。

ＢＢスクランブラーは、エネルギー分散（ｅｎｅｒｇｙｄｉｓｐｅｒｓａｌ）のために完全なＢＢＦをスクランブルする。スクランブリングシーケンスはＢＢＦと同時に発生する。スクランブリングシーケンスは、フィードバックされたシフトレジスタによって生成される。

ＰＬＳ生成ブロック２０２０は、物理階層シグナリング（ＰＬＳ）データを生成することができる。ＰＬＳは、受信機に物理階層ＤＰにアクセスする手段を提供する。ＰＬＳデータは、ＰＬＳ１データ及びＰＬＳ２データで構成される。

ＰＬＳ１データは、固定サイズ、コーディング及び変調を有するフレーム内のＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２データをデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。ＰＬＳ１データは、ＰＬＳ２データの受信及びデコーディングを可能にするのに要求されるパラメータを含む基本送信パラメータを提供する。また、ＰＬＳ１データは、フレームグループのデュレーションの間に一定に維持される。

ＰＬＳ２データは、ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより詳細なＰＬＳデータを伝達する。ＰＬＳ２は、受信機に十分なデータを提供し、所望のＤＰをデコードするパラメータを含む。また、ＰＬＳ２シグナリングは、２つのタイプのパラメータ、すなわち、ＰＬＳ２静的データ（ＰＬＳ２−ＳＴＡＴデータ）及びＰＬＳ２動的データ（ＰＬＳ２−ＤＹＮデータ）で構成される。ＰＬＳ２静的データは、フレームグループのデュレーションの間に静的に残っているＰＬＳ２データであり、ＰＬＳ２動的データは、フレーム別に動的に変わり得るＰＬＳ２データである。

ＰＬＳデータの細部事項については後述する。

ＰＬＳスクランブラー２０３０は、エネルギー分散のために生成されたＰＬＳデータをスクランブルすることができる。

前述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図３は、本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。

図３に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

図３は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングブロックのモード適応ブロックを示す。

多数の入力ストリームを処理する入力フォーマッティングブロックのモード適応ブロックは、独立的に多数の入力ストリームを処理することができる。

図３を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、入力ストリームスプリッタ３０００、入力ストリーム同期化器３０１０、補償遅延ブロック３０２０、ヌル（ｎｕｌｌ）パケット削除ブロック３０３０、ヘッダー圧縮ブロック３０４０、ＣＲＣエンコーダー３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダー挿入ブロック３０７０を含むことができる。以下では、モード適応ブロックの各ブロックを説明する。

ＣＲＣエンコーダー３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダー挿入ブロック３０７０の動作は、図２を参照して説明したＣＲＣエンコーダー、ＢＢフレームスライサ及びＢＢヘッダー挿入ブロックに対応するので、それに対する説明は省略する。

入力ストリームスプリッタ３０００は、入力ＴＳ、ＩＰＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離することができる。

入力ストリーム同期化器３０１０はＩＳＳＹと称することができる。ＩＳＳＹは、任意の入力データフォーマットに対する一定のエンド−ツー−エンド送信遅延及びＣＢＲ（ｃｏｎｓｔａｎｔｂｉｔｒａｔｅ）を保証する適切な手段を提供することができる。ＩＳＳＹは、常にＴＳを伝達する多数のＤＰの場合に使用され、選択的に、ＧＳストリームを伝達するＤＰに使用される。

補償遅延ブロック３０２０は、ＩＳＳＹ情報の挿入後に分離されたＴＳパケットストリームを遅延させ、受信機内の追加のメモリを要求せずにＴＳパケット再結合メカニズムを許容することができる。

ヌルパケット削除ブロック３０３０は、ＴＳ入力ストリームケースにのみ使用される。任意のＴＳ入力ストリーム又は分離されたＴＳストリームは、ＣＢＲＴＳストリームにＶＢＲ（ｖａｒｉａｂｌｅｂｉｔ−ｒａｔｅ）サービスを収容するために存在する多数のヌルパケットを有することができる。この場合、不要な送信オーバーヘッドを避けるために、ヌルパケットが識別され、送信されない。受信機において、除去されたヌルパケットは、送信時に挿入されたＤＮＰ（ｄｅｌｅｔｅｄｎｕｌｌ−ｐａｃｋｅｔ）カウンタを参照し、本来にあった正確な場所に再挿入され、一定のビットレートを保証し、タイムスタンプ（ＰＣＲ）アップデートに対する必要性を避けることができる。

ヘッダー圧縮ブロック３０４０は、パケットヘッダー圧縮を提供し、ＴＳ又はＩＰ入力ストリームに対する送信効率を増加させることができる。受信機がヘッダーの所定部分に対する先験的情報（ａｐｒｉｏｒｉｉｎｆｏｒｍａｔｉｏｎ）を有し得るので、この既知の情報は送信機で削除され得る。

送信ストリームに対して、受信機は、シンク−バイト構成（０ｘ４７）及びパケット長さ（１８８バイト）に関する先験的情報を有する。入力ＴＳストリームが一つのＰＩＤを有するコンテンツを伝達すると、すなわち、一つのサービスコンポーネント（ビデオ、オーディオなど）又はサービスサブコンポーネント（ＳＶＣベース層、ＳＶＣインヘンスメント層、ＭＶＣベースビュー又はＭＶＣ従属ビュー）に対してのみ、ＴＳパケットヘッダー圧縮を（選択的に）送信ストリームに適用することができる。入力ストリームがＩＰストリームであると、ＩＰパケットヘッダー圧縮が選択的に使用される。前述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図４は、本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。

図４に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

図４は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングモジュールのストリーム適応ブロックを示す。

図４を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、スケジューラー４０００、１フレーム遅延ブロック４０１０、スタッフィング挿入ブロック４０２０、帯域内（ｉｎ−ｂａｎｄ）シグナリング４０３０、ＢＢフレームスクランブラー４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラー４０６０を含むことができる。以下では、ストリーム適応ブロックのそれぞれのブロックを説明する。

スタッフィング挿入ブロック４０２０、ＢＢフレームスクランブラー４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラー４０６０の動作は、図２を参照して説明したスタッフィング挿入ブロック、ＢＢスクランブラー、ＰＬＳ生成ブロック及びＰＬＳスクランブラーに対応するので、それに対する説明は省略する。

スケジューラー４０００は、それぞれのＤＰのＦＥＣＢＬＯＣＫの量から全体のフレームにわたった全体のセル割り当てを決定することができる。ＰＬＳ、ＥＡＣ及びＦＩＣに対する割り当てを含めて、スケジューラーはＰＬＳ２−ＤＹＮデータの値を生成し、これは、フレームのＦＳＳ内の帯域内シグナリング又はＰＬＳセルとして送信される。ＦＥＣＢＬＯＣＫ、ＥＡＣ及びＦＩＣの細部事項については後述する。

１フレーム遅延ブロック４０１０は、入力データを１送信フレームだけ遅延させ、次のフレームに関するスケジューリング情報を、ＤＰに挿入される帯域内シグナリング情報に対する現在のフレームを通じて送信させることができる。

帯域内シグナリング４０３０は、ＰＬＳ２データの遅延されていない部分をフレームのＤＰに挿入することができる。

図５は、本発明の一実施例に係るＢＩＣＭブロックを示す図である。

図５に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。

前述したように、本発明の一実施例によって未来の放送サービスのための放送信号を送信する装置は、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを提供することができる。

ＱｏＳは、本発明の一実施例によって未来の放送サービスのための放送信号を送信する装置によって提供されるサービスの特性に依存するので、各サービスに対応するデータは、異なる方式を通じて処理される必要がある。よって、本発明の一実施例に係るＢＩＣＭブロックは、ＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式をデータ経路にそれぞれ対応するデータパイプに独立的に適用することによって、それに入力されたＤＰを独立的に処理することができる。結果的に、本発明の一実施例によって未来の放送サービスのための放送信号を送信する装置は、それぞれのＤＰを通じて送信されるそれぞれのサービス又はサービスコンポーネントに対するＱｏＳを制御することができる。

（ａ）は、ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロックを示し、（ｂ）は、アドバンスドプロファイルのＢＩＣＭブロックを示す。

ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロック及びアドバンスドプロファイルによって共有されたＢＩＣＭブロックは、各ＤＰを処理する複数の処理ブロックを含むことができる。

以下では、ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロック、及びアドバンスドプロファイルのためのＢＩＣＭブロックのそれぞれの処理ブロックを説明する。

ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００は、データＦＥＣエンコーダー５０１０、ビットインターリーバー５０２０、星状マッパー５０３０、ＳＳＤ（ｓｉｇｎａｌｓｐａｃｅｄｉｖｅｒｓｉｔｙ）エンコーディングブロック５０４０及び時間インターリーバー５０５０を含むことができる。

データＦＥＣエンコーダー５０１０は、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。アウターコーディング（ＢＣＨ）は選択的なコーディング方法である。データＦＥＣエンコーダー５０１０の動作の細部事項については後述する。

ビットインターリーバー５０２０は、データＦＥＣＴエンコーダー５０１０の出力をインターリーブし、効率的に具現可能な構造を提供しながらＬＤＰＣコード及び変調方式の組合せで最適化された性能を達成することができる。ビットインターリーバー５０２０の動作の細部事項については後述する。

星状マッパー５０３０は、ＱＰＳＫ、ＱＡＭ−１６、不均一ＱＡＭ（ＮＵＱ−６４、ＮＵＱ−２５６、ＮＵＱ−１０２４）又は不均一星状（ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ−１０２４）を用いてベース及びハンドヘルドプロファイル内のビットインターリーバー５０２０からの各セルワード及びアドバンスドプロファイル内のセル−ワードデマルチプレクサー５０１０−１からのセルワードを変調し、電力正規化星状ポイントを提供することができる。この星状マッピングはＤＰに対してのみ適用される。ＱＡＭ−１６及びＮＵＱが方形（ｓｑｕａｒｅｓｈａｐｅｄ）であるが、ＮＵＣは任意の形状を有する。それぞれの星状が９０度の任意の倍数で回転すると、回転した星状は正確に本来の星状と重畳する。この「回転−感覚（ｒｏｔａｔｉｏｎ−ｓｅｎｓｅ）対称特性は、実数成分及び虚数成分の平均電力及び容量を互いに同一にする。ＮＵＱ及びＮＵＣは、各コードレートに対して特別に定義され、使用される特定の一つがＰＬＳ２データで提出されたパラメータ（ＤＰ＿ＭＯＤ）によってシグナルされる。

ＳＳＤエンコーディングブロック５０４０は、２（２Ｄ）、３（３Ｄ）及び４（４Ｄ）次元でセルをプリコードし、異なるフェーディング条件下で受信ロバスト性を増加させることができる。

時間インターリーバー５０５０はＤＰレベルで動作し得る。時間インターリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。時間インターリーバー５０５０の動作の細部事項については後述する。

アドバンスドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００−１は、データＦＥＣエンコーダー、ビットインターリーバー、星状マッパー及び時間インターリーバーを含むことができる。

しかし、処理ブロック５０００−１は処理ブロック５０００と区別され、セル−ワードデマルチプレクサー５０１０−１及びＭＩＭＯエンコーディングブロック５０２０−１をさらに含む。

また、処理ブロック５０００−１のデータＦＥＣエンコーダー、ビットインターリーバー、星状マッパー及び時間インターリーバーの動作は、前述したデータＦＥＣエンコーダー５０１０、ビットインターリーバー５０２０、星状マッパー５０３０及び時間インターリーバー５０５０に対応するので、それに対する説明は省略する。

セル−ワードデマルチプレクサー５０１０−１は、アドバンスドプロファイルのＤＰに使用され、単一セル−ワードストリームをＭＩＭＯ処理のためのデュアルセル−ワードストリームに分離する。セル−ワードデマルチプレクサー５０１０−１の動作の細部事項については後述する。

ＭＩＭＯエンコーディングブロック５０２０−１は、ＭＩＭＯエンコーディング方式を用いてセル−ワードデマルチプレクサー５０１０−１の出力を処理することができる。ＭＩＭＯエンコーディング方式は、放送信号の送信のために最適化された。ＭＩＭＯ技術は、容量を増加させる優れた方式であるが、チャネル特性に依存する。特に、ブロードキャスティングに対して、異なる信号伝播特性によって誘発された２個のアンテナ間の受信された信号電力の差又はチャネルの強いＬＯＳ成分は、ＭＩＭＯから容量利得を得ることを困難にし得る。提案されたＭＩＭＯエンコーディング方式は、ＭＩＭＯ出力信号のうち一つの回転基盤プリコーディング及び位相ランダム化を用いてこの問題を克服する。

ＭＩＭＯエンコーディングは、送信機及び受信機で少なくとも２個のアンテナを必要とする２ｘ２ＭＩＭＯシステムを目的とすることができる。この提案において、２個のＭＩＭＯエンコーディングモード、すなわち、ＦＲ−ＳＭ（ｆｕｌｌ−ｒａｔｅｓｐａｔｉａｌｍｕｌｔｉｐｌｅｘｉｎｇ）及びＦＲＦＤ−ＳＭ（ｆｕｌｌ−ｒａｔｅｆｕｌｌ−ｄｉｖｅｒｓｉｔｙｓｐａｔｉａｌｍｕｌｔｉｐｌｅｘｉｎｇ）が定義される。ＦＲ−ＳＭエンコーディングは、受信機側で比較的小さい複雑度の増加と共に容量の増加を提供するが、ＦＲＦＤ−ＳＭエンコーディングは、受信機側で大きい複雑度の増加と共に、容量の増加及び追加の多様性利得を提供する。提案されたＭＩＭＯエンコーディング方式は、アンテナ極性構成に対する制限を有さない。

ＭＩＭＯ処理は、アドバンスドプロファイルフレームのために要求することができ、これは、アドバンスドプロファイルフレーム内の全てのＤＰがＭＩＭＯエンコーダーによって処理されることを意味する。ＭＩＭＯ処理はＤＰレベルで適用することができる。星状マッパー出力（ｃｏｎｓｔｅｌｌａｔｉｏｎｍａｐｐｅｒｏｕｔｐｕｔ）（ＮＵＱ）のペア（ｅ１，ｉ及びｅ２，ｉ）は、ＭＩＭＯエンコーダーの入力に供給することができる。ＭＩＭＯエンコーダー出力のペア（ｇ１，ｉ及びｇ２，ｉ）は、それぞれのＴＸアンテナのＯＦＤＭシンボル（ｌ）及び同一のキャリア（ｋ）によって送信され得る。

図６は、本発明の他の実施例に係るＢＩＣＭブロックを示す図である。

図６に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。

図６は、物理階層シグナリング（ＰＬＳ）、非常境界チャネル（ＥＡＣ）及び高速情報チャネル（ＦＩＣ）の保護のためのＢＩＣＭブロックを示す。ＥＡＣは、ＥＡＳ情報を伝達するフレームの一部であって、ＦＩＣは、サービスと該当ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネルである。ＥＡＣ及びＦＩＣの細部事項については後述する。

図６を参照すると、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックは、ＰＬＳＦＥＣエンコーダー６０００、ビットインターリーバー６０１０、星状マッパー６０２０及び時間インターリーバー６０３０を含むことができる。

また、ＰＬＳＦＥＣエンコーダー６０００は、スクランブラー、ＢＣＨエンコーディング／ゼロ挿入ブロック、ＬＤＰＣエンコーディングブロック及びＬＤＰＣパリティパンクチャリングブロックを含むことができる。以下では、ＢＩＣＭブロックの各ブロックを説明する。

ＰＬＳＦＥＣエンコーダー６０００は、スクランブルされたＰＬＳ１／２データ、ＥＡＣ及びＦＩＣセクションをエンコードすることができる。

スクランブラーは、ＢＣＨエンコーディング及び短縮及びパンクチャされたＬＤＰＣエンコーディング前にＰＬＳ１データ及びＰＬＳ２データをスクランブルすることができる。

ＢＣＨエンコーディング／ゼロ挿入ブロックは、ＰＬＳ保護のために短縮されたＢＣＨコードを用いてスクランブルされたＰＬＳ１／２データに対してアウターエンコーディングを行い、ＢＣＨエンコーディング後にゼロビットを挿入することができる。ＰＬＳ１データに対してのみ、ＬＤＰＣエンコーディング前にゼロ挿入の出力ビットがパーミュート（ｐｅｒｍｕｔｅ）され得る。

ＬＤＰＣエンコーディングブロックは、ＬＤＰＣコードを用いてＢＣＨエンコーディング／ゼロ挿入ブロックの出力をエンコードすることができる。完全なコーディングブロック（Ｃｌｄｐｃ）を生成するために、パリティビット（Ｐｌｄｐｃ）がそれぞれのゼロ挿入ＰＬＳ情報ブロック（Ｉｌｄｐｃ）から組織的にエンコードされ、その後に添付される。

ＰＬＳ１及びＰＬＳ２に対するＬＤＰＣコードパラメータは、次の表４の通りである。

ＬＤＰＣパリティパンクチャリングブロックは、ＰＬＳ１データ及びＰＬＳ２データに対してパンクチャリングを行うことができる。

ＰＬＳ１データ保護に短縮が適用されると、任意のＬＤＰＣパリティビットは、ＬＤＰＣエンコーディング後にパンクチャされる。また、ＰＬＳ２データの保護のために、ＰＬＳ２のＬＤＰＣパリティビットはＬＤＰＣエンコーディング後にパンクチャされる。これらパンクチャされたビットは送信されない。

ビットインターリーバー６０１０は、それぞれ短縮及びパンクチャされたＰＬＳ１データ及びＰＬＳ２データをインターリーブする。

星状マッパー６０２０は、ビットインターリーブされたＰＬＳ１データ及びＰＬＳ２データを星状にマップすることができる。

図７は、本発明の一実施例に係るフレームビルディングブロックを示す図である。

図７に示したフレームビルディングブロックは、図１を参照して説明したフレームビルディングブロック１０２０の実施例に該当する。

図７を参照すると、フレームビルディングブロックは、遅延補償ブロック７０００、セルマッパー７０１０及び周波数インターリーバー７０２０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。

遅延補償ブロック７０００は、データパイプと対応ＰＬＳデータとの間のタイミングを調節し、送信端で時間が共に合わせられるように保証することができる。ＰＬＳデータは、入力フォーマッティングブロック及びＢＩＣＭブロックによって誘発されたデータパイプの遅延を処理することによって、データパイプと同一の量だけ遅延される。ＢＩＣＭブロックの遅延は、主に時間インターリーバー５０５０による。帯域内シグナリングデータは、次のＴＩグループの情報を伝達し、シグナルされるＤＰより一つのフレームだけ速く伝達される。よって、遅延補償ブロックは、帯域内シグナリングデータを遅延させる。

セルマッパー７０１０は、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルをフレーム内のＯＦＤＭシンボルのアクティブキャリアにマップすることができる。セルマッパー７０１０の基本機能は、もしあれば、ＤＰ、ＰＬＳセル及びＥＡＣ／ＦＩＣセルのそれぞれに対してＴＩによって生成されたデータセルをフレーム内のＯＦＤＭシンボルのそれぞれに対応するアクティブＯＦＤＭセルのアレイにマップすることである。サービスシグナリングデータ（ＰＳＩ（ｐｒｏｇｒａｍｓｐｅｃｉｆｉｃｉｎｆｏｒｍａｔｉｏｎ）／ＳＩ））は、データパイプによって個別的に集めて送信することができる。セルマッパーは、スケジューラーによって生成された動的情報及びフレーム構造の構成によって動作する。フレームの細部事項については後述する。

周波数インターリーバー７０２０は、セルマッパー７０１０から受信されたデータセルをランダムにインターリーブし、周波数多様性を提供することができる。また、周波数インターリーバー７０２０は、異なるインターリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ）順序を用いて２個の順次的なＯＦＤＭシンボルで構成されるＯＦＤＭシンボルペアに対して動作し、単一フレーム内の最大のインターリービング利得を得ることができる。周波数インターリーバー７０２０の動作の細部事項については後述する。

図８は、本発明の一実施例に係るＯＦＤＭ生成ブロックを示す図である。

図８に示したＯＦＤＭ生成ブロックは、図１を参照して説明したＯＦＤＭ生成ブロック１０３０の実施例に該当する。

ＯＦＤＭ生成ブロックは、フレームビルディングブロックによって生成されたセルによってＯＦＤＭキャリアを変調し、パイロットを挿入し、送信される時間領域信号を生成する。また、このブロックは、保護区間を順次挿入し、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅｐｏｗｅｒｒａｔｉｏ）減少処理を適用して最終ＲＦ信号を生成する。

図８を参照すると、フレームビルディングブロックは、パイロット及び予約トーン挿入ブロック８０００、２Ｄ−ｅＳＦＮエンコーディングブロック８０１０、ＩＦＦＴ（ｉｎｖｅｒｓｅｆａｓｔＦｏｕｒｉｅｒｔｒａｎｓｆｏｒｍ）ブロック８０２０、ＰＡＰＲ減少ブロック８０３０、保護区間挿入ブロック８０４０、プリアンブル挿入ブロック８０５０、他のシステム挿入ブロック８０６０及びＤＡＣブロック８０７０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。

パイロット及び予約トーン挿入ブロック８０００は、パイロット及び予約トーンを挿入することができる。

ＯＦＤＭシンボル内の多様なセルは、パイロットとして知られた基準情報で変調され、パイロットは、受信機で先験的に知られた送信値を有する。パイロットセルの情報は、分散されたパイロット、反復パイロット（ｃｏｎｔｉｎｕａｌｐｉｌｏｔ）、エッジパイロット、ＦＳＳ（ｆｒａｍｅｓｉｇｎａｌｉｎｇｓｙｍｂｏｌ）パイロット及びＦＥＳ（ｆｒａｍｅｅｄｇｅｓｙｍｂｏｌ）パイロットで構成される。それぞれのパイロットは、パイロットタイプ及びパイロットパターンによって特定のブースティング電力レベルで送信される。パイロット情報の値は、任意の与えられたシンボル上のそれぞれの送信されたキャリアに対して一連の値である基準シーケンスから導出される。パイロットは、フレーム同期化、周波数同期化、時間同期化、チャネル推定及び送信モード識別に使用することができ、また、位相雑音をフォローする（ｆｏｌｌｏｗｉｎｇ）のに使用することができる。

基準シーケンスから取得された基準情報は、フレームのプリアンブル、ＦＳＳ及びＦＥＳを除いた全てのシンボルで分散されたパイロットセルで送信される。反復パイロットは、フレームの全てのシンボルに挿入される。反復パイロットの数と位置は、ＦＦＴサイズ及び分散されたパイロットパターンに依存する。エッジキャリアは、プリアンブルシンボルを除いた全てのシンボル内のエッジパイロットである。これらは、スペクトルのエッジまで周波数補間を許容するために挿入される。ＦＳＳパイロットはＦＳＳに挿入され、ＦＥＳパイロットはＦＥＳに挿入される。これらは、フレームのエッジまで時間補間を許容するために挿入される。

本発明の一実施例に係るシステムは、ＳＦＮネットワークをサポートし、分散型ＭＩＳＯ方式は、選択的に非常にロバストな送信モードをサポートするのに使用される。２Ｄ−ｅＳＦＮは、多数のＴＸアンテナを用いる分散型ＭＩＳＯ方式であって、それぞれのＴＸアンテナはＳＦＮネットワーク内の異なる送信側に配置される。

２Ｄ−ｅＳＦＮエンコーディングブロック８０１０は、ＳＦＮ構成で時間及び周波数多様性を生成するために２Ｄ−ｅＳＦＮ処理を行い、多数の送信機から送信された信号の位相を歪曲することができる。そのため、長い時間の間の低いフラットフェーディング又は深いフェーディングによるバーストエラーを緩和することができる。

ＩＦＦＴブロック８０２０は、ＯＦＤＭ変調方式を用いて２Ｄ−ｅＳＦＮエンコーディングブロック８０１０からの出力を変調することができる。パイロットとして（又は予約トーンとして）指定されていないデータシンボル内の任意のセルは、周波数インターリーバーからのデータセルのうち一つを伝達する。セルはＯＦＤＭキャリアにマップされる。

ＰＡＰＲ減少ブロック８０３０は、時間領域内の多様なＰＡＰＲ減少アルゴリズムを用いて入力信号に対するＰＡＰＲ減少を行うことができる。

保護区間挿入ブロック８０４０は保護区間を挿入することができ、プリアンブル挿入ブロック８０５０は信号の前にプリアンブルを挿入することができる。プリアンブルの構造の細部事項については後述する。

他のシステム挿入ブロック８０６０は、時間領域で複数の放送送受信システムの信号をマルチプレクスし、放送サービスを提供する２個以上の異なる放送送信／受信システムのデータが同一のＲＦ信号帯域幅で同時に送信され得る。この場合、２個以上の異なる放送送受信システムは、異なる放送サービスを提供するシステムを称する。異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを称する。それぞれの放送サービスと関連するデータは、異なるフレームを通じて送信され得る。

ＤＡＣブロック８０７０は、入力デジタル信号をアナログ信号に変換し、アナログ信号を出力することができる。ＤＡＣブロック８０７０から出力された信号は、物理階層プロファイルによって多数の出力アンテナを介して送信され得る。本発明の一実施例に係るＴＸアンテナは、垂直又は水平極性（ｐｏｌａｒｉｔｙ）を有することができる。

図９は、本発明の一実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。

本発明の一実施例によって未来の放送サービスのための放送信号を受信する装置は、図１を参照して説明した未来の放送サービスのために放送信号を送信する装置に対応し得る。

本発明の一実施例によって未来の放送サービスのための放送信号を受信する装置は、同期化及び復調モジュール９０００、フレームパーシングモジュール９０１０、デマッピング及びデコーディングモジュール９０２０、出力プロセッサ９０３０及びシグナリングデコーディングモジュール９０４０を含むことができる。以下では、放送信号を受信する装置の各モジュールの動作を説明する。

同期化及び復調モジュール９０００は、ｍ個のＲｘアンテナを介して入力信号を受信し、放送信号を受信する装置に対応するシステムに対して信号検出及び同期化を行い、放送信号を送信する装置によって行われる手続の逆の手続に対応する復調を行うことができる。

フレームパーシングモジュール９１００は、入力信号フレームをパースし、ユーザによって選択されたサービスが送信されるデータを抽出することができる。放送信号を送信する装置がインターリービングを行うと、フレームパーシングモジュール９１００は、インターリービングの逆の手続に対応するデインターリービングを行うことができる。この場合、抽出される必要がある信号及びデータの位置は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードし、放送信号を送信する装置によって生成されたシグナリング情報を回復することによって得ることができる。

デマッピング及びデコーディングモジュール９２００は、入力信号をビット領域データに変換した後、必要に応じてデインターリービングを行うことができる。デマッピング及びデコーディングモジュール９２００は、送信効率のために適用されたマッピングに対してデマッピングを行い、デコーディングを通じて送信チャネルに対して生成された誤りを訂正することができる。この場合、デマッピング及びデコーディングモジュール９２００は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードすることによって、デマッピング及びデコーディングに必要な送信パラメータを得ることができる。

出力プロセッサ９３００は、放送信号を送信し、送信効率を改善する装置によって適用される多様な圧縮／信号処理手続の逆の手続を行うことができる。この場合、出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータから必要な制御情報を得ることができる。出力プロセッサ８３００の出力は、放送信号を送信する装置に入力される信号に対応し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４又はｖ６）及び一般ストリームであり得る。

シグナリングデコーディングモジュール９４００は、同期化及び復調モジュール９０００によって復調された信号からＰＬＳ情報を得ることができる。前述したように、フレームパーシングモジュール９１００、デマッピング及びデコーディングモジュール９２００及び出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータを用いてその機能を実行することができる。

図１０は、本発明の一実施例に係るフレーム構造を示す図である。

図１０は、スーパーフレーム内のフレームタイプ及びＦＲＵの例示的な構成を示す。（ａ）は、本発明の一実施例に係るスーパーフレームを示し、（ｂ）は、本発明の一実施例に係るＦＲＵ（ｆｒａｍｅｒｅｐｅｔｉｔｉｏｎｕｎｉｔ）を示し、（ｃ）は、ＦＲＵ内の可変ＰＨＹプロファイルのフレームを示し、（ｄ）はフレームの構造を示す。

スーパーフレームは８個のＦＲＵで構成することができる。ＦＲＵは、フレームのＴＤＭのための基本マルチプレキシング単位であって、スーパーフレーム内で８回繰り返される。

ＦＲＵ内の各フレームは、ＰＨＹプロファイル（ベース、ハンドヘルド、アドバンスド）及びＦＥＴのうち一つに属する。ＦＲＵ内のフレームの最大許容数は４であり、与えられたＰＨＹプロファイルは、ＦＲＵ（例えば、ベース、ハンドヘルド、アドバンスド）で０倍から４倍までの任意の回数だけ表れ得る。ＰＨＹプロファイルの定義は、必要であれば、プリアンブル内のＰＨＹ＿ＰＲＯＦＩＬＥの予約値を用いて拡張することができる。

ＦＥＴ部分は、含まれるならば、ＦＲＵの端に挿入される。ＦＥＴがＦＲＵに含まれると、スーパーフレームでＦＥＴの最小数は８である。ＦＥＴ部分が互いに隣接することは推薦されない。

また、一つのフレームは、多数のＯＦＤＭシンボル及びプリアンブルに分離される。（ｄ）に示したように、フレームは、プリアンブル、一つ以上のフレームシグナリングシンボル（ＦＳＳ）、正常データシンボル及びフレームエッジシンボル（ＦＥＳ）を含む。

プリアンブルは、高速フューチャーキャストＵＴＢシステム信号の検出が可能であり、信号の効率的な送受信のための基本送信パラメータのセットを提供する特殊シンボルである。プリアンブルの細部説明については後述する。

ＦＳＳの主要目的はＰＬＳデータを伝達することにある。高速同期化及びチャネル推定、及びＰＬＳデータの高速デコーディングのために、ＦＳＳは、正常データシンボルより密集したパイロットパターンを有する。ＦＥＳは、正確にＦＳＳと同一のパイロットを有し、これは、ＦＥＳの直前のシンボルに対して外挿せず、ＦＥＳ内の周波数専用補間及び時間補間を可能にする。

図１１は、本発明の一実施例に係るフレームのシグナリング層構造を示す図である。

図１１は、３個の主要部分、すなわち、プリアンブルシグナリングデータ１１０００、ＰＬＳ１データ１１０１０及びＰＬＳ２データ１１０２０に分離されたシグナリング層構造を示す。全てのフレームでプリアンブルシンボルによって伝達されるプリアンブルの目的は、そのフレームの送信タイプ及び基本送信パラメータを指示することにある。ＰＬＳ１は、受信機がＰＬＳ２データにアクセスし、ＰＬＳ２データをデコードするようにし、これは、関心のあるＤＰにアクセスするパラメータを含む。ＰＬＳ２は、全てのフレームで伝達され、２個の主要部分、すなわち、ＰＬＳ２−ＳＴＡＴデータ及びＰＬＳ２−ＤＹＮデータに分離される。ＰＬＳ２データの静的及び動的部分には、必要であればパディングが後に来る。

図１２は、本発明の一実施例に係るプリアンブルシグナリングデータを示す図である。

プリアンブルシグナリングデータは、フレーム構造内で受信機がＰＬＳデータにアクセスし、ＤＰをトレースさせるのに必要な情報の２１ビットを伝達する。プリアンブルシグナリングの細部事項は次の通りである。

ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、現在のフレームのＰＨＹプロファイルタイプを示す。異なるＰＨＹプロファイルタイプのマッピングは、以下の表５に与えられる。

ＦＦＴ＿ＳＩＺＥ：この２ビットフィールドは、以下の表６に記載したように、フレームグループ内の現在のフレームのＦＦＴサイズを示す。

ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、以下の表７に記載したように、現在のスーパーフレーム内の保護区間分数（ｆｒａｃｔｉｏｎ）値を示す。

ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、ＥＡＣが現在のフレームに提供されるか否かを示す。このフィールドが「１」に設定されると、ＥＡＳ（ｅｍｅｒｇｅｎｃｙａｌｅｒｔｓｅｒｖｉｃｅ）が現在のフレームで提供される。このフィールドが「０」に設定されると、ＥＡＳが現在のフレームで伝達されない。このフィールドは、スーパーフレーム内で動的にスイッチされ得る。

ＰＩＬＯＴ＿ＭＯＤＥ：この１ビットフィールドは、プロファイルモードが現在のフレームグループ内の現在のフレームに対してモバイルモードであるのか、それとも固定モードであるのかを指示する。このフィールドが「０」に設定されると、モバイルパイロットモードが使用される。フィールドが「１」に設定されると、固定パイロットモードが使用される。

ＰＡＰＲ＿ＦＬＡＧ：この１ビットフィールドは、ＰＡＰＲ減少が現在のフレームグループ内の現在のフレームに使用されるか否かを指示する。このフィールドが「１」に設定されると、ＰＡＰＲ減少にトーン予約（ｔｏｎｅｒｅｓｅｒｖａｔｉｏｎ）が使用される。このフィールドが「０」に設定されると、ＰＡＰＲ減少が使用されない。

ＦＲＵ＿ＣＯＮＦＩＧＵＲＥ：この３ビットフィールドは、現在のスーパーフレーム内に存在するＦＲＵ（ｆｒａｍｅｒｅｐｅｔｉｔｉｏｎｕｎｉｔ）のＰＨＹプロファイルタイプ構成を示す。現在のスーパーフレームで伝達される全てのプロファイルタイプは、現在のスーパーフレーム内の全てのフレーム内のこのフィールドで識別される。３ビットフィールドは、以下の表８に示したように、各プロファイルに対する異なる定義を有する。

ＲＥＳＥＲＶＥＤ：この７ビットフィールドが未来の使用のために予約される。

図１３は、本発明の一実施例に係るＰＬＳ１データを示す図である。

ＰＬＳ１データは、ＰＬＳ２の受信及びデコーディングを可能にするのに必要なパラメータを含む基本送信パラメータを提供する。前述したように、ＰＬＳ１データは、一つのフレームグループの全体のデュレーションの間に変更されない。ＰＬＳ１データのシグナリングフィールドの詳細な定義は次の通りである。

ＰＲＥＡＭＢＬＥ＿ＤＡＴＡ：この２０ビットフィールドは、ＥＡＣ＿ＦＬＡＧを除いたプリアンブルシグナリングデータの写本である。

ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵ：この２ビットフィールドは、ＦＲＵ当たりのフレームの数を示す。

ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この３ビットフィールドは、フレームグループで伝達されるペイロードデータのフォーマットを指示する。ＰＡＹＬＯＡＤ＿ＴＹＰＥは、表９に示したようにシグナルされる。

ＮＵＭ＿ＦＳＳ：この２ビットフィールドは、現在のフレーム内のＦＳＳシンボルの数を示す。

ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、送信された信号フォーマットのバージョンを示す。ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮは、２個の４ビットフィールド、すなわち、メジャーバージョン及びマイナーバージョンに分離される。

メジャーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＭＳＢ４ビットは、メジャーバージョン情報を示す。メジャーバージョンフィールドの変化は、非−下位−互換（ｎｏｎ−ｂａｃｋｗａｒｄ−ｃｏｍｐａｔｉｂｌｅ）変化を示す。デフォルト値は「００００」である。この標準に記載したバージョンにおいて、値は「００００」に設定される。

マイナーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮのＬＳＢ４ビットは、マイナーバージョン情報を示す。マイナーバージョンフィールドの変化は下位互換性である。

ＣＥＬＬ＿ＩＤ：これは、ＡＴＳＣネットワークで地理的なセルを固有に識別する１６ビットフィールドである。ＡＴＳＣセルカバレッジ領域は、フューチャーキャストＵＴＢシステムに使用される周波数の数に依存し、一つ以上の周波数で構成することができる。ＣＥＬＬ＿ＩＤの値が知られていないか、特定されていない場合、このフィールドは「０」に設定される。

ＮＥＴＷＯＲＫ＿ＩＤ：これは、現在のＡＴＳＣネットワークを固有に識別する１６ビットフィールドである。

ＳＹＳＴＥＭ＿ＩＤ：この１６ビットフィールドは、ＡＴＳＣネットワーク内のフューチャーキャストＵＴＢシステムを固有に識別する。フューチャーキャストＵＴＢシステムは、入力が一つ以上の入力ストリーム（ＴＳ、ＩＰ、ＧＳ）であって、出力がＲＦ信号である地上波放送システムである。フューチャーキャストＵＴＢシステムは、もしあれば、一つ以上のＰＨＹプロファイル及びＦＥＴを伝達する。同一のフューチャーキャストＵＴＢシステムは、異なる入力ストリームを伝達することができ、異なる地理的領域で異なるＲＦ周波数を使用してローカルサービス挿入を許容する。フレーム構造及びスケジューリングは、一つの場所で制御され、フューチャーキャストＵＴＢシステム内で全ての送信に対して同一である。一つ以上のフューチャーキャストＵＴＢシステムは、全て同一の物理階層構造及び構成を有することを意味する同一のＳＹＳＴＥＭ＿ＩＤを有することができる。

次のループは、各フレームタイプのＦＲＵ構成及び長さを指示するのに使用されるＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ、ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ、ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ及びＲＥＳＥＲＶＥＤで構成される。ループサイズは固定され、４個のＰＨＹプロファイル（ＦＥＴを含む）がＦＲＵ内でシグナルされる。ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵが４より小さいと、使用されないフィールドはゼロで充填される。

ＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目（ｉは、ループインデックスである）フレームのＰＨＹプロファイルタイプを示す。このフィールドは、表８に示したように、同一のシグナリングフォーマットを使用する。

ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ：この２ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの長さを示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮと共にＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨを用いて、フレームデュレーションの正確な値を得ることができる。

ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの保護区間分数値を示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮは、表７によってシグナルされる。

ＲＥＳＥＲＶＥＤ：この４ビットフィールドが未来の使用のために予約される。

次のフィールドは、ＰＬＳ２データをデコードするパラメータを提供する。

ＰＬＳ２＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、ＰＬＳ２保護によって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。ＬＤＰＣコードの細部事項については後述する。

ＰＬＳ２＿ＭＯＤ：この３ビットフィールドは、ＰＬＳ２によって使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。

ＰＬＳ２＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、現在のフレームグループで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌｃｏｄｅｄｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃｔｏｔａｌ＿ｐａｒｔｉａｌ＿ｂｌｏｃｋ）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＲＥＰ＿ＦＬＡＧ：この１ビットフラグは、現在のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。

ＰＬＳ２＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、現在のフレームグループの全てのフレームで伝達されるＰＬＳ２に対する部分コーディングブロック（ｐａｒｔｉａｌｃｏｄｅｄｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃｔｏｔａｌ＿ｐａｒｔｉａｌ＿ｂｌｏｃｋ）を示す。反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。

ＰＬＳ２＿ＮＥＸＴ＿ＭＯＤ：この３ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＦＬＡＧ：この１ビットフィールドは、次のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌｃｏｄｅｄｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃｔｏｔａｌ＿ｐａｒｔｉａｌ＿ｂｌｏｃｋ）を示す。次のフレームグループで反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、現在のフレームグループ内のＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。下記の表１２は、このフィールドの値を示す。このフィールドが「００」に設定されると、現在のフレームでＰＬＳ２に対して追加のパリティが使用されない。

ＰＬＳ２＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、次のフレームグループでＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。表１２は、このフィールドの値を定義する。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、次のフレームグループの全てのフレームでのＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＲＥＳＥＲＶＥＤ：この３２ビットフィールドが未来の使用のために予約される。

ＣＲＣ＿３２：全体のＰＬＳ１シグナリングに適用される３２ビットエラー検出コード

図１４は、本発明の一実施例に係るＰＬＳ２データを示す図である。

図１４は、ＰＬＳ２データのＰＬＳ２−ＳＴＡＴデータを示す。ＰＬＳ２−ＳＴＡＴデータは、フレームグループ内で同一であるが、ＰＬＳ２−ＤＹＮデータは現在のフレームに特定された情報を提供する。

ＰＬＳ２−ＳＴＡＴデータのフィールドの細部事項は次の通りである。

ＦＩＣ＿ＦＬＡＧ：この１ビットフィールドは、ＦＩＣが現在のフレームグループに使用されるか否かを示す。このフィールドが「１」に設定されると、ＦＩＣが現在のフレームで提供される。このフィールドが「０」に設定されると、ＦＩＣが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＡＵＸ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレームグループで補助ストリームが使用されるか否かを示す。このフィールドが「１」に設定されると、補助ストリームが現在のフレームで提供される。このフィールドが「０」に設定されると、補助ストリームが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＮＵＭ＿ＤＰ：この６ビットフィールドは、現在のフレームで伝達されるＤＰの数を示す。このフィールドの値は、１〜６４の範囲内にあり、ＤＰの数はＮＵＭ＿ＤＰ＋１である。

ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内でＤＰを固有に識別する。

ＤＰ＿ＴＹＰＥ：この３ビットフィールドはＤＰのタイプを示す。これは、以下の表１３によってシグナルされる。

ＤＰ＿ＧＲＯＵＰ＿ＩＤ：この８ビットフィールドは、現在のＤＰが連関したＤＰグループを識別する。これは、受信機が特定のサービスと連関したサービスコンポーネントのＤＰにアクセスするのに使用することができ、これらＤＰは同一のＤＰ＿ＧＲＯＵＰ＿ＩＤを有する。

ＢＡＳＥ＿ＤＰ＿ＩＤ：この６ビットフィールドは、管理層で使用されるサービスシグナリングデータ（ＰＳＩ／ＳＩ）を伝達するＤＰを示す。ＢＡＳＥ＿ＤＰ＿ＩＤで指示されたＤＰは、サービスシグナリングデータのみを伝達する専用ＤＰ又はサービスデータと共にサービスシグナリングデータを伝達する正常ＤＰであり得る。

ＤＰ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、連関したＤＰによって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、以下の表１４によってシグナルされる。

ＤＰ＿ＣＯＤ：この４ビットフィールドは、連関したＤＰによって使用されるコードレートを示す。コードレートは、以下の表１５によってシグナルされる。

ＤＰ＿ＭＯＤ：この４ビットフィールドは、連関したＤＰによって使用される変調を示す。変調は、以下の表１６によってシグナルされる。

ＤＰ＿ＳＳＤ＿ＦＬＡＧ：この１ビットフィールドは、ＳＳＤモードが連関したＤＰで使用されるか否かを示す。このフィールドが値「１」に設定されると、ＳＳＤが使用される。このフィールドが値「０」に設定されると、ＳＳＤが使用されない。

ＰＨＹ＿ＰＲＯＦＩＬＥがアドバンスドプロファイルを示す「０１０」と同一である場合のみに次のフィールドが表れる。

ＤＰ＿ＭＩＭＯ：この３ビットフィールドは、連関したＤＰにいずれのタイプのＭＩＭＯエンコーディングプロセスが適用されるのかを示す。ＭＩＭＯエンコーディングプロセスのタイプは、表１７によってシグナルされる。

ＤＰ＿ＴＩ＿ＴＹＰＥ：この１ビットフィールドは、時間インターリービングのタイプを示す。「０」の値は、一つのＴＩグループが一つのフレームに対応し、一つ以上のＴＩブロックを含むことを示す。「１」の値は、一つのＴＩグループが１より多いフレームで伝達され、一つのＴＩブロックのみを含むことを示す。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：２ビットフィールドの使用（許容される値が１、２、４、８のみである）は、次のようにＤＰ＿ＴＩ＿ＴＹＰＥフィールド内に設定された値によって決定される。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨが値「１」に設定されると、このフィールドは、ＰＩ、すなわち、各ＴＩグループがマップされるフレームの数を示し、ＴＩグループ当たりに一つのＴＩブロックがある（ＮＴＩ＝１）。２ビットフィールドを有する許容されたＰＩ値は、以下の表１８で定義される。

ＤＰ＿ＴＩ＿ＴＹＰＥが「０」に設定されると、このフィールドは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）を示し、フレーム当たりに一つのＴＩグループがある（ＰＩ＝１）。２ビットフィールドを有する許容されたＰＩ値は、以下の表１８で定義される。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ：この２ビットフィールドは、連関したＤＰに対するフレームグループ内のフレーム区間（ＩＪＵＭＰ）を示し、許容される値は１、２、４、８である（対応する２ビットフィールドは、それぞれ「００」、「０１」、「１０」、「１１」である）。フレームグループの全てのフレームで表れないＤＰに対して、このフィールドの値は連続的なフレーム間の間隔と同一である。例えば、ＤＰがフレーム１、５、９、１３などで表れると、このフィールドは「４」に設定される。全てのフレームで表れるＤＰに対して、このフィールドは「１」に設定される。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ：この１ビットフィールドは、時間インターリーバー５０５０の利用可能性を決定する。ＤＰに対して時間インターリービングが使用されない場合、これは「１」に設定される。時間インターリービングが使用される場合、これは「０」に設定される。

ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸ：この５ビットフィールドは、現在ＤＰが発生するスーパーフレームの第１フレームのインデックスを示す。ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸの値は０〜３１の範囲内にある。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ：この１０ビットフィールドは、このＤＰに対するＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳの最大値を示す。このフィールドの値は、ＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳと同一の範囲を有する。

ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードデータのタイプを示す。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥは、以下の表１９によってシグナルされる。

ＤＰ＿ＩＮＢＡＮＤ＿ＭＯＤＥ：この２ビットフィールドは、現在のＤＰが帯域内シグナリング情報を伝達するか否かを示す。帯域内シグナリングタイプは、以下の表２０によってシグナルされる。

ＤＰ＿ＰＲＯＴＯＣＯＬ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードのプロトコルタイプを示す。入力ペイロードタイプが選択されると、以下の表２１によってシグナルされる。

ＤＰ＿ＣＲＣ＿ＭＯＤＥ：この２ビットフィールドは、入力フォーマッティングブロックでＣＲＣエンコーディングが使用されるか否かを示す。ＣＲＣモードは、以下の表２２によってシグナルされる。

ＤＮＰ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるヌル−パケット削除モードを示す。ＤＮＰ＿ＭＯＤＥは、以下の表２３によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＤＮＰ＿ＭＯＤＥは値「００」に設定される。

ＩＳＳＹ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＩＳＳＹモードを示す。ＩＳＳＹ＿ＭＯＤＥは、以下の表２４によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＩＳＳＹ＿ＭＯＤＥは値「００」に設定される。

ＨＣ＿ＭＯＤＥ＿ＴＳ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＴＳヘッダー圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＴＳは、以下の表２５によってシグナルされる。

ＨＣ＿ＭＯＤＥ＿ＩＰ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＩＰ（「０１」）に設定されるときのＩＰヘッダー圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＩＰは、以下の表２６によってシグナルされる。

ＰＩＤ：この１３ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定され、ＨＣ＿ＭＯＤＥ＿ＴＳが「０１」又は「１０」に設定されるときのＴＳヘッダー圧縮のためのＰＩＤ番号を示す。

ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。

ＦＩＣ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。

ＦＩＣ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、ＦＩＣのバージョン番号を示す。

ＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１３ビットフィールドは、ＦＩＣのバイト長さを示す。

ＡＵＸ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。

ＮＵＭ＿ＡＵＸ：この４ビットフィールドは、補助ストリームの数を示す。ゼロは、補助ストリームが使用されないことを意味する。

ＡＵＸ＿ＣＯＮＦＩＧ＿ＲＦＵ：この８ビットフィールドは、未来の使用のために予約される。

ＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥ：この４ビットフィールドは、現在の補助ストリームのタイプを示すための未来の使用のために予約される。

ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＣＯＮＦＩＧ：この２８ビットフィールドは、補助ストリームをシグナルするための未来の使用のために予約される。

図１５は、本発明の他の実施例に係るＰＬＳ２データを示す図である。

図１５は、ＰＬＳ２データのＰＬＳ２−ＤＹＮデータを示す。ＰＬＳ２−ＤＹＮデータの値は、一つのフレームグループのデュレーションの間に変化可能であり、フィールドのサイズは一定に維持される。

ＰＬＳ２−ＤＹＮデータのフィールドの細部事項は次の通りである。

ＦＲＡＭＥ＿ＩＮＤＥＸ：この５ビットフィールドは、スーパーフレーム内の現在のフレームのフレームインデックスを示す。スーパーフレームの第１フレームのインデックスは「０」に設定される。

ＰＬＳ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「１」は、次のスーパーフレームで変化があることを意味する。

ＦＩＣ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成（すなわち、ＦＩＣの内容）が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「０００１」は、次のスーパーフレームで変化があることを意味する。

ＲＥＳＥＲＶＥＤ：この１６ビットフィールドは、未来の使用のために予約される。

ＮＵＭ＿ＤＰを通じてループで次のフィールドが表れ、これは、現在のフレームで伝達されるＤＰと連関したパラメータを示す。

ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内のＤＰを固有に指示する。

ＤＰ＿ＳＴＡＲＴ：この１５ビット（又は１３ビット）フィールドは、ＤＰＵアドレッシング方式を用いて第１ＤＰの開始位置を示す。ＤＰ＿ＳＴＡＲＴフィールドは、以下の表２７に示したように、ＰＨＹプロファイル及びＦＦＴサイズによって異なる長さを有する。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ：この１０ビットフィールドは、現在のＤＰに対する現在のＴＩグループ内のＦＥＣブロックの数を示す。ＤＰ＿ＮＵＭ＿ＢＬＯＣＫの値は０〜１０２３の範囲内にある。

次のフィールドは、ＥＡＣと連関したＦＩＣパラメータを示す。

ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレーム内のＥＡＣの存在を示す。このビットは、プリアンブル内のＥＡＣ＿ＦＬＡＧと同一の値である。

ＥＡＳ＿ＷＡＫＥ＿ＵＰ＿ＶＥＲＳＩＯＮ＿ＮＵＭ：この８ビットフィールドは、ウェイクアップ指示のバージョン番号を示す。

ＥＡＣ＿ＦＬＡＧフィールドが「１」と同一である場合、次の１２ビットは、ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥフィールドに対して割り当てられる。ＥＡＣ＿ＦＬＡＧフィールドが「０」と同一である場合、次の１２ビットは、ＥＡＣ＿ＣＯＵＮＴＥＲに割り当てられる。

ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１２ビットフィールドは、ＥＡＣのバイト長さを示す。

ＥＡＣ＿ＣＯＵＮＴＥＲ：この１２ビットフィールドは、ＥＡＣが到逹するフレームの前のフレームの数を示す。

ＡＵＸ＿ＦＬＡＧフィールドが「１」と同一である場合にのみ次のフィールドが表れる。

ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＤＹＮ：この４８ビットフィールドは、補助ストリームをシグナルするための未来使用のために予約される。このフィールドの意味は、構成可能なＰＬＳ２−ＳＴＡＴ内のＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥの値に依存する。

ＣＲＣ＿３２：全体のＰＬＳ２に適用される３２ビットエラー検出コード。

図１６は、本発明の一実施例に係るフレームの論理構造を示す図である。

前述したように、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルは、フレーム内のＯＦＤＭシンボルのアクティブキャリアにマップされる。ＰＬＳ１及びＰＬＳ２は、まず、一つ以上のＦＳＳにマップされる。その後、もしあれば、ＥＡＣセルがＰＬＳフィールドの直後にマップされ、その後、もしあれば、ＦＩＣセルがマップされる。もしあれば、ＤＰは、ＰＬＳ又はＥＡＣ、ＦＩＣの後にマップされる。まず、タイプ１ＤＰが後に来た後、タイプ２ＤＰが後に来る。ＤＰのタイプの細部事項については後述する。任意の場合、ＤＰは、ＥＡＳのための任意の特殊データ又はサービスシグナリングデータを伝達することができる。もしあれば、補助ストリーム又は各ストリームがＤＰの後に来た後、ダミーセルが後に来る。これら全てを前述した順序、すなわち、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーデータセルの順にマップすることは、フレーム内のセル容量を正確に充填する。

図１７は、本発明の一実施例に係るＰＬＳマッピングを示す図である。

ＰＬＳセルは、ＦＳＳのアクティブキャリアにマップされる。ＰＬＳによって占有されたセルの数に依存して、一つ以上のシンボルがＦＳＳとして指定され、ＦＳＳの数（ＮＦＳＳ）は、ＰＬＳ１内のＮＵＭ＿ＦＳＳによってシグナルされる。ＦＳＳは、ＰＬＳセルを伝達する特殊シンボルである。ロバスト性及びレイテンシ（ｌａｔｅｎｃｙ）はＰＬＳの重要な問題であるので、ＦＳＳは、ＦＳＳ内の周波数専用補間及び高速同期化を許容するより高い密度のパイロットを有する。

ＰＬＳセルは、図１７の例に示したように、トップ−ダウン（ｔｏｐ−ｄｏｗｎ）方式でＮＦＳＳ個のＦＳＳのアクティブキャリアにマップされる。ＰＬＳ１セルは、セルインデックスの増加順に第１ＦＳＳの第１セルから先にマップされる。ＰＬＳ２セルは、ＰＬＳ１の最後のセルの直後にマップされ、第１ＦＳＳの最後のセルインデックスまでマッピングが下向きに継続される。要求されるＰＬＳセルの総数が一つのＦＳＳのアクティブキャリアの数を超えると、マッピングは、次のＦＳＳに進行し、第１ＦＳＳと正確に同一の方式で継続される。

ＰＬＳマッピングの完了後、ＤＰが次に伝達される。ＥＡＣ、ＦＩＣ又はＥＡＣ及びＦＩＣが現在のフレームに存在すると、これらはＰＬＳと「正常」ＤＰとの間に配置される。

図１８は、本発明の一実施例に係るＥＡＣマッピングを示す図である。

ＥＡＣは、ＥＡＳメッセージを伝達する専用チャネルであって、ＥＡＳに対するＤＰにリンクされる。ＥＡＳサポートは提供されるが、ＥＡＣ自体は、全てのフレームに存在することもあり、全てのフレームに存在しないこともある。もしあれば、ＥＡＣはＰＬＳ２セルの直後にマップされる。ＥＡＣは、ＰＬＳセル以外に、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルのうちいずれかの後に来ない。ＥＡＣセルをマップする順序はＰＬＳと正確に同一である。

ＥＡＣセルは、図１８に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＥＡＳメッセージサイズによって、ＥＡＣセルは、図１８に示したようにいくつかのシンボルを占有する。

ＥＡＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＥＡＣの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは正常データシンボルであって、これは、ＦＳＳより多くのアクティブキャリアを有する。

ＥＡＣマッピングの完了後、もし存在すれば、ＦＩＣが次に伝達される。（ＰＬＳ２フィールドでシグナルされることによって）ＦＩＣが送信されないと、ＤＰはＥＡＣの最後のセルの直後にマップされる。

図１９は、本発明の一実施例に係るＦＩＣマッピングを示す図である。

（ａ）は、ＥＡＣがないＦＩＣの例示的なマッピングを示し、（ｂ）は、ＥＡＣがあるＦＩＣの例示的なマッピングを示す。

ＦＩＣは、高速サービス獲得及びチャネルスキャニングを可能にする層間（ｃｒｏｓｓ−ｌａｙｅｒ）情報に対する専用チャネルである。この情報は、主に各ブロードキャスタのＤＰとサービスとの間の情報を結合するチャネルを含む。高速スキャンのために、受信機は、ＦＩＣをデコードし、ブロードキャスタＩＤ、サービスの数及びＢＡＳＥ＿ＤＰ＿ＩＤなどの情報を得ることができる。高速サービスの獲得のために、ＦＩＣに加えて、ベースＤＰがＢＡＳＥ＿ＤＰ＿ＩＤを用いてデコードされ得る。伝達される内容以外に、ベースＤＰは、正常ＤＰと正確に同一の方式でエンコードされ、フレームにマップされる。そのため、ベースＤＰに対して追加の説明が要求されない。ＦＩＣデータが生成されて管理層で消費される。ＦＩＣデータの内容は、管理層の説明書に記載した通りである。

ＦＩＣデータは選択的であり、ＦＩＣの使用は、ＰＬＳ２の静的部分内のＦＩＣ＿ＦＬＡＧパラメータによってシグナルされる。ＦＩＣが使用されると、ＦＩＣ＿ＦＬＡＧが「１」に設定され、ＦＩＣのためのシグナリングフィールドはＰＬＳ２の静的部分に定義される。このフィールドでは、ＦＩＣ＿ＶＥＲＳＩＯＮ及びＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥがシグナルされる。ＦＩＣは、ＰＬＳ２と同一の変調、コーディング及び時間インターリービングパラメータを用いる。ＦＩＣは、ＰＬＳ２＿ＭＯＤＥ及びＰＬＳ２＿ＦＥＣなどの同一のシグナリングパラメータを共有する。もしあれば、ＦＩＣデータは、ＰＬＳ２又は、もしあれば、ＥＡＣの直後にマップされる。ＦＩＣは、任意の正常ＤＰ、補助ストリーム又はダミーセルの後にマップされない。ＦＩＣセルをマップする方法はＥＡＣと正確に同一であり、これはＰＬＳと同一である。

ＰＬＳの後にＥＡＣがない場合、ＦＩＣセルは、（ａ）の例に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＦＩＣデータサイズによって、ＦＩＣセルは、（ｂ）に示したように、いくつかのシンボルにわたってマップされ得る。

ＦＩＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＦＩＣセルの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは、ＦＳＳより多くのアクティブキャリアを有する正常データシンボルである。

ＥＡＳメッセージが現在のフレームで送信されると、ＥＡＣはＦＩＣに先行し、ＦＩＣセルは、（ｂ）に示したように、セルインデックスの増加順にＥＡＣの次のセルからマップされる。

ＦＩＣマッピングの完了後、一つ以上のＤＰがマップされ、その後、もしあれば、補助ストリーム及びダミーセルがマップされる。

図２０は、本発明の一実施例に係るＤＰのタイプを示す図である。

図２０の（ａ）はタイプ１ＤＰを示し、（ｂ）はタイプ２ＤＰを示す。

先行チャネル、すなわち、ＰＬＳ、ＥＡＣ及びＦＩＣがマップされた後、ＤＰのセルがマップされる。ＤＰは、マッピング方法によって２個のタイプのうち一つに分類される。

タイプ１ＤＰ：ＤＰは、ＴＤＭによってマップされる。

タイプ２ＤＰ：ＤＰは、ＦＤＭによってマップされる。

ＤＰのタイプは、ＰＬＳ２の静的部分でＤＰ＿ＴＹＰＥフィールドによって指示される。図２０は、タイプ１ＤＰ及びタイプ２ＤＰのマッピング順序を示す。タイプ１ＤＰは、まず、セルインデックスの増加順にマップされ、最後のセルインデックスに到逹した後、シンボルインデックスが１ずつ増加する。次のシルボル内で、ＤＰは、ｐ＝０からセルインデックスの増加順に継続してマップされる。一つのフレームで共にマップされた多数のＤＰで、タイプ１ＤＰのそれぞれは、ＤＰのＴＤＭマルチプレキシングと類似する形に時間でグループ化される。

タイプ２ＤＰは、まず、シンボルインデックスの増加順にマップされ、フレームの最後のＯＦＤＭシンボルに到逹した後、セルインデックスは１ずつ増加し、シンボルインデックスは第１利用可能なシンボルに後退し、そのシンボルインデックスから増加する。一つのフレームで多数のＤＰを共にマップした後、タイプ２ＤＰのそれぞれは、ＤＰのＦＤＭマルチプレキシングと類似する形に周波数でグループ化される。

一つの制限が必要であれば、すなわち、タイプ１ＤＰが常にタイプ２ＤＰに先行すると、タイプ１ＤＰ及びタイプ２ＤＰはフレーム内で共存し得る。タイプ１及びタイプ２ＤＰを伝達するＯＦＤＭセルの総数は、ＤＰの送信のために利用可能なＯＦＤＭセルの総数を超えることができない。

ここで、ＤＤＰ１は、タイプ１ＤＰによって占有されるＯＦＤＭセルの数であり、ＤＤＰ２は、タイプ２ＤＰによって占有されるＯＦＤＭセルの数である。ＰＬＳ、ＥＡＣ、ＦＩＣは、いずれもタイプ１ＤＰと同一の方式でマップされるので、これらは全て「タイプ１のマッピング規則」に従う。そのため、タイプ１のマッピングは、常にタイプ２のマッピングより先行する。

図２１は、本発明の一実施例に係るＤＰマッピングを示す図である。

（ａ）は、タイプ１ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示し、（ｂ）は、タイプ２ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示す。

タイプ１ＤＰ（０，ＤＤＰ１−１）をマップするためのＯＦＤＭセルのアドレッシングは、タイプ１ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ１ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。

ＥＡＣ及びＦＩＣなしで、アドレス０は、最後のＦＳＳ内のＰＬＳを伝達する最後のセルの直後のセルを称する。ＥＡＣが送信され、ＦＩＣがその該当フレームでない場合、アドレス０は、ＥＡＣを伝達する最後のセルの直後のセルを称する。ＦＩＣが該当フレームで送信されると、アドレス０は、ＦＩＣを伝達する最後のセルの直後のセルを称する。タイプ１ＤＰに対するアドレス０は、（ａ）に示したように、２個の異なるケースを考慮して算出することができる。（ａ）に示した例において、ＰＬＳ、ＥＡＣ及びＦＩＣは全て送信されると仮定する。ＥＡＣ及びＦＩＣのうち一つ又は二つとも省略される場合への拡張は容易である。（ａ）の左側に示したように、ＦＩＣまでの全てのセルをマップした後、ＦＳＳ内に残りのセルが残っている。

タイプ２ＤＰ（０，…，ＤＤＰ２−１）をマップするＯＦＤＭセルのアドレッシングは、タイプ２ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ２ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。

（ｂ）に示したように、３個の少し異なるケースが可能である。（ｂ）の左側上に示した第１ケースでは、最後のＦＳＳ内のセルはタイプ２ＤＰマッピングに用いられる。中間に示した第２ケースでは、ＦＩＣが正常シンボルのセルを占めるが、そのシンボル上のＦＩＣセルの数はＣＦＳＳより小さい。（ｂ）の右側に示した第３ケースは、そのシンボル上にマップされたＦＩＣセルの数がＣＦＳＳを超えることを除いては第２ケースと同一である。

ＰＬＳ、ＥＡＣ及びＦＩＣは、タイプ１ＤＰと同一の「タイプ１のマッピング規則」に従うので、タイプ１ＤＰがタイプ２ＤＰに先行する場合への拡張は簡単である。

データパイプ単位（ＤＰＵ）は、データセルをフレーム内のＤＰに割り当てる基本単位である。

ＤＰＵは、フレーム内にＤＰを位置させるシグナリング単位として定義される。セルマッパー７０１０は、ＤＰのそれぞれに対するＴＩによって生成されたセルをマップすることができる。時間インターリーバー５０５０は、一連のＴＩブロックを出力し、それぞれのＴＩブロックは、セルのセットで構成される可変数（ｖａｒｉａｂｌｅｎｕｍｂｅｒ）のＸＦＥＣＢＬＯＣＫを含む。ＸＦＥＣＢＬＯＣＫ内のセルの数（Ｎｃｅｌｌｓ）は、ＦＥＣＢＬＯＣＫサイズ（Ｎｌｄｐｃ）及び星状シンボル当たりの送信ビット数に依存する。ＤＰＵは、与えられたＰＨＹプロファイルでサポートされるＸＦＥＣＢＬＯＣＫ内のセルの数の全ての可能な値の最も大きい共通除数（ｄｉｖｉｓｏｒ）（Ｎｃｅｌｌｓ）として定義される。セル内のＤＰＵの長さはＬＤＰＵとして定義される。各ＰＨＹプロファイルがＦＥＣＢＬＯＣＫサイズ及び星状シンボル当たりに異なる数の異なる組合せをサポートするので、ＬＤＰＵはＰＨＹプロファイルに基づいて定義される。

図２２は、本発明の一実施例に係るＦＥＣ構造を示す図である。

図２２は、ビットインターリービング前の本発明の一実施例に係るＦＥＣ構造を示す。前述したように、データＦＥＣエンコーダーは、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。図示したＦＥＣ構造はＦＥＣＢＬＯＣＫに対応する。また、ＦＥＣＢＬＯＣＫ及びＦＥＣ構造は、ＬＤＰＣコードワードの長さに対応する同一の値を有する。

図２２に示したように、ＢＣＨエンコーディングはそれぞれのＢＢＦ（Ｋｂｃｈビット）に適用され、ＬＤＰＣエンコーディングはＢＣＨエンコーディングＢＢＦ（Ｋｌｄｐｃビット＝Ｎｂｃｈビット）に適用される。

Ｎｌｄｐｃの値は、６４８００ビット（長いＦＥＣＢＬＯＣＫ）又は１６２００ビット（短いＦＥＣＢＬＯＣＫ）である。

以下の表２８及び表２９は、それぞれ長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するＦＥＣエンコーディングパラメータを示す。

ＢＣＨエンコーディング及びＬＤＰＣエンコーディングの動作の細部事項は次の通りである。

１２誤り訂正ＢＣＨコードは、ＢＢＦのアウターエンコーディングに使用される。短いＦＥＣＢＬＯＣＫ及び長いＦＥＣＢＬＯＣＫに対するＢＣＨ生成器多項式は、全ての多項式を共に乗じることによって得られる。

ＬＤＰＣコードは、アウターＢＣＨエンコーディングの出力をエンコードするのに使用される。完成したＢｌｄｐｃ（ＦＥＣＢＬＯＣＫ）を生成するために、Ｐｌｄｐｃ（パリティビット）は各Ｉｌｄｐｃ（ＢＣＨエンコーディングＢＢＦ）から体系的にエンコードされ、Ｉｌｄｐｃに添付される。完成したＢｌｄｐｃ（ＦＥＣＢＬＯＣＫ）は次の数式として表現される。

長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するパラメータは、それぞれ表２８及び表２９に与えられる。

長いＦＥＣＢＬＯＣＫに対するＮｌｄｐｃ−Ｋｌｄｐｃを算出する細部手続は次の通りである。

１）パリティビット初期化

２）パリティチェックマトリックスのアドレスの第１行に特定されたパリティビットアドレスで第１情報ビット（ｉ０）を累算する。パリティチェックマトリックスのアドレスの細部事項については後述する。例えば、レート１３／１５に対して、

３）次の３５９個の情報ビット（ｉｓ）（ｓ＝１、２、…、３５９）が次の数式を用いてパリティビットで累算される。

ここで、ｘは、第１ビット（ｉ０）に対応するパリティビット累算器のアドレスを示し、Ｑｌｄｐｃは、パリティチェックマトリックスのアドレスで特定されたコードレート従属定数である。継続して、例えば、レート１３／１５に対してＱｌｄｐｃ＝２４であって、よって、情報ビット（ｉ１）に対して次の動作が行われる。

４）３６１番目の情報ビット（ｉ３６０）に対して、パリティビット累算器のアドレスは、パリティチェックマトリックスのアドレスの第２行に与えられる。類似する方式で、次の３５８個の情報ビット（ｉｓ）（ｓ＝３６１、３６２、…、７１９）に対するパリティビット累算器のアドレスは数式６を用いて得られ、ここで、ｘは、情報ビット（ｉ３６０）に対応するパリティビット累算器のアドレス、パリティチェックマトリックスのアドレスの第２行内のエントリーを示す。

５）類似する方式で、３６０個の新たな情報ビットの全てのグループに対して、パリティチェックマトリックスのアドレスからの新たな行がパリティビット累算器のアドレスを探すのに使用される。

情報ビットが全部消尽した後、最終パリティが次のように得られる。

６）ｉ＝１から開始する次の動作を順次行う。

ここで、ｐｉ（ｉ＝０、１、…、Ｎｄｐｃ−Ｋｌｄｐｃ−１）の最終内容は、パリティビット（ｐｉ）と同一である。

短いＦＥＣＢＬＯＣＫに対するこのＬＤＰＣエンコーディング手続は、表３０及び表３１に取り替え、長いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスを短いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスに取り替えることを除いては、長いＦＥＣＢＬＯＣＫに対するｔＬＤＰＣエンコーディング手続に従う。

図２３は、本発明の一実施例に係るビットインターリービングを示す図である。

ＬＤＰＣエンコーダーの出力はビットインターリーブされ、これは、パリティインターリービング、その後のＱＣＢ（ｑｕａｓｉ−ｃｙｃｌｉｃｂｌｏｃｋ）インターリービング及び内部グループインターリービングで構成される。

（ａ）は、ＱＣＢインターリービングを示し、（ｂ）は、内部グループインターリービングを示す。

ＦＥＣＢＬＯＣＫはパリティインターリーブされ得る。パリティインターリービングの出力において、ＬＤＰＣコードワードは、長いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロック及び短いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロックで構成される。長い又は短いＦＥＣＢＬＯＣＫ内のそれぞれのＱＣブロックは３６０ビットで構成される。パリティインターリーブされたＬＤＰＣコードワードは、ＱＣＢインターリービングによってインターリーブされる。ＱＣＢインターリービングの単位はＱＣブロックである。パリティインターリービングの出力におけるＱＣブロックは、図２３に示したように、ＱＣＢインターリービングによってパーミュートされ、ここで、ＦＥＣＢＬＯＣＫ長さによってＮｃｅｌｌｓ＝６４８０／ηｍｏｄ又は１６２００／ηｍｏｄである。ＱＣＢインターリービングパターンは、変調タイプ及びＬＤＰＣコードレートの各組合せに固有である。

ＱＣＢインターリービング後、内部グループインターリービングは、以下の表３２に定義された変調タイプ及び順序（ηｍｏｄ）に従って行われる。また、一つの内部グループに対するＱＣブロックの数（ＮＱＣＢ＿ＩＧ）が定義される。

内部グループインターリービングプロセスは、ＱＣＢインターリービング出力のＮＱＣＢ−ＩＧ個のＱＣブロックで行われる。内部グループインターリービングは、３６０個の列とＮＱＣＢ＿ＩＧ個の行を用いて内部グループのビットを記入及び判読するプロセスを有する。記入動作において、ＱＣＢインターリービング出力からのビットが行方向に記入される。判読動作は列方向に行われ、各行からｍ個のビットを判読し、ここで、ｍは、ＮＵＣに対して１と同一であり、ＮＣＱに対して２と同一である。

図２４は、本発明の一実施例に係るセル−ワードデマルチプレキシングを示す図である。

（ａ）は、８及び１２ｂｐｃｕＭＩＭＯに対するセル−ワードデマルチプレキシングを示し、（ｂ）は、１０ｂｐｃｕＭＩＭＯに対するセル−ワードデマルチプレキシングを示す。

図２５は、本発明の一実施例に係る時間インターリービングを示す図である。

（ａ）〜（ｃ）は、ＴＩモードの例を示す。

時間インターリーバーはＤＰレベルで動作する。時間インターリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。

ＰＬＳ２−ＳＴＡＴデータの一部で表れる次のパラメータはＴＩを構成する。

ＤＰ＿ＴＩ＿ＴＹＰＥ（許容値：０又は１）：ＴＩモードを示す。「０」は、ＴＩグループ当たりに多数のＴＩブロック（１より多いＴＩブロック）を有するモードを示す。この場合、一つのＴＩグループは一つのフレームに直接マップされる（インターフレームインターリービングではない）。「１」は、ＴＩグループ当たり一つのみのＴＩブロックを有するモードを示す。この場合、ＴＩブロックは、１より多いフレームに拡散され得る（インターフレームインターリービング）。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：ＤＩ＿ＴＩ＿ＴＹＰＥ＝「０」である場合、このパラメータは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）である。ＤＰ＿ＴＩ＿ＴＹＰＥ＝「１」に対して、このパラメータは、一つのＴＩグループから拡散されたフレームの数（ＰＩ）である。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ（許容値：０〜１０２３）：ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの最大数を示す。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ（許容値：１、２、４、８）：与えられたＰＨＹプロファイルの同一のＤＰを伝達する２個の連続的なフレーム間のフレームの数（Ｉ_ＪＵＭＰ）を示す。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ（許容値：０又は１）：時間インターリービングがＤＰに使用されない場合、このパラメータは「１」に設定される。時間インターリービングが使用される場合、「０」に設定される。

さらに、ＰＬＳ２−ＤＹＮデータからのパラメータ（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ）は、ＤＰの一つのＴＩグループによって伝達されたＸＦＥＣＢＬＯＣＫの数を示すのに使用される。

時間インターリービングがＤＰに使用されない場合、次のＴＩグループ、時間インターリービング動作及びＴＩモードは考慮されない。しかし、スケジューラーからの動的構成情報に対する補償ブロックは依然として必要である。各ＤＰにおいて、ＳＳＤ／ＭＩＭＯエンコーディングから受信されたＸＦＥＣＢＬＯＣＫはＴＩグループにグループ化される。すなわち、それぞれのＴＩグループは、整数のＸＦＥＣＢＬＯＣＫのセットであり、動的に可変する数のＸＦＥＣＢＬＯＣＫを含む。インデックスのＴＩグループ内のＸＦＥＣＢＬＯＣＫの数（ｎ）はＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿（ｎ）で表示され、ＰＬＳ２−ＤＹＮデータのＤＰ＿ＮＵＭ＿ＢＬＯＣＫとしてシグナルされる。ＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿（ｎ）は、０の最小値から最も大きい値が１０２３である最大値（ＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿ＭＡＸ）（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸに対応）まで変わり得る。

各ＴＩグループは、一つのフレームに直接マップされるか、ＰＩフレームにわたって拡散される。また、それぞれのＴＩグループは、１より多いＴＩブロック（ＮＴＩ）に分離され、それぞれのＴＩブロックは、時間インターリーバーメモリの一つの用途に対応する。ＴＩグループ内のＴＩブロックは、少し異なる数のＸＦＥＣＢＬＯＣＫを含むことができる。ＴＩグループが多数のＴＩブロックに分離されると、一つのフレームのみに直接マップされる。以下の表３３に示したように（時間インターリービングをスキップする追加のオプションを除いて）、時間インターリービングのための３個のオプションが存在する。

一般に、時間インターリーバーは、フレームビルディングプロセス前にＤＰデータのためのバッファーとして動作する。これは、それぞれのＤＰに対する２個のメモリバンクによって達成される。第１ＴＩブロックは第１バンクに記入される。第１バンクが判読される間、第２ＴＩブロックが第２バンクに記入される。

ＴＩは、ツイスト行−列ブロックインターリーバーである。ｎ番目のＴＩグループのｓ番目のＴＩブロックに対して、ＴＩメモリの行（Ｎｒ）の数はセルの数（Ｎｃｅｌｌ）と同一である。すなわち、Ｎ_ｒ＝Ｎ_ｃｅｌｌであるが、列の数（Ｎｃ）は数（ＮｘＢＬＯＣＫ＿ＴＩ（ｎ，ｓ））と同一である。

図２６は、本発明の一実施例に係るツイスト行−列ブロックインターリーバーの基本動作を示す図である。

図２７は、本発明の一実施例に係るツイスト行−列ブロックインターリーバーの動作を示す図である。

図２８は、本発明の一実施例に係るツイスト行−列ブロックインターリーバーの対角線方向読み取りパターンを示す図である。

図２９は、本発明の一実施例に係るそれぞれのインターリービングアレイからインターリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

図３０は本発明のさらに他の実施例によるコーディング及びモジュレーションモジュールを示した図である。

前述したように、星霜マッパー（Ｃｏｎｓｔｅｌｌａｔｉｏｎｍａｐｐｅｒ）ブロックは入力されたビットワード（ｂｉｔｗｏｒｄ）を一つの星霜（ｃｏｎｓｔｅｌｌａｔｉｏｎ）に割り当てることができる。この際、追加的にローテーション＆Ｑディレイ（ｒｏｔａｔｉｏｎ＆Ｑ−ｄｅｌａｙ）が適用できる。ローテーション＆Ｑディレイ（ｒｏｔａｔｉｏｎ＆Ｑ−ｄｅｌａｙ）は、入力された星霜（ｃｏｎｓｔｅｌｌａｔｉｏｎ）をローテーション角度（ｒｏｔａｔｉｏｎａｎｇｌｅ）によって回転させた後、Ｉｎ−ｐｈａｓｅ成分とＱｕａｄｒａｔｕｒｅ−ｐｈａｓｅ成分に分けた後、Ｑ成分のみを任意の値だけ遅延させることができる。その後、新たにペア（ｐａｉｒ）になったＩ成分とＱ成分を用いて新た場星霜（ｃｏｎｓｔｅｌｌａｔｉｏｎ）にさらにマッピングする。星霜マッパー、ローテーション＆Ｑディレイブロックは省略するか、それとも同一機能を有する他のブロックに取り替えることができる。

前述したように、セルインターリーバー（Ｃｅｌｌｉｎｔｅｒｌｅａｖｅｒ）は一つのＦＥＣブロックにあたるセルをランダムに交ぜて出力し、各ＦＥＣブロックにあたるセルがＦＥＣブロックごとに異なった順序に出力されるようにする。セルインターリーバー（Ｃｅｌｌｉｎｔｅｒｌｅａｖｅｒ）ブロックは省略するか、それとも同一機能を有する他のブロックに取り替えることができる。

本発明のさらに他の実施例によるコーディング及びモジュレーションモジュールは、前述したコーディング及びモジュレーションモジュールにおいて、陰影処理されたブロックが変更された。

本発明のさらに他の実施例によるコーディング及びモジュレーションモジュールは、周期的ランダムＩ／Ｑインターリービング（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｉｎｔｅｒｌｅａｖｉｎｇ）を行うことができる。周期的ランダムＩ／Ｑインターリービング技術は、この図でＱディレイ（Ｑ−ｄｅｌａｙ）とセルインターリーバー（ｃｅｌｌｉｎｔｅｒｌｅａｖｅｒ）の動作に相応する技術であり得る。また、実施例によって、セルインターリービングが省略される場合は、周期的ランダムＩ／Ｑインターリービングが時間インターリービング（Ｔｉｍｅｉｎｔｅｒｌｅａｖｉｎｇ）前に適用できる。また、他の実施例によって、セルインターリーバーが省略される場合は、時間インターリーバー（Ｔｉｍｅｉｎｔｅｒｌｅａｖｅｒ）ブロックが周期的ランダムＩ／Ｑインターリービングを遂行することもできる。この場合、時間インターリーバーブロックは周期的ランダムＩ／Ｑインターリービング動作のみを遂行するか、周期的ランダムＩ／Ｑインターリービング動作及び前述した未来の放送システムにおける時間インターリーバーブロックの動作を遂行することができる。

周期的ランダムＩ／Ｑインターリービングは、概して、ローテーション角度（ｒｏｔａｔｉｏｎａｎｇｌｅ）によって回転して入力された星霜（ｃｏｎｓｔｅｌｌａｔｉｏｎ）をＩ成分とＱ成分に分けた後、Ｑ成分のみを任意の値だけ遅延させ、周期的にランダムに交ぜる機能をすることができる。周期的ランダムＩ／Ｑインターリービングは、前記ブロック図とは異なり、一つのブロックで動作することができる。また、前述したように、実施例によって時間インターリーバーで行われる技術であり得る。周期的ランダムＩ／Ｑインターリービングの詳細な動作原理は後述する。

図３１は本発明の一実施例による周期的ランダムＩ／Ｑインターリービング（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｉｎｔｅｒｌｅａｖｉｎｇ）技術を示す図である。

この図は、前述したように、星霜マッパー（Ｃｏｎｓｔｅｌｌａｔｉｏｎｍａｐｐｅｒ）とセルインターリーバーブロックを、Ｑ１／Ｑ２ディレイと前述した周期的ランダムＩ／Ｑインターリーバーに取り替えて適用した実施例を示す。ここで、周期的ランダムＩ／Ｑインターリービング技術は、Ｑ１／Ｑ２ディレイと周期的ランダムＩ／Ｑインターリーバーを含む概念であり得る。以下、周期的ランダムＩ／Ｑインターリーバーとは、この図の周期的ランダムＩ／Ｑインターリーバーブロックのみを意味することもでき、Ｑ１／Ｑ２ディレイが含まれた周期的ランダムＩ／Ｑインターリービング技術全体を意味することもできる。一番目ブロック図はＳＩＳＯモードでの代替実施例を示し、二番目ブロック図はＭＩＭＯモードでの代替実施例を示す。

Ｑ１／Ｑ２ディレイはＩｎ−ｐｈａｓｅ成分とＱｕａｄｒａｔｕｒｅ−ｐｈａｓｅ成分に分けた後、Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ成分のみを遅延させる役目をすることができる。この際、遅延数は２Ｄ−ＳＳＤの使用と４Ｄ−ＳＳＤの使用によって決定できる。Ｑ１ディレイは２Ｄ−ＳＳＤの場合に用いられることができ、Ｑ２ディレイは４Ｄ−ＳＳＤの場合に用いられることができる。

周期的ランダムＩ／Ｑインターリーバーブロックは、Ｑ１／Ｑ２ディレイの出力に対し、メモリに周期的に書き込み（ｗｒｉｔｉｎｇ）作業を遂行し、ランダムに読み取り（ｒｅａｄｉｎｇ）作業を遂行することができる。この時に使用された周期は２Ｄ−ＳＳＤの使用と４Ｄ−ＳＳＤの使用によって決定されることができる。

図３２は、２Ｄ−ＳＳＤの場合、本発明の一実施例によるＱ１ディレイ過程を示す図である。

２Ｄ−ＳＳＤを考慮する場合、Ｑ１ディレイと周期的ランダムＩ／Ｑインターリーバーを含む周期的ランダムＩ／Ｑインターリービング技術に対する動作過程を記述する。ここで、メモリの大きさと入力セルの個数はＮであると仮定する。

２Ｄ−ＳＳＤを考慮する場合、まずＱ１ディレイによってＱ成分を一つのセルの分だけ遅延させ、以後に出力信号は周期的ランダムＩ／Ｑインターリーバーに入力されることができる。本発明の一実施例によるＱ１ディレイ過程を示す図で、Ｉ成分はそのまま残し、Ｑ成分のみを一つのセルの分だけ遅延させることが分かる。周期的シフティング（ｃｙｃｌｉｃ−ｓｈｉｆｔｉｎｇ）を遂行するので、Ｎ−１番目Ｑ成分は最初の０番目Ｉ成分とペア（ｐａｉｒ）になることを確認することができる。

図３３は、２Ｄ−ＳＳＤの場合、本発明の一実施例による周期的ランダムＩ／Ｑインターリーバーの動作を示す図である。

２Ｄ−ＳＳＤを考慮する場合、入力されるＱ１ディレイ出力信号はメモリに入力され、この時の入力周期は２Ｄ−ＳＳＤの隣接したＩ／Ｑ成分を最大限に遠く離すために２に設定されることができる。これにより、０、２、４、・・・、Ｎ−２番目セルがメモリに書き込まれ、以後、１、３、５、・・・、Ｎ−１番目セルがメモリに書き込まれることができる。結果的に、このような書き込み（ｗｒｉｔｉｎｇ）過程はこのインターリーバーの周期性を向上させる動作に関するものである。

その後、メモリに記憶された信号をランダムインターリーバーによって読み取り（ｒｅａｄｉｎｇ）過程を遂行することにより、最終にインターリーブされた信号が出力されることができる。この際、読み取り過程はランダムインターリーバーの出力インデックスによって遂行されることができる。ランダムインターリーバーのサイズがＮ／２であるか、ランダムインターリーバーが生成するインデックスのサイズがＮ／２であり得る。よって、読み取り過程のために、２個のランダムインターリーバーが必要であり得る。ランダムインターリーバーの出力メモリインデックスは二次多項式（ｑｕａｄｒａｔｉｃｐｏｌｙｎｏｍｉａｌ、ＱＰ）又は擬似ランダムバイナリーシーケンス（ｐｓｅｕｄｏ−ｒａｎｄｏｍｂｉｎａｒｙｓｅｑｕｅｎｃｅ、ＰＲＢＳ）によって生じることができる。また、書き込み（ｗｒｉｔｉｎｇ）周期を考慮して２周期の間に同じランダムインターリーバーが適用され、同じランダムインターリーバーを使うことにより、隣接したＩ／Ｑ成分を最大限に分離させる書き込み過程の原理をそのまま保存することができる。

前述した書き込み（ｗｒｉｔｉｎｇ）過程を式で表現すれば次のようである。

また、前述した読み取り（ｒｅａｄｉｎｇ）過程を式で表現すれば次のようである。

前記式から分かるように、書き込み過程はインターリーバーの分散（ｓｐｒｅａｄｉｎｇ）性質を向上させる一方、読み取り過程はランダムな性質（ｒａｎｄｏｍｎｅｓｓ）を向上させる役目をする。

ランダムインターリービング過程は、ＱＰアルゴリズムなどによってメモリインデックスを発生させる。この際、発生したインデックスがＮ／２−１より大きい場合に対してはメモリインデックス値として使わないで捨て、もう一度ＱＰアルゴリズムを動作させることができる。また、発生したインデックスがＮ／２−１より小さな場合、メモリインデックス値として用いて読み取り過程を遂行することができる。ここで、ＱＰは擬似ランダムバイナリーシーケンス（ＰＲＢＳ）のような任意のランダムインターリーバーに代替可能である。

図３４は、２Ｄ−ＳＳＤの場合、Ｎが２４であるときの本発明の一実施例による周期的ランダムＩ／Ｑインターリービング技術の動作を示す図である。

Ｎ＝２４である場合にも同様に、周期的ランダムＩ／Ｑインターリービングは前述したように動作する。Ｑ１ディレイによって一つのセルの分だけのＱ成分が遅延され、入力周期２によってメモリに書き込み過程を行い、メモリからの読み取り過程によってランダムインターリービングを遂行する。

Ｎ＝２４である場合の例示から、周期的ランダムＩ／Ｑインターリービング技術の効果が分かる。出力信号を入力信号と比較したとき、周期的ランダムＩ／Ｑインターリービング技術は分散（ｓｐｒｅａｄｉｎｇ）及びランダム（ｒａｎｄｏｍｎｅｓｓ）性質の両者を含んでいることが分かる。

図３５は、４Ｄ−ＳＳＤの場合、本発明の一実施例によるＱ２ディレイ過程を示す図である。

４Ｄ−ＳＳＤを考慮する場合、Ｑ２ディレイと、周期的ランダムＩ／Ｑインターリーバーを含む周期的ランダムＩ／Ｑインターリービング技術の動作過程を記述する。ここで、メモリの大きさと入力セルの個数はＮであると仮定する。

４Ｄ−ＳＳＤを考慮する場合、まずＱ２ディレイによってＱ成分を２個のセルの分だけ遅延させ、以後の出力信号は周期的ランダムＩ／Ｑインターリーバーに入力されることができる。本発明の一実施例によるＱ２ディレイ過程を示す図から、Ｉ成分はそのまま残し、Ｑ成分のみを２個のセルの分だけ遅延させることが分かる。周期的シフティング（ｃｙｃｌｉｃ−ｓｈｉｆｔｉｎｇ）を遂行するので、Ｎ−２番目及びＮ−１番目のＱ成分は最初の０番目及び１番目のＩ成分とペア（ｐａｉｒ）になることが確認することができる。

図３６は、４Ｄ−ＳＳＤの場合、本発明の一実施例による周期的ランダムＩ／Ｑインターリーバーの動作を示す図である。

４Ｄ−ＳＳＤを考慮する場合、入力されるＱ２ディレイ出力信号はメモリに入力される。この際、入力周期は４Ｄ−ＳＳＤの隣接した二つのセルのＩ／Ｑ成分を最大限に遠く離すために４に設定されることができる。これにより、０、４、８、・・・、Ｎ−４番目セルがメモリに使われ、ついで１、５、９、・・・、Ｎ−３番目セル、２、６、１０、・・・、Ｎ−２番目セル、ついで３、７、１１、・・・、Ｎ−１番目セルがメモリに使われることができる。結果的に、このような書き込み（ｗｒｉｔｉｎｇ）過程はこのインターリーバーの周期性を向上させる動作に関するものである。

その後、メモリに記憶された信号をランダムインターリーバーによって読み取る（ｒｅａｄｉｎｇ）過程により、最終のインターリーブされた信号が出力されることができる。この際、読み取り過程はランダムインターリーバーの出力インデックスによって遂行されることができる。ランダムインターリーバーのサイズがＮ／４であるか、ランダムインターリーバーが生成するインデックスのサイズがＮ／４であり得る。よって、読み取り過程のために、４個のランダムインターリーバーが必要であり得る。ランダムインターリーバーの出力メモリインデックスは二次多項式（ｑｕａｄｒａｔｉｃｐｏｌｙｎｏｍｉａｌ、ＱＰ）又は擬似ランダムバイナリーシーケンス（ｐｓｅｕｄｏ−ｒａｎｄｏｍｂｉｎａｒｙｓｅｑｕｅｎｃｅ、ＰＲＢＳ）によって発生することができる。また、書き込み（ｗｒｉｔｉｎｇ）周期を考慮して、４周期の間に同じランダムインターリーバーが適用され、同じランダムインターリーバーを使うことにより、隣接した二つのセルのＩ／Ｑ成分を最大限に分離させる書き込み過程の原理をそのまま保存することができる。

ランダムインターリービング過程は、ＱＰアルゴリズムなどによってメモリインデックスを発生させる。この際、発生したインデックスがＮ／４−１より大きな場合にはメモリインデックス値として使わないで捨て、もう一度ＱＰアルゴリズムを動作させることができる。また、発生したインデックスがＮ／４−１より小さな場合、メモリインデックス値として用いて読み取り過程を遂行することができる。ここで、ＱＰは擬似ランダムバイナリーシーケンス（ＰＲＢＳ）のような任意のランダムインターリーバーに代替可能である。

図３７は、４Ｄ−ＳＳＤの場合、Ｎが２４であるときの本発明の一実施例による周期的ランダムＩ／Ｑインターリービング技術の動作を示す図である。

Ｎ＝２４の場合にも同様に、周期的ランダムＩ／Ｑインターリービングは前述したように動作する。Ｑ２ディレイによって２個のセルの分だけＱ成分が遅延され、入力周期４によってメモリに書き込み過程を行い、メモリ読み取り過程によってランダムインターリービングを遂行する。

Ｎ＝２４の場合の例示から、周期的ランダムＩ／Ｑインターリービング技術の効果が分かる。出力信号を入力信号と比較したとき、周期的ランダムＩ／Ｑインターリービング技術は分散（ｓｐｒｅａｄｉｎｇ）及びランダム（ｒａｎｄｏｍｎｅｓｓ）性質の両者を含んでいることが分かる。

図３８は本発明のさらに他の実施例によるデマッピング及びデコーディングモジュールの詳細ブロック図を示す図である。

前述したように、セルデインターリーバーは一つのＦＥＣブロック内で分散（ｓｐｒｅａｄｉｎｇ）されたセルの位置を元の位置にデインターリーブすることができる。セルデインターリーバーは送信部のセルインターリーバーの逆動作を遂行する。また、星霜デマッパー（Ｃｏｎｓｔｅｌｌａｔｉｏｎｄｅｍａｐｐｅｒ）ブロックにおいてＩディレイの役目はＩ成分を遅延させ、送信部で遅延されたＱ成分を元の位置に戻す役目をする。

本発明のさらに他の実施例によるデマッピング及びデコーディングモジュールは、前述したデマッピング及びデコーディングモジュールにおいて、陰影処理されたブロックが変更された。

本発明のさらに他の実施例によるデマッピング及びデコーディングモジュールは、周期的ランダムＩ／Ｑデインターリービング（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｄｅ−ｉｎｔｅｒｌｅａｖｉｎｇ）過程を含むことができる。周期的ランダムＩ／Ｑデインターリービング技術は、この図で、セルデインターリーバーとＩディレイの動作に相応する技術であり得る。また、実施例によって、セルデインターリービングが省略される場合は、時間デインターリービング（Ｔｉｍｅｄｅ−ｉｎｔｅｒｌｅａｖｉｎｇ）の後に周期的ランダムＩ／Ｑデインターリービングが適用できる。また、他の実施例によって、セルデインターリーバーが省略される場合は、時間デインターリーバー（Ｔｉｍｅｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロックが周期的ランダムＩ／Ｑデインターリービングを遂行することもできる。この場合、時間デインターリーバーブロックは周期的ランダムＩ／Ｑデインターリービング動作のみを遂行するか、周期的ランダムＩ／Ｑデインターリービング及び前述した未来の放送システムにおける時間デインターリーバーブロックの動作を遂行することができる。

図３９は本発明の一実施例による周期的ランダムＩ／Ｑデインターリービング（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｄｅ−ｉｎｔｅｒｌｅａｖｉｎｇ）技術を示す図である。

この図は、前述したように、星霜デマッパーとセルデインターリーバーブロックを、前述した周期的ランダムＩ／ＱデインターリーバーブロックとＩ１／Ｉ２ディレイに取り替えて適用した実施例を示す。ここで、周期的ランダムＩ／Ｑデインターリービング技術は、周期的ランダムＩ／Ｑデインターリーバー（ｐｅｒｉｏｄｉｃｒａｎｄｏｍＩ／Ｑｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）とＩ１／Ｉ２ディレイを含む概念であり得る。以下、周期的ランダムＩ／Ｑデインターリーバーとは、この図の周期的ランダムＩ／Ｑデインターリーバーブロックのみを意味することもでき、Ｉ１／Ｉ２ディレイが含まれた周期的ランダムＩ／Ｑデインターリービング技術全体を意味することもできる。一番目ブロック図はＳＩＳＯモードでの代替実施例を示し、二番目ブロック図はＭＩＭＯモードでの代替実施例を示す。

全般的な受信部動作過程は送信部と比較するとき、反対動作（復元）過程を行うことができる。この際、発明された周期的ランダムＩ／Ｑインターリービング技術に相応する周期的ランダムＩ／Ｑデインターリービング技術は次のように説明することができる。

周期的ランダムＩ／Ｑデインターリーバーブロックは送信部で使用された周期的ランダムＩ／Ｑインターリーバーと反対方向にランダムに書き込み（ｗｒｉｔｉｎｇ）作業を遂行し、その後、周期的に読み取り（ｒｅａｄｉｎｇ）作業を遂行する。この時に使われる数学的表記法又はアルゴリズムは送信部と同一であり得る。

周期的ランダムＩ／Ｑデインターリーバーブロックの出力はＩ１／Ｉ２ディレイに入力される。Ｉ１／Ｉ２ディレイはＩｎ−ｐｈａｓｅ成分とＱｕａｄｒａｔｕｒｅ−ｐｈａｓｅ成分に分けた後、Ｉｎ−ｐｈａｓｅ成分のみを遅延させる役目をする。この際、遅延数は２Ｄ−ＳＳＤの使用と４Ｄ−ＳＳＤの使用によってそれぞれ１と２に決定できる。Ｉ１ディレイは２Ｄ−ＳＳＤの場合に使われることができ、Ｉ２ディレイは４Ｄ−ＳＳＤの場合に使われることができる。結果的に、送信部で動作されたＱ１／Ｑ２ディレイの影響はＩ１／Ｉ２ディレイによって相殺されることができる。

図４０は本発明の他の実施例による未来の放送サービスに対する放送信号送信装置の構造の一部を示す。

ここで、ＢＩＣＭ（ＢｉｔＩｎｔｅｒｌｅａｖｅｄＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ）エンコーダーは前述したコーディング及びモジュレーションモジュールに相当することができる。本実施例において、ＢＩＣＭエンコーダーはＦＥＣエンコーダー、ビットインターリーバー及び／又は星霜マッパーを含むことができる。実施例によって、ＢＩＣＭエンコーダーは時間インターリーバーをさらに含むことができる。実施例によって、時間インターリーバーは星霜マッパーの後に位置することができる。

ここで、フレーミング及びインターリービングモジュールは前述したフレームビルダー及び／又は周波数インターリーバーを含む新しい概念であり得る。本実施例のフレーミング及びインターリービングモジュールは時間インターリーバー、フレームビルダー及び／又は周波数インターリーバーを含むことができる。実施例によって、フレーミング及びインターリービングモジュールは時間インターリーバーを含まないこともできる。実施例によって、時間インターリーバーはＢＩＣＭエンコーダー又はフレーミング及びインターリービングモジュールに含まれず、ＢＩＣＭエンコーダーとフレーミング及びインターリービングモジュールの間に位置することもできる。

本発明の一実施例による時間インターリーバーは、セルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナル（ｃｏｎｖｏｌｕｔｉｏｎａｌ）インターリーバーをさらに含むことができる。ここで、セルインターリーバーは前述したセルインターリーバーであり得る。セルインターリーバーが時間インターリーバー内に含まれる場合、セルインターリーバーは時間インターリービングに先立ち、ＦＥＣブロック内のセルをインターリーブしてＦＥＣブロックごとに異なった順序に出力されるようにすることができる。ブロックインターリーバーは少なくとも一つのＦＥＣブロックを含むＴＩブロックをブロックインターリーブすることができる。ブロックインターリーバーはＦＥＣブロック内のセル又はセルペアを列（ｃｏｌｕｍｎ）方向に線形に書き込み、対角線方向に読み取ってインターリーブすることができる。書き込み動作の際、メモリ上の左側部は仮想ＦＥＣブロックで満たされ、右側部は実際データを有するＦＥＣブロックで満たされることができる。読み取り動作の際、この仮想ＦＥＣブロックのセル又はセルペアは読み取らずにスキップすることができる。コンボリューショナルインターリーバーはブロックインターリーブされたＴＩブロックを複数の信号フレームに分散させてインターリーブすることができる。

本発明は前述したセルインターリーバーのさらに他の実施例を提案する。本発明のさらに他の実施例によるセルインターリーバーは一つのＦＥＣブロック内のセルをインターリーブすることができる。セルインターリーバーの動作によって時間インターリーバーのタイムダイバーシティ（ｔｉｍｅｄｉｖｅｒｓｉｔｙ）性能は大きく向上することができる。すなわち、セルインターリーバーは時間インターリーバーと連動してバーストチャネル（ｂｕｒｓｔｃｈａｎｎｅｌ）環境でのタイムダイバーシティを向上させることができる。また、本発明は、本発明のさらに他の実施例によるセルインターリーバーに対応するセルデインターリーバーを提案する。本発明が提案するセルインターリービングは、セルデインターリービング時に使われるメモリを減らすか除去するように遂行されることができる。

本発明のさらに他の実施例によるセルインターリーバーは、一つのＦＥＣブロック内のセルをランダムにインターリーブすることができる。このランダムなセルインターリービングは線形書き込みとインターリービングパターンを用いたランダム読み取りによって遂行できる。

まず、セルインターリーバーはＦＥＣブロック内のセルをメモリに線形的に書き込む作業を遂行することができる（ｌｉｎｅａｒｗｒｉｔｉｎｇ）。ここで、線形的に書き込む動作とはセルインターリーバーがメモリにセルを順次書き込む動作を意味することができる。

その後、セルインターリーバーはメモリに線形的に書き込まれたセルをランダムに読み出すことができる（ｒａｎｄｏｍｒｅａｄｉｎｇ）。このランダムな読み取り動作はインターリービングパターンを用いて遂行することができる。ここで、インターリービングパターンはインターリービングシーケンス、置換（ｐｅｒｍｕｔａｔｉｏｎ）シーケンス、インターリービングシード（ｓｅｅｄ）、置換関数、メモリアドレス（ａｄｄｒｅｓｓ）、ランダムシーケンスなどと呼ばれることができる。

セルインターリーバーはランダム読み取り動作に使われる置換シーケンスをＦＥＣブロックごとに変更させることができる。あるいは、実施例によって、置換シーケンスは一対（ａｐａｉｒ）のＦＥＣブロックごとに変更できる。置換シーケンスがＦＥＣブロックごとに変更されることにより、セルインターリーバーのランダムな性質は向上することができる。

ここで、各ＦＥＣブロックのための置換シーケンスは一つの基本置換シーケンス（ｂａｓｉｃｐｅｒｍｕｔａｔｉｏｎｓｅｑｕｅｎｃｅ）のシフティング（ｓｈｉｆｔｉｎｇ）によって生成できる。ここで、基本置換シーケンスは擬似ランダムシーケンス（Ｐｓｅｕｄｏｒａｎｄｏｍｓｅｑｕｅｎｃｅ）であり得る。

ＰＬＰが一つのみ存在する場合（Ｓ−ＰＬＰ）にも、前述した時間インターリーバーがセルインターリーバーを含むことができる。この場合、セルインターリーバーは一つのＰＬＰ内のデータに対してセルインターリービングを行って、タイムダイバーシティを向上させることができる。また、実施例によって、ＰＬＰが一つのみ存在する場合、前述した時間インターリーバーはセルインターリーバーを含まないこともできる。この場合、ＰＬＰ内のデータに対してセルインターリービングは遂行されないこともできる。

本発明のさらに他の実施例によるセルデインターリーバーは、前述したセルインターリーバーに対応する受信部のモジュールであり得る。本発明のさらに他の実施例によるセルデインターリーバーは、前述したセルインターリーバーの逆動作を遂行することができる。

実施例によって、このセルデインターリーバーはピンポン構造を有することもできる。この場合、セルデインターリーバーはピンポン構造のための追加のメモリを使う代わりに、ＦＥＣデコーダーのメモリを用いることもできる。したがって、受信側ではピンポン構造を有するにもかかわらず、セルデインターリーバーのための追加的なメモリが必要でないこともできる。このような効率的なメモリの活用は、前述したセルインターリーバーが線形書き込み及びランダム読み取り動作によってセルをインターリーブさせることによってなされる。詳細なセルデインターリービング動作は後述する。

図４１は本発明の一実施例による基本スイッチ構造を示す図である。

前述したように、実施例によって、セルインターリーバーはピンポン構造を有することもできる。デマルチプレクスは何番目ＦＥＣブロックであるかによって、ＦＥＣブロックをそれぞれのメモリバンクに送ることができる。偶数番目ＦＥＣブロックはメモリバンクＡに伝達され、奇数番目ＦＥＣブロックはメモリバンクＢに伝達されることができる。伝達されたＦＥＣブロックはセルインターリーブされ、さらにマルチプレクスに送られることができる。マルチプレクスは伝達されたインターリーブされたＦＥＣブロックを整列して出力することができる。

ここで、ｍｏｄはモジュロ演算（ｍｏｄｕｌｏ）を意味することができる。ｊは０からＮ_{ＦＥＣ＿ｂｌｏｃｋ}−１の間の整数値を有することができる。ここで、Ｎ_{ＦＥＣ＿ｂｌｏｃｋ}−１はインターリービング単位内のＦＥＣブロックの数を意味することができる。

図４２は本発明のさらに他の実施例によるセルインターリーバーの線形書き込み及びランダム読み取り動作の数学的表現を示す図である。

図示の一番目式（ｔ４２０１０）はセルインターリーバーの入力ベクターを示す図である。Ｘ_ｊはｊ番目ＦＥＣブロックの入力ベクターであり得る。Ｘ_ｊが含むＸ_ｊ（ｐ）はそれぞれｊ番目ＦＥＣブロックのセルを指示することができる。ここで、ｐは０からＮ_{ｃｅｌｌｓ}−１までの値を有することができる。ここで、Ｎ_{ｃｅｌｌｓ}はＦＥＣブロック内のセルの数を意味することができる。

図示の二番目式（ｔ４２０２０）はセルインターリーバーの出力ベクター、つまりインターリーブされたベクターを示す図である。Ｆ_ｊはｊ番目ＦＥＣブロックの出力ベクターであり得る。Ｆ_ｊが含むＦ_ｊ（ｐ）はそれぞれｊ番目ＦＥＣブロックのインターリーブされたセルを指示することができる。ここで、ｐは０からＮ_{ｃｅｌｌｓ}までの値を有することができる。すなわち、入力ベクターＸ_ｊのセルが、セルインターリーバーによってインターリーブされてＦ_ｊのような形態に順序が変わることができる。

図示の三番目式（ｔ４２０３０）はセルインターリーバーの線形書き込み及びランダム読み取り動作を数学的に表現したものであり得る。線形書き込み及びランダム読み取り動作によって、入力ＦＥＣブロックのセルは、置換シーケンスの値が指示するように順序が変更できる。図示の式で、出力ベクターのｋ番目セルＦ_ｊ（ｋ）は、入力ベクターのＣ_ｊ（ｋ）番目セルＸ_ｊ（Ｃ_ｊ（ｋ））と同一になるように順序が変更できる。すなわち、ｋ番目セルがＣ_ｊ（ｋ）番目セルになるように順序がランダムに変更できる。

ここで、Ｃ_ｊ（ｋ）は前述したランダム生成器によって生成されたランダム値であって、前述した置換シーケンスに相当することができる。Ｃ_ｊ（ｋ）はｊ番目ＦＥＣブロックのための置換シーケンスであり得る。この置換シーケンスは任意のＰＲＢＳ発生器によって具現できる。本発明はＰＲＢＳ発生器に関係なく汎用的に適用できる。

ここで、ｊは０からＮ_{ＦＥＣ＿ｂｌｏｃｋ}−１の間の整数値を有することができる。Ｎ_{ＦＥＣ＿ｂｌｏｃｋ}−１はインターリービング単位内のＦＥＣブロックの数を意味することができる。また、ｋは０からＮ_{ｃｅｌｌｓ}−１までの値を有することができる。

図４３は本発明のさらに他の実施例によるセルインターリーバーの置換シーケンスを発生させる方法の数学的表現を示す図である。

前述したように、置換シーケンスはＦＥＣブロックごとに変更できる。このような置換シーケンスは一つの基本置換シーケンスを互いに違うようにシフト（ｓｈｉｆｔｉｎｇ）することで発生することができる。このシフティングは後述するシフト値によって遂行されることができる。

Ｔ（ｋ）は前述したランダム生成器に発生した基本置換シーケンスであり得る。この基本置換シーケンスはメインインターリービングパターンと呼ばれることもできる。この基本置換シーケンスはメインセルインターリーバーで使われることができる。すなわち、基本置換シーケンスはＴＩブロックの一番目ＦＥＣブロックをセルインターリーブするときに使われることができる。

Ｓ_ｊはｊ番目ＦＥＣブロックに使われるシフト値であり得る。Ｓ_ｊはＴ（ｋ）に加えられてＦＥＣブロックごとに異なった置換シーケンスを生成するのに使われることができる。このシフト値は任意のＰＲＢＳ発生器によって具現できる。すなわち、本発明はＰＲＢＳ発生器に関係なく汎用的に適用できる。実施例によって、シフト値をＴ（ｋ）から差し引いて、ＦＥＣブロックごとに異なった置換シーケンスを生成することもできる。

基本置換シーケンスにシフト値を反映させた後、Ｎ_{ｃｅｌｌｓ}とのモジュロ演算（ｍｏｄｕｌｏ）が遂行されることができる。Ｎ_{ｃｅｌｌｓ}は該当のＦＥＣブロック内のセルの数を意味することができる。Ｎ_{ｃｅｌｌｓ}とのモジュロ演算を行うことで、定数シフティング（ｃｏｎｓｔａｎｔｓｈｉｆｔ）が基本置換シーケンスに遂行されることができる。これによって各ＦＥＣブロックに異なった置換シーケンスが生成されることができる。

図４４は本発明のさらに他の実施例によるセルデインターリーバーを含む未来の放送サービスに対する放送信号受信装置の構造の一部を示す。

本発明のさらに他の実施例によるセルデインターリーバーは、前述したセルインターリーバーに対応するブロックであり得る。セルデインターリーバーは送信側でのセルインターリーバー動作の逆過程を遂行することができる。セルデインターリーバーは一つのＦＥＣブロック内でインターリーブされたセルの位置を元通りにさらに変更する動作を遂行することができる。セルデインターリーブする動作のアルゴリズムはセルインターリービング動作のアルゴリズムと反対であり得る。

すなわち、セルデインターリーバーはＦＥＣブロック内のセルをメモリにランダムに書き込み、さらに書き込まれたセルを線形的に読み出すことができる（Ｒａｎｄｏｍｗｒｉｔｉｎｇ＆ｌｉｎｅａｒｒｅａｄｉｎｇ）。ランダム書き込み動作の場合、置換シーケンスによって遂行されることができる。線形に読み取る動作はメモリに書き込まれたセルを順に読み取ることを意味することができる。

また、本発明のさらに他の実施例によるセルデインターリーバーは、時間デインターリーバーの出力に対してセルデインターリービングを遂行しないこともできる。時間デインターリーバーの出力が星霜デマッピングなどの追加的なデコーディング過程を経た後、ＦＥＣデコーディングメモリに記憶されるとき、セルデインターリービングが遂行されることができる。データがＦＥＣデコーディングメモリに記憶されるとき、アドレス生成器によって生成されたアドレス値によってセルデインターリービングを考慮して記憶されることができる。すなわち、ＦＥＣデコーダーのメモリがセルデインターリービングに使われることができる。結果として、受信部ではセルデインターリービングのための更なるメモリが不要になり、これによって効率的な受信側データ処理動作が可能であり得る。

実施例によって、本発明のさらに他の実施例によるセルデインターリーバーは、時間デインターリーバーの内部に位置するか、時間デインターリーバーの後に位置することもできる。

図４５は本発明の他の実施例による未来の放送サービスに対する放送信号伝送装置の構造の一部を示す。

図示のＢＩＣＭ（ＢｉｔＩｎｔｅｒｌｅａｖｅｄＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ）エンコーダーは前述したコーディング及びモジュレーションモジュールに相当することができる。本実施例で、ＢＩＣＭエンコーダーは、ＦＥＣエンコーダー、ビットインターリーバー及び／又は星霜マッパーを含むことができる。図示のフレーミング及びインターリービングモジュールは、前述した時間インターリーバー、フレームビルダー及び／又は周波数インターリーバーを包括して指称する新しい概念であり得る。ここで、フレームビルダーはフレーマーと呼ばれることもできる。

実施例によって、時間インターリーバーはフレーミング及びインターリービングモジュールではないＢＩＣＭエンコーダーに含まれることもできる。この場合、フレーミング及びインターリービングモジュールは時間インターリーバーを含まないこともできる。また、ＢＩＣＭエンコーダー内で時間インターリーバーは星霜マッパーの後に位置することもできる。他の実施例によれば、時間インターリーバーはＢＩＣＭエンコーダーとフレーミング及びインターリービングモジュールの間に位置することもできる。この場合にも、フレーミング及びインターリービングモジュールは時間インターリーバーを含まないこともできる。

本発明の他の実施例による未来の放送サービスに対する放送信号伝送装置において、前述したセルインターリーバーは時間インターリーバーに含まれることができる。すなわち、本実施例の時間インターリーバーは、セルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナル（ｃｏｎｖｏｌｕｔｉｏｎａｌ）インターリーバーを含むことができる。前記ブロックは省略するか、それとも同一機能を有する他のブロックに取り替えることができる。

本実施例で、セルインターリーバーはブロックインターリービングに先立ち、ＦＥＣブロック内のセルをインターリーブして、ＦＥＣブロックごとに異なった順序に出力されるようにすることができる。ブロックインターリーバーは少なくとも一つのＦＥＣブロックを含むＴＩブロックをブロックインターリーブすることができる。コンボリューショナルインターリーバーはブロックインターリーブされたＴＩブロックを複数の信号フレームに分散させてインターリーブすることができる。

ここで、セルインターリービングはインタフレーム（ｉｎｔｅｒｆｒａｍｅ）インターリービングと呼ばれることもできる。セルインターリービングによってフレーム間の分散性質（ｓｐｒｅａｄｉｎｇｐｒｏｐｅｒｔｙ）が最大化することができるからである。実施例によって、インターリービングユニットの数ＮＩＵ＝１である場合、セルインターリービングは遂行されないこともできる。ここで、ブロックインターリービングはイントラフレーム（ｉｎｔｒａｆｒａｍｅ）インターリービングと呼ばれることもできる。ブロックインターリービングによって一つのフレーム内で分散性質が最大化することができるからである。実施例によって、インターリービングユニットの数ＮＩＵ＝１である場合、ブロックインターリーバーは単純な線形書き込み作業を遂行し、ＮＩＵが１より大きな場合、ツイスト書き込み作業が遂行されることができる。詳細な動作は後述する。

本発明は前述したセルインターリーバーのさらに他の実施例を提案する。本発明のさらに他の実施例によるセルインターリーバーは一つのＦＥＣブロック内のセルをインターリーブすることができる。セルインターリーバーの動作によって、時間インターリーバーのタイムダイバーシティ（ｔｉｍｅｄｉｖｅｒｓｉｔｙ）性能は大きく向上することができる。すなわち、セルインターリーバーは時間インターリーバーと連動してバーストチャネル（ｂｕｒｓｔｃｈａｎｎｅｌ）環境でのタイムダイバーシティを向上させることができる。また、本発明のさらに他の実施例によるセルインターリーバーは、受信部のセルデインターリーバーに使われるメモリを除去し、受信部電力を節減するように動作することができる。本実施例によるセルインターリーバーの詳細な動作は後述する。

図４６は本発明の他の実施例による時間インターリーバーの可能な構造を示す図である。

本発明の他の実施例による時間インターリーバーは、前述したように、セルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナルインターリーバーを含むことができる。実施例によって、時間インターリーバーの内部構造は変更できる。可能な三つの時間インターリーバーの内部構造が示されている。しかし、本発明はこれに限定されなく、時間インターリーバーの内部構造は本発明の技術的思想内で変更可能である。

一番目時間インターリーバー構造（ｔ４６０１０）において、時間インターリーバーは、順にセルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナルインターリーバーを含むことができる。この場合、セルインターリーバーはステージＡに相応する動作のみを遂行することができる。

二番目時間インターリーバー構造（ｔ４６０２０）において、時間インターリーバーは、順にセルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナルインターリーバーを含むことができる。この場合、セルインターリーバーはステージＡ及びＢに相応する動作を遂行することができる。図示しない時間インターリーバーはステージＢに相応する動作のみを行うセルインターリーバーを含むこともできる。

三番目時間インターリーバー構造（ｔ４６０３０）において、時間インターリーバーは、順にセルインターリーバー、コンボリューショナルインターリーバー及び／又はブロックインターリーバーを含むことができる。すなわち、本発明で、時間インターリーバーに含まれるブロックインターリーバーとコンボリューショナルインターリーバーは互いに位置が取り替えられることができる。これは時間インターリーバーの他の実施例にも適用可能な事案である。

実施例によって、ステージＢに相応する動作はブロックインターリーバーで遂行されることもできる。実施例によって、セルインターリーバーとブロックインターリーバーの間に特定のインターリービングがさらに遂行されることもできる。

図４７は本発明の他の実施例によるセルインターリーバーの動作を示す図である。

前述したように、時間インターリーバー内のセルインターリーバーはステージＡ及び／又はステージＢに相応する動作を遂行することができる。

セルインターリーバーのステージＡ動作について説明する。

セルインターリーバーのステージＡ動作は、セルインターリーバーがＦＥＣブロック内のセルをランダムにインターリーブする動作であり得る。具体的に、セルインターリーバーは一つのＦＥＣブロック内のセルをメモリに線形的に書き込み（ｌｉｎｅａｒｗｒｉｔｉｎｇ）、さらにそのメモリからランダムにセルを読み出すことができる（ｒａｎｄｏｍｒｅａｄｉｎｇ）。ここで、メモリはバッファーと呼ばれることもできる。

まず、セルインターリーバーはＦＥＣブロック内のセルをメモリに線形的に書き込む作業を遂行することができる（ｌｉｎｅａｒｗｒｉｔｉｎｇ）。ここで、線形的に書き込む動作とは、セルインターリーバーがメモリにセルを順次書き込む動作を意味することができる。

その後、セルインターリーバーはメモリに線形的に書き込まれたセルをランダムに読み出すことができる（ｒａｎｄｏｍｒｅａｄｉｎｇ）。このランダム読み取り動作はインターリービングパターンで遂行されることができる。ここで、インターリービングパターンは、インターリービングシーケンス、置換（ｐｅｒｍｕｔａｔｉｏｎ）シーケンス、インターリービングシード（ｓｅｅｄ）、置換関数、メモリアドレス（ａｄｄｒｅｓｓ）、ランダムシーケンスなどと呼ばれることができる。

セルインターリーバーはランダム読み取り動作に使われる置換シーケンスをＦＥＣブロックごとに変更させることができる。置換シーケンスがＦＥＣブロックごとに変更されることにより、セルインターリーバーのランダムな性質が向上することができる。あるいは、実施例によって、置換シーケンスは一対（ａｐａｉｒ）のＦＥＣブロックごとに変更できる。この場合、偶数番目ＦＥＣブロックと奇数番目ＦＥＣブロックに使われる置換シーケンスは同一であることができる。

ここで、各ＦＥＣブロックのための置換シーケンスは一つの基本置換シーケンス（ｂａｓｉｃｐｅｒｍｕｔａｔｉｏｎｓｅｑｕｅｎｃｅ）のシフティング（ｓｈｉｆｔｉｎｇ）によって生成されることができる。ここで、基本置換シーケンスは擬似ランダムシーケンス（Ｐｓｅｕｄｏｒａｎｄｏｍｓｅｑｕｅｎｃｅ）であり得る。

セルインターリーバーのステージＢ動作について説明する。

セルインターリーバーのステージＢ動作は、セルインターリーバーがインターリーブされたＦＥＣブロックを半周期的（ｓｅｍｉｐｅｒｉｏｄｉｃ）方法によってインターリービングを行う動作であり得る。具体的に、セルインターリーバーはステージＡで読み出したＦＥＣブロックのセルを半周期的方法でメモリに書き込むことができる。ここで、メモリバッファーと呼ばれることもできる。ここで、ステージＢのための追加的なメモリ（バッファー）は要求されないこともできる。

コンボリューションインターリーバー及び／又はブロックインターリーバーに対応する受信側ブロックであるブロックデインターリーバー及び／又はコンボリューションデインターリーバーの動作によるとき、受信側で追加的なメモリが必要である。しかし、本発明による半周期的パターンは前述した追加のメモリが除去されるようにすることができる。この半周期的パターンはブロックデインターリーバー及び／又はコンボリューションデインターリーバー以後に出力されるＦＥＣブロックのパターンを観察することによって生成されることができる。

図４８は本発明の他の実施例によるセルインターリーバーの動作中、ステージＡに相応する動作の数学的表現を示す図である。

図示の一番目式（ｔ４８０１０）のＧ（ｒ）は、セルインターリーバーの入力ベクターを意味することができる。Ｇ（ｒ）はｒ番目ＦＥＣブロックを示す入力ベクターであり得る。Ｇ（ｒ）の各元素は該当のＦＥＣブロックのセルを意味することができる。各セルは０からＮ_{ｃｅｌｌｓ}−１までのインデックスを有することができる。すなわち、ＦＥＣブロック内のセルの数はＮ_{ｃｅｌｌｓ}と表現できる。

図示の二番目式（ｔ４８０２０）のＴ（ｒ）は、セルインターリーバーの出力ベクター、すなわちインターリーブされたベクターを意味することができる。Ｔ（ｒ）の各元素はｒ番目ＦＥＣブロックのインターリーブされたセルを指示することができる。インターリーブされたセルも０からＮ_{ｃｅｌｌｓ}−１までのインデックスを有することができる。

図示の三番目式（ｔ４８０３０）はステージＡの線形書き込み及びランダム読み取り動作を数学的に表現したものであり得る。線形書き込み及びランダム読み取り動作によって、入力ＦＥＣブロックのセルは、置換シーケンスの値が指示する通りに順序が変更できる。図示の式によるとき、ｇ_{ｒ、Ｌｒ（ｑ）}はｔ_ｒ、ｑのようである。すなわち、インターリーブされたＬ_ｒ（ｑ）番目セルはインターリービング前のｑ番目セルと同じになるように順序が変更できる。ここで、ｑはＦＥＣブロック内のセルのインデックスなので、０からＮ_{ｃｅｌｌｓ}−１までの値を有することができる。

図示の四番目式（ｔ４８０４０）のＬ_ｒ（ｑ）は前述したランダム生成器によって生成されたランダム値であって、前述した置換シーケンスにあたることができる。Ｌ_ｒ（ｑ）はｒ番目ＦＥＣブロックのための置換シーケンスであり得る。この置換シーケンスは任意のＰＲＢＳ発生器を用いて具現できる。本発明はＰＲＢＳ発生器に関係なく汎用的に適用できる。

置換シーケンスを示すＬ_ｒ（ｑ）がｒをインデックスとして持っているので、互いに異なる置換シーケンスがそれぞれのＦＥＣブロックに適用されることが分かる。ここで、Ｌ_ｒ（０）は前述した基本置換シーケンスを意味することができ、Ｐ（ｒ）は前述したシフト値を意味することができる。前述した置換シーケンス生成過程と同様に、基本置換シーケンスにシフト値を加え、これをＮ_{ｃｅｌｌｓ}とモジュロ演算することで置換シーケンスＬ_ｒ（ｑ）が生成されることができる。これにより、各ＦＥＣブロックに異なった置換シーケンスが生成されることができる。

四番目式の前述したシフト値Ｐ（ｒ）は、ＰＬＰが一つであるＳ−ＰＬＰモードの場合、Ｐ（ｒ）＝Ｐ（０）を満たし、固定された定数値を有することができる。ＰＬＰが複数であるＭ−ＰＬＰモードの場合、Ｐ（ｒ）はｒによって変更される変数値を有することができる。すなわち、Ｓ−ＰＬＰモードの場合、置換シーケンスは固定値を有することができる。

図４９は本発明の他の実施例によるセルインターリーバーの動作中、ステージＢに相応する動作の数学的表現を示す図である。

図示の一番目式（ｔ４９０１０）のＴ（ｒ）は、前述したように、ステージＡ動作によるインターリーブされたベクターであり得る。図示の二番目式（ｔ４９０２０）は、ステージＢ動作によってインターリーブされた出力ベクターであって、その内部元素はそれぞれインターリーブされたセルを意味することができる。ＦＥＣブロック内のセルなので、そのインデックスは０からＮ_{ｃｅｌｓｌ−１}までの値を有することができる。

図示の三番目式（ｔ４９０３０）は、ステージＢのインターリービング動作を数学的に表現したものであり得る。図示の式によるとき、ｄ_{ｒ、Ｑ（ｑ）}はｔ_ｒ、ｑのようである。すなわち、インターリーブされたＱ（ｑ）番目セルはインターリービング前のｑ番目セルと同じになるように順序が変更できる。ここで、ｑはＦＥＣブロック内のセルのインデックスなので、０からＮ_{ｃｅｌｌｓ}−１までの値を有することができる。

ステージＢにおいて、書き込み動作のための半周期的パターンＱは、ステージＡとは異なり、すべてのＦＥＣブロックに対して同等に適用できる。この半周期的パターンは追加のメモリ（バッファー）を使わない。

図５０は本発明の他の実施例によるセルインターリーバーの動作中、ステージＢの半周期的パターン生成動作を数学的に示す図である。

ステージＢの動作に使われる前述した半周期的パターンはアドレス発生器によって生成されることができる。このアドレス発生器の動作の数学的表現は図示のようである。

ブロックデインターリービング及び／又はコンボリューションデインターリービングはシングルメモリのためのデインターリービング過程で入力セルと出力セル間のアドレス衝突現象を避けるために、メモリからセルを読み取る速度がメモリにセルを書き込む速度より２倍以上速くなければならないことができる。また、この過程で追加のメモリ（バッファー）が要求されることができる。

この追加のメモリを除去するために、半周期的パターンが生成されることができる。この動作は、送信部で受信部の２倍以上速い出力を予想し、予めインターリービングする特徴を有することができる。

この図で、Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}は一つのＴＩブロック内のＦＥＣの数の最大値を意味することができる。Ｎ_ＩＵはインターリービングユニット（ＩＵ）の数を意味することができる。ＬＩＵはインターリービングユニットの長さを意味することができる。Ｌ_{ＩＵ、ｍｉｎ}又はＬ_{ＩＵ、ｍｉｎ＋１}の値を有することができる。ここで、Ｌ_{ＩＵ、ｍｉｎ}はインターリービングユニット長さの最小値を意味することができる。Ｌ_{ＩＵ、ｍｉｎ}はＮ_{ｃｅｌｌｓ}／Ｎ_ＩＵに床関数（ｆｌｏｏｒｆｕｎｃｔｉｏｎ）を適用した値に定義されることができる。ここで、ａ＝２Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}、Ｃ_{ｒ＿ｃｎｔ}及び／又はｕ_２はＦＥＣブロックごとにリセットされることができる。

図示の数学的表現は後述するブロックインターリーバーのツイスト書き込み動作のためのアドレス発生器のアドレス発生動作を表現するのにも使われることができる。

図５１は本発明の他の実施例による時間インターリーバーの構造中、ＰＬＰの個数が一つである場合を示す図である。

前述した時間インターリーバーの構造は、ＰＬＰが複数である場合、すなわちＭ−ＰＬＰの場合に適用できる。ＰＬＰの数が一つである場合、すなわちＳ−ＰＬＰの場合、時間インターリーバーの構造はＰＬＰが複数である場合と違う形態を有することができる。ＰＬＰの数はこれに関連したシグナリングフィールドであるＰＬＰ＿ＮＵＭフィールド値から分かる。ＰＬＰ＿ＮＵＭが１である場合、ＰＬＰの数が一つである場合に相当することができる。

ＰＬＰの数が一つである場合、時間インターリーバーが有することができる内部構造の実施例が示されている（ｔ５１０１０、ｔ５１０２０、ｔ５１０３０）。実施例によって、ＰＬＰの数が一つである場合の時間インターリーバーの内部構造は他の形態を有することもできる。

一番目実施例（ｔ５１０１０）において、時間インターリーバーは一つのＰＬＰに対してコンボリューションインターリービング動作のみを遂行することができる。すなわち、時間インターリーバーは任意のコンボリューショナルインターリーバーのみを含むことができる。

二番目実施例（ｔ５１０２０）において、時間インターリーバーは一つのＰＬＰに対してセルインターリービング及び／又はコンボリューショナルインターリービング動作を遂行することができる。すなわち、時間インターリーバーはセルインターリーバー及び／又はコンボリューショナルインターリーバーを含むことができる。ここで、セルインターリーバーはステージＡによる動作のみを遂行するか、あるいはステージＢ又はステージＡ及びＢによる動作を遂行することができる。

三番目実施例（ｔ５１０３０）において、時間インターリーバーは一つのＰＬＰに対してセルインターリービング、ブロックインターリービング及び／又はコンボリューショナルインターリービング動作を遂行することができる。すなわち、時間インターリーバーはセルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナルインターリーバーを含むことができる。同様に、セルインターリーバーはステージＡによる動作のみを遂行するか、あるいはステージＢ又はステージＡ及びＢによる動作を遂行することができる。

図５２は本発明の他の実施例による時間デインターリーバーの内部構造及びＦＥＣデコーディングメモリを示す図である。

本発明は、前述した本発明の他の実施例によるセルインターリーバーに対応するセルデインターリーバーを提案する。本発明の他の実施例によるセルデインターリーバーは、前述したセルインターリーバーに対応する受信部のモジュールであり得る。

前述した送信側の時間インターリーバーと対応するように、受信側の時間デインターリーバーは順にコンボリューショナルデインターリーバー、ブロックデインターリーバー及び／又はセルデインターリーバーを含むことができる。ここで、セルデインターリーバーはステージＡに対応する動作を遂行することができる。実施例によって、セルデインターリーバーは順にステージＢ及びステージＡに対応する動作を遂行することもできる。すなわち、ステージＢに対応する動作は省略することができる。

実施例によって、ステージＢに対応する動作はブロックデインターリーバーによって遂行されることができる。他の実施例によって、ブロックデインターリーバーは後述するツイスト書き込み動作の逆動作を遂行することもできる。前述した送信側の時間インターリーバーの実施例によって、時間デインターリーバー内のコンボリューショナルデインターリーバー及びブロックデインターリーバーの位置は後先になることができる。

本発明の他の実施例によるセルデインターリーバーは、一つのＦＥＣブロック内でセルの位置を元通りに戻す動作を遂行することができる。これは、送信部でセルインターリービングに使われたアルゴリズムと同一のアルゴリズムによって遂行されることができる。

本発明の他の実施例によるセルデインターリーバーは、前述したセルインターリーバーの逆動作を遂行することができる。送信部のセルインターリーバーによってステージＡ及びステージＢの動作が遂行されたら、セルデインターリーバーは逆にステージＢ及びステージＡの順に逆動作を遂行することができる。

送信部のセルインターリーバーでステージＢに対する動作を遂行した場合、受信部のセルデインターリーバーもステージＢによる逆動作を遂行することができる。ステージＢによるセルインターリービングを省略することができるので、この場合、ステージＢによるセルデインターリービングも省略することができる。

ステージＢによるデインターリービング過程は追加的なメモリを使わず、コンボリューショナルデインターリービングとブロックデインターリービングで使われるメモリを使うことができる。すなわち、ステージＢによるデインターリービング過程は、コンボリューショナルデインターリービングとブロックデインターリービングの、一つのＦＥＣブロックをメモリから読み取る（ｒｅａｄｏｕｔ）動作に適用できる。これにより、追加的なメモリが不必要になることができる。ここで、コンボリューショナルデインターリービングとブロックデインターリービングの場合、シングルメモリデインターリービングのために、基本的に２倍速い読み取りクロック（ｒｅａｄｏｕｔｃｌｏｃｋ）を用いて遂行されることができる。この過程で、必要なアドレス値は図示のアドレス発生器Ｉから得ることができる。アドレス発生器Ｉはコンボリューショナルデインターリービングとブロックデインターリービングのためのアドレスも生成することができる。

セルデインターリーバーはステージＡによるデインターリービングも遂行することができる。ステージＡによるデインターリービングも別個の追加のメモリなしで遂行されることができる。セルデインターリーバーは、ステージＡで、セルを順次デインターリーブし、デインターリーブされたＦＥＣブロックをＦＥＣデコーディングメモリ（バッファー）にランダムに伝達することができる。この過程で必要なアドレス値は図示のアドレス発生器IIから得ることができる。このデインターリービングは送信部のステージＡによるインターリービングの逆過程であって、セルデインターリーバーはランダム書き込み及び線形読み取りを遂行することができる。出力されるＦＥＣブロックはＦＥＣデコーディングメモリに直ちに伝達されるので、追加のメモリが必要でないこともできる。

結果として、送信部とは異なり、セルデインターリーバーはセルデインターリービングメモリを使わないこともできる。受信側がセルデインターリービングのための追加のメモリをさらに含む必要がないので、メモリが減少し、セルデインターリービングによる電力が最小化することができる。

図５３は本発明の他の実施例によるセルデインターリーバーのステージＢによる動作の数学的表現を示す図である。

受信部のセルデインターリーバーは、前述したように、ステージＢによる動作を遂行することができる。これは送信部のセルインターリーバーのステージＢによる動作の逆動作であり得る。セルデインターリーバーのステージＢ動作において、セルデインターリーバーはコンボリューショナル及びブロックデインターリービングで読み取られなければならないセルの数をカウントする役目をすることができる。この動作に対する数学的表現は図示のようであるが、詳細動作過程は他の方式で数式化することもできる。

この図で、Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}は一つのＴＩブロック内のＦＥＣの数の最大値を意味することができる。ｗはイターレーション（ｉｔｅｒａｔｉｏｎ）の数を意味することができる。ｗは前述したＬ_{ＩＵ（０）}とａの値によって決定されることができる。Ｃ_ｐ（ｋ）は、ｐ番目イターレーションで、ｋ番目インターリービングユニットから読み取ったセルの数を意味することができる。ここで、ａ＝２Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}であることができる。

図５４は本発明の他の実施例によるセルインターリーバーの動作過程の一例示を示す図である。

この例示で、Ｎ_{ＴＩ＿ｂｌｏｃｋ}＝３、Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}＝２、Ｎ_{ｃｅｌｌｓ}＝９、そしてＮ_ＩＵ＝２を仮定することができる。Ｌ_{ＩＵ、ｍｉｎ}は前述した定義によって４の値を有し、｛Ｌ_ＩＵ（０）、Ｌ_ＩＵ（１）｝＝｛５、４｝であることができる。ａは前述した定義によって４の値を有することができる。

ステージＡで使われる置換シーケンスは手短な説明のために任意に定義されることができる。ステージＡのための置換シーケンスはＬ_０＝｛０，７，４，２，６，５，８，１，３｝、Ｌ_１＝ｍｏｄ（Ｌ_０＋４、９）＝｛４，２，８，６，１，０，３，５，７｝に任意に定義されることができる。ステージＢに使われる置換シーケンスはＱ＝｛０，１，２，３，５，６，７，８，４｝に定義されることができる。

図示のセルインターリーバーの動作は、それぞれ２個のＦＥＣブロックを有する３個のＴＩブロック（＃０、＃１、＃２）のステージＡの遂行前（ｔ５４０１０）、ステージＡの遂行後（ｔ５４０２０）、及びステージＢの遂行後（ｔ５４０３０）の形態を示している。

ステージＡの遂行前（ｔ５４０１０）のＴＩブロックのセルは、ステージＡの遂行後（ｔ５４０２０）、置換シーケンス値によってインターリーブされて順序が変わることになる。ここで、ステージＡの遂行後のセルの位置値は臨時出力であって、実際の具現上ではメモリ（バッファー）が使われないことができる。その代わりに、各セルは、順次ステージＢを経てメモリに伝達されることができる。ステージＢでも同様に、セルはＱによって順序が変わることができる。

実施例によって、ステージＡの遂行は、ステージＡの動作のみを行うセルインターリービングの遂行を意味することもできる。また、ステージＢの遂行は後述するツイスト書き込み動作を意味することもできる。この場合、ｔ５４０１０はセルインターリービングの遂行前、ｔ５４０２０はセルインターリービングの遂行後、ｔ５４０３０はツイスト書き込み動作の遂行後に相当することができる。

図５５は本発明の他の実施例による時間インターリーバーのコンボリューショナルインターリービング及びブロックインターリービングの動作過程の一例示を示す図である。

前述した過程によってステージＡ及び／又はステージＢのセルインターリービングを経た後、前述したようにブロックインターリービング又はコンボリューショナルインターリービングが遂行されることができる。実施例によって、前述したように、コンボリューショナルインターリービングがブロックインターリービングより先に遂行されることもできる。

コンボリューショナルインターリービングがブロックインターリービングより先に行われる場合、ＦＥＣブロックのセルは図示のような順序を有することができる。コンボリューショナルインターリービングが遂行された後、セルインターリーブされたセルがそれぞれ分けられて複数のフレームに配置されることができる。これにより、複数のＦＥＣブロック内のセルが複数のフレームに分散できる。その後、ブロックインターリービングが遂行され、各フレーム内のセルがブロックを成して順序が変わることができる。

ここで示したブロックインターリービングとコンボリューショナルインターリービングは一実施例であるだけで、ブロックインターリービング後にコンボリューショナルインターリービングが行われる場合の詳細な動作は図示のものとは違うことができる。

図５６は本発明の他の実施例による時間インターリーバーのブロックインターリービングの動作過程の他の例示を示す図である。

前述したものとは異なり、ブロックインターリービング後にコンボリューショナルインターリービングが行われる場合の実施例が示されている。この場合、ブロックインターリーバーは少なくとも一つのＦＥＣブロックを含むＴＩブロックをブロックインターリーブすることができる。また、コンボリューショナルインターリーバーはブロックインターリーブされたＴＩブロックを複数の信号フレームに分散させてインターリーブすることができる。

ブロックインターリーバーは、ＦＥＣブロック内のセル又はセルペアを列（ｃｏｌｕｍｎ）方向に線形的に書き込み（ｔ５６０１０）、対角線方向に読み取る（ｔ５６０２０）ことで、インターリーブすることができる（ｌｉｎｅａｒｗｒｉｔｉｎｇ、ｄｉａｇｏｎａｌｗｉｓｅｒｅａｄｉｎｇ）。ここで、基準になる書き込み／読み取り単位をメモリユニット（ＭＵ）と言える。メモリユニットは、前述したように、セルが一つであるか、二つ（ペア）であり得る。メモリユニット内のセルの数は星霜マッパーでどの星霜を使うかによって違うことができる。一実施例によってＱＰＳＫが使われる場合、連続した二つのセルのペアがＭＵになって書き込まれるか読み取られることができ、他の星霜が使われる場合、一つのセルがＭＵになって書き込まれるか読み取られることができる。

書き込み動作の際、メモリ上の左側部は仮想ＦＥＣブロックで満たされ、右側部は実際データを有するＦＥＣブロックで満たされることができる。実施例によって、メモリ上の右側部に仮想ＦＥＣブロックが満たされ、左側部に実際データを有するＦＥＣブロックが満たされることができる。読み取り動作の際、ブロックインターリーバーは対角線方向にＭＵを読み取って行くことができる。読み取り動作は、一番目行から、右下側対角線方向に遂行されることができ、一番左側列から始まることができる。読み取り動作の際、この仮想ＦＥＣブロックのセル又はセルペア（すなわち、ＭＵ）は読み取らずにスキップすることができる。

図５７は本発明の他の実施例による時間インターリーバーのブロックインターリービングの動作過程を示す図である。

ブロックインターリービングが遂行されるとき、前述した過程によってＭＵの書き込み／読み取り過程が遂行されることができる。この際、ブロックインターリーバーはメモリＡにＴＩブロックを書き込むことができる。ＴＩブロックは少なくとも一つのＦＥＣブロックを含むことができる。ブロックインターリーバーが次のＴＩブロックをメモリＢに前述した書き込み動作で書き込むとともに、既にメモリＡに書き込まれたＴＩブロックを前述した読み取り動作で読み出すことができる。

ブロックインターリービングがコンボリューショナルインターリービングより先に行われる場合、読み取られたＴＩブロックはコンボリューショナルインターリーバーに伝達されることができる。このようなＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）方式でブロックインターリービングが遂行されることができる。

図５８は本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。

左側のフレームは、前述した送信側のコンボリューショナルインターリービング後、ブロックインターリービングを経た場合のセル構成を持っている。このようなセル構成を有するフレームが時間デインターリーバーのブロックデインターリーバー及びコンボリューショナルデインターリーバーに入力されることができる。

ブロックデインターリービング後にコンボリューショナルデインターリービングが行われる場合、メモリは複数のサブブロックを含むことができる。各サブブロックの大きさはＬ_ＢＩ＝ｍａｘ_ｋＬ_ＩＵ（ｋ）Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}に定義されることができる。この実施例で、サブブロックの大きさは１０に設定されることができる。また、メモリのサブブロックの数はＮ_ＢＩ＝Ｎ_ＩＵ（Ｎ_ＩＵ＋１）／２＝３で、総３個のサブブロックを含むことができる。

それぞれのサブブロックはアドレス発生器によって発生したアドレスによってデインターリービングに使われることができる。ここで、前述したように、読み取り動作において、クロックレート（ｃｌｏｃｋｒａｔｅ）は書き込み動作のクロックレートに比べて２倍速いことができる。

実施例によって、各サブブロックはＴ２のアドレス発生器を使うか、あるいは線形アドレス発生器を使うことができる。表示された一番目サブブロックはコンボリューショナルデインターリービングに使われることができ、次の二番目及び三番目サブブロックはブロックデインターリービングに使われることができる。

図５９は本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。

０番目入力フレームが入力された場合のブロックデインターリービング及びコンボリューショナルデインターリービング動作を説明する。ここで、書き込み動作のためのアドレス値はアドレス発生器から得ることができる。この実施例で、読み取り作業のためのアドレス値は｛０，１，２，３，４，５，６，７，８，９｝であり得る。

Ｘ１クロックレートによって読み取り作業が遂行されることができる。入力フレーム＃０のデータのセルは交互に｛０，１｝番目及び｛２，３｝番目サブメモリブロックに書き込まれることができる。ここで、書き込まれる単位は一つのセルではない複数のセルであり得る。本実施例では二つのセルペアを単位として動作が遂行されることができる。それぞれのセルペアが書き込まれるサブメモリブロックは互いに異なることができる。この動作は、各セルを送信側でインターリービングが遂行される前の順序に戻すためであり得る。この読み取り結果によって８個の連続した入力セルが右側のように再配列されることができる。この方式により、一番目サブメモリには０、１４、７、・・・番目セルが順次位置することができる。

図６０は本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。

１番目入力フレームが入力された場合のブロックデインターリービング及びコンボリューショナルデインターリービング動作を説明する。ここで、書き込み動作のためのアドレス値は同様にアドレス発生器から得ることができる。全般的な動作は０番目入力フレームが入力された場合と類似している。この実施例で、読み取り作業のためのアドレス値は｛０，２，４，６，８，１，３，５，７，９｝であり得る。

１番目入力フレームの０、１４が一番目サブメモリブロックに書き込まれるとともに、以前の過程によって一番目サブメモリブロックに書き込まれていた０番目入力フレームのセルが二番目サブメモリブロックに書き込まれることができる。この時に書き込まれる周期は２であって、２番目ごとのセルを読み出してさらに二番目サブメモリブロックに書き込むことができる。また、１番目入力フレームの６、１１が三番目サブメモリブロックに書き込まれることができる。この方式で４個の連続した入力セルが右側のように再配列されることができる。

特に、この過程で読み取る過程が書き込む過程より２倍以上速くなければならないことが分かる。この際、毎イターレーションでサブブロックに読み取られるセルの数は、送信側のセルインターリーバーのステージＢ動作によって決定され、受信側のセルデインターリーバーの動作過程によってその数がカウントされることができる。

図６１は本発明の他の実施例による時間デインターリーバーのブロックデインターリービング及びコンボリューショナルデインターリービング動作の一実施例を示す図である。

２番目入力フレームが入力された場合のブロックデインターリービング及びコンボリューショナルデインターリービング動作を説明する。ここで、書き込み動作のためのアドレス値は同様にアドレス発生器から得ることができる。全般的な動作は０番目入力フレームが入力された場合と類似している。この実施例で、読み取り作業のためのアドレス値は｛０，４，８，３，７，２，６，１，５，９｝、０番目ＦＥＣブロックを読み取るために有用なアドレス値は｛０，４，８，３，７｝、１番目ＦＥＣブロックを読み取るために有用なアドレス値は｛２，６，１，８，９｝であり得る。

同様に、毎イターレーションでサブブロックから読み取られるセルの数は、送信側のセルインターリーバーのステージＢ動作によって決定され、受信側のセルデインターリーバーの動作過程によってその数がカウントされることができる。実施例によって、サブブロックから読み取られるセルの数は送信側のツイスト書き込み動作によって決定されることもできる。

左側のＴＩメモリは０番目ＦＥＣブロックを読み取った後の状態、右側のＴＩメモリは１番目ＦＥＣブロックを出力した後の状態であり得る。図示の読み取られたＦＥＣブロックのセルを見ると、最後の出力される値は仮想の値であるので、最終の＃０ＦＥＣブロックのセルの数は総９個であることが分かる。また、出力されるセルの順序は送信部でのステージＡの出力順序又はセルインターリービング後の出力順序と同一であることが分かる。したがって、結果的に、受信部で追加のメモリなしでもセルデインターリービングが遂行されることが分かる。すなわち、前述したように、送信部ではステージＢ作業のためにメモリを使うことになるが、受信部ではメモリが不要になる。

図６２は本発明の他の実施例による時間デインターリーバーのセルデインターリービング動作の一実施例を示す図である。

前述した実施例によって出力された０番目ＦＥＣブロックはＦＥＣデコーディングメモリ（バッファー）に伝達されることができる。この伝達過程で、０番目ＦＥＣブロックの各出力セルは順次セルデインターリーブされてＦＥＣデコーディングメモリに伝達されることができる。この過程で、前述したように、セルデインターリービングのための追加的なメモリを要求しないことができる。ＦＥＣデコーディングメモリがその代わりに使われることができるからである。

前述した実施例で示すように、０番目出力ＦＥＣブロックは９個のセルを有することができる。最後の１個のセルは仮想のセルであるからである。この読み取られた０番目ＦＥＣブロックのセルはアドレス値Ｌ_０を用いてＦＥＣデコーディングメモリに書き込まれることができる。この実施例で、Ｌ_０は｛０，７，４，２，６，５，８，１，３｝であり得る。ここで、セルデインターリービングに使われるＰＲＢＳは出力されたＦＥＣブロックのセルと同期化（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）するから、追加のメモリなしでセルデインターリービングが可能であり得る。

図６３は本発明の他の実施例による時間デインターリーバーのステージＢ動作によるダイアグラムを示す図である。

ステージＢ動作が遂行されない場合、図示のように０番目ＦＥＣブロックが出力されれば、セルデインターリービングのために追加的なメモリが必要であり得る。すなわち、出力されたＦＥＣブロックをセルデインターリーブするためにバッファーがさらに必要になる。その後、１番目及び２番目ＦＥＣブロックに対しても同様である。

ステージＢ動作が行われる場合、図示のように０番目ＦＥＣブロックが出力されるとともにセルデインターリービングが遂行されることができる。ここで、前述したように、ＦＥＣデコーディングメモリが使われるので、追加的なメモリは不要であり得る。ここで、読み取り動作のためのクロックレートは書き込み動作のクロックレートに比べて２倍高いことができる。

ステージＢ動作による利点は最も代表的に受信側で追加的なメモリの必要性をなくすという点である。また、これにより、セルデインターリーバーとブロック及びコンボリューショナルデインターリーバーの間にオーバーラップされる地点（ジッター、ｊｉｔｔｅｒ）を無くすことができる。また、全ての時間デインターリービング及びその詳細ブロック及びコンボリューショナルデインターリービング、セルデインターリービングの動作が簡単になることができ、よって、受信側でのオーバーヘッドが減ることができる。

図６４は本発明の他の実施例による時間インターリーバー内のブロックインターリーバーの動作を示す図である。

ブロックインターリーバーは、前述したように、線形書き込み（ｃｏｌｕｍｎｗｉｓｅｗｒｉｔｉｎｇ）及び対角読み取り（ｄｉａｇｏｎａｌｗｉｓｅｒｅａｄｉｎｇ）によってセルをメモリに書き込むとか読み取ることによってインターリービングを遂行することができる。

実施例によって、ブロックインターリーバーは、前述した動作ではないツイスト書き込み動作によってブロックインターリービングを遂行することもできる。

ツイスト書き込み動作による実施例で、ブロックインターリーバーはセルインターリーバーから出力されたＦＥＣブロックをツイスト書き込み動作によってメモリに記憶することができる。ここで、ツイスト書き込み動作のための送信部側の追加的なメモリは要求されないことができる。送信側のツイスト書き込み動作は、受信部でセルデインターリーバーが動作するときに追加的なメモリが要求されないようにするために使われることができる。ツイスト書き込みパターンはコンボリューショナルデインターリーバー動作後に出力されるＦＥＣブロックのパターンを観察することによって分かる。また、ツイストブロックインターリービングは分散性質をもっと向上させることができる。

ここで、Ｔ（ｒ）はｒ番目ＦＥＣブロックであって、入力ＦＥＣブロックを意味することができる。それぞれの元素はＦＥＣブロック内のセルを意味することができる。Ｄ（ｒ）はＴ（ｒ）がインターリーブされたＦＥＣブロックであって、出力ＦＥＣブロックを意味することができる。それぞれの元素はインターリービング後のＦＥＣブロック内のセルを意味することができる。

図示の式（ｔ６４０１０）で、ｒ番目ＦＥＣブロック内のｑ番目入力セルｔ_ｒ、ｑは出力ＦＥＣブロックのＱ（ｑ）番目セルと同じになるようにインターリービングが遂行されることができる（ｄ_{ｒ、Ｑ（ｑ）}）。ここで、ｑはインターリービングのためのインデックスで、０からＮ_{ｃｅｌｌｓ}−１の値を有することができる。ここで、Ｑ（ｑ）はツイスト書き込み作業のためのアドレス値で、アドレス発生器によって生成されることができる。Ｑ（ｑ）はすべてのＦＥＣブロックに対して均等に適用できる。このツイスト書き込み過程で追加のバッファーは不要であり得る。

図６５は本発明の他の実施例による時間インターリーバー内のブロックインターリーバーの動作をインターリービングユニットの数によって示す図である。

前述したように、実施例によってＮ_ＩＵの値が１である場合には、ツイストブロックインターリービングが遂行されないことができる。ここで、ブロックインターリービングがツイスト書き込み動作ではない、線形書き込み／対角読み取り動作によって行われる場合、Ｎ_ＩＵの値ブロックインターリーバーの動作に影響を与えないことができる。

Ｎ_ＩＵの値が１である場合（ｔ６５０１０）、ツイスト書き込み動作が使われないこともできる。この場合、単に線形的書き込み動作が遂行されることができる。本実施例で、Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}＝２、Ｎ_{ｃｅｌｌｓ}＝９、そしてＮ_ＩＵ＝１を仮定することができる。Ｌ_{ＩＵ、ｍｉｎ}は前述した定義によって４の値を有し、Ｌ_ＩＵ（０）＝９であり得る。ａは前述した定義によって４の値を有することができる。インターリービングのためのシーケンスはアドレス発生器によって生成されることができ、ここで単純な線形書き込み動作が遂行されるので、Ｑは｛０，１，２，３，４，５，６，７，８｝のアドレス値を有することができる。

Ｎ_ＩＵの値が２以上の場合（ｔ６５０２０）、ツイスト書き込み動作が使われることができる。この場合には、前述したツイスト書き込み動作が遂行されることができる。本実施例で、Ｎ_{ＦＥＣ＿ＴＩ＿ｍａｘ}＝２、Ｎ_{ｃｅｌｌｓ}＝９、そしてＮ_ＩＵ＝２を仮定することができる。Ｌ_{ＩＵ、ｍｉｎ}は前述した定義によって４の値を有し、｛Ｌ_ＩＵ（０）、Ｌ_ＩＵ（１）｝＝｛５，４｝であり得る。ａは前述した定義によって２の値を有することができる。この場合にも、インターリービングのためのシーケンスはアドレス発生器によって生成されることができる。ここで、ツイスト書き込み動作を遂行しなければならないので、Ｑは｛０，１，５，６，２，３，７，８，４｝のアドレス値を有することができる。メモリに書き込まれたＦＥＣブロックのセルの順序が入れ替わっていることが分かる。

図６６は本発明の一実施例による放送信号を伝送する方法を示す図である。

本発明の一実施例による放送信号を伝送する方法は、入力ストリームを複数のＰＬＰにフォーマットする段階、複数のＰＬＰのデータをエンコードする段階、複数のＰＬＰのエンコードされたデータを処理する段階及び／又はウェーブフォームのモジュールレーティング及び伝送段階を含むことができる。

本実施例で、まず入力フォーマッティングブロックが入力ストリームを複数のＰＬＰにフォーマットすることができる（ｔ６６０１０）。ここで、入力フォーマッティングブロックは前述した入力フォーマッティングモジュールであり得る。入力ストリームは、前述したように、ＴＳ、ＧＳ、ＩＰなどストリームであり得る。ＰＬＰは前述したＤＰであり得る。

その後、それぞれの複数のＰＬＰ内のデータがエンコーダーによってエンコードされることができる（ｔ６６０２０）。ここで、エンコードとは、前述したＦＥＣエンコーディング、ビットインターリービングなどの一連の動作を含む概念であり得る。エンコーディングに含まれるプロセスは実施例によって変更できる。実施例によって、エンコーダーにはＦＥＣエンコーダー、ビットインターリーバー、星霜マッパーが含まれることができる。実施例によって、このエンコーダーをＢＩＣＭエンコーダーと呼ぶことができる。

エンコードされた複数のＰＬＰ内のデータはフレーミング及びインターリービングブロックによって処理されることができる（ｔ６６０３０）。ここで、フレーミング及びインターリービングブロックは前述したようである。このプロセッシングによって少なくとも一つの信号フレームが出力されることができる。

ウェーブフォーム変調によって、前述した少なくとも一つの信号フレームのデータが変調されることができる（ｔ６６０４０）。ウェーブフォーム変調はウェーブフォーム生成ブロックによって遂行されることができる。これは、実施例によって、ＯＦＤＭモジュール、ウェーブフォームモジュールなどと呼ばれることもできる。ウェーブフォーム生成ブロックの動作によって、ウェーブフォーム変調されたデータを含む放送信号が伝送されることができる。ウェーブフォーム生成ブロックは、実施例によって、少なくとも一つのアンテナを含むことができる。

本発明の他の実施例による放送信号を伝送する方法において、前述したフレーミング及びインターリービングブロックがエンコードされたデータを処理する段階は、時間インターリーバーが複数のＰＬＰ内のデータを時間インターリーブする段階、フレーマーが時間インターリーバーされたデータを少なくとも一つの信号フレームにフレームマッピングする段階及び／又は周波数インターリーバーが信号フレームのデータを周波数インターリーブする段階をさらに含むことができる。

時間インターリーバー、フレーマー及び／又は周波数インターリーバーは前述したフレーミング及びインターリービングブロックに含まれることができる。時間インターリーバーは、実施例によって、ＢＩＣＭエンコーダーに含まれることもでき、ＢＩＣＭエンコーダーの外部に位置してＢＩＣＭエンコーダーの出力を時間インターリーブすることもできる。ここで、フレーマーは前述したフレームビルダー、又はその内部のセルマッパーに相当することができる。フレーマーは、少なくとも一つの信号フレームに各種処理が遂行されたＰＬＰデータをマッピングすることができる。

本発明のさらに他の実施例による放送信号を伝送する方法において、前述した時間インターリーバーが時間インターリーブする段階は、セルインターリーバーがＰＬＰ内のデータをセルインターリーブする段階、ブロックインターリーバーがＰＬＰ内のデータをブロックインターリーブする段階及び／又はコンボリューショナルインターリーバーがＰＬＰ内のデータをコンボリューショナルインターリーブする段階をさらに含むことができる。

セルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナルインターリーバーは前述した時間インターリーバーに含まれることができる。

本発明のさらに他の実施例による放送信号を伝送する方法において、前述したセルインターリービング段階は、ＰＬＰ内の、一つのＦＥＣブロック内で、セルの順序を変える（ｐｅｒｍｕｔｉｎｇ）段階をさらに含むことができる。セルインターリーバーは、ＦＥＣブロック内のセルを線形に書き込み、書き込まれたセルにさらにランダム読み取りを遂行することにより、セルインターリービングを遂行することができる。ランダム読み取りは、そのＦＥＣブロックのための置換シーケンスによって遂行されることができる。置換シーケンスは一つの擬似ランダム（Ｐｓｅｕｄｏｒａｎｄｏｍ）シーケンスをシフトすることによって生成されることができる。

本発明のさらに他の実施例による放送信号を伝送する方法において、前述したブロックインターリービング段階は、まず第１メモリ一つのＴＩブロックを書き込み、ついでＴＩブロックを第２メモリに書き込むとともに第１メモリに書き込まれたＴＩブロックを読み出す動作を含むことができる。ここで、ＴＩブロックは少なくとも一つのＦＥＣブロックを含むことができる。

本発明のさらに他の実施例による放送信号を伝送する方法において、前述したＴＩブロックを第１メモリ又は第２メモリに書き込む動作は、ＦＥＣブロックをメモリに列方向に書き込む動作をさらに含むことができる。この際、仮想ＦＥＣブロックが、メモリ内で、書き込まれるＦＥＣブロックの前に位置することができる。

本発明のさらに他の実施例による放送信号を伝送する方法において、書き込まれたＴＩブロックを読み取る動作は、書き込まれたＦＥＣブロックのＭＵ（ＭｅｍｏｒｙＵｎｉｔｓ）をダイアゴナルワイズに読み取る動作を含むことができる。ここで、ＭＵはメモリの処理基本単位ユニットを意味する言葉であり、一つのＭＵは一つのセルであり得る。実施例によって、一つのＭＵに複数のセルが入るか、連続した二つのセルが入ることもできる。ここで、ダイアゴナルワイズ読み取りは対角読み取りに相当することができる。読み取り動作中に仮想のＦＥＣブロックに含まれる仮想ＭＵは読み取らずにスキップすることができる。

本発明のさらに他の実施例による放送信号を伝送する方法は、ＭＩＭＯエンコーダーが複数のＰＬＰ内のエンコードされたデータをＭＩＭＯエンコードする段階をさらに含むことができる。ＭＩＭＯエンコーダーはＭＩＭＯプリコーダーと呼ばれることもでき、実施例によって、エンコーダーとフレーミング及びインターリービングブロックの間に位置することができる。

本発明の一実施例による放送信号を受信する方法を説明する。本発明の一実施例による放送信号を受信する方法は示されていない。

本発明の一実施例による放送信号を受信する方法は、放送信号を受信してデモジュレートする段階、信号フレーム内のデータを処理する段階、ＰＬＰ内のデータをデコードする段階及び／又はＰＬＰ内のデータを出力処理する段階を含むことができる。

まず、ウェーブフォームブロックが少なくとも一つの信号フレームを有する放送信号を受信することができる。ウェーブフォームブロックは送信側のウェーブフォーム生成ブロックに対応する受信側ブロックであり得る。ウェーブフォームブロックは信号フレーム内のデータをデモジュレートすることができる。

その後、パーシング及びデインターリービングブロックは少なくとも一つの信号フレーム内のデモジュレートされたデータを処理することができる。パーシング及びデインターリービングブロックは送信側のフレーミング及びインターリービングブロックに対応する受信側ブロックであり得る。パーシング及びデインターリービングブロックはフレーミング及びインターリービングブロックの逆過程を遂行することができる。このプロセッシング動作によって複数のＰＬＰが出力されることができる。

その後、デコーダーは複数のＰＬＰ内のデータをデコードすることができる。ここで、デコーダーは送信側のエンコーダー乃至ＢＩＣＭエンコーダーに対応する受信側ブロックであり得る。デコーダーは星霜デマッパー、ビットデインターリーバー及び／又はＦＥＣデコーダーをさらに含むことができる。

出力プロセッシングブロックはＰＬＰ内のデコードされたデータに出力プロセッシングを遂行することができる。出力プロセッシングブロックは前述した送信側の入力プロセッシングブロックに対応する受信側ブロックであり得る。出力プロセッシングによって出力ストリームが出力されることができる。

本発明の他の実施例による放送信号を受信する方法において、前述したパーシング及びデインターリービングブロックの処理する段階は、周波数デインターリーバーが少なくとも一つの信号フレーム内のデータを周波数デインターリーブする段階、フレームパーサーが少なくとも一つの信号フレームからＰＬＰをフレームパーシングする段階及び／又は時間デインターリーバーがＰＬＰ内のデータを時間デインターリーブする段階をさらに含むことができる。

パーシング及びデインターリービングブロックは、周波数デインターリーバー、フレームパーサー及び／又は時間デインターリーバーをさらに含むことができる。周波数デインターリーバー、フレームパーサー及び／又は時間デインターリーバーは、送信側の周波数インターリーバー、フレーマー、時間インターリーバーに対応する受信側モジュールであって、それぞれの送信側モジュールの逆過程を遂行することができる。

本発明のさらに他の実施例による放送信号を受信する方法において、前述した時間デインターリーブする段階は、コンボリューショナルデインターリーバーが複数のＰＬＰ内のデータをコンボリューショナルデインターリーブする段階、ブロックデインターリーバーが複数のＰＬＰ内のデータをブロックデインターリーブする段階、及びセルデインターリーバーが複数のＰＬＰ内のデータをセルデインターリーブする段階をさらに含むことができる。

時間デインターリーバーは、コンボリューショナルデインターリーバー、ブロックデインターリーバー及び／又はセルデインターリーバーを含むことができる。コンボリューショナルデインターリーバー、ブロックデインターリーバー及び／又はセルデインターリーバーは送信側のコンボリューショナルインターリーバー、ブロックインターリーバー、セルインターリーバーに対応する受信側モジュールであって、それぞれの送信側モジュールの逆過程を遂行することができる。

本発明のさらに他の実施例による放送信号を受信する方法において、前述したセルデインターリーブする動作は、ＰＬＰ内の、一つのＦＥＣブロック内で、セルの順序を変える（ｐｅｒｍｕｔｉｎｇ）動作をさらに含むことができる。セルデインターリーバーは、ＦＥＣブロック内のセルをランダムに書き込み、書き込まれたセルにさらに線形読み取りを遂行することにより、セルデインターリービングを遂行することができる。セルデインターリービングは、そのＦＥＣブロックのための置換シーケンスによって遂行されることができる。置換シーケンスは一つの擬似ランダム（Ｐｓｅｕｄｏｒａｎｄｏｍ）シーケンスをシフトすることによって生成されることができる。

本発明のさらに他の実施例による放送信号を受信する方法において、前述したブロックデインターリービング段階は、まず第１メモリに一つのＴＩブロックを書き込み、ついでＴＩブロックを第２メモリに書き込むとともに第１メモリに書き込まれたＴＩブロックを読み出す動作を含むことができる。ここで、ＴＩブロックは少なくとも一つのＦＥＣブロックを含むことができる。

本発明のさらに他の実施例による放送信号を受信する方法において、前述したＴＩブロックを第１メモリ又は第２メモリに書き込む動作は、ＦＥＣブロックをメモリにダイアゴナルワイズに書き込む動作をさらに含むことができる。この際、仮想ＦＥＣブロックが、メモリ内で、書き込まれるＦＥＣブロックの前に位置することができる。ここで、ダイアゴナルワイズ書き込みは対角書き込みに相当することができる。

本発明のさらに他の実施例による放送信号を受信する方法において、書き込まれたＴＩブロックを読み取る動作は、書き込まれたＦＥＣブロックのＭＵ（ＭｅｍｏｒｙＵｎｉｔｓ）を列方向に読み取る動作を含むことができる。読み取り動作中に仮想のＦＥＣブロックに含まれる仮想のＭＵは読み取らずにスキップすることができる。

本発明のさらに他の実施例による放送信号を受信する方法は、ＭＩＭＯデコーダーが複数のＰＬＰ内のデータをＭＩＭＯデコードする段階をさらに含むことができる。ＭＩＭＯデコーダーは、実施例によって、パーシング及びデインターリービングブロックとＢＩＣＭデコーダーの間に位置することができる。

前述した段階は、実施例によって、省略するか、類似／同一の動作を行う他の段階に取り替えることができる。

図６７は本発明の一実施例による放送信号を伝送する装置を示す図である。

本発明の一実施例による放送信号を伝送する装置は、前述した入力フォーマッティングブロック、エンコーダー、フレーミング及びインターリービングブロック及び／又はウェーブフォーム生成ブロックを含むことができる。時間インターリーバーは、セルインターリーバー、ブロックインターリーバー及び／又はコンボリューショナルインターリーバーをさらに含むことができる。エンコーダーは、ＦＥＣエンコーダー、ビットインターリーバー及び／又は星霜マッパーをさらに含むことができる。それぞれのブロック及びモジュールは前述したようである。

本発明の一実施例による放送信号を伝送する装置及びその内部モジュール／ブロックは、前述した本発明の放送信号を伝送する方法の実施例を遂行することができる。

本発明の一実施例による放送信号を受信する装置を説明する。本発明の一実施例による放送信号を受信する装置は示されていない。

本発明の一実施例による放送コンテンツを受信する装置は、前述したウェーブフォームブロック、フレームパーサー、時間デインターリーバー、デコーダー及び／又は出力プロセッシングブロックを含むことができる。時間デインターリーバーは、コンボリューショナルデインターリーバー、ブロックデインターリーバー及び／又はセルデインターリーバーを含むことができる。デコーダーは、星霜デマッパー、ビットデインターリーバー及び／又はＦＥＣデコーダーをさらに含むことができる。それぞれのブロック及びモジュールは前述したようである。

本発明の一実施例による放送信号を受信する装置及びその内部モジュール／ブロックは、前述した本発明の放送信号を受信する方法の実施例を遂行することができる。

前述した放送信号を伝送する装置及び放送信号を受信する装置内部のブロック／モジュールなどはメモリに記憶された連続した遂行過程を行うプロセッサであることができ、実施例によって、装置の内／外部に位置するハードウェアエルレメントであり得る。

前述したモジュールは、実施例によって、省略するか、類似／同一の動作を行う他のモジュールに取り替えることができる。

モジュール又はユニットはメモリ（又は格納ユニット）に記憶された連続した遂行過程を行うプロセッサであり得る。前述した実施例に記述された各段階はハードウェア／プロセッサによって遂行されることができる。前述した実施例に記述された各モジュール／ブロック／ユニットはハードウェア／プロセッサとして動作することができる。また、本発明が提示する方法はコードとして実行されることができる。このコードはプロセッサが読める記録媒体に書き込まれることができ、よって装置（ａｐｐａｒａｔｕｓ）が提供するプロセッサによって読み取られることができる。

説明の便宜のために、各図を分けて説明したが、各図に記述されている実施例を併合して新しい実施例を具現するように設計することも可能である。そして、通常の技術者の必要によって、以前に説明した実施例を実行するためのプログラムが記録されているコンピュータで読める記録媒体を設計することも本発明の権利範囲に属する。

本発明による装置及び方法は前述したような実施例の構成及び方法が限定されるように適用されるものではなく、前述した実施例は多様な変形が可能であるように各実施例の全部又は一部を選択的に組合せて構成することもできる。

一方、本発明が提案する方法をネットワークデバイスに備えられた、プロセッサが読める記録媒体に、プロセッサが読めるコードとして具現することが可能である。プロセッサが読める記録媒体はプロセッサによって読められるデータが記録されるすべての種類の記録装置を含む。プロセッサが読める記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピーディスク、光データ記憶装置などがあり、インターネットを介した伝送などのキャリアウェイブの形態に具現されることも含む。また、プロセッサが読める記録媒体はネットワークに連結されたコンピュータシステムに分散されて、分散方式でプロセッサの読めるコードが記録されて実行されることができる。

また、以上では本発明の好適な実施例について示して説明したが、本発明は前述した特定の実施例に限定されなく、請求範囲で請求する本発明の要旨を逸脱しない範疇内で本発明が属する技術分野で通常の知識を有する者によって多様な変形実施が可能であるのはもちろんのこと、このような変形実施は本発明の技術的思想や見込みから個別的に理解されてはいけないであろう。

そして、この明細書では物の発明と方法の発明の両者が説明されており、必要によっては両発明の説明が補充的に適用できる。

本発明の思想や範囲を逸脱せずに本発明の多様な変更及び変形が可能であることが当業者に理解可能であろう。よって、本発明は添付の請求項及びその同等な範囲内で提供される本発明の変更及び変形を含むものに意図される。

本明細書で装置及び方法の発明が共に言及され、装置及び方法の発明の説明は互いに補って適用できる。

多様な実施例が本発明を実施するための最善の形態で説明された。

本発明は一連の放送信号提供分野に利用される。

本発明の思想や範囲を逸脱しない範疇内で本発明の多様な変更及び変形が可能であるのは当業者に明らかである。よって、本発明は添付の請求項及びその同等な範囲内で提供される本発明の変更及び変形を含むものに意図される。

Claims

放送信号を受信する方法であって、
ウェーブフォームブロックが少なくとも一つの信号フレームを有する放送信号を受信し、前記少なくとも一つの信号フレーム内のデータを復調するステップと、
パーシング−デインターリービングブロックが前記少なくとも一つの信号フレームの復調されたデータを複数のＰＬＰを出力するために処理するステップと、
デコーダーが前記複数のＰＬＰ内のデータをデコードするステップと、
出力プロセッシングブロックが、出力ストリームを出力するために、前記複数のＰＬＰ内のデコードされたデータを出力処理するステップと、を含む、放送信号受信方法。
前記復調されたデータを処理するステップは、
周波数デインターリーバーが前記少なくとも一つの信号フレームの前記復調されたデータを周波数デインターリーブするステップと、
フレームパーサーが前記複数のＰＬＰを前記少なくとも一つの信号フレームからフレームパーシングするステップと、
タイムデインターリーバーが前記複数のＰＬＰ内のデータをタイムデインターリーブするステップと、をさらに含む、請求項１に記載の放送信号受信方法。
放送信号を受信する装置であって、
少なくとも一つの信号フレームを有する放送信号を受信し、前記少なくとも一つの信号フレーム内のデータを復調するウェーブフォームブロックと、
前記少なくとも一つの信号フレームの復調されたデータを複数のＰＬＰを出力するために処理するパーシング−デインターリービングブロックと、
前記複数のＰＬＰ内のデータをデコードするデコーダーと、
出力ストリームを出力するために、前記複数のＰＬＰ内のデコードされたデータを出力処理する出力プロセッシングブロックと、を含む、放送信号受信装置。
前記パーシング−デインターリービングブロックは、
前記少なくとも一つの信号フレームの復調されたデータを周波数デインターリーブする周波数デインターリーバーと、
前記複数のＰＬＰを前記少なくとも一つの信号フレームでフレームパーシングするフレームパーサーと、
前記複数のＰＬＰ内のデータをタイムデインターリーブするタイムデインターリーバーと、をさらに含む、請求項３に記載の放送信号受信装置。