JP2017219960A - 演算処理装置 - Google Patents
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Abstract
Description
(ニューラルネットワーク)
図1には、詳しくは後述する演算処理装置10,20,30,40に適用されるニューラルネットワーク、この場合、畳み込みニューラルネットワークの構成例を概念的に示している。畳み込みニューラルネットワークNは、入力データである画像データD1から所定の形状やパターンを認識する画像認識技術に応用されるものであり、中間層Naと全結合層Nbとを有する。中間層Naは、複数の特徴量抽出処理層Na1,Na2・・・が階層的に接続された構成である。各特徴量抽出処理層Na1,Na2・・・は、それぞれ畳み込み層Cおよびプーリング層Pを備える。
図5に例示する演算処理装置10は、複数、この場合、8つの演算ブロック11A〜11H、複数、この場合、8つの入力用メモリ12A〜12H、および、1つの出力用メモリ13を備える。入力用メモリ12A〜12Hは、データ入力部の一例である。演算処理装置10は、1つの演算ブロック11A〜11Hに対し1つの入力用メモリ12A〜12Hを備えている。そして、演算処理装置10は、1つの演算ブロック11A〜11Hおよび1つの入力用メモリ12A〜12Hからなる組を、下流側から上流側に向けて列状に配列した構成となっている。なお、説明の便宜上、図の下側を下流側、図の上側を上流側と定義する。よって、最も下位側の演算ブロックおよび入力用メモリは演算ブロック11Aおよび入力用メモリ12Aであり、最も上位側の演算ブロックおよび入力用メモリは演算ブロック11Hおよび入力用メモリ12Hである。
図8に例示する演算処理装置20は、1つの入力用メモリが複数の演算ブロックに対し、同じ演算対称データを入力するようにした構成である。即ち、演算処理装置20によれば、入力用メモリ12Aは、演算ブロック11A,11Eに演算対称データを入力し、入力用メモリ12Bは、演算ブロック11B,11Fに演算対称データを入力し、入力用メモリ12Cは、演算ブロック11C,11Gに演算対称データを入力し、入力用メモリ12Dは、演算ブロック11D,11Hに演算対称データを入力する。なお、この場合、入力用メモリ12E〜12Hは、何れも演算対称データを格納しておらず、何れの演算ブロック11A〜11Hにも演算対称データを入力しない。
図11に例示する演算処理装置40は、演算処理装置10にさらに一時メモリ41を備えた構成である。一時メモリ41は、一時的格納部の一例であり、最も上位側の演算ブロック11Hの比較部17Hが出力する演算結果データ、つまり、最大値の演算結果データを一時的に格納する。8つの演算ブロック11A〜11Hに対して、例えば16個の演算対称データを演算する必要がある場合、1回の演算サイクルにより全ての演算対称データに対し演算処理を実行することはできない。
なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば、上述した複数の実施形態を適宜組み合わせて実施してもよい。
Claims (3)
- 複数の処理層が階層的に接続されたニューラルネットワークによる演算を実行する演算処理装置(10,20,30,40)であって、
下位側から上位側に向かって列状に配列される複数の演算ブロック(11A〜11L)と、
前記演算ブロックにそれぞれ設けられ、前記演算を実行する複数の演算部(16A〜16L)と、
上位側の前記演算ブロックの前記演算部による演算結果データの値、および、下位側の前記演算ブロックの前記演算部による演算結果データの値を比較し、値の大きい演算結果データを出力する比較部(17H,17L)と、
を備える演算処理装置。 - 前記演算ブロックに演算対称データを入力する複数のデータ入力部(12A〜12D)をさらに備え、
前記データ入力部は、複数の前記演算ブロックに前記演算対称データを入力する請求項1に記載の演算処理装置。 - 最も上位側の前記演算ブロックの前記比較部が出力する演算結果データを一時的に格納する一時的格納部(41)をさらに備える請求項1または2に記載の演算処理装置。
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