JP2017216356A - Method for manufacturing soi wafer - Google Patents
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Abstract
Description
本発明は、SOIウェーハの製造方法に関する。 The present invention relates to a method for manufacturing an SOI wafer.
SOIウェーハ(Silicon on Insulator)は、支持基板上に、酸化シリコン(SiO2)等の絶縁膜、およびデバイス活性層として使用される単結晶シリコン層が順次形成された構造を有する。SOIウェーハの代表的な製造方法の一つに、貼合せ法がある。この貼合せ法は、支持基板および活性層用基板の少なくとも一方の表面に酸化膜(BOX(Buried Oxide)層)を形成し、次いで、酸化膜を介してこれらの基板を重ね合わせた後、1200℃程度の高温にて接合熱処理を施し、活性層用基板を研削研磨することにより、所望の厚みのSOIウェーハを製造する方法である。その中でも、活性層をシリコンエピタキシャル層とする技術がある。この場合、活性層がシリコンエピタキシャル層からなるため、活性層の結晶品質の向上を図ることができる。また、この場合における貼合せ法は、支持基板の表面およびバルクシリコン基板に形成されたシリコンエピタキシャル層の表面の少なくとも一方に酸化膜を形成し、次いで、酸化膜を介してこれらの基板を重ね合わせた後、1200℃程度の高温にて接合熱処理を施し、バルクシリコン基板を研削研磨することにより除去し、所望の厚みのシリコンエピタキシャル層を活性層として有するSOIウェーハを製造する方法である。 An SOI wafer (Silicon on Insulator) has a structure in which an insulating film such as silicon oxide (SiO 2 ) and a single crystal silicon layer used as a device active layer are sequentially formed on a support substrate. One of typical manufacturing methods of SOI wafers is a bonding method. In this bonding method, an oxide film (BOX (Buried Oxide) layer) is formed on at least one surface of a support substrate and an active layer substrate, and then these substrates are overlapped with each other through the oxide film. In this method, an SOI wafer having a desired thickness is manufactured by performing a bonding heat treatment at a high temperature of about 0 ° C. and grinding and polishing an active layer substrate. Among them, there is a technique in which the active layer is a silicon epitaxial layer. In this case, since the active layer is made of a silicon epitaxial layer, the crystal quality of the active layer can be improved. In this case, the bonding method forms an oxide film on at least one of the surface of the support substrate and the surface of the silicon epitaxial layer formed on the bulk silicon substrate, and then superimposes these substrates through the oxide film. Thereafter, a bonding heat treatment is performed at a high temperature of about 1200 ° C., and the bulk silicon substrate is removed by grinding and polishing to produce an SOI wafer having a silicon epitaxial layer having a desired thickness as an active layer.
特許文献1には、以下のSOIウェーハの製造方法が記載されている。まず、所定のドーパント濃度をもつシリコンウェーハ上に、p型ドーパントを注入して、前記シリコンウェーハのドーパント濃度よりも高いドーパント濃度をもつ高濃度p型シリコン層を形成する。その後、その表面に、前記高濃度p型シリコン層のドーパント濃度よりも低いドーパント濃度をもち、最終的に活性層となる低濃度シリコン層をエピタキシャル成長により形成する。一方、シリコンウェーハの周囲を熱酸化法によりシリコン酸化膜で覆うことにより支持ウェーハを形成する。その後、所定のドーパント濃度をもつシリコンウェーハと支持ウェーハとの間に高濃度p型シリコン層、低濃度シリコン層、およびシリコン酸化膜が位置するように、両ウェーハを重ね合せて、接合熱処理を施すことにより両ウェーハを貼り合わせる。つぎに、KOH液等を用いてシリコンの選択エッチングを行い、高濃度p型シリコン層が露出したところでエッチングをストップさせる。さらに、1−3−8エッチング液を用いて高濃度p型シリコン層をエッチングして薄膜化し、所望の厚みのシリコンエピタキシャル層を活性層として有する貼り合せSOIウェーハを得る。
特許文献2には、以下のSOIウェーハの製造方法が記載されている。まず、2枚の単結晶シリコンウェーハのうち、少なくとも一方の表面に酸化膜を形成するとともに、一方の単結晶シリコンウェーハの上面から水素イオンまたは希ガスイオンを注入して、単結晶シリコンウェーハ中にイオン注入層を形成する。次に、2枚の単結晶シリコンウェーハの間に、上記イオンを注入した面および酸化膜が位置するように、2枚の単結晶シリコンウェーハを重ね合せて密着させる。次に、密着したウェーハに熱処理を施し、イオン注入層を劈開面として、上記イオンを注入した面とは反対側の面を主表面として有する単結晶シリコンウェーハの一部を分離して薄膜SOI層を有するSOIウェーハを得る。その後、薄膜SOI層の上にエピタキシャル層を成長させて、膜厚が数μm〜数十μmの厚膜SOI層を有するSOIウェーハを得る。 Patent Document 2 describes the following SOI wafer manufacturing method. First, an oxide film is formed on at least one surface of two single crystal silicon wafers, and hydrogen ions or rare gas ions are implanted into the single crystal silicon wafer from the upper surface of one single crystal silicon wafer. An ion implantation layer is formed. Next, the two single crystal silicon wafers are overlapped and adhered so that the surface into which the ions are implanted and the oxide film are positioned between the two single crystal silicon wafers. Next, a heat treatment is performed on the adhered wafer, and a portion of the single crystal silicon wafer having the main surface of the surface opposite to the surface where ions are implanted is separated by using the ion-implanted layer as a cleavage plane, and a thin film SOI layer An SOI wafer having Thereafter, an epitaxial layer is grown on the thin film SOI layer to obtain an SOI wafer having a thick film SOI layer with a film thickness of several μm to several tens of μm.
しかしながら、本発明者の検討によれば、特許文献1に記載のSOIウェーハの製造方法では、高いドーパント濃度をもつ高濃度p型シリコン層をイオン注入により形成した後に、この高濃度p型シリコン層の上に活性層となるシリコンエピタキシャル層が形成される。この形成過程において、高濃度p型シリコン層中のドーパントが活性層に拡散し、活性層における抵抗率の分布が悪化することがわかった。
However, according to the study of the present inventor, in the method for manufacturing an SOI wafer described in
また、特許文献2に記載のSOIウェーハの製造方法では、劈開面として機能するイオン注入層を単結晶シリコンウェーハ中に形成する際に、注入したイオンが、後に一部が活性層となる単結晶シリコンウェーハを透過する。従って、イオン注入層を劈開面として単結晶シリコンウェーハの一部を剥離することによって得られる薄膜SOI層は、注入したイオンが透過したことに起因するダメージを受けている。そして、このようにダメージを受けた薄膜SOI層の上にエピタキシャル層を形成すると、エピタキシャル層には結晶欠陥が生じることがわかった。 In addition, in the method for manufacturing an SOI wafer described in Patent Document 2, when an ion implantation layer functioning as a cleavage plane is formed in a single crystal silicon wafer, the implanted ions are single crystals that later become part of the active layer. It penetrates the silicon wafer. Therefore, the thin-film SOI layer obtained by peeling a part of the single crystal silicon wafer with the ion-implanted layer as a cleavage plane is damaged due to the permeation of the implanted ions. It was found that when an epitaxial layer was formed on the thin film SOI layer damaged in this way, crystal defects were generated in the epitaxial layer.
そこで本発明は、上記課題に鑑み、活性層となるシリコンエピタキシャル層における深さ方向の抵抗変動および結晶欠陥が少ないSOIウェーハを得ることが可能な、SOIウェーハの製造方法を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide an SOI wafer manufacturing method capable of obtaining an SOI wafer with less resistance variation in the depth direction and less crystal defects in a silicon epitaxial layer serving as an active layer. To do.
本発明者は、上記課題を解決すべく鋭意検討したところ、シリコン単結晶からなる第1基板の表面から軽元素イオンを注入することによって第1基板の表層部に高抵抗な固溶層を形成し、この高抵抗な固溶層を、SOIウェーハを薄膜化する際の抵抗変動層として活用することにより、抵抗変動および結晶欠陥が少ない所望厚みの活性層を有するSOIウェーハを得ることができるとの認識に至り、本発明を完成した。 The present inventor has intensively studied to solve the above problems, and forms a high-resistance solid solution layer on the surface layer portion of the first substrate by implanting light element ions from the surface of the first substrate made of silicon single crystal. By utilizing this high resistance solid solution layer as a resistance variable layer when thinning the SOI wafer, an SOI wafer having an active layer with a desired thickness with less resistance fluctuation and crystal defects can be obtained. As a result, the present invention was completed.
上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
(1)シリコン単結晶からなる第1基板の主表面から軽元素イオンを注入して、前記第1基板の表層部に前記軽元素イオンが固溶した固溶層を形成する第1工程と、
前記第1基板の前記主表面上にシリコンエピタキシャル層を形成する第2工程と、
前記第1基板上に形成された前記シリコンエピタキシャル層、およびシリコン単結晶からなる第2基板の少なくとも一方の表面に酸化膜を形成する第3工程と、
前記第1基板と前記第2基板との間に前記固溶層、前記シリコンエピタキシャル層、および前記酸化膜が位置するように、前記第1基板と前記第2基板とを重ね合わせて、重ね合せ基板を形成する第4工程と、
前記重ね合せ基板に接合熱処理を施し、前記重ね合せ基板を構成する第1基板と第2基板とを貼り合わせて、貼合せ基板を形成する第5工程と、
前記第5工程後、前記固溶層を抵抗変動層として検出しつつ、前記貼合せ基板を前記第1基板側から薄膜化して、所望厚みの活性層を有するSOIウェーハを得る第6工程と、
を有することを特徴とするSOIウェーハの製造方法。
The gist configuration of the present invention completed based on the above findings is as follows.
(1) a first step of injecting light element ions from a main surface of a first substrate made of silicon single crystal to form a solid solution layer in which the light element ions are dissolved in a surface layer portion of the first substrate;
A second step of forming a silicon epitaxial layer on the main surface of the first substrate;
A third step of forming an oxide film on at least one surface of the silicon epitaxial layer formed on the first substrate and a second substrate made of silicon single crystal;
The first substrate and the second substrate are overlapped and overlapped so that the solid solution layer, the silicon epitaxial layer, and the oxide film are located between the first substrate and the second substrate. A fourth step of forming a substrate;
A fifth step of forming a bonded substrate by performing a bonding heat treatment on the superimposed substrate, bonding the first substrate and the second substrate constituting the superimposed substrate;
After the fifth step, while detecting the solid solution layer as a variable resistance layer, a sixth step of obtaining an SOI wafer having an active layer having a desired thickness by thinning the bonded substrate from the first substrate side;
A method for producing an SOI wafer, comprising:
(2)前記軽元素イオンが、HおよびHeから選択される少なくとも一種である、上記(1)に記載のSOIウェーハの製造方法。 (2) The method for producing an SOI wafer according to (1), wherein the light element ions are at least one selected from H and He.
(3)前記軽元素イオンのドーズ量が1×1016atoms/cm2以上3×1016atoms/cm2以下である、上記(1)または(2)に記載のSOIウェーハの製造方法。 (3) The method for producing an SOI wafer according to the above (1) or (2), wherein the dose amount of the light element ions is 1 × 10 16 atoms / cm 2 or more and 3 × 10 16 atoms / cm 2 or less.
(4)前記第3工程では、前記第1基板を加熱しつつ、前記第1基板上に形成された前記シリコンエピタキシャル層の表面に、及び/又は、前記第2基板を加熱しつつ、前記第2基板の表面に、イオン化したケイ素および酸素を加速、照射することで、前記酸化膜を堆積させる、上記(1)〜(3)のいずれか一つに記載のSOIウェーハの製造方法。 (4) In the third step, the first substrate is heated, the surface of the silicon epitaxial layer formed on the first substrate and / or the second substrate is heated, and the first substrate is heated. The method for producing an SOI wafer according to any one of (1) to (3), wherein the oxide film is deposited by accelerating and irradiating ionized silicon and oxygen on the surfaces of the two substrates.
なお、以下、上記(4)に記載の酸化膜形成方法を「イオン化堆積法」と称する。 Hereinafter, the oxide film forming method described in (4) above is referred to as an “ionization deposition method”.
(5)前記第3工程で、前記第1基板および前記第2基板の少なくとも一方の基板の温度を500℃〜900℃とする、上記(4)に記載のSOIウェーハの製造方法。 (5) The method for manufacturing an SOI wafer according to (4), wherein in the third step, the temperature of at least one of the first substrate and the second substrate is set to 500 ° C. to 900 ° C.
(6)前記第3工程で、前記第1基板の前記シリコンエピタキシャル層上にのみ前記酸化膜を形成する、上記(1)〜(5)のいずれか一つに記載のSOIウェーハの製造方法。 (6) The method for manufacturing an SOI wafer according to any one of (1) to (5), wherein, in the third step, the oxide film is formed only on the silicon epitaxial layer of the first substrate.
(7)前記第3工程で、前記第2基板上にのみ前記酸化膜を形成する、上記(1)〜(5)のいずれか一つに記載のSOIウェーハの製造方法。 (7) The method for manufacturing an SOI wafer according to any one of (1) to (5), wherein the oxide film is formed only on the second substrate in the third step.
(8)前記第3工程で、前記第1基板上に形成された前記シリコンエピタキシャル層および前記第2基板の両方に前記酸化膜を形成する、上記(1)〜(5)のいずれか一つに記載のSOIウェーハの製造方法。 (8) In any one of the above (1) to (5), in the third step, the oxide film is formed on both the silicon epitaxial layer and the second substrate formed on the first substrate. 2. A method for producing an SOI wafer according to 1.
(9)前記第6工程で、前記貼合せ基板を薄膜化する過程において、前記貼合せ面での接合を強化する追加の熱処理を行うことを特徴とする、上記(1)〜(8)のいずれか一つに記載のSOIウェーハの製造方法。 (9) In the process of reducing the thickness of the bonded substrate in the sixth step, an additional heat treatment for strengthening the bonding on the bonded surface is performed. The manufacturing method of the SOI wafer as described in any one.
本発明のSOIウェーハ製造方法によれば、活性層となるシリコンエピタキシャル層における深さ方向の抵抗変動および結晶欠陥が少ないSOIウェーハを得ることができる。 According to the SOI wafer manufacturing method of the present invention, it is possible to obtain an SOI wafer with little resistance variation in the depth direction and crystal defects in the silicon epitaxial layer serving as the active layer.
(第1の実施形態)
図1を参照して、本発明の第1の実施形態を説明する。本実施形態では、まず、シリコン単結晶からなる第1基板10の主表面から軽元素イオンを注入して、第1基板10の表層部に軽元素イオンが固溶した固溶層12を形成する。その後、第1基板10の前記主表面上にシリコンエピタキシャル層14を形成する。その後、第1基板10上に形成されたシリコンエピタキシャル層14の表面にイオン化堆積法により酸化膜16を形成する。その後、第1基板10とシリコン単結晶からなる第2基板20との間に固溶層12、シリコンエピタキシャル層14、および酸化膜16が位置するように、第1基板10と第2基板20とを重ね合わせて、重ね合せ基板28を形成する。その後、重ね合せ基板28に接合熱処理を施し、重ね合せ基板28を構成する第1基板10と第2基板20とを貼り合わせて、貼合せ基板30を形成する。その後、固溶層12を抵抗変動層として検出しつつ、貼合せ基板30を第1基板10側から薄膜化して、所望厚みの活性層22を有するSOIウェーハ100を得る。
(First embodiment)
A first embodiment of the present invention will be described with reference to FIG. In the present embodiment, first, light element ions are implanted from the main surface of the
このSOIウェーハ100は、第2基板20と、第2基板20上に位置する酸化膜16と、酸化膜16上に位置する活性層22とを有する。
The
(第2の実施形態)
図2を参照して、本発明の第2の実施形態を説明する。本実施形態では、まず、シリコン単結晶からなる第1基板10の主表面から軽元素イオンを注入して、第1基板10の表層部に軽元素イオンが固溶した固溶層12を形成する。その後、第1基板10の主表面上にシリコンエピタキシャル層14を形成する。また、シリコン単結晶からなる第2基板20の表面にイオン化堆積法により酸化膜18を形成する。その後、第1基板10と第2基板20との間に固溶層12、シリコンエピタキシャル層14、および酸化膜18が位置するように、第1基板10と第2基板20とを重ね合わせて、重ね合せ基板28を形成する。その後、重ね合せ基板28に接合熱処理を施し、重ね合せ基板28を構成する第1基板10と第2基板20とを貼り合わせて、貼合せ基板30を形成する。その後、固溶層12を抵抗変動層として検出しつつ、貼合せ基板30を第1基板10側から薄膜化して、所望厚みの活性層22を有するSOIウェーハ200を得る。
(Second Embodiment)
A second embodiment of the present invention will be described with reference to FIG. In the present embodiment, first, light element ions are implanted from the main surface of the
このSOIウェーハ200は、第2基板20と、第2基板20上に位置する酸化膜18と、酸化膜18上に位置する活性層22とを有する。
This
(第3の実施形態)
図3を参照して、本発明の第3の実施形態を説明する。本実施形態では、まず、シリコン単結晶からなる第1基板10の主表面から軽元素イオンを注入して、第1基板10の表層部に軽元素イオンが固溶した固溶層12を形成する。その後、第1基板10の前記主表面上にシリコンエピタキシャル層14を形成する。また、シリコン単結晶からなる第2基板20の表面に熱酸化法により酸化膜18を形成する。その後、第1基板10と第2基板20との間に固溶層12、シリコンエピタキシャル層14、および酸化膜18が位置するように、第1基板10と第2基板20とを重ね合わせて、重ね合せ基板28を形成する。その後、重ね合せ基板28に接合熱処理を施し、重ね合せ基板28を構成する第1基板10と第2基板20とを貼り合わせて、貼合せ基板30を形成する。その後、固溶層12を抵抗変動層として検出しつつ、貼合せ基板30を第1基板10側から薄膜化して、所望厚みの活性層22を有するSOIウェーハ300を得る。
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIG. In the present embodiment, first, light element ions are implanted from the main surface of the
このSOIウェーハ300は、第2基板20と、第2基板20上に位置する酸化膜18と、酸化膜18上に位置する活性層22とを有する。
The
(第1工程:イオン注入による固溶層の形成)
第1工程では、図1〜図3に示すように、シリコン単結晶からなる第1基板10の主表面から軽元素イオンを注入して、第1基板10の表層部に軽元素イオンが固溶した固溶層12を形成する。ここで、イオン化する元素は、軽元素であるHおよびHeから選択される少なくとも一種とすることが好ましい。これらの元素をイオン化して注入することにより第1基板中のドーパントが弾き飛ばされるため、固溶層12の抵抗率は、第1基板10中の他の結晶領域の抵抗率よりも高くなる。従って、後述する第6工程において固溶層12を抵抗変動層として活用することができる。また、これらの元素は非ドーパントであるため、ボロン等のドーパントを注入する場合に比べて、シリコンエピタキシャル層14の深さ方向の抵抗変動に与える影響が少ない。さらに、これらの元素は、ボロン等のドーパントに比べて拡散し易いために、シリコンエピタキシャル層14から外方拡散し易い。そのため、シリコンエピタキシャル層14中のこれらの元素の残存率は低く、結果として、シリコンエピタキシャル層14の深さ方向の抵抗変動が抑制される。さらに、HおよびHeは、ボロン等のドーパントやAr,Siに比べて原子半径が非常に小さいので、イオンを注入することによって生じる第1基板10中の結晶欠陥を低減させることができ、後に形成するシリコンエピタキシャル層14における結晶欠陥が抑制される。
(First step: formation of a solid solution layer by ion implantation)
In the first step, as shown in FIGS. 1 to 3, light element ions are implanted from the main surface of the
注入するイオンは、モノマーイオンでも分子イオンでもプラズマイオンであってもよい。固溶層12の抵抗変動層としての機能をより向上させるためには、同時に複数の元素を注入することができる、分子イオンまたはプラズマイオンとすることが好ましい。
The ions to be implanted may be monomer ions, molecular ions, or plasma ions. In order to further improve the function of the
また、注入するイオンのドーズ量は、1×1016atoms/cm2以上3×1016atoms/cm2以下とすることが好ましい。3×1016atoms/cm2以下とすることにより、シリコンエピタキシャル層14における結晶欠陥が抑制され、1×1016atoms/cm2以上とすることにより、固溶層12の抵抗変動層としての機能が向上する。
The dose amount of ions to be implanted is preferably 1 × 10 16 atoms / cm 2 or more and 3 × 10 16 atoms / cm 2 or less. By setting it to 3 × 10 16 atoms / cm 2 or less, crystal defects in the
イオン注入の際のその他の条件、例えば加速電圧、および分子イオンを照射する場合の分子サイズについては、固溶層の抵抗変動層としての機能を考慮しつつ、公知または一般的な条件を採用すればよい。また、モノマーイオンの発生装置、分子イオンの発生装置、またはプラズマイオンの発生装置についても、従来の装置を用いることができる。 For other conditions at the time of ion implantation, for example, acceleration voltage and molecular size when molecular ions are irradiated, known or general conditions should be adopted while considering the function of the solid solution layer as a variable resistance layer. That's fine. A conventional apparatus can also be used as a monomer ion generator, molecular ion generator, or plasma ion generator.
(第2工程:シリコンエピタキシャル層の形成)
第2工程では、図1〜図3に示すように、第1基板10の前記主表面上にシリコンエピタキシャル層14を形成する。シリコンエピタキシャル層14は、一般的な条件により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の範囲の温度でCVD法により第1基板10の固溶層12上にエピタキシャル成長させることができる。このシリコンエピタキシャル層14の厚さは、10nm以上30μm以下の範囲内とすることが好ましく、1μm以上10μm以下の範囲内とすることがより好ましい。
(Second step: formation of silicon epitaxial layer)
In the second step, as shown in FIGS. 1 to 3, a
本発明では、シリコンエピタキシャル層14を活性層22とするため、活性層の結晶品質を向上させることができる。
In the present invention, since the
(第3工程:酸化膜の形成)
第3工程では、図1に示すように、第1基板10上に形成されたシリコンエピタキシャル層14の表面に酸化膜16を形成する。または、図2及び図3に示すように、第2基板20の表面に酸化膜18を形成する。ここで、酸化膜16,18は、例えば、シリコンエピタキシャル層14を有する第1基板10および第2基板20の少なくとも一方の周囲を熱酸化することにより得られる。図3は、第2基板20を熱酸化することにより第2基板20の表面に酸化膜18を形成する例を示す。また、デバイス特性や生産性をさらに向上させる観点からは、イオン化堆積法により酸化膜を形成することが好ましい。図1は、第1基板10上に形成されたシリコンエピタキシャル層14の表面にイオン化堆積法により酸化膜16を形成する例を示し、図2は、第2基板20の表面にイオン化堆積法により酸化膜18を形成する例を示す。以下では、イオン化堆積法について説明する。
(Third step: formation of oxide film)
In the third step, as shown in FIG. 1, an
イオン化堆積法では、第1基板10を加熱しつつ、第1基板10上に形成されたシリコンエピタキシャル層14の表面に、及び/又は、第2基板20を加熱しつつ、第2基板20の表面に、イオン化したケイ素および酸素を加速、照射することにより、酸化膜16,18を堆積させる。この方法では、イオン化された元素の加速エネルギーと加熱された基板の熱的エネルギーとを合せることにより、エピタキシャル層または基板に酸化膜を堆積させるので、イオン化された元素の加速エネルギーのみで酸化膜を堆積させるプラズマ堆積法や、熱的エネルギーのみで酸化膜を堆積させるCVD法に比べて、緻密で膜質の良い酸化膜を形成することができる。
In the ionization deposition method, the surface of the
ここで、公知の熱酸化法によれば、例えば図3に示すように、第2基板20の酸化膜18との界面近傍に、正電荷にチャージした固定電荷層24が発生し、シリコンエピタキシャル層14と酸化膜18との界面近傍のシリコンエピタキシャル層14(活性層領域)の抵抗を変動させてしまう。一方、イオン化堆積法によればこの固定電荷層24が発生しない。そのため、イオン化堆積法によれば固定電荷層に起因する活性層22の深さ方向の抵抗変動が抑制されたより高品質のSOIウェーハを得ることができる。また、熱酸化法では、酸化膜の品質を高めるために基板温度を900℃よりも高温にする必要があるのに対して、イオン化堆積法では、基板温度を後述するように500℃以上900℃以下という低温にすることができる。そのため、図1のように第1基板10上に形成されたシリコンエピタキシャル層14上にのみイオン化堆積法によって酸化膜16を形成する場合においては、導電性制御用不純物(例えば、p型の場合はIII族、n型の場合はV族元素)が、第1基板10の表面から深さ100nm以上に外方拡散するのを抑制することができる。さらに、熱酸化法では5〜10μmの酸化膜を形成するのに1ヶ月以上要するのに対し、イオン化堆積法では、同様の厚さの酸化膜を形成するのに3時間程度しか要しないため、格段に成膜速度が速い。そのため、厚い酸化膜を形成する場合には、生産性の観点からイオン化堆積法を用いることが特に有効である。
Here, according to a known thermal oxidation method, for example, as shown in FIG. 3, a fixed
以下では、イオン化堆積法を実現する装置の一形態を、図4を参照して説明する。プラズマイオン照射装置40は、プラズマチャンバ41と、ガス導入口42と、真空ポンプ43と、パルス電圧印加装置44と、ウェーハ固定台45と、ヒーター46とを有する。
Below, one form of the apparatus which implement | achieves an ionization deposition method is demonstrated with reference to FIG. The plasma
まず、プラズマチャンバ41内のウェーハ固定台45に第1基板10および/または第2基板20を載置、固定する。次に、真空ポンプ43によりプラズマチャンバ41内を減圧し、ついで、ガス導入口42からプラズマチャンバ41内に原料ガスを導入する。続いて、ウェーハ固定台45をヒーター46により温めた後、パルス電圧印加装置44によりウェーハ固定台45(及び基板10,20)に負電圧をパルス状に印加する。これにより、ケイ素および酸素を含む原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンを基板10,20に向けて加速、照射することができる。照射されたケイ素イオンと酸素イオンが第1基板10上に形成されたシリコンエピタキシャル層14および/または第2基板20上で反応して、酸化膜が堆積する。
First, the
原料ガスは、ケイ素源としてモノシラン、ジクロロシラン、トリクロロシラン、トリメチルシラン、四塩化シリコン等の1種又は2種以上を用いることができ、酸素源として酸素を用いることができる。 As the source gas, one or more of monosilane, dichlorosilane, trichlorosilane, trimethylsilane, silicon tetrachloride and the like can be used as a silicon source, and oxygen can be used as an oxygen source.
プラズマチャンバ41内のチャンバー圧力は100Pa以下とする。100Paを超えると、プラズマが安定せずにプラズマ状態を維持できないためである。
The chamber pressure in the
ここで、基板10,20に印加するパルス電圧は、基板表面に対するケイ素と酸素の加速エネルギーが10eV以上1keV以下となるように設定する。これは、当該加速エネルギーが10eV未満の場合には、ケイ素と酸素の結合エネルギーが不十分となり、酸化膜が形成できなくなるおそれがあるからである。一方、当該加速エネルギーが1keVを超えると、ケイ素や酸素が基板表面から内部側へ注入され、酸化膜を形成できなくなるからである。
Here, the pulse voltage applied to the
パルス電圧の周波数は、基板10,20にイオンが照射される回数を決定する。パルス電圧の周波数は、10Hz以上50kHz以下とすることが好ましい。ここで、10Hz以上とすることにより、イオン照射ばらつきを吸収でき、イオン照射量が安定する。また、50kHz以下とすることにより、グロー放電によるプラズマ形成が安定する。
The frequency of the pulse voltage determines the number of times that the
パルス電圧のパルス幅は、基板10,20にイオンが照射される時間を決定する。パルス幅は、1μ秒以上10m秒以下とすることが好ましい。1μ秒以上とすることにより、安定してイオンを基板10,20に照射できる。また、10m秒以下とすることにより、グロー放電によるプラズマ形成が安定する。
The pulse width of the pulse voltage determines the time for which the
イオンの加速エネルギーは、主に印加電圧で制御する。また、補足制御として、ウェーハとパルス印加装置との間の抵抗(固定台の抵抗、固定台からパルス印加装置との間の抵抗)を調整したり、電圧を印加するタイミングを調整したりすることで、プラズマ領域とウェーハとの距離を調整する。 The acceleration energy of ions is mainly controlled by the applied voltage. Also, as supplementary control, adjust the resistance between the wafer and the pulse application device (resistance of the fixed base, resistance between the fixed base and the pulse application device), or adjust the timing of voltage application. Then, the distance between the plasma region and the wafer is adjusted.
ここで、イオン化堆積法では、第1基板10および第2基板20の少なくとも一方の基板の温度を500℃以上900℃以下とすることが好ましい。一般的に、CVD法により酸化膜を形成する場合、基板温度は100℃〜300℃程度の低温であるため、熱酸化法に比べて緻密な酸化膜が得られ難く、接合熱処理時に酸化膜質の劣化や膜剥れが生じやすいという問題がある。これに対して、イオン化堆積法では、基板温度を500℃以上とすることで、緻密で膜質の良い酸化膜を形成することができる。そのため、酸化膜の耐圧特性を向上させることができる。具体的には、判定電流を1×10−4A/cm2とした条件でのTZDB測定の結果を8MV/cm2以上とすることができる。また、基板温度を900℃以下とすることにより、第1基板10およびシリコンエピタキシャル層14中のドーパントが酸化膜16,18に拡散して、シリコンエピタキシャル層14と酸化膜16,18との界面近傍においてドーパント濃度が低下するのを抑制できる。
Here, in the ionization deposition method, it is preferable that the temperature of at least one of the
(第4工程:重ね合せ)
第4工程では、図1〜図3に示すように、第1基板10と第2基板20との間に固溶層12、シリコンエピタキシャル層14、および酸化膜16,18が位置するように、第1基板10と第2基板20とを重ね合わせて、重ね合せ基板28を形成する。
(4th step: superposition)
In the fourth step, as shown in FIGS. 1 to 3, the
(第5工程:接合熱処理による貼り合わせ)
第5工程では、図1〜図3に示すように、重ね合せ基板28に接合熱処理を施し、重ね合せ基板28を構成する第1基板10と第2基板20とを貼り合わせて、貼合せ基板30を形成する。接合熱処理を施すことにより、接合強度に優れたSOIウェーハを得ることができる。接合熱処理は、酸化性ガスまたは不活性ガス雰囲気中において、基板温度を400℃以上1200℃以下として、10分以上6時間以下の条件下で行うことが好ましい。基板温度を400℃以上とすることで、十分な接合強度が得られ、基板温度を1200℃以下とすることで、スリップの発生が抑制される。
(Fifth step: bonding by bonding heat treatment)
In the fifth step, as shown in FIG. 1 to FIG. 3, the bonded
後に活性層22となるシリコンエピタキシャル層14中のドーパントが酸化膜16,18側に拡散すると、後に活性層22となるシリコンエピタキシャル層14の深さ方向の抵抗変動が生じる。これを抑制する観点から、基板温度を900℃以下とすることがより好ましい。また、固溶層12を形成するために注入する軽元素イオンのドーズ量によっては、接合熱処理による熱拡散によって固溶層12に酸素ドナーが過剰に発生してしまい、抵抗変動が生じるおそれがある。従って、この酸素ドナーを消滅させる観点からは、基板温度を650℃以上とすることがより好ましい。
If the dopant in the
貼合せ強度を高める観点から、第5工程(接合熱処理による貼り合わせ)の前に、シリコンエピタキシャル層14または酸化膜16,18の表面を鏡面研磨することが好ましい。
From the viewpoint of increasing the bonding strength, the surface of the
(第6工程:貼合せ基板の薄膜化)
第6工程では、図1〜図3に示すように、第5工程後、固溶層12を抵抗変動層として検出しつつ、貼合せ基板30を第1基板10側から薄膜化して所望厚みの活性層22を有するSOIウェーハを得る。固溶層12では、軽元素イオンの注入によりドーパントが弾き飛ばされているため、固溶層12は、第1基板10中のその他の結晶領域に比べて高抵抗となっている。従って、貼合せ基板30を薄膜化する過程において、固溶層12を抵抗変動層として検出する、すなわち、貼合せ基板30の深さ方向の抵抗変動を捉えることにより、貼合せ基板30をどの程度薄膜化したのかを特定することができる。これにより所望厚みの活性層22を有するSOIウェーハを得ることができる。所望厚みとしては10nm以上30μm以下であれば特に限定されないが、1μm以上10μm以下とすることがより好ましい。以下では、本発明における薄膜化処理の方法の一例を説明する。
(Sixth step: Thinning the bonded substrate)
In the sixth step, as shown in FIG. 1 to FIG. 3, after the fifth step, the bonded
まず、砥石や研削定盤に貼合せ基板30を接触させて、固溶層12が露出する手前まで貼合せ基板30を構成する第1基板10を機械的に研削する。ここで、固溶層12が露出する手前で研削を止めることにより、シリコンエピタキシャル層14は研削によるダメージを受けない。次に、固溶層12を抵抗変動層として検出しつつ、少なくともシリコンエピタキシャル層14の表面が露出するまで、第1基板10および固溶層12を研磨する。この研磨には、例えば公知の抵抗モニターを搭載した化学機械研磨(CMP(chemical mechanical polishing))装置を用いることができる。この方法によれば、固溶層12における抵抗変動をモニターすることによって固溶層12の層厚の変化がわかるので、固溶層12をより正確に除去することができる。
First, the bonded
ここで、貼合せ基板30を薄膜化する過程において、貼合せ基板30の貼合せ面での接合を強化する追加の熱処理を行ってもよい。追加の熱処理は固溶層12を除去した後に行うことが好ましい。固溶層を除去することによりウェーハの層厚が薄くなるので、ウェーハの反りや、これに起因するスリップや転位の発生が抑制される。追加の熱処理は、酸素含有雰囲気中において、基板温度を1000℃以上1200℃以下として、1分以上2時間以下の条件下で行うことが好ましい。基板温度を1000℃以上とすることにより、貼合せ面において十分な接合強度を得ることができ、基板温度を1200℃以下とすることにより、基板周辺におけるスリップの発生を抑制することができる。
Here, in the process of thinning the bonded
追加の熱処理を施すことにより、シリコンエピタキシャル層14の表層部では熱処理炉内の不純物が拡散するおそれがある。そこで、不純物が拡散した領域を除去するために、シリコンエピタキシャル層14をさらに研磨してもよい。また、追加の熱処理を施すか否かにかかわらず、シリコンエピタキシャル層14の抵抗が、第1基板10および第2基板20の少なくとも一方の基板の抵抗よりも高いSOIウェーハを製造する場合は、第1基板10および第2基板20の少なくとも一方の基板からシリコンエピタキシャル層14にドーパントが拡散することにより、シリコンエピタキシャル層14には遷移領域が形成される。そこで、シリコンエピタキシャル層14をさらに研磨して、この遷移領域を除去してもよい。なお、上記の研磨工程では、公知または任意の研磨法を好適に用いることができ、具体的には鏡面研磨法が挙げられる。
By performing the additional heat treatment, impurities in the heat treatment furnace may diffuse in the surface layer portion of the
(第1基板)
第1基板10には、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハには、チョクラルスキー法(CZ法)や浮遊帯域溶融法(FZ法)により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、任意の不純物を添加して、n型またはp型としてもよい。さらに、第1基板10の固溶層12上にシリコンエピタキシャル層14を形成するため、バルクシリコン基板としては、低酸素(9×1017atoms/cm3以下)のシリコンウェーハを使用することが好ましい。エピタキシャル成長時の高温熱処理により、バルクシリコン基板中の酸素がエピタキシャル層に拡散するのを抑制できるからである。
(First substrate)
As the
(第2基板)
第2基板20には、第1基板10と同様に、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。また、低酸素(7×1017atoms/cm3以下)のシリコンウェーハ、かつ/または、高抵抗シリコンウェーハ(1000Ω・cm以上)を使用することが好ましい。
(Second board)
As the
なお、本発明の第4の実施形態として、イオン化堆積法による酸化膜の形成を、シリコンエピタキシャル層の表面と第2基板の表面の両方に行うことができる。ここで、熱酸化法では、5〜10μmの酸化膜を形成するのに一ヶ月以上要するのに対し、イオン化堆積法では、同様の厚さの酸化膜を形成するのに3時間程度しか要しないため、格段に成膜速度が速い。よって、厚い酸化膜を短時間で得るという観点からは、シリコンエピタキシャル層の表面と第2基板の表面との両方にイオン化堆積法により酸化膜を形成することが好ましい。 As a fourth embodiment of the present invention, an oxide film can be formed by ionization deposition on both the surface of the silicon epitaxial layer and the surface of the second substrate. Here, in the thermal oxidation method, it takes one month or more to form an oxide film of 5 to 10 μm, whereas in the ionization deposition method, it takes only about 3 hours to form an oxide film having the same thickness. Therefore, the film forming speed is remarkably fast. Therefore, from the viewpoint of obtaining a thick oxide film in a short time, it is preferable to form an oxide film on both the surface of the silicon epitaxial layer and the surface of the second substrate by ionization deposition.
また、上記の第1から第4の実施形態のいずれにおいても、第5工程における接合熱処理により第1基板10と第2基板20とを貼り合せているため、第1基板10と第2基板20との接合を強化するための追加の熱処理を行わなくても良い。
In any of the first to fourth embodiments, the
(実験1)
まず、実験1では、以下に説明する方法に従って、発明例1〜3及び比較例1,2のSOIウェーハを製造し、ウェーハの抵抗率を測定した。
(Experiment 1)
First, in
(発明例1〜3)
まず、第1基板としては、ドーパントであるリンの濃度が4.9×1015atoms/cm3である単結晶シリコンウェーハを用意した。第2基板としては、ドーパントであるリンの濃度が4.2×1012atoms/cm3である単結晶シリコンウェーハを用意した。
(Invention Examples 1-3)
First, as the first substrate, a single crystal silicon wafer having a dopant phosphorus concentration of 4.9 × 10 15 atoms / cm 3 was prepared. As the second substrate, a single crystal silicon wafer having a dopant phosphorus concentration of 4.2 × 10 12 atoms / cm 3 was prepared.
続いて、Hのモノマーイオンを、発明例1〜3においてそれぞれ加速電圧を17keV、ドーズ量を発明例1では8.0×1015atoms/cm2、発明例2では1.6×1016atoms/cm2、発明例3では2.4×1016atoms/cm2として、第1基板の主表面から注入し、第1基板の表層部に固溶層を形成した。 Subsequently, for the monomer ions of H, the acceleration voltage is 17 keV in Invention Examples 1 to 3, the dose is 8.0 × 10 15 atoms / cm 2 in Invention Example 1, and 1.6 × 10 16 atoms in Invention Example 2. / cm 2, as an invention example 3, 2.4 × 10 16 atoms / cm 2 , is injected from the main surface of the first substrate to form a solid solution layer in the surface layer portion of the first substrate.
続いて、第1基板を枚葉式エピタキシャル成長装置(アプライドマテリアルズ社製)内に搬送し、装置内で1120℃の温度で30秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして1150℃でCVD法により、第1基板の前記主表面上にシリコンエピタキシャル層(厚さ:6μm、ドーパント:リン、ドーパント濃度:8.9×1014atoms/cm3)をエピタキシャル成長させ、シリコンエピタキシャル層を形成した。 Subsequently, the first substrate is transferred into a single-wafer epitaxial growth apparatus (Applied Materials Co., Ltd.), subjected to a hydrogen baking treatment at a temperature of 1120 ° C. for 30 seconds, and then hydrogen is used as a carrier gas and trichlorosilane. As a source gas, a silicon epitaxial layer (thickness: 6 μm, dopant: phosphorus, dopant concentration: 8.9 × 10 14 atoms / cm 3 ) is epitaxially grown on the main surface of the first substrate by CVD at 1150 ° C. A silicon epitaxial layer was formed.
続いて、イオン化堆積法で、基板温度を500℃として、第2基板の表面に厚みが5μmの酸化膜を形成した。なお、プラズマ条件については、トリメチルシラン50sccm、酸素200sccm、チャンバー圧力10Pa、加速エネルギー150eV、周波数25kHz、パルス幅1.5×10−3秒とした。
Subsequently, an oxide film having a thickness of 5 μm was formed on the surface of the second substrate by ionization deposition at a substrate temperature of 500 ° C. The plasma conditions were as follows: trimethylsilane 50 sccm,
続いて、第1基板と第2基板との間に、固溶層、シリコンエピタキシャル層、および酸化膜が位置するように、第1基板と第2基板とを重ね合せた後に、接合熱処理によって第1基板と第2基板とを貼り合わせ、貼合せ基板を得た。接合熱処理の条件は、酸素雰囲気中で、基板温度を800℃として2時間とした。 Subsequently, after the first substrate and the second substrate are overlaid so that the solid solution layer, the silicon epitaxial layer, and the oxide film are located between the first substrate and the second substrate, the first substrate and the second substrate are bonded together by a bonding heat treatment. The 1st board | substrate and the 2nd board | substrate were bonded together, and the bonded substrate was obtained. The bonding heat treatment was performed in an oxygen atmosphere at a substrate temperature of 800 ° C. for 2 hours.
続いて、貼合せ基板を第1基板側から、固溶層の表面が露出する手前まで貼合せ基板を研削し、その後、抵抗モニターを搭載した化学機械研磨装置を用いて固溶層を抵抗変動層として検出しつつ、貼合せ基板を構成する第1基板を研磨して、固溶層を除去した。 Subsequently, the bonded substrate is ground from the first substrate side until the surface of the solid solution layer is exposed, and then the resistance of the solid solution layer is changed using a chemical mechanical polishing apparatus equipped with a resistance monitor. While detecting as a layer, the 1st board | substrate which comprises a bonded substrate was grind | polished, and the solid solution layer was removed.
続いて、追加の熱処理によって上記貼合せ面での接合を強化した。追加の熱処理条件は、酸素雰囲気中で、基板温度を1100℃として1時間とした。 Subsequently, the bonding at the bonding surface was strengthened by additional heat treatment. The additional heat treatment was performed in an oxygen atmosphere at a substrate temperature of 1100 ° C. for 1 hour.
続いて、シリコンエピタキシャル層に研磨処理を施して、シリコンエピタキシャル層を薄膜化し、厚さ6μmのシリコンエピタキシャル層からなる活性層を有するSOIウェーハを得た。 Subsequently, the silicon epitaxial layer was polished to thin the silicon epitaxial layer to obtain an SOI wafer having an active layer made of a silicon epitaxial layer having a thickness of 6 μm.
(比較例1,2)
比較例1では、第1工程において注入するイオンをボロンとし、ドーズ量を1.0×1014atoms/cm2、注入エネルギーを60keVとした以外は、発明例1〜3と同様の製造方法でSOIウェーハを得た。また、比較例2では、第1工程において注入するイオンをリンとし、ドーズ量を1.0×1014atoms/cm2、注入エネルギーを60keVとした以外は、発明例1〜3と同様の製造方法でSOIウェーハを得た。
(Comparative Examples 1 and 2)
In Comparative Example 1, the manufacturing method is the same as that of Invention Examples 1 to 3 except that the ions implanted in the first step are boron, the dose is 1.0 × 10 14 atoms / cm 2 , and the implantation energy is 60 keV. An SOI wafer was obtained. Further, in Comparative Example 2, the same production as in Invention Examples 1 to 3 except that the ion to be implanted in the first step is phosphorus, the dose is 1.0 × 10 14 atoms / cm 2 , and the implantation energy is 60 keV. An SOI wafer was obtained by this method.
(評価方法および評価結果の説明)
第1基板の前記主表面上にシリコンエピタキシャル層を形成した状態において、比較例1,2および発明例1〜3によるウェーハの抵抗率を広がり抵抗法(Spread Resistance Profiling:SR法)により測定した。図5(A)〜(C)に、発明例1〜3の測定結果を示す。また、図6(A),(B)に比較例1,2の結果を示す。まず、ボロンを注入した比較例1では、図6(A)に示すように、深さ2μmおよび10μm近傍でpn接合が形成され、抵抗率が急峻に変動した。また、リンを注入した比較例2では、図6(B)に示すように、リンを注入した領域近傍、すなわちシリコンエピタキシャル層と第1基板との間(深さ5μm〜8μm)の抵抗率が低抵抗側へシフトした。これは、この領域においてドーパントであるリンが高濃度で存在することを示している。このドーパントは、熱により拡散し、深さ0μm〜6μmの領域に存在するシリコンエピタキシャル層において抵抗変動を生じさせる。従って、比較例1,2では、後に活性層となるシリコンエピタキシャル層における抵抗変動を抑制することができていないことがわかる。これに対して、本発明例1〜3は、図5(A)〜(C)に示すように、注入するHのモノマーイオンのドーズ量を増加させるにつれて、深さ6μm〜9μmに位置する固溶層における抵抗率が増加したが、後に活性層となるシリコンエピタキシャル層の抵抗率は、注入するHのモノマーイオンの濃度に依らず深さ方向でほぼ一定であった。すなわち、本発明では、この高抵抗な固溶層を抵抗変動層として検出することができ、また、活性層における深さ方向の抵抗変動を抑制することができることがわかる。
(Explanation of evaluation method and evaluation results)
In the state where the silicon epitaxial layer was formed on the main surface of the first substrate, the resistivity of the wafers according to Comparative Examples 1 and 2 and Invention Examples 1 to 3 was measured by the spreading resistance method (Spread Resistance Profiling: SR method). 5A to 5C show measurement results of Invention Examples 1 to 3. FIG. 6A and 6B show the results of Comparative Examples 1 and 2. FIG. First, in Comparative Example 1 in which boron was implanted, as shown in FIG. 6A, pn junctions were formed in the vicinity of depths of 2 μm and 10 μm, and the resistivity fluctuated sharply. Further, in Comparative Example 2 in which phosphorus is implanted, as shown in FIG. 6B, the resistivity in the vicinity of the region in which phosphorus is implanted, that is, between the silicon epitaxial layer and the first substrate (
(実験2)
次に、実験2では、以下に説明する方法に従って、比較例3,4のSOIウェーハの製造を試み、発明例1〜3及び比較例3,4について、SOIウェーハ中の結晶欠陥を測定した。
(Experiment 2)
Next, in Experiment 2, an attempt was made to manufacture SOI wafers of Comparative Examples 3 and 4 according to the method described below, and crystal defects in the SOI wafer were measured for Invention Examples 1 to 3 and Comparative Examples 3 and 4.
(比較例3,4)
比較例3では、第1工程において注入するHのモノマーイオンのドーズ量を5.0×1016atoms/cm2とした以外は、発明例1〜3と同様の製造方法でSOIウェーハの製造を試みた。また、比較例4では、第1工程において注入するHのモノマーイオンのドーズ量を1.0×1017atoms/cm2とした以外は、発明例1〜3と同様の製造方法でSOIウェーハの製造を試みた。なお、比較例3及び比較例4のいずれにおいても、後述するようにシリコンエピタキシャル層を形成することができなかった。
(Comparative Examples 3 and 4)
In Comparative Example 3, the SOI wafer was manufactured by the same manufacturing method as that of Invention Examples 1 to 3 except that the dose amount of H monomer ions implanted in the first step was set to 5.0 × 10 16 atoms / cm 2. Tried. In Comparative Example 4, the SOI wafer was fabricated by the same manufacturing method as in Invention Examples 1 to 3 except that the dose amount of H monomer ions implanted in the first step was 1.0 × 10 17 atoms / cm 2 . Tried to manufacture. In both Comparative Example 3 and Comparative Example 4, a silicon epitaxial layer could not be formed as will be described later.
(評価方法および評価結果)
活性層におけるLPD(輝点欠陥:Light point defect)の個数を以下の方法で評価した。表面欠陥検査装置(KLA-Tencor社製:Surfscan SP-2)を用いてDWOモード(Dark Field Wide Obliqueモード:暗視野・ワイド・斜め入射モード)で活性層の表面を観察評価し、サイズ(直径)が0.2μm以上のLPDの発生状況を調べた。表1に示すように、Hのモノマーイオンを高ドーズ量で注入した比較例3,4では、イオンを注入した基板の表面において膨れや剥がれが発生し、その後シリコンエピタキシャル層を形成することができなかった。一方で、発明例1〜3では、Hのモノマーイオンを低ドーズ量で注入しているため、活性層における結晶欠陥が少なかった。
(Evaluation method and evaluation results)
The number of LPDs (light point defects) in the active layer was evaluated by the following method. The surface of the active layer is observed and evaluated in the DWO mode (Dark Field Wide Oblique mode: dark field, wide, oblique incidence mode) using a surface defect inspection device (KLA-Tencor: Surfscan SP-2), and the size (diameter) ) Was examined for the occurrence of LPD of 0.2 μm or more. As shown in Table 1, in Comparative Examples 3 and 4 in which H monomer ions were implanted at a high dose, swelling and peeling occurred on the surface of the substrate into which ions were implanted, and then a silicon epitaxial layer could be formed. There wasn't. On the other hand, in Invention Examples 1 to 3, since H monomer ions were implanted at a low dose, there were few crystal defects in the active layer.
本発明によれば、活性層となるシリコンエピタキシャル層における深さ方向の抵抗変動および結晶欠陥が少ないSOIウェーハを得ることが可能な、SOIウェーハの製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of an SOI wafer which can obtain the SOI wafer with few resistance fluctuations of the depth direction in a silicon epitaxial layer used as an active layer, and a crystal defect can be provided.
10 第1基板
12 固溶層
14 シリコンエピタキシャル層
16 酸化膜
18 酸化膜
20 第2基板
22 活性層
24 固定電荷層
28 重ね合せ基板
30 貼合せ基板
100,200,300 SOIウェーハ
40 プラズマイオン照射装置
41 プラズマチャンバ
42 ガス導入口
43 真空ポンプ
44 パルス電圧印加装置
45 ウェーハ固定台
46 ヒーター
DESCRIPTION OF
Claims (9)
前記第1基板の前記主表面上にシリコンエピタキシャル層を形成する第2工程と、
前記第1基板上に形成された前記シリコンエピタキシャル層、およびシリコン単結晶からなる第2基板の少なくとも一方の表面に酸化膜を形成する第3工程と、
前記第1基板と前記第2基板との間に前記固溶層、前記シリコンエピタキシャル層、および前記酸化膜が位置するように、前記第1基板と前記第2基板とを重ね合わせて、重ね合せ基板を形成する第4工程と、
前記重ね合せ基板に接合熱処理を施し、前記重ね合せ基板を構成する第1基板と第2基板とを貼り合わせて、貼合せ基板を形成する第5工程と、
前記第5工程後、前記固溶層を抵抗変動層として検出しつつ、前記貼合せ基板を前記第1基板側から薄膜化して、所望厚みの活性層を有するSOIウェーハを得る第6工程と、
を有することを特徴とするSOIウェーハの製造方法。 A first step of injecting light element ions from a main surface of a first substrate made of silicon single crystal to form a solid solution layer in which the light element ions are dissolved in a surface layer portion of the first substrate;
A second step of forming a silicon epitaxial layer on the main surface of the first substrate;
A third step of forming an oxide film on at least one surface of the silicon epitaxial layer formed on the first substrate and a second substrate made of silicon single crystal;
The first substrate and the second substrate are overlapped and overlapped so that the solid solution layer, the silicon epitaxial layer, and the oxide film are located between the first substrate and the second substrate. A fourth step of forming a substrate;
A fifth step of forming a bonded substrate by performing a bonding heat treatment on the superimposed substrate, bonding the first substrate and the second substrate constituting the superimposed substrate;
After the fifth step, while detecting the solid solution layer as a variable resistance layer, a sixth step of obtaining an SOI wafer having an active layer having a desired thickness by thinning the bonded substrate from the first substrate side;
A method for producing an SOI wafer, comprising:
The process according to any one of claims 1 to 8, wherein in the process of thinning the bonded substrate in the sixth step, an additional heat treatment for strengthening the bonding on the bonding surface is performed. SOI wafer manufacturing method.
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