JP2017195518A - 伝送装置及びトラフィック制御方法 - Google Patents

Abstract

【課題】 効果的に電源電圧の変動が抑制された伝送装置及びトラフィック制御方法を提供する。
【解決手段】 伝送装置は、送信するパケットまたは受信するパケットの伝送レートを測定する測定部と、ダミーパケットを生成する生成部と、前記測定部により測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記生成部を制御する制御部と、前記ダミーパケットを前記パケットと共通の経路に出力する出力部とを有する。
【選択図】図９

Description

本件は、伝送装置及びトラフィック制御方法に関する。

レイヤ２スイッチなどの伝送装置では、パケットの転送処理を行うために例えばＦＰＧＡ（Field Programmable Gate Array）が広く用いられている。ＦＰＧＡは、プロセスの微細化とともに電源電圧の一時的な低下の許容値、つまり電圧ディップの許容値が小さくなっている。例えば、あるＦＰＧＡの電圧ディップの許容値は、４５（nm）のプロセスでは６０（mV）であるが、４０（nm）のプロセスでは５０（mV）となり、２０（nm）のプロセスでは２８（mV）となる。

ＦＰＧＡの消費電流はパケットのレートに応じて変化する。パケットのレートの増加に伴ってＦＰＧＡの消費電流が増加すると、電源電圧が降下して、許容値を上回る電圧ディップが発生するおそれがある。

これに対し、例えば特許文献１には、消費電流の変動を抑制するために、データは存在しない期間において、データが存在する期間におけるデータの変化率との差分が小さいダミーデータを出力する点が記載されている。また、特許文献２には、安定な電源電圧を保つため、電源がトラフィック量に基づく電流の変動量に応じて出力電圧を制御する点が記載されている。

特開２００８−７２１６４号公報 特開２０１１−１４２５６７号公報

しかし、特許文献１に開示された技術によると、単にデータの変化率に追従するようにダミーデータが出力されるだけであり、変化率の急な増加に従い、ダミーデータの量も急に増加するため、効果的に電源電圧の降下を抑制することができない。また、特許文献２に開示された技術によると、トラフィック量に応じて電源自体がその出力電圧を制御するため、同一の電源から電源供給を受ける他のデバイスの動作に悪影響を与えるおそれがある。なお、この問題は、ＦＰＧＡに限られず、パケットの転送処理を行う他の種類のデバイスについても生ずる。

そこで本件は上記の課題に鑑みてなされたものであり、効果的に電源電圧の変動が抑制された伝送装置及びトラフィック制御方法を提供することを目的とする。

本明細書に記載の伝送装置は、送信するパケットまたは受信するパケットの伝送レートを測定する測定部と、ダミーパケットを生成する生成部と、前記測定部により測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記生成部を制御する制御部と、前記ダミーパケットを前記パケットと共通の経路に出力する出力部とを有する。

本明細書に記載のトラフィック制御方法は、送信するパケットまたは受信するパケットの伝送レートを測定し、ダミーパケットを生成し、該測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記ダミーパケットの生成を制御し、前記ダミーパケットを前記パケットと共通の経路に出力する方法である。

効果的に電源電圧の変動を抑制することができる。

レイヤ２スイッチの一例を示す構成図である。 比較例における伝送レートに応じたＦＰＧＡの消費電流の変化の一例を示す図である。 比較例における伝送レートに応じたＦＰＧＡの電源電圧の変化の一例を示す図である。 挿入部の一例を示す構成図である。 ユーザパケット及び電流調整パケットのフォーマットの一例を示す図である。 比較例及び実施例におけるＦＰＧＡの消費電流の変化を示す図である。 入力経路及び出力経路の各伝送レートを同時に増加させた場合のＦＰＧＡの消費電流の変化を示す図である。 ユーザパケットの伝送レートの変化率とスルーレートの関係の一例を示す図である。 ユーザパケット及び電流調整パケットの各伝送レートの合計の時間に対する変化の一例を示す図である。 廃棄部の一例を示す構成図である。 レイヤ２スイッチの他例を示す構成図である。 レイヤ２スイッチの他例を示す構成図である。 レイヤ２スイッチの他例を示す構成図である。 トラフィック制御方法の一例を示すフローチャートである。

図１は、レイヤ２スイッチの一例を示す構成図である。レイヤ２スイッチは、伝送装置の一例であり、複数の回線インターフェースユニット（回線ＩＮＦユニット）１と、スイッチユニット（ＳＷ）４とを有する。なお、伝送装置としては、レイヤ２スイッチに限定されず、例えばルータや波長多重伝送装置なども挙げられる。

回線ＩＮＦユニット１は、通信回線を介して他の装置との間で、主信号であるユーザパケットを送受信し、スイッチユニット４との間でユーザパケットを入出力する。スイッチユニット４は、複数の回線ＩＮＦユニット１の間でユーザパケットを交換する。つまり、スイッチユニット４は、回線ＩＮＦユニット１から入力されたユーザパケットを、その宛先に応じた回線ＩＮＦユニット１に出力する。なお、ユーザパケットは、他の装置に送信され、また、他の装置から受信されるパケットの一例であり、例えばイーサネット（登録商標）フレームが挙げられるが、これに限定されない。

回線ＩＮＦユニット１及びスイッチユニット４は、筐体であるシェルフの正面に設けられたスロットに収容される。回線ＩＮＦユニット１及びスイッチユニット４は、複数の電子部品が実装された回路基板であり、例えば、シェルフの背面に設けられた配線基板とコネクタを介して電気的に接続される。回線ＩＮＦユニット１及びスイッチユニット４は、配線基板を介して通信する。

回線ＩＮＦユニット１は、互いに接続されたＦＰＧＡ１０ａ〜１０ｃと、各ＦＰＧＡ１０ａ〜１０ｃに接続された電源１１が設けられている。電源１１は、例えばオンボード電源であり、各ＦＰＧＡ１０ａ〜１０ｃを駆動するための電力を供給する。つまり、各ＦＰＧＡ１０ａ〜１０ｃは、共通の電源１１により駆動される。なお、本実施例では、回線ＩＮＦユニット１に設けられるデバイスとして、ＦＰＧＡ１０ａ〜１０ｃを挙げるが、これに代えて、ＰＬＤ（Programmable Logic Device）などの他の種類のデバイスが用いられてもよい。

回線ＩＮＦユニット１は、他装置からユーザパケットを受信し、各ＦＰＧＡ１０ａ〜１０ｃによりユーザパケットの転送に関する所定の処理を行ってスイッチユニット４に出力する。受信されたユーザパケットは、ＦＰＧＡ１０ａ〜１０ｃを、この順で経由する入力経路Ｒａに沿って伝送されてスイッチユニット４に出力される。

また、回線ＩＮＦユニット１は、スイッチユニット４からユーザパケットが入力され、各ＦＰＧＡ１０ａ〜１０ｃによりユーザパケットの転送に関する所定の処理を行って他装置に送信する。入力されたユーザパケットは、ＦＰＧＡ１０ａ〜１０ｃを、ＦＰＧＡ１０ｃ，１０ｂ，１０ａの順で経由する出力経路Ｒｂに沿って伝送されて送信される。なお、入力経路Ｒａは第１経路の一例であり、出力経路Ｒｂは第２経路の一例である。

各ＦＰＧＡ１０ａ〜１０ｃの消費電流はユーザパケットの伝送レートに応じて変化する。ユーザパケットの伝送レートの増加に伴ってＦＰＧＡ１０ａ〜１０ｃの消費電流が増加すると、電源１１の電圧が降下して、許容値を上回る電圧ディップが発生するおそれがある。

図２は、比較例における伝送レートに応じたＦＰＧＡ１０ａ〜１０ｃの消費電流の変化の一例を示す図である。図２には、ユーザパケットの伝送レートが低い場合（「低伝送レートの場合」参照）及びユーザパケットの伝送レートが高い場合（「高伝送レートの場合」参照）における時間に対するユーザパケット数及び消費電流の変化が示されている。

図２において、時間ｔ０は、ユーザパケットがＦＰＧＡ１０ａ〜１０ｃに入力され始める時刻を示し、期間Ｔは、ユーザパケットがＦＰＧＡ１０ａ〜１０ｃを通過するための所要時間、つまりＦＰＧＡ１０ａ〜１０ｃによる遅延時間（レイテンシ）を示す。また、スルーレート「ＳＲ」（Slew Rate）は、単位時間（本例では１（μｓ）とする。）当たりの消費電流の変化量、つまり時間に対する増加率を示す。

本例では、ユーザパケットが伝送されていない状態からユーザパケットが伝送されている状態に変化した場合のＦＰＧＡ１０ａ〜１０ｃの消費電流の増加を挙げて説明するが、以下の説明は、ユーザパケットの伝送中にその伝送レートが増加した場合の消費電流の変化についても同様である。

ＦＰＧＡ１０ａ〜１０ｂの消費電流は、ユーザパケットが入力され始めると増加を開始し、最初のユーザパケットがＦＰＧＡ１０ａ〜１０ｃから出力されると一定値となる。ＦＰＧＡ１０ａ〜１０ｂを通過するユーザパケットの数は、ユーザパケットの伝送レートが高い場合、ユーザパケットの伝送レートが低い場合より多い。このため、スルーレートは、ユーザパケットの伝送レートが高い場合、ユーザパケットの伝送レートが低い場合より大きい値となる。

本例において、スルーレートは、伝送レートが低い場合、４．４１（Ａ／μｓ）であるが、伝送レートが高い場合、１０（Ａ／μｓ）となる。ここで、ＦＰＧＡ１０ａ〜１０ｃは２０（nm）のプロセスのものであるとする。消費電流の増加により、電源１１からＦＰＧＡ１０ａ〜１０ｃへ大きな電圧が引き込まれるため、電源１１の電圧が低下する。

図３は、比較例における伝送レートに応じたＦＰＧＡ１０ａ〜１０ｃの電源電圧の変化の一例が示す図である。図３には、図２と対応するように、ユーザパケットの伝送レートが低い場合（「低伝送レートの場合」参照）及びユーザパケットの伝送レートが高い場合（「高伝送レートの場合」参照）における電源１１の電圧が示されている。

図３において、符号Ｐ１は消費電流の増加に伴う電圧ディップを示し、符号Ｐ２は消費電流の増加の停止に伴う電圧の一時的な増加（以下、「電圧増加」と表記）を示す。電圧ディップＰ１は、消費電流の増加開始時、つまり図２の時間ｔ０に発生し、電圧増加Ｐ２は、消費電流の増加停止時、つまり図２の時間ｔ０＋Ｔに発生する。電圧ディップＰ１及び電圧増加Ｐ２は消費電流のスルーレートに応じて大きくなる。

電圧ディップＰ１は、ＦＰＧＡ１０ａ〜１０ｃの推奨動作条件として、その許容値が規定されている。２０（nm）のプロセスのＦＰＧＡ１０ａ〜１０ｃの場合、電圧ディップＰ１の許容値は２８（mV）となる。このため、電圧ディップＰ１が許容値の２８（mV）を上回ると、ＦＰＧＡ１０ａ〜１０ｃの動作に異常が生ずるおそれがある。

低伝送レートの場合（ＳＲ＝４．４１（Ａ／μｓ））の電圧ディップＰ１の値は、２３（mV）であり、許容値の２８（mV）より小さいため、ＦＰＧＡ１０ａ〜１０ｃの動作に異常は生じない。しかし、高伝送レートの場合（ＳＲ＝１０（Ａ／μｓ））の電圧ディップＰ１の値は、３５（mV）であり、許容値の２８（mV）より大きいため、ＦＰＧＡ１０ａ〜１０ｃの動作に異常が生ずるおそれがある。なお、電圧増加Ｐ２についても、電圧ディップＰ１と同様に、電源電圧の増加量が大きいと、ＦＰＧＡ１０ａ〜１０ｃの動作に異常が生ずるおそれがある。

そこで、実施例では、電源１１の電圧の変動を低減するため、消費電流のスルーレートが低減されるようにＦＰＧＡ１０ａ〜１０ｃに電流調整パケットが伝送される。ユーザパケットの伝送レートが低い場合でも、電流調整パケットによりユーザパケット及び電流調整パケットの各伝送レートの合計を所定値に維持すれば、消費電流が底上げされるため、ユーザパケットの伝送レートが増加しても、ＦＰＧＡ１０ａ〜１０ｃの消費電流の増加量を制限することができる。これにより、消費電流のスルーレートが低減されるので、電源１１の電圧の変動を低減される。

再び図１を参照すると、回線ＩＮＦユニット１は、入力経路Ｒａ及び出力経路Ｒｂの各々において電流調整パケットの処理を実行する一組の挿入部２及び廃棄部３を有する。ＦＰＧＡ１０ａには、電流調整パケットを入力経路Ｒａに挿入する挿入部２が設けられ、ＦＰＧＡ１０ｃには、入力経路Ｒａ上の電流調整パケットを検出して廃棄する廃棄部３が設けられている。また、ＦＰＧＡ１０ｃには、電流調整パケットを出力経路Ｒｂに挿入する挿入部２が設けられ、ＦＰＧＡ１０ａには、出力経路Ｒｂ上の電流調整パケットを検出して廃棄する廃棄部３が設けられている。

このため、電流調整パケットは、入力経路Ｒａ及び出力経路Ｒｂの各々において挿入部２及び廃棄部３の間で伝送される。これにより、ＦＰＧＡ１０ａ〜１０ｃの消費電流は、スルーレートが低減されるように調整される。

図４は、挿入部２の一例を示す構成図である。挿入部２は、ヘッダ生成部２０，２５と、レート測定部２１と、ＦＩＦＯ（First-In First-Out）２２，２６と、レート制御部２３と、パケット生成部２４と、多重化部２７と、メモリ２８とを有する。

ユーザパケットは、ヘッダ生成部２０、レート測定部２１、及びＦＩＦＯ２２を、この順に通過する。電流調整パケットは、パケット生成部２４、ヘッダ生成部２５、及びＦＩＦＯ２６を、この順に通過する。

ヘッダ生成部２０は、装置内ヘッダを生成し、ユーザパケットに付与する。ユーザパケットの装置内ヘッダには、例えばユーザパケットの宛先及び識別子などの情報が含まれる。ヘッダ生成部２０は、装置内ヘッダが付与されたユーザパケットをレート測定部２１に出力する。

レート測定部２１は、測定部の一例であり、ユーザパケットの伝送レートを測定する。より具体的には、レート測定部２１は、ユーザパケットの流量、つまり単位時間当たりに通過したユーザパケットの有効バイト数を測定する。

レート測定部２１により測定される伝送レートは、伝送方向により異なる。入力経路Ｒａ上の挿入部２の場合、レート測定部２１は、他の装置から受信するユーザパケットの伝送レートを測定する。また、出力経路Ｒｂ上の挿入部２の場合、レート測定部２１は、他の装置に送信するユーザパケットの伝送レートを測定する。

レート測定部２１を通過したユーザパケットは、ＦＩＦＯ２２に入力される。ＦＩＦＯ２２は、複数のユーザパケットを格納し、その格納順に従いユーザパケットを多重化部２７に出力する。

パケット生成部２４は、生成部の一例であり、電流調整パケットを生成する。なお、電流調整パケットはダミーパケットの一例である。生成された電流調整パケットはパケット生成部２４に出力される。ヘッダ生成部２５は、装置内ヘッダを生成し、電流調整パケットに付与する。電流調整パケットの装置内ヘッダには、例えば、電流調整パケットの識別子などの情報が含まれる。

図５には、ユーザパケット及び電流調整パケットのフォーマットの一例が示されている。ユーザパケットは、装置内ヘッダ、宛先を示すＤＡ（Destination Address）、送信元を示すＳＡ（Source Address）、データ、及び、誤り訂正符号であるＦＣＳ（Frame Check Sequence）を含む。また、電流調整パケットは、装置内ヘッダ、例えば所定のパタンを有するパディングデータ、及びＦＣＳを有する。

装置内ヘッダには、パケットの識別子であるパケットＩＤが含まれる。ユーザパケット及び電流調整パケットの各パケットＩＤは、互いに異なる値に設定される。一例として、電流調整パケットのパケットＩＤは０ｘＡＦ（０ｘは１６進数を表す。）に設定され、ユーザパケットのパケットＩＤは０ｘＦ５に設定される。このため、ユーザパケット及び電流調整パケットは、各々のパケットＩＤにより区別することができる。

再び図４を参照すると、パケット生成部２４は、装置内ヘッダが付与された電流調整パケットをＦＩＦＯ２６に出力する。ＦＩＦＯ２６は、複数の電流調整パケットを格納し、その格納順に従い電流調整パケットを多重化部２７に出力する。

多重化部２７は、出力部の一例であり、電流調整パケットをユーザパケットと共通の経路に出力する。より具体的には、多重化部２７は、一方のＦＩＦＯ２２からユーザパケットを読み出し、他方のＦＩＦＯ２６から電流調整パケットを読み出す。このとき、多重化部２７は、２つのＦＩＦＯ２２，２６に対して公平となるように、ラウンドロビン方式に従ってユーザパケット及び電流調整パケットを読み出してもよいし、所定のアルゴリズムに従ってユーザパケットを電流調整パケットより優先して読み出してもよい。

多重化部２７は、読み出したユーザパケット及び電流調整パケットを多重化して出力する。これにより、多重化部２７は、電流調整パケットを、回線ＩＮＦユニット１内のユーザパケットと共通の経路に出力する。

例えば、ＦＰＧＡ１０ａにおいて、多重化部２７は電流調整パケットを入力経路Ｒａに出力する。ここで、ヘッダ生成部２５からＦＩＦＯ２２までの経路は入力経路Ｒａの一部である。また、ＦＰＧＡ１０ｃにおいて、多重化部２７は電流調整パケットを出力経路Ｒｂに出力する。ここで、ヘッダ生成部２５からＦＩＦＯ２２までの経路は出力経路Ｒｂの一部である。

このように、電流調整パケットは、回線ＩＮＦユニット１においてユーザパケットと同一の経路に従い伝送される。

また、レート測定部２１は、ユーザパケットの伝送レートの測定値をレート制御部２３に通知する。レート制御部２３は、制御部の一例であり、レート測定部２１により測定された伝送レートと電流調整パケットの伝送レートの合計が、所定の設定値Ｋとなるようにパケット生成部２４を制御する。設定値Ｋは、例えばメモリ２８に格納されており、レート制御部２３はメモリ２８から設定値Ｋを読み出す。

より具体的には、レート制御部２３は、回線ＩＮＦユニット１内の電流調整パケットの伝送レートが、設定値Ｋからレート測定部２１の測定値を減算した値となるように、パケット生成部２４により生成される電流調整パケットのデータ長さ（例えばパディングデータの長さ）を制御する。以下に、一例として伝送レートを回線ＩＮＦユニット１の伝送レートの最大値（以下、「フルレート」と表記）に対する比（％）で表し、例を挙げて説明する。

例えば、レート測定部２１の測定値を４０（％）とし、設定値Ｋを６０（％）とした場合、レート制御部２３は、電流調整パケットの伝送レートとして、２０（％）（＝６０−４０）を算出する。このとき、パケット生成部２４は、電流調整パケットの伝送レートが２０（％）となるように電流調整パケットを生成する。

また、例えば、レート測定部２１の測定値を１０（％）とし、設定値Ｋを６０（％）とした場合、レート制御部２３は、電流調整パケットの伝送レートとして、５０（％）（＝６０−１０）を算出する。このとき、パケット生成部２４は、電流調整パケットの伝送レートが１０（％）となるように電流調整パケットを生成する。

このように、レート制御部２３は、ユーザパケットの伝送レートと電流調整パケットの伝送レートが所定の設定値Ｋとなるように、電流調整パケットの生成を制御する。また、電流調整パケットは、多重化部２７によりユーザパケットと共通の入力経路Ｒａまたは出力経路Ｒｂに出力される。

このため、ユーザパケットの伝送レートが設定値Ｋより小さい場合、ＦＰＧＡ１０ａ〜１０ｃの消費電流は、電流調整パケットの伝送処理により増加し、設定値Ｋに基づいてほぼ一定に維持される。

図６は、比較例及び実施例におけるＦＰＧＡ１０ａ〜１０ｃの消費電流の変化を示す図である。図６において、図２と共通するパラメータについては同一の記号を用い、その説明を省略する。また、本例では、ユーザパケットが伝送されていない状態からユーザパケットが伝送されている状態に変化した場合のＦＰＧＡ１０ａ〜１０ｃの消費電流の増加を挙げて説明するが、以下の説明は、ユーザパケットの伝送中にその伝送レートが増加した場合の消費電流の変化についても同様である。

ΔＩ’は、比較例における期間Ｔの消費電流の増加量を示し、ΔＩは、実施例における期間Ｔの消費電流の増加量を示す。また、Ｉｏは、比較例における時間０〜ｔ０の期間の消費電流を示し、Ｉｐは、実施例における時間０〜ｔ０の期間の電流調整パケットの伝送による消費電流のＩｏからの増加分を示す。なお、実施例の場合の消費電流のグラフには、比較例の場合の消費電流が点線で表示されている。

比較例の場合、ＦＰＧＡ１０ａ〜１０ｃは、時間０〜ｔ０の期間において、ユーザパケットが伝送されていないため、消費電流Ｉｏが小さくなる。このため、期間Ｔ内の消費電流の増加量ΔＩ’は大きく、スルーレートが高くなる。このとき、期間ｔ０以降のユーザパケットの伝送レートをフルレートであるとすると、スルーレートは、例えば９．９５（Ａ／μｓ）となる。

一方、実施例の場合、ＦＰＧＡ１０ａ〜１０ｃは、時間０〜ｔ０の期間において、設定値Ｋに基づく伝送レートで電流調整パケットが伝送されているため、消費電流が、比較例の場合よりＩｐだけ大きくなる。つまり、消費電流はＩｏ＋Ｉｐとなる。このため、期間Ｔ内の消費電流の増加量ΔＩは、比較例の場合より小さく、スルーレートも比較例の場合より低減される。このとき、期間ｔ０以降のユーザパケットの伝送レートをフルレートであるとすると、スルーレートは、例えば４（Ａ／μｓ）となる。

このように、実施例において、ＦＰＧＡ１０ａ〜１０ｃの消費電流は、電流調整パケットの伝送により増加して、ほぼ一定となる。したがって、ユーザパケットの伝送レートが増加しても、以下に述べるように、適切な設定値Ｋを設定することによりユーザパケットの伝送レートの増加量を一定値以下に制限し、電圧ディップが許容値を超えないように消費電流の増加量を抑えることができる。

設定値Ｋは、例えば、ＦＰＧＡ１０ａ〜１０ｃの推奨動作条件として規定された電圧ディップの許容値に基づき、電圧ディップが許容値以下となるスルーレートの範囲を測定し、さらに、その範囲に対応する伝送レートの範囲を特定することで決定される。本例では、２０（nm）のプロセスのＦＰＧＡ１０ａ〜１０ｃを前提として、電圧ディップの許容値を２８（mV）とし、電圧ディップが２８（mV）以下となるスルーレートの範囲を４（Ａ／μｓ）以下であると仮定する。

スルーレートが４（Ａ／μｓ）以下となる伝送レートの範囲は、伝送レートの増加量に対する消費電流のスルーレートの変化を測定することにより特定される。このとき、スルーレートは、入力経路Ｒａ及び出力経路Ｒｂの各伝送レートを同時に増加させた場合のＦＰＧＡ１０ａ〜１０ｃの消費電流の変化から測定される。

図７は、入力経路Ｒａ及び出力経路Ｒｂの各伝送レートを同時に増加させた場合のＦＰＧＡ１０ａ〜１０ｃの消費電流の変化を示す図である。図７において、横軸は、入力経路Ｒａ及び出力経路Ｒｂの両方向において同時にユーザパケットをＦＰＧＡ１０ａ〜１０ｃに入力開始してからの経過時間（μｓ）を示し、縦軸は、ＦＰＧＡ１０ａ〜１０ｃの消費電流の変化を示す。

また、期間Ｔａは、ユーザパケットが入力経路Ｒａに沿ってＦＰＧＡ１０ａ〜１０ｃを通過するのに要する時間（遅延時間）を示し、期間Ｔｂは、ユーザパケットが出力経路Ｒｂに沿ってＦＰＧＡ１０ａ〜１０ｃを通過するのに要する時間を示す。なお、期間Ｔｃは、期間Ｔａのうち、期間Ｔｂ経過後の時間を示す。また、ＳＲａは期間Ｔａにおけるスルーレートを示し、ＳＲｂは期間Ｔｃにおけるスルーレートを示す。

ＳＲａ＝（Ｉａ−Ｉｂ）／Ｔｃ＝（Ｉａ−Ｉｂ）／（Ｔａ−Ｔｂ） ・・・（１）
ＳＲｂ＝Ｉｂ／Ｔｂ ・・・（２）

期間Ｔａの経過後の消費電流をＩａとし、期間Ｔｂの経過後の消費電流をＩｂとすると、期間ＴｃのスルーレートＳＲａは上記の式（１）により算出され、期間ＴｂのスルーレートＳＲｂは上記の式（２）により算出される。期間Ｔｂでは入力経路Ｒａ及び出力経路Ｒｂの両方向にユーザパケットが伝送され、期間Ｔｃでは入力経路Ｒａの方向だけにユーザパケットが伝送される。このため、期間ＴｂのスルーレートＳＲｂは期間ＴｃのスルーレートＳＲａより大きい。

したがって、スルーレートが４（Ａ／μｓ）以下となる伝送レートの範囲は、伝送レートの増加量に対する消費電流のスルーレートＳＲｂの変化を測定することにより特定される。なお、図２及び図６に示された期間Ｔは、上記の期間Ｔｂに一致する。

図８は、ユーザパケットの伝送レートの変化率とスルーレートＳＲｂの関係の一例を示す図である。図８において、横軸は、フルレートを１００（％）としたときの入力経路Ｒａ及び出力経路Ｒｂの伝送レートの変化率（％）を示し、縦軸は、ＦＰＧＡ１０ａ〜１０ｃの消費電流のスルーレート（Ａ／μｓ）を示す。

すなわち、図８は、伝送レートの増加分に対するスルーレートＳＲｂを表している。例えば、伝送レートがフルレートの２０（％）分だけ増加した場合、スルーレートＳＲｂは１．９９（Ａ／μｓ）となる。また、伝送レートがフルレートの１００（％）分だけ増加した場合、すなわち、図６の例のように、ユーザパケットが伝送されていない状態からユーザパケットがフルレートで伝送される状態になった場合、スルーレートＳＲｂは９．９５（Ａ／μｓ）となる。

図８に示される測定結果に基づくと、スルーレートＳＲｂが４（Ａ／μｓ）以下となる伝送レートの範囲Ｌは０〜４０（％）に特定される。したがって、設定値Ｋは、その範囲Ｌの最大値である４０（％）をフルレート（１００（％））から減算した６０（％）に決定される。

このようにして決定された設定値Ｋをメモリ２８に設定することで、ユーザパケットの伝送レートの増加量を一定値以下に制限することができる。なお、メモリ２８内の設定値Ｋは、例えばネットワーク管理装置などの外部機器から変更可能である。

図９は、ユーザパケット及び電流調整パケットの各伝送レートの合計の時間に対する変化の一例を示す図である。図９において、横軸は時間（μｓ）を示し、縦軸は、ユーザパケット及び電流調整パケットの各伝送レートの合計（折れ線を参照）を示す。また、図９には、単位時間（ｔ１〜ｔ１７）ごとのユーザパケット及び電流調整パケットの各伝送レートの内訳が、互いに異なるハッチング領域により示されている。

本例では、設定値Ｋは６０（％）に設定されていると仮定する。このため、図２のレート制御部２３は、ユーザパケット及び電流調整パケットの各伝送レートの合計が６０（％）となるようにパケット生成部２４を制御する。

例えば、時間ｔ１，ｔ２，ｔ５，ｔ１６においてユーザパケットの伝送レートは２０（％）である。このため、レート制御部２３は、レート測定部２１の測定値２０（％）に基づき、電流調整パケットの伝送レートが４０（％）（＝６０−２０）となるようにパケット生成部２４を制御する。

また、時間ｔ３，ｔ４，ｔ６，ｔ７，ｔ９，ｔ１１，ｔ１２，ｔ１４，ｔ１５，ｔ１７においてユーザパケットの伝送レートは０（％）である。このため、レート制御部２３は、レート測定部２１の測定値０（％）に基づき、電流調整パケットの伝送レートが６０（％）（＝６０−０）となるようにパケット生成部２４を制御する。

このように、レート制御部２３は、ユーザパケット及び電流調整パケットの各伝送レートの合計を６０（％）に維持する。このため、時間ｔ８，ｔ１０，ｔ１３においてユーザパケットの伝送レートが増加しても、その増加量の最大値が４０（％）（＝１００−６０）に制限される。

したがって、電圧ディップが許容値を超えないように消費電流のスルーレートが低減されるため、電源電圧の変動が効果的に低減される。これにより、図３の電圧ディップＰ１だけでなく、電圧増加Ｐ２も抑制される。

また、レート制御部２３は、レート測定部２１により測定された伝送レートが所定値以上である場合、電流調整パケットの生成が停止されるようにパケット生成部２４を制御する。より具体的には、レート制御部２３は、時間ｔ８，ｔ１０，ｔ１３において、レート測定部２１の測定値が設定値Ｋ（＝６０（％））を超える１００（％）であるため、パケット生成部２４に電流調整パケットの生成の停止を指示する。このため、例えば、ユーザパケットが、伝送レートの超過のため、多重化部２７により廃棄されることが防止される。

また、電流調整パケットは、上述したように図１の廃棄部３において廃棄される。このため、電流調整パケットが、通信回線を介し他の装置に送信されることが防止される。

図１０は、廃棄部３の一例を示す構成図である。廃棄部３はヘッダ判定部３０及びマスク処理部３１を有する。

ヘッダ判定部３０は、ユーザパケット及び電流調整パケットの装置内ヘッダの内容を判定する。より具体的には、ヘッダ判定部３０は、装置内ヘッダのパケットＩＤに基づきユーザパケット及び電流調整パケットを検出する。ヘッダ判定部３０は、電流調整パケットを検出した場合、その旨をマスク処理部３１に通知する。

マスク処理部３１は、ヘッダ判定部３０からの通知に応じて、電流調整パケットのマスク処理を行う。これにより、電流調整パケットは、マスク処理部３１から後段に出力されずに廃棄される。

本実施例において、挿入部２は、入力経路Ｒａが最初に経由するＦＰＧＡ１０ａと出力経路Ｒｂが最初に経由するＦＰＧＡ１０ｃに設けられている。また、廃棄部３は、入力経路Ｒａが最後に経由するＦＰＧＡ１０ｃと出力経路Ｒｂが最後に経由するＦＰＧＡ１０ａに設けられている。

したがって、入力経路Ｒａ及び出力経路Ｒｂが経由する全てのＦＰＧＡ１０ａ〜１０ｃにわたって消費電流のスルーレートを低減することができる。また、挿入部２及び廃棄部３に配置形態は、本例に限定されない。

図１１は、レイヤ２スイッチの他例を示す構成図である。図１１において、図１と共通する構成については同一の符号を付し、その説明を省略する。

回線ＩＮＦユニット１は、ＦＰＧＡ１０ｄ〜１０ｆと、ＦＰＧＡ１０ｄ〜１０ｆに電力を供給する電源１１が設けられている。回線ＩＮＦユニット１において他装置から受信されたユーザパケットは、ＦＰＧＡ１０ｄ〜１０ｆを、この順で経由する入力経路Ｒａに沿って伝送されてスイッチユニット４に出力される。また、スイッチユニット４から回線ＩＮＦユニット１に入力されたユーザパケットは、ＦＰＧＡ１０ｄ〜１０ｆを、ＦＰＧＡ１０ｆ，１０ｅ，１０ｄの順で経由する出力経路Ｒｂに沿って伝送されて送信される。

各ＦＰＧＡ１０ｄ〜１０ｆには、入力経路Ｒａ及び出力経路Ｒｂの各々に沿って挿入部２及び廃棄部３が設けられている。このため、例えば、ユーザパケットの廃棄処理や複製処理などによりＦＰＧＡ１０ｄ〜１０ｆごとに伝送レートが異なる場合でも、ＦＰＧＡ１０ｄ〜１０ｆごとの設定値Ｋに基づき適切に消費電流のスルーレートを低減することができる。

図１２は、レイヤ２スイッチの他例を示す構成図である。図１２において、図１と共通する構成については同一の符号を付し、その説明を省略する。

回線ＩＮＦユニット１は、ＦＰＧＡ１０ｇ〜１０ｉと、ＦＰＧＡ１０ｇ〜１０ｉに電力を供給する電源１１が設けられている。回線ＩＮＦユニット１において他装置から受信されたユーザパケットは、ＦＰＧＡ１０ｇ〜１０ｉを、この順で経由する入力経路Ｒａに沿って伝送されてスイッチユニット４に出力される。また、スイッチユニット４から回線ＩＮＦユニット１に入力されたユーザパケットは、ＦＰＧＡ１０ｇ〜１０ｉを、ＦＰＧＡ１０ｉ，１０ｈ，１０ｇの順で経由する出力経路Ｒｂに沿って伝送されて送信される。

入力経路Ｒａ及び出力経路Ｒｂの一端に対応するＦＰＧＡ１０ｇには、挿入部２及び廃棄部３が設けられている。より具体的には、ＦＰＧＡ１０ｇにおいて、入力経路Ｒａ上に挿入部２が設けられ、出力経路Ｒｂ上には廃棄部３が設けられている。

また、入力経路Ｒａ及び出力経路Ｒｂの他端に対応するＦＰＧＡ１０ｉには、電流調整パケットを入力経路Ｒａから出力経路Ｒｂに折り返す折り返し部１２が設けられている。折り返し部１２は、装置内ヘッダのパケットＩＤにより入力経路Ｒａ上の電流調整パケットを検出し、出力経路Ｒｂに出力する。

このため、電流調整パケットは、ＦＰＧＡ１０ｇにおいて入力経路Ｒａに挿入された後、ＦＰＧＡ１０ｈを経由してＦＰＧＡ１０ｉに入力され、再びＦＰＧＡ１０ｈを経由してＦＰＧＡ１０ｇに入力され廃棄される。

本例ではＦＰＧＡ１０ｇだけに挿入部２及び廃棄部３が設けられているため、図１及び図１２の実施例と比較すると回路規模が低減される。なお、折り返し部１２は、スイッチユニット４内に設けられてもよい。

図１３は、レイヤ２スイッチの他例を示す構成図である。図１３において、図１２と共通する構成については同一の符号を付し、その説明を省略する。

回線ＩＮＦユニット１は、ＦＰＧＡ１０ｇ，１０ｈ，１０ｊと、ＦＰＧＡ１０ｇ，１０ｈ，１０ｊに電力を供給する電源１１が設けられている。回線ＩＮＦユニット１において他装置から受信されたユーザパケットは、ＦＰＧＡ１０ｇ，１０ｈ，１０ｊを、この順で経由する入力経路Ｒａに沿って伝送されてスイッチユニット４に出力される。また、スイッチユニット４から回線ＩＮＦユニット１に入力されたユーザパケットは、ＦＰＧＡ１０ｇ，１０ｈ，１０ｊを、ＦＰＧＡ１０ｊ，１０ｈ，１０ｇの順で経由する出力経路Ｒｂに沿って伝送されて送信される。

スイッチユニット４には、電流調整パケットを入力経路Ｒａから出力経路Ｒｂに折り返す折り返し部４０が設けられている。このため、電流調整パケットは、ＦＰＧＡ１０ｇにおいて入力経路Ｒａに挿入された後、ＦＰＧＡ１０ｈ，１０ｊを経由してスイッチユニット４に入力され、再びＦＰＧＡ１０ｈ，１０ｊを経由してＦＰＧＡ１０ｇに入力され廃棄される。したがって、本例においても、図１２の例と同様に回路規模の低減が可能である。

次に、上述したレイヤ２スイッチにより実行されるトラフィック制御方法について述べる。

図１４は、トラフィック制御方法の一例を示すフローチャートである。トラフィック制御方法は、例えば一定の周期で実行される。

レート測定部２１は、ユーザパケットの伝送レートＲＴを測定する（ステップＳｔ１）。次に、レート制御部２３は、伝送レートＲＴを、メモリ２８から読み出した設定値Ｋと比較する（ステップＳｔ２）。

レート制御部２３は、ＲＴ≧Ｋの場合（ステップＳｔ２のＹｅｓ）、電流調整パケットの生成が停止されるようにパケット生成部２４を制御する（ステップＳｔ９）。つまり、パケット生成部２４は、レート測定部２１により測定された伝送レートＲＴが設定値Ｋ以上である場合、電流調整パケットの生成を停止する。

また、レート制御部２３は、ＲＴ＜Ｋの場合（ステップＳｔ２のＮｏ）、電流調整パケットの伝送レートＲＴ’を算出する（ステップＳｔ３）。電流調整パケットの伝送レートＲＴ’は、設定値Ｋからユーザパケットの伝送レートＲＴを減算することにより算出される。

次に、レート制御部２３は、電流調整パケットの伝送レートＲＴ’をパケット生成部２４に設定する（ステップＳｔ４）。次に、パケット生成部２４は、電流調整パケットの伝送レートＲＴ’に応じて電流調整パケットを生成する（ステップＳｔ５）。

このように、レート制御部２３は、レート測定部２１で測定された伝送レートＲＴと電流調整パケットの伝送レートＲＴ’の合計が所定の設定値Ｋとなるように電流調整パケットの生成を制御する。

次に、多重化部２７は、電流調整パケットをユーザパケットと共通の経路、つまり入力経路Ｒａまたは出力経路Ｒｂに出力する（ステップＳｔ６）。これにより、電流調整パケットは、ユーザパケットとともに入力経路Ｒａまたは出力経路Ｒｂを伝送される。

次に、ヘッダ判定部３０は、入力経路Ｒａまたは出力経路Ｒｂ上の電流調整パケットを装置内ヘッダのパケットＩＤにより検出する（ステップＳｔ７）。次に、マスク処理部３１は、電流調整パケットをマスク処理により廃棄する（ステップＳｔ８）。このようにして、トラフィック制御方法は実行される。

本例のトラフィック制御方法によると、上述したように、電圧ディップが許容値を超えないように消費電流のスルーレートが低減されるため、電源電圧の変動が効果的に低減される。

上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 送信するパケットまたは受信するパケットの伝送レートを測定する測定部と、
ダミーパケットを生成する生成部と、
前記測定部により測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記生成部を制御する制御部と、
前記ダミーパケットを前記パケットと共通の経路に出力する出力部とを有することを特徴とする伝送装置。
（付記２） 前記経路上の前記ダミーパケットを検出して廃棄する廃棄部を有することを特徴とする付記１に記載の伝送装置。
（付記３） 前記制御部は、前記測定部により測定された伝送レートが前記所定値以上である場合、前記ダミーパケットの生成が停止されるように前記生成部を制御することを特徴とする付記１または２に記載の伝送装置。
（付記４） 電源が共通であり、前記経路が経由する複数のデバイスを有し、
前記複数のデバイスのうち、前記経路が最初に経由するデバイスには、前記測定部、前記生成部、前記制御部、及び前記出力部が設けられ、
前記複数のデバイスのうち、前記経路が最後に経由するデバイスには、前記廃棄部が設けられていることを特徴とする付記２に記載の伝送装置。
（付記５） 電源が共通であり、前記経路が経由する複数のデバイスを有し、
前記複数のデバイスの各々には、前記測定部、前記生成部、前記制御部、前記出力部、及び前記廃棄部が設けられていることを特徴とする付記２に記載の伝送装置。
（付記６） 電源が共通であり、前記経路が経由する複数のデバイスを有し、
前記経路は、前記パケットの伝送方向が相違する第１経路及び第２経路を含み、
前記複数のデバイスのうち、前記第１経路及び前記第２経路の一端に対応するデバイスには、前記測定部、前記生成部、前記制御部、前記出力部、及び前記廃棄部が設けられ、
前記複数のデバイスのうち、前記第１経路及び前記第２経路の他端に対応するデバイスには、前記ダミーパケットを前記第１経路及び前記第２経路の一方から他方に折り返す折り返し部が設けられていることを特徴とする付記２に記載の伝送装置。
（付記７） 送信するパケットまたは受信するパケットの伝送レートを測定し、
ダミーパケットを生成し、
該測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記ダミーパケットの生成を制御し、
前記ダミーパケットを前記パケットと共通の経路に出力することを特徴とするトラフィック制御方法。
（付記８） 前記経路上の前記ダミーパケットを検出して廃棄することを特徴とする付記７に記載のトラフィック制御方法。
（付記９） 前記測定部により測定された伝送レートが前記所定値以上である場合、前記ダミーパケットの生成が停止することを特徴とする付記７または８に記載のトラフィック制御方法。

１ 回線インターフェースユニット
２ 挿入部
３ 廃棄部
１０ａ〜１０ｊ ＦＰＧＡ
１１ 電源
２１ レート測定部
２３ レート制御部
２４ パケット生成部

Claims (7)

1. 送信するパケットまたは受信するパケットの伝送レートを測定する測定部と、
   ダミーパケットを生成する生成部と、
   前記測定部により測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記生成部を制御する制御部と、
   前記ダミーパケットを前記パケットと共通の経路に出力する出力部とを有することを特徴とする伝送装置。
2. 前記経路上の前記ダミーパケットを検出して廃棄する廃棄部を有することを特徴とする請求項１に記載の伝送装置。
3. 前記制御部は、前記測定部により測定された伝送レートが前記所定値以上である場合、前記ダミーパケットの生成が停止されるように前記生成部を制御することを特徴とする請求項１または２に記載の伝送装置。
4. 電源が共通であり、前記経路が経由する複数のデバイスを有し、
   前記複数のデバイスのうち、前記経路が最初に経由するデバイスには、前記測定部、前記生成部、前記制御部、及び前記出力部が設けられ、
   前記複数のデバイスのうち、前記経路が最後に経由するデバイスには、前記廃棄部が設けられていることを特徴とする請求項２に記載の伝送装置。
5. 電源が共通であり、前記経路が経由する複数のデバイスを有し、
   前記複数のデバイスの各々には、前記測定部、前記生成部、前記制御部、前記出力部、及び前記廃棄部が設けられていることを特徴とする請求項２に記載の伝送装置。
6. 電源が共通であり、前記経路が経由する複数のデバイスを有し、
   前記経路は、前記パケットの伝送方向が相違する第１経路及び第２経路を含み、
   前記複数のデバイスのうち、前記第１経路及び前記第２経路の一端に対応するデバイスには、前記測定部、前記生成部、前記制御部、前記出力部、及び前記廃棄部が設けられ、
   前記複数のデバイスのうち、前記第１経路及び前記第２経路の他端に対応するデバイスには、前記ダミーパケットを前記第１経路及び前記第２経路の一方から他方に折り返す折り返し部が設けられていることを特徴とする請求項２に記載の伝送装置。
7. 送信するパケットまたは受信するパケットの伝送レートを測定し、
   ダミーパケットを生成し、
   該測定された伝送レートと前記ダミーパケットの伝送レートの合計が所定値となるように前記ダミーパケットの生成を制御し、
   前記ダミーパケットを前記パケットと共通の経路に出力することを特徴とするトラフィック制御方法。

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