JP2017195267A - Electronic device, and method for manufacturing electronic device - Google Patents
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Abstract
Description
本発明は、電子装置、及び電子装置の製造方法に関する。 The present invention relates to an electronic device and a method for manufacturing the electronic device.
携帯電話やデジタルカメラには、半導体パッケージ等の様々な電子装置が内蔵される。その半導体パッケージは、はんだバンプを介してマザーボード等の回路基板に接続されるが、はんだバンプのリフロー時における回路基板の熱変形を抑制するために、はんだバンプの材料としてはなるべく融点が低いはんだを使用するのが好ましい。 Various electronic devices such as semiconductor packages are built in mobile phones and digital cameras. The semiconductor package is connected to a circuit board such as a motherboard via solder bumps. To suppress thermal deformation of the circuit board during reflow of the solder bumps, a solder having a melting point as low as possible is used as a material for the solder bumps. It is preferred to use.
そのような低融点のはんだとして、錫とビスマスとの合金であるSn-Biはんだがある。Sn-Biはんだは、ビスマスの作用によってその融点が１３９℃程度と低くなる。この融点は、鉛フリーはんだとして使用されるSn-3.0Ag-0.5Cuはんだの融点（２１７℃）よりも低いため、リフロー時の回路基板の変形を抑制することができる。 As such a low melting point solder, there is Sn-Bi solder which is an alloy of tin and bismuth. Sn-Bi solder has a melting point as low as about 139 ° C. due to the action of bismuth. Since this melting point is lower than the melting point (217 ° C.) of Sn-3.0Ag-0.5Cu solder used as lead-free solder, the deformation of the circuit board during reflow can be suppressed.
但し、はんだバンプの材料としてSn-Biはんだを使用する電子装置には、回路基板との接続信頼性を向上させるという点で改善の余地がある。 However, electronic devices that use Sn-Bi solder as the solder bump material have room for improvement in terms of improving the connection reliability with the circuit board.
開示の技術は、上記に鑑みてなされたものであって、回路基板との接続信頼性を向上させることができる電子装置、及び電子装置の製造方法を提供することを目的とする。 The disclosed technology has been made in view of the above, and an object of the present invention is to provide an electronic device that can improve the connection reliability with a circuit board, and a method for manufacturing the electronic device.
以下の開示の一観点によれば、電子部品が備える金、パラジウム、及びニッケルの少なくとも一を含む金属層の上にバンプを載せる工程と、前記バンプを加熱して溶融させることにより、前記金属層に前記バンプを接続する工程とを有し、前記バンプは、０．０５wt%以上１wt%以下の金、０．０５wt%以上１wt%以下のパラジウム、及び０．５wt%以上２wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含む電子装置の製造方法が提供される。 According to one aspect of the following disclosure, a step of placing a bump on a metal layer including at least one of gold, palladium, and nickel included in an electronic component, and heating and melting the bump, the metal layer And connecting the bumps, the bumps being made of 0.05 wt% or more and 1 wt% or less of gold, 0.05 wt% or more and 1 wt% or less of palladium, and 0.5 wt% or more and 2 wt% or less of nickel. A method of manufacturing an electronic device is provided that includes at least one element, a tin having a mass percent concentration greater than the element, and bismuth having a mass percent concentration greater than the element.
以下の開示によれば、金、パラジウム、及びニッケルのいずれか一をバンプに添加することで、バンプを加熱して溶融させるときに金属層の構成元素がバンプに溶出するのが防止される。そのため、その構成元素がバンプに溶出することで形成される金属間化合物によってバンプの形状がいびつになるのが防止され、均等な形状のバンプで電子部品と回路基板との接続信頼性が向上した電子装置を提供することができる。 According to the following disclosure, by adding any one of gold, palladium, and nickel to the bump, the constituent elements of the metal layer are prevented from being eluted into the bump when the bump is heated and melted. Therefore, the bump shape is prevented from becoming distorted by the intermetallic compound formed when the constituent elements are eluted into the bump, and the connection reliability between the electronic component and the circuit board is improved by the bump having the uniform shape. An electronic device can be provided.
本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。 Prior to the description of the present embodiment, items studied by the inventor will be described.
この調査では、はんだバンプの材料として低融点のSn-Biはんだを使用し、以下のようにしてそのはんだバンプを半導体パッケージに接合した。 In this investigation, Sn-Bi solder having a low melting point was used as a solder bump material, and the solder bump was bonded to a semiconductor package as follows.
図１は、その半導体パッケージの断面図である。 FIG. 1 is a cross-sectional view of the semiconductor package.
図１に示すように、この半導体パッケージ１は、配線基板２とその一方の主面２ａの上に搭載された半導体素子３とを有する。
As shown in FIG. 1, the
このうち、半導体素子３は、例えばCPU(Central Processing Unit)やGPU(Graphics Processing Unit)等のLSI(large Scale Integration)であり、はんだバンプ５を介して配線基板２と接続される。そのはんだバンプ５の材料は特に限定されないが、例えば
融点が２２１℃のSn-3.5Agはんだをはんだバンプ５の材料として採用する。なお、Sn-3.5Agはんだに代えて、融点が２１７℃のSn-3.0Ag-0.5Cuはんだを使用してもよい。
Among these, the
また、この例では配線基板２と半導体素子３との間にアンダーフィル樹脂６を充填することにより、配線基板２と半導体素子３との接続強度を高める。
In this example, the
その配線基板２の他方の主面２ｂには複数の電極パッド８が形成される。電極パッド８は、銅めっき膜をパターニングすることにより形成され、その表面にはバリアメタル層７が形成される。
A plurality of
バリアメタル層７は、金属層の一例であって、後述のはんだバンプに電極パッド８の銅が拡散するのを防止する機能を有する。このような機能を有する金属層はUBM(Under Bump Metal)とも呼ばれる。
The
バリアメタル層７の積層構造は特に限定されないが、この例では電極パッド８の上にニッケル層７ａ、パラジウム層７ｂ、及び金層７ｃをこの順に積層することによりバリアメタル７を形成する。
The laminated structure of the
このうち、ニッケル層７ａは電解めっき法又は無電解めっき法により０．５μm〜２．０μm程度の厚さに形成される。また、パラジウム層７ｂは電解めっき法により０．１μm〜０．５μm程度の厚さに形成され、金層７ｃは電解めっき法により０．５μm〜１．０μm程度の厚さに形成される。
Among these, the
図２〜図３は、この半導体パッケージ１にはんだバンプを接合する方法について説明するための拡大断面図である。
2 to 3 are enlarged cross-sectional views for explaining a method of joining solder bumps to the
まず、図２（ａ）に示すように、配線基板２の上方にメタルマスク１２を配し、そのメタルマスク１２の孔１２ａと電極パッド８との位置合わせをする。
First, as shown in FIG. 2A, a
そして、孔１２ａ内に球形のはんだバンプ１３を入れ、バリアメタル層７の上にはんだバンプ１３を載せる。
Then,
この例では、そのはんだバンプ１３の材料として、Sn-Biはんだに銀を添加したSn-57Bi-1Agはんだを使用する。前述のように、Sn-Biはんだは融点が低いという点でSn-3.0Ag-0.5Cuはんだよりも有利である。
In this example, Sn-57Bi-1Ag solder obtained by adding silver to Sn-Bi solder is used as the material of the
また、このようにはんだバンプ１３に銀を添加することで、はんだバンプ１３の延性を向上させることもできる。
Moreover, the ductility of the
次に、図２（ｂ）に示すように、Sn-57Bi-1Agはんだの融点（約１３９℃）よりも約４０℃高い１８０℃程度の温度にはんだバンプ１３を加熱してリフローする。なお、はんだバンプ１３の加熱温度をその融点よりも約４０℃高くしたのは、はんだバンプ１３を確実に溶融させるためである。
Next, as shown in FIG. 2B, the
このとき、バリアメタル層７のニッケル層７ａが電極パッド８の銅の拡散を防止するように機能するため、溶融したはんだバンプ１３と銅とが反応して機械的に脆い金属間化合物が形成されるのを抑制することができる。
At this time, since the
また、金層７ｃによってバリアメタル層７の表面でのはんだの濡れ性が向上するため、溶融したはんだバンプ１３がバリアメタル層７の表面に良好に濡れ広がる。
Further, since the wettability of the solder on the surface of the
更に、パラジウム層７ｂが金膜７ｃと同様にはんだの濡れ性を向上させる機能を有するため、高価な金膜７ｃを薄くしてその成膜コストを低減しつつ、はんだの濡れ性を維持することができる。
Further, since the
ここで、このようにはんだバンプ１３が溶融すると、バリアメタル層７の構成元素であるニッケル、パラジウム、及び金の各元素７ｘがはんだバンプ１３に溶出する。そして、はんだバンプ１３の表面に生じる対流により、元素７ｘがはんだバンプ１３の表面に運ばれ、当該表面に元素７ｘが局在するようになる。
Here, when the
次いで、図３に示すように、はんだバンプ１３を室温にまで自然冷却することにより、はんだバンプ１３を固化してバリアメタル層７に接合させる。
Next, as shown in FIG. 3, the
以上により、半導体パッケージ１にはんだバンプ１３を接合する工程が終了する。
Thus, the process of bonding the
このようにはんだバンプ１３が接合された半導体パッケージ１はBGA(Ball Grid Array)と呼ばれ、後の工程で各はんだバンプ１３を介してマザーボード等の回路基板１８に接続される。
The
上記した方法によれば、図３の工程ではんだバンプ１３を自然冷却するときに、はんだバンプ１３の表面に局在していた元素７ｘが、冷却途中ではんだバンプ１３のスズや銀等の金属と反応する。その結果、スズや銀等の金属と元素７ｘとの金属間化合物７ｙが、冷却途中で粗大化しながらはんだバンプ１３の表面に析出する。
According to the above-described method, when the
前述のように元素７ｘはバリアメタル層７に含まれていたニッケル、パラジウム、及び金であるため、本工程で生成される金属間化合物７ｙは例えばAuSn、PdSn、AgPd、及びNiSn等となる。
As described above, since the
はんだバンプ１３の形状は球形であるのが理想的であるが、このように金属間化合物７ｙが生成されるとはんだバンプ１３の表面に凹凸が形成され、はんだバンプ１３の形状がいびつになってしまう。
The shape of the
本願発明者の調査によれば、リフロー前（図２（ａ））の直径が６００μmのはんだバンプ１３の場合、図２（ｂ）のリフローによって形状がいびつになってその高さhが±５０μmもばらつくことが明らかとなった。
According to the investigation by the present inventor, in the case of the
このように高さhがばらつくと、リフロー後に行われるはんだバンプ１３の外観検査において検査装置がはんだバンプ１３を認識できなくなってしまう。
When the height h varies as described above, the inspection device cannot recognize the
更に、高さhのばらつきによってはんだバンプ１３の高さが低くなると、回路基板１８にはんだバンプ１３が届かなくなる。その結果、はんだバンプ１３を介して半導体パッケージ１と回路基板１８とを接続できなくなり、半導体パッケージ１と回路基板１８との接続信頼性が低下してしまう。
Furthermore, when the height of the
図４は、はんだバンプ１３の顕微鏡像を基にして描いた図である。
FIG. 4 is a diagram drawn based on a microscopic image of the
図４に示すように、前述の金属間化合物７ｙが原因ではんだバンプ１３の表面に凹凸が形成されることが実際に確かめられた。
As shown in FIG. 4, it was actually confirmed that irregularities were formed on the surface of the
以下に、このような凹凸が発生するのを抑制することが可能な本実施形態について説明する。 Below, this embodiment which can suppress generation | occurrence | production of such an unevenness | corrugation is demonstrated.
（本実施形態）
図５〜図９は、本実施形態に係る電子装置の製造途中の断面図である。これらの図のうち、図６及び図７は、その電子装置の拡大断面図である。
(This embodiment)
5 to 9 are cross-sectional views of the electronic device according to the present embodiment during manufacture. Among these drawings, FIGS. 6 and 7 are enlarged sectional views of the electronic device.
また、図５〜図９において、図１〜図３で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。 5 to 9, the same elements as those described in FIGS. 1 to 3 are denoted by the same reference numerals as those in FIGS.
まず、図５に示すように、図１で説明した半導体パッケージ１を用意する。
First, as shown in FIG. 5, the
その半導体パッケージ１は、電子部品の一例であって、複数の電極パッド８が形成された配線基板２を有する。
The
配線基板２の大きさは特に限定されないが、この例では配線基板２を平面視で一辺の長さが４２．５mmの正方形とする。
The size of the
また、電極パッド８の大きさも特に限定されない。例えば、電極パッド８は、平面視で直径が０．７６mm程度の円形とし得る。また、隣接する電極パッド８のピッチpは例えば１．２７mmであり、電極パッド８の総数は例えば１０８９個である。
Further, the size of the
更に、その電極パッド８の上には、ニッケル層７ａ、パラジウム層７ｂ、及び金層７ｃをこの順に積層してなるバリアメタル層７が形成される。
Further, on the
なお、前述のようにパラジウム層７ｂは金層７ｃを薄くする目的で形成されるが、その必要がない場合にはパラジウム層７ｂを省いてもよい。
As described above, the
次に、図６（ａ）に示すように、配線基板２の上方にメタルマスク１２を配し、そのメタルマスク１２の孔１２ａと電極パッド８との位置合わせをする。
Next, as shown in FIG. 6A, a
そして、孔１２ａ内にはんだバンプ１３を入れ、バリアメタル層７の上にはんだバンプ１３を載せる。
Then, solder bumps 13 are placed in the
本実施形態では、そのはんだバンプ１３の材料として、スズとビスマスとを主成分とするSn-Biはんだに、金、パラジウム、及びニッケルの少なくとも一の元素１３ａを添加した材料を使用する。これらの元素１３ａは、バリアメタル層７が備える金層７ｃ、パラジウム層７ｂ、及びニッケル層７ａの各層の構成元素と同一である。
In the present embodiment, a material obtained by adding at least one
また、元素１３ａは、はんだの製造時に予め添加されており、はんだバンプ１３の内部において均一に分散している。
The
なお、ビスマスがはんだ１３の融点を下げる作用があるため、はんだバンプ１３の融点は、はんだバンプ５の材料であるSn-3.5Agはんだの融点（２２１℃）やSn-3.0Ag-0.5Cuはんだの融点（２１７℃）よりも低い１３９℃程度となる。
Since bismuth has the effect of lowering the melting point of the
更に、はんだバンプ１３に更に銀を添加することにより、はんだバンプ１３の延性を向上させてもよい。
Furthermore, the ductility of the
続いて、図６（ｂ）に示すように、はんだバンプ１３をその融点よりも高い１８０℃〜２００℃程度の温度に加熱してリフローすることにより、バリアメタル層７にはんだバンプ１３を接続する。
Subsequently, as shown in FIG. 6B, the
このとき、本実施形態ではバリアメタル層７の構成元素と同じ元素１３ａを予めはんだバンプ１３に添加してあるため、はんだバンプ１３において元素１３ａがほぼ飽和状態にある。
At this time, in the present embodiment, the
その結果、バリアメタル層７の構成元素がはんだバンプ１３に新たに溶出し難くなり、リフローによってはんだバンプ１３の表面に対流が生じても、バリアメタル層７の構成元素がはんだバンプ１３の表面に局在し難くなる。
As a result, the constituent elements of the
なお、このリフローを大気中で行うと、大気中に含まれる酸素によってはんだバンプ１３のスズが酸化し、はんだバンプ１３を冷却した後にスズの酸化物によってはんだバンプ１３の表面に凹凸が形成され易くなる。 When this reflow is performed in the air, tin in the solder bumps 13 is oxidized by oxygen contained in the air, and after the solder bumps 13 are cooled, irregularities are easily formed on the surface of the solder bumps 13 by the tin oxide. Become.
そのため、リフロー雰囲気に含まれる酸素濃度を３０００ppm以下とし、大気中におけるよりも酸素濃度が低減された雰囲気内でこのリフローを行うことで、はんだバンプ１３に凹凸が形成されるのを防止するのが好ましい。
For this reason, the oxygen concentration contained in the reflow atmosphere is set to 3000 ppm or less, and this reflow is performed in an atmosphere in which the oxygen concentration is lower than in the air, thereby preventing the
また、本工程におけるはんだバンプ１３の加熱温度（１８０℃〜２００℃程度）は、はんだバンプ５（図５参照）の融点よりも低い。そのため、本工程ではんだバンプ５が溶融することはなく、溶融したはんだバンプ５によって配線基板２と半導体素子３との接続信頼性が低下するのを防止できる。
Further, the heating temperature (about 180 ° C. to 200 ° C.) of the
次に、図７に示すように、はんだバンプ１３を室温にまで自然冷却することにより、はんだバンプ１３を固化させる。
Next, as shown in FIG. 7, the
このとき、本実施形態では前述のようにバリアメタル層７の構成元素がはんだバンプ１３に溶出していない。そのため、その構成元素がはんだバンプ１３の冷却途中においてスズと反応することがなく、バリアメタル層７とはんだバンプ１３との金属間化合物がはんだバンプ１３の表面に析出するのが抑制される。
At this time, in this embodiment, the constituent elements of the
その結果、金属間化合物に起因してはんだバンプ１３の表面に凹凸が生じるのが抑制され、はんだバンプ１３の形状を球形に近づけることが可能となる。
As a result, unevenness on the surface of the
ここまでの工程により、図８（ａ）に示すように、半導体パッケージ１に複数のはんだバンプ１３が接合した構造が完成する。
Through the steps so far, as shown in FIG. 8A, a structure in which a plurality of solder bumps 13 are joined to the
続いて、図８（ｂ）に示すように、マザーボード等の回路基板１８を用意し、その回路基板１８の電極パッド２１の上に印刷法ではんだペースト２２を塗布する。
Subsequently, as shown in FIG. 8B, a
後でそのはんだペースト２２をリフローするときの加熱温度を低くするため、はんだペースト２２の材料としてはなるべく低融点のはんだを使用するのが好ましい。そのような材料としては、例えば、融点が１３９℃のSn-57Bi-1Agはんだがある。
In order to lower the heating temperature when the
その後に、半導体パッケージ１と回路基板１８との位置合わせを行い、はんだペースト２２にはんだバンプ１３を当接させる。
Thereafter, the
次に、図９に示す工程について説明する。 Next, the process shown in FIG. 9 will be described.
まず、はんだバンプ１３とはんだペースト２２の各々を、これらの融点よりも高い１８０℃〜２００℃程度の温度に加熱して溶融させる。この温度は、はんだバンプ５の融点よりも低いため、本工程ではんだバンプ５が溶融することはなく、溶融したはんだバンプ５によって配線基板２と半導体素子３との接続信頼性が低下するのを防止できる。
First, each of the
また、このように低い温度ではんだバンプ１３を溶融できるため、はんだバンプ１３を溶融させる目的で回路基板１８を高温に加熱する必要がなくなり、本工程において回路基板１８が熱変形するのを抑制することもできる。
Further, since the solder bumps 13 can be melted at such a low temperature, it is not necessary to heat the
その後に、はんだバンプ１３を室温にまで自然冷却して固化させることにより、はんだバンプ１３を介して半導体パッケージ１と回路基板１８とを接続する。
Thereafter, the
このとき、本実施形態では前述のようにはんだバンプ１３の表面に凹凸が生じていないので、各はんだバンプ１３の高さhがほぼ同一となる。その結果、複数のはんだバンプ１３の中で回路基板１８と未接触となるものが存在しなくなり、回路基板１８と半導体パッケージ１との接続信頼性が向上する。
At this time, in this embodiment, since the surface of the
以上により、回路基板１８に半導体パッケージ１を接続してなる電子装置３０の基本構造が完成する。
As described above, the basic structure of the
上記した本実施形態によれば、はんだバンプ１３に金、パラジウム、及びニッケルの少なくとも一の元素１３ａを予め添加するため、前述のようにはんだバンプ１３の形状がいびつになり難くなる。そのため、複数のはんだバンプ１３の各々を回路基板１８に確実に接触させることができ、半導体パッケージ１と回路基板１８との接続信頼性を向上させることが可能となる。
According to the present embodiment described above, since at least one
本願発明者は、本実施形態の効果を確かめるための調査を行った。以下に、その調査の結果について説明する。 The inventor of the present application conducted an investigation to confirm the effect of this embodiment. The results of the investigation are described below.
図１０（ａ）、（ｂ）は、その調査で使用したバリアメタル層７の構造について説明するための断面図である。
FIGS. 10A and 10B are cross-sectional views for explaining the structure of the
図１０（ａ）の例では、上記と同様にバリアメタル層７としてニッケル層７ａ、パラジウム層７ｂ、及び金層７ｃの積層膜を採用した。
In the example of FIG. 10A, a multilayer film of a
一方、図１０（ｂ）の例では、パラジウム層７ｂを省くことにより、ニッケル層７ａと金層７ｃの積層膜をバリアメタル層７として採用した。
On the other hand, in the example of FIG. 10B, a laminated film of the
本願発明者は、元素１３ａの種類と濃度が異なる様々なはんだ組成のはんだバンプ１３を用意した。
The inventor of the present application prepared solder bumps 13 having various solder compositions having different types and concentrations of the
そして、図１０（ａ）と図１０（ｂ）のそれぞれのバリアメタル層７の上に各サンプルのはんだバンプ１３を搭載し、本実施形態と同じ条件でそのはんだバンプ１３をリフローしてバリアメタル層７に接合した。その後、複数のはんだバンプ１３の各々の形状に異常があるか否かを調べた。
Then, the solder bumps 13 of the respective samples are mounted on the respective
なお、形状の異常の有無については、複数のはんだバンプ１３同士の高さのばらつきが１０％以上のときに異常があるとし、高さのばらつきが１０％未満の場合に異常がないとした。 In addition, regarding the presence / absence of an abnormality in shape, it was assumed that there was an abnormality when the height variation between the plurality of solder bumps 13 was 10% or more, and there was no abnormality when the height variation was less than 10%.
この調査結果を図１１及び図１２に示す。 The results of this investigation are shown in FIGS.
図１１及び図１２に示すように、この調査では、はんだバンプ１３に添加する元素１３ａとして金、パラジウム、及びニッケルを使用した。そして、はんだバンプ１３の残りの成分は、元素１３ａよりも大きい質量パーセント濃度のスズと、元素１３ａよりも大きい質量パーセント濃度のビスマスとした。
As shown in FIGS. 11 and 12, in this investigation, gold, palladium, and nickel were used as the
なお、スズの濃度における「Bal.」は、スズがはんだバンプ１３の残部を占めることを表す。また、はんだバンプ１３に添加しなかった元素には「−」を付してある。
Note that “Bal.” In the concentration of tin indicates that tin occupies the remainder of the
更に、図１１のサンプル１〜１９では、はんだバンプ１３の材料として、銀を含むSn-57Bi-1Agはんだに金、パラジウム、及びニッケルのいずれかの元素１３ａを添加したはんだを使用した。前述のように、このようにはんだバンプ１３に銀を添加すると、はんだ１３の延性が良好となる。
Furthermore, in
そして、図１２のサンプル２０〜３８では、はんだバンプ１３の材料として、Sn-58Biはんだに金、パラジウム、及びニッケルのいずれかの元素１３ａを添加したはんだを使用した。
In
以下に、各々の元素１３ａに好適な濃度について説明する。
Below, the concentration suitable for each
＜元素１３ａが金の場合＞
サンプル２〜５、２１〜２４においては、はんだバンプ１３における金の濃度を０．０５wt%以上１wt%以下とすることにより、はんだバンプ１３の形状に異常が発生しないことが明らかとなった。
<When
In
これは、バリアメタル膜７の構成元素である金がはんだバンプ１３に溶出するのが元素１３ａによって抑制されたためと考えられる。
This is presumably because the
一方、金の濃度が０．０５wt%未満のサンプル１、２０では、はんだバンプ１３の形状に異常が見られた。これは、濃度を０．０５wt%未満とすると、はんだバンプ１３ａにバリアメタル膜７の金が溶出する余地が生まれてしまい、バリアメタル膜７の金がはんだバンプ１３に溶出するのを防止するという元素１３ａの機能が十分に発揮されないためと考えられる。
On the other hand, in the
また、金の濃度が１wt%を超えるサンプル６、２５においても、はんだバンプ１３の形状に異常が見られた。これは、濃度が１wt%を超えると、リフローによって溶融したはんだバンプ１３が冷却する際に、元素１３ａとスズとの反応が促進されてこれらの金属間化合物が大きく成長し、その金属間化合物がはんだバンプ１３の表面に析出するためと考えられる。
Also, in the
以上のように、元素１３ａとして金を用いる場合には、はんだバンプ１３における元素１３ａの濃度を０．０５wt%以上１wt%以下とすることにより、はんだバンプ１３の形状に異常が発生するのを抑制できることが明らかとなった。
As described above, when gold is used as the
＜元素１３ａがパラジウムの場合＞
元素１３ａがパラジウムの場合も、元素１３ａが金の場合と同様の傾向が見られる。
<When
When
例えば、サンプル８〜１１、２７〜３０においては、はんだバンプ１３におけるパラジウムの濃度を０．０５wt%以上１wt%以下とすることにより、はんだバンプ１３の形状に異常が発生しなかった。
For example, in
これは、金の場合と同様に、前述のようにバリアメタル膜７の構成元素であるパラジウムがはんだバンプ１３に溶出するのが元素１３ａによって抑制されたためと考えられる。
This is probably because palladium, which is a constituent element of the
一方、パラジウムの濃度が０．０５wt%未満のサンプル７、２６では、はんだバンプ１３の形状に異常が見られた。これは、濃度を０．０５wt%未満とすると、はんだバンプ１３ａにバリアメタル膜７のパラジウムが溶出する余地が生まれ、バリアメタル膜７のパラジウムがはんだバンプ１３に溶出するのを防止するという元素１３ａの機能が十分に発揮されないためと考えられる。
On the other hand, in the
また、パラジウムの濃度が１wt%を超えるサンプル１２、３１においても、はんだバンプ１３の形状に異常が見られた。これは、金の場合と同様に、濃度が１wt%を超えると、元素１３ａとスズとの金属間化合物が大きく成長するためと考えられる。
Further, in the
以上のように、元素１３ａとしてパラジウムを用いる場合においても、はんだバンプ１３における元素１３ａの濃度を０．０５wt%以上１wt%以下とすることにより、はんだバンプ１３の形状に異常が発生するのを抑制できることが明らかとなった。
As described above, even when palladium is used as the
＜元素１３ａがニッケルの場合＞
サンプル１６〜１８、３５〜３７においては、はんだバンプ１３におけるニッケルの濃度を０．５wt%以上２wt%以下とすることにより、はんだバンプ１３の形状に異常が発生しないことが明らかとなった。
<When
In
これは、金やパラジウムの場合と同様に、バリアメタル膜７の構成元素であるニッケルがはんだバンプ１３に溶出するのが元素１３ａによって抑制されたためと考えられる。
This is presumably because nickel, which is a constituent element of the
一方、ニッケルの濃度が０．５wt%未満のサンプル１３〜１５、３２〜３４では、はんだバンプ１３の形状に異常が見られた。これは、濃度を０．５wt%未満とすると、はんだバンプ１３ａにバリアメタル膜７のニッケルが溶出する余地が生まれ、バリアメタル膜７のニッケルがはんだバンプ１３に溶出するのを防止するという元素１３ａの機能が十分に発揮されないためと考えられる。
On the other hand, in the
なお、本願発明者は、サンプル１９、３８においてニッケルの濃度を２wt%よりも高めようとしたが、ニッケルがはんだバンプ１３において飽和してしまい、はんだバンプ１３にニッケルを溶かし切ることができなかった。よって、Sn-57Bi-1Agはんだにニッケルを単体で添加する場合（サンプル１９）や、Sn-58Biはんだにニッケルを単体で添加する場合（サンプル３８）においては、ニッケルの濃度の上限は２wt%となる。
The inventor of the present application tried to increase the nickel concentration in the
以上のように、元素１３ａとしてニッケルを用いる場合においては、はんだバンプ１３における元素１３ａの濃度を０．５wt%以上２wt%以下とすることにより、はんだバンプ１３の形状に異常が発生するのを抑制できることが明らかとなった。
As described above, when nickel is used as the
以上説明した各実施形態に関し、更に以下の付記を開示する。 The following additional notes are disclosed for each embodiment described above.
（付記１） 電子部品が備える金、パラジウム、及びニッケルの少なくとも一を含む金属層の上にバンプを載せる工程と、
前記バンプを加熱して溶融させることにより、前記金属層に前記バンプを接続する工程とを有し、
前記バンプは、０．０５wt%以上１wt%以下の金、０．０５wt%以上１wt%以下のパラジウム、及び０．５wt%以上２wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置の製造方法。
(Appendix 1) A step of placing bumps on a metal layer including at least one of gold, palladium, and nickel included in an electronic component;
Connecting the bumps to the metal layer by heating and melting the bumps, and
The bump includes at least one element of gold of 0.05 wt% to 1 wt%, palladium of 0.05 wt% to 1 wt%, and nickel of 0.5 wt% to 2 wt%, and a mass larger than the element A method for manufacturing an electronic device, comprising: percent tin and bismuth having a mass percent concentration greater than that of the element.
（付記２） 前記電子部品は、前記金属層を備えた配線基板と、前記配線基板の上にはんだを介して接続された半導体素子とを有し、
前記金属層に前記バンプを接続する工程は、前記はんだの融点よりも低い温度に前記バンプを加熱することにより行われることを特徴とする付記１に記載の電子装置の製造方法。
(Appendix 2) The electronic component includes a wiring board provided with the metal layer, and a semiconductor element connected to the wiring board via solder,
The method of manufacturing an electronic device according to
（付記３） 前記金属層に前記バンプを接続する工程は、大気中よりも酸素濃度が低減された雰囲気内において行われることを特徴とする付記１又は付記２に記載の電子装置の製造方法。
(Supplementary Note 3) The method for manufacturing an electronic device according to
（付記４） 前記バンプに銀が添加されたことを特徴とする付記１乃至付記３のいずれかに記載の電子装置の製造方法。
(Additional remark 4) Silver is added to the said bump, The manufacturing method of the electronic device in any one of
（付記５） 前記金属層は、ニッケル層、パラジウム層、及び金層が順に積層された積層膜であることを特徴とする付記１乃至付記４のいずれかに記載の電子装置の製造方法。
(Additional remark 5) The said metal layer is a laminated film in which the nickel layer, the palladium layer, and the gold layer were laminated | stacked in order, The manufacturing method of the electronic device in any one of
（付記６） 前記金属層に前記バンプを接続する工程の後に、前記バンプを介して前記電子部品と回路基板とを接続する工程を更に有することを特徴とする付記１乃至付記５のいずれかに記載の電子装置の製造方法。
(Supplementary note 6) In any one of
（付記７） 金、パラジウム、及びニッケルの少なくとも一を含む金属層を備えた電子部品と、
前記金属層に接続されたバンプとを有し、
前記バンプは、０．０５wt%以上１wt%以下の金、０．０５wt%以上１wt%以下のパラジウム、及び０．５wt%以上２wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置。
(Appendix 7) An electronic component including a metal layer containing at least one of gold, palladium, and nickel;
A bump connected to the metal layer,
The bump includes at least one element of gold of 0.05 wt% to 1 wt%, palladium of 0.05 wt% to 1 wt%, and nickel of 0.5 wt% to 2 wt%, and a mass larger than the element An electronic device, comprising: percent tin and bismuth at a mass percent greater than the element.
１…半導体パッケージ、２…配線基板、２ａ…一方の主面、２ｂ…他方の主面、３…半導体素子、５…はんだバンプ、６…アンダーフィル樹脂、７…バリアメタル層、７ａ…ニッケル層、７ｂ…パラジウム層、７ｃ…金層、７ｘ…元素、７ｙ…金属間化合物、８…電極パッド、１２…メタルマスク、１２ａ…孔、１３…はんだバンプ、１３ａ…元素、２１…電極パッド、２２…はんだペースト、３０…電子装置。
DESCRIPTION OF
Claims (5)
前記バンプを加熱して溶融させることにより、前記金属層に前記バンプを接続する工程とを有し、
前記バンプは、０．０５wt%以上１wt%以下の金、０．０５wt%以上１wt%以下のパラジウム、及び０．５wt%以上２wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置の製造方法。 Placing bumps on a metal layer containing at least one of gold, palladium, and nickel provided in the electronic component;
Connecting the bumps to the metal layer by heating and melting the bumps, and
The bump includes at least one element of gold of 0.05 wt% to 1 wt%, palladium of 0.05 wt% to 1 wt%, and nickel of 0.5 wt% to 2 wt%, and a mass larger than the element A method for manufacturing an electronic device, comprising: percent tin and bismuth having a mass percent concentration greater than that of the element.
前記金属層に前記バンプを接続する工程は、前記はんだの融点よりも低い温度に前記バンプを加熱することにより行われることを特徴とする請求項１に記載の電子装置の製造方法。 The electronic component includes a wiring board provided with the metal layer, and a semiconductor element connected to the wiring board via solder,
The method for manufacturing an electronic device according to claim 1, wherein the step of connecting the bump to the metal layer is performed by heating the bump to a temperature lower than the melting point of the solder.
前記金属層に接続されたバンプとを有し、
前記バンプは、０．０５wt%以上１wt%以下の金、０．０５wt%以上１wt%以下のパラジウム、及び０．５wt%以上２wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置。 An electronic component having a metal layer containing at least one of gold, palladium, and nickel;
A bump connected to the metal layer,
The bump includes at least one element of gold of 0.05 wt% to 1 wt%, palladium of 0.05 wt% to 1 wt%, and nickel of 0.5 wt% to 2 wt%, and a mass larger than the element An electronic device, comprising: percent tin and bismuth at a mass percent greater than the element.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020088306A (en) * | 2018-11-30 | 2020-06-04 | ローム株式会社 | Semiconductor device |
| US11764131B2 (en) | 2021-01-26 | 2023-09-19 | Ablic Inc. | Semiconductor device and manufacturing method thereof |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1133775A (en) * | 1997-07-17 | 1999-02-09 | Matsushita Electric Ind Co Ltd | Tin-containing lead free solder alloy, its cream solder, and manufacture |
| JP2000190090A (en) * | 1998-12-21 | 2000-07-11 | Senju Metal Ind Co Ltd | Lead free solder |
| JP2004034134A (en) * | 2002-07-08 | 2004-02-05 | Hitachi Ltd | Line-solder and process of producing electronic equipment |
| JP2008098212A (en) * | 2006-10-06 | 2008-04-24 | Hitachi Ltd | Electronic apparatus and method of manufacturing the same |
| JP2009155668A (en) * | 2007-12-25 | 2009-07-16 | Hitachi Chem Co Ltd | Pretreatment liquid for promoting starting of electroless palladium plating reaction, electroless plating method using the pretreatment liquid, connection terminal formed by the electroless plating method, and semiconductor package using the connection terminal and its manufacturing method |
| JP2010129664A (en) * | 2008-11-26 | 2010-06-10 | Fujitsu Ltd | Electronic device and method of manufacturing the same |
| JP2013163207A (en) * | 2012-02-10 | 2013-08-22 | Nihon Superior Co Ltd | Sn-Bi-BASED SOLDER ALLOY |
-
2016
- 2016-04-20 JP JP2016084293A patent/JP6784053B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1133775A (en) * | 1997-07-17 | 1999-02-09 | Matsushita Electric Ind Co Ltd | Tin-containing lead free solder alloy, its cream solder, and manufacture |
| JP2000190090A (en) * | 1998-12-21 | 2000-07-11 | Senju Metal Ind Co Ltd | Lead free solder |
| JP2004034134A (en) * | 2002-07-08 | 2004-02-05 | Hitachi Ltd | Line-solder and process of producing electronic equipment |
| JP2008098212A (en) * | 2006-10-06 | 2008-04-24 | Hitachi Ltd | Electronic apparatus and method of manufacturing the same |
| JP2009155668A (en) * | 2007-12-25 | 2009-07-16 | Hitachi Chem Co Ltd | Pretreatment liquid for promoting starting of electroless palladium plating reaction, electroless plating method using the pretreatment liquid, connection terminal formed by the electroless plating method, and semiconductor package using the connection terminal and its manufacturing method |
| JP2010129664A (en) * | 2008-11-26 | 2010-06-10 | Fujitsu Ltd | Electronic device and method of manufacturing the same |
| JP2013163207A (en) * | 2012-02-10 | 2013-08-22 | Nihon Superior Co Ltd | Sn-Bi-BASED SOLDER ALLOY |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020088306A (en) * | 2018-11-30 | 2020-06-04 | ローム株式会社 | Semiconductor device |
| JP7245037B2 (en) | 2018-11-30 | 2023-03-23 | ローム株式会社 | semiconductor equipment |
| US11764131B2 (en) | 2021-01-26 | 2023-09-19 | Ablic Inc. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
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