JP2017191865A - Heterojunction bipolar transistor and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、ＩｎＰなどの化合物半導体を用いたヘテロ接合バイポーラトランジスタおよびその製造方法に関する。 The present invention relates to a heterojunction bipolar transistor using a compound semiconductor such as InP and a manufacturing method thereof.
インジウムリン（ＩｎＰ）系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ＩｎＰ系材料の高い電子移動度を活かした、高速性に優れたトランジスタである。ＩｎＰ系ＨＢＴのさらなる高速化を実現するためには、ＨＢＴのベース・コレクタ間寄生容量を削減することで、素子の充放電時間を短縮することが有効である。ベース・コレクタ間寄生容量は、エミッタが形成されていない領域におけるベース層とサブコレクタ層間に生じる容量である。 An indium phosphide (InP) -based heterojunction bipolar transistor (HBT) is a transistor excellent in high speed utilizing the high electron mobility of an InP-based material. To further increase the speed of the InP-based HBT, it is effective to shorten the charge / discharge time of the element by reducing the parasitic capacitance between the base and the collector of the HBT. The base-collector parasitic capacitance is a capacitance generated between the base layer and the subcollector layer in a region where the emitter is not formed.
ベース・コレクタ間寄生容量を低減する最も単純な方法は、ベース層またはサブコレクタ層の面積を小さくすることが考えられる。一般的には、素子の平面形状は矩形であるが、例えば、この長辺方向の長さ（幅）を小さくすることで、ベース・コレクタ間寄生容量を低減することが考えられる。しかしながら、いずれの方法においても、素子の特性とのトレードオフが生じるため、大幅に寄生容量を低減することは困難である。この点について、以下に説明する。 The simplest method for reducing the base-collector parasitic capacitance is to reduce the area of the base layer or the subcollector layer. In general, the planar shape of the element is rectangular. For example, it is conceivable to reduce the base-collector parasitic capacitance by reducing the length (width) in the long side direction. However, in any of the methods, there is a trade-off with element characteristics, and it is difficult to significantly reduce the parasitic capacitance. This point will be described below.
まず、一般的なベース層の面積を小さくすることでベース・コレクタ寄生容量を低減する場合の問題について述べる。ベース層の面積を縮小すると、ベース層とベース電極の接触面積も同時に小さくなり、ベースコンタクト抵抗が増大し、高周波特性が低下してしまう。従って、縮小できるベース層の面積は、許容されるベースコンタクト抵抗値により制限され、大幅にベース・コレクタ間寄生容量を削減することは困難である。 First, the problem of reducing the base-collector parasitic capacitance by reducing the area of the general base layer will be described. When the area of the base layer is reduced, the contact area between the base layer and the base electrode is also reduced at the same time, the base contact resistance is increased, and the high frequency characteristics are degraded. Accordingly, the area of the base layer that can be reduced is limited by the allowable base contact resistance value, and it is difficult to significantly reduce the base-collector parasitic capacitance.
次に、ベース・コレクタ間寄生容量を削減させる手法として、ベース層面積およびベース電極面積を縮小せずに、サブコレクタ層の面積を縮小する方法の問題点について図３，図４Ａ，図４Ｂを用いて説明する。 Next, as a method for reducing the base-collector parasitic capacitance, FIG. 3, FIG. 4A, and FIG. 4B show the problems of the method of reducing the area of the subcollector layer without reducing the base layer area and the base electrode area. It explains using.
図３は、ＩｎＰからなる基板３０１を用いて作製された一般的なＩｎＰ系ｎｐｎ型ＨＢＴの構成を示す断面図である。なお、素子の平面形状は矩形であり、図３では、長辺方向の断面を示している。 FIG. 3 is a cross-sectional view showing a configuration of a general InP-based npn-type HBT manufactured using a substrate 301 made of InP. The planar shape of the element is a rectangle, and FIG. 3 shows a cross section in the long side direction.
基板３０１上に、サブコレクタ層３０２が形成され、この上に、比較的低濃度にｎ型不純物がドーピングされたＩｎＰからなるコレクタ層３０３、比較的高濃度にｐ型不純物がドーピングされたＧａＡｓＳｂからなるベース層３０４、比較的低濃度にｎ型不純物がドーピングされたＩｎＰからなるエミッタ層３０５が順次に積層されている。コレクタ層３０３およびベース層３０４は、同じ面積のメサとされ、エミッタ層３０５は、ベース層３０４より小さい面積のメサとされている。また、エミッタ層３０５の上には、エミッタ層３０５と同じ面積とされたキャップ層３０６が形成されている。 A sub-collector layer 302 is formed on a substrate 301. A collector layer 303 made of InP doped with an n-type impurity at a relatively low concentration and a GaAsSb doped with a p-type impurity at a relatively high concentration. A base layer 304 and an emitter layer 305 made of InP doped with an n-type impurity at a relatively low concentration are sequentially stacked. The collector layer 303 and the base layer 304 are mesas having the same area, and the emitter layer 305 is a mesa having a smaller area than the base layer 304. Further, a cap layer 306 having the same area as the emitter layer 305 is formed on the emitter layer 305.
なお、サブコレクタ層３０２は、基板３０１の側の高濃度にｎ型不純物がドーピングされたＩｎＰからなる層と、ベース層３０４側の高濃度にｎ型不純物がドーピングされたＩｎＧａＡｓからなる層とから構成されている。また、サブコレクタ層３０２は、ベース層３０４のメサより大きい面積に形成され、コレクタ層３０３およびベース層３０４によるメサの周囲のサブコレクタ層３０２の上に、コレクタ電極３０７が形成されている。 The subcollector layer 302 includes a layer made of InP doped with n-type impurities at a high concentration on the substrate 301 side and a layer made of InGaAs doped with n-type impurities at a high concentration on the base layer 304 side. It is configured. The subcollector layer 302 is formed in an area larger than the mesa of the base layer 304, and the collector electrode 307 is formed on the collector layer 303 and the subcollector layer 302 around the mesa by the base layer 304.
また、エミッタ層３０５によるメサの周囲のベース層３０４の上にベース電極３０８が形成されている。また、キャップ層３０６は、高濃度にｎ型不純物がドーピングされたＩｎＧａＡｓから構成され、この上に、エミッタ電極３０９が形成されている。 A base electrode 308 is formed on the base layer 304 around the mesa by the emitter layer 305. The cap layer 306 is made of InGaAs doped with n-type impurities at a high concentration, and an emitter electrode 309 is formed thereon.
上述したｎｐｎ型ＨＢＴにおいては、コレクタ電流を担う電子は、エミッタ電極３０９からコレクタ層３０３に向けて基板３０１に対して垂直な方向に流れた後に、コレクタ電極３０７に向かって基板３０１に対して平行方向に流れる。ここで、サブコレクタ層３０２はコレクタ層３０３からコレクタ電極３０７まで電流を引き出すために設けられている。サブコレクタ層３０２の電気抵抗は、コレクタ層３０３からコレクタ電極３０７までの距離に比例し、コレクタ層３０３とサブコレクタ層３０２との接触領域の幅、およびサブコレクタ層３０２の厚さに反比例する。一般的に、ＩｎＰ系ＨＢＴにおいて、サブコレクタ層３０２の抵抗は１Ωより遥かに小さく、高周波特性に与える影響は非常に軽微になるよう設計されている。 In the above-described npn-type HBT, electrons that carry a collector current flow in a direction perpendicular to the substrate 301 from the emitter electrode 309 toward the collector layer 303 and then parallel to the substrate 301 toward the collector electrode 307. Flow in the direction. Here, the subcollector layer 302 is provided to draw current from the collector layer 303 to the collector electrode 307. The electrical resistance of the subcollector layer 302 is proportional to the distance from the collector layer 303 to the collector electrode 307, and inversely proportional to the width of the contact region between the collector layer 303 and the subcollector layer 302 and the thickness of the subcollector layer 302. In general, in an InP-based HBT, the resistance of the subcollector layer 302 is much smaller than 1Ω, and the influence on the high frequency characteristics is designed to be very small.
上述したように構成されているＨＢＴにおいて、平面視で、サブコレクタ層の面積を小さくしてコレクタ層によるメサの内側に配置することで、コレクタ層とサブコレクタ層との接触領域の面積を小さくし、ベース・コレクタ間寄生容量を削減することができる。この構成について、図４Ａ、図４Ｂを用いて説明する。 In the HBT configured as described above, the area of the contact region between the collector layer and the sub-collector layer is reduced by reducing the area of the sub-collector layer and placing it inside the mesa by the collector layer in plan view. In addition, the parasitic capacitance between the base and the collector can be reduced. This configuration will be described with reference to FIGS. 4A and 4B.
基板４０１上に、サブコレクタ層４０２が形成され、この上に、コレクタ層４０３、ベース層４０４、エミッタ層４０５，キャップ層４０６が順次に積層されている。コレクタ層４０３およびベース層４０４は、同じ面積のメサとされ、エミッタ層４０５，キャップ層４０６は、ベース層４０４より小さい面積のメサとされている。また、エミッタ層４０５によるメサの周囲のベース層４０４の上にベース電極４０８が形成され、キャップ層４０６の上に、エミッタ電極４０９が形成されている。これらは、図３を用いて説明したＨＢＴと同様であり、構成する材料も同様である。 A subcollector layer 402 is formed on a substrate 401, and a collector layer 403, a base layer 404, an emitter layer 405, and a cap layer 406 are sequentially stacked thereon. The collector layer 403 and the base layer 404 are mesas having the same area, and the emitter layer 405 and the cap layer 406 are mesas having an area smaller than that of the base layer 404. A base electrode 408 is formed on the base layer 404 around the mesa formed by the emitter layer 405, and an emitter electrode 409 is formed on the cap layer 406. These are the same as the HBT described with reference to FIG. 3, and the constituent materials are also the same.
このＨＢＴ、サブコレクタ層４０２とコレクタ層４０３との接触面積が、コレクタ層４０３およびベース層４０４のメサより小さい面積に形成されている。このように小さな面積にした場合、電極形成箇所が制限されるようになる。例えば、平面視の素子の形状（平面形状）が矩形の場合、図４Ｂの平面図に示すように、矩形の３つの辺において、ベース層４０４（コレクタ層４０３）より内側にサブコレクタ層４０２が配置されるようにすることで、接触面積を小さくする。この状態で、残りの１辺においてサブコレクタ層４０２を平面視でベース層４０４（コレクタ層４０３）より延在させ、延在させた領域にコレクタ電極４０７を設ける。 The contact area between the HBT, subcollector layer 402 and collector layer 403 is smaller than the mesa of the collector layer 403 and the base layer 404. In such a small area, the electrode formation location is limited. For example, when the shape of the element in plan view (planar shape) is a rectangle, as shown in the plan view of FIG. 4B, the sub-collector layer 402 is located inside the base layer 404 (collector layer 403) on the three sides of the rectangle. A contact area is made small by making it arrange | position. In this state, the sub-collector layer 402 is extended from the base layer 404 (collector layer 403) in plan view on the remaining one side, and a collector electrode 407 is provided in the extended region.
このような構成では、サブコレクタ層４０２の電気抵抗は、コレクタ電極４０７形成方向の接触領域の長さに比例する。また、サブコレクタ層４０２の電気抵抗は、コレクタ電極４０７形成方向に垂直な方向のサブコレクタ層４０２の長さとサブコレクタ層４０２の厚さに反比例することになる。コレクタ電極４０７形成方向に垂直な方向のサブコレクタ層４０２の長さ、およびサブコレクタ層４０２の厚さは、共にサブミクロンオーダと小さいために、サブコレクタ抵抗は、図３を用いて説明した一般的なＩｎＰ基板上のＨＢＴ構造と比較して増大する。 In such a configuration, the electrical resistance of the subcollector layer 402 is proportional to the length of the contact region in the collector electrode 407 formation direction. In addition, the electrical resistance of the subcollector layer 402 is inversely proportional to the length of the subcollector layer 402 in the direction perpendicular to the collector electrode 407 formation direction and the thickness of the subcollector layer 402. Since the length of the subcollector layer 402 in the direction perpendicular to the formation direction of the collector electrode 407 and the thickness of the subcollector layer 402 are both small on the order of submicrons, the subcollector resistance is generally described with reference to FIG. It increases compared with the HBT structure on a typical InP substrate.
例えば、コレクタ電極４０７形成方向に垂直な方向のサブコレクタ層４０２の長さが、０．３μｍ程度と細く、厚さも０．５μｍ程度と薄い場合、サブコレクタ層４０２の抵抗は１０Ω以上と非常に大きくなり、ＨＢＴの高周波特性が低下してしまう。このようなサブコレクタ抵抗の増大を抑制するためには、サブコレクタ層４０２を厚膜化することが考えられる。しかしながら、サブコレクタ層４０２を構成するＩｎＰやＩｎＧａＡｓは熱伝導率が比較的小さいために、サブコレクタ層４０２を厚くするとＨＢＴの熱抵抗が増大してしまう。これにより、素子内部の温度が上昇することになり、長期信頼性の低下が懸念される。 For example, when the length of the subcollector layer 402 in the direction perpendicular to the direction in which the collector electrode 407 is formed is as thin as about 0.3 μm and the thickness is as thin as about 0.5 μm, the resistance of the subcollector layer 402 is as high as 10Ω or more. As a result, the high-frequency characteristics of the HBT deteriorate. In order to suppress such an increase in the subcollector resistance, it is conceivable to increase the thickness of the subcollector layer 402. However, since the thermal conductivity of InP and InGaAs constituting the subcollector layer 402 is relatively small, increasing the thickness of the subcollector layer 402 increases the thermal resistance of the HBT. As a result, the temperature inside the element rises, and there is a concern that long-term reliability may be reduced.
以上説明した通り、ＩｎＰ基板上のＨＢＴにおいては、ベース抵抗やサブコレクタ抵抗、あるいは熱抵抗が増大してしまうことから、ベース・コレクタ寄生容量の削減は容易ではない。 As described above, in the HBT on the InP substrate, the base resistance, the subcollector resistance, or the thermal resistance increases, and therefore it is not easy to reduce the base-collector parasitic capacitance.
上述したベース抵抗やサブコレクタ抵抗の問題を解消すべく、放熱性の高い基板の上に、エミッタ層、ベース層、コレクタ層の順に積層し、素子上部にコレクタ層を配置し、この上にコレクタ電極を配置したＨＢＴ構造が提案されている（非特許文献１参照）。 In order to solve the problems of the base resistance and subcollector resistance described above, an emitter layer, a base layer, and a collector layer are stacked in this order on a substrate with high heat dissipation, and a collector layer is disposed on the element, and a collector is disposed thereon. An HBT structure in which electrodes are arranged has been proposed (see Non-Patent Document 1).
このＨＢＴでは、図５に示すように、コレクタ層５０１の下にベース層５０２、エミッタ層５０３を配置している。エミッタ層５０３の下側の面にエミッタ電極５０４が形成され、エミッタメサ周囲のベース層５０２の下側の面にベース電極５０５が形成されている。これらに対し、コレクタ層５０１の上面に、コレクタ電極５０６が設けられている。平面視でコレクタ層５０１の領域内部に、コレクタ層５０１より小さな面積のコレクタ電極５０６を形成している。 In this HBT, as shown in FIG. 5, a base layer 502 and an emitter layer 503 are arranged under a collector layer 501. An emitter electrode 504 is formed on the lower surface of the emitter layer 503, and a base electrode 505 is formed on the lower surface of the base layer 502 around the emitter mesa. On the other hand, a collector electrode 506 is provided on the upper surface of the collector layer 501. A collector electrode 506 having an area smaller than that of the collector layer 501 is formed inside the region of the collector layer 501 in plan view.
また、エミッタ電極５０４の下には、Ａｕからなる接地層５１１が配置され、接地層５１１は、Ｉｎ／Ｐｂ／Ａｇはんだからなる接着層５１２によりＧａＡｓからなる基板５１３の上に固定されている。また、エミッタ電極５０４には、エミッタ配線５０７が接続されている。また、コレクタ層５０１、ベース層５０２、エミッタ層５０３などの素子部は、接地層５１１の上でベンゾシクロブテン（ＢＣＢ）などの樹脂層５１４に埋め込まれている。 A ground layer 511 made of Au is disposed under the emitter electrode 504, and the ground layer 511 is fixed on a substrate 513 made of GaAs by an adhesive layer 512 made of In / Pb / Ag solder. An emitter wiring 507 is connected to the emitter electrode 504. Further, element portions such as the collector layer 501, the base layer 502, and the emitter layer 503 are embedded in a resin layer 514 such as benzocyclobutene (BCB) on the ground layer 511.
このＨＢＴでは、コレクタ層５０１の上面に接して微細なコレクタ電極５０６を形成しているので、ベース層５０２の幅（面積）によらずベース・コレクタ間寄生容量を低減することができる。さらに、サブコレクタ層を設けていないため、サブコレクタ抵抗は発生しない。このため、前述したＨＢＴにおけるベース抵抗やサブコレクタ抵抗とのトレードオフなく、ベース・コレクタ間寄生容量を低減することができる。 In this HBT, since the fine collector electrode 506 is formed in contact with the upper surface of the collector layer 501, the parasitic capacitance between the base and the collector can be reduced regardless of the width (area) of the base layer 502. Furthermore, since no subcollector layer is provided, no subcollector resistance is generated. For this reason, the base-collector parasitic capacitance can be reduced without a trade-off with the base resistance and the subcollector resistance in the HBT described above.
しかしながら、上述した反転構造のＨＢＴにおいては、製造方法あるいは素子構造上の問題から、素子特性劣化や信頼性を低下させる懸念がある。この理由を説明するために、上述した反転構造とされたＨＢＴの製造方法について以下に簡単に説明する。 However, in the above-described HBT having an inverted structure, there is a concern that the device characteristics deteriorate and the reliability decreases due to problems in the manufacturing method or the device structure. In order to explain this reason, a method for manufacturing the HBT having the above-described inversion structure will be briefly described below.
まず、ＩｎＰからなる成長基板の上に、コレクタ層、ベース層、エミッタ層となる素子部を構成する化合物半導体層を、よく知られたエピタキシャル成長法により成長させる。このように、成長基板の上に形成した各化合物半導体層を、公知のリソグラフィー技術、ウエットエッチング技術を用いてパターニングしてコレクタ層、ベース層、エミッタ層が積層した素子部を形成する。また、リソグラフィー技術および真空蒸着法などによるリフトオフ法により、エミッタ電極、ベース電極を形成する。 First, on a growth substrate made of InP, a compound semiconductor layer constituting an element portion that becomes a collector layer, a base layer, and an emitter layer is grown by a well-known epitaxial growth method. In this way, each compound semiconductor layer formed on the growth substrate is patterned using a known lithography technique or wet etching technique to form an element portion in which the collector layer, the base layer, and the emitter layer are stacked. Further, an emitter electrode and a base electrode are formed by a lift-off method such as a lithography technique and a vacuum deposition method.
次に、素子部をベンゾシクロブテンによる樹脂層で被覆した後に、エミッタ電極上のＢＣＢを除去し、Ａｕからなるサーマルビアや接地層を形成する。次に、接地層とＧａＡｓからなる支持基板とをＩｎ／Ｐｂ／Ａｇからなるハンダ層を介して接合する。この状態で、支持基板の側から見ると、素子部は、エミッタ層、ベース層、コレクタ層の順に積層した反転構造となる。 Next, after the element portion is covered with a resin layer of benzocyclobutene, the BCB on the emitter electrode is removed, and a thermal via or a ground layer made of Au is formed. Next, the ground layer and the support substrate made of GaAs are bonded via a solder layer made of In / Pb / Ag. In this state, when viewed from the support substrate side, the element portion has an inverted structure in which an emitter layer, a base layer, and a collector layer are stacked in this order.
次に、成長基板をウエットエッチングにより全て除去し、コレクタ層の上面を露出させる。この後、よく知られたリフトオフ法によるパターンで、露出させたコレクタ層の上面にコレクタ電極を形成すれば、非特許文献１に開示されたＨＢＴが得られる。 Next, the growth substrate is completely removed by wet etching, and the upper surface of the collector layer is exposed. Then, if a collector electrode is formed on the exposed upper surface of the collector layer with a well-known lift-off pattern, the HBT disclosed in Non-Patent Document 1 can be obtained.
上述した製造方法における問題は、支持基板との接合工程にある。コレクタ層の裏面にコレクタ電極を形成するためには、素子部を途中まで形成した後にエミッタ側が支持基板の側となるように、素子を接合して素子構造の上下（基板から見た時のエミッタ層とコレクタ層の位置関係）を反転させることになる。接合前のコレクタ電極を除く素子部が形成された成長基板においては、昇温を必要とする様々な製造工程を経ているため、熱応力によって避けがたい基板反りが生じることが一般的である。 The problem in the manufacturing method described above lies in the bonding process with the support substrate. In order to form the collector electrode on the back surface of the collector layer, the elements are joined so that the emitter side becomes the support substrate side after the element portion is formed halfway, and the upper and lower sides of the element structure (emitter as viewed from the substrate). The positional relationship between the layer and the collector layer) is reversed. In a growth substrate on which an element portion excluding the collector electrode before bonding is formed, since it has undergone various manufacturing processes that require a temperature rise, it is common that substrate warpage is unavoidable due to thermal stress.
このような反りを有する成長基板全面を接合するためには、荷重を印加して反りを解消する必要がある。この接合時の荷重により、素子部に対して局所的に大きな圧力が加わり、素子の電気的特性劣化や長期信頼性の低下、最悪の場合には素子が破壊されることが懸念される。 In order to bond the entire growth substrate having such a warp, it is necessary to eliminate the warp by applying a load. Due to the load at the time of joining, there is a concern that a large pressure is locally applied to the element portion, and that the electric characteristics of the element are deteriorated, long-term reliability is deteriorated, and in the worst case, the element is destroyed.
また、構造由来の問題として放熱性の問題がある。ＨＢＴにおいては主にコレクタ層で発熱し、この熱は一般的に基板を介して放熱する。非特許文献１のＨＢＴ構造では、素子構造を反転させたことで、コレクタ層と支持基板との間にはベース層とエミッタ層が存在する。このため、コレクタ層で発生した熱は、ベース層およびエミッタ層を介して基板に放熱することになる。このような構成としているＨＢＴでは、エミッタ電極と基板間にＡｕからなる接地層を形成することで、エミッタから基板方向の放熱性の向上を図っている。 Moreover, there exists a problem of heat dissipation as a problem derived from a structure. In the HBT, heat is generated mainly in the collector layer, and this heat is generally dissipated through the substrate. In the HBT structure of Non-Patent Document 1, there is a base layer and an emitter layer between the collector layer and the support substrate by inverting the element structure. For this reason, the heat generated in the collector layer is dissipated to the substrate through the base layer and the emitter layer. In the HBT having such a configuration, a ground layer made of Au is formed between the emitter electrode and the substrate, thereby improving heat dissipation from the emitter to the substrate.
しかしながら、ＩｎＰ系ＨＢＴにおけるエミッタ層は、一般的にコレクタ層よりも面積が小さく、さらに、エミッタ電極との良好な電気的コンタクトを得るために、熱伝導率が極めて低いＩｎＧａxＡｓ1-xを含むことが一般的である。このため、エミッタ層の熱抵抗は非常に大きい。従って、Ａｕからなる接地層でエミッタ層と支持基板間の放熱性をいくら向上させても、熱抵抗が非常に大きいエミッタ層が放熱を妨げるために、素子全体としてみると放熱性は悪化する可能性がある。当然ながら、放熱性の悪化は素子内部温度の上昇をもたらすため、長期信頼性が低下してしまうこととなる。 However, the emitter layer in the InP-based HBT is generally smaller in area than the collector layer, and InGa x As 1-x with extremely low thermal conductivity is used in order to obtain good electrical contact with the emitter electrode. It is common to include. For this reason, the thermal resistance of the emitter layer is very large. Therefore, no matter how much the heat dissipation between the emitter layer and the support substrate is improved by the ground layer made of Au, the heat dissipation can be deteriorated as the whole element because the emitter layer having a very high thermal resistance prevents heat dissipation. There is sex. Naturally, the deterioration of the heat dissipation results in an increase in the internal temperature of the element, so that the long-term reliability is lowered.
以上に示したように、従来のＨＢＴにおけるベース・コレクタ間寄生容量の低減は、ベース抵抗やサブコレクタ抵抗の増大とトレードオフの関係にあり、サブコレクタ抵抗増大とのトレードオフを緩和させようとサブコレクタ層を厚膜化した場合は、素子の熱抵抗が増大してしまい長期信頼性の低下が懸念される。また、ベース抵抗やサブコレクタ抵抗とのトレードオフを解消するため、異なる基板上にＨＢＴ素子部を転写して素子構造を反転させ、コレクタ層上にコレクタ電極を直接形成した構造においては、転写工程での圧力による素子特性や長期信頼性の低下、熱抵抗増大による長期信頼性の低下が生じる可能性がある。これらのように、従来では、ベース・コレクタ間容量を削減しＩｎＰ系ＨＢＴの高周波特性を向上させることが困難であった。 As described above, the reduction of the base-collector parasitic capacitance in the conventional HBT is in a trade-off relationship with the increase of the base resistance and the sub-collector resistance, so that the trade-off with the increase of the sub-collector resistance is alleviated. When the subcollector layer is thickened, the thermal resistance of the element increases, and there is a concern about deterioration of long-term reliability. In order to eliminate the trade-off with the base resistance and sub-collector resistance, the transfer process is performed in a structure in which the HBT element portion is transferred onto a different substrate, the element structure is inverted, and the collector electrode is directly formed on the collector layer. There is a possibility that the device characteristics and long-term reliability may be deteriorated due to the pressure at low pressure, and the long-term reliability may be decreased due to increased thermal resistance. As described above, conventionally, it has been difficult to reduce the base-collector capacitance and improve the high-frequency characteristics of the InP-based HBT.
本発明は、以上のような問題点を解消するためになされたものであり、素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させることを目的とする。 The present invention has been made in order to solve the above-described problems, and does not decrease reliability such as deteriorating the heat dissipation of the element, and does not increase the base resistance or subcollector resistance. -The objective is to improve high-frequency characteristics by reducing parasitic capacitance between collectors.
本発明に係るヘテロ接合バイポーラトランジスタは、放熱基板の上に形成された化合物半導体からなるコレクタ層と、コレクタ層の上に形成された化合物半導体からなるベース層と、ベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層の上に形成されたエミッタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、放熱基板とコレクタ層との間に配置されてコレクタ層に電流を印加するための電流印加構造とを備え、平面視でコレクタ層とベース層とは同一の面積とされて平面視で重なって形成され、電流印加構造は、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成され、エミッタ層は、平面視で電流印加構造より小さい面積で電流印加構造の内側に形成されている。 A heterojunction bipolar transistor according to the present invention is formed on a collector layer made of a compound semiconductor formed on a heat dissipation substrate, a base layer made of a compound semiconductor formed on the collector layer, and a base layer An emitter layer made of a compound semiconductor different from the base layer, an emitter electrode formed on the emitter layer, a base electrode formed on the base layer around the emitter layer, and between the heat dissipation substrate and the collector layer And a current applying structure for applying a current to the collector layer, the collector layer and the base layer having the same area in plan view are formed to overlap each other in plan view, and the current applying structure is planar It is formed inside the collector layer with an area smaller than that of the collector layer when viewed, and the emitter layer is formed inside the current application structure with an area smaller than that of the current application structure when seen in plan view. .
上記ヘテロ接合バイポーラトランジスタにおいて、電流印加構造は、コレクタ電極であり、コレクタ電極は、放熱基板に接して形成されていればよい。 In the heterojunction bipolar transistor, the current application structure is a collector electrode, and the collector electrode may be formed in contact with the heat dissipation substrate.
上記ヘテロ接合バイポーラトランジスタにおいて、電流印加構造は、サブコレクタ層であり、サブコレクタ層と放熱基板との間にサブコレクタ層および放熱基板に接して形成されたコレクタ電極を備えるようにしてもよい。 In the heterojunction bipolar transistor, the current application structure may be a subcollector layer, and a collector electrode formed in contact with the subcollector layer and the heat dissipation substrate may be provided between the subcollector layer and the heat dissipation substrate.
本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層をエミッタ形成層の上に形成する工程と、ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、コレクタ形成層の上にサブコレクタ層となる化合物半導体からなるサブコレクタ形成層を形成する工程と、サブコレクタ形成層の上に第１金属層を形成する工程と、放熱基板の上に第２金属層を形成する工程と、成長基板と放熱基板とを第１金属層と第２金属層とを接合することで貼り合わせる工程と、成長基板を除去する工程と、サブコレクタ形成層、コレクタ形成層、ベース形成層、およびエミッタ形成層をパターニングして、第１金属層の上に、サブコレクタ層、コレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、第２金属層および第１金属層をパターニングしてコレクタ電極を形成する工程と、エミッタ層の上にエミッタ電極を形成する工程と、エミッタ層の周囲のベース層の上にベース電極を形成する工程とを備え、平面視でコレクタ層とベース層とは同一の面積として平面視で重なる状態に形成し、サブコレクタ層は、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、エミッタ層は、平面視でサブコレクタ層より小さい面積でサブコレクタ層の内側に形成する。 The method of manufacturing a heterojunction bipolar transistor according to the present invention includes a step of forming an emitter forming layer made of a compound semiconductor to be an emitter layer on a growth substrate made of a compound semiconductor, and a base made of a compound semiconductor different from the emitter forming layer. Forming a base forming layer to be a layer on the emitter forming layer, forming a collector forming layer made of a compound semiconductor to be a collector layer on the base forming layer, and a subcollector layer on the collector forming layer Forming a subcollector forming layer made of a compound semiconductor to form, a step of forming a first metal layer on the subcollector forming layer, a step of forming a second metal layer on the heat dissipation substrate, and a growth substrate A step of bonding the first metal layer and the second metal layer to each other and a step of removing the growth substrate, and a subcollector type Patterning the layer, the collector forming layer, the base forming layer, and the emitter forming layer to form an element portion comprising a subcollector layer, a collector layer, a base layer, and an emitter layer on the first metal layer; Forming a collector electrode by patterning the second metal layer and the first metal layer; forming an emitter electrode on the emitter layer; and forming a base electrode on the base layer around the emitter layer The collector layer and the base layer have the same area in plan view and overlap with each other in plan view, and the subcollector layer is formed inside the collector layer with a smaller area than the collector layer in plan view. The layer is formed inside the subcollector layer with a smaller area than the subcollector layer in plan view.
また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層をエミッタ形成層の上に形成する工程と、ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、コレクタ形成層の上に第１金属層を形成する工程と、放熱基板の上に第２金属層を形成する工程と、成長基板と放熱基板とを第１金属層と第２金属層とを接合することで貼り合わせる工程と、成長基板を除去する工程と、コレクタ形成層、ベース形成層、およびエミッタ形成層をパターニングして、第１金属層の上にコレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、第２金属層および第１金属層をパターニングしてコレクタ電極を形成する工程と、エミッタ層の上にエミッタ電極を形成する工程と、エミッタ層の周囲のベース層の上にベース電極を形成する工程とを備え、平面視でコレクタ層とベース層とは同一の面積として平面視で重なる状態に形成し、コレクタ電極は、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、エミッタ層は、平面視でコレクタ電極より小さい面積でコレクタ電極の内側に形成する。 The method for manufacturing a heterojunction bipolar transistor according to the present invention includes a step of forming an emitter forming layer made of a compound semiconductor to be an emitter layer on a growth substrate made of a compound semiconductor, and a compound semiconductor different from the emitter forming layer. Forming a base forming layer to be a base layer on the emitter forming layer, forming a collector forming layer made of a compound semiconductor to be a collector layer on the base forming layer, and forming a first layer on the collector forming layer. A step of forming one metal layer, a step of forming a second metal layer on the heat dissipation substrate, and a step of bonding the growth substrate and the heat dissipation substrate by bonding the first metal layer and the second metal layer. Removing the growth substrate; and patterning the collector forming layer, the base forming layer, and the emitter forming layer to form a collector layer, a base layer on the first metal layer, A step of forming an element portion composed of an emitter layer, a step of patterning the second metal layer and the first metal layer to form a collector electrode, a step of forming an emitter electrode on the emitter layer, Forming a base electrode on the surrounding base layer, and the collector layer and the base layer are formed in the same area in plan view so as to overlap with each other in plan view. A small area is formed inside the collector layer, and the emitter layer is formed inside the collector electrode with a smaller area than the collector electrode in plan view.
以上説明したように、本発明によれば、放熱基板とコレクタ層との間に配置したサブコレクタ層またはコレクタ電極を、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、平面視でエミッタ層より大きい面積とし、コレクタ電極の内側にエミッタ層が配置される状態としたので、素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させるという優れた効果が得られる。 As described above, according to the present invention, the sub-collector layer or the collector electrode disposed between the heat dissipation substrate and the collector layer is formed on the inner side of the collector layer with a smaller area than the collector layer in plan view. Since the emitter layer is larger than the emitter layer and the emitter layer is placed inside the collector electrode, the base resistance and sub-collector resistance can be increased without degrading reliability, such as loss of heat dissipation of the element. In addition, an excellent effect of improving the high-frequency characteristics by reducing the parasitic capacitance between the base and the collector can be obtained.
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。このヘテロ接合バイポーラトランジスタは、まず、放熱基板１０１の上に形成された化合物半導体からなるコレクタ層１０２と、コレクタ層１０２の上に形成された化合物半導体からなるベース層１０３と、ベース層１０３の上に形成されたベース層１０３とは異なる化合物半導体からなるエミッタ層１０４とを備える。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a configuration of a heterojunction bipolar transistor according to an embodiment of the present invention. The heterojunction bipolar transistor includes a collector layer 102 made of a compound semiconductor formed on a heat dissipation substrate 101, a base layer 103 made of a compound semiconductor formed on the collector layer 102, and an upper surface of the base layer 103. And an emitter layer 104 made of a compound semiconductor different from the base layer 103 formed on the substrate.
また、このヘテロ接合バイポーラトランジスタは、エミッタ層１０４の上に形成されたエミッタ電極１１１と、エミッタ層１０４の周囲のベース層１０３の上に形成されたベース電極１１２とを備える。なお、実施の形態では、エミッタ層１０４の上にエミッタキャップ層１０５が形成され、エミッタキャップ層１０５の上にエミッタ電極１１１が形成されている。なお、エミッタキャップ層１０５を設けずに、エミッタ電極１１１をエミッタ層１０４の上に直接形成してもよい。 The heterojunction bipolar transistor includes an emitter electrode 111 formed on the emitter layer 104 and a base electrode 112 formed on the base layer 103 around the emitter layer 104. In the embodiment, the emitter cap layer 105 is formed on the emitter layer 104, and the emitter electrode 111 is formed on the emitter cap layer 105. Note that the emitter electrode 111 may be formed directly on the emitter layer 104 without providing the emitter cap layer 105.
また、放熱基板１０１とコレクタ層１０２との間に配置されてコレクタ層１０２に電流を印加するための電流印加構造となるサブコレクタ層１０６およびコレクタ電極１１３を備える。この例では、放熱基板１０１の上に接してコレクタ電極１１３が形成され、コレクタ電極１１３の上接してサブコレクタ層１０６が形成されている。また、サブコレクタ層１０６の上にコレクタ層１０２が接して形成されている。 Further, a sub-collector layer 106 and a collector electrode 113 which are disposed between the heat dissipation substrate 101 and the collector layer 102 and have a current application structure for applying a current to the collector layer 102 are provided. In this example, the collector electrode 113 is formed on the heat dissipation substrate 101 and the subcollector layer 106 is formed on the collector electrode 113. A collector layer 102 is formed on and in contact with the subcollector layer 106.
ここで、平面視でコレクタ層１０２とベース層１０３とは同一の面積とされて平面視で重なって形成されている。また、サブコレクタ層１０６は、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成されている。また、エミッタ層１０４は、平面視で、サブコレクタ層１０６より小さい面積でサブコレクタ層１０６の内側に形成されている。 Here, the collector layer 102 and the base layer 103 have the same area in plan view, and are overlapped in plan view. The subcollector layer 106 is formed inside the collector layer 102 with an area smaller than the collector layer 102 in plan view. The emitter layer 104 is formed inside the subcollector layer 106 with a smaller area than the subcollector layer 106 in plan view.
放熱基板１０１は、ＩｎＰより熱伝導率が高く、また、素子間の電気的な分離を容易にする観点より高抵抗なＩｎＰと同程度の絶縁性を有している材料から構成されていればよい。放熱基板１０１は、例えば、Ｓｉ、ＡｌＮ、ＧａＮ、ＳｉＣ、ダイヤモンドなどの材料から構成されていればよい。 If the heat dissipation substrate 101 is made of a material having higher thermal conductivity than InP and having the same level of insulation as InP, which has a high resistance from the viewpoint of facilitating electrical isolation between elements. Good. The heat dissipation substrate 101 only needs to be made of a material such as Si, AlN, GaN, SiC, or diamond.
サブコレクタ層１０６は、ｎ型不純物であるＳｉが高濃度にドープされたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）から構成されていればよい。また、コレクタ層１０２は、例えば、ｎ型不純物であるＳｉがドープされたＩｎＰ（ｎ−ＩｎＰ）から構成されていればよい。ベース層１０３は、例えば、ｐ型不純物であるＣが高濃度にドープされたＧａＡｓＳｂ（ｐ+−ＧａＡｓＳｂ）から構成されていればよい。エミッタ層１０４は、例えば、ｎ型不純物であるＳｉがドープされたＩｎＰ（ｎ−ＩｎＰ）から構成されていればよい。また、エミッタキャップ層１０５は、ｎ型不純物であるＳｉが高濃度にドープされたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）から構成されていればよい。 The subcollector layer 106 only needs to be made of InGaAs (n + -InGaAs) doped with Si, which is an n-type impurity, at a high concentration. Further, the collector layer 102 may be made of, for example, InP (n-InP) doped with Si that is an n-type impurity. The base layer 103 may be made of, for example, GaAsSb (p + -GaAsSb) doped with C, which is a p-type impurity, at a high concentration. The emitter layer 104 may be made of, for example, InP (n-InP) doped with Si that is an n-type impurity. The emitter cap layer 105 only needs to be made of InGaAs (n + -InGaAs) doped with Si, which is an n-type impurity, at a high concentration.
上述した実施の形態におけるＨＢＴによれば、コレクタ層１０２の下に接するサブコレクタ層１０６は、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成されているので、ベース層１０３の面積を小さくすることなく、言い換えると、ベース電極１１２の形成面積を小さくすることがなく、ベース抵抗を増大させることなくベース・コレクタ間容量を低減することができる。 According to the HBT in the above-described embodiment, the subcollector layer 106 in contact with the collector layer 102 is formed on the inner side of the collector layer 102 in an area smaller than the collector layer 102 in plan view. The base-collector capacitance can be reduced without reducing the area, in other words, without reducing the formation area of the base electrode 112 and without increasing the base resistance.
また、サブコレクタ層１０６内の電流経路は、コレクタ電極１１３の側からコレクタ層１０２の側へ、放熱基板１０１に対して垂直方向となる。従って、サブコレクタ層１０６の面積を小さくしても、サブコレクタ層１０６厚を十分に薄くすることで、サブコレクタ抵抗を低く抑えることができる。また、エミッタ層１０４は、平面視で、サブコレクタ層１０６より小さい面積でサブコレクタ層１０６の内側に形成されているようにしたので、エミッタ層１０４から注入された電子の流れを妨げることはない。 The current path in the subcollector layer 106 is perpendicular to the heat dissipation substrate 101 from the collector electrode 113 side to the collector layer 102 side. Therefore, even if the area of the subcollector layer 106 is reduced, the subcollector resistance can be kept low by sufficiently reducing the thickness of the subcollector layer 106. In addition, since the emitter layer 104 is formed inside the subcollector layer 106 in an area smaller than the subcollector layer 106 in a plan view, the flow of electrons injected from the emitter layer 104 is not hindered. .
また、サブコレクタ層１０６の直下は、熱伝導率が高いコレクタ電極１１３および放熱基板１０１で構成されており、ＩｎＰ基板上のＨＢＴや非特許文献１の構造と比較して、放熱性が向上する。このように、実施の形態によれば、素子温度上昇による長期信頼性の低下が生じることを防ぐことができる。 Further, immediately below the subcollector layer 106 is constituted by a collector electrode 113 having a high thermal conductivity and a heat dissipation substrate 101, and heat dissipation is improved as compared with the HBT on the InP substrate and the structure of Non-Patent Document 1. . As described above, according to the embodiment, it is possible to prevent a decrease in long-term reliability due to an increase in element temperature.
また、後述するように、実施の形態におけるヘテロ接合バイポーラトランジスタは、素子部の構造を形成してから貼り合わせをするなどの素子部に対する局所的な過大圧力の印加などがなく製造可能である。 Further, as will be described later, the heterojunction bipolar transistor in the embodiment can be manufactured without applying a local excessive pressure to the element part such as bonding after forming the structure of the element part.
上述したように、実施の形態によれば、ベース抵抗やサブコレクタ抵抗、熱抵抗を増大させることなくベース・コレクタ間寄生容量を低減することができ、高周波特性を向上させることができる。 As described above, according to the embodiment, the base-collector parasitic capacitance can be reduced without increasing the base resistance, the subcollector resistance, and the thermal resistance, and the high-frequency characteristics can be improved.
次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法について、図２Ａ〜図２Ｍを用いて説明する。図２Ａ〜図２Ｍは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 Next, a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2M. 2A to 2M are cross-sectional views showing states in respective steps for explaining a method of manufacturing a heterojunction bipolar transistor in the embodiment of the present invention.
まず、図２Ａに示すように、化合物半導体であるＩｎＰからなる成長基板２０１の上に、ｎ+−ＩｎＧａＡｓからなるエミッタキャップ形成層２０５，ｎ−ＩｎＰからなるエミッタ形成層２０４、ｐ+−ＧａＡｓＳｂからなるベース形成層２０３、ｎ−ＩｎＰからなるコレクタ形成層２０２、ｎ+−ＩｎＧａＡｓからなるサブコレクタ形成層２０６を順次に形成する。これらは、よく知られた有機金属気相成長法や分子線エピタキシー法により、エピタキシャル成長することで形成すればよい。各半導体層は、ＩｎＰからなる成長基板２０１の上にエピタキシャル成長するので、転位や欠陥などの少ない良好な結晶性を得ることができる。 First, as shown in FIG. 2A, an emitter cap forming layer 205 made of n + -InGaAs, an emitter forming layer 204 made of n-InP, and a p + -GaAsSb on a growth substrate 201 made of InP which is a compound semiconductor. A base forming layer 203, a collector forming layer 202 made of n-InP, and a sub-collector forming layer 206 made of n + -InGaAs are sequentially formed. These may be formed by epitaxial growth by a well-known metal organic chemical vapor deposition method or molecular beam epitaxy method. Since each semiconductor layer is epitaxially grown on the growth substrate 201 made of InP, good crystallinity with few dislocations and defects can be obtained.
次に、図２Ｂに示すように、サブコレクタ形成層２０６の上に第１金属層２１３ａを形成する。第１金属層２１３ａは、サブコレクタ形成層２０６の側のＴｉ層と、この上に形成されたＡｕ層とから構成すればよい。また、第１金属層２１３ａは、サブコレクタ形成層２０６の側のＭｏ層と、この上に形成されたＡｕ層とから構成してもよい。いずれも、よく知られた真空蒸着法やスパッタ法により堆積して形成すればよい。ＴｉやＭｏは、ＩｎＧａＡｓなどの化合物半導体との間で良好な電気的コンタクトが得られる。 Next, as shown in FIG. 2B, a first metal layer 213 a is formed on the subcollector formation layer 206. The first metal layer 213a may be composed of a Ti layer on the subcollector formation layer 206 side and an Au layer formed thereon. The first metal layer 213a may be composed of a Mo layer on the subcollector formation layer 206 side and an Au layer formed thereon. Any of these may be deposited and formed by a well-known vacuum deposition method or sputtering method. Ti and Mo can provide good electrical contact with a compound semiconductor such as InGaAs.
次に、図２Ｃに示すように、放熱基板１０１の上に第２金属層２１３ｂを形成する。第２金属層２１３ｂは、放熱基板１０１の側のＴｉ層と、この上に形成されたＡｕ層とから構成すればよい。また、第２金属層２１３ｂは、放熱基板１０１の側のＭｏ層と、この上に形成されたＡｕ層とから構成してもよい。いずれも、よく知られた真空蒸着法やスパッタ法により堆積して形成すればよい。 Next, as illustrated in FIG. 2C, the second metal layer 213 b is formed on the heat dissipation substrate 101. The second metal layer 213b may be composed of a Ti layer on the heat dissipation substrate 101 side and an Au layer formed thereon. The second metal layer 213b may be composed of a Mo layer on the heat dissipation substrate 101 side and an Au layer formed thereon. Any of these may be deposited and formed by a well-known vacuum deposition method or sputtering method.
次に、図２Ｄに示すように、成長基板２０１と放熱基板１０１とを第１金属層２１３ａと第２金属層２１３ｂとを接合することで貼り合わせる。この貼り合わせにより、第１金属層２１３ａと第２金属層２１３ｂとを一体としてコレクタ電極形成層２１３とする。 Next, as shown in FIG. 2D, the growth substrate 201 and the heat dissipation substrate 101 are bonded together by bonding the first metal layer 213a and the second metal layer 213b. By this bonding, the first metal layer 213a and the second metal layer 213b are integrated into a collector electrode forming layer 213.
例えば、表面活性化接合法や原子拡散接合法を用いて接合すればよい。いずれの方法もＩｎＰ系ＨＢＴの最大プロセス温度（４００℃）以下の接合温度で接合することが可能である。このため、接合工程で生じる温度負荷による素子形成層の結晶性劣化が生じることを抑制できる。また、接合面は、いずれもヤング率が低いＡｕ層から構成されており、表面の凹凸などが容易に平坦化される。また、金は酸化されないため、表面に自然酸化層が形成されることがない。これらのため、上述した接合に過大な圧力を加える必要が無く、容易に接合が可能である。 For example, bonding may be performed using a surface activated bonding method or an atomic diffusion bonding method. Either method can be bonded at a bonding temperature lower than the maximum process temperature (400 ° C.) of InP-based HBT. For this reason, it can suppress that the crystallinity deterioration of the element formation layer by the temperature load which arises in a joining process arises. In addition, the bonding surfaces are each composed of an Au layer having a low Young's modulus, and the unevenness on the surface is easily flattened. Further, since gold is not oxidized, a natural oxide layer is not formed on the surface. For these reasons, it is not necessary to apply an excessive pressure to the above-described joining, and the joining can be easily performed.
次に、成長基板２０１を除去し、図２Ｅに示すように、エミッタキャップ形成層２０５の上面を露出させる。例えば、研削研磨などにより成長基板２０１をある程度薄層化した後、塩酸系のエッチャントを用いたウエットエッチングにより除去すればよい。よく知られているように、塩酸系のエッチャントでは、ＩｎＧａＡｓがほとんどエッチングされず、エミッタキャップ形成層２０５に対して成長基板２０１を選択的に除去できる。上述した成長基板２０１除去のウエットエッチングは、エミッタキャップ形成層２０５の上面が露出した時点で停止する。 Next, the growth substrate 201 is removed, and the upper surface of the emitter cap formation layer 205 is exposed as shown in FIG. 2E. For example, the growth substrate 201 may be thinned to some extent by grinding and polishing, and then removed by wet etching using a hydrochloric acid-based etchant. As is well known, in a hydrochloric acid etchant, InGaAs is hardly etched, and the growth substrate 201 can be selectively removed with respect to the emitter cap formation layer 205. The above-described wet etching for removing the growth substrate 201 is stopped when the upper surface of the emitter cap formation layer 205 is exposed.
次に、サブコレクタ形成層２０６、コレクタ形成層２０２、ベース形成層２０３、エミッタ形成層２０４、エミッタキャップ形成層２０５をパターニングし、コレクタ電極形成層２１３（第１金属層２１３ａ）の上に、サブコレクタ層１０６、コレクタ層１０２、ベース層１０３、およびエミッタ層１０４からなる素子部を形成する。 Next, the sub-collector formation layer 206, the collector formation layer 202, the base formation layer 203, the emitter formation layer 204, and the emitter cap formation layer 205 are patterned, and the sub-collector formation layer 206, the collector formation layer 202, the emitter formation layer 204, and the emitter cap formation layer 205 are formed on the collector electrode formation layer 213 (first metal layer 213a). An element portion including the collector layer 106, the collector layer 102, the base layer 103, and the emitter layer 104 is formed.
まず、エミッタキャップ形成層２０５の上に、エミッタ電極１１１を形成する。例えば、まず、公知のフォトリソグラフィー技術により電極形成領域が開口したレジストパターンを形成する。次に、形成したレジストパターンの上より、公知の電子ビーム蒸着法によりＭｏを堆積してＭｏ層を形成し、次いで、公知のスパッタ法によりＷを堆積してＷ層を形成する。次に、先に形成してあるレジストパターンを除去（リフトオフ）する。これにより、電極形成領域以外の金属層はレジストパターンと共に除去され、電極形成領域にＭｏ層およびＷ層が積層したエミッタ電極１１１が形成される。 First, the emitter electrode 111 is formed on the emitter cap formation layer 205. For example, first, a resist pattern having an electrode formation region opened is formed by a known photolithography technique. Next, Mo is deposited on the formed resist pattern by a known electron beam evaporation method to form a Mo layer, and then W is deposited by a known sputtering method to form a W layer. Next, the previously formed resist pattern is removed (lifted off). Thereby, the metal layer other than the electrode formation region is removed together with the resist pattern, and the emitter electrode 111 in which the Mo layer and the W layer are laminated in the electrode formation region is formed.
次に、形成したエミッタ電極１１１をマスクパターンとしてエミッタキャップ形成層２０５およびエミッタ形成層２０４をエッチングしてパターニングすることで、エミッタ層１０４およびエミッタキャップ層１０５を形成する。例えば、クエン酸系エッチャントを用いたウエットエッチングによりエミッタキャップ形成層２０５をエッチングすることで、エミッタキャップ層１０５を形成する。クエン酸系エッチャントは、ＩｎＰをほとんどエッチングしないため、上記エッチングはエミッタ形成層２０４で停止する。次いで、塩酸系エッチャントを用いたウエットエッチングによりエミッタ形成層２０４をエッチングすることで、エミッタ層１０４を形成する。塩酸系エッチャントは、ＧａＡｓＳｂをほとんどエッチングしないため、上記エッチングはベース形成層２０３で停止する。 Next, the emitter cap formation layer 205 and the emitter formation layer 204 are etched and patterned using the formed emitter electrode 111 as a mask pattern, whereby the emitter layer 104 and the emitter cap layer 105 are formed. For example, the emitter cap layer 105 is formed by etching the emitter cap formation layer 205 by wet etching using a citric acid-based etchant. Since the citric acid-based etchant hardly etches InP, the etching stops at the emitter formation layer 204. Next, the emitter layer 104 is formed by etching the emitter formation layer 204 by wet etching using a hydrochloric acid-based etchant. Since the hydrochloric acid etchant hardly etches GaAsSb, the etching stops at the base formation layer 203.
次に、エミッタ層１０４およびエミッタキャップ層１０５によるエミッタメサ周囲のベース形成層２０３上の所定領域にベース電極１１２を形成する。例えば、公知のフォトリソグラフィー技術により電極形成領域が開口したレジストパターンを形成する。次に、形成したレジストパターンの上より、スパッタ法や蒸着法などにより、Ａｕを堆積してＡｕ層を形成し、次いでＰｔを堆積してＰｔ層を形成し、次いでＴｉを堆積してＴｉ層を形成し、次いでＰｔを堆積してＰｔ層を形成する。次に、先に形成してあるレジストパターンを除去（リフトオフ）する。これにより、電極形成領域以外の各金属層はレジストパターンと共に除去され、電極形成領域にＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極１１２が形成される。 Next, the base electrode 112 is formed in a predetermined region on the base formation layer 203 around the emitter mesa by the emitter layer 104 and the emitter cap layer 105. For example, a resist pattern having an electrode formation region opened is formed by a known photolithography technique. Next, Au is deposited on the formed resist pattern by sputtering or vapor deposition to form an Au layer, then Pt is deposited to form a Pt layer, and then Ti is deposited to form a Ti layer. And then deposit Pt to form a Pt layer. Next, the previously formed resist pattern is removed (lifted off). Thereby, each metal layer other than the electrode formation region is removed together with the resist pattern, and the base electrode 112 made of Pt / Ti / Pt / Au is formed in the electrode formation region.
次に、公知のリソグラフィー技術によりベース形成領域を覆うマスクパターンを形成し、このマスクパターンをマスクにしてベース形成層２０３、コレクタ形成層２０２をエッチング（パターニング）することで、コレクタ層１０２、ベース層１０３を形成する。 Next, a mask pattern that covers the base formation region is formed by a known lithography technique, and the base formation layer 203 and the collector formation layer 202 are etched (patterned) using the mask pattern as a mask. 103 is formed.
前述同様に、クエン酸系エッチャントを用いたウエットエッチングによりベース形成層２０３をエッチングすることで、ベース層１０３を形成する。クエン酸系エッチャントは、ＩｎＰをほとんどエッチングしないため、上記エッチングはコレクタ形成層２０２で停止する。 Similarly to the above, the base layer 103 is formed by etching the base formation layer 203 by wet etching using a citric acid-based etchant. Since the citric acid-based etchant hardly etches InP, the etching stops at the collector formation layer 202.
次に、塩酸系エッチャントを用いたウエットエッチングによりコレクタ形成層２０２をエッチングすることで、コレクタ層１０２を形成する。塩酸系エッチャントは、ＩｎＧａＡｓをほとんどエッチングしないため、上記エッチングはサブコレクタ形成層２０６で停止する。 Next, the collector formation layer 202 is formed by etching the collector formation layer 202 by wet etching using a hydrochloric acid-based etchant. Since the hydrochloric acid etchant hardly etches InGaAs, the etching stops at the subcollector formation layer 206.
以上のことにより、図２Ｆに示すように、サブコレクタ形成層２０６の上に、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部が得られる。 As described above, as shown in FIG. 2F, an element portion including the collector layer 102, the base layer 103, the emitter layer 104, the emitter electrode 111, and the base electrode 112 is obtained on the subcollector formation layer 206.
次に、第２金属層２１３ｂおよび第１金属層２１３ａによるコレクタ電極形成層２１３をパターニングしてコレクタ電極１１３を形成する。 Next, the collector electrode 113 is formed by patterning the collector electrode formation layer 213 by the second metal layer 213b and the first metal layer 213a.
まず、図２Ｇに示すように、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部、およびこの周囲のサブコレクタ形成層２０６上を覆う第１保護層２２１を形成する。第１保護層２２１は、例えば、ＳｉＮ、ＳｉＯ2などの絶縁材料から構成すればよい。例えば、公知の化学気相成長（ＣＶＤ）法により上記絶縁材料を堆積することで、第１保護層２２１を形成すればよい。 First, as shown in FIG. 2G, the first protective layer 221 covering the element portion including the collector layer 102, the base layer 103, the emitter layer 104, the emitter electrode 111, and the base electrode 112, and the surrounding sub-collector formation layer 206 is provided. Form. The first protective layer 221 may be made of an insulating material such as SiN or SiO 2 , for example. For example, the first protective layer 221 may be formed by depositing the insulating material by a known chemical vapor deposition (CVD) method.
次に、図２Ｈに示すように、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部をマスクするレジストパターン２２２を、第１保護層２２１の上に形成する。よく知られたフォトリソグラフィー技術によりレジストパターン２２２を形成すればよい。 Next, as shown in FIG. 2H, a resist pattern 222 is formed on the first protective layer 221 to mask the element portion including the collector layer 102, the base layer 103, the emitter layer 104, the emitter electrode 111, and the base electrode 112. To do. The resist pattern 222 may be formed by a well-known photolithography technique.
次に、レジストパターン２２２をマスクとして第１保護層２２１を選択的にエッチングすることで、図２Ｉに示すように、パターニングした第１保護層２２１ａを得る。例えば、ＳＦ6をエッチングガスとして用いたリアクティブイオンエッチングを用いればよい。このドライエッチングによれば、ＩｎＧａＡｓがほとんどエッチングされないため、サブコレクタ形成層２０６に対して第１保護層２２１を選択的にエッチングして第１保護層２２１ａとすることができる。 Next, the first protective layer 221 is selectively etched using the resist pattern 222 as a mask to obtain a patterned first protective layer 221a as shown in FIG. 2I. For example, reactive ion etching using SF 6 as an etching gas may be used. According to this dry etching, since InGaAs is hardly etched, the first protective layer 221 can be selectively etched with respect to the subcollector formation layer 206 to form the first protective layer 221a.
引き続き、クエン酸系エッチャントを用いたウエットエッチングにより、サブコレクタ形成層２０６のパターニングを実施し、図２Ｊに示すように、サブコレクタ層１０６を形成する。クエン酸系エッチャントは、ＩｎＰ，絶縁材料をほとんどエッチングしないため、第１保護層２２１ａおよびコレクタ層１０２をエッチングすることがない。また、ＩｎＧａＡｓに対するクエン酸系エッチャントのエッチングレートは２〜４ｎｍ／ｓｅｃと比較的低いため、精密に横方向（基板平面方向）のエッチング量、言い換えると、サブコレクタ層１０６の横方向寸法（面積）を精密に制御することができる。 Subsequently, the subcollector formation layer 206 is patterned by wet etching using a citric acid-based etchant to form the subcollector layer 106 as shown in FIG. 2J. Since the citric acid-based etchant hardly etches InP and the insulating material, the first protective layer 221a and the collector layer 102 are not etched. Further, since the etching rate of the citrate-based etchant for InGaAs is relatively low at 2 to 4 nm / sec, the etching amount in the lateral direction (substrate plane direction) is precisely measured, in other words, the lateral dimension (area) of the subcollector layer 106. Can be precisely controlled.
ここで、前述したように、サブコレクタ層１０６を、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成することが重要である。また、サブコレクタ層１０６を、平面視でエミッタ層１０４より大きい面積とし、サブコレクタ層１０６の内側にエミッタ層１０４が配置される状態とすることが重要である。 Here, as described above, it is important to form the sub-collector layer 106 inside the collector layer 102 with an area smaller than the collector layer 102 in a plan view. In addition, it is important that the subcollector layer 106 has a larger area than the emitter layer 104 in a plan view, and the emitter layer 104 is disposed inside the subcollector layer 106.
次に、レジストパターン２２２を除去した後、図２Ｋに示すように、サブコレクタ層１０６、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部、およびこの周囲のコレクタ電極形成層２１３上を覆う第２保護層２２３を形成する。素子部においては、既に形成されている第１保護層２２１の上に第２保護層２２３を形成する。第２保護層２２３は、例えば、ＳｉＮ、ＳｉＯ2などの絶縁材料から構成すればよい。例えば、ＣＶＤ法により上記絶縁材料を堆積することで、第２保護層２２３を形成すればよい。 Next, after removing the resist pattern 222, as shown in FIG. 2K, the element portion including the sub-collector layer 106, the collector layer 102, the base layer 103, the emitter layer 104, the emitter electrode 111, and the base electrode 112, and the periphery thereof A second protective layer 223 covering the collector electrode forming layer 213 is formed. In the element portion, the second protective layer 223 is formed on the already formed first protective layer 221. The second protective layer 223 may be made of an insulating material such as SiN or SiO 2 . For example, the second protective layer 223 may be formed by depositing the insulating material by a CVD method.
次に、例えば、ＳＦ6をエッチングガスとして用いたリアクティブイオンエッチングにより、第２保護層２２３をエッチングしてパターニングし、図２Ｌに示すように、第２保護層２２３ａを形成する。このエッチングでは、少なくとも素子部周囲の第１金属層２１３上面を露出させる。このエッチングにおいて第１保護層２２１ａが残るような厚さに第１保護層２２１が形成されているとよい。第１保護層２２１ａが残ることで、例えば、エミッタ電極１１１の上面、ベース電極１１２の上面、サブコレクタ層１０６の側面などが保護された状態が維持できる。 Next, for example, by reactive ion etching using SF 6 as an etching gas, the second protective layer 223 is etched and patterned to form a second protective layer 223a as shown in FIG. 2L. In this etching, at least the upper surface of the first metal layer 213 around the element portion is exposed. The first protective layer 221 may be formed to a thickness such that the first protective layer 221a remains in this etching. By leaving the first protective layer 221a, for example, the upper surface of the emitter electrode 111, the upper surface of the base electrode 112, the side surface of the subcollector layer 106, and the like can be maintained.
次に、第１保護層２２１ａおよび第２保護層２２３ａをマスクとしてコレクタ電極形成層２１３をエッチングすることで、図２Ｍに示すように、コレクタ電極１１３を形成する。実施の形態では、コレクタ電極形成層２１３が、Ｔｉ層、Ａｕ層、Ａｕ層、Ｔｉ層の積層構造となっている。Ｔｉ層は、フッ素系のエッチャント（フッ化水素酸水溶液）を用いたウエットエッチングによりエッチングすればよい。また、Ａｕ層は、ヨウ素系のエッチャント（ヨウ素，ヨウ化アンモニウム，水，エタノールからなるエッチング液）を用いたウエットエッチングによりエッチングすればよい。 Next, the collector electrode 113 is formed as shown in FIG. 2M by etching the collector electrode forming layer 213 using the first protective layer 221a and the second protective layer 223a as a mask. In the embodiment, the collector electrode formation layer 213 has a laminated structure of a Ti layer, an Au layer, an Au layer, and a Ti layer. The Ti layer may be etched by wet etching using a fluorine-based etchant (hydrofluoric acid aqueous solution). Further, the Au layer may be etched by wet etching using an iodine-based etchant (an etching solution made of iodine, ammonium iodide, water, and ethanol).
フッ素系のエッチャントでは、ＳｉＮから構成した第１保護層２２１ａ、第２保護層２２３ａが少なからずエッチングされる。しかし、エッチャントの組成によってはＴｉとＳｉＮのエッチング選択比を１０以上と比較的大きくすることができるので、Ｔｉ層のエッチングの際に第１保護層２２１ａ、第２保護層２２３ａが完全に除去されることはない。 In the fluorine-based etchant, the first protective layer 221a and the second protective layer 223a made of SiN are etched to some extent. However, since the etching selectivity of Ti and SiN can be made relatively large to 10 or more depending on the composition of the etchant, the first protective layer 221a and the second protective layer 223a are completely removed when the Ti layer is etched. Never happen.
また、ヨウ素系のエッチャントでは、ＳｉＮはほとんどエッチングされず、Ａｕのみを選択的にエッチングすることができる。素子部は全て第１保護層２２１ａ、第２保護層２２３ａにより被覆されているため、上述したコレクタ電極１１３の形成において、素子部がエッチャントによりダメージを受けることない。 Further, with an iodine-based etchant, SiN is hardly etched, and only Au can be selectively etched. Since all the element portions are covered with the first protective layer 221a and the second protective layer 223a, the element portion is not damaged by the etchant in the formation of the collector electrode 113 described above.
ところで、上述では、サブコレクタ層を用いる構成としたが、サブコレクタ層を用いずに、コレクタ層に直接コレクタ電極が接して形成されているようにしてもよい。この場合、電流印加構造としてのコレクタ電極が、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成され、また、エミッタが、平面視でコレクタ電極より小さい面積でコレクタ電極の内側に形成されているようにすればよい。 In the above description, the subcollector layer is used. However, the collector electrode may be formed in direct contact with the collector layer without using the subcollector layer. In this case, the collector electrode as a current application structure is formed inside the collector layer with a smaller area than the collector layer in plan view, and the emitter is formed inside the collector electrode with a smaller area than the collector electrode in plan view. You should make it.
また、この場合、前述したサブコレクタ形成層２０６を形成せず、第１金属層２１３ａをコレクタ形成層２０２の上に接して形成し、この状態で、成長基板２０１と放熱基板１０１とを第１金属層２１３ａと第２金属層２１３ｂとを接合することで貼り合わせ、放熱基板１０１とコレクタ形成層２０２との間に、コレクタ電極形成層２１３が配置される状態とすればよい。また、コレクタ電極形成層２１３をパターニングしてコレクタ電極を形成するときに、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成し、平面視でエミッタ層１０４より大きい面積とし、コレクタ電極の内側にエミッタ層１０４が配置される状態とする。 In this case, the above-described subcollector formation layer 206 is not formed, and the first metal layer 213a is formed on and in contact with the collector formation layer 202. In this state, the growth substrate 201 and the heat dissipation substrate 101 are formed with the first metal layer 213a. The metal layer 213a and the second metal layer 213b may be bonded to each other so that the collector electrode formation layer 213 is disposed between the heat dissipation substrate 101 and the collector formation layer 202. Further, when the collector electrode is formed by patterning the collector electrode formation layer 213, the collector electrode 102 is formed inside the collector layer 102 with a smaller area than the collector layer 102 in plan view, and larger than the emitter layer 104 in plan view. The emitter layer 104 is placed inside the electrode.
以上に説明したように、本発明では、サブコレクタ層またはコレクタ電極を、放熱基板とコレクタ層との間に配置し、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、平面視でエミッタ層より大きい面積とし、コレクタ電極の内側にエミッタ層が配置される状態とした。この結果、本発明によれば、素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させることができる。 As described above, in the present invention, the sub-collector layer or the collector electrode is disposed between the heat dissipation substrate and the collector layer, and is formed inside the collector layer with a smaller area than the collector layer in plan view. The area is larger than the emitter layer, and the emitter layer is disposed inside the collector electrode. As a result, according to the present invention, the parasitic capacitance between the base and the collector is reduced without reducing the reliability such as impairing the heat dissipation of the element, and without increasing the base resistance or the subcollector resistance. Can be improved.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、超高速集積回路を実現する上で有望なｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴについて詳細に述べたが、これに限るものではなく、同様な効果は、他のＨＢＴに対しても有効である。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the above description, an npn-type InP / GaAsSb-based HBT that is promising for realizing an ultra-high-speed integrated circuit has been described in detail. However, the present invention is not limited to this, and the same effect is effective for other HBTs. It is.
１０１…放熱基板、１０２…コレクタ層、１０３…ベース層、１０４…エミッタ層、１０５…エミッタキャップ層、１０６…サブコレクタ層、１１１…エミッタ電極、１１２…ベース電極、１１３…コレクタ電極。 DESCRIPTION OF SYMBOLS 101 ... Heat dissipation board, 102 ... Collector layer, 103 ... Base layer, 104 ... Emitter layer, 105 ... Emitter cap layer, 106 ... Subcollector layer, 111 ... Emitter electrode, 112 ... Base electrode, 113 ... Collector electrode
Claims (5)
前記コレクタ層の上に形成された化合物半導体からなるベース層と、
前記ベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
前記エミッタ層の上に形成されたエミッタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記放熱基板と前記コレクタ層との間に配置されて前記コレクタ層に電流を印加するための電流印加構造と
を備え、
平面視で前記コレクタ層と前記ベース層とは同一の面積とされて平面視で重なって形成され、
前記電流印加構造は、平面視で前記コレクタ層より小さい面積で前記コレクタ層の内側に形成され、
前記エミッタ層は、平面視で前記電流印加構造より小さい面積で前記電流印加構造の内側に形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 A collector layer made of a compound semiconductor formed on a heat dissipation substrate;
A base layer made of a compound semiconductor formed on the collector layer;
An emitter layer made of a compound semiconductor different from the base layer formed on the base layer;
An emitter electrode formed on the emitter layer;
A base electrode formed on the base layer around the emitter layer;
A current application structure disposed between the heat dissipation substrate and the collector layer for applying a current to the collector layer;
The collector layer and the base layer in the plan view are formed to have the same area and overlap in the plan view,
The current application structure is formed inside the collector layer with a smaller area than the collector layer in plan view,
The heterojunction bipolar transistor, wherein the emitter layer is formed inside the current application structure with a smaller area than the current application structure in plan view.
前記電流印加構造は、コレクタ電極であり、
前記コレクタ電極は、前記放熱基板に接して形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1, wherein
The current application structure is a collector electrode;
The heterojunction bipolar transistor, wherein the collector electrode is formed in contact with the heat dissipation substrate.
前記電流印加構造は、サブコレクタ層であり、
前記サブコレクタ層と前記放熱基板との間に前記サブコレクタ層および前記放熱基板に接して形成されたコレクタ電極を備える
ことを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1, wherein
The current application structure is a sub-collector layer;
A heterojunction bipolar transistor comprising a collector electrode formed in contact with the subcollector layer and the heat dissipation substrate between the subcollector layer and the heat dissipation substrate.
前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成する工程と、
前記ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、
前記コレクタ形成層の上にサブコレクタ層となる化合物半導体からなるサブコレクタ形成層を形成する工程と、
前記サブコレクタ形成層の上に第１金属層を形成する工程と、
放熱基板の上に第２金属層を形成する工程と、
前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる工程と、
前記成長基板を除去する工程と、
前記サブコレクタ形成層、前記コレクタ形成層、前記ベース形成層、および前記エミッタ形成層をパターニングして、前記第１金属層の上に、サブコレクタ層、コレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、
前記第２金属層および前記第１金属層をパターニングしてコレクタ電極を形成する工程と、
前記エミッタ層の上にエミッタ電極を形成する工程と、
前記エミッタ層の周囲の前記ベース層の上にベース電極を形成する工程と
を備え、
平面視で前記コレクタ層と前記ベース層とは同一の面積として平面視で重なる状態に形成し、
前記サブコレクタ層は、平面視で前記コレクタ層より小さい面積で前記コレクタ層の内側に形成し、
前記エミッタ層は、平面視で前記サブコレクタ層より小さい面積で前記サブコレクタ層の内側に形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 Forming an emitter forming layer made of a compound semiconductor to be an emitter layer on a growth substrate made of a compound semiconductor;
Forming a base forming layer, which is a base layer made of a compound semiconductor different from the emitter forming layer, on the emitter forming layer;
Forming a collector forming layer made of a compound semiconductor to be a collector layer on the base forming layer;
Forming a subcollector forming layer made of a compound semiconductor to be a subcollector layer on the collector forming layer;
Forming a first metal layer on the subcollector forming layer;
Forming a second metal layer on the heat dissipation substrate;
Bonding the growth substrate and the heat dissipation substrate by bonding the first metal layer and the second metal layer;
Removing the growth substrate;
The subcollector forming layer, the collector forming layer, the base forming layer, and the emitter forming layer are patterned to form a subcollector layer, a collector layer, a base layer, and an emitter layer on the first metal layer. Forming an element portion;
Patterning the second metal layer and the first metal layer to form a collector electrode;
Forming an emitter electrode on the emitter layer;
Forming a base electrode on the base layer around the emitter layer, and
The collector layer and the base layer in plan view are formed in the same area and overlap in plan view,
The sub-collector layer is formed inside the collector layer with a smaller area than the collector layer in plan view,
The method of manufacturing a heterojunction bipolar transistor, wherein the emitter layer is formed inside the subcollector layer with a smaller area than the subcollector layer in plan view.
前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成する工程と、
前記ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、
前記コレクタ形成層の上に第１金属層を形成する工程と、
放熱基板の上に第２金属層を形成する工程と、
前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる工程と、
前記成長基板を除去する工程と、
前記コレクタ形成層、前記ベース形成層、および前記エミッタ形成層をパターニングして、前記第１金属層の上にコレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、
前記第２金属層および前記第１金属層をパターニングしてコレクタ電極を形成する工程と、
前記エミッタ層の上にエミッタ電極を形成する工程と、
前記エミッタ層の周囲の前記ベース層の上にベース電極を形成する工程と
を備え、
平面視で前記コレクタ層と前記ベース層とは同一の面積として平面視で重なる状態に形成し、
前記コレクタ電極は、平面視で前記コレクタ層より小さい面積で前記コレクタ層の内側に形成し、
前記エミッタ層は、平面視で前記コレクタ電極より小さい面積で前記コレクタ電極の内側に形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 Forming an emitter forming layer made of a compound semiconductor to be an emitter layer on a growth substrate made of a compound semiconductor;
Forming a base forming layer, which is a base layer made of a compound semiconductor different from the emitter forming layer, on the emitter forming layer;
Forming a collector forming layer made of a compound semiconductor to be a collector layer on the base forming layer;
Forming a first metal layer on the collector forming layer;
Forming a second metal layer on the heat dissipation substrate;
Bonding the growth substrate and the heat dissipation substrate by bonding the first metal layer and the second metal layer;
Removing the growth substrate;
Patterning the collector formation layer, the base formation layer, and the emitter formation layer to form an element portion comprising a collector layer, a base layer, and an emitter layer on the first metal layer;
Patterning the second metal layer and the first metal layer to form a collector electrode;
Forming an emitter electrode on the emitter layer;
Forming a base electrode on the base layer around the emitter layer, and
The collector layer and the base layer in plan view are formed in the same area and overlap in plan view,
The collector electrode is formed inside the collector layer with a smaller area than the collector layer in plan view,
The method of manufacturing a heterojunction bipolar transistor, wherein the emitter layer is formed inside the collector electrode with a smaller area than the collector electrode in plan view.
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