JP2013008774A - Hetero-junction bipolar transistor - Google Patents
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Abstract
Description
本発明は、ＩｎＰなどのＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタに関するものである。 The present invention relates to a heterojunction bipolar transistor using a group III-V compound semiconductor such as InP.
化合物半導体を用いたヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は、高速性と高耐圧性に優れた半導体素子であることから、ドライバ回路などに代表される、大きな出力振幅を有する超高速電子回路への応用が期待されている。 Heterojunction Bipolar Transistors (HBTs) using compound semiconductors are semiconductor elements with excellent high-speed performance and high withstand voltage characteristics, so ultra-high-speed electrons with a large output amplitude, represented by driver circuits, etc. Application to circuits is expected.
一般に、ＨＢＴの耐圧特性は、ベース層の価電子帯からコレクタ層の伝導帯へのバンド間トンネル機構に基づくコレクタリーク電流などによって決定される。このコレクタリーク電流を抑制してコレクタ耐圧を向上させるには、コレクタ層厚を増やして印加電界強度を緩和させること、また、バンドギャップの大きい半導体材料をコレクタ層に用いることが必要となる。特に後者の方法は、コレクタ層厚を増やすことなくバンド間トンネル電流を抑制することができるので、ＨＢＴの高速性を損なうことなく耐圧特性を改善することが可能である。 In general, the breakdown voltage characteristics of the HBT are determined by a collector leakage current based on a band-to-band tunneling mechanism from the valence band of the base layer to the conduction band of the collector layer. In order to suppress the collector leakage current and improve the collector breakdown voltage, it is necessary to increase the collector layer thickness to relax the applied electric field strength and to use a semiconductor material having a large band gap for the collector layer. In particular, the latter method can suppress the band-to-band tunnel current without increasing the collector layer thickness, so that the breakdown voltage characteristics can be improved without impairing the high-speed performance of the HBT.
このようなＨＢＴについて図４を用いて簡単に説明する（非特許文献１，２参照）。図４は、ＨＢＴの構成を示す構成図である。ＨＢＴは、半絶縁性ＩｎＰからなる基板４０１の上に形成されたサブコレクタ層４０２と、この上に形成されたコレクタ層４０３と、この上に形成されたベース層４０４と、この上に形成されたエミッタ層４０５とを備える。 Such an HBT will be briefly described with reference to FIG. 4 (see Non-Patent Documents 1 and 2). FIG. 4 is a configuration diagram showing the configuration of the HBT. The HBT is formed on a subcollector layer 402 formed on a substrate 401 made of semi-insulating InP, a collector layer 403 formed thereon, a base layer 404 formed thereon, and a base layer 404 formed thereon. And an emitter layer 405.
サブコレクタ層４０２は、高濃度に不純物が添加されたｎ型のＩｎＰとＩｎＧａＡｓとの積層構造から構成され、コレクタ層４０３は、ｎ型のＩｎＰから構成され、ベース層４０４は、高濃度に不純物が添加されたｐ型のＧａＡｓＳｂから構成され、エミッタ層４０５は、ｎ型のＩｎＰから構成されている。なお、サブコレクタ層４０２を構成しているＩｎＧａＡｓの層は、コレクタ層４０３に接している。 The sub-collector layer 402 is composed of a stacked structure of n-type InP and InGaAs doped with impurities at a high concentration, the collector layer 403 is composed of n-type InP, and the base layer 404 is composed of impurities at a high concentration. Is added to p-type GaAsSb, and the emitter layer 405 is made of n-type InP. Note that the InGaAs layer constituting the subcollector layer 402 is in contact with the collector layer 403.
また、サブコレクタ層４０２のコレクタメサが形成されていない周囲の領域にコレクタ電極４２１が形成され、ベース層４０４のエミッタメサが形成されていない周囲の領域にベース電極４２２が形成されている。また、エミッタ層４０５の上に、キャップ層４０６を介してエミッタ電極４２３が形成されている。キャップ層４０６は、高濃度に不純物が添加されたｎ型のＩｎＧａＡｓから構成されている。 Further, a collector electrode 421 is formed in a peripheral region where the collector mesa of the subcollector layer 402 is not formed, and a base electrode 422 is formed in a peripheral region where the emitter mesa of the base layer 404 is not formed. An emitter electrode 423 is formed on the emitter layer 405 with a cap layer 406 interposed. The cap layer 406 is made of n-type InGaAs doped with impurities at a high concentration.
ＩｎＰ系のＨＢＴは、一般に、コレクタ層材料としてＩｎＧａＡｓまたはＩｎＰが使用される。ＩｎＧａＡｓは、バンドギャップが小さいために耐圧特性が良好とはいえないが、低電界における電子輸送特性が極めて優れているという特長を有している。このため、低電圧で動作させる超高速回路応用に適している。一方、ＩｎＰは、低電界での電子輸送特性がＩｎＧａＡｓほど優れているとはいえない。しかしながら、バンドギャップが大きいために耐圧特性に優れているという特長を有している。このため、大きい出力振幅を必要とするドライバ回路などへの応用に適している。図４を用いて説明したＨＢＴ構造は、耐圧特性に優れたＩｎＰを用いている。 InP-based HBTs generally use InGaAs or InP as a collector layer material. InGaAs does not have good withstand voltage characteristics due to its small band gap, but has the advantage of extremely excellent electron transport characteristics in a low electric field. For this reason, it is suitable for ultra-high speed circuit applications that operate at a low voltage. On the other hand, InP cannot be said to have the electron transport property in a low electric field as excellent as InGaAs. However, since the band gap is large, it has a feature that it has excellent breakdown voltage characteristics. Therefore, it is suitable for application to a driver circuit that requires a large output amplitude. The HBT structure described with reference to FIG. 4 uses InP having excellent breakdown voltage characteristics.
上述したように、コレクタ層材料にバンドギャップの大きいＩｎＰを用いることによって、バンド間トンネル電流を低減し、ＨＢＴのコレクタ耐圧を向上させることが可能である。しかしながら、実際の素子では、期待したほどの改善効果が得られないことが多い。これは、コレクタメサ表面（側面）において、電子捕獲中心などの欠陥が多数存在するために、コレクタメサ表面付近のリーク電流が無視できないことに起因している。 As described above, by using InP with a large band gap as the collector layer material, it is possible to reduce the band-to-band tunnel current and improve the collector breakdown voltage of the HBT. However, in actual devices, the improvement effect as expected is often not obtained. This is due to the fact that there are many defects such as electron capture centers on the collector mesa surface (side surface), and therefore the leak current near the collector mesa surface cannot be ignored.
このリーク電流について、図５のバンド図を用いて説明する。図５は、上述したＨＢＴのコレクタ層４０３からベース層４０４へかけてのバンドギャップエネルギーの変化を示すバンド図である。図５の（ａ）は、コレクタ層４０３およびベース層４０４で構成するコレクタメサの内部におけるバンド構造を示し、図５の（ｂ）は、コレクタメサの側部表面付近のバンド構造を示している。 This leakage current will be described with reference to the band diagram of FIG. FIG. 5 is a band diagram showing a change in band gap energy from the collector layer 403 to the base layer 404 of the HBT described above. 5A shows the band structure inside the collector mesa constituted by the collector layer 403 and the base layer 404, and FIG. 5B shows the band structure near the side surface of the collector mesa.
コレクタメサの側部表面には、電子捕獲中心などの欠陥が多数存在するため、図５の（ｂ）に示すように、伝導帯端エネルギーが引き下げられる。この結果、トンネル障壁５０１が薄くなり、ベース層４０４の価電子帯からコレクタ層４０３の伝導帯へのバンド間トンネル電流が増加してしまう。さらに、直接的なバンド間トンネル電流の他に、こうした欠陥を介した電流も発生するため、逆電圧印加時のリーク電流は著しく増加してしまう。 Since there are many defects such as electron capture centers on the side surface of the collector mesa, the conduction band edge energy is lowered as shown in FIG. As a result, the tunnel barrier 501 becomes thin, and the interband tunnel current from the valence band of the base layer 404 to the conduction band of the collector layer 403 increases. Furthermore, in addition to the direct band-to-band tunneling current, a current through such a defect is also generated, so that the leakage current when a reverse voltage is applied increases remarkably.
ここで、発明者らが実際に作製した上述同様の構成のＨＢＴについて、コレクタリーク電流とコレクタ・ベース間逆方向電圧との関係を測定した結果について説明する。図６は、コレクタリーク電流とコレクタ・ベース間逆方向電圧との関係を示す特性図である。図６では、エミッタ接合面積が１×４μｍ2の微細素子と１００×１００μｍ2の大面積素子を比較している。 Here, the result of measuring the relationship between the collector leakage current and the collector-base reverse voltage for the HBT having the same configuration as described above actually manufactured by the inventors will be described. FIG. 6 is a characteristic diagram showing the relationship between collector leakage current and collector-base reverse voltage. In Figure 6, the emitter junction area is compared with large-area element 1 × 4 [mu] m 2 of fine elements and 100 × 100μm 2.
図６から明らかなように、コレクタリーク電流をコレクタ接合面積で規格化して比較すると、微細素子の方が大面積素子に比べて１桁以上大きいリーク電流が発生していることが分かる。例えば、１０ｎＡ／μｍ2のコレクタリーク電流で比べると、対応するコレクタ・ベース間電圧は、微細素子で５．５Ｖ、大面積素子で７．５Ｖ程度となり、コレクタ耐圧として２Ｖ程度の差が生じていることになる。これは、微細素子の方が、コレクタメサ表面で発生するコレクタリーク電流の影響を受けやすいことに起因しており、バンドギャップが大きいＩｎＰのバルク特性を十分に生かし切れていないことを示している。 As can be seen from FIG. 6, when the collector leakage current is normalized by the collector junction area and compared, it can be seen that the fine element generates a leakage current one digit or more larger than that of the large area element. For example, when compared with a collector leakage current of 10 nA / μm 2 , the corresponding collector-base voltage is 5.5 V for a fine element and 7.5 V for a large area element, resulting in a difference of about 2 V as a collector breakdown voltage. Will be. This is because the fine element is more susceptible to the collector leakage current generated on the collector mesa surface, which indicates that the bulk characteristics of InP having a large band gap are not fully utilized.
本発明は、以上のような問題点を解消するためになされたものであり、コレクタメサ表面で発生するコレクタリーク電流を抑制し、微細なＨＢＴのコレクタ耐圧特性を改善することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to suppress the collector leakage current generated on the collector mesa surface and improve the collector breakdown voltage characteristics of a fine HBT.
本発明に係るヘテロ接合バイポーラトランジスタは、基板と、基板の上に形成された化合物半導体からなる第１サブコレクタ層と、第１サブコレクタ層より平面視で小さい面積で第１サブコレクタ層の上に形成された化合物半導体からなる第２サブコレクタ層と、第２サブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、コレクタ層より平面視で小さい面積でコレクタ層の上に形成された化合物半導体からなるベース層と、ベース層より平面視で小さい面積でベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層の上に形成された化合物半導体からなるキャップ層と、第２サブコレクタ層の周囲の第１サブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、キャップ層の上に形成されたエミッタ電極とを少なくとも備え、第２サブコレクタ層とコレクタ層との接合面は、コレクタ層より平面視で小さい面積に形成され、接合面およびベース層は、平面視でコレクタ層の内側の領域に形成されている。 The heterojunction bipolar transistor according to the present invention includes a substrate, a first subcollector layer made of a compound semiconductor formed on the substrate, and an area smaller than the first subcollector layer on the first subcollector layer in plan view. Formed on the collector layer with a smaller area in plan view than the collector layer, a second sub-collector layer made of a compound semiconductor formed on the collector layer, a collector layer made of a compound semiconductor formed on the second sub-collector layer A base layer made of a compound semiconductor, an emitter layer made of a compound semiconductor different from the base layer formed on the base layer in a smaller area in plan view than the base layer, and a compound semiconductor formed on the emitter layer A cap layer, a collector electrode formed on the first subcollector layer around the second subcollector layer, and a base layer around the emitter layer At least a base electrode formed on the cap layer and an emitter electrode formed on the cap layer, and a junction surface between the second sub-collector layer and the collector layer is formed in a smaller area in plan view than the collector layer; The joint surface and the base layer are formed in a region inside the collector layer in plan view.
上記ヘテロ接合バイポーラトランジスタにおいて、コレクタ層は、ＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料から構成され、第２サブコレクタ層は、第１サブコレクタ層に接して形成されたＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料からなる第１半導体層と、コレクタ層に接して形成されたＩｎＧａＡｓ，ＩｎＡｌＡｓ，およびＩｎＡｌＧａＡｓより選択された材料からなる第２半導体層から構成されている。 In the heterojunction bipolar transistor, the collector layer is made of a material selected from InP, InGaP, and InAlP, and the second subcollector layer is InP, InGaP, and InAlP formed in contact with the first subcollector layer. The first semiconductor layer is made of a more selected material, and the second semiconductor layer is made of a material selected from InGaAs, InAlAs, and InAlGaAs formed in contact with the collector layer.
上記ヘテロ接合バイポーラトランジスタにおいて、コレクタ層を第１コレクタ層とし、第１コレクタ層の上に形成された第２コレクタ層を備え、ベース層は、第２コレクタ層の上に形成され、第２コレクタ層は第１コレクタ層より小さい面積で形成され、かつ、平面視で第１コレクタ層の内側の領域に形成されている。 The heterojunction bipolar transistor includes a collector layer as a first collector layer, a second collector layer formed on the first collector layer, and a base layer formed on the second collector layer. The layer is formed with a smaller area than the first collector layer, and is formed in a region inside the first collector layer in plan view.
以上説明したことにより、本発明によれば、コレクタメサ表面で発生するコレクタリーク電流を抑制し、微細なＨＢＴのコレクタ耐圧特性を改善することができるようになるという優れた効果が得られる。 As described above, according to the present invention, it is possible to obtain an excellent effect of suppressing the collector leakage current generated on the collector mesa surface and improving the collector breakdown voltage characteristics of the fine HBT.
以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[実施の形態１]
はじめに、本発明の実施の形態１について、図１を用いて説明する。図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。図１では、断面を模式的に示している。
[Embodiment 1]
First, Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 is a configuration diagram showing a configuration of a heterojunction bipolar transistor (HBT) in the first embodiment of the present invention. FIG. 1 schematically shows a cross section.
このＨＢＴは、まず、基板１０１と、基板１０１の上に形成された第１サブコレクタ層１０２と、第１サブコレクタ層１０２の上に形成された第２サブコレクタ層１０３と、第２サブコレクタ層１０３の上に形成されたコレクタ層１０４と、コレクタ層１０４の上に形成されたベース層１０５と、ベース層１０５の上に形成されたエミッタ層１０６と、エミッタ層１０６の上に形成されたキャップ層１０７とを備える。 The HBT includes a substrate 101, a first subcollector layer 102 formed on the substrate 101, a second subcollector layer 103 formed on the first subcollector layer 102, and a second subcollector. The collector layer 104 formed on the layer 103, the base layer 105 formed on the collector layer 104, the emitter layer 106 formed on the base layer 105, and the emitter layer 106 A cap layer 107.
ここで、まず、第２サブコレクタ層１０３は、第１サブコレクタ層１０２より平面視で小さい面積に形成されている。また、ベース層１０５は、コレクタ層１０４より平面視で小さい面積に形成されている。また、エミッタ層１０６は、ベース層１０５より平面視で小さい面積に形成されている。加えて、第２サブコレクタ層１０３とコレクタ層１０４との接合面は、コレクタ層より平面視で小さい面積に形成され、この接合面およびベース層１０５は、平面視でコレクタ層１０４の内側の領域に形成されている。 Here, first, the second subcollector layer 103 is formed in an area smaller than that of the first subcollector layer 102 in plan view. The base layer 105 is formed in a smaller area than the collector layer 104 in plan view. The emitter layer 106 is formed in an area smaller than that of the base layer 105 in plan view. In addition, the joint surface between the second sub-collector layer 103 and the collector layer 104 is formed in an area smaller than that of the collector layer in plan view, and this joint surface and the base layer 105 are regions inside the collector layer 104 in plan view. Is formed.
なお、第２サブコレクタ層１０３の周囲の第１サブコレクタ層１０２の上には、コレクタ電極１２１が形成され、エミッタ層１０６の周囲のベース層１０５の上には、ベース電極１２２が形成され、キャップ層１０７の上には、エミッタ電極１２３が形成されている。 A collector electrode 121 is formed on the first subcollector layer 102 around the second subcollector layer 103, and a base electrode 122 is formed on the base layer 105 around the emitter layer 106. An emitter electrode 123 is formed on the cap layer 107.
また、基板１０１は、例えば、ＦｅがドープされたＩｎＰなどの半絶縁性の化合物半導体から構成されている。また、第１サブコレクタ層１０２は、高濃度に不純物が導入されたｎ型のＩｎＰ（ｎ+−ＩｎＰ）と高濃度に不純物が導入されたｎ型のＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）とから構成され、このｎ+−ＩｎＧａＡｓの層は、第２サブコレクタ層１０３に接するように積層されている。さらに、第２サブコレクタ層１０３は、高濃度に不純物が導入されたｎ型のＩｎＰやＩｎＧａＡｓなどの化合物半導体から構成されている。 The substrate 101 is made of, for example, a semi-insulating compound semiconductor such as InP doped with Fe. The first subcollector layer 102 is composed of n-type InP (n + -InP) doped with impurities at a high concentration and n-type InGaAs (n + -InGaAs) doped with impurities at a high concentration. The n + -InGaAs layer is stacked so as to be in contact with the second subcollector layer 103. Furthermore, the second subcollector layer 103 is made of a compound semiconductor such as n-type InP or InGaAs doped with impurities at a high concentration.
なお、本実施の形態では、第２サブコレクタ層１０３を、下層の第１半導体層１３１と、上層の第２半導体層１３２とから構成している。第１半導体層１３１は、例えば、ｎ+−ＩｎＰから構成され、第２半導体層１３２は、例えば、ｎ+−ＩｎＧａＡｓから構成されている。第１半導体層１３１は、第２半導体層１３２をエッチングするエッチング液ではエッチングされにくい材料から構成することが重要である。これは、第２半導体層１３２を、平面視でコレクタ層１０４の内側の領域に形成するためである。この点については、後述する製造方法においてより詳細に説明する。 In the present embodiment, the second subcollector layer 103 includes a lower first semiconductor layer 131 and an upper second semiconductor layer 132. The first semiconductor layer 131 is made of, for example, n + -InP, and the second semiconductor layer 132 is made of, for example, n + -InGaAs. It is important that the first semiconductor layer 131 is made of a material that is difficult to etch with an etchant that etches the second semiconductor layer 132. This is because the second semiconductor layer 132 is formed in a region inside the collector layer 104 in plan view. This point will be described in more detail in the manufacturing method described later.
また、コレクタ層１０４は、ｎ型のＩｎＰなどの化合物半導体から構成され、ベース層１０５は、高濃度に不純物が導入されたｐ型のＧａＡｓＳｂなどの化合物半導体から構成され、エミッタ層１０６は、ｎ型のＩｎＰなどのベース層１０５とは異なる化合物半導体から構成されている。また、キャップ層１０７は、高濃度に不純物が添加されたｎ型のＩｎＧａＡｓなどの化合物半導体から構成されている。 The collector layer 104 is composed of a compound semiconductor such as n-type InP, the base layer 105 is composed of a compound semiconductor such as p-type GaAsSb into which impurities are introduced at a high concentration, and the emitter layer 106 is composed of n-type semiconductor. It is made of a compound semiconductor different from the base layer 105 such as InP type. The cap layer 107 is composed of a compound semiconductor such as n-type InGaAs doped with impurities at a high concentration.
上述した本実施の形態におけるＨＢＴによれば、コレクタ層１０４より小さい面積で第２半導体層１３２（第２サブコレクタ層とコレクタ層との接合面）およびベース層１０５を形成し、加えて、第２半導体層１３２およびベース層１０５は、平面視でコレクタ層１０４の内側の領域に形成している。このため、第２半導体層１３２，コレクタ層１０４，ベース層１０５のメサ構造の部分において、コレクタ層１０４の側面が、第２半導体層１３２およびベース層１０５の側面より外側に離間した箇所に配置されることになる。 According to the above-described HBT in the present embodiment, the second semiconductor layer 132 (the junction surface between the second sub-collector layer and the collector layer) and the base layer 105 are formed with an area smaller than that of the collector layer 104, and in addition, The two semiconductor layers 132 and the base layer 105 are formed in a region inside the collector layer 104 in plan view. For this reason, in the mesa structure portion of the second semiconductor layer 132, the collector layer 104, and the base layer 105, the side surface of the collector layer 104 is disposed at a location spaced outward from the side surfaces of the second semiconductor layer 132 and the base layer 105. Will be.
この構造とすることで、これらのメサ構造の側部表面に沿ってベース層１０５から第２サブコレクタ層１０３を結ぶ経路を、より大きく（長く）することができるようになる。この結果、コレクタ層１０４の側面における電界強度を大幅に緩和させることができ、メサ構造の側部表面付近のリーク電流（コレクタリーク電流）が抑制でき、微細なＨＢＴのコレクタ耐圧特性を改善することができるようになる。 With this structure, the path connecting the base layer 105 and the second subcollector layer 103 along the side surfaces of these mesa structures can be made larger (longer). As a result, the electric field strength on the side surface of the collector layer 104 can be greatly relaxed, the leakage current near the side surface of the mesa structure (collector leakage current) can be suppressed, and the collector breakdown voltage characteristics of the fine HBT can be improved. Will be able to.
[実施の形態２]
次に、本発明の実施の形態２について図２を用いて説明する。図２は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。図２では、断面を模式的に示している。
[Embodiment 2]
Next, Embodiment 2 of the present invention will be described with reference to FIG. FIG. 2 is a configuration diagram showing the configuration of the heterojunction bipolar transistor (HBT) in the second embodiment of the present invention. FIG. 2 schematically shows a cross section.
このＨＢＴは、まず、基板２０１と、基板２０１の上に形成された第１サブコレクタ層２０２と、第１サブコレクタ層２０２の上に形成された第２サブコレクタ層２０３と、第２サブコレクタ層２０３の上に形成された第１コレクタ層２０４と、第１コレクタ層２０４の上に形成された第２コレクタ層２１４と、第２コレクタ層２１４の上に形成されたベース層２０５と、ベース層２０５の上に形成されたエミッタ層２０６と、エミッタ層２０６の上に形成されたキャップ層２０７とを備える。実施の形態２では、第２コレクタ層２１４を備える点が、前述した実施の形態１と異なっている。 The HBT includes a substrate 201, a first subcollector layer 202 formed on the substrate 201, a second subcollector layer 203 formed on the first subcollector layer 202, and a second subcollector. A first collector layer 204 formed on the layer 203; a second collector layer 214 formed on the first collector layer 204; a base layer 205 formed on the second collector layer 214; An emitter layer 206 formed on the layer 205 and a cap layer 207 formed on the emitter layer 206 are provided. The second embodiment is different from the first embodiment described above in that the second collector layer 214 is provided.
ここで、このＨＢＴは、まず、第２サブコレクタ層２０３は、第１サブコレクタ層２０２より平面視で小さい面積に形成されている。また、第２コレクタ層２１４およびベース層２０５は、第１コレクタ層２０４より平面視で小さい面積に形成されている。また、エミッタ層２０６は、ベース層２０５より平面視で小さい面積に形成されている。加えて、第２サブコレクタ層２０３と第１コレクタ層２０４との接合面は、第１コレクタ層２０４より平面視で小さい面積に形成され、この接合面、第２コレクタ層２１４、およびベース層２０５は、平面視で第１コレクタ層２０４の内側の領域に形成されている。 Here, in this HBT, first, the second subcollector layer 203 is formed in a smaller area in plan view than the first subcollector layer 202. The second collector layer 214 and the base layer 205 are formed in an area smaller than that of the first collector layer 204 in plan view. The emitter layer 206 is formed in a smaller area than the base layer 205 in plan view. In addition, the junction surface between the second sub-collector layer 203 and the first collector layer 204 is formed in an area smaller than that of the first collector layer 204 in plan view, and this junction surface, the second collector layer 214, and the base layer 205 are formed. Is formed in a region inside the first collector layer 204 in plan view.
なお、第２サブコレクタ層２０３の周囲の第１サブコレクタ層２０２の上には、コレクタ電極２２１が形成され、エミッタ層２０６の周囲のベース層２０５の上には、ベース電極２２２が形成され、キャップ層２０７の上には、エミッタ電極２２３が形成されている。 A collector electrode 221 is formed on the first subcollector layer 202 around the second subcollector layer 203, and a base electrode 222 is formed on the base layer 205 around the emitter layer 206, On the cap layer 207, an emitter electrode 223 is formed.
また、基板２０１は、例えば、ＦｅがドープされたＩｎＰなどの半絶縁性の化合物半導体から構成されている。また、第１サブコレクタ層２０２は、高濃度に不純物が導入されたｎ型のＩｎＰ（ｎ+−ＩｎＰ）と高濃度に不純物が導入されたｎ型のＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）とから構成され、このｎ+−ＩｎＧａＡｓの層は、第２サブコレクタ層２０３に接するように積層されている。さらに、第２サブコレクタ層２０３は、高濃度に不純物が導入されたｎ型のＩｎＰやＩｎＧａＡｓなどの化合物半導体から構成されている。 The substrate 201 is made of, for example, a semi-insulating compound semiconductor such as InP doped with Fe. The first subcollector layer 202 is composed of n-type InP (n + -InP) doped with impurities at a high concentration and n-type InGaAs (n + -InGaAs) doped with impurities at a high concentration. The n + -InGaAs layer is stacked so as to be in contact with the second subcollector layer 203. Further, the second subcollector layer 203 is made of a compound semiconductor such as n-type InP or InGaAs doped with impurities at a high concentration.
なお、実施の形態２でも、第２サブコレクタ層２０３を、下層の第１半導体層２３１と、上層の第２半導体層２３２とから構成している。第１半導体層２３１は、例えば、ｎ+−ＩｎＰから構成され、第２半導体層２３２は、例えば、ｎ+−ＩｎＧａＡｓから構成されている。第１半導体層２３１は、第２半導体層２３２をエッチングするエッチング液ではエッチングされにくい材料から構成することが重要である。 In the second embodiment, the second subcollector layer 203 is composed of the lower first semiconductor layer 231 and the upper second semiconductor layer 232. The first semiconductor layer 231 is made of, for example, n + -InP, and the second semiconductor layer 232 is made of, for example, n + -InGaAs. It is important that the first semiconductor layer 231 is made of a material that is difficult to etch with an etchant that etches the second semiconductor layer 232.
また、第１コレクタ層２０４は、ｎ型のＩｎＰなどの化合物半導体から構成され、第２コレクタ層２１４は、ｎ型のＧａＡｓＳｂなどの化合物半導体から構成され、ベース層２０５は、高濃度に不純物が導入されたｐ型のＧａＡｓＳｂなどの化合物半導体から構成され、エミッタ層２０６は、ｎ型のＩｎＰなどのベース層２０５とは異なる化合物半導体から構成されている。また、キャップ層２０７は、高濃度に不純物が添加されたｎ型のＩｎＧａＡｓなどの化合物半導体から構成されている。実施の形態２では、コレクタ層が複数の化合物半導体材料から構成されているところが特徴である。 The first collector layer 204 is composed of a compound semiconductor such as n-type InP, the second collector layer 214 is composed of a compound semiconductor such as n-type GaAsSb, and the base layer 205 is highly doped with impurities. The emitter layer 206 is made of a compound semiconductor different from the base layer 205 such as n-type InP. The cap layer 207 is made of a compound semiconductor such as n-type InGaAs doped with impurities at a high concentration. The second embodiment is characterized in that the collector layer is composed of a plurality of compound semiconductor materials.
上述した実施の形態２におけるＨＢＴによれば、第１コレクタ層２０４より小さい面積で第２半導体層２３２（第２サブコレクタ層とコレクタ層との接合面），第２コレクタ層２１４，およびベース層２０５を形成し、加えて、第２半導体層２３２，第２コレクタ層２１４，およびベース層２０５は、平面視で第１コレクタ層２０４の内側の領域に形成している。このため、第２半導体層２３２，第１コレクタ層２０４，第２コレクタ層２１４，ベース層２０５のメサ構造の部分において、第１コレクタ層２０４の側面が、第２半導体層２３２，第２コレクタ層２１４，およびベース層２０５の側面より外側に離間した箇所に配置されることになる。 According to the HBT in the second embodiment described above, the second semiconductor layer 232 (the junction surface between the second sub-collector layer and the collector layer), the second collector layer 214, and the base layer are smaller in area than the first collector layer 204. In addition, the second semiconductor layer 232, the second collector layer 214, and the base layer 205 are formed in a region inside the first collector layer 204 in plan view. Therefore, in the mesa structure portion of the second semiconductor layer 232, the first collector layer 204, the second collector layer 214, and the base layer 205, the side surface of the first collector layer 204 is the second semiconductor layer 232, the second collector layer. 214 and the base layer 205 are disposed outside the side surface.
この構造とすることで、これらのメサ構造の側部表面に沿ってベース層２０５から第２サブコレクタ層２０３を結ぶ経路を、より大きく（長く）することができるようになる。この結果、第１コレクタ層２０４の側面における電界強度を大幅に緩和させることができ、メサ構造の側部表面付近のリーク電流（コレクタリーク電流）が抑制でき、微細なＨＢＴのコレクタ耐圧特性を改善することができるようになる。 With this structure, the path connecting the base layer 205 and the second subcollector layer 203 along the side surfaces of these mesa structures can be made larger (longer). As a result, the electric field strength on the side surface of the first collector layer 204 can be greatly relaxed, the leakage current (collector leakage current) near the side surface of the mesa structure can be suppressed, and the collector breakdown voltage characteristics of the fine HBT can be improved. Will be able to.
なお、実施の形態２では、ベース層２０５と第１コレクタ層２０４との間に、ベース層２０５と同じ材料から構成した第２コレクタ層２１４を備えることによって、同じ化合物半導体から構成したコレクタ・ベース接合を備えるＨＢＴを構成している。 In the second embodiment, the second collector layer 214 made of the same material as the base layer 205 is provided between the base layer 205 and the first collector layer 204, so that the collector / base made of the same compound semiconductor is provided. HBT provided with joining is comprised.
「製造方法」
次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法について、図３Ａ〜図３Ｊを用いて説明する。図３Ａ〜図３Ｊは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
"Production method"
Next, a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention will be described with reference to FIGS. 3A to 3J. 3A to 3J are cross-sectional views showing states in respective steps for explaining a method for manufacturing a heterojunction bipolar transistor.
まず、図３Ａに示すように、ＦｅがドープされたＩｎＰからなる半絶縁性の基板１０１の上に、ｎ+−ＩｎＰおよびｎ+−ＩｎＧａＡｓから構成される第１サブコレクタ層１０２、ｎ+−ＩｎＰ層（第１半導体層）３０１、ｎ+−ＩｎＧａＡｓ層（第２半導体層）３０２、ｎ−ＩｎＰ層（コレクタ層）３０３、ｐ+−ＧａＡｓＳｂ層（ベース層）３０４、ｎ−ＩｎＰ層（エミッタ層）３０５、ｎ+−ＩｎＧａＡｓ層（キャップ層）３０６を、この順に堆積して形成する。ここで、第１サブコレクタ層１０２を構成するｎ+−ｎＧａＡｓは、ｎ+−ＩｎＰ層（第１半導体層）３０１と接するように積層する。これらは、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。 First, as shown in FIG. 3A, on a semi-insulating substrate 101 made of Fe-doped InP, a first sub-collector layer 102 made of n + -InP and n + -InGaAs, n + - InP layer (first semiconductor layer) 301, n + -InGaAs layer (second semiconductor layer) 302, n-InP layer (collector layer) 303, p + -GaAsSb layer (base layer) 304, n-InP layer (emitter) Layer) 305 and n + -InGaAs layer (cap layer) 306 are deposited in this order. Here, n + -nGaAs constituting the first subcollector layer 102 is stacked so as to be in contact with the n + -InP layer (first semiconductor layer) 301. These can be formed by, for example, a well-known metal organic chemical vapor deposition method or a molecular beam epitaxy method.
続いて、ｎ+−ＩｎＧａＡｓ層３０６の上に、タングステンを主成分とする金属層３０７を形成する。金属層３０７は、例えば、スパッタ法により形成することができる。また、金属層３０７の上に、公知のリソグラフィー技術によりレジストパターン３０８を形成する。レジストパターン３０８は、エミッタ電極１２３，キャップ層１０７，およびエミッタ層１０６を形成するためのマスクとなる。 Subsequently, a metal layer 307 containing tungsten as a main component is formed on the n + -InGaAs layer 306. The metal layer 307 can be formed by sputtering, for example. Further, a resist pattern 308 is formed on the metal layer 307 by a known lithography technique. The resist pattern 308 serves as a mask for forming the emitter electrode 123, the cap layer 107, and the emitter layer 106.
次に、レジストパターン３０８をマスクとして金属層３０７を選択的にエッチングすることで、図３Ｂに示すように、エミッタ電極１２３を形成する。例えば、レジストパターン３０８をマスクとし、ＳＦ6ガスを用いた反応性イオンエッチングにより金属層３０７を選択的にエッチング除去することで、エミッタ電極１２３が形成できる。 Next, the metal layer 307 is selectively etched using the resist pattern 308 as a mask, thereby forming the emitter electrode 123 as shown in FIG. 3B. For example, the emitter electrode 123 can be formed by selectively removing the metal layer 307 by reactive ion etching using SF 6 gas using the resist pattern 308 as a mask.
次に、レジストパターン３０８およびエミッタ電極１２３をマスクとし、ｎ+−ＩｎＧａＡｓ層３０６およびｎ−ＩｎＰ層３０５を選択的にエッチングすることで、図３Ｃに示すように、キャップ層１０７およびエミッタ層１０６（エミッタメサ）を形成する。例えば、誘導結合型プラズマ反応性イオン・エッチング（Inductively Coupled Plasma-Reactive Ion Etching：ＩＣＰ−ＲＩＥ）法とクエン酸系エッチング溶液を用いたウエットエッチング法とを併用することにより、ｎ+−ＩｎＧａＡｓ層３０６をエッチングすることで、キャップ層１０７が形成できる。 Next, by using the resist pattern 308 and the emitter electrode 123 as a mask, the n + -InGaAs layer 306 and the n-InP layer 305 are selectively etched, so that the cap layer 107 and the emitter layer 106 ( Emitter mesa). For example, the n + -InGaAs layer 306 is obtained by using an inductively coupled plasma-reactive ion etching (ICP-RIE) method and a wet etching method using a citric acid-based etching solution in combination. The cap layer 107 can be formed by etching.
この次に、塩酸系エッチング液を用いたウエットエッチングによりｎ−ＩｎＰ層３０５を選択的にエッチングすることで、エミッタ層１０６が形成できる。このようにして、キャップ層１０７およびエミッタ層１０６を形成し、レジストパターン３０８を除去した後に、図３Ｃに示すように、ベース電極１２２を形成する。ベース電極１２２は、公知の蒸着法およびリフトオフ法により形成すればよい。 Next, the emitter layer 106 can be formed by selectively etching the n-InP layer 305 by wet etching using a hydrochloric acid-based etchant. Thus, after forming the cap layer 107 and the emitter layer 106 and removing the resist pattern 308, the base electrode 122 is formed as shown in FIG. 3C. The base electrode 122 may be formed by a known vapor deposition method and lift-off method.
次に、図３Ｄに示すように、公知のリソグラフィー技術によりレジストパターン３０９を形成する。レジストパターン３０９は、コレクタ層１０４を形成するためのマスクである。レジストパターン３０９は、キャップ層１０７，エミッタ層１０６，および後述する工程で形成するベース層１０５より平面視で大きな面積に形成する。また、キャップ層１０７，エミッタ層１０６，および後述する工程で形成するベース層１０５が、平面視で、レジストパターン３０９の形成領域内に配置される状態とする。例えば、レジストパターン３０９の中央部に、キャップ層１０７およびエミッタ層１０６が配置される状態とする。 Next, as shown in FIG. 3D, a resist pattern 309 is formed by a known lithography technique. The resist pattern 309 is a mask for forming the collector layer 104. The resist pattern 309 is formed in a larger area in plan view than the cap layer 107, the emitter layer 106, and the base layer 105 formed in a process described later. In addition, the cap layer 107, the emitter layer 106, and the base layer 105 formed in a process described later are arranged in a region where the resist pattern 309 is formed in plan view. For example, the cap layer 107 and the emitter layer 106 are arranged in the center portion of the resist pattern 309.
上述した状態にレジストパターン３０９を形成したら、これをマスクとしてＩＣＰ−ＲＩＥ法によりｐ+−ＧａＡｓＳｂ層３０４をエッチングしてｐ+−ＧａＡｓＳｂ層３１４とし、また、ｎ−ＩｎＰ層３０３の一部をエッチングする。引き続いて、塩酸系エッチング液を用いて残りのｎ−ＩｎＰ層３０３をエッチングすることで、図３Ｅに示すように、コレクタ層１０４を形成する。この段階では、ベース層１０５となるｐ+−ＧａＡｓＳｂ層３１４は、コレクタ層１０４と平面視同じ面積の状態である。 When the resist pattern 309 is formed in the above-described state, the p + -GaAsSb layer 304 is etched by the ICP-RIE method using the resist pattern 309 as a mask to form the p + -GaAsSb layer 314, and a part of the n-InP layer 303 is etched. To do. Subsequently, the remaining n-InP layer 303 is etched using a hydrochloric acid-based etchant to form the collector layer 104 as shown in FIG. 3E. At this stage, the p + -GaAsSb layer 314 serving as the base layer 105 has the same area as the collector layer 104 in plan view.
次に、クエン酸系エッチング溶液を用いｎ+−ＩｎＧａＡｓ層３０２を選択的にエッチングする。クエン酸系エッチング溶液では、ＩｎＧａＡｓはエッチングするがＩｎＰはエッチングしないという特徴を有している。このために、既に形成されているコレクタ層１０４および、ｎ+−ＩｎＰ層３０１はエッチングされない。従って、クエン酸系エッチング溶液を用い、エッチング時間を最適化してｎ+−ＩｎＧａＡｓ層３０２を選択的にエッチングすることで、図３Ｆに示すように、アンダーカットされた状態に第２半導体層１３２が形成される。この結果、コレクタ層１０４に対して平面視で小さい面積に第２半導体層１３２が形成され、第２サブコレクタ層１０３とコレクタ層１０４との接合面が、コレクタ層１０４より平面視で小さい面積に形成されるようになる。この状態は、コレクタ層１０４の周辺部により庇が形成されている状態である。 Next, the n + -InGaAs layer 302 is selectively etched using a citric acid-based etching solution. In the citric acid-based etching solution, InGaAs is etched but InP is not etched. For this reason, the collector layer 104 and the n + -InP layer 301 already formed are not etched. Accordingly, the n + -InGaAs layer 302 is selectively etched using a citric acid-based etching solution and the etching time is optimized, so that the second semiconductor layer 132 is undercut as shown in FIG. 3F. It is formed. As a result, the second semiconductor layer 132 is formed in a small area in plan view with respect to the collector layer 104, and the bonding surface between the second sub-collector layer 103 and the collector layer 104 has a smaller area in plan view than the collector layer 104. Will be formed. This state is a state in which wrinkles are formed by the peripheral portion of the collector layer 104.
また、ウエットエッチングでは、よく知られているように均等にエッチングが進行するので、上記庇はコレクタ層１０４の周方向に均等に形成され、第２半導体層１３２は、平面視で、コレクタ層１０４の内側に配置された状態となる。以上のようにして、第２半導体層１３２を形成した後、レジストパターン３０９は除去する。 Further, in the wet etching, the etching proceeds uniformly as is well known, so that the ridges are evenly formed in the circumferential direction of the collector layer 104, and the second semiconductor layer 132 is seen in the plan view in the collector layer 104. It will be in the state arranged inside. As described above, after the second semiconductor layer 132 is formed, the resist pattern 309 is removed.
次に、図３Ｇに示すように、レジストパターン３１１を形成する。レジストパターン３１１は、ベース層１０５を形成するためのマスクであり、ベース電極１２２が形成されている領域を含み、また、平面視でコレクタ層１０４より小さい面積に形成する。ここで、レジストパターン３１１の形成においては、よく知られているように、まず、レジスト材料を塗布して塗布膜を形成する。この段階で、コレクタ層１０４の上述した庇部の下側の、第２半導体層１３２の周囲にも、レジスト層３１０が形成される。 Next, as shown in FIG. 3G, a resist pattern 311 is formed. The resist pattern 311 is a mask for forming the base layer 105, includes a region where the base electrode 122 is formed, and has a smaller area than the collector layer 104 in plan view. Here, in forming the resist pattern 311, as is well known, first, a resist material is applied to form a coating film. At this stage, the resist layer 310 is also formed around the second semiconductor layer 132 below the above-described collar portion of the collector layer 104.
次に、形成した塗布膜を露光および現像することで、レジストパターン３１１を形成するが、コレクタ層１０４の下側のレジスト層３１０は、露光されることがない。従って、いわゆるポジ型のレジスト材料からなるレジスト層３１０は、レジストパターン３１１の形成時の現像処理では、未露光状態であり、除去されることなく残ることになる。 Next, a resist pattern 311 is formed by exposing and developing the formed coating film, but the resist layer 310 below the collector layer 104 is not exposed. Therefore, the resist layer 310 made of a so-called positive type resist material is unexposed in the development process when forming the resist pattern 311 and remains without being removed.
以上のようにして、レジストパターン３１１およびレジスト層３１０を形成した後、これらのマスクを用いて塩酸・過酸化水素の希釈水溶液を用いてｐ+−ＧａＡｓＳｂ層３１４を選択的にエッチングすれば、図３Ｈに示すように、ベース層１０５が形成できる。 After the resist pattern 311 and the resist layer 310 are formed as described above, the p + -GaAsSb layer 314 is selectively etched using a diluted aqueous solution of hydrochloric acid and hydrogen peroxide using these masks. As shown in 3H, a base layer 105 can be formed.
このベース層１０５の形成において、ＩｎＰから構成されているコレクタ層１０４およびｎ+−ＩｎＰ層３０１は、ＩｎＰで形成されているため、塩酸・過酸化水素の希釈水溶液でエッチングされることはない。また、第２サブコレクタ層１０３を構成する第２半導体層１３２は、ＩｎＧａＡｓから構成されているが、レジスト層３１０により保護されているため、エッチングされることがない。 In the formation of the base layer 105, the collector layer 104 and the n + -InP layer 301 made of InP are formed of InP and thus are not etched with a diluted aqueous solution of hydrochloric acid / hydrogen peroxide. Further, the second semiconductor layer 132 constituting the second subcollector layer 103 is made of InGaAs, but is not etched because it is protected by the resist layer 310.
以上のようにしてベース層１０５を形成したら、レジストパターン３１１およびレジスト層３１０は除去する。なお、図３Ｈでは、レジストパターン３１１およびレジスト層３１０を除去した状態を示している。 When the base layer 105 is formed as described above, the resist pattern 311 and the resist layer 310 are removed. FIG. 3H shows a state where the resist pattern 311 and the resist layer 310 are removed.
次に、図３Ｉに示すように、レジストパターン３１２を形成する。レジストパターン３１２は、第１半導体層１３１を形成するためのマスクであるが、平面視でコレクタ層１０４より大きな面積となるように形成する。レジストパターン３１２により、エミッタ電極１２３，キャップ層１０７，エミッタ層１０６，ベース層１０５，ベース電極１２２，コレクタ層１０４，および第２半導体層１３２が覆われた状態とする。ただし、レジストパターン３１２は、コレクタ電極１２１を形成する箇所より内側に配置されるような大きさの面積に形成する。 Next, as shown in FIG. 3I, a resist pattern 312 is formed. The resist pattern 312 is a mask for forming the first semiconductor layer 131, and is formed to have a larger area than the collector layer 104 in plan view. The resist pattern 312 covers the emitter electrode 123, the cap layer 107, the emitter layer 106, the base layer 105, the base electrode 122, the collector layer 104, and the second semiconductor layer 132. However, the resist pattern 312 is formed in an area having a size such that the resist pattern 312 is disposed on the inner side of the location where the collector electrode 121 is formed.
次に、レジストパターン３１２をマスクとしてｎ+−ＩｎＰ層３０１をエッチングし、図３Ｊに示すように、第１半導体層１３１を形成する。例えば、塩酸系エッチング液を用いてｎ+−ＩｎＰ層３０１をエッチングすればよい。第１サブコレクタ層１０２の最上層は、ｎ+−ＩｎＧａＡｓから構成されているため、上述した塩酸系エッチングで、第１サブコレクタ層１０２がエッチングされてしまうことはない。なお、図３Ｊでは、レジストパターン３１２を除去した状態を示している。 Next, the n + -InP layer 301 is etched using the resist pattern 312 as a mask to form a first semiconductor layer 131 as shown in FIG. 3J. For example, the n + -InP layer 301 may be etched using a hydrochloric acid-based etching solution. Since the uppermost layer of the first subcollector layer 102 is made of n + -InGaAs, the first subcollector layer 102 is not etched by the hydrochloric acid-based etching described above. In FIG. 3J, the resist pattern 312 is removed.
図３Ｊにおいて、第１半導体層１３１が、平面視でコレクタ層１０４より小さい面積で、コレクタ層１０４の内側に配置された状態に形成されているが、これは、ｎ+−ＩｎＰ層３０１のエッチングにおいて、レジストパターン３１２に対してアンダーカットが入るためである。なお、ｎ+−ＩｎＰ層３０１のエッチングにおいて、形成される第１半導体層１３１は、コレクタ層１０４より小さい面積に形成する必要はない。第１半導体層１３１は、コレクタ電極１２１が形成される箇所より内側の領域に形成されるようにすればよい。 In FIG. 3J, the first semiconductor layer 131 has a smaller area than the collector layer 104 in plan view and is disposed inside the collector layer 104. This is because the n + -InP layer 301 is etched. This is because the resist pattern 312 is undercut. Note that in the etching of the n + -InP layer 301, the formed first semiconductor layer 131 is not necessarily formed to have a smaller area than the collector layer 104. The first semiconductor layer 131 may be formed in a region inside the part where the collector electrode 121 is formed.
以上のように、第１半導体層１３１を形成した後、第１サブコレクタ層１０２の上の所定の箇所に、公知の蒸着法およびリフトオフ法によりコレクタ電極１２１を形成する。また、第１サブコレクタ層１０２を所望のメサ型にエッチング加工すれば、所望のＨＢＴメサ構造を実現することができる。 As described above, after the first semiconductor layer 131 is formed, the collector electrode 121 is formed at a predetermined position on the first subcollector layer 102 by a known vapor deposition method and lift-off method. Further, if the first subcollector layer 102 is etched into a desired mesa shape, a desired HBT mesa structure can be realized.
なお、上述した製造方法は、主に、前述した実施の形態１におけるＨＢＴを製造するための工程を示している。前述した実施の形態２におけるＨＢＴの場合は、まず、図３Ａを用いた説明において、ｎ−ＩｎＰ層３０３とｐ+−ＧａＡｓＳｂ層３０４との間に、ｎ−ＧａＡｓＳｂ層を形成しておく。この状態で、図３Ｄ，図３Ｅを用いた説明と同様にすることで、コレクタ層２０４を形成するとともに、コレクタ層２０４と同じ面積に、ｐ+−ＧａＡｓＳｂ層およびｎ−ＧａＡｓＳｂ層を加工する。次に、図３Ｇを用いた説明と同様のレジストパターンおよびレジスト層を形成し、これらをマスクとして、ｐ+−ＧａＡｓＳｂ層およびｎ−ＧａＡｓＳｂ層をエッチング加工すれば、ベース層２０５および第２コレクタ層２１４が形成できる。他の工程は、前述同様にすればよい。 The manufacturing method described above mainly shows the steps for manufacturing the HBT in the first embodiment described above. In the case of the HBT according to Embodiment 2 described above, first, in the description using FIG. 3A, an n-GaAsSb layer is formed between the n-InP layer 303 and the p + -GaAsSb layer 304. In this state, the collector layer 204 is formed in the same manner as described with reference to FIGS. 3D and 3E, and the p + -GaAsSb layer and the n-GaAsSb layer are processed in the same area as the collector layer 204. Next, if a resist pattern and a resist layer similar to those described with reference to FIG. 3G are formed and the p + -GaAsSb layer and the n-GaAsSb layer are etched using these as a mask, the base layer 205 and the second collector layer are formed. 214 can be formed. Other steps may be the same as described above.
以上説明した製造方法を用いれば、本発明に係るＨＢＴを実現することが可能である。すなわち、コレクタメサ側面を、ベース層およびサブコレクタ層から離れたところに配置させることができる。これにより、コレクタメサ側面での電界強度が大幅に緩和される結果、コレクタメサ表面でのコレクタリーク電流が低減し、コレクタ耐圧が改善されるようになる。 If the manufacturing method described above is used, the HBT according to the present invention can be realized. That is, the collector mesa side surface can be disposed away from the base layer and the subcollector layer. As a result, the electric field strength on the side surface of the collector mesa is greatly relaxed. As a result, the collector leakage current on the collector mesa surface is reduced and the collector breakdown voltage is improved.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した説明では、コレクタ層および第１コレクタ層をＩｎＰから構成したが、これに限るものではなく、ＩｎＧａＰあるいはＩｎＡｌＰから構成してもよい。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the above description, the collector layer and the first collector layer are made of InP. However, the invention is not limited to this, and may be made of InGaP or InAlP.
また、第２サブコレクタ層を構成している第１半導体層をＩｎＰから構成したが、これに限るものではなく、ＩｎＧａＰあるいはＩｎＡｌＰから構成してもよい。さらに、第２サブコレクタ層を構成している第２半導体層４をＩｎＧａＡｓから構成したが、これに限るものではなく、ＩｎＡｌＡｓあるいはＩｎＡｌＧａＡｓから構成してもよい。 Moreover, although the 1st semiconductor layer which comprises the 2nd subcollector layer was comprised from InP, it is not restricted to this, You may comprise from InGaP or InAlP. Furthermore, the second semiconductor layer 4 constituting the second subcollector layer is made of InGaAs, but is not limited to this, and may be made of InAlAs or InAlGaAs.
また、上述では、主に、ｎｐｎ形ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴを例に説明したが、これに限るものではない。同様な効果は、例えば、ベース層に狭バンドギャップ材料であるＩｎＧａＡｓ系材料を用いたＩｎＰ／ＩｎＧａＡｓ系ＨＢＴに対しても有効である。 In the above description, the npn InP / GaAsSb HBT has been mainly described as an example. However, the present invention is not limited to this. The same effect is also effective for, for example, an InP / InGaAs HBT that uses an InGaAs material that is a narrow band gap material for the base layer.
１０１…基板、１０２…第１サブコレクタ層、１０３…第２サブコレクタ層、１０４…コレクタ層、１０５…ベース層、１０６…エミッタ層、１０７…キャップ層、１２１…コレクタ電極、１２２…ベース電極、１２３…エミッタ電極、１３１…第１半導体層、１３２…第２半導体層。 DESCRIPTION OF SYMBOLS 101 ... Substrate, 102 ... First subcollector layer, 103 ... Second subcollector layer, 104 ... Collector layer, 105 ... Base layer, 106 ... Emitter layer, 107 ... Cap layer, 121 ... Collector electrode, 122 ... Base electrode, 123: Emitter electrode, 131: First semiconductor layer, 132: Second semiconductor layer.
Claims (3)
前記基板の上に形成された化合物半導体からなる第１サブコレクタ層と、
前記第１サブコレクタ層より平面視で小さい面積で前記第１サブコレクタ層の上に形成された化合物半導体からなる第２サブコレクタ層と、
前記第２サブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、
前記コレクタ層より平面視で小さい面積で前記コレクタ層の上に形成された化合物半導体からなるベース層と、
前記ベース層より平面視で小さい面積で前記ベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
前記エミッタ層の上に形成された化合物半導体からなるキャップ層と、
前記第２サブコレクタ層の周囲の前記第１サブコレクタ層の上に形成されたコレクタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記キャップ層の上に形成されたエミッタ電極と
を少なくとも備え、
前記第２サブコレクタ層と前記コレクタ層との接合面は、前記コレクタ層より平面視で小さい面積に形成され、
前記接合面および前記ベース層は、平面視で前記コレクタ層の内側の領域に形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 A substrate,
A first sub-collector layer made of a compound semiconductor formed on the substrate;
A second sub-collector layer made of a compound semiconductor formed on the first sub-collector layer with a smaller area in plan view than the first sub-collector layer;
A collector layer made of a compound semiconductor formed on the second subcollector layer;
A base layer made of a compound semiconductor formed on the collector layer in a smaller area in plan view than the collector layer;
An emitter layer made of a compound semiconductor different from the base layer formed on the base layer in a smaller area in plan view than the base layer;
A cap layer made of a compound semiconductor formed on the emitter layer;
A collector electrode formed on the first subcollector layer around the second subcollector layer;
A base electrode formed on the base layer around the emitter layer;
An emitter electrode formed on the cap layer, and
The junction surface between the second sub-collector layer and the collector layer is formed in an area smaller than the collector layer in plan view,
The heterojunction bipolar transistor, wherein the junction surface and the base layer are formed in a region inside the collector layer in plan view.
前記コレクタ層は、ＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料から構成され、
前記第２サブコレクタ層は、前記第１サブコレクタ層に接して形成されたＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料からなる第１半導体層と、前記コレクタ層に接して形成されたＩｎＧａＡｓ，ＩｎＡｌＡｓ，およびＩｎＡｌＧａＡｓより選択された材料からなる第２半導体層から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1, wherein
The collector layer is made of a material selected from InP, InGaP, and InAlP,
The second subcollector layer includes a first semiconductor layer made of a material selected from InP, InGaP, and InAlP formed in contact with the first subcollector layer, and InGaAs formed in contact with the collector layer. A heterojunction bipolar transistor comprising a second semiconductor layer made of a material selected from InAlAs and InAlGaAs.
前記コレクタ層を第１コレクタ層とし、前記第１コレクタ層の上に形成された第２コレクタ層を備え、
前記ベース層は、前記第２コレクタ層の上に形成され、
前記第２コレクタ層は第１コレクタ層より小さい面積で形成され、かつ、平面視で前記第１コレクタ層の内側の領域に形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1 or 2,
The collector layer is a first collector layer, and includes a second collector layer formed on the first collector layer,
The base layer is formed on the second collector layer;
The heterojunction bipolar transistor, wherein the second collector layer is formed in an area smaller than the first collector layer, and is formed in a region inside the first collector layer in plan view.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013008774A true JP2013008774A (en) | 2013-01-10 |
| JP5681048B2 JP5681048B2 (en) | 2015-03-04 |
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