JP6386486B2 - Heterojunction bipolar transistor and manufacturing method thereof - Google Patents

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Description

本発明は、コレクタ，ベース，エミッタからなる素子部を備えるヘテロ接合バイポーラトランジスタおよびその製造方法に関する。   The present invention relates to a heterojunction bipolar transistor having an element portion including a collector, a base, and an emitter, and a method for manufacturing the same.

高速化を図るためには、ＨＢＴ素子の充放電時間を短縮させることが必須であり、このためには、ＨＢＴ素子のコレクタ容量を削減することが重要である。一般に、ＨＢＴ素子のコレクタ領域は、エミッタ直下の内部領域とこの周りの外部領域とに分けることができる。内部領域は、実際に電流が発生する部分であり、ＨＢＴ素子を動作させる上で必要不可欠な領域といえる。一方、外部領域は、ベース電極などを搭載するために必要な部分ではあるが、電気的な動作という観点からは特に重要ではなく、外部領域で発生する接合容量は単に寄生容量として働くことになる。従って、ＨＢＴ素子を高速動作させるためには、外部領域における寄生容量をいかにして低減させるかが鍵となる。   In order to increase the speed, it is essential to shorten the charging / discharging time of the HBT element. For this purpose, it is important to reduce the collector capacity of the HBT element. In general, the collector region of the HBT element can be divided into an internal region directly under the emitter and an external region around it. The internal region is a portion where current is actually generated, and can be said to be an indispensable region for operating the HBT element. On the other hand, the external region is a necessary part for mounting the base electrode and the like, but is not particularly important from the viewpoint of electrical operation, and the junction capacitance generated in the external region simply serves as a parasitic capacitance. . Therefore, in order to operate the HBT element at high speed, the key is how to reduce the parasitic capacitance in the external region.

外部領域の寄生容量を削減するもっとも簡便な方法は、ベース電極直下のベースやコレクタの一部を、ウェットエッチングなどを用いて除去する方法である。しかしながら、エッチング除去する領域が大きくなると、ベース電極を機械的に支持することができなくなるため、寄生容量を大幅に削減することができない。このため、上述した手法による効果は限定的となる。   The simplest method for reducing the parasitic capacitance in the external region is a method of removing a part of the base or collector immediately below the base electrode by using wet etching or the like. However, if the area to be removed by etching becomes large, the base electrode cannot be mechanically supported, so that the parasitic capacitance cannot be significantly reduced. For this reason, the effect by the method mentioned above becomes limited.

上述した限界を打破するために、エミッタ直下に、イオン打ち込み法を用いて局所的に高濃度に不純物が添加されたサブコレクタ領域（局所的な微細導電領域）を形成する技術が提案されている（非特許文献１参照）。   In order to overcome the above-mentioned limitations, a technique for forming a subcollector region (local fine conductive region) to which impurities are locally added at a high concentration by using an ion implantation method has been proposed immediately below the emitter. (Refer nonpatent literature 1).

以下、非特許文献１に記載された製造方法によって実現することができるＨＢＴの一例について、図３を用いて説明する。このＨＢＴは、結晶成長用の半絶縁性ＩｎＰからなる基板７０１上に、ｎ型不純物が高濃度に添加された厚いＩｎＰとｎ型不純物が高濃度に添加された薄いＩｎＧａＡｓの積層構造からなる第１サブコレクタ７０２が形成されている。薄いＩｎＧａＡｓは、コレクタ電極７１３とのコンタクト抵抗を十分小さくするために用いられており、厚いＩｎＰは、ＨＢＴ素子を高速動作させたときに発生する熱を基板７０１側へ効率的に散逸させるために用いられている。   Hereinafter, an example of the HBT that can be realized by the manufacturing method described in Non-Patent Document 1 will be described with reference to FIG. This HBT has a laminated structure of thick InP doped with a high concentration of n-type impurities and thin InGaAs doped with a high concentration of n-type impurities on a substrate 701 made of semi-insulating InP for crystal growth. One subcollector 702 is formed. Thin InGaAs is used to sufficiently reduce the contact resistance with the collector electrode 713, and thick InP is used to efficiently dissipate heat generated when the HBT element is operated at high speed to the substrate 701 side. It is used.

また、第１サブコレクタ７０２上には、不純物が添加されていないＩｎＰからなる第２サブコレクタ７０３と、イオン打ち込みによってｎ型不純物（例えば、Ｓｉ）が高濃度に添加されたＩｎＰからなる第３サブコレクタ７０４（局所的微細導電領域）が形成されている。第３サブコレクタ７０４は、基板７０１平面の法線方向に、第２サブコレクタ７０３の中央部を貫通して形成されている。   On the first sub-collector 702, a second sub-collector 703 made of InP to which no impurity is added and a third sub-collector made of InP to which an n-type impurity (for example, Si) is added at a high concentration by ion implantation. A subcollector 704 (local fine conductive region) is formed. The third sub-collector 704 is formed so as to penetrate the central portion of the second sub-collector 703 in the normal direction of the substrate 701 plane.

また、第２サブコレクタ７０３および第３サブコレクタ７０４の上には、ＩｎＰからなるコレクタ７０７が形成され、コレクタ７０７上には、ｐ型不純物が高濃度に添加されたＧａＡｓＳｂからなるベース７０８が形成されている。また、ベース７０８上には、ｎ型不純物が添加されたＩｎＰからなるエミッタ７０９が形成され、エミッタ７０９上には、ｎ型不純物が高濃度に添加されたＩｎＧａＡｓからなるキャップ７１０が形成されている。   A collector 707 made of InP is formed on the second sub-collector 703 and the third sub-collector 704, and a base 708 made of GaAsSb to which a p-type impurity is added at a high concentration is formed on the collector 707. Has been. An emitter 709 made of InP to which an n-type impurity is added is formed on the base 708, and a cap 710 made of InGaAs to which an n-type impurity is added at a high concentration is formed on the emitter 709. .

また、キャップ７１０上には、エミッタ電極７１１が形成されている。また、エミッタ７０９の周囲のベース７０８上には、ベース電極７１２が形成され、コレクタ７０７の周囲の第１サブコレクタ７０２上には、コレクタ電極７１３が形成されている。なお、エミッタ電極７１１の上には、ベース電極７１２形成時に堆積したベース電極材料層７１４が形成されている。   An emitter electrode 711 is formed on the cap 710. A base electrode 712 is formed on the base 708 around the emitter 709, and a collector electrode 713 is formed on the first subcollector 702 around the collector 707. Note that a base electrode material layer 714 deposited when the base electrode 712 is formed is formed on the emitter electrode 711.

次に、上述したＨＢＴの製造について図４Ａ〜図４Ｄを用いて説明する。まず、図４Ａに示すように、結晶成長用の半絶縁性ＩｎＰからなる基板７０１上に、ｎ型不純物が高濃度に添加された厚いＩｎＰ層、およびｎ型不純物が高濃度に添加された薄いＩｎＧａＡｓ層からなる第１サブコレクタ形成層８０２、ならびに不純物が添加されていないＩｎＰからなるＩｎＰ層８０３を順次に結晶成長する。これらは、例えば、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法を用いて結晶成長する。   Next, the manufacture of the above-described HBT will be described with reference to FIGS. 4A to 4D. First, as shown in FIG. 4A, on a substrate 701 made of semi-insulating InP for crystal growth, a thick InP layer to which n-type impurities are added at a high concentration, and a thin layer to which n-type impurities are added at a high concentration. A first subcollector forming layer 802 made of an InGaAs layer and an InP layer 803 made of InP to which no impurity is added are successively grown. These are crystal-grown using, for example, a molecular beam epitaxy (MBE) method.

ここで、厚いＩｎＰ層と薄いＩｎＧａＡｓ層からなる積層構造の第１サブコレクタ形成層８０２は、第１サブコレクタ７０２を形成するための層である。また、ＩｎＰ層８０３は第２サブコレクタ７０３および第３サブコレクタ７０４を形成するための層である。また、厚いＩｎＰと薄いＩｎＧａＡｓからなる第１サブコレクタ形成層８０２は、基板７０１側に厚いＩｎＰ層が配置され、薄いＩｎＧａＡｓ層は、コレクタ電極に対するコンタクト層として使用される。   Here, the first subcollector formation layer 802 having a laminated structure including a thick InP layer and a thin InGaAs layer is a layer for forming the first subcollector 702. The InP layer 803 is a layer for forming the second subcollector 703 and the third subcollector 704. The first subcollector formation layer 802 made of thick InP and thin InGaAs has a thick InP layer disposed on the substrate 701 side, and the thin InGaAs layer is used as a contact layer for the collector electrode.

次に、基板７０１上の図示しない領域に位置合わせマークを形成した後、図４Ｂに示すように、公知のリソグラフィ技術を用いて、微小な開口部９０１ａを有するレジストマスク９０１を形成する。次いで、ＩｎＰ層８０３に対して、ｎ型不純物となるＳｉを用いてイオン打ち込みを行うことで、図４Ｃに示すように、第３サブコレクタ７０４を形成する。図４Ｃでは、レジストマスクを除去した後の状態を示している。なお、レジストマスクによってイオン打ち込みが実施されない領域は、不純物が添加されていない第２サブコレクタ形成層８１３となる、この後、レジストを除去し、また、加熱処理を実施することによって不純物として導入したＳｉを電気的に活性化させれば、第３サブコレクタ７０４は局所的な微細導電領域として機能することになる。   Next, after an alignment mark is formed in a region (not shown) on the substrate 701, a resist mask 901 having a minute opening 901a is formed using a known lithography technique as shown in FIG. 4B. Next, ion implantation is performed on the InP layer 803 using Si as an n-type impurity, thereby forming a third sub-collector 704 as shown in FIG. 4C. FIG. 4C shows a state after the resist mask is removed. Note that the region where ion implantation is not performed by the resist mask is the second subcollector formation layer 813 to which no impurity is added. Thereafter, the resist is removed, and the region is introduced as an impurity by performing heat treatment. If Si is electrically activated, the third subcollector 704 functions as a local fine conductive region.

次に、図４Ｄに示すように、第２サブコレクタ形成層８１３および第３サブコレクタ７０４の上に、ＩｎＰからなるコレクタ形成層８０７、ｐ型不純物が高濃度に添加されたＧａＡｓＳｂからなるベース形成層８０８、ｎ型不純物が添加されたＩｎＰからなるエミッタ形成層８０９、ｎ型不純物が高濃度に添加されたＩｎＧａＡｓからなるキャップ形成層８１０を、順次、ＭＢＥ法によって再成長し、ＨＢＴエピタキシャルウエハを完成させる。   Next, as shown in FIG. 4D, on the second subcollector formation layer 813 and the third subcollector 704, a collector formation layer 807 made of InP and a base made of GaAsSb doped with a high concentration of p-type impurities. The layer 808, the emitter forming layer 809 made of InP to which n-type impurities are added, and the cap forming layer 810 made of InGaAs to which n-type impurities are added at a high concentration are successively regrown by the MBE method, and the HBT epitaxial wafer is formed. Finalize.

上述したようにＨＢＴエピタキシャルウエハを形成した後、公知のリソグラフィ技術およびエッチング技術などによって、ＨＢＴメサ構造を実現させればよい。ただし、このとき、予め形成しておいた位置合わせマークを用いることで、エミッタメサを第３サブコレクタ７０４の直上に配置されるように形成することが重要である。   After forming the HBT epitaxial wafer as described above, the HBT mesa structure may be realized by a known lithography technique and etching technique. However, at this time, it is important to form the emitter mesa so as to be disposed immediately above the third sub-collector 704 by using an alignment mark formed in advance.

上述したＨＢＴによれば、第３サブコレクタ７０４（局所的微細導電領域）は、ｎ型不純物が高濃度に添加された第１サブコレクタ７０２に接触しているので、ＨＢＴのエミッタ７０９からベース７０８、およびコレクタ７０７に注入された電子は、不純物が添加されておらず高抵抗となっている第２サブコレクタ７０３には流れずに、第３サブコレクタ７０４を経由して第１サブコレクタ７０２、および、第１サブコレクタ７０２上に形成されたコレクタ電極７１３に流れることになる。このように、上述したＨＢＴでは、電流が、第３サブコレクタ７０４によって規定される領域に集中して流れることになる。   According to the above-described HBT, the third sub-collector 704 (local fine conductive region) is in contact with the first sub-collector 702 to which n-type impurities are added at a high concentration, and therefore, the emitter 709 to the base 708 of the HBT. , And the electrons injected into the collector 707 do not flow into the second sub-collector 703, which is not doped with impurities and has a high resistance, but pass through the third sub-collector 704, the first sub-collector 702, And it flows to the collector electrode 713 formed on the first subcollector 702. Thus, in the above-described HBT, the current flows in a concentrated manner in the region defined by the third subcollector 704.

上述したＨＢＴでは、内部容量はベース７０８と第３サブコレクタ７０４とからなる平行平板型のキャパシタ構造によって決定される。一方、第２サブコレクタ７０３は、不純物が添加されておらず電圧印加によって空乏化されるため、外部容量は、ベース７０８と第１サブコレクタ７０２とからなる平行平板型のキャパシタ構造によって決まる。これらの結果、外部領域の空乏層厚は、内部領域の空乏層厚よりも十分大きくすることができ、外部容量を内部容量に比べて十分小さくすることが可能となる。   In the above-described HBT, the internal capacitance is determined by a parallel plate type capacitor structure including a base 708 and a third subcollector 704. On the other hand, since the second subcollector 703 is not doped with impurities and is depleted by voltage application, the external capacitance is determined by a parallel plate type capacitor structure including the base 708 and the first subcollector 702. As a result, the depletion layer thickness in the external region can be made sufficiently larger than the depletion layer thickness in the internal region, and the external capacitance can be made sufficiently smaller than the internal capacitance.

また、上述したＨＢＴでは、ベース電極７１２直下の半導体層をエッチング除去していないので、ベース７０８とコレクタ７０７とにより、ベース電極７１２を機械的に支持することができる。   In the above-described HBT, the semiconductor layer immediately below the base electrode 712 is not removed by etching, so that the base electrode 712 can be mechanically supported by the base 708 and the collector 707.

James C. Li, Mary Chen, Donald A. Hitko, Charles H. Fields, Binqiang Shi, Rajesh Rajavel, Peter M. Asbeck, and Marko Sokolich, "A submicrometer 252 GHz fT and 283 GHz fMAX InP DHBT with reduced CBC using selectively implanted buried subcollector (SIBS)", IEEE Electron Device Letters, Vol.26, No.3, pp.136-138, 2005.James C. Li, Mary Chen, Donald A. Hitko, Charles H. Fields, Binqiang Shi, Rajesh Rajavel, Peter M. Asbeck, and Marko Sokolich, "A submicrometer 252 GHz fT and 283 GHz fMAX InP DHBT with reduced CBC using selectively implanted buried subcollector (SIBS) ", IEEE Electron Device Letters, Vol.26, No.3, pp.136-138, 2005.

上述した従来のＨＢＴは、サブコレクタ層に局所的に不純物が添加された領域をイオン打ち込み法によって実現し、この後、ＨＢＴの活性領域を構成するコレクタ、ベース、およびエミッタ半導体層を再成長によって形成している。これにより、外部容量を、内部容量に比べて十分小さくすることを可能とし、この結果、ＨＢＴ素子の充放電時間を短縮してＨＢＴの高速動作を可能としている。   In the conventional HBT described above, a region in which impurities are locally added to the subcollector layer is realized by an ion implantation method, and thereafter, the collector, base, and emitter semiconductor layers constituting the active region of the HBT are regrown. Forming. As a result, the external capacitance can be made sufficiently smaller than the internal capacitance, and as a result, the charge / discharge time of the HBT element can be shortened to enable high-speed operation of the HBT.

しかしながら、従来のＨＢＴを実現するためには、２回の結晶成長が必要であり、素子の製造時間を短縮することが容易ではない。また、選択的なイオン打ち込みを実施した後のウエハ表面には、プロセスにともなう不純物やダストが付着してしまうことが懸念される。この場合、付着した不純物やダストによって２回目の結晶成長が阻害されてしまい、ＨＢＴを作製する上で十分な結晶品質が得られないこともあり得る。この結果、ＨＢＴの製造歩留まりも低下してしまうという問題が危惧される。さらに、プロセスによってＩｎＰ表面に付着した不純物はｎ型を示すことがあり、この場合、外部領域が効率的に空乏化されず、外部容量が期待していた値よりも低減されないことも起こりうる。   However, in order to realize the conventional HBT, crystal growth is required twice, and it is not easy to shorten the device manufacturing time. In addition, there is a concern that impurities and dust accompanying the process may adhere to the wafer surface after the selective ion implantation. In this case, the second crystal growth is hindered by the attached impurities and dust, and it may be impossible to obtain a sufficient crystal quality for manufacturing the HBT. As a result, there is a concern that the production yield of the HBT is also lowered. Furthermore, impurities attached to the InP surface by the process may exhibit n-type, and in this case, the external region may not be efficiently depleted, and the external capacitance may not be reduced below the expected value.

以上に説明したように、上述した技術では、素子の製造時間や歩留まりに対して問題が生じる可能性がある。また、再成長を実施する前の表面処理をおろそかにすると、再成長界面に不純物やダストが付着してしまい、高品質なＨＢＴ結晶を得ることができなくなる場合が発生するという問題もある。このように、従来の後術では、外部容量を低減した高品質なＨＢＴが、容易に製造することができないという問題があった。   As described above, the above-described technique may cause a problem with respect to device manufacturing time and yield. Further, if the surface treatment before the regrowth is neglected, there is a problem that impurities and dust adhere to the regrowth interface and a high-quality HBT crystal cannot be obtained. Thus, the conventional post-operation has a problem that a high-quality HBT with a reduced external capacity cannot be easily manufactured.

本発明は、以上のような問題点を解消するためになされたものであり、外部容量を低減した高品質なＨＢＴが、比較的容易に製造できるようにすることを目的とする。   The present invention has been made to solve the above problems, and an object of the present invention is to make it possible to manufacture a high-quality HBT with reduced external capacity relatively easily.

本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる結晶成長用基板の上にエミッタとなる化合物半導体からなるエミッタ形成層を形成する第１工程と、エミッタ形成層の上に化合物半導体からなるベースとなるベース形成層を形成する第２工程と、ベース形成層の上にコレクタとなる化合物半導体からなるコレクタ形成層を形成する第３工程と、コレクタ形成層の上に第１金属層を形成する第４工程と、第１金属層の上に第２金属層を形成する第５工程と、第２金属層の上に金属マスク形成層を形成する第６工程と、金属マスク形成層をパターニングすることによって金属マスクを形成する第７工程と、金属マスクと第１金属層によって第２金属層を選択的にエッチング除去した後に、金属マスクと暴露された部分の第１金属層をエッチング除去することによって、第１金属層の一部と第２金属層の一部から構成される局所的な内部電極構造と、平面視で内部電極構造の周囲を取り囲む空洞領域と、空洞領域の周囲を取り囲む第１金属層の他の一部と第２金属層の他の一部から構成される外部支持構造を形成する第８工程と、支持基板の上に第３金属層を形成する第９工程と、第３金属層の上に第４金属層を形成する第１０工程と、第２金属層と第４金属層とを接合することで結晶成長用基板と支持基板とを貼り合わせる第１１工程と、結晶成長用基板と支持基板とを貼り合わせた後に、結晶成長用基板を除去する第１２工程と、エミッタ形成層、ベース形成層、コレクタ形成層をパターニングし、内部電極構造と中心軸が一致する状態で、支持基板の側から見てコレクタ、ベース、およびエミッタの順に積層された素子部を形成する第１３工程と、外部支持構造における第１金属層、外部支持構造における第２金属層、第４金属層、および第３金属層をパターニングすることによって、第４金属パターン層、第３金属パターン層、第２金属パターン層、および第１金属パターン層を形成すると同時に、空洞領域の周囲に最終的な外部支持構造を形成する第１４工程とを備え、第１３工程では、コレクタを、平面視で内部電極構造の全体、空洞領域の全体、ならびに、最終的な外部支持構造の一部の直上に配置される状態に形成し、ベースを、平面視でコレクタに内包し、かつ、内部電極構造の全体と空洞領域の一部の直上に配置される状態に形成し、エミッタを、平面視でベースに内包し、かつ、内部電極構造の一部の直上、あるいは、内部電極構造の全体と空洞領域の一部の直上に配置される状態に形成し、第１４工程では、第１金属層をパターニングして第４金属パターン層を形成した後に、第３金属層および第４金属パターン層に対して第２金属層および第４金属層が選択的にエッチングされるエッチング方法により、第２金属層および第４金属層をパターニングして第３金属パターン層および第２金属パターン層を形成し、第３金属パターン層および第２金属パターン層を形成した後に、第３金属層をパターニングして第１金属パターン層を形成する。   The method for manufacturing a heterojunction bipolar transistor according to the present invention includes a first step of forming an emitter forming layer made of a compound semiconductor to be an emitter on a crystal growth substrate made of a compound semiconductor, and a compound semiconductor on the emitter forming layer. A second step of forming a base forming layer as a base composed of the above, a third step of forming a collector forming layer of a compound semiconductor as a collector on the base forming layer, and a first metal layer on the collector forming layer A fourth step of forming a second metal layer, a fifth step of forming a second metal layer on the first metal layer, a sixth step of forming a metal mask forming layer on the second metal layer, and a metal mask forming layer A seventh step of forming a metal mask by patterning, and a second metal layer selectively etched away by the metal mask and the first metal layer, and then exposed to the metal mask. The portion of the first metal layer is removed by etching, so that a local internal electrode structure composed of a part of the first metal layer and a part of the second metal layer and the periphery of the internal electrode structure in plan view An eighth step of forming an external support structure composed of a surrounding cavity region, another part of the first metal layer surrounding the periphery of the cavity area, and another part of the second metal layer; A substrate for crystal growth by bonding the ninth step of forming the third metal layer, the tenth step of forming the fourth metal layer on the third metal layer, and the second metal layer and the fourth metal layer. An eleventh step of bonding the crystal growth substrate and the support substrate; a twelfth step of removing the crystal growth substrate after bonding the crystal growth substrate and the support substrate; and an emitter formation layer, a base formation layer, and a collector formation layer. Patterned and supported with internal electrode structure and center axis aligned A thirteenth step of forming an element part laminated in the order of collector, base, and emitter when viewed from the side of the plate; a first metal layer in the external support structure; a second metal layer in the external support structure; a fourth metal layer; And patterning the third metal layer to form a fourth metal pattern layer, a third metal pattern layer, a second metal pattern layer, and a first metal pattern layer, and at the same time a final external support around the cavity region 14th step of forming the structure, and in the 13th step, the collector is disposed directly above the entire internal electrode structure, the entire hollow region, and a part of the final external support structure in plan view. The base is included in the collector in a plan view, and is arranged in a state of being disposed immediately above the entire internal electrode structure and a part of the cavity region, and the emitter is included in the base in a plan view. In addition, in the fourteenth step, the first metal layer is patterned by forming a state of being disposed directly on a part of the internal electrode structure or on the entire internal electrode structure and a part of the cavity region. After forming the fourth metal pattern layer, the second metal layer and the fourth metal layer are etched by an etching method in which the second metal layer and the fourth metal layer are selectively etched with respect to the third metal layer and the fourth metal pattern layer. The metal layer is patterned to form a third metal pattern layer and a second metal pattern layer. After forming the third metal pattern layer and the second metal pattern layer, the third metal layer is patterned to form a first metal pattern layer. Form.

上記ヘテロ接合バイポーラトランジスタの製造方法において、コレクタは、第１金属層の側に形成された高濃度の不純物が添加されたサブコレクタ層を含む。   In the method of manufacturing a heterojunction bipolar transistor, the collector includes a subcollector layer to which a high concentration impurity is added, which is formed on the first metal layer side.

上記ヘテロ接合バイポーラトランジスタの製造方法において、空洞領域におけるサブコレクタ層を第８工程の後に選択的にエッチング除去することで、サブコレクタ層が、平面視で第４金属パターン層の形成領域のみに形成された状態とする。   In the method of manufacturing a heterojunction bipolar transistor, the subcollector layer in the cavity region is selectively etched away after the eighth step, so that the subcollector layer is formed only in the formation region of the fourth metal pattern layer in plan view. It is assumed that

上記ヘテロ接合バイポーラトランジスタの製造方法において、第１金属層、第３金属層および金属マスク形成層は、ＷおよびＭｏの少なくとも１つから構成し、第２金属層および第４金属層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成すればよい。   In the method of manufacturing a heterojunction bipolar transistor, the first metal layer, the third metal layer, and the metal mask forming layer are composed of at least one of W and Mo, and the second metal layer and the fourth metal layer are Au, What is necessary is just to comprise from the material selected from the alloy which has Cu, Au as a main component, and the alloy which has Cu as a main component.

また、本発明に係るヘテロ接合バイポーラトランジスタは、支持基板と、支持基板の上に形成された第１金属パターン層と、第１金属パターン層の上に形成された第２金属パターン層と、第２金属パターン層の上に形成された第３金属パターン層と、第３金属パターン層の上に形成された第４金属パターン層と、第４金属パターン層の上に形成された化合物半導体からなるコレクタと、コレクタの上に平面視でコレクタに内包されるように形成された化合物半導体からなるベースと、ベースの上に平面視でベースに内包されるように形成された化合物半導体からなるエミッタとを備え、第３金属パターン層の一部と第４金属パターン層の一部は、局所的な内部電極構造を形成し、かつ、第３金属パターン層の他の一部と第４金属パターン層の他の一部は、内部電極構造の周囲に離間して配置されてリング状の外部支持構造を形成し、かつ、第２金属パターン層、コレクタ、内部電極構造、および外部支持構造によって、内部電極構造の周囲を取り囲む空洞領域が形成され、コレクタは、平面視で内部電極構造の全体、空洞領域の全体、および外部支持構造の一部の直上に配置され、ベースは、平面視で内部電極構造の全体と空洞領域の一部の直上に配置され、エミッタは、平面視で内部電極構造の一部の直上、あるいは、内部電極構造の全体と空洞領域の一部の直上に配置され、第２金属パターン層および第３金属パターン層は、第１金属パターン層および第４金属パターン層に対して選択的にエッチングできる材料から構成されている。   The heterojunction bipolar transistor according to the present invention includes a support substrate, a first metal pattern layer formed on the support substrate, a second metal pattern layer formed on the first metal pattern layer, A third metal pattern layer formed on the second metal pattern layer; a fourth metal pattern layer formed on the third metal pattern layer; and a compound semiconductor formed on the fourth metal pattern layer. A collector, a base made of a compound semiconductor formed so as to be contained in the collector in plan view on the collector, and an emitter made of a compound semiconductor formed so as to be contained in the base in plan view on the base; A part of the third metal pattern layer and a part of the fourth metal pattern layer form a local internal electrode structure, and another part of the third metal pattern layer and the fourth metal pattern layer of A part of the inner electrode structure is spaced apart from the periphery of the internal electrode structure to form a ring-shaped external support structure, and the second metal pattern layer, the collector, the internal electrode structure, and the external support structure A cavity region is formed to surround the periphery of the internal electrode structure, and the collector is disposed directly above the entire internal electrode structure, the entire cavity region, and a part of the external support structure in a plan view, and the base is disposed in the plan view. The emitter is disposed on the whole and a part of the cavity region, and the emitter is disposed on the part of the internal electrode structure in a plan view or on the whole part of the internal electrode structure and a part of the cavity region. The pattern layer and the third metal pattern layer are made of a material that can be selectively etched with respect to the first metal pattern layer and the fourth metal pattern layer.

上記ヘテロ接合バイポーラトランジスタにおいて、コレクタは、第４金属パターン層の側に形成された高濃度の不純物が添加されたサブコレクタ層を含むようにしてもよい。この場合、サブコレクタ層は、平面視で第４金属パターン層の形成領域のみに形成されているようにすればよい。   In the heterojunction bipolar transistor, the collector may include a subcollector layer formed on the fourth metal pattern layer side and doped with a high concentration impurity. In this case, the subcollector layer may be formed only in the formation region of the fourth metal pattern layer in plan view.

上記ヘテロ接合バイポーラトランジスタにおいて、第４金属パターン層および第１金属パターン層は、ＷおよびＭｏの少なくとも１つから構成され、第３金属パターン層および第２金属パターン層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成されているようにすればよい。   In the heterojunction bipolar transistor, the fourth metal pattern layer and the first metal pattern layer are composed of at least one of W and Mo, and the third metal pattern layer and the second metal pattern layer are made of Au, Cu, Au. What is necessary is just to be comprised from the material selected from the alloy which has a main component, and the alloy which has Cu as a main component.

以上説明したことにより、本発明によれば、外部容量を低減した高品質なＨＢＴが、比較的容易に製造できるという優れた効果が得られる。   As described above, according to the present invention, it is possible to obtain an excellent effect that a high-quality HBT with reduced external capacity can be manufactured relatively easily.

図１Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。FIG. 1A is a cross-sectional view showing a configuration of a heterojunction bipolar transistor according to an embodiment of the present invention. 図１Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。FIG. 1B is a cross-sectional view showing the configuration of the heterojunction bipolar transistor according to the embodiment of the present invention. 図１Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す平面図である。FIG. 1C is a plan view showing the configuration of the heterojunction bipolar transistor according to the embodiment of the present invention. 図２Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の製造方法を説明するための各工程における状態を示す構成図である。FIG. 2A is a configuration diagram showing a state in each step for explaining a method of manufacturing a heterojunction bipolar transistor (HBT) in the embodiment of the present invention. 図２Ｂは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2B is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｃは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2C is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｄは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2D is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｅは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2E is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｆは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2F is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｇは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2G is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｈは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2H is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｉは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2I is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｊは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2J is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｋは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2K is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｌは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2L is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｍは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2M is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｎは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2N is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｏは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2O is a configuration diagram showing a state in each step for explaining a method of manufacturing an HBT in the embodiment of the present invention. 図２Ｐは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2P is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｑは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2Q is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｒは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2R is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｓは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2S is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｔは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2T is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図２Ｕは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2U is a configuration diagram showing a state in each step for explaining a method of manufacturing the HBT in the embodiment of the present invention. 図２Ｖは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 2V is a configuration diagram showing a state in each step for explaining the method of manufacturing the HBT in the embodiment of the present invention. 図３は、従来のヘテロ接合バイポーラトランジスタの構成を示す断面図である。FIG. 3 is a cross-sectional view showing a configuration of a conventional heterojunction bipolar transistor. 図４Ａは、従来のヘテロ接合バイポーラトランジスタ（ＨＢＴ）の製造方法を説明するための各工程における状態を示す構成図である。FIG. 4A is a configuration diagram showing a state in each step for explaining a conventional method of manufacturing a heterojunction bipolar transistor (HBT). 図４Ｂは、従来のＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 4B is a configuration diagram showing a state in each step for explaining a conventional method of manufacturing an HBT. 図４Ｃは、従来のＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 4C is a configuration diagram showing a state in each step for explaining a conventional method of manufacturing an HBT. 図４Ｄは、従来のＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。FIG. 4D is a configuration diagram showing a state in each step for explaining a conventional method of manufacturing an HBT.

以下、本発明の実施の形態について図を参照して説明する。はじめに、発明の実施の形態におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成について、図１Ａ，図１Ｂ，図１Ｃを用いて説明する。図１Ａ，図１Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。図１Ｃは、ヘテロ接合バイポーラトランジスタの構成を示す平面図である。図１ＣのＸＸ’線の断面を図１Ａに示し、図１ＣのＹＹ’線の断面を図１Ｂに示している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. First, the structure of a heterojunction bipolar transistor (HBT) in an embodiment of the invention will be described with reference to FIGS. 1A, 1B, and 1C. 1A and 1B are cross-sectional views showing the configuration of a heterojunction bipolar transistor according to an embodiment of the present invention. FIG. 1C is a plan view showing the configuration of the heterojunction bipolar transistor. A cross section taken along line XX 'in FIG. 1C is shown in FIG. 1A, and a cross section taken along line YY' in FIG. 1C is shown in FIG. 1B.

このＨＢＴは、支持基板１０１と、支持基板１０１の上に形成された第１金属パターン層１０２と、第１金属パターン層１０２の上に形成された第２金属パターン層１０３とを備える。また、第２金属パターン層１０３の上に形成された第３金属パターン層１０４ａ，第３金属パターン層１０４ｃと、第３金属パターン層１０４ａ，第３金属パターン層１０４ｃの上に形成された第４金属パターン層１０５ａ，第４金属パターン層１０５ｄとを備える。   The HBT includes a support substrate 101, a first metal pattern layer 102 formed on the support substrate 101, and a second metal pattern layer 103 formed on the first metal pattern layer 102. The third metal pattern layer 104a and the third metal pattern layer 104c formed on the second metal pattern layer 103, and the fourth metal layer formed on the third metal pattern layer 104a and the third metal pattern layer 104c. A metal pattern layer 105a and a fourth metal pattern layer 105d are provided.

第３金属パターン層（第３金属パターン層の一部）１０４ａおよび第４金属パターン層（第４金属パターン層の一部）１０５ａは、内部電極構造を形成しており、この内部電極構造を取り囲んで空洞領域１２１が形成されている。また、第３金属パターン層（第３金属パターン層の他の一部）１０４ｃおよび第４金属パターン層（第４金属パターン層の他の一部）１０５ｄは、空洞領域１２１を取り囲んで形成され、これらで外部支持構造を形成している。第３金属パターン層１０４ｃおよび第４金属パターン層１０５ｄは、上述した内部電極構造の周囲に離間して配置されてリング状の外部支持構造を形成することで、空洞領域１２１を形成している。図１Ｃでは、参考のため、空洞領域１２１と金属パターン層との境界１９１および境界１９２を示している。また、図１Ｃでは、空洞領域１２１をグレーで示している。   The third metal pattern layer (a part of the third metal pattern layer) 104a and the fourth metal pattern layer (a part of the fourth metal pattern layer) 105a form an internal electrode structure, and surround the internal electrode structure. Thus, the cavity region 121 is formed. The third metal pattern layer (other part of the third metal pattern layer) 104c and the fourth metal pattern layer (other part of the fourth metal pattern layer) 105d are formed surrounding the cavity region 121, These form an external support structure. The third metal pattern layer 104c and the fourth metal pattern layer 105d are spaced apart from each other around the internal electrode structure described above to form a ring-shaped external support structure, thereby forming the cavity region 121. For reference, FIG. 1C shows a boundary 191 and a boundary 192 between the cavity region 121 and the metal pattern layer. Further, in FIG. 1C, the cavity region 121 is shown in gray.

第２金属パターン層１０３、第３金属パターン層１０４ａ，第３金属パターン層１０４ｃは、第１金属パターン層１０２、第４金属パターン層１０５ａ，第４金属パターン層１０５ｄに対して選択的にエッチングできる材料から構成されている。言い換えると、第２金属パターン層１０３、第３金属パターン層１０４ａ，第３金属パターン層１０４ｃは、第１金属パターン層１０２、第４金属パターン層１０５ａ，第４金属パターン層１０５ｄとは異なる金属から構成されている。   The second metal pattern layer 103, the third metal pattern layer 104a, and the third metal pattern layer 104c can be selectively etched with respect to the first metal pattern layer 102, the fourth metal pattern layer 105a, and the fourth metal pattern layer 105d. Consists of materials. In other words, the second metal pattern layer 103, the third metal pattern layer 104a, and the third metal pattern layer 104c are made of different metals from the first metal pattern layer 102, the fourth metal pattern layer 105a, and the fourth metal pattern layer 105d. It is configured.

また、第２金属パターン層１０３と第３金属パターン層１０４ａ，第３金属パターン層１０４ｃは、例えば、よく知られたウエハ貼り合わせ技術によって接合されている。後述する製造方法の説明において詳細に説明するが、上述した金属積層構造を用いることによって、比較的簡便に、本発明におけるＨＢＴを実現することが可能となる。   The second metal pattern layer 103, the third metal pattern layer 104a, and the third metal pattern layer 104c are bonded by, for example, a well-known wafer bonding technique. Although described in detail in the description of the manufacturing method to be described later, by using the metal laminated structure described above, the HBT in the present invention can be realized relatively easily.

また、実施の形態におけるＨＢＴは、コレクタ１０７、ベース１０８、エミッタ１０９を備える。コレクタ１０７は、第３金属パターン層１０４ａと第４金属パターン層１０５ａとによる内部電極構造、空洞領域１２１、および第３金属パターン層１０４ｃと第４金属パターン層１０５ｄとによる外部支持構造の一部の直上に配置されるように形成されている。また、ベース１０８は、内部電極構造、および空洞領域１２１の一部の直上に配置され、平面視でコレクタ１０７の形成領域に内包されるように形成されている。また、エミッタ１０９は、内部電極構造の直上に配置され、平面視でベース１０８の形成領域に内包されるように形成されている。   The HBT in the embodiment includes a collector 107, a base 108, and an emitter 109. The collector 107 includes an internal electrode structure formed by the third metal pattern layer 104a and the fourth metal pattern layer 105a, a cavity region 121, and a part of an external support structure formed by the third metal pattern layer 104c and the fourth metal pattern layer 105d. It is formed so as to be disposed immediately above. The base 108 is disposed immediately above a part of the internal electrode structure and the cavity region 121, and is formed so as to be included in the formation region of the collector 107 in a plan view. The emitter 109 is disposed immediately above the internal electrode structure, and is formed so as to be included in the formation region of the base 108 in a plan view.

なお、図示してはいないが、エミッタ１０９は、内部電極構造、および空洞領域１２１の一部の直上に配置され、かつ、平面視でベース１０８の形成領域に内包されるように形成されていてもよい。また、実施の形態におけるＨＢＴにおいて、エミッタ１０９、ベース１０８、コレクタ１０７は、内部電極構造の形成領域と中心軸が一致する状態で形成されている。なお、上記中心軸は、支持基板１０１平面の法線に平行な軸である。   Although not shown, the emitter 109 is disposed immediately above a part of the internal electrode structure and the cavity region 121, and is formed so as to be included in the formation region of the base 108 in a plan view. Also good. In the HBT in the embodiment, the emitter 109, the base 108, and the collector 107 are formed in a state where the central axis coincides with the formation region of the internal electrode structure. The central axis is an axis parallel to the normal line of the support substrate 101 plane.

また、エミッタ１０９の上には、化合物半導体からなるキャップ１１０が形成されている。また、キャップ１１０の上には、エミッタ電極１１１が形成され、エミッタ１０９の周囲のベース１０８の上にベース電極１１２が形成されている。なお、支持基板１０１上の第１金属パターン層１０２、第２金属パターン層１０３、第３金属パターン層１０４ａと第３金属パターン層１０４ｃ、および第４金属パターン層１０５ａ，第４金属パターン層１０５ｄからなる金属積層構造が、コレクタ電極の役割を担っている。なお、図１Ｃにおいて、領域１９３および領域１９４には、ベース電極１１２およびコレクタ電極へのスルーホールが形成されることとなる。   Further, a cap 110 made of a compound semiconductor is formed on the emitter 109. An emitter electrode 111 is formed on the cap 110, and a base electrode 112 is formed on the base 108 around the emitter 109. From the first metal pattern layer 102, the second metal pattern layer 103, the third metal pattern layer 104a and the third metal pattern layer 104c, the fourth metal pattern layer 105a, and the fourth metal pattern layer 105d on the support substrate 101. The metal laminated structure as described above serves as a collector electrode. In FIG. 1C, in the region 193 and the region 194, through holes to the base electrode 112 and the collector electrode are formed.

実施の形態におけるＨＢＴは、エミッタ１０９の直下に配置されている第３金属パターン層１０４ａおよび第４金属パターン層１０５ａから構成される内部電極構造が、局所的な微細コレクタ電極として機能している。さらに、ベース電極１１２直下の領域には、空洞領域１２１が存在している。これらの構成が、本発明における重要なポイントである。これらの構成とすることで、まず、エミッタ１０９直下におけるコレクタ内部容量は、ベース１０８、第４金属パターン層１０５ａ、およびコレクタ１０７から形成される平行平板型のキャパシタ構造によって特徴づけられる。従って、エミッタ１０９直下におけるコレクタ内部容量の大きさは、主に、第４金属パターン層１０５ａの金属層形成面積とコレクタ１０７の層厚によって決定されることになる。   In the HBT in the embodiment, the internal electrode structure composed of the third metal pattern layer 104a and the fourth metal pattern layer 105a arranged immediately below the emitter 109 functions as a local fine collector electrode. Further, a cavity region 121 exists in a region immediately below the base electrode 112. These configurations are important points in the present invention. With these configurations, first, the collector internal capacitance immediately below the emitter 109 is characterized by a parallel plate type capacitor structure formed of the base 108, the fourth metal pattern layer 105a, and the collector 107. Therefore, the magnitude of the collector internal capacitance immediately below the emitter 109 is mainly determined by the metal layer formation area of the fourth metal pattern layer 105 a and the layer thickness of the collector 107.

一方、エミッタ１０９の周囲の外部容量は、ベース１０８、第２金属パターン層１０３、コレクタ１０７、および空洞領域１２１から形成される平行平板型のキャパシタ構造によって特徴づけられる。空洞領域１２１は、真空状態、あるいは真空に近い状態になっているため、半導体コレクタ１０７に比べて誘電率は十分小さい値となっている。このため、平行平板型キャパシタ構造の容量は、空洞領域１２１の容量として特徴づけられることになる。従って、エミッタ１０９周囲の外部容量は、内部容量に比べて十分小さくなる。   On the other hand, the external capacitance around the emitter 109 is characterized by a parallel plate type capacitor structure formed of the base 108, the second metal pattern layer 103, the collector 107, and the cavity region 121. Since the cavity region 121 is in a vacuum state or a state close to a vacuum, the dielectric constant is sufficiently smaller than that of the semiconductor collector 107. For this reason, the capacitance of the parallel plate capacitor structure is characterized as the capacitance of the cavity region 121. Accordingly, the external capacitance around the emitter 109 is sufficiently smaller than the internal capacitance.

以上の結果、コレクタ容量は、主に、エミッタ１０９直下の内部容量によって決定されることになり、コレクタ容量は、ベース・コレクタ接合面積の大きさに関わらず、内部電極構造上部の金属層（第４金属パターン層１０５ａ）の面積によって決定されることになる。従って、内部電極構造上部の金属層面積を十分小さくしておけば、本発明におけるＨＢＴのコレクタ容量は、ベース・コレクタ接合面積の大きさに関係なく、小さくすることが可能となる。   As a result, the collector capacitance is mainly determined by the internal capacitance immediately below the emitter 109, and the collector capacitance is not limited to the base-collector junction area. It is determined by the area of the four metal pattern layers 105a). Therefore, if the metal layer area above the internal electrode structure is sufficiently small, the collector capacity of the HBT in the present invention can be reduced regardless of the size of the base-collector junction area.

一方、第３金属パターン層１０４ｃと第４金属パターン層１０５ｄとから構成される外部支持構造は、空洞領域１２１を実現すると同時に、コレクタ１０７、ベース１０８、エミッタ１０９からなる化合物半導体メサ構造を機械的に支持するために設けられている。この外部支持構造とベース１０８の間にも外部容量となる寄生容量が発生するが、外部支持構造の直上にベース１０８が存在していないため、理想的な平行平板型キャパシタ構造とはなっておらず、この結果、寄生容量の影響は十分無視できる大きさとなる。   On the other hand, the external support structure composed of the third metal pattern layer 104c and the fourth metal pattern layer 105d realizes the cavity region 121 and at the same time mechanically combines the compound semiconductor mesa structure composed of the collector 107, the base 108, and the emitter 109. It is provided to support. A parasitic capacitance as an external capacitance is also generated between the external support structure and the base 108. However, since the base 108 does not exist immediately above the external support structure, an ideal parallel plate capacitor structure is not obtained. As a result, the influence of the parasitic capacitance is sufficiently negligible.

支持基板１０１は、例えば、Ｓｉ基板であればよい。あるいは、ＨＢＴ集積回路の発熱をより積極的に抑制したいのであればＳｉＣ基板などを使用してもよい。後述するウエハ接合を実施する上で重要となるウエハの平坦性が確保されていれば、支持基板１０１は、基本的にどのような材料であっても構わない。   The support substrate 101 may be a Si substrate, for example. Alternatively, a SiC substrate or the like may be used if it is desired to more positively suppress the heat generation of the HBT integrated circuit. The support substrate 101 may be basically made of any material as long as the flatness of the wafer, which is important in performing wafer bonding described later, is ensured.

第１金属パターン層１０２および第４金属パターン層１０５ａおよび第４金属パターン層１０５ｄは、主にＷから構成されていればよい。あるいは、第１金属パターン層１０２および第４金属パターン層１０５ａ，第４金属パターン層１０５ｄは、Ｍｏから構成されていてもよい。なお、第４金属パターン層１０５ａおよび第４金属パターン層１０５ｄは、第３金属パターン層１０４ａおよび第３金属パターン層１０４ｃの側のＷ層と、半導体素子側のＭｏ層との２層構造としてもよい。Ｍｏを用いると、ＩｎＧａＡｓなどの化合物半導体に対して比較的良好なコンタクト特性を得ることができる。一方、Ｗを用いると、ドライエッチングなどを用いた微細加工が比較的容易となる。両者を適切に合わせることによって、コンタクト特性の優れた微細金属電極パターンを形成することが可能となる。   The first metal pattern layer 102, the fourth metal pattern layer 105a, and the fourth metal pattern layer 105d only need to be mainly composed of W. Alternatively, the first metal pattern layer 102, the fourth metal pattern layer 105a, and the fourth metal pattern layer 105d may be made of Mo. The fourth metal pattern layer 105a and the fourth metal pattern layer 105d may have a two-layer structure including a W layer on the third metal pattern layer 104a and the third metal pattern layer 104c side and a Mo layer on the semiconductor element side. Good. When Mo is used, relatively good contact characteristics can be obtained for a compound semiconductor such as InGaAs. On the other hand, when W is used, fine processing using dry etching or the like becomes relatively easy. By appropriately combining the two, it is possible to form a fine metal electrode pattern with excellent contact characteristics.

第２金属パターン層１０３および第３金属パターン層１０４ａと第３金属パターン層１０４ｃとは、例えば、Ａｕから構成されていればよい。また、第２金属パターン層１０３および第３金属パターン層１０４ａと第３金属パターン層１０４ｃは、Ｃｕから構成されていてもよく、Ａｕを主成分とする合金、あるいは、Ｃｕを主成分とする合金より構成されていてもよい。   The second metal pattern layer 103, the third metal pattern layer 104a, and the third metal pattern layer 104c may be made of, for example, Au. The second metal pattern layer 103 and the third metal pattern layer 104a and the third metal pattern layer 104c may be made of Cu, and an alloy containing Au as a main component or an alloy containing Cu as a main component. It may be configured.

コレクタ１０７は、例えば、不純物が添加されていないＩｎＰから構成し、ベース１０８は、高濃度にｐ型不純物が導入されたＧａＡｓＳｂ（ｐ+−ＧａＡｓＳｂ）から構成すればよい。また、エミッタ１０９は、ｎ型不純物が導入されたＩｎＰ（ｎ−ＩｎＰ）から構成し、キャップ１１０は、高濃度にｎ型不純物が導入されたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）から構成すればよい。 For example, the collector 107 may be composed of InP to which no impurity is added, and the base 108 may be composed of GaAsSb (p + -GaAsSb) into which p-type impurities are introduced at a high concentration. The emitter 109 may be composed of InP (n-InP) into which n-type impurities are introduced, and the cap 110 may be composed of InGaAs (n + -InGaAs) into which n-type impurities are introduced at a high concentration.

前述したＨＢＴ半導体層構造では、コレクタと第４金属パターン層とが、いわゆる、ショットキーコンタクトを形成することを前提にしている。ただし、図示してはいないが、コレクタ１０７の第４金属パターン層１０５ａ，第４金属パターン層１０５ｄ側に、高濃度にｎ型不純物が導入されたサブコレクタ層を設けてもよい。第４金属パターン層１０５ａ，第４金属パターン層１０５ｄとの間に、例えば、高濃度にｎ型不純物が導入されたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）からなるサブコレクタ層を設け、このサブコレクタ層と第４金属パターン層とが、いわゆるオーミックコンタクトを形成するようにしてもよい。 In the HBT semiconductor layer structure described above, it is assumed that the collector and the fourth metal pattern layer form a so-called Schottky contact. However, although not shown, a sub-collector layer into which an n-type impurity is introduced at a high concentration may be provided on the fourth metal pattern layer 105a and the fourth metal pattern layer 105d side of the collector 107. For example, a subcollector layer made of InGaAs (n + -InGaAs) into which an n-type impurity is introduced at a high concentration is provided between the fourth metal pattern layer 105a and the fourth metal pattern layer 105d. You may make it form what is called an ohmic contact with a 4th metal pattern layer.

ただし、この場合、空洞領域１２１においては、サブコレクタ層は存在しないようにしておくことが望ましい。言い換えると、サブコレクタ層は、第４金属パターン層１０５ａ，第４金属パターン層１０５ｄの形成領域のみに設ける構成とすればよい。なお、ここでは、サブコレクタ層を用いた場合、コレクタとサブコレクタ層とを合わせたものを、改めて、コレクタと呼ぶことにする。従って、上述した構成におけるサブコレクタ層は、第４金属パターン層に接する高濃度に不純物が添加されたコレクタの一部の層とみなす。   However, in this case, it is desirable that the subcollector layer does not exist in the cavity region 121. In other words, the subcollector layer may be provided only in the formation region of the fourth metal pattern layer 105a and the fourth metal pattern layer 105d. Here, when the sub-collector layer is used, a combination of the collector and the sub-collector layer is referred to as a collector again. Therefore, the subcollector layer in the above-described configuration is regarded as a part of the collector layer to which the impurity is added at a high concentration in contact with the fourth metal pattern layer.

次に、本発明の実施の形態におけるＨＢＴの製造方法について、図２Ａ〜図２Ｖを用いて説明する。図２Ａ〜図２Ｖは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。図２Ａ〜図２Ｖは、図１Ａに記載の断面構造を実現する過程を示している。   Next, the manufacturing method of HBT in embodiment of this invention is demonstrated using FIG. 2A-FIG. 2V. 2A to 2V are configuration diagrams showing states in respective steps for explaining a method of manufacturing an HBT in the embodiment of the present invention. 2A to 2V show a process of realizing the cross-sectional structure shown in FIG. 1A.

まず、図２Ａに示すように、化合物半導体であるＩｎＰからなる成長基板５０１の上に、ＩｎＧａＡｓからなる第１エッチング停止層５０２、ＩｎＰからなる第２エッチング停止層５０３、ｎ+−ＩｎＧａＡｓからなるキャップ形成層３１０、ｎ−ＩｎＰからなるエミッタ形成層３０９、ｐ+−ＧａＡｓＳｂからなるベース形成層３０８、不純物が添加されていないＩｎＰからなるコレクタ形成層３０７を、例えば、ＭＢＥ法を用いて順次積層する（第１工程、第２工程、第３工程）。 First, as shown in FIG. 2A, a first etching stop layer 502 made of InGaAs, a second etching stop layer 503 made of InP, and a cap made of n + -InGaAs are formed on a growth substrate 501 made of InP which is a compound semiconductor. The formation layer 310, the emitter formation layer 309 made of n-InP, the base formation layer 308 made of p + -GaAsSb, and the collector formation layer 307 made of InP to which no impurity is added are sequentially stacked using, for example, the MBE method. (First step, second step, third step).

具体的に図示してはいないが、上述したエピタキシャル成長において、ＩｎＰからなるコレクタ形成層３０７の上にｎ+−ＩｎＧａＡｓからなるサブコレクタ形成層も積層しておいてもよい。各化合物半導体層は、ＩｎＰの上にエピタキシャル成長しているため、転位や欠陥などの発生が抑制された良質な状態で形成される。また、後述するように、ウエハ接合によって基板転換するため、通常のＨＢＴ層構造とは逆向きに結晶成長している点を注意しておく。 Although not specifically shown, a sub-collector formation layer made of n + -InGaAs may be stacked on the collector formation layer 307 made of InP in the epitaxial growth described above. Since each compound semiconductor layer is epitaxially grown on InP, each compound semiconductor layer is formed in a high-quality state in which generation of dislocations and defects is suppressed. Also, as will be described later, it should be noted that since the substrate is changed by wafer bonding, the crystal is grown in the opposite direction to the normal HBT layer structure.

次に、図２Ｂに示すように、コレクタ形成層３０７の上に第１金属層３０５を形成し、第１金属層３０５の上に第２金属層３０４を形成する（第４工程、第５工程）。なお、サブコレクタ形成層も積層した場合は、サブコレクタ形成層の上に、第１金属層３０５を形成し、第１金属層３０５の上に第２金属層３０４を形成する。次に、第２金属層３０４の上に金属マスク形成層３５１を形成する（第６工程）。   Next, as shown in FIG. 2B, a first metal layer 305 is formed on the collector formation layer 307, and a second metal layer 304 is formed on the first metal layer 305 (fourth step, fifth step). ). Note that when the subcollector formation layer is also stacked, the first metal layer 305 is formed on the subcollector formation layer, and the second metal layer 304 is formed on the first metal layer 305. Next, a metal mask forming layer 351 is formed on the second metal layer 304 (sixth step).

例えば、第１金属層３０５は、下層が層厚２〜１０ｎｍと比較的薄いＭｏ層、上層が層厚２０〜１００ｎｍと比較的厚いＷ層から構成されていればよい。この構成において、Ｍｏ層は電子ビーム蒸着法により形成し、Ｗ層は引き続いてスパッタ法により形成すればよい。このように、化合物半導体層側に電子ビーム蒸着法を用いてＭｏ層を堆積することで、スパッタ法を用いてＷ層を堆積する場合よりも、コレクタ形成層３０７（あるいは、サブコレクタ形成層も積層した場合は、サブコレクタ形成層）へのダメージを小さく抑えることができる。   For example, the first metal layer 305 only needs to be composed of a relatively thin Mo layer with a lower layer thickness of 2 to 10 nm and an upper layer with a relatively thick W layer with a layer thickness of 20 to 100 nm. In this configuration, the Mo layer may be formed by electron beam evaporation, and the W layer may be formed subsequently by sputtering. Thus, by depositing the Mo layer on the compound semiconductor layer side using the electron beam evaporation method, the collector formation layer 307 (or the subcollector formation layer is also formed) than when the W layer is deposited using the sputtering method. In the case of lamination, damage to the subcollector formation layer) can be suppressed.

一般に、Ｍｏは、Ｗに比べてドライエッチング速度が小さい傾向があるが、Ｍｏ層の層厚をＷ層の層厚の１０分の１程度かそれ以下にしておけば、後述するエッチング加工で支障をきたすことはない。一方、第２金属層３０４は、Ａｕから構成されていればよく、例えば、スパッタ法により形成すればよい。後述するドライエッチングでは、Ｗに対してＡｕのエッチング速度を１０倍以上にすることができるため、前述したＷ層の層厚に対しては、Ａｕ層の層厚を１０００ｎｍ程度まで任意に設定することが可能である。なお通常は、Ａｕ層の層厚は、１００〜２００ｎｍ程度あれば十分抵抗の小さい電極構造を実現することは可能である。さらに、金属マスク形成層３５１は、Ｗ層から構成されていればよく、層厚は第１金属層を構成するＷ層と同程度（２０〜１００ｎｍ）とすればよい。   In general, Mo tends to have a lower dry etching rate than W. However, if the thickness of the Mo layer is set to about one-tenth or less of the thickness of the W layer, it will hinder the etching process described later. Never come. On the other hand, the second metal layer 304 may be made of Au, and may be formed by, for example, a sputtering method. In dry etching to be described later, the etching rate of Au can be increased 10 times or more with respect to W. Therefore, the thickness of the Au layer is arbitrarily set to about 1000 nm with respect to the thickness of the W layer described above. It is possible. Normally, if the Au layer has a thickness of about 100 to 200 nm, it is possible to realize an electrode structure having a sufficiently small resistance. Furthermore, the metal mask formation layer 351 should just be comprised from W layer, and the layer thickness should just be the same grade (20-100 nm) as W layer which comprises a 1st metal layer.

次に、図２Ｃに示すように、公知のリソグラフィ技術を用いて金属マスク形成層３５１の上に開口部６０１ａを有するレジストマスク６０１を形成する。次に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により金属マスク形成層３５１を選択的にエッチングし、この後にレジストマスク６０１を除去する。この結果、図２Ｄに示すような金属マスク１５１が形成される（第７工程）。このエッチング処理においては、エッチングガスとして、ＳＦ6を用いれば、Ａｕからなる第２金属層３０４をほとんどエッチングすることなく、金属マスク形成層３５１をエッチングすることができる。 Next, as shown in FIG. 2C, a resist mask 601 having an opening 601a is formed on the metal mask formation layer 351 using a known lithography technique. Next, the metal mask formation layer 351 is selectively etched by reactive ion etching (RIE) method, and then the resist mask 601 is removed. As a result, a metal mask 151 as shown in FIG. 2D is formed (seventh step). In this etching process, when SF 6 is used as an etching gas, the metal mask forming layer 351 can be etched without almost etching the second metal layer 304 made of Au.

次に、金属マスク１５１を用い、誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Inductively Coupled Plasma-Reactive Ion Etching）法により第２金属層３０４を選択的にエッチングし、図２Ｅに示すように、第３金属パターン層１０４ａと第３金属パターン層１０４ｂを形成する。このエッチング処理では、エッチングガスとして、ＡｒとＯ2の混合ガスを用いればよい。この混合ガスを用いたエッチング処理により、ＭｏやＷからなる金属マスク１５１および第１金属層３０５をほとんどエッチングすることなく、第２金属層３０４をエッチングすることができる。 Next, by using the metal mask 151, the second metal layer 304 is selectively etched by an inductively coupled plasma-reactive ion etching (ICP-RIE) method, as shown in FIG. 2E. Then, the third metal pattern layer 104a and the third metal pattern layer 104b are formed. In this etching process, a mixed gas of Ar and O 2 may be used as an etching gas. By this etching process using the mixed gas, the second metal layer 304 can be etched without substantially etching the metal mask 151 and the first metal layer 305 made of Mo or W.

次に、ウエハ全面をＲＩＥ法によりエッチングし、金属マスク１５１の全てと、工程で暴露された第１金属層３０５の一部を除去することによって、図２Ｆに示すように、第４金属パターン層１０５ａおよび第４金属パターン層１０５ｂを形成する。このエッチング処理では、エッチングガスとしてＳＦ6を用いれば、化合物半導体層やＡｕからなる第３金属パターン層１０４ａおよび第３金属パターン層１０４ｂをほとんどエッチングすることはない。 Next, the entire surface of the wafer is etched by the RIE method, and all of the metal mask 151 and a part of the first metal layer 305 exposed in the process are removed, so that the fourth metal pattern layer is formed as shown in FIG. 2F. 105a and a fourth metal pattern layer 105b are formed. In this etching process, if SF 6 is used as an etching gas, the third metal pattern layer 104a and the third metal pattern layer 104b made of a compound semiconductor layer or Au are hardly etched.

以上の結果、第３金属パターン層１０４ａと第４金属パターン層１０５ａは内部電極構造を形成し、第３金属パターン層１０４ｂと第４金属パターン層１０５ｂは外部支持構造を形成することになる（第８工程）。なお、サブコレクタ形成層も積層した場合は、第４金属パターン層を形成した後に、表面が暴露された部分（第４金属パターン層１０５ａ，第４金属パターン層１０５ｄの形成領域以外）のサブコレクタ形成層を除去し、サブコレクタ層が、平面視で第４金属パターン層１０５ｄの形成領域のみに形成された状態としておくことが望ましい。これは、内部電極構造と外部支持構造を、高濃度に不純物が添加されたサブコレクタ層を介して電気的に連結させないためであり、本発明によるＨＢＴの外部寄生容量を完全に削除するためには重要な措置となる。これを実現するためには、例えば、第４金属パターン層をマスクに用いて、クエン酸系エッチング液によるウェットエッチングをサブコレクタ形成層に対して実施すればよい。   As a result, the third metal pattern layer 104a and the fourth metal pattern layer 105a form an internal electrode structure, and the third metal pattern layer 104b and the fourth metal pattern layer 105b form an external support structure (first structure). 8 steps). When the subcollector forming layer is also laminated, after forming the fourth metal pattern layer, the subcollector in the portion where the surface is exposed (other than the formation region of the fourth metal pattern layer 105a and the fourth metal pattern layer 105d). It is desirable that the formation layer is removed and the subcollector layer is formed only in the formation region of the fourth metal pattern layer 105d in plan view. This is because the internal electrode structure and the external support structure are not electrically connected through the subcollector layer doped with impurities at a high concentration, and in order to completely eliminate the external parasitic capacitance of the HBT according to the present invention. Is an important measure. In order to realize this, for example, the fourth metal pattern layer may be used as a mask, and wet etching with a citric acid-based etching solution may be performed on the subcollector formation layer.

上述したように、ＨＢＴの素子となる部分の各層を形成する一方で、図２Ｇに示すように、例えばＳｉＣからなる支持基板１０１の上に第３金属層３０２を形成し、第３金属層３０２の上に第４金属層３０３を形成する（第９工程、第１０工程）。例えば、スパッタ法によりＷを堆積して第３金属層３０２を形成すればよい。また、引き続き、スパッタ法によりＡｕを堆積して第４金属層３０３を形成すればよい。第３金属層のＷは前述した第１金属層を構成するＷと同程度の層厚とすればよい。また、第４金属層のＡｕは、前述した第２金属層を構成するＡｕと同程度の層厚とすればよい。   As described above, while forming each layer of a portion to be an element of the HBT, as shown in FIG. 2G, the third metal layer 302 is formed on the support substrate 101 made of, for example, SiC, and the third metal layer 302 is formed. A fourth metal layer 303 is formed thereon (9th step, 10th step). For example, the third metal layer 302 may be formed by depositing W by a sputtering method. Further, the fourth metal layer 303 may be formed by subsequently depositing Au by a sputtering method. The W of the third metal layer may be the same thickness as the W that constitutes the first metal layer. Further, the Au of the fourth metal layer may have a layer thickness comparable to that of the Au constituting the second metal layer described above.

次に、図２Ｈに示すように、支持基板１０１と成長基板５０１とを、第４金属層３０３と第３金属パターン層１０４ａ，第３金属パターン層１０４ｂとを接合することによって貼り合わせる（第１１工程）。例えば、表面活性化接合法や原子拡散接合法などのウエハ貼り合わせ技術を用いて接合すればよい。実施の形態では、第４金属層３０３と第３金属パターン層１０４ａ，第３金属パターン層１０４ｂは、ともにＡｕから構成されており、容易に表面活性化接合法で接合させることができる。また、本工程によって、本発明において最大の特徴となる空洞領域１２１が形成される。   Next, as shown in FIG. 2H, the support substrate 101 and the growth substrate 501 are bonded together by bonding the fourth metal layer 303, the third metal pattern layer 104a, and the third metal pattern layer 104b (the eleventh electrode). Process). For example, bonding may be performed using a wafer bonding technique such as a surface activated bonding method or an atomic diffusion bonding method. In the embodiment, the fourth metal layer 303, the third metal pattern layer 104a, and the third metal pattern layer 104b are both made of Au, and can be easily bonded by the surface activated bonding method. In addition, by this step, the cavity region 121 which is the greatest feature in the present invention is formed.

表面活性化接合法などのウエハ貼り合わせ技術は真空中で実施されるので、空洞領域１２１も真空状態か真空状態に近い状態で実現されることになる。一方、ウエハ貼り合わせをＡｒやＮ2などの不活性ガス雰囲気中で実施することができれば、空洞領域１２１はこれら不活性ガスが封入された状態で実現される。いずれの場合も、空洞領域１２１の誘電率は、ＨＢＴの活性領域を形成している半導体よりも桁違いに小さくなる。 Since the wafer bonding technique such as the surface activation bonding method is performed in a vacuum, the cavity region 121 is also realized in a vacuum state or a state close to a vacuum state. On the other hand, if the wafer bonding can be performed in an inert gas atmosphere such as Ar or N 2 , the cavity region 121 is realized in a state where these inert gases are sealed. In any case, the dielectric constant of the cavity region 121 is orders of magnitude smaller than that of the semiconductor forming the active region of the HBT.

以上の結果、基板平面方向において、第３金属パターン層１０４ａと第４金属パターン層１０５ａから構成される内部電極構造は、空洞領域１２１に取り囲まれる形となる。さらに、空洞領域１２１は、基板平面方向において、第３金属パターン層１０４ｂと第４金属パターン層１０５ｂから構成される外部支持構造に取り囲まれる形となる。本発明では、内部電極構造は、局所的な微細コレクタ電極として機能することになる。また、外部支持構造は、ＨＢＴの半導体部分を機械的に支持する役割を担うことになる。   As a result, the internal electrode structure composed of the third metal pattern layer 104a and the fourth metal pattern layer 105a is surrounded by the cavity region 121 in the substrate plane direction. Further, the cavity region 121 is surrounded by an external support structure composed of the third metal pattern layer 104b and the fourth metal pattern layer 105b in the substrate plane direction. In the present invention, the internal electrode structure functions as a local fine collector electrode. The external support structure plays a role of mechanically supporting the semiconductor portion of the HBT.

次に、成長基板５０１を除去（分離）する（第１２工程）。例えば、石英などから構成されたサポート基板に支持基板１０１を貼り付け、この状態で、成長基板５０１を研磨して薄くする。次いで、サポート基板から支持基板１０１を剥離し、塩酸系エッチング液を用いたウェットエッチングにより、残っている成長基板５０１を除去し、第１エッチング停止層５０２を露出させる。   Next, the growth substrate 501 is removed (separated) (a twelfth step). For example, the support substrate 101 is attached to a support substrate made of quartz or the like, and the growth substrate 501 is polished and thinned in this state. Next, the support substrate 101 is peeled from the support substrate, the remaining growth substrate 501 is removed by wet etching using a hydrochloric acid-based etching solution, and the first etching stop layer 502 is exposed.

このウェットエッチングでは、ＩｎＧａＡｓからなる第１エッチング停止層５０２は、ほとんどエッチングされない。次いで、クエン酸系エッチング液を用いたウェットエッチングにより第１エッチング停止層５０２を除去し、第２エッチング停止層５０３を露出させる。ＩｎＰからなる第２エッチング停止層５０３は、クエン酸系エッチング液ではほとんどエッチングされない。この後、再び、塩酸系エッチング液を用いたウェットエッチングにより、第２エッチング停止層５０３を除去する。   In this wet etching, the first etching stop layer 502 made of InGaAs is hardly etched. Next, the first etching stop layer 502 is removed by wet etching using a citric acid-based etching solution, and the second etching stop layer 503 is exposed. The second etching stop layer 503 made of InP is hardly etched with the citric acid-based etching solution. Thereafter, the second etching stop layer 503 is removed again by wet etching using a hydrochloric acid-based etching solution.

上述した塩酸系エッチング液を用いたウェットエッチングでは、ＩｎＧａＡｓはほとんどエッチングされないので、ｎ+−ＩｎＧａＡｓからなるキャップ形成層３１０に対して、第２エッチング停止層５０３を選択的にエッチング除去できる。このように、第１エッチング停止層５０２および第２エッチング停止層５０３を設けておくことによって、成長基板５０１の除去工程における半導体キャップ形成層３１０への影響を最小限に抑制できるようになる。 In the wet etching using the hydrochloric acid-based etching solution described above, since InGaAs is hardly etched, the second etching stop layer 503 can be selectively removed by etching with respect to the cap formation layer 310 made of n + -InGaAs. Thus, by providing the first etching stop layer 502 and the second etching stop layer 503, the influence on the semiconductor cap formation layer 310 in the process of removing the growth substrate 501 can be suppressed to the minimum.

以上のことにより、図２Ｉに示すように、支持基板１０１の上に、第３金属層３０２、第４金属層３０３、第２金属層３０４をパターニングして形成した第３金属パターン層１０４ａ，第３金属パターン層１０４ｂ、第１金属層３０５をパターニングして形成した第４金属パターン層１０５ａ，第４金属パターン層１０５ｂが順次積層される。また、第３金属パターン層１０４ａと第４金属パターン層１０５ａから構成される内部電極構造、第３金属パターン層１０４ｂと第４金属パターン層１０５ｂから構成される外部支持構造、および、空洞領域１２１が形成される。   As described above, as shown in FIG. 2I, the third metal pattern layer 104 a formed by patterning the third metal layer 302, the fourth metal layer 303, and the second metal layer 304 on the support substrate 101, A fourth metal pattern layer 105a and a fourth metal pattern layer 105b formed by patterning the third metal pattern layer 104b and the first metal layer 305 are sequentially stacked. The internal electrode structure composed of the third metal pattern layer 104a and the fourth metal pattern layer 105a, the external support structure composed of the third metal pattern layer 104b and the fourth metal pattern layer 105b, and the cavity region 121 It is formed.

加えて、第４金属パターン層１０５ａ，第４金属パターン層１０５ｂ、空洞領域１２１の直上にＩｎＰからなるコレクタ形成層３０７、ｐ+−ＧａＡｓＳｂからなるベース形成層３０８、ｎ−ＩｎＰからなるエミッタ形成層３０９、およびｎ+−ＩｎＧａＡｓからなるキャップ形成層３１０が積層された状態が得られる。なお、サブコレクタ形成層も積層した場合は、第４金属パターン層１０５ａ，第４金属パターン層１０５ｂの直上にサブコレクタ形成層が形成され、空洞領域１２１の直上には、コレクタ形成層３０７の表面が暴露される。 In addition, the fourth metal pattern layer 105a, the fourth metal pattern layer 105b, the collector formation layer 307 made of InP immediately above the cavity region 121, the base formation layer 308 made of p + -GaAsSb, and the emitter formation layer made of n-InP 309 and a cap formation layer 310 made of n + -InGaAs are obtained. When the subcollector formation layer is also stacked, the subcollector formation layer is formed immediately above the fourth metal pattern layer 105a and the fourth metal pattern layer 105b, and the surface of the collector formation layer 307 is directly above the cavity region 121. Is exposed.

内部電極構造は、ＨＢＴメサ構造を形成したときにエミッタ直下に配置された局所的な微細コレクタ電極として機能することになる。上述の製造方法に示したように、本発明では、ウエハ接合前に内部電極構造を形成し、この後、ウエハ接合によって、別の支持基板に内部電極を有するＨＢＴエピタキシャル層構造を転写している。これにより、結晶の再成長をすることなく、局所的にコレクタ電流を集めることができる微細な電極構造を実現している。   The internal electrode structure functions as a local fine collector electrode disposed immediately below the emitter when the HBT mesa structure is formed. As shown in the above manufacturing method, in the present invention, an internal electrode structure is formed before wafer bonding, and thereafter, an HBT epitaxial layer structure having the internal electrode is transferred to another support substrate by wafer bonding. . This realizes a fine electrode structure capable of collecting collector current locally without re-growth of crystals.

次に、素子とするメサ構造形成工程を説明する（第１３工程，第１４工程）。   Next, a mesa structure forming process to be an element will be described (13th process, 14th process).

まず、図２Jに示すように、キャップ形成層３１０の上に、エミッタ電極形成層３１１を堆積する。エミッタ電極形成層３１１は、下層が比較的薄いＭｏ層、上層が比較的厚いＷ層から構成されていればよい。例えば、電子ビーム蒸着法によりＭｏ層を形成し、引き続いてスパッタ法によりＷ層を形成すればよい。このように、化合物半導体層側にＭｏ層を配置することで、Ｗ層を直接形成する場合より低いコンタクト抵抗が得られる。なお、厚いＷ層を用いる理由は、エミッタ電極を形成するのに加工しやすいためである。   First, as shown in FIG. 2J, an emitter electrode formation layer 311 is deposited on the cap formation layer 310. The emitter electrode forming layer 311 only needs to be composed of a relatively thin Mo layer in the lower layer and a W layer in the upper layer. For example, a Mo layer may be formed by an electron beam evaporation method, and then a W layer may be formed by a sputtering method. Thus, by arranging the Mo layer on the compound semiconductor layer side, a lower contact resistance can be obtained than when the W layer is formed directly. The reason for using the thick W layer is that it is easy to process to form the emitter electrode.

次いで、エミッタ電極を形成するためのレジストマスク６０２を、公知のリソグラフィ技術により形成する。図２Ｃから図２Ｆの工程において、予め、図示しない領域に位置合わせのためのマーク・パターンを同時に形成しておけば、レジストマスク６０２を、内部電極構造（第４金属パターン層１０５ａ）の直上に配置されるように形成することは容易である。   Next, a resist mask 602 for forming the emitter electrode is formed by a known lithography technique. In the steps of FIG. 2C to FIG. 2F, if a mark pattern for alignment is formed at the same time in a region (not shown), the resist mask 602 is placed immediately above the internal electrode structure (fourth metal pattern layer 105a). It is easy to form to be arranged.

次に、ＲＩＥ法を用いてエミッタ電極形成層３１１を選択的にエッチングすることで、エミッタ電極１１１を形成する。引き続き、エミッタ電極１１１をマスクにしてＩＣＰ−ＲＩＥ法を用いて暴露されたキャップ形成層３１０の途中までをエッチングし、この後、クエン酸系エッチング液を用いて残りのキャップ形成層３１０を除去する。これにより。キャップ１１０を形成し、この周囲のエミッタ形成層３０９を露出させる。このエッチング処理において、後述するベース電極形成のために、予めサイドエッチを入れておく。この後、形成されたキャップ１１０をマスクにして、塩酸系エッチング液を用いて暴露されたエミッタ形成層３０９をエッチングし、エミッタ１０９を形成すると同時に、この周囲のベース形成層３０８を暴露させる。この後、レジストマスク６０２を除去すれば、図２Ｋに示すように、エミッタメサ構造が形成される。   Next, the emitter electrode 111 is formed by selectively etching the emitter electrode formation layer 311 using the RIE method. Subsequently, using the emitter electrode 111 as a mask, the exposed portion of the cap formation layer 310 is etched using the ICP-RIE method, and then the remaining cap formation layer 310 is removed using a citric acid-based etching solution. . By this. A cap 110 is formed and the surrounding emitter forming layer 309 is exposed. In this etching process, side etching is performed in advance to form a base electrode described later. Thereafter, by using the formed cap 110 as a mask, the exposed emitter forming layer 309 is etched using a hydrochloric acid-based etching solution to form the emitter 109, and at the same time, the surrounding base forming layer 308 is exposed. Thereafter, if the resist mask 602 is removed, an emitter mesa structure is formed as shown in FIG. 2K.

以上のようにして、キャップ１１０およびエミッタ１０９を形成した後、エミッタ１０９の周囲のベース形成層３０８の上に、ベース電極１１２を形成する。例えば、キャップ１１０およびエミッタ１０９を平面視で包含するような開口パターンを有するレジストマスクを、公知のリソグラフィ技術を用いて形成した後、電子ビーム蒸着法によりベース電極金属を堆積し、この後、レジストマスクを除去（リフトオフ）することによってベース電極１１２を形成すればよい。   After the cap 110 and the emitter 109 are formed as described above, the base electrode 112 is formed on the base formation layer 308 around the emitter 109. For example, a resist mask having an opening pattern that includes the cap 110 and the emitter 109 in plan view is formed using a known lithography technique, and then a base electrode metal is deposited by an electron beam evaporation method. The base electrode 112 may be formed by removing (lifting off) the mask.

この処理において、図２Ｌに示すように、ベース電極１１２は、支持基板１０１の側から見て、内部電極構造（第４金属パターン層１０５ａ）および空洞領域１２１の直上に配置されるように形成しておく。このように形成したベース電極１１２は、前述したサイドエッチによって、エミッタ１０９と接することなく、電気的に短絡することなく形成することができる。なお、ベース電極１１２形成時には、エミッタ電極１１１上にもベース電極材料層１１３が堆積されることを注意しておく。   In this process, as shown in FIG. 2L, the base electrode 112 is formed so as to be disposed immediately above the internal electrode structure (fourth metal pattern layer 105a) and the cavity region 121 when viewed from the support substrate 101 side. Keep it. The base electrode 112 formed in this manner can be formed without being electrically short-circuited without being in contact with the emitter 109 by the side etching described above. Note that the base electrode material layer 113 is also deposited on the emitter electrode 111 when the base electrode 112 is formed.

以上のようにしてベース電極１１２を形成した後、ベース電極１１２の形成領域を含むコレクタメサ形成領域を覆うレジストマスク６０３を形成する。ここで、レジストマスク６０３は、平面視で（基板平面方向において）、内部電極構造（第４金属パターン層１０５ａ）、空洞領域１２１、および外部支持構造（第４金属パターン層１０５ｂ）の一部を包含するように形成する。次いで、形成したレジストマスク６０３を用い、まず、ベース形成層３０８とコレクタ形成層３０７の途中までをＩＣＰ−ＲＩＥ法で選択的にエッチング除去する。次いで、残されたコレクタ形成層３０７を塩酸系エッチング液で除去する。これらの処理により、図２Ｍに示すように、ベース形成層２０８、コレクタ１０７を形成する。   After the base electrode 112 is formed as described above, a resist mask 603 that covers the collector mesa formation region including the formation region of the base electrode 112 is formed. Here, the resist mask 603 includes a part of the internal electrode structure (fourth metal pattern layer 105a), the cavity region 121, and the external support structure (fourth metal pattern layer 105b) in plan view (in the substrate plane direction). Form to include. Next, using the resist mask 603 thus formed, first, the middle of the base formation layer 308 and the collector formation layer 307 is selectively removed by ICP-RIE. Next, the remaining collector formation layer 307 is removed with a hydrochloric acid-based etching solution. By these processes, a base formation layer 208 and a collector 107 are formed as shown in FIG. 2M.

なお、サブコレクタ層も形成した場合は、コレクタ形成層３０７を塩酸系エッチング液で除去した後に、引き続いて、クエン酸系エッチング液で暴露されたサブコレクタ形成層をエッチング除去すればよい。レジストマスク６０３を、内部電極構造（第４金属パターン層１０５ａ）、空洞領域１２１、および外部支持構造（第４金属パターン層１０５ｂ）の一部を包含するように形成したため、コレクタ１０７が、外部支持構造（第４金属パターン層１０５ｂ）によって機械的に支持された形で形成されることを注意しておく。   When the subcollector layer is also formed, the collector formation layer 307 may be removed with a hydrochloric acid etching solution, and then the subcollector formation layer exposed with the citric acid etching solution may be removed by etching. Since the resist mask 603 is formed so as to include a part of the internal electrode structure (fourth metal pattern layer 105a), the cavity region 121, and the external support structure (fourth metal pattern layer 105b), the collector 107 supports the external support. Note that it is formed in a form that is mechanically supported by the structure (fourth metal pattern layer 105b).

次に、レジストマスク６０３を除去した後に、図２Ｎに示すように、ベース電極１１２の形成領域を覆うレジストマスク６０４を形成する。ここで、レジストマスク６０４は、内部電極構造（第４金属パターン層１０５ａ）および空洞領域１２１の一部を覆うように形成する。しかる後に、暴露されたベース形成層２０８をクエン酸系エッチング液で除去することによってベース１０８を形成する。この後、レジストマスク６０４を除去すれば、図２Ｏに示す半導体メサ構造が実現される（第１３工程）。   Next, after removing the resist mask 603, a resist mask 604 covering the formation region of the base electrode 112 is formed as shown in FIG. 2N. Here, the resist mask 604 is formed so as to cover a part of the internal electrode structure (fourth metal pattern layer 105 a) and the cavity region 121. Thereafter, the base 108 is formed by removing the exposed base forming layer 208 with a citric acid-based etching solution. Thereafter, if the resist mask 604 is removed, the semiconductor mesa structure shown in FIG. 2O is realized (13th step).

以上の各工程によって、ベース１０８は、内部電極構造（第４金属パターン層１０５ａ）および空洞領域１２１の一部の直上に配置されるように形成される。また、外部支持構造（第４金属パターン層１０５ｂ）は、平面視でベース１０８と重なり合うことはないので、ベース１０８と外部支持構造の間で発生する寄生容量は十分小さくなり、ＨＢＴの外部容量を増加させるような働きはしないことを注意しておく。   Through the above steps, the base 108 is formed so as to be disposed immediately above the internal electrode structure (fourth metal pattern layer 105a) and a part of the cavity region 121. Further, since the external support structure (fourth metal pattern layer 105b) does not overlap the base 108 in plan view, the parasitic capacitance generated between the base 108 and the external support structure is sufficiently small, and the external capacitance of the HBT is reduced. Note that it does not work to increase.

次に、ＨＢＴ素子を電気的に分離するために、第１金属層をパターニングして得られた第４金属パターン層１０５ｂ、第２金属層をパターニングして得られた第３金属パターン層１０４ｂ、第４金属層３０３、および第３金属層３０２を、選択的にエッチング除去する工程を実施する。まず、図２Ｐに示すように、ベンゾシクロブテン（ＢＣＢ：Benzocyclobutene）をスピン塗布法でウエハ全面に形成した後、熱処理によって硬化させることによって、図２Ｐに示すように、エッチングマスクを形成するための土台となる第１絶縁保護膜形成層３３１を形成する。   Next, in order to electrically isolate the HBT element, a fourth metal pattern layer 105b obtained by patterning the first metal layer, a third metal pattern layer 104b obtained by patterning the second metal layer, A step of selectively removing the fourth metal layer 303 and the third metal layer 302 by etching is performed. First, as shown in FIG. 2P, benzocyclobutene (BCB: Benzocyclobutene) is formed on the entire surface of the wafer by spin coating and then cured by heat treatment to form an etching mask as shown in FIG. 2P. A first insulating protective film forming layer 331 serving as a base is formed.

次に、ＨＢＴ素子上に、平面視でコレクタ１０７を包含するようなレジストマスクを形成し（不図示）、ＲＩＥ法によって第１絶縁保護膜形成層３３１を選択的にエッチング除去した後にレジストマスクを除去すれば、図２Ｑに示すようなメサ構造の第１絶縁保護膜１３１が形成される。ＨＢＴを構成する半導体層や電極などは、ＢＣＢからなる第１絶縁保護膜１３１によって保護されることになる。   Next, a resist mask including the collector 107 in plan view is formed on the HBT element (not shown), and the first insulating protective film forming layer 331 is selectively removed by RIE, and then the resist mask is formed. If removed, a first insulating protective film 131 having a mesa structure as shown in FIG. 2Q is formed. A semiconductor layer, an electrode, and the like constituting the HBT are protected by the first insulating protective film 131 made of BCB.

次に、スパッタ法によりＷを堆積することで、図２Ｒに示すように、エッチングマスクを形成するためのＷから構成される金属マスク形成層３５２をウエハ全面に堆積する。次に、平面視で第１絶縁保護膜１３１を包含するようにレジストマスクを形成し（不図示）、ＲＩＥ法によって金属マスク形成層３５２を選択的にエッチング除去する。この後、レジストマスクを除去すれば、図２Ｓに示すようなＷからなる金属マスク１５２が形成される。金属マスク１５２の形成時に、第４金属パターン層１０５ｂもエッチングされる結果、新たな第４金属パターン層１０５ｃも形成されることになる。   Next, by depositing W by sputtering, as shown in FIG. 2R, a metal mask forming layer 352 composed of W for forming an etching mask is deposited on the entire surface of the wafer. Next, a resist mask is formed so as to include the first insulating protective film 131 in a plan view (not shown), and the metal mask formation layer 352 is selectively etched away by RIE. Thereafter, if the resist mask is removed, a metal mask 152 made of W as shown in FIG. 2S is formed. When the metal mask 152 is formed, the fourth metal pattern layer 105b is also etched, so that a new fourth metal pattern layer 105c is also formed.

次に、金属マスク１５２および第４金属パターン層１０５ｃをマスクにし、ＩＣＰ−ＲＩＥ法によって第３金属パターン層１０４ｂおよび第４金属層３０３をエッチングする。この処理により、図２Ｔに示すように、第３金属パターン層１０４ｃおよび第２金属パターン層１０３を形成する。例えば、エッチングガスとしてＡｒとＯ2の混合ガスを用いたドライエッチングによれば、Ｗに対してＡｕを選択的にエッチング除去することが可能である。このとき、Ｗから構成される第３金属層３０２は、エッチング停止層として機能することになるので、本エッチング工程によって、支持基板１０１がエッチングされることはない。 Next, using the metal mask 152 and the fourth metal pattern layer 105c as a mask, the third metal pattern layer 104b and the fourth metal layer 303 are etched by ICP-RIE. By this process, as shown in FIG. 2T, the third metal pattern layer 104c and the second metal pattern layer 103 are formed. For example, by dry etching using a mixed gas of Ar and O 2 as an etching gas, it is possible to selectively remove Au with respect to W. At this time, since the third metal layer 302 made of W functions as an etching stop layer, the support substrate 101 is not etched by this etching process.

次に、残された金属マスク１５２や不要な露出している第３金属層３０２を除去するために、ウエハ全面をＲＩＥ法によってエッチングし、図２Ｕに示すようなＨＢＴメサ構造を実現する（第１４工程）。例えば、エッチングガスとしてＳＦ6を用いれば、Ａｕに対してＷを選択的にエッチング除去することが可能である。この結果、第１金属パターン層１０２が形成される。また、第４金属パターン層１０５ｃの内、金属マスク１５２に接する部分がエッチングされるため、図２Ｕでは、新たな第４金属パターン層１０５ｄが形成されている。ただし、この第４金属パターン層の変化が、ＨＢＴ性能に影響を与えることは全くない。 Next, in order to remove the remaining metal mask 152 and unnecessary exposed third metal layer 302, the entire surface of the wafer is etched by the RIE method to realize an HBT mesa structure as shown in FIG. 14 steps). For example, if SF 6 is used as an etching gas, W can be selectively removed by etching with respect to Au. As a result, the first metal pattern layer 102 is formed. Further, since the portion of the fourth metal pattern layer 105c that contacts the metal mask 152 is etched, a new fourth metal pattern layer 105d is formed in FIG. 2U. However, this change in the fourth metal pattern layer has no influence on the HBT performance.

最後に、ＢＣＢをスピン塗布法によりウエハ全面に塗布して塗布膜を形成し、この塗布膜を熱処理によって硬化させる。次に、図２Ｖに示すように、熱硬化した塗布膜に各電極へのスルーホールを形成して第２絶縁保護膜１３２とした後、この上に金属配線１３３を形成すれば、最終的なＨＢＴ構造が実現される。なお、図２Ｖではエミッタ電極１１１上にスルーホールが示されているが、ベース電極１１２およびコレクタ電極上へのスルーホールは、図１Ｃに示した領域１９３および領域１９４に形成される。   Finally, BCB is applied to the entire wafer surface by spin coating to form a coating film, and this coating film is cured by heat treatment. Next, as shown in FIG. 2V, a through hole to each electrode is formed in the heat-cured coating film to form the second insulating protective film 132, and then a metal wiring 133 is formed on the second insulating protective film 132. An HBT structure is realized. 2V shows a through hole on the emitter electrode 111, the through hole on the base electrode 112 and the collector electrode is formed in the region 193 and the region 194 shown in FIG. 1C.

以上に説明したように、本発明によれば、支持基板と結晶成長用基板とをウエハ接合によって貼り合わせる前に内部電極構造と外部支持構造を形成することによって、エミッタメサ直下に局所的な微細コレクタ電極と、この周囲に半導体に比べて誘電率が著しく小さい空洞領域を形成することができる。これにより、エミッタメサ周囲の領域に付随するコレクタ外部容量を大幅に削減することが可能となり、ＨＢＴのコレクタ容量は、ベースと局所的な微細コレクタ電極から形成される平行平板型キャパシタによって規定されることになる。   As described above, according to the present invention, a local fine collector is formed directly under the emitter mesa by forming the internal electrode structure and the external support structure before bonding the support substrate and the crystal growth substrate by wafer bonding. A cavity region having a remarkably smaller dielectric constant than the semiconductor can be formed around the electrode. This makes it possible to significantly reduce the collector external capacitance associated with the area around the emitter mesa, and the collector capacitance of the HBT is defined by a parallel plate capacitor formed from a base and a local fine collector electrode. become.

さらに、半導体メサ構造は、外部支持構造によって周辺部を支えられているため、空洞領域が存在しても半導体メサ構造を安定的に保持することが可能である。また、外部支持構造は、平面視でベースと重なり合うことはないので、ベースと外部支持構造の間で問題となるような寄生容量が発生することもない。以上の結果、コレクタ容量は大幅に削減され、ＨＢＴの高周波性能を大幅に改善することが可能となる。   Furthermore, since the semiconductor mesa structure is supported at the periphery by the external support structure, the semiconductor mesa structure can be stably held even if there is a hollow region. Further, since the external support structure does not overlap the base in plan view, no parasitic capacitance that causes a problem between the base and the external support structure is generated. As a result, the collector capacity is greatly reduced, and the high-frequency performance of the HBT can be greatly improved.

さらに、本発明による実施の形態によれば、ウエハ接合技術を用いることによって、結晶再成長を実施する必要がない。このため、再成長にともなう不純物やダストの影響、これらにともなうＨＢＴの製造歩留まりの低下も心配する必要がない。このように、本発明によれば、外部容量を低減した高品質なＨＢＴが、比較的容易に製造できるようになる。また、本発明では、ＨＢＴ半導体素子部と支持基板の間に金属パターン層が配置された構造となっているため、動作時にＨＢＴ半導体内部で発生した熱を、金属パターン層を介して効率的に支持基板へと散逸させることができるという付加的な特長も有している。   Furthermore, according to the embodiment of the present invention, it is not necessary to perform crystal regrowth by using the wafer bonding technique. For this reason, it is not necessary to worry about the influence of impurities and dust accompanying regrowth and the decrease in the production yield of HBT accompanying these. As described above, according to the present invention, a high-quality HBT with a reduced external capacity can be manufactured relatively easily. In the present invention, since the metal pattern layer is arranged between the HBT semiconductor element portion and the support substrate, the heat generated inside the HBT semiconductor during operation is efficiently passed through the metal pattern layer. An additional feature is that it can be dissipated to a support substrate.

さらに、実施の形態によれば、第１金属層から形成される第４金属パターン層と第３金属層が、第２金属層と第４金属層に対し、各々、エッチングマスクとエッチング停止層として用いることができる。このため、微細な金属メサ形状を精度良く加工することができる。加えて、第１金属パターン層は、第２金属パターン層、第３金属パターン層を構成するＡｕが、支持基板に移動・拡散することを防ぐ機能を果たすことができる。同様に、第４金属パターン層は、第３金属パターン層および第２金属パターン層を構成するＡｕが、ＨＢＴの素子部の側に移動・拡散することを防ぐ機能を果たすことができる。   Further, according to the embodiment, the fourth metal pattern layer and the third metal layer formed from the first metal layer are respectively used as an etching mask and an etching stop layer with respect to the second metal layer and the fourth metal layer. Can be used. For this reason, a fine metal mesa shape can be processed with high accuracy. In addition, the first metal pattern layer can function to prevent Au constituting the second metal pattern layer and the third metal pattern layer from moving and diffusing to the support substrate. Similarly, the fourth metal pattern layer can function to prevent Au constituting the third metal pattern layer and the second metal pattern layer from moving and diffusing to the element portion side of the HBT.

以上、本発明では、超高速集積回路を実現する上で有望なｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴについて詳細に述べたが、同様な効果は、他のＨＢＴに対しても有効である。さらに、本発明は、前述した実施の形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。   As described above, in the present invention, an npn type InP / GaAsSb-based HBT promising for realizing an ultrahigh-speed integrated circuit has been described in detail, but the same effect is also effective for other HBTs. Furthermore, the present invention is not limited to the above-described embodiments, and it goes without saying that various modifications can be made without departing from the spirit of the present invention.

１０１…支持基板、１０２…第１金属パターン層、１０３…第２金属パターン層、１０４ａ，１０４ｃ…第３金属パターン層、１０５ａ，１０５ｄ…第４金属パターン層、１０７…コレクタ、１０８…ベース、１０９…エミッタ、１１０…キャップ、１１１…エミッタ電極、１１２…ベース電極、１１３…ベース電極材料層、１２１…空洞領域。   DESCRIPTION OF SYMBOLS 101 ... Support substrate, 102 ... 1st metal pattern layer, 103 ... 2nd metal pattern layer, 104a, 104c ... 3rd metal pattern layer, 105a, 105d ... 4th metal pattern layer, 107 ... Collector, 108 ... Base, 109 ... emitter, 110 ... cap, 111 ... emitter electrode, 112 ... base electrode, 113 ... base electrode material layer, 121 ... cavity region.

Claims (8)

化合物半導体からなる結晶成長用基板の上にエミッタとなる化合物半導体からなるエミッタ形成層を形成する第１工程と、
前記エミッタ形成層の上に化合物半導体からなるベースとなるベース形成層を形成する第２工程と、
前記ベース形成層の上にコレクタとなる化合物半導体からなるコレクタ形成層を形成する第３工程と、
前記コレクタ形成層の上に第１金属層を形成する第４工程と、
前記第１金属層の上に第２金属層を形成する第５工程と、
前記第２金属層の上に金属マスク形成層を形成する第６工程と、
前記金属マスク形成層をパターニングすることによって金属マスクを形成する第７工程と、
前記金属マスクと前記第１金属層によって前記第２金属層を選択的にエッチング除去した後に、前記金属マスクと暴露された部分の第１金属層をエッチング除去することによって、前記第１金属層の一部と前記第２金属層の一部から構成される局所的な内部電極構造と、平面視で前記内部電極構造の周囲を取り囲む空洞領域と、前記空洞領域の周囲を取り囲む前記第１金属層の他の一部と前記第２金属層の他の一部から構成される外部支持構造を形成する第８工程と、
支持基板の上に第３金属層を形成する第９工程と、
前記第３金属層の上に第４金属層を形成する第１０工程と、
前記第２金属層と前記第４金属層とを接合することで前記結晶成長用基板と前記支持基板とを貼り合わせる第１１工程と、
前記結晶成長用基板と前記支持基板とを貼り合わせた後に、前記結晶成長用基板を除去する第１２工程と、
前記エミッタ形成層、前記ベース形成層、前記コレクタ形成層をパターニングし、前記内部電極構造と中心軸が一致する状態で、前記支持基板の側から見てコレクタ、ベース、およびエミッタの順に積層された素子部を形成する第１３工程と、
前記外部支持構造における前記第１金属層、前記外部支持構造における前記第２金属層、前記第４金属層、および前記第３金属層をパターニングすることによって、第４金属パターン層、第３金属パターン層、第２金属パターン層、および第１金属パターン層を形成すると同時に、前記空洞領域の周囲に最終的な外部支持構造を形成する第１４工程と
を備え、
前記第１３工程では、
前記コレクタを、平面視で前記内部電極構造の全体、前記空洞領域の全体、ならびに、前記最終的な外部支持構造の一部の直上に配置される状態に形成し、
前記ベースを、平面視で前記コレクタに内包し、かつ、前記内部電極構造の全体と前記空洞領域の一部の直上に配置される状態に形成し、
前記エミッタを、平面視で前記ベースに内包し、かつ、前記内部電極構造の一部の直上、あるいは、前記内部電極構造の全体と前記空洞領域の一部の直上に配置される状態に形成し、
前記第１４工程では、
前記第１金属層をパターニングして前記第４金属パターン層を形成した後に、前記第３金属層および前記第４金属パターン層に対して前記第２金属層および前記第４金属層が選択的にエッチングされるエッチング方法により、前記第２金属層および前記第４金属層をパターニングして前記第３金属パターン層および前記第２金属パターン層を形成し、
前記第３金属パターン層および前記第２金属パターン層を形成した後に、前記第３金属層をパターニングして前記第１金属パターン層を形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 A first step of forming an emitter forming layer made of a compound semiconductor to be an emitter on a crystal growth substrate made of a compound semiconductor;
A second step of forming a base forming layer serving as a base made of a compound semiconductor on the emitter forming layer;
A third step of forming a collector forming layer made of a compound semiconductor serving as a collector on the base forming layer;
A fourth step of forming a first metal layer on the collector formation layer;
A fifth step of forming a second metal layer on the first metal layer;
A sixth step of forming a metal mask forming layer on the second metal layer;
A seventh step of forming a metal mask by patterning the metal mask formation layer;
After the second metal layer is selectively etched away by the metal mask and the first metal layer, the exposed portion of the first metal layer is etched away from the first metal layer. A local internal electrode structure composed of a part and a part of the second metal layer, a cavity region surrounding the periphery of the internal electrode structure in plan view, and the first metal layer surrounding the periphery of the cavity region An eighth step of forming an external support structure composed of another part of the second metal layer and another part of the second metal layer;
A ninth step of forming a third metal layer on the support substrate;
A tenth step of forming a fourth metal layer on the third metal layer;
An eleventh step of bonding the crystal growth substrate and the support substrate by bonding the second metal layer and the fourth metal layer;
A twelfth step of removing the crystal growth substrate after bonding the crystal growth substrate and the support substrate;
The emitter forming layer, the base forming layer, and the collector forming layer are patterned, and the collector, the base, and the emitter are stacked in this order when viewed from the side of the support substrate in a state where the central axis coincides with the internal electrode structure. A thirteenth step of forming the element portion;
By patterning the first metal layer in the external support structure, the second metal layer, the fourth metal layer, and the third metal layer in the external support structure, a fourth metal pattern layer, a third metal pattern Forming a layer, a second metal pattern layer, and a first metal pattern layer, and simultaneously forming a final external support structure around the cavity region,
In the thirteenth step,
Forming the collector in a state of being arranged directly on the whole of the internal electrode structure, the whole of the hollow region, and a part of the final external support structure in a plan view;
The base is included in the collector in a plan view, and is formed in a state of being disposed immediately above the whole internal electrode structure and a part of the cavity region,
The emitter is included in the base in a plan view and is formed so as to be disposed directly above a part of the internal electrode structure or directly above a part of the internal electrode structure and a part of the cavity region. ,
In the fourteenth step,
After patterning the first metal layer to form the fourth metal pattern layer, the second metal layer and the fourth metal layer are selectively formed with respect to the third metal layer and the fourth metal pattern layer. Patterning the second metal layer and the fourth metal layer by an etching method to be etched to form the third metal pattern layer and the second metal pattern layer;
A method of manufacturing a heterojunction bipolar transistor, comprising: forming the first metal pattern layer by patterning the third metal layer after forming the third metal pattern layer and the second metal pattern layer. 請求項１記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記コレクタは、前記第１金属層の側に形成された高濃度の不純物が添加されたサブコレクタ層を含む
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 The method of manufacturing a heterojunction bipolar transistor according to claim 1,
The method of manufacturing a heterojunction bipolar transistor, wherein the collector includes a subcollector layer formed on the first metal layer side and doped with a high concentration of impurities. 請求項２記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記空洞領域におけるサブコレクタ層を前記第８工程の後に選択的にエッチング除去することで、前記サブコレクタ層が、平面視で前記第４金属パターン層の形成領域のみに形成された状態とする
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 The method of manufacturing a heterojunction bipolar transistor according to claim 2,
The subcollector layer in the hollow region is selectively etched away after the eighth step, so that the subcollector layer is formed only in the formation region of the fourth metal pattern layer in plan view. A method of manufacturing a heterojunction bipolar transistor characterized by the above. 請求項１〜３のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記第１金属層、前記第３金属層および金属マスク形成層は、ＷおよびＭｏの少なくとも１つから構成し、
前記第２金属層および前記第４金属層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 In the manufacturing method of the heterojunction bipolar transistor of any one of Claims 1-3,
The first metal layer, the third metal layer, and the metal mask forming layer are composed of at least one of W and Mo,
The second metal layer and the fourth metal layer are made of a material selected from Au, Cu, an alloy containing Au as a main component, and an alloy containing Cu as a main component. Production method. 支持基板と、
前記支持基板の上に形成された第１金属パターン層と、
前記第１金属パターン層の上に形成された第２金属パターン層と、
前記第２金属パターン層の上に形成された第３金属パターン層と、
前記第３金属パターン層の上に形成された第４金属パターン層と、
前記第４金属パターン層の上に形成された化合物半導体からなるコレクタと、
前記コレクタの上に平面視で前記コレクタに内包されるように形成された化合物半導体からなるベースと、
前記ベースの上に平面視で前記ベースに内包されるように形成された化合物半導体からなるエミッタと
を備え、
前記第３金属パターン層の一部と前記第４金属パターン層の一部は、局所的な内部電極構造を形成し、
かつ、前記第３金属パターン層の他の一部と前記第４金属パターン層の他の一部は、前記内部電極構造の周囲に離間して配置されてリング状の外部支持構造を形成し、
かつ、前記第２金属パターン層、前記コレクタ、前記内部電極構造、および前記外部支持構造によって、前記内部電極構造の周囲を取り囲む空洞領域が形成され、
前記コレクタは、平面視で前記内部電極構造の全体、前記空洞領域の全体、および前記外部支持構造の一部の直上に配置され、
前記ベースは、平面視で前記内部電極構造の全体と前記空洞領域の一部の直上に配置され、
前記エミッタは、平面視で前記内部電極構造の一部の直上、あるいは、前記内部電極構造の全体と前記空洞領域の一部の直上に配置され、
前記第２金属パターン層および前記第３金属パターン層は、前記第１金属パターン層および前記第４金属パターン層に対して選択的にエッチングできる材料から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 A support substrate;
A first metal pattern layer formed on the support substrate;
A second metal pattern layer formed on the first metal pattern layer;
A third metal pattern layer formed on the second metal pattern layer;
A fourth metal pattern layer formed on the third metal pattern layer;
A collector made of a compound semiconductor formed on the fourth metal pattern layer;
A base made of a compound semiconductor formed on the collector so as to be included in the collector in plan view;
An emitter made of a compound semiconductor formed on the base so as to be included in the base in a plan view;
A part of the third metal pattern layer and a part of the fourth metal pattern layer form a local internal electrode structure;
And another part of the third metal pattern layer and the other part of the fourth metal pattern layer are spaced apart from each other around the internal electrode structure to form a ring-shaped external support structure,
And, by the second metal pattern layer, the collector, the internal electrode structure, and the external support structure, a cavity region surrounding the periphery of the internal electrode structure is formed,
The collector is disposed directly above the whole internal electrode structure, the whole hollow region, and a part of the external support structure in plan view,
The base is disposed directly above the whole internal electrode structure and a part of the hollow region in plan view,
The emitter is arranged directly above a part of the internal electrode structure in a plan view, or directly above a part of the whole internal electrode structure and the cavity region,
The second metal pattern layer and the third metal pattern layer are made of a material that can be selectively etched with respect to the first metal pattern layer and the fourth metal pattern layer. Transistor. 請求項５記載のヘテロ接合バイポーラトランジスタにおいて、
前記コレクタは、前記第４金属パターン層の側に形成された高濃度の不純物が添加されたサブコレクタ層を含むことを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 5,
The heterojunction bipolar transistor, wherein the collector includes a subcollector layer formed on the fourth metal pattern layer side and doped with a high concentration impurity. 請求項６記載のヘテロ接合バイポーラトランジスタにおいて、
前記サブコレクタ層は、平面視で前記第４金属パターン層の形成領域のみに形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 6,
The heterojunction bipolar transistor, wherein the subcollector layer is formed only in a formation region of the fourth metal pattern layer in plan view. 請求項５〜７のいずれか１項に記載のヘテロ接合バイポーラトランジスタにおいて、
前記第４金属パターン層および前記第１金属パターン層は、ＷおよびＭｏの少なくとも１つから構成され、
前記第３金属パターン層および前記第２金属パターン層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to any one of claims 5 to 7,
The fourth metal pattern layer and the first metal pattern layer are composed of at least one of W and Mo,
The third metal pattern layer and the second metal pattern layer are made of a material selected from Au, Cu, an alloy containing Au as a main component, and an alloy containing Cu as a main component. Junction bipolar transistor.
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