JP2017189066A - Motor drive device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To suppress the generation of a latch-up at electric current off operation (that is, a current regenerative operation).SOLUTION: A motor drive device is formed by laminating: a P-channel type upper transistor 211 connected between a power supply end and a first end of an exciting coil 21 of a motor; an N-channel type lower transistor 212 connected to the first end of the exciting coil 21 and a ground end; a P-channel type upper transistor 221 connected between the power supply end and a second end of the exciting coil 21; an N-channel type lower transistor 222 connected between the second end of the exciting coil 21 and the ground end; and a logic circuit that performs an on/off control of each transistor. The logic circuit turns on the upper transistor 221 that was in an off-state, and turns off the upper transistor 211 that was in an on-state and the whole of the lower transistors 212 and 222 at a current off operation that switches a driving current that was flowed in the exciting coil 21 to the off-state from an on-state.SELECTED DRAWING: Figure 12

Description

本発明は、モータ駆動装置に関する。   The present invention relates to a motor drive device.

従来より、ブリッジ出力段(Hブリッジ出力段や3相ブリッジ出力段など)を用いてモータの駆動電流を生成するモータ駆動装置が様々なアプリケーションで利用されている。   Conventionally, a motor drive device that generates a drive current of a motor using a bridge output stage (such as an H bridge output stage or a three-phase bridge output stage) has been used in various applications.

なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。   As an example of the related art related to the above, Patent Document 1 can be cited.

特開2012−222934号公報JP 2012-222934 A

しかしながら、ブリッジ出力段が1チップに集積化された従来のモータ駆動装置では、モータの励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、意図しないラッチアップを生じるおそれがあった。   However, in the conventional motor driving device in which the bridge output stage is integrated on one chip, an unintended latch-up occurs at the time of the current off operation for switching the driving current flowing in the motor excitation coil from the on state to the off state. There was a fear.

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、電流オフ動作時のラッチアップ発生を抑制することのできるモータ駆動装置を提供することを目的とする。   In view of the above-mentioned problems found by the inventors of the present application, the invention disclosed in the present specification provides a motor drive device that can suppress the occurrence of latch-up during a current-off operation. Objective.

本明細書中に開示されているモータ駆動装置は、第1電源端とモータの励磁コイルの第1端との間に接続されたPチャネル型の第1上側トランジスタと、前記励磁コイルの第1端と第2電源端との間に接続されたNチャネル型の第1下側トランジスタと、前記第1電源端と前記励磁コイルの第2端との間に接続されたPチャネル型の第2上側トランジスタと、前記励磁コイルの第2端と前記第2電源端との間に接続されたNチャネル型の第2下側トランジスタと、各トランジスタのオン/オフ制御を行うロジック回路と、を集積化して成り、前記ロジック回路は、前記励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、それまでオフしていた上側トランジスタをオンし、それまでオンしていた上側トランジスタと全ての下側トランジスタをオフする構成(第1の構成)である。   The motor driving device disclosed in the present specification includes a P-channel type first upper transistor connected between a first power supply end and a first end of an excitation coil of the motor, and a first of the excitation coil. An N-channel first lower transistor connected between the first power supply terminal and the second power supply terminal; and a P-channel type second transistor connected between the first power supply terminal and the second end of the exciting coil. An upper transistor, an N-channel second lower transistor connected between the second end of the exciting coil and the second power supply end, and a logic circuit for controlling on / off of each transistor are integrated. The logic circuit is configured to turn on the upper transistor that has been turned off and turn it on until the current-off operation in which the drive current flowing through the exciting coil is switched from the on state to the off state. Up Configured to turn off all of the lower transistor and the transistor is (first configuration).

なお、上記第1の構成から成るモータ駆動装置において、前記第1上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第1上側寄生ダイオードが付随しており、前記第1下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第1下側寄生ダイオードが付随しており、前記第2上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第2上側寄生ダイオードが付随しており、前記第2下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第2下側寄生ダイオードが付随している構成(第2の構成)にするとよい。   In the motor drive device having the first configuration, the first upper transistor is accompanied by a first upper parasitic diode having a cathode connected to the source and an anode connected to the drain. The lower transistor is accompanied by a first lower parasitic diode having a cathode connected to the drain and an anode connected to the source, and the second upper transistor has a cathode connected to the source and an anode connected to the drain. And a second lower parasitic diode with a cathode connected to the drain and an anode connected to the source is attached to the second lower transistor. (Second configuration) is preferable.

また、上記第1または第2の構成から成るモータ駆動装置において、前記第1上側トランジスタ、及び、前記第2上側トランジスタは、それぞれPDMOSFET[P-channel type double-diffused metal oxide semiconductor field effect transistor]である構成(第3の構成)にするとよい。   In the motor driving device having the first or second configuration, each of the first upper transistor and the second upper transistor is a PDMOSFET [P-channel type double-diffused metal oxide semiconductor field effect transistor]. A certain configuration (third configuration) is preferable.

また上記第3の構成から成るモータ駆動装置において、前記PDMOSFETは、p型基板と;前記p型基板に形成され、前記PDMOSFETのバックゲートとして前記第1電源端に接続されたn型ウェルと;前記n型ウェルに形成され、前記PDMOSFETのソースとして前記第1電源端に接続された第1p型領域と;前記n型ウェルに形成され、前記PDMOSFETのドレインとして前記励磁コイルの一端に接続された第2p型領域と;前記第1p型領域と前記第2p型領域を跨ぐように形成され、前記PDMOSFETのゲートとして前記ロジック回路に接続されたたメタル層と;を有し、前記PDMOSFETには、前記第2p型領域をエミッタとし、前記p型基板をコレクタとし、前記n型ウェルをベースとする第1寄生トランジスタが付随する構成(第4の構成)にするとよい。   In the motor drive device having the third configuration, the PDMOSFET is a p-type substrate; an n-type well formed on the p-type substrate and connected to the first power supply terminal as a back gate of the PDMOSFET; A first p-type region formed in the n-type well and connected to the first power supply terminal as a source of the PDMOSFET; and formed in the n-type well and connected to one end of the excitation coil as a drain of the PDMOSFET. A second p-type region; a metal layer formed to straddle the first p-type region and the second p-type region and connected to the logic circuit as a gate of the PDMOSFET. A first parasitic transistor having the second p-type region as an emitter, the p-type substrate as a collector, and the n-type well as a base. Njisuta is better to configure the attendant (fourth configuration).

また、上記第1〜第4いずれかの構成から成るモータ駆動装置において、前記第1下側トランジスタ、及び、前記第2下側トランジスタは、それぞれ、NDMOS[N-channel type DMOSFET]である構成(第5の構成)にするとよい。   In the motor drive device having any one of the first to fourth configurations, each of the first lower transistor and the second lower transistor is an NDMOS [N-channel type DMOSFET]. The fifth configuration is preferable.

また、上記第5の構成から成るモータ駆動装置において、前記NDMOSFETは、p型基板と;前記p型基板に形成され、前記NDMOSFETのドレインとして前記励磁コイルの一端に接続されたn型ウェルと;前記n型ウェルに形成され、前記NDMOSFETのバックゲートとして前記第2電源端に接続されたp型ウェルと;前記p型ウェルに形成され、前記NDMOSFETのソースとして前記第2電源端に接続されたn型領域と;前記n型ウェルと前記n型領域を跨ぐように形成され、前記NDMOSFETのゲートとして前記ロジック回路に接続されたメタル層と;を有し、前記NDMOSFETには、前記n型ウェルをエミッタとし、前記p型基板に形成されたいずれかのn型領域をコレクタとし、前記p型基板をベースとする第2寄生トランジスタが付随する構成(第6の構成)にするとよい。   In the motor drive device having the fifth configuration, the NDMOSFET is a p-type substrate; an n-type well formed on the p-type substrate and connected to one end of the exciting coil as a drain of the NDMOSFET; A p-type well formed in the n-type well and connected to the second power supply terminal as a back gate of the NDMOSFET; and formed in the p-type well and connected to the second power supply terminal as a source of the NDMOSFET. an n-type region; and a metal layer formed across the n-type well and the n-type region and connected to the logic circuit as a gate of the NDMOSFET, and the NDMOSFET includes the n-type well As an emitter, any n-type region formed in the p-type substrate as a collector, and the p-type substrate as a base. That may second parasitic transistor to configure the attendant (sixth configuration).

また、上記第1〜第6いずれかの構成から成るモータ駆動装置において、前記ロジック回路は、前記駆動電流を一定値に維持するための定電流チョッピング駆動を行うときに前記電流オフ動作を行う構成(第7の構成)にするとよい。   In the motor drive device having any one of the first to sixth configurations, the logic circuit performs the current-off operation when performing constant current chopping drive for maintaining the drive current at a constant value. (Seventh configuration) is preferable.

また、上記第1〜第6いずれかの構成から成るモータ駆動装置において、前記ロジック回路は、前記モータを停止または空転させるときに前記電流オフ動作を行う構成(第8の構成)にするとよい。   In the motor drive device having any one of the first to sixth configurations, the logic circuit may be configured to perform the current-off operation (eighth configuration) when the motor is stopped or idling.

また、本明細書中に開示されている電子機器ないし車両は、モータと、前記モータを駆動する上記第1〜第8いずれかの構成から成るモータ駆動装置と、を有する構成(第9ないし第10の構成)とされている。   In addition, an electronic apparatus or vehicle disclosed in the present specification includes a motor and a motor driving device including any one of the first to eighth configurations for driving the motor (the ninth to the ninth). 10 configuration).

本明細書中に開示されている発明によれば、電流オフ動作時のラッチアップ発生を抑制することのできるモータ駆動装置を提供することが可能となる。   According to the invention disclosed in this specification, it is possible to provide a motor drive device that can suppress the occurrence of latch-up during a current-off operation.

モータ駆動装置を備えた電子機器の全体構成を示すブロック図The block diagram which shows the whole structure of the electronic device provided with the motor drive device 駆動部の一構成例を示す回路図Circuit diagram showing one configuration example of drive unit ハーフステップ駆動時の制御シーケンスを示すタイミングチャートTiming chart showing control sequence during half-step drive ハーフステップ駆動時の制御シーケンスを示すトルクベクトル図Torque vector diagram showing control sequence during half-step drive 定電流チョッピング駆動時の電流オン/オフ動作を示す電流波形図Current waveform diagram showing current on / off operation during constant current chopping drive 第1の電流オフ動作を示す電流経路図Current path diagram showing first current off operation 第2の電流オフ動作を示す電流経路図Current path diagram showing second current off operation 駆動部の素子レイアウト例を示す平面図Plan view showing an element layout example of the drive unit ラッチアップ構造の一例を示す縦断面図Longitudinal sectional view showing an example of latch-up structure 第1のラッチアップ解消策を示す縦断面図Longitudinal section showing the first latch-up solution 第2のラッチアップ解消策を示す縦断面図Longitudinal section showing the second latch-up solution 第3のラッチアップ解消策を示す縦断面図Longitudinal section showing the third latch-up solution 第3の電流オフ動作を示す電流経路図Current path diagram showing third current off operation 第4の電流オフ動作を示す電流経路図Current path diagram showing fourth current off operation 駆動部の一変形例を示す回路図Circuit diagram showing a modification of the drive unit 車両の一構成例を示す外観図External view showing a configuration example of a vehicle

<電子機器>
図1は、モータ駆動装置を備えた電子機器の全体構成を示すブロック図である。本構成例の電子機器1は、モータ駆動装置10と、2相励磁型のステッピングモータ20(以下では、単にモータ20と略称する)と、を有する。
<Electronic equipment>
FIG. 1 is a block diagram illustrating an overall configuration of an electronic apparatus including a motor driving device. The electronic apparatus 1 of this configuration example includes a motor driving device 10 and a two-phase excitation type stepping motor 20 (hereinafter simply referred to as a motor 20).

モータ20は、第1励磁相の励磁コイル21と、第2励磁相の励磁コイル22と、ロータ23と、を有する。モータ20の回転駆動時には、モータ駆動装置10から励磁コイル21及び22に対して、駆動電流I1及びI2がそれぞれ供給される。   The motor 20 includes a first excitation phase excitation coil 21, a second excitation phase excitation coil 22, and a rotor 23. When the motor 20 is driven to rotate, drive currents I1 and I2 are supplied from the motor driving device 10 to the exciting coils 21 and 22, respectively.

モータ駆動装置10は、装置外部から入力される種々の制御信号(本図では、クロック信号CLKのみを例示)に応じてモータ20の駆動電流I1及びI2を生成する半導体装置であり、制御部100と駆動部200を集積化して成る。   The motor drive device 10 is a semiconductor device that generates drive currents I1 and I2 of the motor 20 in response to various control signals (only the clock signal CLK is illustrated in the figure) input from the outside of the device. And the drive unit 200 is integrated.

制御部100は、クロック信号CLKの入力を受けて、第1励磁相の駆動制御を行うための入力信号IN1A及びIN1Bと、第2励磁相の駆動制御を行うための入力信号IN2A及びIN2Bをそれぞれ生成し、これらを駆動部200に出力する。   The control unit 100 receives an input of the clock signal CLK, and receives input signals IN1A and IN1B for performing drive control of the first excitation phase and input signals IN2A and IN2B for performing drive control of the second excitation phase, respectively. These are generated and output to the drive unit 200.

クロック信号CLKは、所定の周波数でパルス駆動される矩形波信号である。制御部100は、クロック信号CLKのパルスエッジに同期してモータ20を所定のステップ角ずつ回転させるように、入力信号IN1A及びIN1B、並びに、入力信号IN2A及びIN2Bをそれぞれ生成する。すなわち、モータ20の回転速度は、クロック信号CLKの周波数に応じて変化する。   The clock signal CLK is a rectangular wave signal that is pulse-driven at a predetermined frequency. The control unit 100 generates the input signals IN1A and IN1B and the input signals IN2A and IN2B so as to rotate the motor 20 by a predetermined step angle in synchronization with the pulse edge of the clock signal CLK. That is, the rotation speed of the motor 20 changes according to the frequency of the clock signal CLK.

駆動部200は、入力信号IN1A及びIN1B、並びに、入力信号IN2A及びIN2Bの入力を受けて、出力信号OUT1A及びOUT1B、並びに、出力信号OUT2A及びOUT2Bをそれぞれ生成する。なお、出力信号OUT1A及びOUT1Bは、励磁コイル21の両端にそれぞれ印加される電圧信号である。従って、OUT1A>OUT1Bであるときには、駆動電流I1が第1方向(=正方向)に向かって流れ、OUT1A<OUT1Bであるときには、駆動電流I1が第2方向(=負方向)に向かって流れる。同様に、出力信号OUT2A及びOUT2Bは、励磁コイル22の両端にそれぞれ印加される電圧信号である。従って、OUT2A>OUT2Bであるときには、駆動電流I2が第1方向(=正方向)に向かって流れ、OUT2A<OUT2Bであるときには、駆動電流I2が第2方向(=負方向)に向かって流れる。   The driving unit 200 receives the input signals IN1A and IN1B and the input signals IN2A and IN2B, and generates the output signals OUT1A and OUT1B and the output signals OUT2A and OUT2B, respectively. The output signals OUT1A and OUT1B are voltage signals applied to both ends of the exciting coil 21, respectively. Therefore, when OUT1A> OUT1B, the drive current I1 flows in the first direction (= positive direction), and when OUT1A <OUT1B, the drive current I1 flows in the second direction (= negative direction). Similarly, the output signals OUT2A and OUT2B are voltage signals applied to both ends of the exciting coil 22, respectively. Therefore, when OUT2A> OUT2B, the drive current I2 flows in the first direction (= positive direction), and when OUT2A <OUT2B, the drive current I2 flows in the second direction (= negative direction).

<駆動部>
図2は、駆動部200の一構成例を示す回路図である。本構成例の駆動部200は、4つのハーフブリッジ出力段210〜240と、ロジック回路250と、を含む。
<Driver>
FIG. 2 is a circuit diagram illustrating a configuration example of the drive unit 200. The drive unit 200 of this configuration example includes four half-bridge output stages 210 to 240 and a logic circuit 250.

ハーフブリッジ出力段210は、上側トランジスタ211(例えばPDMOSFET)と、下側トランジスタ212(例えばNDMOSFET)を含む。上側トランジスタ211のソースは、電源電圧VMの印加端(=第1電源端に相当)に接続されている。上側トランジスタ211のドレインと下側トランジスタ212のドレインは、いずれも出力信号OUT1Aの出力端(=励磁コイル21の第1端)に接続されている。下側トランジスタ212のソースは、負帰還抵抗RNF1を介して接地端(=第2電源端に相当)に接続されている。なお、上側トランジスタ211には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード213が付随している。また、下側トランジスタ212には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード214が付随している。   The half-bridge output stage 210 includes an upper transistor 211 (eg, PDMOSFET) and a lower transistor 212 (eg, NDMOSFET). The source of the upper transistor 211 is connected to the application terminal (= corresponding to the first power supply terminal) of the power supply voltage VM. The drain of the upper transistor 211 and the drain of the lower transistor 212 are both connected to the output terminal of the output signal OUT1A (= the first terminal of the exciting coil 21). The source of the lower transistor 212 is connected to the ground terminal (corresponding to the second power supply terminal) via the negative feedback resistor RNF1. The upper transistor 211 is accompanied by an upper parasitic diode 213 having a cathode connected to the source and an anode connected to the drain. The lower transistor 212 is accompanied by a lower parasitic diode 214 having a cathode connected to the drain and an anode connected to the source.

ハーフブリッジ出力段220は、上側トランジスタ221(例えばPDMOSFET)と、下側トランジスタ222(例えばNDMOSFET)を含む。上側トランジスタ221のソースは、電源電圧VMの印加端に接続されている。上側トランジスタ221のドレインと下側トランジスタ222のドレインは、いずれも出力信号OUT1Bの出力端(=励磁コイル21の第2端)に接続されている。下側トランジスタ222のソースは、負帰還抵抗RNF1を介して接地端に接続されている。なお、上側トランジスタ221には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード223が付随している。また、下側トランジスタ222には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード224が付随している。   The half bridge output stage 220 includes an upper transistor 221 (eg, PDMOSFET) and a lower transistor 222 (eg, NDMOSFET). The source of the upper transistor 221 is connected to the application terminal for the power supply voltage VM. The drain of the upper transistor 221 and the drain of the lower transistor 222 are both connected to the output terminal of the output signal OUT1B (= the second terminal of the exciting coil 21). The source of the lower transistor 222 is connected to the ground terminal via the negative feedback resistor RNF1. The upper transistor 221 is accompanied by an upper parasitic diode 223 having a cathode connected to the source and an anode connected to the drain. The lower transistor 222 is accompanied by a lower parasitic diode 224 having a cathode connected to the drain and an anode connected to the source.

ハーフブリッジ出力段230は、上側トランジスタ231(例えばPDMOSFET)と、下側トランジスタ232(例えばNDMOSFET)を含む。上側トランジスタ231のソースは、電源電圧VMの印加端に接続されている。上側トランジスタ231のドレインと下側トランジスタ232のドレインは、いずれも出力信号OUT2Aの出力端(=励磁コイル22の第1端)に接続されている。下側トランジスタ232のソースは、負帰還抵抗RNF2を介して接地端に接続されている。なお、上側トランジスタ231には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード233が付随している。また、下側トランジスタ232には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード234が付随している。   The half-bridge output stage 230 includes an upper transistor 231 (eg, PDMOSFET) and a lower transistor 232 (eg, NDMOSFET). The source of the upper transistor 231 is connected to the application terminal for the power supply voltage VM. The drain of the upper transistor 231 and the drain of the lower transistor 232 are both connected to the output end of the output signal OUT2A (= the first end of the exciting coil 22). The source of the lower transistor 232 is connected to the ground terminal via the negative feedback resistor RNF2. The upper transistor 231 is accompanied by an upper parasitic diode 233 having a cathode connected to the source and an anode connected to the drain. The lower transistor 232 is accompanied by a lower parasitic diode 234 having a cathode connected to the drain and an anode connected to the source.

ハーフブリッジ出力段240は、上側トランジスタ241(例えばPDMOSFET)と、下側トランジスタ242(例えばNDMOSFET)を含む。上側トランジスタ241のソースは、電源電圧VMの印加端に接続されている。上側トランジスタ241のドレインと下側トランジスタ242のドレインは、いずれも出力信号OUT2Bの出力端(=励磁コイル22の第2端)に接続されている。下側トランジスタ242のソースは、負帰還抵抗RNF2を介して接地端に接続されている。なお、上側トランジスタ241には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード243が付随している。また、下側トランジスタ242には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード244が付随している。   The half-bridge output stage 240 includes an upper transistor 241 (eg, PDMOSFET) and a lower transistor 242 (eg, NDMOSFET). The source of the upper transistor 241 is connected to the application terminal of the power supply voltage VM. The drain of the upper transistor 241 and the drain of the lower transistor 242 are both connected to the output end of the output signal OUT2B (= the second end of the exciting coil 22). The source of the lower transistor 242 is connected to the ground terminal via the negative feedback resistor RNF2. The upper transistor 241 is accompanied by an upper parasitic diode 243 having a cathode connected to the source and an anode connected to the drain. The lower transistor 242 is accompanied by a lower parasitic diode 244 having a cathode connected to the drain and an anode connected to the source.

ロジック回路250は、入力信号IN1A及びIN1B、並びに、入力信号IN2A及びIN2Bに応じて、ハーフブリッジ出力段2*0(ただし*=1、2、3、4)を形成する上側トランジスタ2*1、及び、下側トランジスタ2*2のオン/オフ制御(=ゲート制御)を行う。   The logic circuit 250 includes an upper transistor 2 * 1, which forms a half-bridge output stage 2 * 0 (where * = 1, 2, 3, 4) in response to the input signals IN1A and IN1B and the input signals IN2A and IN2B. Further, on / off control (= gate control) of the lower transistor 2 * 2 is performed.

第1励磁相の駆動制御に着目すると、(IN1A,IN1B)=(H,L)であるときには、駆動電流I1の第1オン期間(正極性の電流出力期間)となり、基本的には、上側トランジスタ211と下側トランジスタ222がオンされて、上側トランジスタ221と下側トランジスタ212がオフされる。このようなオン/オフ制御によれば、(OUT1A,OUT1B)=(H(≒VM),L(≒GND))となるので、駆動電流I1が第1方向(=正方向)に流れる。   Focusing on the drive control of the first excitation phase, when (IN1A, IN1B) = (H, L), it becomes the first on period (positive current output period) of the drive current I1, and basically the upper side. The transistor 211 and the lower transistor 222 are turned on, and the upper transistor 221 and the lower transistor 212 are turned off. According to such on / off control, (OUT1A, OUT1B) = (H (≈VM), L (≈GND)), so that the drive current I1 flows in the first direction (= positive direction).

逆に、(IN1A,IN1B)=(L,H)であるときには、駆動電流I1の第2オン期間(負極性の電流出力期間)となり、基本的には、上側トランジスタ211と下側トランジスタ222がオフされて、上側トランジスタ221と下側トランジスタ212がオンされる。このようなオン/オフ制御によれば、(OUT1A,OUT1B)=(L,H)となるので、駆動電流I1が第2方向(=負方向)に流れる。   Conversely, when (IN1A, IN1B) = (L, H), the second on-period (negative current output period) of the drive current I1 is entered. Basically, the upper transistor 211 and the lower transistor 222 are As a result, the upper transistor 221 and the lower transistor 212 are turned on. According to such on / off control, (OUT1A, OUT1B) = (L, H), so that the drive current I1 flows in the second direction (= negative direction).

また、(IN1A,IN1B)=(L,L)であるときには、それまで流れていた駆動電流I1がゼロ値まで減衰するように、各トランジスタのオン/オフ制御が行われる。   Further, when (IN1A, IN1B) = (L, L), on / off control of each transistor is performed so that the drive current I1 that has flowed until then is attenuated to a zero value.

第2励磁相の駆動制御についても、上記と全く同様である。すなわち、(IN2A,IN2B)=(H,L)であるときには、駆動電流I2の第1オン期間(正極性の電流出力期間)となり、基本的には、上側トランジスタ231と下側トランジスタ242がオンされて、上側トランジスタ241と下側トランジスタ232がオフされる。このようなオン/オフ制御によれば、(OUT2A,OUT2B)=(H(≒VM),L(≒GND))となるので、駆動電流I2が第1方向(=正方向)に流れる。   The drive control of the second excitation phase is exactly the same as described above. That is, when (IN2A, IN2B) = (H, L), the first on-period (positive current output period) of the drive current I2 is entered. Basically, the upper transistor 231 and the lower transistor 242 are turned on. Thus, the upper transistor 241 and the lower transistor 232 are turned off. According to such on / off control, (OUT2A, OUT2B) = (H (≈VM), L (≈GND)), so that the drive current I2 flows in the first direction (= positive direction).

逆に、(IN2A,IN2B)=(L,H)であるときには、駆動電流I2の第2オン期間(負極性の電流出力期間)となり、基本的には、上側トランジスタ231と下側トランジスタ242がオフされて、上側トランジスタ241と下側トランジスタ232がオンされる。このようなオン/オフ制御によれば、(OUT2A,OUT2B)=(L,H)となるので、駆動電流I2が第2方向(=負方向)に流れる。   On the other hand, when (IN2A, IN2B) = (L, H), the second on-period (negative current output period) of the drive current I2 is entered. Basically, the upper transistor 231 and the lower transistor 242 The upper transistor 241 and the lower transistor 232 are turned on. According to such on / off control, (OUT2A, OUT2B) = (L, H), so that the drive current I2 flows in the second direction (= negative direction).

また、(IN2A,IN2B)=(L,L)であるときには、それまで流れていた駆動電流I2がゼロ値まで減衰するように、各トランジスタのオン/オフ制御が行われる。   On the other hand, when (IN2A, IN2B) = (L, L), the on / off control of each transistor is performed so that the drive current I2 that has flown until then is attenuated to a zero value.

なお、ロジック回路250には、負帰還抵抗RNF1及びRNF2それぞれの一端に現れるセンス電圧VS1(=I1×RNF1)及びVS2(=I2×RNF2)を監視して駆動電流I1及びI2を調整する機能(=駆動電流I1及びI2それぞれのオン期間をチョッピングすることにより、電流値を一定に維持する定電流チョッピング機能)も備えている。この定電流チョッピング機能については、後ほど具体例を挙げて詳述する。   The logic circuit 250 has a function of adjusting the drive currents I1 and I2 by monitoring the sense voltages VS1 (= I1 × RNF1) and VS2 (= I2 × RNF2) appearing at one ends of the negative feedback resistors RNF1 and RNF2, respectively. = Constant current chopping function that keeps the current value constant by chopping the ON periods of the drive currents I1 and I2. The constant current chopping function will be described in detail later with a specific example.

<ハーフステップ駆動>
次に、モータ20の駆動制御方式の一例として、ハーフステップ駆動時の制御シーケンスについて、図3及び図4を参照しながら詳細に説明する。図3は、ハーフステップ駆動時の制御シーケンスを説明するためのタイミングチャートであり、上から順番に、入力信号IN1A及びIN1B、入力信号IN2A及びIN2B、出力信号OUT1A及びOUT1B、出力信号OUT2A及びOUT2B、並びに、駆動電流I1及びI2が描写されている。また、図4は、ハーフステップ駆動時の制御シーケンスを説明するためのトルクベクトル図である。なお、図4のトルクベクトル(1)〜(8)は、それぞれ、図3の期間(1)〜(8)に対応している。
<Half step drive>
Next, as an example of the drive control method of the motor 20, a control sequence at the time of half-step drive will be described in detail with reference to FIGS. FIG. 3 is a timing chart for explaining a control sequence at the time of half-step driving. In order from the top, input signals IN1A and IN1B, input signals IN2A and IN2B, output signals OUT1A and OUT1B, output signals OUT2A and OUT2B, In addition, drive currents I1 and I2 are depicted. FIG. 4 is a torque vector diagram for explaining a control sequence during half-step driving. Note that torque vectors (1) to (8) in FIG. 4 correspond to periods (1) to (8) in FIG. 3, respectively.

期間(1)では、(IN1A,IN1B)=(H,L)であるので、(OUT1A,OUT1B)=(H,L)となる。従って、駆動電流I1が正方向に流れる。また、(IN2A,IN2B)=(L,L)であるので、出力信号OUT2A及びOUT2Bは、電流減衰動作時の電圧レベル(図3では「OFF」と表記、以下同様、詳細は後述)となる。従って、駆動電流I2がゼロ値となる。   In the period (1), since (IN1A, IN1B) = (H, L), (OUT1A, OUT1B) = (H, L). Therefore, the drive current I1 flows in the positive direction. In addition, since (IN2A, IN2B) = (L, L), the output signals OUT2A and OUT2B are at the voltage level at the time of current attenuation operation (indicated as “OFF” in FIG. . Accordingly, the drive current I2 has a zero value.

期間(2)では、(IN1A,IN1B)=(H,L)であるので、(OUT1A,OUT1B)=(H,L)となる。従って、駆動電流I1が正方向に流れる。また、(IN2A,IN2B)=(H,L)であるので、(OUT2A,OUT2B)=(H,L)となる。従って、駆動電流I2が正方向に流れる。   In the period (2), since (IN1A, IN1B) = (H, L), (OUT1A, OUT1B) = (H, L). Therefore, the drive current I1 flows in the positive direction. Since (IN2A, IN2B) = (H, L), (OUT2A, OUT2B) = (H, L). Therefore, the drive current I2 flows in the positive direction.

期間(3)では、(IN1A,IN1B)=(L,L)であるので、出力信号OUT1A及びOUT1Bは、電流減衰動作時の電圧レベルとなる。従って、駆動電流I1がゼロ値となる。また、(IN2A,IN2B)=(H,L)であるので、(OUT2A,OUT2B)=(H,L)となる。従って、駆動電流I2が正方向に流れる。   In the period (3), since (IN1A, IN1B) = (L, L), the output signals OUT1A and OUT1B have voltage levels during the current attenuation operation. Accordingly, the drive current I1 has a zero value. Since (IN2A, IN2B) = (H, L), (OUT2A, OUT2B) = (H, L). Therefore, the drive current I2 flows in the positive direction.

期間(4)では、(IN1A,IN1B)=(L,H)であるので、(OUT1A,OUT1B)=(L,H)となる。従って、駆動電流I1が負方向に流れる。また、(IN2A,IN2B)=(H,L)であるので、(OUT2A,OUT2B)=(H,L)となる。従って、駆動電流I2が正方向に流れる。   In the period (4), since (IN1A, IN1B) = (L, H), (OUT1A, OUT1B) = (L, H). Therefore, the drive current I1 flows in the negative direction. Since (IN2A, IN2B) = (H, L), (OUT2A, OUT2B) = (H, L). Therefore, the drive current I2 flows in the positive direction.

期間(5)では、(IN1A,IN1B)=(L,H)であるので、(OUT1A,OUT1B)=(L,H)となる。従って、駆動電流I1が負方向に流れる。また、(IN2A,IN2B)=(L,L)であるので、出力信号OUT2A及びOUT2Bは、電流減衰動作時の電圧レベルとなる。従って、駆動電流I2がゼロ値となる。   In the period (5), since (IN1A, IN1B) = (L, H), (OUT1A, OUT1B) = (L, H). Therefore, the drive current I1 flows in the negative direction. Since (IN2A, IN2B) = (L, L), the output signals OUT2A and OUT2B are at the voltage level during the current attenuation operation. Accordingly, the drive current I2 has a zero value.

期間(6)では、(IN1A,IN1B)=(L,H)であるので、(OUT1A,OUT1B)=(L,H)となる。従って、駆動電流I1が負方向に流れる。また、(IN2A,IN2B)=(L,H)であるので、(OUT2A,OUT2B)=(L,H)となる。従って、駆動電流I2が負方向に流れる。   In the period (6), since (IN1A, IN1B) = (L, H), (OUT1A, OUT1B) = (L, H). Therefore, the drive current I1 flows in the negative direction. Since (IN2A, IN2B) = (L, H), (OUT2A, OUT2B) = (L, H). Therefore, the drive current I2 flows in the negative direction.

期間(7)では、(IN1A,IN1B)=(L,L)であるので、出力信号OUT1A及びOUT1Bは、電流減衰動作時の電圧レベルとなる。従って、駆動電流I1がゼロ値となる。また、(IN2A,IN2B)=(L,H)であるので、(OUT2A,OUT2B)=(L,H)となる。従って、駆動電流I2が負方向に流れる。   In the period (7), since (IN1A, IN1B) = (L, L), the output signals OUT1A and OUT1B are at the voltage level during the current attenuation operation. Accordingly, the drive current I1 has a zero value. Since (IN2A, IN2B) = (L, H), (OUT2A, OUT2B) = (L, H). Therefore, the drive current I2 flows in the negative direction.

期間(8)では、(IN1A,IN1B)=(H,L)であるので、(OUT1A,OUT1B)=(H,L)となる。従って、駆動電流I1が正方向に流れる。また、(IN2A,IN2B)=(L,H)であるので、(OUT2A,OUT2B)=(L,H)となる。従って、駆動電流I2が負方向に流れる。   In the period (8), since (IN1A, IN1B) = (H, L), (OUT1A, OUT1B) = (H, L). Therefore, the drive current I1 flows in the positive direction. Since (IN2A, IN2B) = (L, H), (OUT2A, OUT2B) = (L, H). Therefore, the drive current I2 flows in the negative direction.

制御部100は、クロック信号CLKのパルスエッジに同期して、上記の各期間(1)〜(8)を順次切り替えていくように、入力信号IN1A及びIN1B、並びに、IN2A及びIN2Bを生成する。従って、励磁コイル21及び22は、1相励磁状態(=いずれか一方に駆動電流が供給される状態)と、2相励磁状態(=双方に駆動電流が供給される状態)とを交互に繰り返すように順次励磁される。   The control unit 100 generates the input signals IN1A and IN1B and IN2A and IN2B so as to sequentially switch the periods (1) to (8) in synchronization with the pulse edge of the clock signal CLK. Therefore, the excitation coils 21 and 22 alternately repeat a one-phase excitation state (= a state where a drive current is supplied to one of them) and a two-phase excitation state (= a state where a drive current is supplied to both). Are sequentially excited.

例えば、期間(1)〜(8)を1→2→3→4→5→6→7→8→1→…という順に切り替えた場合には、ロータ23の回転位置が1→2→3→4→5→6→7→8→1→…という順序で移動していく。従って、時計回りのハーフステップ駆動が実現される。また、これとは逆に、期間(1)〜(8)を8→7→6→5→4→3→2→1→8→…という順に切り替えた場合には、ロータ23の回転位置が8→7→6→5→4→3→2→1→8→…という順序で移動していく。従って、反時計回りのハーフステップ駆動が実現される。なお、図4では、奇数番目(1、3、5、7)の回転位置が1相励磁位置に相当し、偶数番目(2、4、6、8)の回転位置が2相励磁位置に相当する。   For example, when the periods (1) to (8) are switched in the order of 1 → 2 → 3 → 4 → 5 → 6 → 7 → 8 → 1 →..., The rotational position of the rotor 23 is 1 → 2 → 3 → 4 → 5 → 6 → 7 → 8 → 1 →... Therefore, clockwise half-step driving is realized. On the other hand, when the periods (1) to (8) are switched in the order of 8 → 7 → 6 → 5 → 4 → 3 → 2 → 1 → 8 →. 8 → 7 → 6 → 5 → 4 → 3 → 2 → 1 → 8 →... Therefore, counterclockwise half-step driving is realized. In FIG. 4, the odd-numbered (1, 3, 5, 7) rotational positions correspond to one-phase excitation positions, and the even-numbered (2, 4, 6, 8) rotational positions correspond to two-phase excitation positions. To do.

ただし、モータ20の駆動制御方式は、ハーフステップ駆動に何ら限定されるものではなく、フルステップ駆動やマイクロステップ駆動などを採用しても構わない。また、複数の駆動制御方式を任意に切り替えることのできる構成としてもよい。   However, the drive control method of the motor 20 is not limited to half-step drive, and full-step drive or micro-step drive may be employed. Moreover, it is good also as a structure which can switch a several drive control system arbitrarily.

<定電流チョッピング機能>
図5は、定電流チョッピング駆動時の電流オン/オフ動作を示す電流波形図である。なお、本図の期間(1)〜(8)は、それぞれ、図3の期間(1)〜(8)に対応する。
<Constant current chopping function>
FIG. 5 is a current waveform diagram showing a current on / off operation at the time of constant current chopping driving. Note that the periods (1) to (8) in the figure correspond to the periods (1) to (8) in FIG. 3, respectively.

まず、期間(1)〜(2)、及び、期間(8)における駆動電流I1の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流I1が正極性の目標値(+)に維持されるように、駆動電流I1のオン/オフが切り替えられる。従って、駆動電流I1は、正極性の目標値(+)を基準値として、増大と減衰を交互に繰り返す状態となる。   First, the description will be given focusing on the constant current chopping drive of the drive current I1 in the periods (1) to (2) and the period (8). During these periods, the drive current I1 is switched on / off so that the drive current I1 is maintained at the positive target value (+). Therefore, the drive current I1 is in a state of alternately increasing and decaying with the positive target value (+) as a reference value.

次に、期間(4)〜(6)における駆動電流I1の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流I1が負極性の目標値(−)に維持されるように駆動電流I1のオン/オフが切り替えられる。従って、駆動電流I1は、負極性の目標値(−)を基準値として、増大と減衰を交互に繰り返す状態となる。   Next, a description will be given focusing on the constant current chopping drive of the drive current I1 in the periods (4) to (6). During these periods, the driving current I1 is switched on / off so that the driving current I1 is maintained at the negative target value (−). Therefore, the drive current I1 is in a state where the negative target value (-) is used as a reference value and the increase and the attenuation are repeated alternately.

次に、期間(2)〜(4)における駆動電流I2の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流I2が正極性の目標値(+)に維持されるように駆動電流I2のオン/オフが切り替えられる。従って、駆動電流I2は、正極性の目標値(+)を基準値として、増大と減衰を交互に繰り返す状態となる。   Next, a description will be given focusing on the constant current chopping drive of the drive current I2 in the periods (2) to (4). During these periods, the driving current I2 is switched on / off so that the driving current I2 is maintained at the positive target value (+). Therefore, the drive current I2 is in a state of alternately increasing and decaying with the positive target value (+) as a reference value.

次に、期間(6)〜(8)における駆動電流I2の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流I2が負極性の目標値(−)に維持されるように駆動電流I2のオン/オフが切り替えられる。従って、駆動電流I2は、負極性の目標値(−)を基準値として、増大と減衰を交互に繰り返す状態となる。   Next, a description will be given focusing on the constant current chopping drive of the drive current I2 in the periods (6) to (8). During these periods, the driving current I2 is switched on / off so that the driving current I2 is maintained at the negative target value (−). Therefore, the drive current I2 is in a state where the negative target value (−) is used as a reference value and the increase and attenuation are alternately repeated.

このように、上記の定電流チョッピング駆動では、駆動電流I1及びI2が頻繁にオフされる。以下では、この電流オフ動作について説明する。   Thus, in the above-described constant current chopping drive, the drive currents I1 and I2 are frequently turned off. Hereinafter, this current-off operation will be described.

<電流オフ動作(第1、第2)>
図6は、第1の電流オフ動作を示す電流経路図である。本図では、第1励磁相の電流オフ動作(特に、期間(1)〜(2)、及び、期間(8)における駆動電流I1の定電流チョッピング駆動)を例示して、第1の電流オフ動作を詳述する。
<Current off operation (first and second)>
FIG. 6 is a current path diagram showing the first current off operation. In this figure, the current-off operation of the first excitation phase (particularly, constant current chopping driving of the drive current I1 in the periods (1) to (2) and the period (8)) is illustrated as an example. The operation will be described in detail.

ロジック回路250は、当該期間において、基本的に、上側トランジスタ211と下側トランジスタ222をオンし、上側トランジスタ221と下側トランジスタ212をオフする。従って、駆動電流I1は、本図中の実線矢印で示したように、電源電圧VMの印加端から、上側トランジスタ211、励磁コイル21、及び、下側トランジスタ222を介して、接地端に至る電流経路で正方向に流れる。   In the period, the logic circuit 250 basically turns on the upper transistor 211 and the lower transistor 222 and turns off the upper transistor 221 and the lower transistor 212. Therefore, the drive current I1 is a current from the application end of the power supply voltage VM to the ground end via the upper transistor 211, the exciting coil 21, and the lower transistor 222, as indicated by the solid arrow in the figure. It flows in the positive direction along the path.

一方、ロジック回路250は、当該期間において、正方向に流れる駆動電流I1が正極性の目標値(+)を上回ると、第1の電流オフ動作として、上側トランジスタ211及び222をオフし、下側トランジスタ212及び222をオンする。このとき、励磁コイル21は、それまで流れていた方向に駆動電流I1を流し続けようとする。従って、駆動電流I1は、本図中の破線矢印で示すように、励磁コイル21と下側トランジスタ212及び222によって形成されるループ状の電流経路を流れる。その結果、励磁コイル21に蓄えられているエネルギーが電流経路内の抵抗成分(主に励磁コイル21の抵抗成分)で消費されるに従って、駆動電流I1が徐々に減衰していく。   On the other hand, when the driving current I1 flowing in the positive direction exceeds the positive target value (+) during the period, the logic circuit 250 turns off the upper transistors 211 and 222 as the first current off operation, Transistors 212 and 222 are turned on. At this time, the exciting coil 21 tries to keep the drive current I1 flowing in the direction that has been flowing. Therefore, the drive current I1 flows through a loop-shaped current path formed by the exciting coil 21 and the lower transistors 212 and 222 as indicated by a broken line arrow in the drawing. As a result, as the energy stored in the excitation coil 21 is consumed by the resistance component in the current path (mainly the resistance component of the excitation coil 21), the drive current I1 gradually attenuates.

図7は、第2の電流オフ動作を示す電流経路図である。本図でも、先の図6と同じく、第1励磁相の電流オフ動作(特に、期間(1)〜(2)、及び、期間(8)における駆動電流I1の定電流チョッピング駆動)を例示して、第2の電流オフ動作を詳述する。   FIG. 7 is a current path diagram showing the second current off operation. This figure also illustrates the current-off operation of the first excitation phase (particularly constant current chopping drive of the drive current I1 in the periods (1) to (2) and the period (8)), as in FIG. The second current off operation will be described in detail.

ロジック回路250は、励磁コイル21に流していた駆動電流I1をオン状態からオフ状態に切り替えるとき、第2の電流オフ動作として、上側トランジスタ211及び222と下側トランジスタ212及び222を全てオフする。このとき、励磁コイル21は、それまで流れていた方向に駆動電流I1を流し続けようとする。従って、駆動電流I1は、本図中の破線矢印で示したように、接地端から、下側寄生ダイオード214、励磁コイル21、上側寄生ダイオード223を介して、電源電圧VMの印加端に至る電流経路を流れる。すなわち、励磁コイル21に蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流I1は、第1の電流オフ動作時よりも迅速に減衰する。   The logic circuit 250 turns off all the upper transistors 211 and 222 and the lower transistors 212 and 222 as a second current off operation when switching the drive current I1 flowing through the exciting coil 21 from the on state to the off state. At this time, the exciting coil 21 tries to keep the drive current I1 flowing in the direction that has been flowing. Therefore, the drive current I1 is a current that reaches from the ground end to the application end of the power supply voltage VM via the lower parasitic diode 214, the exciting coil 21, and the upper parasitic diode 223, as indicated by a broken line arrow in the figure. Flowing the route. That is, the energy stored in the exciting coil 21 is consumed not only by the resistance component in the current path but also as regenerative energy to the power supply side. As a result, the drive current I1 decays more rapidly than during the first current off operation.

従って、例えば、定電流チョッピング駆動の動作周波数を高める必要がある場合には、駆動電流I1及びI2のオフ動作として、駆動電流I1をより迅速に減衰することのできる第2の電流オフ動作を採用することが望ましい。   Therefore, for example, when it is necessary to increase the operating frequency of the constant current chopping drive, the second current off operation that can attenuate the drive current I1 more quickly is adopted as the off operation of the drive currents I1 and I2. It is desirable to do.

ただし、第2の電流オフ動作を採用した場合には、駆動部200で意図しないラッチアップを生じるおそれがある。以下では、ラッチアップの原因と対策について、詳細な説明を行う。   However, when the second current off operation is employed, there is a possibility that unintended latch-up may occur in the drive unit 200. In the following, the cause and countermeasure of latch-up will be described in detail.

<ラッチアップ>
図8は、駆動部200の素子レイアウト例を示す平面図である。本図で示すように、駆動部200を形成する上側トランジスタ211〜241、及び、下側トランジスタ212〜242は、その占有面積をできるだけ小さく抑えるように、互いに近接して配置することが望ましい。
<Latch-up>
FIG. 8 is a plan view showing an element layout example of the drive unit 200. As shown in this figure, it is desirable that the upper transistors 211 to 241 and the lower transistors 212 to 242 forming the driving unit 200 are arranged close to each other so as to keep the occupied area as small as possible.

ただし、先に説明した第2の電流オフ動作(図7)を採用した場合、各トランジスタを近接し過ぎると、各トランジスタに付随する寄生トランジスタがアクティブとなり、ラッチアップを生じるおそれがある。例えば、正方向に流れていた駆動電流I1がオフされるときには、回生電流が流れる上側トランジスタ221と下側トランジスタ212(本図ではハッチングを付して明示)にそれぞれ付随する寄生トランジスタがアクティブとなり、意図しないラッチアップを生じる。   However, in the case where the second current-off operation described above (FIG. 7) is employed, if the transistors are too close to each other, a parasitic transistor associated with each transistor becomes active, and there is a possibility that latch-up occurs. For example, when the drive current I1 flowing in the positive direction is turned off, the parasitic transistors associated with the upper transistor 221 and the lower transistor 212 (indicated by hatching in this figure) through which the regenerative current flows are activated, Unintended latch-up occurs.

図9は、ラッチアップ構造の一例を示す縦断面図である。本図では、上側トランジスタ221と下側トランジスタ212に着目して、ラッチアップ構造の説明を行う。本図の例示において、上側トランジスタ221及び下側トランジスタ212は、それぞれ、PDMOSFET及びNDMOSFETであり、いずれも、p型基板300に形成されている。なお、p型基板300は、系内の最低電位端(=接地端)に接続されている。   FIG. 9 is a longitudinal sectional view showing an example of a latch-up structure. In this figure, the latch-up structure will be described by paying attention to the upper transistor 221 and the lower transistor 212. In the illustration of this figure, the upper transistor 221 and the lower transistor 212 are a PDMOSFET and an NDMOSFET, respectively, and both are formed on a p-type substrate 300. The p-type substrate 300 is connected to the lowest potential end (= ground end) in the system.

各トランジスタの縦構造について具体的に述べる。上側トランジスタ221は、n型ウェル221aと、p型領域221b及び221cと、酸化膜221dと、メタル層221eと、を有する。   The vertical structure of each transistor will be specifically described. The upper transistor 221 includes an n-type well 221a, p-type regions 221b and 221c, an oxide film 221d, and a metal layer 221e.

n型ウェル221aは、p型基板300に形成されており、上側トランジスタ221のバックゲート(BG)として、電源電圧VMの印加端に接続されている。p型領域221bは、n型ウェル221aに形成されており、上側トランジスタ221のソース(S)として、電源電圧VMの印加端に接続されている。p型領域221cは、n型ウェル221aに形成されており、上側トランジスタ221のドレイン(D)として、出力信号OUT1Bの出力端(=励磁コイル21の第2端)に接続されている。酸化膜221dとメタル層221eは、p型領域221b及び221cを跨ぐように積層形成されており、上側トランジスタ221のゲート(G)として、ロジック回路250に接続されている。   The n-type well 221a is formed in the p-type substrate 300, and is connected to the application terminal of the power supply voltage VM as a back gate (BG) of the upper transistor 221. The p-type region 221b is formed in the n-type well 221a, and is connected to the application terminal of the power supply voltage VM as the source (S) of the upper transistor 221. The p-type region 221c is formed in the n-type well 221a, and is connected to the output end of the output signal OUT1B (= the second end of the exciting coil 21) as the drain (D) of the upper transistor 221. The oxide film 221d and the metal layer 221e are stacked so as to straddle the p-type regions 221b and 221c, and are connected to the logic circuit 250 as the gate (G) of the upper transistor 221.

なお、上記構造の上側トランジスタ221には、p型領域221cをエミッタとし、p型基板300をコレクタとし、n型ウェル221aをベースとする寄生トランジスタQ1が付随している。   The upper transistor 221 having the above structure is accompanied by a parasitic transistor Q1 having a p-type region 221c as an emitter, a p-type substrate 300 as a collector, and an n-type well 221a as a base.

また、下側トランジスタ212は、n型ウェル212aと、p型ウェル212bと、n型領域212cと、酸化膜212dと、メタル層212eと、を有する。   The lower transistor 212 includes an n-type well 212a, a p-type well 212b, an n-type region 212c, an oxide film 212d, and a metal layer 212e.

n型ウェル212aは、p型基板300に形成されており、下側トランジスタ212のドレイン(D)として、出力信号OUT1Aの出力端(=励磁コイル21の第1端)に接続されている。p型ウェル212bは、n型ウェル212aに形成されており、下側トランジスタ212のバックゲート(BG)として、負帰還抵抗RNF1を介して接地端に接続されている。n型領域212cは、p型ウェル212bに形成されており、下側トランジスタ212のソース(S)として、負帰還抵抗RNF1を介して接地端に接続されている。酸化膜212dとメタル層212eは、n型ウェル212aとn型領域212cを跨ぐように積層形成されており、下側トランジスタ212のゲート(G)として、ロジック回路250に接続されている。   The n-type well 212a is formed on the p-type substrate 300, and is connected to the output terminal of the output signal OUT1A (= the first terminal of the exciting coil 21) as the drain (D) of the lower transistor 212. The p-type well 212b is formed in the n-type well 212a, and is connected to the ground terminal via the negative feedback resistor RNF1 as the back gate (BG) of the lower transistor 212. The n-type region 212c is formed in the p-type well 212b, and is connected to the ground terminal via the negative feedback resistor RNF1 as the source (S) of the lower transistor 212. The oxide film 212d and the metal layer 212e are stacked so as to straddle the n-type well 212a and the n-type region 212c, and are connected to the logic circuit 250 as the gate (G) of the lower transistor 212.

なお、上記構造の下側トランジスタ212には、n型ウェル212aをエミッタとし、p型基板300に形成されたいずれかのn型領域をコレクタとし、p型基板300をベースとする寄生トランジスタQ2が付随する。特に、上側トランジスタ221と下側トランジスタ212が互いに近接して1チップに集積化されている場合には、上側トランジスタ221のn型ウェル221aが寄生トランジスタQ2のコレクタとなるので、寄生トランジスタQ1及びQ2によるラッチアップ構造が形成されてしまう。   The lower transistor 212 having the above structure includes a parasitic transistor Q2 having the n-type well 212a as an emitter, any n-type region formed in the p-type substrate 300 as a collector, and using the p-type substrate 300 as a base. Accompanying. In particular, when the upper transistor 221 and the lower transistor 212 are integrated close to each other on one chip, the n-type well 221a of the upper transistor 221 serves as the collector of the parasitic transistor Q2, and thus the parasitic transistors Q1 and Q2 As a result, a latch-up structure is formed.

ここで、先の図7で示した第2の電流オフ動作により、接地端から、下側寄生ダイオード214、励磁コイル21、上側寄生ダイオード223を介して、電源電圧VMの印加端に至る電流経路(図7の破線矢印を参照)で回生電流が流れた場合を考える。なお、以下では、説明の便宜上、負帰還抵抗RNF1の存在を無視して考える。   Here, the current path from the ground end to the application end of the power supply voltage VM through the lower parasitic diode 214, the exciting coil 21, and the upper parasitic diode 223 by the second current off operation shown in FIG. Consider the case where a regenerative current flows (see the broken line arrow in FIG. 7). In the following, for convenience of explanation, the presence of the negative feedback resistor RNF1 is ignored.

この場合、寄生トランジスタQ2のエミッタ(=n型ウェル212a)に印加される出力信号OUT1Aは、接地電圧GNDから下側寄生ダイオード214の順方向降下電圧Vfを差し引いた負電圧(=GND−Vf)となる。一方、寄生トランジスタQ2のベース(=p型基板300)には、接地電圧GNDが印加されている。従って、寄生トランジスタQ2のベース・エミッタ間電圧(=Vf)がオン閾値電圧よりも高くなり、寄生トランジスタQ2がアクティブとなる。   In this case, the output signal OUT1A applied to the emitter (= n-type well 212a) of the parasitic transistor Q2 is a negative voltage (= GND−Vf) obtained by subtracting the forward drop voltage Vf of the lower parasitic diode 214 from the ground voltage GND. It becomes. On the other hand, the ground voltage GND is applied to the base (= p-type substrate 300) of the parasitic transistor Q2. Accordingly, the base-emitter voltage (= Vf) of the parasitic transistor Q2 becomes higher than the ON threshold voltage, and the parasitic transistor Q2 becomes active.

また、寄生トランジスタQ1のエミッタ(=p型領域221c)に印加される出力信号OUT1Bは、電源電圧VMに上側寄生ダイオード214の順方向降下電圧Vfを足し合わせた正電圧(=VM+Vf)となる。一方、寄生トランジスタQ1のベース(=n型ウェル221a)には、電源電圧VMが印加されている。従って、寄生トランジスタQ1のベース・エミッタ間電圧(=Vf)がオン閾値電圧よりも高くなり、寄生トランジスタQ1がアクティブとなる。   The output signal OUT1B applied to the emitter (= p-type region 221c) of the parasitic transistor Q1 becomes a positive voltage (= VM + Vf) obtained by adding the forward voltage drop Vf of the upper parasitic diode 214 to the power supply voltage VM. On the other hand, the power supply voltage VM is applied to the base (= n-type well 221a) of the parasitic transistor Q1. Accordingly, the base-emitter voltage (= Vf) of the parasitic transistor Q1 becomes higher than the ON threshold voltage, and the parasitic transistor Q1 becomes active.

すなわち、第2の電流オフ動作では、上側寄生ダイオード223を介して電源電圧VMの印加端に至る電流経路で回生電流が流れるだけでなく、寄生トランジスタQ1を介してp型基板300に至る電流経路でサブリーク電流が流れる。このサブリーク電流により、寄生トランジスタQ2のベース電流が増大するので、寄生トランジスタQ2がn型ウェル221aからより大きな電流を引き込むようになる。その結果、寄生トランジスタQ1のベース電位がさらに下がり、寄生トランジスタQ1がp型領域221cからより大きなサブリーク電流を引き込むようになる。   That is, in the second current off operation, not only the regenerative current flows through the upper parasitic diode 223 to the application terminal of the power supply voltage VM but also the current path to the p-type substrate 300 through the parasitic transistor Q1. A sub-leakage current flows. Due to this sub-leakage current, the base current of the parasitic transistor Q2 increases, and the parasitic transistor Q2 draws a larger current from the n-type well 221a. As a result, the base potential of the parasitic transistor Q1 further decreases, and the parasitic transistor Q1 draws a larger sub-leakage current from the p-type region 221c.

上記一連の動作により、寄生トランジスタQ1及びQ2によるラッチアップ構造が形成されると、消費電力の増大、素子の破壊、ないしは、異常発熱などの不具合が生じる。特に、モータ20に大電流を流す必要のあるアプリケーションでは、駆動部200における発熱に大きな影響がある。   If a latch-up structure with the parasitic transistors Q1 and Q2 is formed by the above-described series of operations, problems such as an increase in power consumption, element destruction, or abnormal heat generation occur. In particular, in applications that require a large current to flow through the motor 20, the heat generation in the drive unit 200 is greatly affected.

なお、上記ラッチアップの解消策としては、例えば、図10Aのように、上側トランジスタ221と下側トランジスタ212との素子間距離dを広げたり、或いは、図10Bのように、上側トランジスタ221と下側トランジスタ212との間に素子分離層310を埋設したり、若しくは、図10Cのように、電源電圧VMが印加されたn型ウェル320と接地電圧GNDが印加されたp型ウェル320を形成して下側トランジスタ212をフローティング構造とすることなどが考えられる。しかしながら、これらのラッチアップ解消策では、チップ面積の増大やコストアップを招くというデメリットがある。   As a solution for the above-mentioned latch-up, for example, the inter-element distance d between the upper transistor 221 and the lower transistor 212 is increased as shown in FIG. 10A, or the lower transistor and the lower transistor 221 are lower as shown in FIG. 10B. The element isolation layer 310 is embedded between the side transistor 212 or the n-type well 320 to which the power supply voltage VM is applied and the p-type well 320 to which the ground voltage GND is applied are formed as shown in FIG. 10C. For example, the lower transistor 212 may have a floating structure. However, these latch-up elimination measures have a demerit that increases the chip area and increases the cost.

<電流オフ動作(第3)>
図11は、第3の電流オフ動作を示す電流経路図である。本図でも、図6や図7と同様に、第1励磁相の電流オフ動作(特に、期間(1)〜(2)、及び、期間(8)における駆動電流I1の定電流チョッピング駆動)を例示して、第3の電流オフ動作を詳述する。
<Current off operation (third)>
FIG. 11 is a current path diagram showing a third current off operation. Also in this figure, the current off operation of the first excitation phase (particularly, constant current chopping driving of the drive current I1 in the periods (1) to (2) and the period (8)) is performed as in FIGS. The third current off operation will be described in detail by way of example.

ロジック回路250は、励磁コイル21に流していた駆動電流I1をオン状態からオフ状態に切り替えるとき、第3の電流オフ動作として、上側トランジスタ211と下側トランジスタ222をオフして、上側トランジスタ221と下側トランジスタ212をオンする。このとき、励磁コイル21は、それまで流れていた方向に駆動電流I1を流し続けようとする。従って、駆動電流I1は、本図中の破線矢印で示したように、接地端から、下側トランジスタ212、励磁コイル21、上側トランジスタ221を介して、電源電圧VMの印加端に至る電流経路を流れる。すなわち、励磁コイル21に蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流I1は、第2の電流オフ動作時と同じく、第1の電流オフ動作時よりも迅速に減衰する。   The logic circuit 250 turns off the upper transistor 211 and the lower transistor 222 as a third current off operation when switching the drive current I1 flowing through the exciting coil 21 from the on state to the off state. The lower transistor 212 is turned on. At this time, the exciting coil 21 tries to keep the drive current I1 flowing in the direction that has been flowing. Therefore, the drive current I1 has a current path from the ground end to the application end of the power supply voltage VM via the lower transistor 212, the excitation coil 21, and the upper transistor 221, as indicated by the broken line arrow in the figure. Flowing. That is, the energy stored in the exciting coil 21 is consumed not only by the resistance component in the current path but also as regenerative energy to the power supply side. As a result, the drive current I1 decays more rapidly than during the first current off operation, as in the second current off operation.

また、第3の電流オフ動作では、先に説明した第2の電流オフ動作と異なり、回生電流が上側寄生ダイオード223及び下側寄生ダイオード214を介する電流経路に流れないので、各ダイオード223及び214での電圧降下を考える必要もない。従って、OUT1A≒GNDとなり、OUT1B≒VMとなる。その結果、寄生トランジスタQ1及びQ2(先出の図9を参照)がアクティブとならないので、ラッチアップの発生を未然に防止することができる。   Further, in the third current off operation, unlike the second current off operation described above, the regenerative current does not flow in the current path via the upper parasitic diode 223 and the lower parasitic diode 214. There is no need to consider the voltage drop. Therefore, OUT1A≈GND and OUT1B≈VM. As a result, the parasitic transistors Q1 and Q2 (see FIG. 9 above) do not become active, so that latch-up can be prevented from occurring.

ただし、第3の電流オフ動作では、励磁コイル21に蓄えられているエネルギーが尽きると、本図中の破線矢印で示した方向と逆向き、すなわち、電源電圧VMの印加端から、上側トランジスタ221、励磁コイル21、下側トランジスタ212を介して、接地端に至る向きに、逆流電流が流れてしまう。そのため、第3の電流オフ動作を採用する場合には、逆流電流の発生を検知して上側トランジスタ221及び下側トランジスタ212の少なくとも一方をオフするように、別途のオン/オフ制御を行わなければならない。   However, in the third current off operation, when the energy stored in the exciting coil 21 is exhausted, the upper transistor 221 is directed in the direction opposite to the direction indicated by the broken line arrow in FIG. Then, a reverse current flows in the direction reaching the ground terminal via the exciting coil 21 and the lower transistor 212. Therefore, when the third current off operation is employed, separate on / off control must be performed so as to detect the occurrence of a reverse current and turn off at least one of the upper transistor 221 and the lower transistor 212. Don't be.

<電流オフ動作(第4)>
図12は、第4の電流オフ動作を示す電流経路図である。本図でも、図6や図7、または、図11と同様に、第1励磁相の電流オフ動作(特に、期間(1)〜(2)、及び、期間(8)における駆動電流I1の定電流チョッピング駆動)を例示して、第4の電流オフ動作を詳述する。
<Current off operation (fourth)>
FIG. 12 is a current path diagram showing a fourth current-off operation. In this figure as well, like FIG. 6, FIG. 7 or FIG. 11, the current off operation of the first excitation phase (particularly, the drive current I1 in the periods (1) to (2) and the period (8) is fixed). The fourth current off operation will be described in detail by exemplifying (current chopping driving).

ロジック回路250は、励磁コイル21に流していた駆動電流I1をオン状態からオフ状態に切り替えるとき、第4の電流オフ動作として、上側トランジスタ221をオンし、上側トランジスタ211と全ての下側トランジスタ212及び222をオフする。このとき、励磁コイル21は、それまで流れていた方向に駆動電流I1を流し続けようとする。従って、駆動電流I1は、本図中の破線矢印で示したように、接地端から、下側寄生ダイオード214、励磁コイル21、上側トランジスタ221を介して、電源電圧VMの印加端に至る電流経路を流れる。すなわち、励磁コイル21に蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流I1は、第2または第3の電流オフ動作時と同じく、第1の電流オフ動作時よりも迅速に減衰する。   When the logic circuit 250 switches the drive current I1 flowing through the exciting coil 21 from the on state to the off state, as the fourth current off operation, the logic circuit 250 turns on the upper transistor 221 and the upper transistor 211 and all the lower transistors 212. And 222 are turned off. At this time, the exciting coil 21 tries to keep the drive current I1 flowing in the direction that has been flowing. Therefore, the drive current I1 is a current path from the ground end to the application end of the power supply voltage VM via the lower parasitic diode 214, the exciting coil 21, and the upper transistor 221 as shown by the broken line arrow in the figure. Flowing. That is, the energy stored in the exciting coil 21 is consumed not only by the resistance component in the current path but also as regenerative energy to the power supply side. As a result, the drive current I1 decays more rapidly than during the first current off operation, as in the second or third current off operation.

また、第4の電流オフ動作では、先に説明した第3の電流オフ動作と同じく、回生電流が上側寄生ダイオード223を介する電流経路に流れないので、上側寄生ダイオード223での電圧降下を考える必要がない。従って、OUT1B≒VMとなる。その結果、寄生トランジスタQ1(先出の図9を参照)がアクティブとならないので、寄生トランジスタQ1を介してp型基板300に至るサブリーク電流を減らすことができる。   Further, in the fourth current off operation, the regenerative current does not flow in the current path via the upper parasitic diode 223 as in the third current off operation described above, so it is necessary to consider a voltage drop in the upper parasitic diode 223. There is no. Therefore, OUT1B≈VM. As a result, the parasitic transistor Q1 (see FIG. 9 above) does not become active, so that the sub-leakage current reaching the p-type substrate 300 via the parasitic transistor Q1 can be reduced.

一方、第4の電流オフ動作では、先に説明した第3の電流オフ動作と異なり、回生電流が下側寄生ダイオード214を介する電流経路に流れるので、下側寄生ダイオード214での電圧降下が生じ、OUT1A=GND−Vfとなる。そのため、寄生トランジスタQ2(先出の図9を参照)はアクティブとなり、n型ウェル221aから電流を引き込もうとする。ただし、寄生トランジスタQ1がアクティブとなっていなければ、寄生トランジスタQ2のベースにリーク電流が供給されないので、寄生トランジスタQ2に過大な電流が流れることはない。   On the other hand, in the fourth current-off operation, unlike the third current-off operation described above, the regenerative current flows through the current path via the lower parasitic diode 214, and thus a voltage drop occurs in the lower parasitic diode 214. , OUT1A = GND−Vf. As a result, the parasitic transistor Q2 (see FIG. 9 above) becomes active and tries to draw current from the n-type well 221a. However, if the parasitic transistor Q1 is not active, no leak current is supplied to the base of the parasitic transistor Q2, and therefore no excessive current flows through the parasitic transistor Q2.

従って、チップ面積の増大やコストアップを招くことなく、ラッチアップの発生を未然に防止することが可能となり、延いては、消費電力の増大、素子の破壊、ないしは、異常発熱などの不具合を解消することが可能となる。特に、定電流チョッピング駆動では、駆動電流I1及びI2が頻繁にオン/オフされるので、第4の電流オフ動作によるラッチアップ対策が非常に有効となる。   Therefore, it is possible to prevent the occurrence of latch-up without incurring an increase in chip area and cost, and in turn, eliminates problems such as increased power consumption, device destruction, or abnormal heat generation. It becomes possible to do. In particular, in the constant current chopping drive, since the drive currents I1 and I2 are frequently turned on / off, the latch-up countermeasure by the fourth current off operation is very effective.

また、第4の電流オフ動作であれば、先に説明した第3の電流オフ動作と異なり、下側トランジスタ212がオフされているので、励磁コイル21に蓄えられているエネルギーが尽きた時点で、電源電圧VMの印加端から接地端に至る電流経路が自動的かつ速やかに遮断される。従って、逆流電流を防止するために特段のオン/オフ制御を行う必要がなくなるので、逆流電流検出手段を別途設けたり、ロジック回路250の信号処理を複雑化したりせずに済む。   In the fourth current off operation, unlike the third current off operation described above, since the lower transistor 212 is turned off, the energy stored in the exciting coil 21 is exhausted. The current path from the application end of the power supply voltage VM to the ground end is automatically and quickly interrupted. Therefore, it is not necessary to perform special on / off control in order to prevent backflow current, so that it is not necessary to separately provide backflow current detection means or to complicate signal processing of the logic circuit 250.

なお、上記の実施形態では、定電流チョッピング駆動時の電流オフ動作に着目して、ラッチアップ対策の説明を行ったが、課題となるラッチアップは、それまで流していた駆動電流をオフする瞬間全てにおいて起こり得る現象である。これを鑑みると、上記の電流オフ動作(特に第4の電流オフ動作)は、定電流チョッピング駆動時だけでなく、例えば、モータ20を停止または空転させるとき(異常検出に伴う強制停止を含む)に実施してもよいし、或いは、モータ20のハーフステップ駆動に際して、ロータを1相励磁位置とするとき(図3の「OFF」期間)に実施してもよい。   In the above embodiment, the description of the latch-up countermeasure has been given focusing on the current-off operation at the time of constant current chopping driving. However, the latch-up that is a problem is the moment when the driving current that has been applied is turned off. It is a phenomenon that can occur in all. In view of this, the above-described current off operation (particularly the fourth current off operation) is performed not only at the time of constant current chopping driving, but also when, for example, the motor 20 is stopped or idle (including a forced stop accompanying abnormality detection). Alternatively, it may be performed when the rotor is set to the one-phase excitation position during the half-step driving of the motor 20 ("OFF" period in FIG. 3).

<駆動部の変形例>
図13は、駆動部200の一変形例を示す回路図である。本変形例の駆動部200は、モータ30として3相ブラシレスDCモータを駆動するものであり、3相ブリッジ出力段を備えている。より具体的に述べると、本変形例の駆動部200は、上側トランジスタPU、PV、PW(例えばPDMOSFET)と、下側トランジスタNU、NV、NW(例えばNDMOSFET)と、を有する。
<Modification of drive unit>
FIG. 13 is a circuit diagram illustrating a modified example of the driving unit 200. The drive unit 200 according to this modification drives a three-phase brushless DC motor as the motor 30 and includes a three-phase bridge output stage. More specifically, the driving unit 200 according to the present modification includes upper transistors PU, PV, and PW (for example, PDMOSFET) and lower transistors NU, NV, and NW (for example, NDMOSFET).

上側トランジスタP*(ただし*=U、V、W、以下も同様)のソースは、電源電圧VMの印加端に接続されている。上側トランジスタP*のドレインと下側トランジスタN*のドレインは、励磁コイルL*の第1端に接続されている。下側トランジスタN*のソースは、接地端に接続されている。励磁コイルL*の第2端は、それぞれ互いに共通接続されている。なお、上側トランジスタP*には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオードP*dが付随している。また、下側トランジスタN*には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオードN*dが付随している。   The source of the upper transistor P * (where * = U, V, W, and so on) is connected to the application terminal of the power supply voltage VM. The drain of the upper transistor P * and the drain of the lower transistor N * are connected to the first end of the exciting coil L *. The source of the lower transistor N * is connected to the ground terminal. The second ends of the exciting coils L * are commonly connected to each other. The upper transistor P * is accompanied by an upper parasitic diode P * d having a cathode connected to the source and an anode connected to the drain. The lower transistor N * is accompanied by a lower parasitic diode N * d having a cathode connected to the drain and an anode connected to the source.

上側トランジスタP*及び下側トランジスタN*は、不図示のロジック回路よりオン/オフ制御される。特に、ロジック回路は、モータ30を停止または空転させるときに、先述の電流オフ動作(図6、図7、図11、または、図12を参照)を行う。   The upper transistor P * and the lower transistor N * are on / off controlled by a logic circuit (not shown). In particular, the logic circuit performs the above-described current off operation (see FIG. 6, FIG. 7, FIG. 11, or FIG. 12) when stopping or idling the motor 30.

なお、本図では、U相とW相からV相に向けて駆動電流が流れる第1状態から、モータ30を停止または空転させる第2状態へ切り替わるときに、先に述べた第4の電流オフ動作(図12)を行う場合の電流経路が示されている。   In this figure, when switching from the first state in which the drive current flows from the U phase and the W phase to the V phase to the second state in which the motor 30 is stopped or idling, the fourth current off described above is turned off. A current path for performing the operation (FIG. 12) is shown.

第1状態では、上側トランジスタPU及びPWと下側トランジスタNVがオンされて、上側トランジスタPVと下側トランジスタNU及びNWがオフされる。従って、本図中の実線矢印で示したように、VM→PU→LU→LV→NV→GND、及び、VM→PW→LW→LV→NV→GNDという電流経路で駆動電流が流れる。   In the first state, the upper transistors PU and PW and the lower transistor NV are turned on, and the upper transistor PV and the lower transistors NU and NW are turned off. Therefore, as indicated by solid line arrows in the drawing, the drive current flows through current paths of VM → PU → LU → LV → NV → GND and VM → PW → LW → LV → NV → GND.

その後、第1状態から第2状態に切り替わると、上側トランジスタPVがオンされ、上側トランジスタPU及びPWと全ての下側トランジスタPU、PV、PWがオフされる。このとき、励磁コイルLU、LV、LWは、それまで流れていた方向に駆動電流を流し続けようとする。従って、駆動電流は、本図中の破線矢印で示したように、GND→NUd→LU→LV→PV→VM、及び、GND→NWd→LW→LV→PV→VMという電流経路で回生電流が流れる。すなわち、励磁コイルLU、LV、LWに蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流が迅速に減衰する。   Thereafter, when the first state is switched to the second state, the upper transistor PV is turned on, and the upper transistors PU and PW and all the lower transistors PU, PV, and PW are turned off. At this time, the excitation coils LU, LV, and LW try to keep the drive current flowing in the direction that has been flowing so far. Therefore, as indicated by the broken line arrows in this figure, the drive current is regenerated by the current path of GND → NUd → LU → LV → PV → VM and GND → NWd → LV → LV → PV → VM. Flowing. That is, the energy stored in the exciting coils LU, LV, and LW is consumed not only by the resistance component in the current path but also as regenerative energy to the power supply side. As a result, the drive current decays quickly.

また、上記の電流オフ動作であれば、回生電流が上側寄生ダイオードPVdを介する電流経路に流れないので、上側トランジスタPVに付随する寄生トランジスタがアクティブとならない。従って、先に説明した第4の電流オフ動作(図12)と同じく、チップ面積の増大やコストアップを招くことなく、ラッチアップの発生を未然に防止することが可能となり、延いては、消費電力の増大、素子の破壊、ないしは、異常発熱などの不具合を解消することが可能となる。   Further, if the current is turned off, the regenerative current does not flow through the current path via the upper parasitic diode PVd, so that the parasitic transistor associated with the upper transistor PV is not activated. Therefore, like the fourth current off operation (FIG. 12) described above, it is possible to prevent the occurrence of latch-up without causing an increase in chip area and an increase in cost. Problems such as an increase in power, destruction of elements, or abnormal heat generation can be solved.

<車両への適用>
図14は、車両Xの一構成例を示す外観図である。本構成例の車両Xは、不図示のバッテリから電力の供給を受けて動作する種々の電子機器X11〜X18を搭載している。なお、図14における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
<Application to vehicles>
FIG. 14 is an external view showing a configuration example of the vehicle X. The vehicle X of this configuration example includes various electronic devices X11 to X18 that operate by receiving power from a battery (not shown). In addition, about the mounting position of the electronic devices X11-X18 in FIG. 14, for convenience of illustration, it may differ from actual.

電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。   The electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, and the like).

電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。   The electronic device X12 is a lamp control unit that performs on / off control such as HID [high intensity discharged lamp] and DRL [daytime running lamp].

電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。   The electronic device X13 is a transmission control unit that performs control related to the transmission.

電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。   The electronic device X14 is a body control unit that performs control (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.) related to the motion of the vehicle X.

電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。   The electronic device X15 is a security control unit that performs drive control such as a door lock and a security alarm.

電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。   The electronic device X16 is an electronic device that is incorporated into the vehicle X at the factory shipment stage as a standard equipment item or manufacturer's option product, such as a wiper, electric door mirror, power window, damper (shock absorber), electric sunroof, and electric seat. It is.

電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。   The electronic device X17 is an electronic device that is optionally mounted on the vehicle X as a user option product such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].

電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。   The electronic device X18 is an electronic device that includes a high-voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.

なお、先に説明したモータ駆動装置10(図1を参照)は、電子機器X11〜X18のいずれに組み込んでも構わない。また、車両Xが電気自動車やハイブリッド自動車である場合には、車輪駆動用のモータを制御するための手段として、先に説明したモータ駆動装置10を適用することも可能である。   Note that the motor drive device 10 (see FIG. 1) described above may be incorporated in any of the electronic devices X11 to X18. Further, when the vehicle X is an electric vehicle or a hybrid vehicle, the motor driving device 10 described above can be applied as a means for controlling the wheel driving motor.

<その他の変形例>
上記実施形態では、ステッピングモータや3相ブラシレスDCモータを駆動するモータ駆動装置に本発明を適用した場合を例示したが、本発明の適用対象はこれに限定されるものではなく、例えば、ブラシ付きDCモータの停止時または空転時においても、上記の電流オフ動作(特に第4の電流オフ動作)を行うことが望ましいと言える。
<Other variations>
In the above-described embodiment, the case where the present invention is applied to a motor driving device that drives a stepping motor or a three-phase brushless DC motor has been exemplified. However, the application target of the present invention is not limited to this, for example, with a brush It can be said that it is desirable to perform the current off operation (particularly, the fourth current off operation) even when the DC motor is stopped or idling.

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。   Various technical features disclosed in the present specification can be variously modified within the scope of the technical creation in addition to the above-described embodiment. That is, the above-described embodiment is to be considered in all respects as illustrative and not restrictive, and the technical scope of the present invention is indicated not by the description of the above-described embodiment but by the scope of the claims. It should be understood that all modifications that fall within the meaning and range equivalent to the terms of the claims are included.

本明細書中に開示されている発明は、例えば、車両に搭載されるモータ駆動装置に利用することが可能である。   The invention disclosed in the present specification can be used for, for example, a motor drive device mounted on a vehicle.

1 電子機器
10 モータ駆動装置
20 ステッピングモータ
21、22 励磁コイル
23 ロータ
30 3相ブラシレスDCモータ
100 制御部
200 駆動部
210〜240 ハーフブリッジ出力段
250 ロジック回路
211、221、231、241 上側トランジスタ(PDMOSFET)
212、222、232、242 下側トランジスタ(NDMOSFET)
213、223、233、243 上側寄生ダイオード
214、224、234、244 下側寄生ダイオード
PU、PV、PW 上側トランジスタ(PDMOSFET)
NU、NV、NW 下側トランジスタ(NDMOSFET)
PUd、PVd、PWd 上側寄生ダイオード
NUd、NVd、NWd 下側寄生ダイオード
RNF1、RNF2 負帰還抵抗
212a n型ウェル(ドレイン)
212b p型ウェル(バックゲート)
212c n型領域(ソース)
212d 酸化膜
212e メタル層(ゲート)
221a n型ウェル(バックゲート)
221b p型領域(ソース)
221c p型領域(ドレイン)
221d 酸化膜
221e メタル層(ゲート)
300 p型基板
310 素子分離層
320 n型ウェル
330 p型ウェル
Q1、Q2 寄生トランジスタ
X 車両
X11〜X18 電子機器
DESCRIPTION OF SYMBOLS 1 Electronic device 10 Motor drive device 20 Stepping motor 21, 22 Excitation coil 23 Rotor 30 Three phase brushless DC motor 100 Control part 200 Drive part 210-240 Half bridge output stage 250 Logic circuit 211,221,231,241 Upper transistor (PDMOSFET) )
212, 222, 232, 242 Lower transistor (NDMOSFET)
213, 223, 233, 243 Upper parasitic diode 214, 224, 234, 244 Lower parasitic diode PU, PV, PW Upper transistor (PDMOSFET)
NU, NV, NW Lower transistor (NDMOSFET)
PUd, PVd, PWd Upper parasitic diode NUd, NVd, NWd Lower parasitic diode RNF1, RNF2 Negative feedback resistor 212a N-type well (drain)
212b p-type well (back gate)
212c n-type region (source)
212d oxide film 212e metal layer (gate)
221a n-type well (back gate)
221b p-type region (source)
221c p-type region (drain)
221d oxide film 221e metal layer (gate)
300 p-type substrate 310 element isolation layer 320 n-type well 330 p-type well Q1, Q2 parasitic transistor X vehicle X11-X18 electronic equipment

Claims (10)

第1電源端とモータの励磁コイルの第1端との間に接続されたPチャネル型の第1上側トランジスタと、
前記励磁コイルの第1端と第2電源端との間に接続されたNチャネル型の第1下側トランジスタと、
前記第1電源端と前記励磁コイルの第2端との間に接続されたPチャネル型の第2上側トランジスタと、
前記励磁コイルの第2端と前記第2電源端との間に接続されたNチャネル型の第2下側トランジスタと、
各トランジスタのオン/オフ制御を行うロジック回路と、
を集積化して成り、
前記ロジック回路は、前記励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、それまでオフしていた上側トランジスタをオンし、それまでオンしていた上側トランジスタと全ての下側トランジスタをオフすることを特徴とするモータ駆動装置。
A P-channel first upper transistor connected between the first power supply end and the first end of the excitation coil of the motor;
An N-channel first lower transistor connected between a first end and a second power supply end of the exciting coil;
A P-channel type second upper transistor connected between the first power supply terminal and the second end of the exciting coil;
An N-channel second lower transistor connected between the second end of the exciting coil and the second power supply end;
A logic circuit that controls on / off of each transistor;
It is formed by integrating
The logic circuit turns on the upper transistor that has been off until then and all the upper transistors that have been on until then, during the current off operation that switches the drive current that has been flowing through the exciting coil from the on state to the off state. A motor drive device characterized by turning off the lower transistor of the motor.
前記第1上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第1上側寄生ダイオードが付随しており、
前記第1下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第1下側寄生ダイオードが付随しており、
前記第2上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第2上側寄生ダイオードが付随しており、
前記第2下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第2下側寄生ダイオードが付随している、
ことを特徴とする請求項1に記載のモータ駆動装置。
The first upper transistor is accompanied by a first upper parasitic diode having a cathode connected to the source and an anode connected to the drain;
The first lower transistor is accompanied by a first lower parasitic diode having a cathode connected to the drain and an anode connected to the source;
The second upper transistor is accompanied by a second upper parasitic diode having a cathode connected to the source and an anode connected to the drain;
The second lower transistor is accompanied by a second lower parasitic diode having a cathode connected to the drain and an anode connected to the source.
The motor driving apparatus according to claim 1.
前記第1上側トランジスタ、及び、前記第2上側トランジスタは、それぞれ、PDMOSFET[P-channel type double-diffused metal oxide semiconductor field effect transistor]であることを特徴とする請求項1または請求項2に記載のモータ駆動装置。   The first upper transistor and the second upper transistor are PDMOSFETs (P-channel type double-diffused metal oxide semiconductor field effect transistors), respectively. Motor drive device. 前記PDMOSFETは、
p型基板と;
前記p型基板に形成され、前記PDMOSFETのバックゲートとして前記第1電源端に接続されたn型ウェルと;
前記n型ウェルに形成され、前記PDMOSFETのソースとして前記第1電源端に接続された第1p型領域と;
前記n型ウェルに形成され、前記PDMOSFETのドレインとして前記励磁コイルの一端に接続された第2p型領域と;
前記第1p型領域と前記第2p型領域を跨ぐように形成され、前記PDMOSFETのゲートとして前記ロジック回路に接続されたたメタル層と;
を有し、
前記PDMOSFETには、前記第2p型領域をエミッタとし、前記p型基板をコレクタとし、前記n型ウェルをベースとする第1寄生トランジスタが付随することを特徴とする請求項3に記載のモータ駆動装置。
The PDMOSFET is
a p-type substrate;
An n-type well formed on the p-type substrate and connected to the first power supply terminal as a back gate of the PDMOSFET;
A first p-type region formed in the n-type well and connected to the first power supply terminal as a source of the PDMOSFET;
A second p-type region formed in the n-type well and connected to one end of the exciting coil as a drain of the PDMOSFET;
A metal layer formed to straddle the first p-type region and the second p-type region and connected to the logic circuit as a gate of the PDMOSFET;
Have
4. The motor drive according to claim 3, wherein the PDMOSFET is accompanied by a first parasitic transistor having the second p-type region as an emitter, the p-type substrate as a collector, and the n-type well as a base. apparatus.
前記第1下側トランジスタ、及び、前記第2下側トランジスタは、それぞれ、NDMOS[N-channel type DMOSFET]であることを特徴とする請求項1〜請求項4のいずれか一項に記載のモータ駆動装置。   5. The motor according to claim 1, wherein each of the first lower transistor and the second lower transistor is an NDMOS (N-channel type DMOSFET). 6. Drive device. 前記NDMOSFETは、
p型基板と;
前記p型基板に形成され、前記NDMOSFETのドレインとして前記励磁コイルの一端に接続されたn型ウェルと;
前記n型ウェルに形成され、前記NDMOSFETのバックゲートとして前記第2電源端に接続されたp型ウェルと;
前記p型ウェルに形成され、前記NDMOSFETのソースとして前記第2電源端に接続されたn型領域と;
前記n型ウェルと前記n型領域を跨ぐように形成され、前記NDMOSFETのゲートとして前記ロジック回路に接続されたメタル層と;
を有し、
前記NDMOSFETには、前記n型ウェルをエミッタとし、前記p型基板に形成されたいずれかのn型領域をコレクタとし、前記p型基板をベースとする第2寄生トランジスタが付随することを特徴とする請求項5に記載のモータ駆動装置。
The NDMOSFET is
a p-type substrate;
An n-type well formed on the p-type substrate and connected to one end of the exciting coil as a drain of the NDMOSFET;
A p-type well formed in the n-type well and connected to the second power supply terminal as a back gate of the NDMOSFET;
An n-type region formed in the p-type well and connected to the second power supply terminal as a source of the NDMOSFET;
A metal layer formed to straddle the n-type well and the n-type region and connected to the logic circuit as a gate of the NDMOSFET;
Have
The NDMOSFET is accompanied by a second parasitic transistor having the n-type well as an emitter, any n-type region formed in the p-type substrate as a collector, and based on the p-type substrate. The motor drive device according to claim 5.
前記ロジック回路は、前記駆動電流を一定値に維持するための定電流チョッピング駆動を行うときに前記電流オフ動作を行うことを特徴とする請求項1〜請求項6のいずれか一項に記載のモータ駆動装置。   The said logic circuit performs the said current-off operation | movement when performing the constant current chopping drive for maintaining the said drive current to a fixed value, The Claim 1 characterized by the above-mentioned. Motor drive device. 前記ロジック回路は、前記モータを停止または空転させるときに前記電流オフ動作を行うことを特徴とする請求項1〜請求項6のいずれか一項に記載のモータ駆動装置。   The motor driving apparatus according to claim 1, wherein the logic circuit performs the current-off operation when the motor is stopped or idled. モータと、
前記モータの駆動制御を行う請求項1〜請求項8のいずれか一項に記載のモータ駆動装置と、
を有することを特徴とする電子機器。
A motor,
The motor drive device according to any one of claims 1 to 8, wherein drive control of the motor is performed,
An electronic device comprising:
モータと、
前記モータの駆動制御を行う請求項1〜請求項8のいずれか一項に記載のモータ駆動装置と、
を有することを特徴とする車両。
A motor,
The motor drive device according to any one of claims 1 to 8, wherein drive control of the motor is performed,
The vehicle characterized by having.
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