JP2017181805A - 表示装置、制御方法及び半導体装置 - Google Patents

表示装置、制御方法及び半導体装置 Download PDF

Info

Publication number
JP2017181805A
JP2017181805A JP2016069292A JP2016069292A JP2017181805A JP 2017181805 A JP2017181805 A JP 2017181805A JP 2016069292 A JP2016069292 A JP 2016069292A JP 2016069292 A JP2016069292 A JP 2016069292A JP 2017181805 A JP2017181805 A JP 2017181805A
Authority
JP
Japan
Prior art keywords
signal
drive
driver
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016069292A
Other languages
English (en)
Inventor
將 植栗
Susumu Uekuri
將 植栗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2016069292A priority Critical patent/JP2017181805A/ja
Priority to US15/471,530 priority patent/US10319332B2/en
Publication of JP2017181805A publication Critical patent/JP2017181805A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/026—Arrangements or methods related to booting a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/027—Arrangements or methods related to powering off a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Abstract

【課題】過電流の影響を受けることを抑制できる表示装置、制御方法及び半導体装置を提供する。【解決手段】表示装置は、基板上に形成された複数の画素と、複数の画素の駆動を担当し、自身が担当する画素を駆動するための駆動信号をそれぞれ出力する複数の半導体装置と、複数の半導体装置を接続する配線と、を備える。複数の半導体装置の各々は、駆動信号を出力する駆動信号出力部と、駆動信号出力部を制御する出力制御部と、を含む。出力制御部は、画素の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他の半導体装置との間で配線を介して入出力し、複数の半導体装置の全てが駆動開始信号を受付けたことを連絡する駆動連絡信号が入力されたら、駆動信号の出力を開始する。【選択図】図４

Description

本発明は、画像を表示する表示装置、制御方法及び半導体装置に関する。
近年、表示装置では、高精細化つまり画素数の増加が進んでいる。表示装置は、画素数の増加に伴い、画素を駆動するドライバＩＣ（Integrated Circuit）を複数備えるようになってきている。
関連する技術として、下記の特許文献１には、複数のドライバＩＣを備える液晶表示装置が記載されている。
特開２００４−６１６８８号公報
表示装置が複数のドライバＩＣを備える場合には、１つのドライバＩＣが画素を駆動するための駆動信号を出力し、他のドライバＩＣが駆動信号を出力しないと、ドライバＩＣ間で過電流が流れる可能性がある。
１つのドライバＩＣと他のドライバＩＣとの間に過電流が流れると、表示装置内の回路又は配線が過電流の影響を受ける可能性がある。
本発明は、一部の半導体素子だけが信号を出力することを抑制できる表示装置、制御方法及び半導体装置を提供する。
本発明の一態様の表示装置は、基板上に形成された複数の画素と、前記複数の画素の駆動を担当し、自身が担当する前記画素を駆動するための駆動信号をそれぞれ出力する複数の半導体装置と、前記複数の半導体装置を接続する配線と、を備え、前記複数の半導体装置の各々は、前記駆動信号を出力する駆動信号出力部と、前記駆動信号出力部を制御する出力制御部と、を含み、前記出力制御部は、前記画素の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他の前記半導体装置との間で前記配線を介して入出力し、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を開始する。
本発明の一態様の制御方法は、基板上に形成された複数の画素の駆動を分担し、自身が担当する前記画素を駆動するための駆動信号をそれぞれ出力する、互いに接続された複数の半導体装置の各々が実行する方法であって、前記画素の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他の前記半導体装置との間で入出力し、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を開始する。
本発明の一態様の半導体装置は、外部からの駆動開始信号に基づいて駆動信号を出力する半導体装置であって、前記駆動信号を出力する駆動信号出力部と、前記駆動信号出力部を制御する出力制御部と、を備え、前記出力制御部は、前記駆動開始信号を受付けたことを連絡する駆動連絡信号を他の前記半導体装置との間で入出力し、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を開始する。
図１は、第１の実施形態に係る表示装置の構成例を示す図である。 図２は、第１の実施形態に係る表示装置の画素群の構成例を示す図である。 図３は、第１の実施形態に係る表示装置のドライバＩＣ間の接続を示す図である。 図４は、第１の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。 図５は、第１の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。 図６は、第１の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。 図７は、第１の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。 図８は、第２の実施形態に係る表示装置の構成例を示すブロック図である。 図９は、第２の実施形態に係る表示装置の他の構成例を示すブロック図である。 図１０は、第２の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。 図１１は、第２の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。 図１２は、第２の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。 図１３は、第３の実施形態に係る表示装置の構成例を示すブロック図である。 図１４は、第３の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。 図１５は、第４の実施形態に係る表示装置のドライバＩＣ間の接続を示す図である。 図１６は、第４の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。 図１７は、第４の実施形態に係る表示装置のドライバＩＣの動作タイミングを示すタイミング図である。 図１８は、第４の実施形態に係る表示装置のドライバＩＣの動作タイミングを示すタイミング図である。 図１９は、第５の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。 図２０は、第６の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１の実施形態）
図１は、第１の実施形態に係る表示装置の構成例を示すブロック図である。
図１に示すように、表示装置１は、基板２を備える。表示装置１は、基板２上に形成された画素群３を備える。画素群３は、Ｍ行×Ｎ列（Ｍ，Ｎは、２以上の自然数）のマトリクス状に配列された複数の画素３１を含む。
画素３１は、液晶を用いた画素であっても良いし、有機ＥＬ（Electro Luminescence）を用いた画素であっても良い。
表示装置１は、画素群３を駆動するための駆動信号を出力するドライバＩＣ（Integrated Circuit）４Ａ及び４Ｂを備える。
ドライバＩＣ４Ａ及び４Ｂは、（Ｍ×Ｎ）個の画素３１の駆動を担当する。
ドライバＩＣ４Ｂは、第１列から第ｉ列まで（ｉは、１≦ｉ＜Ｎの自然数）の（Ｍ×ｉ）個の画素３１の駆動を担当し、ドライバＩＣ４Ａは、第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１の駆動を担当する。なお、ドライバＩＣ４Ｂが担当する複数の画素３１の内の一部と、ドライバＩＣ４Ａが担当する複数の画素３１の内の一部と、が重複しても良い。
ドライバＩＣ４Ａ及び４Ｂの各々は、半導体装置（半導体チップ）であり、例えばＣＯＧ（Chip On Glass）である。なお、半導体装置は、ＣＯＧに限らず、プリント基板上に形成されるＣＯＦ（Chip On Film or Flexible）であってもよい。
このように、表示装置１は、第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１の駆動を担当するドライバＩＣ４Ｂと、第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１の駆動を担当するドライバＩＣ４Ａと、を備える。
これにより、表示装置１は、半導体装置であるドライバＩＣ４Ａ及び４Ｂに端子数の制約がある場合であっても、画素群３の高解像度化に対応することができる。
ドライバＩＣ４Ａ及び４Ｂは、プリント基板、例えば、フレキシブルプリント基板ＦＰＣを経由して、アプリケーションプロセッサであるホストＣＰＵ（Central Processing Unit）１０に電気的に接続されている。ドライバＩＣ４Ａ及び４Ｂは、ホストＣＰＵ１０から入力される信号に基づいて、画素群３を駆動するための駆動信号を出力する。
ドライバＩＣ４Ａは、フレキシブルプリント基板ＦＰＣに配置されたコンデンサ７Ａを介して、接地電位ＧＮＤに電気的に接続されている。ドライバＩＣ４Ｂは、フレキシブルプリント基板ＦＰＣに配置されたコンデンサ７Ｂを介して、接地電位ＧＮＤに電気的に接続されている。ドライバＩＣ４Ａとコンデンサ７Ａの接続点と、ドライバＩＣ４Ｂとコンデンサ７Ｂの接続点と、は、配線１９を介して、電気的に接続されている。なお、コンデンサ７Ａ及び７Ｂは、無くてもよい。
これにより、ドライバＩＣ４Ａ及び４Ｂの接地電位が共通化される。
表示装置１は、ドライバＩＣ４Ａから出力される駆動信号に基づいて、画素群３の中の各行を線順次に選択し、選択した行の走査線ＳＣＬに走査信号を出力する走査線駆動回路５Ａを備える。表示装置１は、ドライバＩＣ４Ｂから出力される駆動信号に基づいて、画素群３の中の各行を線順次に選択し、選択した行の走査線ＳＣＬに走査信号を出力する走査線駆動回路５Ｂを備える。
表示装置１は、ドライバＩＣ４Ａ及び４Ｂから出力される駆動信号に基づいて、複数の画像信号線ＤＴＬに画像信号を出力する信号線駆動回路６を備える。
図２は、第１の実施形態に係る表示装置の画素群の構成例を示す図である。
各画素３１は、第１色（例えば、赤色）を表示する第１副画素３１Ｒ、第２色（例えば、緑色）を表示する第２副画素３１Ｇ、第３色（例えば、青色）を表示する第３副画素３１Ｂ、及び、第４の色（具体的には、白色）を表示する第４副画素３１Ｗを含む。
ここで、副画素とは、個別に制御することができる表示構成単位を示す。また、副画素とは、信号線ＤＴＬ及び走査線ＳＣＬで囲われた領域、又は、信号線ＤＴＬ及び走査線ＳＣＬで制御されるＴＦＴ素子に対応する。
第１の実施形態では、各画素３１が４つの異なる色を表示する４つの副画素を含むこととしたが、これに限定されない。例えば、各画素３１を構成する副画素に対応付けられる色の数は４つに限られず、画素３１が第１色、第２色および第３色の３つの異なる色を表示する３つの副画素を含むこととしても良い。また、各画素を構成する副画素の色の組み合わせはこれに限られず、シアン、マゼンダ、イエローを含んでもよい。また、各画素３１が第４の色を表示する第４副画素３１Ｗのみからなり、表示装置１が白黒表示を行うとしてもよい。さらに、表示装置が異なる色を表示する副画素を有するとは、例えば、副画素毎に異なる色のカラーフィルタを有するということであり、言い換えると、各副画素は、異なる色を有するカラーフィルタが対応付けられている。
再び図１を参照すると、ドライバＩＣ４Ａは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを、配線１１を介して、走査線駆動回路５Ａに出力する。ドライバＩＣ４Ａは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを、配線１２を介して、走査線駆動回路５Ａに出力する。
走査線駆動回路５Ａは、走査信号Ｖｃｏｍを、選択信号Ｖｃｏｍｓｅｌによって選択された行の走査線ＳＣＬに印加する、シフトレジスタである。
ドライバＩＣ４Ｂは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを、配線１５を介して、走査線駆動回路５Ｂに出力する。ドライバＩＣ４Ｂは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを、配線１６を介して、走査線駆動回路５Ｂに出力する。
走査線駆動回路５Ｂは、走査信号Ｖｃｏｍを、選択信号Ｖｃｏｍｓｅｌによって選択された行の走査線ＳＣＬに印加する、シフトレジスタである。
ドライバＩＣ４Ａ及び４Ｂは、同一行の走査線ＳＣＬを選択する選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａ及び５Ｂに出力する。従って、走査線駆動回路５Ａ及び５Ｂは、走査信号Ｖｃｏｍを、同一行の走査線ＳＣＬの両端に、実質的に同時に出力する。
なお、ドライバＩＣ４Ａ及び４Ｂは、異なる行の走査線ＳＣＬを選択する選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａ及び５Ｂに出力するようにしてもよい。例えば、奇数行の走査線ＳＣＬを走査線駆動回路５Ａが制御し、偶数行の走査線ＳＣＬを走査線駆動回路５Ｂが制御するようにしてもよい。
これにより、表示装置１は、列方向の画素数が多い場合又は走査線ＳＣＬの寄生容量が大きい場合であっても、走査線ＳＣＬを好適に駆動することができる。
ドライバＩＣ４Ａは、走査信号Ｖｃｏｍで選択された行の第（ｎ＋１）列から第Ｎ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを、配線１３を介して、信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。なお、各画素３１に含まれる４つの副画素への信号は、それぞれ異なる配線を用いて同時に印加されてもよい。
これにより、表示装置１は、ドライバＩＣ４Ａと信号線駆動回路６との間の配線１３の数を抑制することができる。
ドライバＩＣ４Ａは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを、配線１４を介して、信号線駆動回路６に出力する。
ドライバＩＣ４Ｂは、走査信号Ｖｃｏｍで選択された行の第１列から第ｎ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを、配線１７を介して、信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１は、ドライバＩＣ４Ｂと信号線駆動回路６との間の配線１７の数を抑制することができる。
ドライバＩＣ４Ｂは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを、配線１８を介して、信号線駆動回路６に出力する。
信号線駆動回路６は、選択信号Ｖｓｅｌに基づいて、時分割多重されている４つの副画像信号を分離し、副画像信号を画像信号線ＤＴＬを介して各副画素に印加するセレクタである。
第１の実施形態では、走査信号Ｖｃｏｍ、選択信号Ｖｃｏｍｓｅｌ、画像信号Ｖｓｉｇ及び選択信号Ｖｓｅｌを総称して、駆動信号と称する。但し、駆動信号は、これらの信号に限定されない。例えば、表示装置１が画素群３を背面から照射する照明部、例えば、バックライト（図示せず）を備え、ドライバＩＣ４Ａ及び４Ｂがバックライトの駆動を制御する場合は、バックライトを駆動するための信号も、駆動信号に含まれる。
ドライバＩＣ４Ａ及び４Ｂは、ホストＣＰＵ１０から駆動開始コマンドを受信したら、画素群３を駆動するための駆動信号の出力を開始する。しかし、何らかの原因により、ドライバＩＣ４Ａ及び４Ｂの内の一方だけが駆動信号の出力を開始し、ドライバＩＣ４Ａ及び４Ｂの内の他方が駆動信号の出力を開始しない場合が考えられる。何らかの原因は、ホストＣＰＵ１０がドライバＩＣ４Ａ及び４Ｂの内の一方だけに駆動開始コマンドを出力した場合又はドライバＩＣ４Ａ及び４Ｂの内の一方が動作しない場合が例示される。
ドライバＩＣ４Ａ及び４Ｂは、ホストＣＰＵ１０から駆動停止コマンドを受信したら、画素群３を駆動するための駆動信号の出力を停止する。しかし、何らかの原因により、ドライバＩＣ４Ａ及び４Ｂの内の一方だけが駆動信号の出力を停止し、ドライバＩＣ４Ａ及び４Ｂの内の他方が駆動信号の出力を停止しない場合が考えられる。何らかの原因は、ホストＣＰＵ１０がドライバＩＣ４Ａ及び４Ｂの内の一方だけに駆動停止コマンドを出力した場合が例示される。
ドライバＩＣ４Ａだけが駆動信号を出力し、ドライバＩＣ４Ｂが駆動信号を出力しない場合には、ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間に電位差が生じ、ドライバＩＣ４ＡからドライバＩＣ４Ｂへ過電流が流れる可能性がある。
過電流が流れる可能性がある第１の経路は、ドライバＩＣ４Ａから、配線１１、走査線駆動回路５Ａ、走査線ＳＣＬ及び走査線駆動回路５Ｂを経て、ドライバＩＣ４Ｂに至る経路２１である。
過電流が流れる可能性がある第２の経路は、ドライバＩＣ４Ａから、配線１３及び信号線駆動回路６を経て、ドライバＩＣ４Ｂに至る経路２２である。
過電流が流れる可能性がある第３の経路は、ドライバＩＣ４Ａから、配線１９を経て、ドライバＩＣ４Ｂに至る経路２３である。
ドライバＩＣ４Ｂだけが駆動信号を出力し、ドライバＩＣ４Ａが駆動信号を出力しない場合に過電流が流れる可能性がある経路は、経路２１の逆方向、経路２２の逆方向又は経路２３の逆方向である。
ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間に過電流が流れると、ドライバＩＣ４Ａ、ドライバＩＣ４Ｂ、経路２１上の回路若しくは配線、経路２２上の回路若しくは配線又は経路２３上の回路若しくは配線が過電流の影響を受ける可能性がある。
そこで、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａ及び４Ｂの内の一方だけが駆動信号の出力を開始し、ドライバＩＣ４Ａ及び４Ｂの内の他方が駆動信号の出力を開始しないことを抑制する。
これにより、表示装置１は、ドライバＩＣ４Ａ、ドライバＩＣ４Ｂ、経路２１上の回路若しくは配線、経路２２上の回路若しくは配線又は経路２３上の回路若しくは配線が過電流の影響を受けることを抑制できる。
図３は、第１の実施形態に係る表示装置のドライバＩＣ間の接続を示す図である。
ドライバＩＣ４Ａは、ドライバＩＣ４Ａが担当する第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１で表示される画像と、ドライバＩＣ４Ｂが担当する第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１で表示される画像と、の調整を図るための信号を送受信するための画像調整端子群４Ａ１を備える。
ドライバＩＣ４Ｂは、ドライバＩＣ４Ｂが担当する第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１で表示される画像と、ドライバＩＣ４Ａが担当する第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１で表示される画像と、の調整を図るための信号を送受信するための画像調整端子群４Ｂ１を備える。
ドライバＩＣ４Ａ及び４Ｂは、画像調整端子群４Ａ１と画像調整端子群４Ｂ１との間で信号を送受信することにより、画素群３で表示される画像の調整を図ることができる。ドライバＩＣ４Ａ及び４Ｂの各々は、入力信号に応じて出力信号を調整する調整値を算出及び記憶する画像調整部を有する。ドライバＩＣ４Ａの画像調整部とドライバＩＣ４Ｂの画像調整部とは、画像調整端子群４Ａ１と画像調整端子群４Ｂ１との間で、算出及び記憶した調整値を互いに送受信することで、画素群３で表示される画像の調整を図ることができる。
ドライバＩＣ４Ａ及び４Ｂは、第１原色、第２原色及び第３原色の入力信号値と、伸長係数αと、に基づいて、第１原色を表示する第１副画素３１Ｒを駆動する画像信号、第２原色を表示する第２副画素３１Ｇを駆動する画像信号、第３原色を表示する第３副画素３１Ｂを駆動する画像信号及び第４の色を表示する第４副画素３１Ｗを駆動する画像信号を算出する。
画像調整端子群４Ａ１は、ドライバＩＣ４ＡからドライバＩＣ４Ｂへ信号を送信するための出力端子群４Ａ２と、ドライバＩＣ４ＡからドライバＩＣ４Ｂへ信号を送信し、ドライバＩＣ４Ｂからの信号をドライバＩＣ４Ａで受信するための入出力端子群４Ａ３と、ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間で同期を取るための同期端子群４Ａ４と、を含む。
画像調整端子群４Ｂ１は、ドライバＩＣ４Ａからの信号をドライバＩＣ４Ｂで受信するための入力端子群４Ｂ２と、ドライバＩＣ４Ａからの信号をドライバＩＣ４Ｂで受信するための入力端子群４Ｂ３と、ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間で同期を取るための同期端子群４Ｂ４と、を含む。
ドライバＩＣ４Ａは、画像調整端子群４Ａ１とは別に、駆動連絡端子群４Ａ５を備える。駆動連絡端子群４Ａ５は、第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１への駆動信号の出力の開始及び停止を他のドライバＩＣに連絡するための端子群である。駆動連絡端子群４Ａ５は、駆動連絡端子４Ａ６と、駆動連絡端子４Ａ７と、駆動連絡端子４Ａ８と、駆動連絡端子４Ａ９と、を含む。
ドライバＩＣ４Ｂは、画像調整端子群４Ｂ１とは別に、駆動連絡端子群４Ｂ５を備える。駆動連絡端子群４Ｂ５は、第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１への駆動信号の出力の開始及び停止を他のドライバＩＣに連絡するための端子群である。駆動連絡端子群４Ｂ５は、駆動連絡端子４Ｂ６と、駆動連絡端子４Ｂ７と、駆動連絡端子４Ｂ８と、駆動連絡端子４Ｂ９と、を含む。
ドライバＩＣ４Ａの駆動連絡端子４Ａ６は、配線４１を介して、ドライバＩＣ４Ｂの駆動連絡端子４Ｂ８に電気的に接続されている。ドライバＩＣ４Ａの駆動連絡端子４Ａ７は、配線４２を介して、ドライバＩＣ４Ｂの駆動連絡端子４Ｂ９に電気的に接続されている。配線４１が、本発明の第１配線に対応し、配線４２が、本発明の第２配線に対応する。
ドライバＩＣ４Ａの駆動連絡端子４Ａ８及び駆動連絡端子４Ａ９は、表示装置１が３個以上のドライバＩＣを備える場合に、他のドライバＩＣに電気的に接続される。第１の実施形態では、表示装置１は、２個のドライバＩＣ４Ａ及び４Ｂを備える。従って、ドライバＩＣ４Ａの駆動連絡端子４Ａ８及び駆動連絡端子４Ａ９は、非接続である。
ドライバＩＣ４Ｂの駆動連絡端子４Ｂ６及び駆動連絡端子４Ｂ７は、表示装置１が３個以上のドライバＩＣを備える場合に、他のドライバＩＣに電気的に接続される。第１の実施形態では、表示装置１は、２個のドライバＩＣ４Ａ及び４Ｂを備える。従って、ドライバＩＣ４Ｂの駆動連絡端子４Ｂ６及び駆動連絡端子４Ｂ７、非接続である。
ドライバＩＣ４Ａは、第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１への駆動信号の出力の開始及び停止を連絡するための駆動連絡信号Ｓｉｇ１を、駆動連絡端子４Ａ６からドライバＩＣ４Ｂの駆動連絡端子４Ｂ８に出力する。
ドライバＩＣ４Ｂは、第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１への駆動信号の出力の開始及び停止を連絡するための駆動連絡信号Ｓｉｇ２を、駆動連絡端子４Ｂ９からドライバＩＣ４Ａの駆動連絡端子４Ａ７に出力する。
図４は、第１の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。
ドライバＩＣ４Ａ及び４Ｂは、同じ内部構成を有する。これにより、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａ及び４Ｂ毎に品種を異ならせる必要がないので、コストを抑制することができる。
ドライバＩＣ４Ａ及び４Ｂは、ホストインタフェース５１と、出力制御部５２と、駆動信号出力部５３と、を備える。
ドライバＩＣ４Ａ及び４Ｂのホストインタフェース５１は、ホストＣＰＵ１０と信号の送受信を行う回路である。ホストインタフェース５１が、本発明の外部入力インタフェースに対応する。
ドライバＩＣ４Ａの出力制御部５２は、ホストＣＰＵ１０から入力される信号と、ドライバＩＣ４Ｂから入力される駆動連絡信号Ｓｉｇ２と、に基づいて、ドライバＩＣ４Ａの駆動信号出力部５３の駆動信号の出力の開始及び停止を制御する回路である。
ドライバＩＣ４Ａの駆動信号出力部５３は、走査信号Ｖｃｏｍ及び選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａに出力し、画像信号Ｖｓｉｇ及び選択信号Ｖｓｅｌを信号線駆動回路６に出力する回路である。
ドライバＩＣ４Ａの駆動信号出力部５３は、出力制御部５２からハイレベルの信号が入力されたら駆動信号の出力を開始し、出力制御部５２からローレベルの信号が入力されたら駆動信号の出力を停止する。
ドライバＩＣ４Ｂの出力制御部５２は、ホストＣＰＵ１０から入力される信号と、ドライバＩＣ４Ａから入力される駆動連絡信号Ｓｉｇ１と、に基づいて、ドライバＩＣ４Ｂの駆動信号出力部５３の駆動信号の出力の開始及び停止を制御する回路である。
ドライバＩＣ４Ｂの駆動信号出力部５３は、走査信号Ｖｃｏｍ及び選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ｂに出力し、画像信号Ｖｓｉｇ及び選択信号Ｖｓｅｌを信号線駆動回路６に出力する回路である。
ドライバＩＣ４Ｂの駆動信号出力部５３は、出力制御部５２からハイレベルの信号が入力されたら駆動信号の出力を開始し、出力制御部５２からローレベルの信号が入力されたら駆動信号の出力を停止する。
ドライバＩＣ４Ａ及び４Ｂの出力制御部５２は、入力受付部６１と、設定レジスタ６２と、ステータスレジスタ６３と、２入力の第１ＡＮＤゲート回路Ａ１と、３入力の第２ＡＮＤゲート回路Ａ２と、スイッチ回路ＳＷ１及びＳＷ２と、を含む。なお、図４では、入力受付部６１からの出力信号が第２ＡＮＤゲート回路Ａ２に入力されているが、第２ＡＮＤゲート回路Ａ２を２入力とし、入力受付部６１からの出力信号が第２ＡＮＤゲート回路Ａ２に入力されなくても良い。第１ＡＮＤゲート回路Ａ１が、本発明の第１判定回路に対応し、第２ＡＮＤゲート回路Ａ２が、本発明の第２判定回路に対応する。
ドライバＩＣ４Ａの入力受付部６１は、ホストインタフェース５１を介して、ホストＣＰＵ１０から駆動開始信号を受付けたら、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲート回路Ａ２の第２入力端子に出力する。また、ドライバＩＣ４Ａの入力受付部６１は、ホストインタフェース５１を介して、ホストＣＰＵ１０から駆動停止信号を受付けたら、ローレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲート回路Ａ２の第２入力端子に出力する。
なお、ホストＣＰＵ１０から入力される駆動開始信号及び駆動停止信号は、１ビット幅の信号の形態であっても良い。例えば、１ビット幅の信号がハイレベルの場合は、駆動開始信号であるとし、１ビット幅の信号がローレベルの場合は、駆動停止信号であるとしても良い。また、駆動開始信号及び駆動停止信号は、複数ビットで構成されるコマンドの形態であっても良い。
ドライバＩＣ４Ａの設定レジスタ６２は、ホストＣＰＵ１０から書き込み可能な２ビット幅のレジスタであり、ホストＣＰＵ１０によって２ビット幅のデータが設定される。ドライバＩＣ４Ａの設定レジスタ６２の設定タイミングは、表示装置１のパワーオン時が例示される。
ドライバＩＣ４Ａの設定レジスタ６２の下位ビットは、スイッチ回路ＳＷ１の制御端子に接続されている。スイッチ回路ＳＷ１は、ドライバＩＣ４Ａの設定レジスタ６２の下位ビットが「０」の場合には、第１ＡＮＤゲート回路Ａ１の第２入力端子と高電位側の電源電位ＶＤＤとの間を接続する。スイッチ回路ＳＷ１は、ドライバＩＣ４Ａの設定レジスタ６２の下位ビットが「１」の場合には、第１ＡＮＤゲート回路Ａ１の第２入力端子と駆動連絡端子４Ａ８との間を接続する。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、第１入力端子に入力される信号と第２入力端子に入力される信号との論理積（ＡＮＤ）演算によって出力信号を生成する。
第１の実施形態では、ドライバＩＣ４Ａの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「０」に設定されている。従って、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の第２入力端子には、高電位側の電源電位ＶＤＤが入力される。
従って、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付けたらハイレベルになり、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付けたらローレベルになる。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、第１ＡＮＤゲート回路Ａ１の出力信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
また、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、第１ＡＮＤゲート回路Ａ１の出力信号を駆動連絡信号Ｓｉｇ１として、駆動連絡端子４Ａ６を介してドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ａの設定レジスタ６２の上位ビットは、スイッチ回路ＳＷ２の制御端子に接続されている。スイッチ回路ＳＷ２は、ドライバＩＣ４Ａの設定レジスタ６２の上位ビットが「０」の場合には、第２ＡＮＤゲート回路Ａ２の第１入力端子と高電位側の電源電位ＶＤＤとの間を接続する。スイッチ回路ＳＷ２は、ドライバＩＣ４Ａの設定レジスタ６２の上位ビットが「１」の場合には、第１ＡＮＤゲート回路Ａ１の第１入力端子と駆動連絡端子４Ａ７との間を接続する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、第１入力端子に入力される信号と第２入力端子に入力される信号と第３入力端子に入力される信号との論理積（ＡＮＤ）演算によって出力信号を生成する。
第１の実施形態では、ドライバＩＣ４Ａの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の第１入力端子には、ドライバＩＣ４Ｂから駆動連絡端子４Ａ７に入力される駆動連絡信号Ｓｉｇ２が入力される。
従って、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ２がハイレベルになったら、ハイレベルになる。ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ａの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ２がローレベルになったら、ローレベルになる。ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ａの駆動信号出力部５３は、駆動信号の出力を停止する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ドライバＩＣ４Ａと配線４２で接続されたドライバＩＣ４Ｂからの駆動連絡信号Ｓｉｇ２と、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の判定結果と、に基づいて、ドライバＩＣ４Ａと配線４２で接続されたドライバＩＣ４Ｂに駆動開始信号が入力されているかを判定する判定回路である。言い換えると、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ドライバＩＣ４Ａの図中の左側（第２方向）に隣接するドライバＩＣ４Ｂに駆動開始信号が入力されているかを判定する判定回路である。
ドライバＩＣ４Ａのステータスレジスタ６３は、ホストＣＰＵ１０から読み出し可能な２ビット幅のレジスタである。
ドライバＩＣ４Ａのステータスレジスタ６３の下位ビットは、入力受付部６１の出力信号がハイレベルの場合には「１」に設定され、入力受付部６１の出力信号がローレベルの場合には「０」に設定される。
ドライバＩＣ４Ａのステータスレジスタ６３の上位ビットは、第２ＡＮＤゲート回路Ａ２の出力信号がハイレベルの場合には「１」に設定され、第２ＡＮＤゲート回路Ａ２の出力信号がローレベルの場合には「０」に設定される。
従って、ホストＣＰＵ１０は、ドライバＩＣ４Ａのステータスレジスタ６３を読み出して下位ビットを参照することで、入力受付部６１の出力信号の状態を取得することができる。
これにより、ホストＣＰＵ１０は、ドライバＩＣ４Ａの入力受付部６１に駆動開始信号又は駆動停止信号が受付けられたか否かを判定することができる。
また、ホストＣＰＵ１０は、ドライバＩＣ４Ａのステータスレジスタ６３を読み出して上位ビットを参照することで、第２ＡＮＤゲート回路Ａ２の出力信号の状態を取得することができる。
これにより、ホストＣＰＵ１０は、ドライバＩＣ４Ａの駆動信号出力部５３が駆動信号を出力するように出力制御部５２によって制御されているか否かを判定することができる。
ドライバＩＣ４Ｂの入力受付部６１は、ホストインタフェース５１を介して、ホストＣＰＵ１０から駆動開始信号を受付けたら、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲート回路Ａ２の第２入力端子に出力する。また、ドライバＩＣ４Ｂの入力受付部６１は、ホストインタフェース５１を介して、ホストＣＰＵ１０から駆動停止信号を受付けたら、ローレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲート回路Ａ２の第２入力端子に出力する。
なお、ホストＣＰＵ１０から入力される駆動開始信号及び駆動停止信号は、１ビット幅の信号の形態であっても良い。例えば、１ビット幅の信号がハイレベルの場合は、駆動開始信号であるとし、１ビット幅の信号がローレベルの場合は、駆動停止信号であるとしても良い。また、駆動開始信号及び駆動停止信号は、複数ビットで構成されるコマンドの形態であっても良い。
ドライバＩＣ４Ｂの設定レジスタ６２は、ホストＣＰＵ１０から書き込み可能な２ビット幅のレジスタであり、ホストＣＰＵ１０によって２ビット幅のデータが設定される。ドライバＩＣ４Ｂの設定レジスタ６２の設定タイミングは、表示装置１のパワーオン時が例示される。
ドライバＩＣ４Ｂの設定レジスタ６２の下位ビットは、スイッチ回路ＳＷ１の制御端子に接続されている。スイッチ回路ＳＷ１は、ドライバＩＣ４Ｂの設定レジスタ６２の下位ビットが「０」の場合には、第１ＡＮＤゲート回路Ａ１の第２入力端子と高電位側の電源電位ＶＤＤとの間を接続する。スイッチ回路ＳＷ１は、ドライバＩＣ４Ｂの設定レジスタ６２の下位ビットが「１」の場合には、第１ＡＮＤゲート回路Ａ１の第２入力端子と駆動連絡端子４Ｂ８との間を接続する。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、第１入力端子に入力される信号と第２入力端子に入力される信号との論理積（ＡＮＤ）演算によって出力信号を生成する。
第１の実施形態では、ドライバＩＣ４Ｂの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１の第２入力端子には、ドライバＩＣ４Ａから駆動連絡端子４Ｂ８に入力される駆動連絡信号Ｓｉｇ１が入力される。
従って、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１がハイレベルになったら、ハイレベルになる。また、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１がローレベルになったら、ローレベルになる。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ドライバＩＣ４Ｂと配線４１で接続されたドライバＩＣ４Ａからの駆動連絡信号Ｓｉｇ１と、ドライバＩＣ４Ｂの入力受付部６１からの駆動開始信号と、に基づいて、ドライバＩＣ４Ｂと配線４１で接続されたドライバＩＣ４Ａに駆動開始信号が入力されているかを判定する判定回路である。言い換えると、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ドライバＩＣ４Ａの図中の右側（第１方向）に隣接するドライバＩＣ４Ｂに駆動開始信号が入力されているかを判定する判定回路である。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、出力信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
ドライバＩＣ４Ｂの設定レジスタ６２の上位ビットは、スイッチ回路ＳＷ２の制御端子に接続されている。スイッチ回路ＳＷ２は、ドライバＩＣ４Ｂの設定レジスタ６２の上位ビットが「０」の場合には、第２ＡＮＤゲート回路Ａ２の第１入力端子と高電位側の電源電位ＶＤＤとの間を接続する。スイッチ回路ＳＷ２は、ドライバＩＣ４Ｂの設定レジスタ６２の上位ビットが「１」の場合には、第１ＡＮＤゲート回路Ａ１の第１入力端子と駆動連絡端子４Ｂ７との間を接続する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、第１入力端子に入力される信号と第２入力端子に入力される信号と第３入力端子に入力される信号との論理積（ＡＮＤ）演算によって出力信号を生成する。
第１の実施形態では、ドライバＩＣ４Ｂの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「０」に設定されている。従って、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２の第１入力端子には、高電位側の電源電位ＶＤＤが入力される。
従って、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１がハイレベルになったら、ハイレベルになる。ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｂの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１がローレベルになったら、ローレベルになる。ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｂの駆動信号出力部５３は、駆動信号の出力を停止する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、出力信号を駆動連絡信号Ｓｉｇ２として、駆動連絡端子４Ｂ９を介して、ドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ｂのステータスレジスタ６３は、ホストＣＰＵ１０から読み出し可能な２ビット幅のレジスタである。
ドライバＩＣ４Ｂのステータスレジスタ６３の下位ビットは、入力受付部６１の出力信号がハイレベルの場合には「１」に設定され、入力受付部６１の出力信号がローレベルの場合には「０」に設定される。
ドライバＩＣ４Ｂのステータスレジスタ６３の上位ビットは、第２ＡＮＤゲート回路Ａ２の出力信号がハイレベルの場合には「１」に設定され、第２ＡＮＤゲート回路Ａ２の出力信号がローレベルの場合には「０」に設定される。
従って、ホストＣＰＵ１０は、ドライバＩＣ４Ｂのステータスレジスタ６３を読み出して下位ビットを参照することで、入力受付部６１の出力信号の状態を取得することができる。
これにより、ホストＣＰＵ１０は、ドライバＩＣ４Ｂの入力受付部６１に駆動開始信号又は駆動停止信号が受付けられたか否かを判定することができる。
また、ホストＣＰＵ１０は、ドライバＩＣ４Ｂのステータスレジスタ６３を読み出して上位ビットを参照することで、第２ＡＮＤゲート回路Ａ２の出力信号の状態を取得することができる。
これにより、ホストＣＰＵ１０は、ドライバＩＣ４Ｂの駆動信号出力部５３が駆動信号を出力するように出力制御部５２によって制御されているか否かを判定することができる。
図５は、第１の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。図５に示すフローチャートは、ドライバＩＣ４Ａ及び４Ｂが駆動信号の出力を開始する際の動作を示している。
駆動信号の出力を開始するに際し、ホストＣＰＵ１０が、駆動開始信号をドライバＩＣ４Ａ及び４Ｂに出力する。
ドライバＩＣ４Ａの入力受付部６１は、ステップＳ１００において、駆動開始信号をホストＣＰＵ１０から受付け、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ｂの入力受付部６１は、ステップＳ２００において、駆動開始信号をホストＣＰＵ１０から受付け、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ステップＳ１００で第１入力端子に入力受付部６１からハイレベルの信号が入力されるので、ステップＳ１０２において、ハイレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ハイレベルの駆動連絡信号Ｓｉｇ１をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ステップＳ１０２でハイレベルの駆動連絡信号Ｓｉｇ１がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ２０２において、ハイレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ステップＳ２０２でハイレベルの信号が第１ＡＮＤゲート回路Ａ１から第３入力端子に入力されるので、ステップＳ２０４において、ハイレベルの信号を駆動信号出力部５３に出力する。また、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ハイレベルの駆動連絡信号Ｓｉｇ２をドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ｂの駆動信号出力部５３は、ステップＳ２０４でハイレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ２０６において、駆動信号の出力を開始する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ステップＳ２０４でハイレベルの駆動連絡信号Ｓｉｇ２がドライバＩＣ４Ｂから第１入力端子に入力されるので、ステップＳ１０４において、ハイレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ａの駆動信号出力部５３は、ステップＳ１０４でハイレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ１０６において、駆動信号の出力を開始する。
以上説明したように、ドライバＩＣ４Ａは、入力受付部６１が駆動開始信号をホストＣＰＵ１０から受付けたら、ハイレベルの駆動連絡信号Ｓｉｇ１をドライバＩＣ４Ｂに出力する。ドライバＩＣ４Ｂは、入力受付部６１が駆動開始信号をホストＣＰＵ１０から受付け且つハイレベルの駆動連絡信号Ｓｉｇ１をドライバＩＣ４Ａから受信したら、駆動信号の出力を開始する。ドライバＩＣ４Ａは、ハイレベルの駆動連絡信号Ｓｉｇ２をドライバＩＣ４Ｂから受信したら、駆動信号の出力を開始する。
従って、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａ及び４Ｂの両方が駆動開始信号をホストＣＰＵ１０から受付け且つドライバＩＣ４Ａ及び４Ｂの両方が故障していない場合だけ、駆動信号の出力を開始する。
つまり、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａ及び４Ｂの内の一方だけが駆動開始信号をホストＣＰＵ１０から受付けた場合には、駆動信号の出力を開始しない。
また、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａ及び４Ｂの内の一方又は両方が故障している場合には、駆動信号の出力を開始しない。
これにより、ドライバＩＣ４Ａだけが駆動信号の出力を開始し且つドライバＩＣ４Ｂが駆動信号の出力を開始しないこと、及び、ドライバＩＣ４Ｂだけが駆動信号の出力を開始し且つドライバＩＣ４Ａが駆動信号の出力を開始しないことを抑制することができる。これにより、ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間に過電流が流れることを抑制することができる。これにより、ドライバＩＣ４Ａ及び４Ｂは、表示装置１が過電流の影響を受けることを抑制することができる。
また、ホストＣＰＵ１０は、ドライバＩＣ４Ａのステータスレジスタ６３及びドライバＩＣ４Ｂのステータスレジスタ６３を読出すことにより、ドライバＩＣ４Ａの出力制御部５２の内部状態及びドライバＩＣ４Ｂの出力制御部５２の内部状態を取得できる。
これにより、ドライバＩＣ４Ａ及び４Ｂは、駆動信号の出力を開始しない場合の原因究明を容易にすることができる。
また、ドライバＩＣ４Ａ及び４Ｂは、同じ内部構成を有する。これにより、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａ及び４Ｂ毎に品種を異ならせる必要がないので、コストを抑制することができる。
図６は、第１の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。図６に示すフローチャートは、ドライバＩＣ４Ａ及び４Ｂが駆動信号の出力を停止する際の動作を示している。
駆動信号の出力を停止するに際し、ホストＣＰＵ１０が、駆動停止信号をドライバＩＣ４Ａ又は４Ｂに出力する。図６に示すフローチャートは、ホストＣＰＵ１０がドライバＩＣ４Ａに駆動停止信号を出力する場合の、ドライバＩＣ４Ａ及び４Ｂの動作を示している。
ドライバＩＣ４Ａの入力受付部６１は、ステップＳ３００において、駆動停止信号をホストＣＰＵ１０から受付け、ローレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ステップＳ３００で第１入力端子に入力受付部６１からローレベルの信号が入力されるので、ステップＳ３０２において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ローレベルの駆動連絡信号Ｓｉｇ１をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ステップＳ３０２で第２入力端子に入力受付部６１からローレベルの信号が入力されるので、ステップＳ３０４において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ａの駆動信号出力部５３は、ステップＳ３０４でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ３０６において、駆動信号の出力を停止する。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ステップＳ３０２でローレベルの駆動連絡信号Ｓｉｇ１がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ４００において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ステップＳ４００でローレベルの信号が第１ＡＮＤゲート回路Ａ１から第３入力端子に入力されるので、ステップＳ４０２において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ｂの駆動信号出力部５３は、ステップＳ４０２でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ４０４において、駆動信号の出力を停止する。
以上説明したように、ドライバＩＣ４Ａは、入力受付部６１が駆動停止信号をホストＣＰＵ１０から受付けたら、駆動信号の出力を停止する。ドライバＩＣ４Ｂは、ローレベルの駆動連絡信号Ｓｉｇ１をドライバＩＣ４Ａから受信したら、駆動信号の出力を停止する。
従って、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ａが駆動停止信号をホストＣＰＵ１０から受付けたら、駆動信号の出力を停止する。
これにより、ドライバＩＣ４Ａだけが駆動信号の出力を停止し且つドライバＩＣ４Ｂが駆動信号の出力を継続することを抑制することができる。これにより、ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間に過電流が流れることを抑制することができる。これにより、ドライバＩＣ４Ａ及び４Ｂは、表示装置１が過電流の影響を受けることを抑制することができる。
図７は、第１の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。図７に示すフローチャートは、ドライバＩＣ４Ａ及び４Ｂが駆動信号の出力を停止する際の動作を示している。
駆動信号の出力を停止するに際し、ホストＣＰＵ１０が、駆動停止信号をドライバＩＣ４Ａ又は４Ｂに出力する。図７に示すフローチャートは、ホストＣＰＵ１０がドライバＩＣ４Ｂに駆動停止信号を出力する場合の、ドライバＩＣ４Ａ及び４Ｂの動作を示している。
ドライバＩＣ４Ｂの入力受付部６１は、ステップＳ５００において、駆動停止信号をホストＣＰＵ１０から受付け、ローレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ステップＳ５００で第１入力端子に入力受付部６１からローレベルの信号が入力されるので、ステップＳ５０２において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ステップＳ５０２で第２入力端子に入力受付部６１からローレベルの信号が入力されるので、ステップＳ５０４において、ローレベルの信号を駆動信号出力部５３に出力する。また、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ローレベルの駆動連絡信号Ｓｉｇ２をドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ｂの駆動信号出力部５３は、ステップＳ５０４でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ５０６において、駆動信号の出力を停止する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ステップＳ５０４でローレベルの駆動連絡信号Ｓｉｇ２がドライバＩＣ４Ｂから第２入力端子に入力されるので、ステップＳ６００において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ａの駆動信号出力部５３は、ステップＳ６００でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ６０２において、駆動信号の出力を停止する。
以上説明したように、ドライバＩＣ４Ｂは、入力受付部６１が駆動停止信号をホストＣＰＵ１０から受付けたら、駆動信号の出力を停止する。ドライバＩＣ４Ａは、ローレベルの駆動連絡信号Ｓｉｇ２をドライバＩＣ４Ｂから受信したら、駆動信号の出力を停止する。
従って、ドライバＩＣ４Ａ及び４Ｂは、ドライバＩＣ４Ｂが駆動停止信号をホストＣＰＵ１０から受付けたら、駆動信号の出力を停止する。
これにより、ドライバＩＣ４Ｂだけが駆動信号の出力を停止し且つドライバＩＣ４Ａが駆動信号の出力を継続することを抑制することができる。これにより、ドライバＩＣ４ＡとドライバＩＣ４Ｂとの間に過電流が流れることを抑制することができる。これにより、ドライバＩＣ４Ａ及び４Ｂは、表示装置１が過電流の影響を受けることを抑制することができる。
（第２の実施形態）
第１の実施形態では、２個のドライバＩＣ４Ａ及び４Ｂが表示装置１に備えられる場合について説明したが、ドライバＩＣの数は２個に限定されない。第２の実施形態では、ドライバＩＣの数が４個の場合について説明する。なお、第２の実施形態以降の実施形態において、第１の実施形態と共通する事項については記載を適宜省略する。
図８は、第２の実施形態に係る表示装置の構成例を示すブロック図である。
図８に示すように、表示装置１Ａは、画素群３を駆動するための駆動信号を出力するドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄを備える。
ドライバＩＣ４Ｄは、第１列から第ｊ列まで（ｊは、１≦ｊ＜（Ｎ−２）の自然数）の（Ｍ×ｊ）個の画素３１の駆動を担当する。
ドライバＩＣ４Ｃは、第（ｊ＋１）列から第ｋ列まで（ｋは、ｊ＜ｋ＜（Ｎ−１）の自然数）の（Ｍ×（ｋ−ｊ））個の画素３１の駆動を担当する。
ドライバＩＣ４Ｂは、第（ｋ＋１）列から第ｌ列まで（ｌは、ｋ＜ｌ＜Ｎ）の自然数）の（Ｍ×（ｌ−ｋ）個の画素３１の駆動を担当する。
ドライバＩＣ４Ａは、第（ｌ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｌ））個の画素３１の駆動を担当する。
これにより、表示装置１Ａは、半導体装置であるドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄに端子数の制約がある場合であっても、画素群３の高解像度化に対応することができる。
ドライバＩＣ４Ａは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを走査線駆動回路５Ａに出力する。ドライバＩＣ４Ａは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａに出力する。
走査線駆動回路５Ａは、走査信号Ｖｃｏｍを、選択信号Ｖｃｏｍｓｅｌによって選択された行の走査線ＳＣＬに印加する、シフトレジスタである。
ドライバＩＣ４Ｄは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを走査線駆動回路５Ｂに出力する。ドライバＩＣ４Ｄは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ｂに出力する。
走査線駆動回路５Ｂは、走査信号Ｖｃｏｍを、選択信号Ｖｃｏｍｓｅｌによって選択された行の走査線ＳＣＬに印加する、シフトレジスタである。
ドライバＩＣ４Ａ及び４Ｄは、同一行の走査線ＳＣＬを選択する選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａ及び５Ｂに出力する。従って、走査線駆動回路５Ａ及び５Ｂは、走査信号Ｖｃｏｍを、同一行の走査線ＳＣＬの両端に、実質的に同時に出力する。
なお、ドライバＩＣ４Ａ及び４Ｄは、異なる行の走査線ＳＣＬを選択する選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａ及び５Ｂに出力するようにしてもよい。例えば、奇数行の走査線ＳＣＬを走査線駆動回路５Ａが制御し、偶数行の走査線ＳＣＬを走査線駆動回路５Ｂが制御するようにしてもよい。
これにより、表示装置１Ａは、列方向の画素数が多い場合又は走査線ＳＣＬの寄生容量が大きい場合であっても、走査線ＳＣＬを好適に駆動することができる。
ドライバＩＣ４Ａは、走査信号Ｖｃｏｍで選択された行の第（ｌ＋１）列から第Ｎ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ａは、ドライバＩＣ４Ａと信号線駆動回路６との間の配線の数を抑制することができる。
ドライバＩＣ４Ａは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６に出力する。
信号線駆動回路６は、選択信号Ｖｓｅｌに基づいて、時分割多重されている４つの副画像信号を分離し、副画像信号を画像信号線ＤＴＬを介して各副画素に印加するセレクタである。
ドライバＩＣ４Ｂは、走査信号Ｖｃｏｍで選択された行の第（ｋ＋１）列から第ｌ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ａは、ドライバＩＣ４Ｂと信号線駆動回路６との間の配線の数を抑制することができる。
ドライバＩＣ４Ｂは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６に出力する。
ドライバＩＣ４Ｃは、走査信号Ｖｃｏｍで選択された行の第（ｊ＋１）列から第ｋ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ａは、ドライバＩＣ４Ｃと信号線駆動回路６との間の配線の数を抑制することができる。
ドライバＩＣ４Ｃは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６に出力する。
ドライバＩＣ４Ｄは、走査信号Ｖｃｏｍで選択された行の第１列から第ｊ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ａは、ドライバＩＣ４Ｄと信号線駆動回路６との間の配線の数を抑制することができる。
ドライバＩＣ４Ｄは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６に出力する。
図９は、第２の実施形態に係る表示装置の他の構成例を示すブロック図である。
図９に示すように、表示装置１Ｂは、画素群３を駆動するための駆動信号を出力するドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄを備える。
ドライバＩＣ４Ｂ及び４Ｃは、第１列から第ｍ列まで（ｍは、１≦ｍ＜Ｎの自然数）の（Ｍ×ｍ）個の画素３１の駆動を担当する。
ドライバＩＣ４Ａ及び４Ｄは、第（ｍ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｍ））個の画素３１の駆動を担当する。
これにより、表示装置１Ｂは、半導体装置であるドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄに端子数の制約がある場合であっても、画素群３の高解像度化に対応することができる。
ドライバＩＣ４Ａは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを走査線駆動回路５Ａに出力する。ドライバＩＣ４Ａは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａに出力する。
ドライバＩＣ４Ｄは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを走査線駆動回路５Ａに出力する。ドライバＩＣ４Ｄは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａに出力する。
走査線駆動回路５Ａは、走査信号Ｖｃｏｍを、選択信号Ｖｃｏｍｓｅｌによって選択された行の走査線ＳＣＬに印加する、シフトレジスタである。
ドライバＩＣ４Ｂは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを走査線駆動回路５Ｂに出力する。ドライバＩＣ４Ｂは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ｂに出力する。
ドライバＩＣ４Ｃは、走査線ＳＣＬに印加するための電位である走査信号Ｖｃｏｍを走査線駆動回路５Ｂに出力する。ドライバＩＣ４Ｃは、走査信号Ｖｃｏｍを印加する走査線ＳＣＬを選択するための選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ｂに出力する。
走査線駆動回路５Ｂは、走査信号Ｖｃｏｍを、選択信号Ｖｃｏｍｓｅｌによって選択された行の走査線ＳＣＬに印加する、シフトレジスタである。
ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、同一行の走査線ＳＣＬを選択するＶｃｏｍｓｅｌを走査線駆動回路５Ａ及び５Ｂに出力する。従って、走査線駆動回路５Ａ及び５Ｂは、走査信号Ｖｃｏｍを、同一行の走査線ＳＣＬの両端に、実質的に同時に出力する。
なお、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、異なる行の走査線ＳＣＬを選択する選択信号Ｖｃｏｍｓｅｌを走査線駆動回路５Ａ及び５Ｂに出力するようにしてもよい。例えば、奇数行の走査線ＳＣＬを走査線駆動回路５Ａが制御し、偶数行の走査線ＳＣＬを走査線駆動回路５Ｂが制御するようにしてもよい。
これにより、表示装置１Ｂは、列方向の画素数が多い場合又は走査線ＳＣＬの寄生容量が大きい場合であっても、走査線ＳＣＬを好適に駆動することができる。
ドライバＩＣ４Ａは、走査信号Ｖｃｏｍで選択された行の第（ｍ＋１）列から第Ｎ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６Ａに出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ｂは、ドライバＩＣ４Ａと信号線駆動回路６Ａとの間の配線の数を抑制することができる。
ドライバＩＣ４Ａは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６Ａに出力する。
信号線駆動回路６Ａは、選択信号Ｖｓｅｌに基づいて、時分割多重されている４つの副画像信号を分離し、副画像信号を画像信号線ＤＴＬを介して各副画素に印加するセレクタである。
ドライバＩＣ４Ｄは、走査信号Ｖｃｏｍで選択された行の第（ｍ＋１）列から第Ｎ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６Ａに出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ｂは、ドライバＩＣ４Ｄと信号線駆動回路６Ａとの間の配線の数を抑制することができる。
ドライバＩＣ４Ｄは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６Ａに出力する。
ドライバＩＣ４Ａ及び４Ｄは、同一の画像信号を信号線駆動回路６Ａ及び６Ｂに出力する。従って、信号線駆動回路６Ａ及び６Ｂは、画像信号を、同一列の画像信号線ＤＴＬの両端に、実質的に同時に出力する。
なお、ドライバＩＣ４Ａ及び４Ｄは、画像信号を、異なる列の画像信号線ＤＴＬに出力するようにしてもよい。例えば、ドライバＩＣ４Ａは、画像信号を、奇数列の画像信号線ＤＴＬに出力し、ドライバＩＣ４Ｄは、画像信号を、偶数列の画像信号線ＤＴＬに出力するようにしてもよい。
これにより、表示装置１Ｂは、行方向の画素数が多い場合又は画像信号線ＤＴＬの寄生容量が大きい場合であっても、画像信号線ＤＴＬを好適に駆動することができる。
ドライバＩＣ４Ｂは、走査信号Ｖｃｏｍで選択された行の第１列から第ｍ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６Ｂに出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ｂは、ドライバＩＣ４Ｂと信号線駆動回路６Ｂとの間の配線の数を抑制することができる。
ドライバＩＣ４Ｂは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６Ｂに出力する。
ドライバＩＣ４Ｃは、走査信号Ｖｃｏｍで選択された行の第１列から第ｍ列までの中に含まれる複数の画素３１に印加するための画像信号Ｖｓｉｇを信号線駆動回路６に出力する。各画素３１に印加される信号は、各画素３１に含まれる４つの副画素に印加する４つの副画像信号が時分割多重されている。
これにより、表示装置１Ｂは、ドライバＩＣ４Ｃと信号線駆動回路６Ｂとの間の配線の数を抑制することができる。
ドライバＩＣ４Ｃは、４つの副画像信号が時分割多重されているタイミングを表す選択信号Ｖｓｅｌを信号線駆動回路６Ｂに出力する。
ドライバＩＣ４Ｂ及び４Ｃは、同一の画像信号を信号線駆動回路６Ａ及び６Ｂに出力する。従って、信号線駆動回路６Ａ及び６Ｂは、画像信号を、同一列の画像信号線ＤＴＬの両端に、実質的に同時に出力する。
これにより、表示装置１Ｂは、行方向の画素数が多い場合又は画像信号線ＤＴＬの寄生容量が大きい場合であっても、画像信号線ＤＴＬを好適に駆動することができる。
図１０は、第２の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。なお、図８の場合はドライバＩＣ４Ｂ及び４Ｃは、走査信号Ｖｃｏｍを出力しない。
ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、同じ内部構成を有する。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄ毎に品種を異ならせる必要がないので、コストを抑制することができる。
ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、電気的に接続されている。より具体的には、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、第１配線８１〜８３によって第１方向に直列に接続されている。また、第２配線８４〜８６によって、第１方向とは逆方向である第２方向に直列に接続されている。なお、第１配線８１〜８３は、第１ＡＮＤゲート回路に接続された配線であり、第２配線８４〜８６は、第２ＡＮＤゲート回路に接続された配線である。言い換えると、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、電気的にデイジーチェーン（daisy chain）接続されている。
ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの各々は、画素３１の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他のドライバＩＣとの間で入出力し、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの全てが駆動開始信号を受付けたことを連絡する駆動連絡信号が入力されたら、駆動信号の出力を開始する。
第２の実施形態では、ドライバＩＣ４Ａの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「０」に設定されている。従って、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の第２入力端子には、高電位側の電源電位ＶＤＤが入力される。
従って、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付けたらハイレベルになり、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付けたらローレベルになる。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、出力信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
また、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、出力信号を駆動連絡信号Ｓｉｇ１１として、駆動連絡端子４Ａ６を介してドライバＩＣ４Ｂに出力する。
第２の実施形態では、ドライバＩＣ４Ａの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の第１入力端子には、ドライバＩＣ４Ｂから駆動連絡端子４Ａ７に入力される駆動連絡信号Ｓｉｇ１６が入力される。
従って、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１６がハイレベルになったら、ハイレベルになる。ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ａの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１６がローレベルになったら、ローレベルになる。ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ａの駆動信号出力部５３は、駆動信号の出力を停止する。
第２の実施形態では、ドライバＩＣ４Ｂの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１の第２入力端子には、ドライバＩＣ４Ａから駆動連絡端子４Ｂ８に入力される駆動連絡信号Ｓｉｇ１１が入力される。
従って、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１１がハイレベルになったら、ハイレベルになる。また、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１１がローレベルになったら、ローレベルになる。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、出力信号を駆動連絡信号Ｓｉｇ１２として、駆動連絡端子４Ｂ６を介してドライバＩＣ４Ｃに出力する。
第２の実施形態では、ドライバＩＣ４Ｂの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２の第１入力端子には、ドライバＩＣ４Ｃから駆動連絡端子４Ｂ７に入力される駆動連絡信号Ｓｉｇ１５が入力される。
従って、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｂの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１１がハイレベルになり且つ駆動連絡信号Ｓｉｇ１５がハイレベルになったら、ハイレベルになる。ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｂの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｂの入力受付部６１が少なくともホストＣＰＵ１０からの駆動停止信号、ローレベルの駆動連絡信号Ｓｉｇ１１又はローレベルの駆動連絡信号Ｓｉｇ１５のいずれかを受け付けたら、ローレベルになる。ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｂの駆動信号出力部５３は、駆動信号の出力を停止する。
また、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、出力信号を駆動連絡信号Ｓｉｇ１６として、駆動連絡端子４Ｂ９を介して、ドライバＩＣ４Ａに出力する。
第２の実施形態では、ドライバＩＣ４Ｃの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１の第２入力端子には、ドライバＩＣ４Ｂから駆動連絡端子４Ｃ８に入力される駆動連絡信号Ｓｉｇ１２が入力される。
従って、ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｃの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１２がハイレベルになったら、ハイレベルになる。また、ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｃの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１２がローレベルになったら、ローレベルになる。
ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１は、出力信号を駆動連絡信号Ｓｉｇ１３として、駆動連絡端子４Ｃ６を介してドライバＩＣ４Ｄに出力する。
第２の実施形態では、ドライバＩＣ４Ｃの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２の第１入力端子には、ドライバＩＣ４Ｄから駆動連絡端子４Ｃ７に入力される駆動連絡信号Ｓｉｇ１４が入力される。
従って、ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｃの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１２がハイレベルになり且つ駆動連絡信号Ｓｉｇ１４がハイレベルになったら、ハイレベルになる。ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｃの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｃの入力受付部６１が少なくともホストＣＰＵ１０からの駆動停止信号、ローレベルの駆動連絡信号Ｓｉｇ１２又はローレベルの駆動連絡信号Ｓｉｇ１４のいずれかを受け付けたら、ローレベルになる。ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｃの駆動信号出力部５３は、駆動信号の出力を停止する。
また、ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２は、出力信号を駆動連絡信号Ｓｉｇ１５として、駆動連絡端子４Ｃ９を介して、ドライバＩＣ４Ｂに出力する。
第２の実施形態では、ドライバＩＣ４Ｄの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「１」に設定されている。従って、ドライバＩＣ４Ｄの第１ＡＮＤゲート回路Ａ１の第２入力端子には、ドライバＩＣ４Ｃから駆動連絡端子４Ｄ８に入力される駆動連絡信号Ｓｉｇ１３が入力される。
従って、ドライバＩＣ４Ｄの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｄの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１３がハイレベルになったら、ハイレベルになる。また、ドライバＩＣ４Ｄの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｄの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１３がローレベルになったら、ローレベルになる。
第２の実施形態では、ドライバＩＣ４Ｄの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「０」に設定されている。従って、ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２の第１入力端子には、高電位側の電源電位ＶＤＤが入力される。
従って、ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｄの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付け且つ駆動連絡信号Ｓｉｇ１３がハイレベルになったら、ハイレベルになる。ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｄの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｄの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付け又は駆動連絡信号Ｓｉｇ１３がローレベルになったら、ローレベルになる。ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｄの駆動信号出力部５３は、駆動信号の出力を停止する。
ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２は、出力信号を駆動連絡信号Ｓｉｇ１４として、駆動連絡端子４Ｄ９を介して、ドライバＩＣ４Ｃに出力する。
図１１は、第２の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。図１１に示すフローチャートは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄが駆動信号の出力を開始する際の動作を示している。
駆動信号の出力を開始するに際し、ホストＣＰＵ１０が、駆動開始信号をドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄに出力する。
ドライバＩＣ４Ａの入力受付部６１は、ステップＳ７００において、駆動開始信号をホストＣＰＵ１０から受付け、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ｂの入力受付部６１は、ステップＳ８００において、駆動開始信号をホストＣＰＵ１０から受付け、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ｃの入力受付部６１は、ステップＳ９００において、駆動開始信号をホストＣＰＵ１０から受付け、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ｄの入力受付部６１は、ステップＳ１０００において、駆動開始信号をホストＣＰＵ１０から受付け、ハイレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲートＡ２の第２入力端子に出力する。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ステップＳ７００で第１入力端子に入力受付部６１からハイレベルの信号が入力されるので、ステップＳ７０２において、ハイレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ハイレベルの駆動連絡信号Ｓｉｇ１１をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ステップＳ７０２でハイレベルの駆動連絡信号Ｓｉｇ１１がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ８０２において、ハイレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ハイレベルの駆動連絡信号Ｓｉｇ１２をドライバＩＣ４Ｃに出力する。
ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１は、ステップＳ８０２でハイレベルの駆動連絡信号Ｓｉｇ１２がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ９０２において、ハイレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１は、ハイレベルの駆動連絡信号Ｓｉｇ１３をドライバＩＣ４Ｄに出力する。
ドライバＩＣ４Ｄの第１ＡＮＤゲート回路Ａ１は、ステップＳ９０２でハイレベルの駆動連絡信号Ｓｉｇ１３がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ１００２において、ハイレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２は、ステップＳ１００２でハイレベルの信号が第１ＡＮＤゲート回路Ａ１から第３入力端子に入力されるので、ステップＳ１００４において、ハイレベルの信号を駆動信号出力部５３に出力する。また、ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２は、ハイレベルの駆動連絡信号Ｓｉｇ１４をドライバＩＣ４Ｃに出力する。
ドライバＩＣ４Ｄの駆動信号出力部５３は、ステップＳ１００４でハイレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ１００６において、駆動信号の出力を開始する。
ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２は、ステップＳ１００４でハイレベルの駆動連絡信号Ｓｉｇ１４がドライバＩＣ４Ｄから第１入力端子に入力されるので、ステップＳ９０４において、ハイレベルの信号を駆動信号出力部５３に出力する。また、ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２は、ハイレベルの駆動連絡信号Ｓｉｇ１５をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ｃの駆動信号出力部５３は、ステップＳ９０４でハイレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ９０６において、駆動信号の出力を開始する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ステップＳ９０４でハイレベルの駆動連絡信号Ｓｉｇ１５がドライバＩＣ４Ｃから第１入力端子に入力されるので、ステップＳ８０４において、ハイレベルの信号を駆動信号出力部５３に出力する。また、ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ハイレベルの駆動連絡信号Ｓｉｇ１６をドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ｂの駆動信号出力部５３は、ステップＳ８０４でハイレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ８０６において、駆動信号の出力を開始する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ステップＳ８０４でハイレベルの駆動連絡信号Ｓｉｇ１６がドライバＩＣ４Ｂから第１入力端子に入力されるので、ステップＳ７０４において、ハイレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ａの駆動信号出力部５３は、ステップＳ７０４でハイレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ７０６において、駆動信号の出力を開始する。
以上説明したように、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの全てが駆動開始信号をホストＣＰＵ１０から受付け且つドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの全てが故障していない場合だけ、駆動信号の出力を開始する。
つまり、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの内の１つだけが駆動開始信号をホストＣＰＵ１０から受付けた場合には、駆動信号の出力を開始しない。
また、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの内の１つが故障している場合には、駆動信号の出力を開始しない。
これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの内の一部だけが駆動信号の出力を開始し且つドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの内の他の一部が駆動信号の出力を開始しないことを抑制することができる。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ又は４Ｄ間に過電流が流れることを抑制することができる。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、表示装置１Ａ及び１Ｂが過電流の影響を受けることを抑制することができる。
また、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、同じ内部構成を有する。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄ毎に品種を異ならせる必要がないので、コストを抑制することができる。
図１２は、第２の実施形態に係る表示装置のドライバＩＣの動作を示すフローチャートである。図１２に示すフローチャートは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄが駆動信号の出力を停止する際の動作を示している。
駆動信号の出力を停止するに際し、ホストＣＰＵ１０が、駆動停止信号をドライバＩＣ４Ａ，４Ｂ，４Ｃ又は４Ｄに出力する。図１２に示すフローチャートは、ホストＣＰＵ１０がドライバＩＣ４Ａに駆動停止信号を出力する場合の、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの動作を示している。
ドライバＩＣ４Ａの入力受付部６１は、ステップＳ１１００において、駆動停止信号をホストＣＰＵ１０から受付け、ローレベルの信号を第１ＡＮＤゲート回路Ａ１の第１入力端子及び第２ＡＮＤゲート回路Ａ２の第２入力端子に出力する。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ステップＳ１１００で第１入力端子に入力受付部６１からローレベルの信号が入力されるので、ステップＳ１１０２において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、ローレベルの駆動連絡信号Ｓｉｇ１１をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ステップＳ１１０２で第２入力端子に入力受付部６１からローレベルの信号が入力されるので、ステップＳ１１０４において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ａの駆動信号出力部５３は、ステップＳ１１０４でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ１１０６において、駆動信号の出力を停止する。
ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ステップＳ１１０２でローレベルの駆動連絡信号Ｓｉｇ１１がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ１２００において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ｂの第１ＡＮＤゲート回路Ａ１は、ローレベルの駆動連絡信号Ｓｉｇ１２をドライバＩＣ４Ｃに出力する。
ドライバＩＣ４Ｂの第２ＡＮＤゲート回路Ａ２は、ステップＳ１２００でローレベルの信号が第１ＡＮＤゲート回路Ａ１から第３入力端子に入力されるので、ステップＳ１２０２において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ｂの駆動信号出力部５３は、ステップＳ１２０２でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ１２０４において、駆動信号の出力を停止する。
ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１は、ステップＳ１２００でローレベルの駆動連絡信号Ｓｉｇ１２がドライバＩＣ４Ａから第２入力端子に入力されるので、ステップＳ１３００において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。また、ドライバＩＣ４Ｃの第１ＡＮＤゲート回路Ａ１は、ローレベルの駆動連絡信号Ｓｉｇ１３をドライバＩＣ４Ｄに出力する。
ドライバＩＣ４Ｃの第２ＡＮＤゲート回路Ａ２は、ステップＳ１３００でローレベルの信号が第１ＡＮＤゲート回路Ａ１から第３入力端子に入力されるので、ステップＳ１３０２において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ｃの駆動信号出力部５３は、ステップＳ１３０２でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ１３０４において、駆動信号の出力を停止する。
ドライバＩＣ４Ｄの第１ＡＮＤゲート回路Ａ１は、ステップＳ１３００でローレベルの駆動連絡信号Ｓｉｇ１３がドライバＩＣ４Ｃから第２入力端子に入力されるので、ステップＳ１４００において、ローレベルの信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
ドライバＩＣ４Ｄの第２ＡＮＤゲート回路Ａ２は、ステップＳ１４００でローレベルの信号が第１ＡＮＤゲート回路Ａ１から第３入力端子に入力されるので、ステップＳ１４０２において、ローレベルの信号を駆動信号出力部５３に出力する。
ドライバＩＣ４Ｄの駆動信号出力部５３は、ステップＳ１４０２でローレベルの信号が第２ＡＮＤゲート回路Ａ２から入力されるので、ステップＳ１４０４において、駆動信号の出力を停止する。
以上説明したように、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａが駆動停止信号をホストＣＰＵ１０から受付けたら、駆動信号の出力を停止する。
これにより、ドライバＩＣ４Ａだけが駆動信号の出力を停止し且つドライバＩＣ４Ｂ，４Ｃ及び４Ｄが駆動信号の出力を継続することを抑制することができる。これにより、ドライバＩＣ４ＡとドライバＩＣ４Ｂ，４Ｃ又は４Ｄとの間に過電流が流れることを抑制することができる。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、表示装置１Ａ及び１Ｂが過電流の影響を受けることを抑制することができる。
なお、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ｂが駆動停止信号をホストＣＰＵ１０から受付けた場合も、駆動信号の出力を停止する。
ドライバＩＣ４Ｂが駆動停止信号をホストＣＰＵ１０から受付けた場合は、ドライバＩＣ４Ｂは、駆動信号の出力を停止し、ローレベルの駆動連絡信号Ｓｉｇ１２をドライバＩＣ４Ｃに出力するとともに、ローレベルの駆動連絡信号Ｓｉｇ１６をドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ａは、ローレベルの駆動連絡信号Ｓｉｇ１６がドライバＩＣ４Ｂから入力されたら、駆動信号の出力を停止する。
ドライバＩＣ４Ｃは、ローレベルの駆動連絡信号Ｓｉｇ１２がドライバＩＣ４Ｂから入力されたら、駆動信号の出力を停止するとともに、ローレベルの駆動連絡信号Ｓｉｇ１３をドライバＩＣ４Ｄに出力する。
ドライバＩＣ４Ｄは、ローレベルの駆動連絡信号Ｓｉｇ１３がドライバＩＣ４Ｃから入力されたら、駆動信号の出力を停止する。
また、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ｃが駆動停止信号をホストＣＰＵ１０から受付けた場合も、駆動信号の出力を停止する。
ドライバＩＣ４Ｃが駆動停止信号をホストＣＰＵ１０から受付けた場合は、ドライバＩＣ４Ｃは、駆動信号の出力を停止し、ローレベルの駆動連絡信号Ｓｉｇ１３をドライバＩＣ４Ｄに出力するとともに、ローレベルの駆動連絡信号Ｓｉｇ１５をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ｂは、ローレベルの駆動連絡信号Ｓｉｇ１５がドライバＩＣ４Ｃから入力されたら、駆動信号の出力を停止するとともに、ローレベルの駆動連絡信号Ｓｉｇ１６をドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ａは、ローレベルの駆動連絡信号Ｓｉｇ１６がドライバＩＣ４Ｂから入力されたら、駆動信号の出力を停止する。
ドライバＩＣ４Ｄは、ローレベルの駆動連絡信号Ｓｉｇ１３がドライバＩＣ４Ｃから入力されたら、駆動信号の出力を停止する。
また、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ｄが駆動停止信号をホストＣＰＵ１０から受付けた場合も、駆動信号の出力を停止する。
ドライバＩＣ４Ｄが駆動停止信号をホストＣＰＵ１０から受付けた場合は、ドライバＩＣ４Ｄは、駆動信号の出力を停止し、ローレベルの駆動連絡信号Ｓｉｇ１４をドライバＩＣ４Ｃに出力する。
ドライバＩＣ４Ｃは、ローレベルの駆動連絡信号Ｓｉｇ１４がドライバＩＣ４Ｄから入力されたら、駆動信号の出力を停止するとともに、ローレベルの駆動連絡信号Ｓｉｇ１５をドライバＩＣ４Ｂに出力する。
ドライバＩＣ４Ｂは、ローレベルの駆動連絡信号Ｓｉｇ１５がドライバＩＣ４Ｃから入力されたら、駆動信号の出力を停止するとともに、ローレベルの駆動連絡信号Ｓｉｇ１６をドライバＩＣ４Ａに出力する。
ドライバＩＣ４Ａは、ローレベルの駆動連絡信号Ｓｉｇ１６がドライバＩＣ４Ｂから入力されたら、駆動信号の出力を停止する。
従って、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、ドライバＩＣ４Ａ，４Ｂ，４Ｃ又は４Ｄが駆動停止信号をホストＣＰＵ１０から受付けたら、駆動信号の出力を停止する。
これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの内の１つだけが駆動信号の出力を停止し且つドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄの内の他の３つが駆動信号の出力を継続することを抑制することができる。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ又は４Ｄ間に過電流が流れることを抑制することができる。これにより、ドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄは、表示装置１Ａ及び１Ｂが過電流の影響を受けることを抑制することができる。
（第３の実施形態）
第１の実施形態では、２個のドライバＩＣ４Ａ及び４Ｂが表示装置１に備えられる場合について説明し、第２の実施形態では、４個のドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄが表示装置１Ａ及び１Ｂに備えられる場合について説明したが、ドライバＩＣの数は２個又は４個に限定されない。第３の実施形態では、ドライバＩＣの数が１個の場合について説明する。
図１３は、第３の実施形態に係る表示装置の構成例を示すブロック図である。
図１３に示すように、表示装置１Ｃは、画素群３を駆動するための駆動信号を出力するドライバＩＣ４Ａを備える。
ドライバＩＣ４Ａは、第１列から第Ｎ列までの（Ｍ×Ｎ）個の画素３１の駆動を担当する。
図１４は、第３の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。
第３の実施形態では、ドライバＩＣ４Ａの設定レジスタ６２の下位ビットは、ホストＣＰＵ１０によって、「０」に設定されている。従って、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の第２入力端子には、高電位側の電源電位ＶＤＤが入力される。
従って、ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付けたらハイレベルになり、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付けたらローレベルになる。
ドライバＩＣ４Ａの第１ＡＮＤゲート回路Ａ１は、出力信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
第３の実施形態では、ドライバＩＣ４Ａの設定レジスタ６２の上位ビットは、ホストＣＰＵ１０によって、「０」に設定されている。従って、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の第１入力端子には、高電位側の電源電位ＶＤＤが入力される。
従って、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付けたら、ハイレベルになる。ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ａの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ａの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付けたら、ローレベルになる。ドライバＩＣ４Ａの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ａの駆動信号出力部５３は、駆動信号の出力を停止する。
ドライバＩＣ４Ａは、１個で表示装置１Ｃに備えられる場合も、２個で表示装置１に備えられる場合も、４個で表示装置１Ａ及び１Ｂに備えられる場合も、同じ内部構成を有する。これにより、ドライバＩＣ４Ａは、表示装置に備えられる数毎に品種を異ならせる必要がないので、コストを抑制することができる。
なお、第１の実施形態では、２個のドライバＩＣ４Ａ及び４Ｂが表示装置１に備えられる場合について説明し、第２の実施形態では、４個のドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄが表示装置１Ａ及び１Ｂに備えられる場合について説明し、第３の実施形態では、１個のドライバＩＣ４Ａが表示装置１Ｃに備えられる場合について説明したが、ドライバＩＣの数は、１個、２個又は４個に限定されない。３個又は５個以上のドライバＩＣが表示装置に備えられても良い。
（第４の実施形態）
図１５は、第４の実施形態に係る表示装置のドライバＩＣ間の接続を示す図である。第４の実施形態では、２個のドライバＩＣ４Ｅ及び４Ｆが表示装置に備えられる場合について説明する。
第４の実施形態に係るドライバＩＣ４Ｅ及びドライバＩＣ４Ｆは、第１の実施形態に係るドライバＩＣ４Ａ及び４Ｂに代えて、表示装置１（図１参照）に備えられることができる。
ドライバＩＣ４Ｆは、第１列から第ｉ列まで（ｉは、１≦ｉ＜Ｎの自然数）の（Ｍ×ｉ）個の画素３１の駆動を担当し、ドライバＩＣ４Ｅは、第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１の駆動を担当する。
ドライバＩＣ４Ｅは、ドライバＩＣ４Ｅが担当する第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１で表示される画像と、ドライバＩＣ４Ｆが担当する第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１で表示される画像と、の調整を図るための信号を送受信するための画像調整端子群４Ｅ１を備える。
ドライバＩＣ４Ｆは、ドライバＩＣ４Ｆが担当する第１列から第ｉ列までの（Ｍ×ｉ）個の画素３１で表示される画像と、ドライバＩＣ４Ｅが担当する第（ｉ＋１）列から第Ｎ列までの（Ｍ×（Ｎ−ｉ））個の画素３１で表示される画像と、の調整を図るための信号を送受信するための画像調整端子群４Ｆ１を備える。
ドライバＩＣ４Ｅ及び４Ｆは、画像調整端子群４Ｅ１と画像調整端子群４Ｆ１との間で信号を送受信することにより、画素群３で表示される画像の調整を図ることができる。
画素群３で表示される画像の調整を図るための信号を送受信する期間は、ドライバＩＣ４Ｅ及び４Ｆが駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間である。
従って、同期端子群４Ｅ４及び４Ｆ４は、ドライバＩＣ４Ｅ及び４Ｆが駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間以外の期間は、画素群３で表示される画像の調整を図るための信号以外の信号の送受信に使用できる。
そこで、第４の実施形態では、ドライバＩＣ４Ｅの同期端子群４Ｅ４と、ドライバＩＣ４Ｆの同期端子群４Ｆ４と、の間で駆動連絡信号を送受信することとしている。
これにより、ドライバＩＣ４Ｅ及び４Ｆは、駆動連絡端子群を別途設ける必要をなくすことができる。若しくは、ドライバＩＣ４Ｅ及び４Ｆは、同期端子群４Ｅ４及び４Ｆ４を、駆動連絡信号の送受信に兼用することができる。これにより、ドライバＩＣ４Ｅ及び４Ｆは、コストを低減でき、実装面積を抑制できる。
画像調整端子群４Ｅ１は、ドライバＩＣ４ＥからドライバＩＣ４Ｆへ信号を送信するための出力端子群４Ｅ２と、ドライバＩＣ４ＥからドライバＩＣ４Ｆへ信号を送信し、ドライバＩＣ４Ｆからの信号をドライバＩＣ４Ｅで受信するための入出力端子群４Ｅ３と、ドライバＩＣ４ＥとドライバＩＣ４Ｆとの間で同期を取るための同期端子群４Ｅ４と、を含む。同期端子群４Ｅ４は、同期端子４Ｅ１０から同期端子４Ｅ２１までの１２個の端子を含む。
画像調整端子群４Ｆ１は、ドライバＩＣ４Ｅからの信号をドライバＩＣ４Ｆで受信するための入力端子群４Ｆ２と、ドライバＩＣ４Ｅからの信号をドライバＩＣ４Ｆで受信するための入力端子群４Ｆ３と、ドライバＩＣ４ＥとドライバＩＣ４Ｆとの間で同期を取るための同期端子群４Ｆ４と、を含む。同期端子群４Ｆ４は、同期端子４Ｆ１０から同期端子４Ｆ２１までの１２個の端子を含む。
同期端子４Ｅ１０は、配線９１を介して、同期端子４Ｆ２１に電気的に接続されている。同期端子４Ｅ１１は、配線９２を介して、同期端子４Ｆ２０に電気的に接続されている。同期端子４Ｅ１２は、配線９３を介して、同期端子４Ｆ１９に電気的に接続されている。
同期端子４Ｅ１３は、配線９４を介して、同期端子４Ｆ１８に電気的に接続されている。同期端子４Ｅ１４は、配線９５を介して、同期端子４Ｆ１７に電気的に接続されている。同期端子４Ｅ１５は、配線９６を介して、同期端子４Ｆ１６に電気的に接続されている。
同期端子４Ｅ１６から同期端子４Ｅ２１までは、表示装置が３個以上のドライバＩＣを備える場合に、他のドライバＩＣに電気的に接続される。第４の実施形態では、表示装置は、２個のドライバＩＣ４Ｅ及び４Ｆを備える。従って、同期端子４Ｅ１６から同期端子４Ｅ２１までは、非接続である。
同期端子４Ｆ１０から同期端子４Ｆ１５までは、表示装置が３個以上のドライバＩＣを備える場合に、他のドライバＩＣに電気的に接続される。第４の実施形態では、表示装置は、２個のドライバＩＣ４Ｅ及び４Ｆを備える。従って、同期端子４Ｆ１０から同期端子４Ｆ１５までは、非接続である。
図１６は、第４の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。
ドライバＩＣ４Ｅ及び４Ｆは、同じ内部構成を有する。これにより、ドライバＩＣ４Ｅ及び４Ｆは、ドライバＩＣ４Ｅ及び４Ｆ毎に品種を異ならせる必要がないので、コストを抑制することができる。
ドライバＩＣ４Ｅ及び４Ｆは、ホストインタフェース５１、出力制御部５２及び駆動信号出力部５３に加えて、第１出力インタフェース１０１、第１入力インタフェース１０２、第２出力インタフェース１０３、第２入力インタフェース１０４及び画像調整部１０５を含む。
ドライバＩＣ４Ｅ及び４Ｆの画像調整部１０５は、画素群３で表示される画像の調整を図るための回路である。画像調整部１０５は、入力信号に応じて出力信号を調整する調整値を算出及び記憶する。ドライバＩＣ４Ｅの画像調整部１０５とドライバＩＣ４Ｆの画像調整部１０５とは、画像調整端子群４Ｅ１と画像調整端子群４Ｆ１との間で、算出及び記憶した調整値を互いに送受信することで、画素群３で表示される画像の調整を図ることができる。
ドライバＩＣ４Ｅ及び４Ｆの第１出力インタフェース１０１及び第２出力インタフェース１０３は、信号を他のドライバＩＣに出力する回路である。ドライバＩＣ４Ｅ及び４Ｆの第１入力インタフェース１０２及び第２入力インタフェース１０４は、信号が他のドライバＩＣから入力される回路である。
ドライバＩＣ４Ｅ及び４Ｆの第１出力インタフェース１０１、第１入力インタフェース１０２、第２出力インタフェース１０３及び第２入力インタフェース１０４は、シリアルペリフェラルインタフェース（Serial Peripheral Interface、ＳＰＩ）が例示される。
ドライバＩＣ４Ｅの第１出力インタフェース１０１は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間は、画素群３で表示される画像の調整を図るための信号をドライバＩＣ４Ｆに出力する。ドライバＩＣ４Ｅの第１出力インタフェース１０１は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間以外の期間は、第１ＡＮＤゲート回路Ａ１から出力される駆動連絡信号Ｓｉｇ１をドライバＩＣ４Ｆに出力する。
ドライバＩＣ４Ｆの第２入力インタフェース１０４は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間は、画素群３で表示される画像の調整を図るための信号がドライバＩＣ４Ｅから入力される。ドライバＩＣ４Ｆの第２入力インタフェース１０４は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間以外の期間は、駆動連絡信号Ｓｉｇ１がドライバＩＣ４Ｅから入力される。
ドライバＩＣ４Ｅの第２出力インタフェース１０３は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間は、画素群３で表示される画像の調整を図るための信号をドライバＩＣ４Ｅに出力する。ドライバＩＣ４Ｅの第２出力インタフェース１０３は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間以外の期間は、第２ＡＮＤゲート回路Ａ２から出力される駆動連絡信号Ｓｉｇ２をドライバＩＣ４Ｅに出力する。
ドライバＩＣ４Ｆの第１入力インタフェース１０２は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間は、画素群３で表示される画像の調整を図るための信号がドライバＩＣ４Ｅから入力される。ドライバＩＣ４Ｅの第１入力インタフェース１０２は、駆動信号出力部５３が駆動信号の出力を開始してから駆動信号の出力を停止するまでの期間以外の期間は、駆動連絡信号Ｓｉｇ２がドライバＩＣ４Ｆから入力される。
ドライバＩＣ４Ｅの設定レジスタ６２は、ホストＣＰＵ１０によって、第１の実施形態に係るドライバＩＣ４Ａと同様に「１０」が設定されている。
ドライバＩＣ４Ｆの設定レジスタ６２は、ホストＣＰＵ１０によって、第１の実施形態に係るドライバＩＣ４Ｂと同様に「０１」が設定されている。
ドライバＩＣ４Ａ及び４Ｂが駆動信号の出力を開始する際のフローチャートは、第１の実施形態の図５に示すフローチャートと同様であるので、図示及び説明を省略する。
図１７は、第４の実施形態に係る表示装置のドライバＩＣの動作タイミングを示すタイミング図である。図１７に示すタイミング図は、ドライバＩＣ４Ｅ及び４Ｆが駆動信号の出力を開始する際の動作タイミングを示している。
ホストＣＰＵ１０は、タイミングｔ０において、駆動開始コマンドをドライバＩＣ４Ｅ及び４Ｆに出力する。
ドライバＩＣ４Ｅ及び４Ｆの第１ＡＮＤゲート回路Ａ１は、タイミングｔ１において、ハイレベルの信号を出力する（図５のステップＳ１０２及びステップＳ２０２参照）。
ドライバＩＣ４Ｅ及び４Ｆの第２ＡＮＤゲート回路Ａ２は、タイミングｔ２において、ハイレベルの信号を出力する（図５のステップＳ１０４及びステップＳ２０４参照）。
ドライバＩＣ４Ｅ及び４Ｆの駆動信号出力部５３は、タイミングｔ３において、駆動信号の出力を開始する（図５のステップＳ１０６及びステップＳ２０６参照）。
その後のタイミングｔ４において、画素群３が画像の表示を開始する。
タイミングｔ０からタイミングｔ２までの期間Ｔ１が、駆動連絡信号Ｓｉｇ１及びＳｉｇ２が送受信される期間になる。
タイミングｔ２以降の期間Ｔ２が、画素群３で表示される画像の調整を図るための信号が送受信される期間になる。
ドライバＩＣ４Ｅ及び４Ｆが駆動信号の出力を停止する際のフローチャートは、第１の実施形態の図６又は図７に示すフローチャートと同様であるので、図示及び説明を省略する。
図１８は、第４の実施形態に係る表示装置のドライバＩＣの動作タイミングを示すタイミング図である。図１８に示すタイミング図は、ドライバＩＣ４Ｅ及び４Ｆが駆動信号の出力を停止する際の動作タイミングを示している。
ホストＣＰＵ１０は、タイミングｔ１０において、駆動停止コマンドをドライバＩＣ４Ｅに出力する。
ドライバＩＣ４Ｅ及び４Ｆの第１ＡＮＤゲート回路Ａ１は、タイミングｔ１１において、ローレベルの信号を出力する（図６のステップＳ３０２及びステップＳ４００参照）。
ドライバＩＣ４Ｅ及び４Ｆの第２ＡＮＤゲート回路Ａ２は、タイミングｔ１２において、ローレベルの信号を出力する（図６のステップＳ３０４及びステップＳ４０２参照）。
ドライバＩＣ４Ｅ及び４Ｆの駆動信号出力部５３は、タイミングｔ１３において、駆動信号の出力を停止する（図６のステップＳ３０６及びステップＳ４０４参照）。
その後のタイミングｔ１４において、画素群３が画像の表示を停止する。
タイミングｔ１０までの期間Ｔ２が、画素群３で表示される画像の調整を図るための信号が送受信される期間になる。
タイミングｔ１０からタイミングｔ１２までの期間Ｔ１が、駆動連絡信号Ｓｉｇ１及びＳｉｇ２が送受信される期間になる。
以上説明したように、ドライバＩＣ４Ｅ及び４Ｆは、画素群３で表示される画像の調整を図るための信号を送受信するための画像調整端子群４Ｅ１及び４Ｆ１を、駆動連絡信号Ｓｉｇ１及びＳｉｇ２の送受信に使用することができる。つまり、画像調整端子群４Ｅ１及び４Ｆ１は、画素群３で表示される画像の調整を図るための信号の送受信と、駆動連絡信号Ｓｉｇ１及びＳｉｇ２の送受信と、に兼用することができる。
これにより、ドライバＩＣ４Ｅ及び４Ｆは、画像調整端子群４Ｅ１及び４Ｆ１とは別に、駆動連絡端子群を備える必要をなくすことができ、端子数を抑制することができる。
これにより、ドライバＩＣ４Ｅ及び４Ｆは、コストを低減し、実装面積を抑制することができる。
また、ドライバＩＣ４Ｅ及び４Ｆは、同じ内部構成を有する。これにより、ドライバＩＣ４Ｅ及び４Ｆは、ドライバＩＣ４Ｅ及び４Ｆ毎に品種を異ならせる必要がないので、コストを抑制することができる。
（第５の実施形態）
第４の実施形態では、２個のドライバＩＣ４Ｅ及び４Ｆが表示装置１に備えられる場合について説明したが、ドライバＩＣの数は２個に限定されない。第５の実施形態では、ドライバＩＣの数が４個の場合について説明する。
図１９は、第５の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。
第５の実施形態に係るドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、第２の実施形態に係るドライバＩＣ４Ａ，４Ｂ，４Ｃ及び４Ｄに代えて、表示装置１Ａ又は１Ｂ（図８又は図９参照）に備えられることができる。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、同じ内部構成を有する。これにより、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈ毎に品種を異ならせる必要がないので、コストを抑制することができる。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、電気的に接続されている。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈの各々は、画素３１の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他のドライバＩＣとの間で入出力し、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈの全てが駆動開始信号を受付けたことを連絡する駆動連絡信号が入力されたら、駆動信号の出力を開始する。
ドライバＩＣ４Ｅの設定レジスタ６２は、ホストＣＰＵ１０によって、第２の実施形態に係るドライバＩＣ４Ａと同様に「１０」が設定されている。
ドライバＩＣ４Ｆの設定レジスタ６２は、ホストＣＰＵ１０によって、第２の実施形態に係るドライバＩＣ４Ｂと同様に「１１」が設定されている。
ドライバＩＣ４Ｇの設定レジスタ６２は、ホストＣＰＵ１０によって、第２の実施形態に係るドライバＩＣ４Ｃと同様に「１１」が設定されている。
ドライバＩＣ４Ｈの設定レジスタ６２は、ホストＣＰＵ１０によって、第２の実施形態に係るドライバＩＣ４Ｄと同様に「０１」が設定されている。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈが駆動信号の出力を開始する際のフローチャートは、第２の実施形態の図１１に示すフローチャートと同様である。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈが駆動信号の出力を開始する際の動作タイミングは、第４の実施形態の図１７に示すタイミング図と同様である。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈが駆動信号の出力を停止する際のフローチャートは、第２の実施形態の図１２に示すフローチャートと同様である。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈが駆動信号の出力を停止する際の動作タイミングは、第４の実施形態の図１８に示すタイミング図と同様である。
ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、画素群３で表示される画像の調整を図るための信号を送受信するための画像調整端子群を、駆動連絡信号Ｓｉｇ１１から駆動連絡信号Ｓｉｇ１６までの送受信に使用することができる。つまり、画像調整端子群は、画素群３で表示される画像の調整を図るための信号の送受信と、駆動連絡信号Ｓｉｇ１１から駆動連絡信号Ｓｉｇ１６までの送受信と、に兼用することができる。
これにより、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、画像調整端子群とは別に、駆動連絡端子群を備える必要をなくすことができ、端子数を抑制することができる。
これにより、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、コストを低減し、実装面積を抑制することができる。
また、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、同じ内部構成を有する。これにより、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈは、ドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈ毎に品種を異ならせる必要がないので、コストを抑制することができる。
（第６の実施形態）
第４の実施形態では、２個のドライバＩＣ４Ｅ及び４Ｆが表示装置に備えられる場合について説明し、第５の実施形態では、４個のドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈが表示装置に備えられる場合について説明したが、ドライバＩＣの数は２個又は４個に限定されない。第６の実施形態では、ドライバＩＣの数が１個の場合について説明する。
図２０は、第６の実施形態に係る表示装置のドライバＩＣの内部構成を示す図である。
第６の実施形態に係るドライバＩＣ４Ｅは、第３の実施形態に係るドライバＩＣ４Ａに代えて、表示装置１Ｃ（図１３参照）に備えられることができる。
ドライバＩＣ４Ｅの設定レジスタ６２は、ホストＣＰＵ１０によって、第３の実施形態に係るドライバＩＣ４Ａと同様に「００」が設定されている。
従って、ドライバＩＣ４Ｅの第１ＡＮＤゲート回路Ａ１の出力信号は、ドライバＩＣ４Ｅの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付けたらハイレベルになり、ドライバＩＣ４Ｅの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付けたらローレベルになる。
ドライバＩＣ４Ｅの第１ＡＮＤゲート回路Ａ１は、出力信号を第２ＡＮＤゲート回路Ａ２の第３入力端子に出力する。
従って、ドライバＩＣ４Ｅの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｅの入力受付部６１がホストＣＰＵ１０から駆動開始信号を受付けたら、ハイレベルになる。ドライバＩＣ４Ｅの第２ＡＮＤゲート回路Ａ２は、ハイレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｅの駆動信号出力部５３は、駆動信号の出力を開始する。
また、ドライバＩＣ４Ｅの第２ＡＮＤゲート回路Ａ２の出力信号は、ドライバＩＣ４Ｅの入力受付部６１がホストＣＰＵ１０から駆動停止信号を受付けたら、ローレベルになる。ドライバＩＣ４Ｅの第２ＡＮＤゲート回路Ａ２は、ローレベルの出力信号を駆動信号出力部５３に出力する。これにより、ドライバＩＣ４Ｅの駆動信号出力部５３は、駆動信号の出力を停止する。
ドライバＩＣ４Ｅは、１個で表示装置１Ｃに備えられる場合も、２個で表示装置１に備えられる場合も、４個で表示装置１Ａ及び１Ｂに備えられる場合も、同じ内部構成を有する。これにより、ドライバＩＣ４Ｅは、表示装置に備えられる数毎に品種を異ならせる必要がないので、コストを抑制することができる。
なお、第４の実施形態では、２個のドライバＩＣ４Ｅ及び４Ｆが表示装置１に備えられる場合について説明し、第５の実施形態では、４個のドライバＩＣ４Ｅ，４Ｆ，４Ｇ及び４Ｈが表示装置１Ａ及び１Ｂに備えられる場合について説明し、第６の実施形態では、１個のドライバＩＣ４Ｅが表示装置１Ｃに備えられる場合について説明したが、ドライバＩＣの数は、１個、２個又は４個に限定されない。３個又は５個以上のドライバＩＣが表示装置に備えられても良い。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１，１Ａ，１Ｂ，１Ｃ 表示装置
２ 基板
３ 画素群
４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ，４Ｇ，４Ｈ ドライバＩＣ
４Ａ１，４Ｂ１ 画像調整端子群
４Ａ４，４Ｂ４，４Ｅ４，４Ｆ４ 同期端子群
４Ａ５，４Ｂ５ 駆動連絡端子群
５Ａ，５Ｂ 走査線駆動回路
６，６Ａ，６Ｂ 信号線駆動回路
１０ ホストＣＰＵ
３１ 画素
３１Ｒ，３１Ｇ，３１Ｂ，３１Ｗ 副画素
５１ ホストインタフェース
５２ 出力制御部
５３ 駆動信号出力部
６１ 入力受付部
６２ 設定レジスタ
６３ ステータスレジスタ
Ａ１ 第１ＡＮＤゲート回路
Ａ２ 第２ＡＮＤゲート回路
ＦＰＣ フレキシブルプリント基板
ＳＷ１，ＳＷ２ スイッチ回路

Claims (19)

  1. 基板上に形成された複数の画素と、
    前記複数の画素の駆動を担当し、自身が担当する前記画素を駆動するための駆動信号をそれぞれ出力する複数の半導体装置と、
    前記複数の半導体装置を接続する配線と、
    を備え、
    前記複数の半導体装置の各々は、
    前記駆動信号を出力する駆動信号出力部と、
    前記駆動信号出力部を制御する出力制御部と、
    を含み、
    前記出力制御部は、
    前記画素の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他の前記半導体装置との間で前記配線を介して入出力し、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を開始する、表示装置。
  2. 前記複数の半導体装置の各々は、
    前記駆動開始信号の入力を受け付ける外部入力インタフェースを有し、
    前記複数の半導体装置は、前記外部入力インタフェースを介して、個別に前記駆動開始信号を受け付け、
    前記出力制御部は、それぞれ個別のタイミングで制御信号を出力する
    請求項１に記載の表示装置。
  3. 前記表示装置は、複数の半導体装置をつなぐ第１配線と、
    前記駆動開始信号の入力を受け付ける外部入力インタフェースと、
    を有し、
    前記出力制御部は、
    前記第１配線を介して接続された半導体装置から前記駆動連絡信号を受け取り、
    前記第１配線を介して受け取った前記駆動連絡信号と前記外部入力インタフェースを介して受け取った前記駆動開始信号に基づき、前記第１配線を介して接続された半導体装置と前記出力制御部が配置された半導体装置に前記駆動連絡信号が入力されたかを判定する第１判定回路を有する
    請求項１に記載の表示装置。
  4. 前記表示装置は、複数の半導体装置をつなぐ前記第１配線とは異なる第２配線
    を有し、
    前記出力制御部は、
    前記第２配線を介して接続された半導体装置から前記駆動連絡信号を受け取り、
    前記第１判定回路の判定結果と、前記第２配線を介して受け取った前記駆動連絡信号に基づき、前記第２配線を介して接続された半導体装置と前記出力制御部が配置された半導体装置に前記駆動連絡信号が入力されたかを判定する第２判定回路を有し、
    前記駆動信号出力部は、前記第２判定回路の判定結果に基づいて、前記駆動信号の出力を開始する
    請求項３に記載の表示装置。
  5. 前記複数の半導体装置は、互いに接続されており、
    前記出力制御部は、
    互いに接続された前記複数の半導体装置の一方の端部である場合には、前記駆動開始信号を自身が受付けたら、前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号を、自身に接続された半導体装置に出力し、
    互いに接続された前記複数の半導体装置の端部でない場合には、前記駆動連絡信号が自身に接続された１つの前記半導体装置から入力され且つ自身が前記駆動開始信号を受付けたら、前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号を自身に接続された他の１つの前記半導体装置に出力し、
    互いに接続された前記複数の半導体装置の他方の端部である場合には、前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された前記半導体装置から入力され且つ自身が前記駆動開始信号を受付けたら、前記駆動信号の出力を開始するとともに、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号を自身に接続された半導体装置に出力し、
    互いに接続された前記複数の半導体装置の端部でない場合には、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された１つの前記半導体装置から入力されたら、前記駆動信号の出力を開始するとともに、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動開始信号を自身に接続された他の１つの前記半導体装置に出力し、
    互いに接続された前記複数の半導体装置の一方の端部である場合には、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された前記半導体装置から入力されたら、前記駆動信号の出力を開始する、請求項１に記載の表示装置。
  6. 前記出力制御部は、
    前記画素の駆動を停止するための駆動停止信号を受付けたことを連絡する前記駆動連絡信号を他の前記半導体装置との間で入出力し、前記複数の半導体装置の何れかが前記駆動停止信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を停止する、請求項１に記載の表示装置。
  7. 前記出力制御部は、
    前記画素の駆動を停止するための駆動停止信号を自身が受付けたら、前記駆動信号の出力を停止するとともに、前記駆動停止信号を受付けたことを連絡する前記駆動連絡信号を、自身に接続された前記半導体装置に出力し、
    前記駆動停止信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された１つの前記半導体装置から入力されたら、前記駆動信号の出力を停止するとともに、自身に接続された他の１つの前記半導体装置に出力する、請求項６に記載の表示装置。
  8. 前記複数の半導体装置の各々は、
    前記駆動連絡信号を他の前記半導体装置との間で入出力する複数の端子を備える、請求項６に記載の表示装置。
  9. 前記複数の半導体装置の各々は、
    前記駆動連絡信号を他の前記半導体装置との間で入出力するとともに、前記複数の画素で表示される画像を調整するための信号を他の前記半導体装置との間で入出力する複数の端子を備える、請求項６に記載の表示装置。
  10. ２個の前記半導体装置を備え、
    前記出力制御部は、
    自身が受付けた前記駆動開始信号と、他の前記半導体装置が受付けた前記駆動開始信号と、の論理積演算を行い、論理積演算結果を前記駆動信号出力部に出力する論理積演算回路を含む、請求項８又は９に記載の表示装置。
  11. ２個より多くの前記半導体装置を備え、
    前記出力制御部は、
    自身が受付けた前記駆動開始信号が入力される第１入力端子と、自身に接続された１つの前記半導体装置から入力される前記駆動連絡信号が入力される第２入力端子と、を備え、第１入力端子及び第２入力端子に入力される信号の論理積演算を行う第１の論理積演算回路と、
    自身に接続された他の１つの前記半導体装置から入力される前記駆動連絡信号が入力される第１入力端子と、自身が受付けた前記駆動開始信号が入力される第２入力端子と、前記第１の論理積演算回路の出力信号が入力される第３入力端子と、を備え、第１入力端子、第２入力端子及び第３入力端子に入力される信号の論理積演算を行い、論理積演算結果を前記駆動信号出力部に出力する第２の論理積演算回路と、
    を含む、請求項８又は９に記載の表示装置。
  12. 前記出力制御部は、
    自身に接続された１つの前記半導体装置から入力される前記駆動連絡信号及び高電位側の電源電位の内の何れかを前記第１の論理積演算回路の第２入力端子に入力する第１のスイッチ回路と、
    自身に接続された他の１つの前記半導体装置から入力される前記駆動連絡信号及び高電位側の電源電位の内の何れかを前記第２の論理積演算回路の第１入力端子に入力する第２のスイッチ回路と、
    を含む、請求項１１に記載の表示装置。
  13. 前記出力制御部は、
    外部から値を読み出し可能なステータスレジスタを備え、
    前記ステータスレジスタは、
    自身が受付けた前記駆動開始信号又は前記駆動停止信号と、前記第２の論理積演算回路の出力信号と、が設定される、請求項１１に記載の表示装置。
  14. 前記出力制御部は、
    外部から値を書き込み可能な設定レジスタを備え、
    前記第１のスイッチ回路は、
    互いに接続された前記複数の半導体装置の一方の端部である場合には、高電位側の電源電位を前記第１の論理積演算回路の第２入力端子に入力するように、前記設定レジスタによって制御され、
    前記第２のスイッチ回路は、
    互いに接続された前記複数の半導体装置の他方の端部である場合には、高電位側の電源電位を前記第２の論理積演算回路の第１入力端子に入力するように、前記設定レジスタによって制御される、請求項１２に記載の表示装置。
  15. 基板上に形成された複数の画素の駆動を分担し、自身が担当する前記画素を駆動するための駆動信号をそれぞれ出力する、互いに接続された複数の半導体装置の各々が実行する方法であって、
    前記画素の駆動を開始するための駆動開始信号を受付けたことを連絡する駆動連絡信号を他の前記半導体装置との間で入出力し、
    前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を開始する、制御方法。
  16. 互いに接続された前記複数の半導体装置の一方の端部である場合には、前記駆動開始信号を自身が受付けたら、前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号を、自身に接続された半導体装置に出力し、
    互いに接続された前記複数の半導体装置の端部でない場合には、前記駆動連絡信号が自身に接続された１つの前記半導体装置から入力され且つ自身が前記駆動開始信号を受付けたら、前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号を自身に接続された他の１つの前記半導体装置に出力し、
    互いに接続された前記複数の半導体装置の他方の端部である場合には、前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された前記半導体装置から入力され且つ自身が前記駆動開始信号を受付けたら、前記駆動信号の出力を開始するとともに、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号を自身に接続された半導体装置に出力し、
    互いに接続された前記複数の半導体装置の端部でない場合には、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された１つの前記半導体装置から入力されたら、前記駆動信号の出力を開始するとともに、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動開始信号を自身に接続された他の１つの前記半導体装置に出力し、
    互いに接続された前記複数の半導体装置の一方の端部である場合には、前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された前記半導体装置から入力されたら、前記駆動信号の出力を開始する、請求項１５に記載の制御方法。
  17. 前記画素の駆動を停止するための駆動停止信号を受付けたことを連絡する前記駆動連絡信号を他の前記半導体装置との間で入出力し、前記複数の半導体装置の何れかが前記駆動停止信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を停止する、請求項１５に記載の制御方法。
  18. 前記画素の駆動を停止するための駆動停止信号を自身が受付けたら、前記駆動信号の出力を停止するとともに、前記駆動停止信号を受付けたことを連絡する前記駆動連絡信号を、自身に接続された前記半導体装置に出力し、
    前記駆動停止信号を受付けたことを連絡する前記駆動連絡信号が自身に接続された１つの前記半導体装置から入力されたら、前記駆動信号の出力を停止するとともに、自身に接続された前記半導体装置に出力する、請求項１７に記載の制御方法。
  19. 外部からの駆動開始信号に基づいて駆動信号を出力する半導体装置であって、
    前記駆動信号を出力する駆動信号出力部と、
    前記駆動信号出力部を制御する出力制御部と、
    を備え、
    前記出力制御部は、
    前記駆動開始信号を受付けたことを連絡する駆動連絡信号を他の前記半導体装置との間で入出力し、
    前記複数の半導体装置の全てが前記駆動開始信号を受付けたことを連絡する前記駆動連絡信号が入力されたら、前記駆動信号の出力を開始する、半導体装置。
JP2016069292A 2016-03-30 2016-03-30 表示装置、制御方法及び半導体装置 Pending JP2017181805A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016069292A JP2017181805A (ja) 2016-03-30 2016-03-30 表示装置、制御方法及び半導体装置
US15/471,530 US10319332B2 (en) 2016-03-30 2017-03-28 Display apparatus and control method having semiconductor apparatuses

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016069292A JP2017181805A (ja) 2016-03-30 2016-03-30 表示装置、制御方法及び半導体装置

Publications (1)

Publication Number Publication Date
JP2017181805A true JP2017181805A (ja) 2017-10-05

Family

ID=59958883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016069292A Pending JP2017181805A (ja) 2016-03-30 2016-03-30 表示装置、制御方法及び半導体装置

Country Status (2)

Country Link
US (1) US10319332B2 (ja)
JP (1) JP2017181805A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2986558C (en) * 2015-05-21 2018-05-29 Nissan Motor Co., Ltd. Motor control device and motor control method
JP6465848B2 (ja) * 2016-09-21 2019-02-06 キヤノン株式会社 モータ制御装置、シート搬送装置及び画像形成装置
KR102530321B1 (ko) * 2018-12-21 2023-05-09 삼성전자주식회사 반도체 패키지 및 이를 포함하는 전자 기기
US20230225051A1 (en) * 2022-01-11 2023-07-13 Himax Technologies Limited Display system and a pad configuration adaptable thereto

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4408192B2 (ja) 2002-07-26 2010-02-03 シャープ株式会社 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法
KR102297573B1 (ko) * 2014-12-24 2021-09-06 엘지디스플레이 주식회사 컨트롤러, 소스 드라이버 집적회로, 표시장치 및 그 신호전송방법

Also Published As

Publication number Publication date
US10319332B2 (en) 2019-06-11
US20170287434A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
US9570011B2 (en) Source driver IC chip
TWI801494B (zh) 顯示面板
US20150161927A1 (en) Driving apparatus with 1:2 mux for 2-column inversion scheme
US20160246136A1 (en) Display apparatus
US10720093B2 (en) Display device
JP2017181805A (ja) 表示装置、制御方法及び半導体装置
KR20100051253A (ko) 유기전계발광표시장치
JP4544326B2 (ja) 集積回路装置、電気光学装置及び電子機器
US20230154413A1 (en) Display device having a plurality of sub data lines connected to a plurality of subpixels
US11017728B2 (en) Display device
CN115995197A (zh) 显示装置和显示驱动方法
KR101957738B1 (ko) 영상표시장치 및 그 제조방법
US11243444B2 (en) Display device
KR20160078618A (ko) 유기발광표시장치
US11749212B2 (en) Display device and driving method for the same
TWI794955B (zh) 顯示裝置
CN112669746A (zh) 用于驱动显示装置的半导体集成电路
KR102332279B1 (ko) 게이트 구동회로와 그를 포함한 표시장치
JP2004004508A (ja) 表示装置及び駆動方法並びにプロジェクタ装置
JP7467991B2 (ja) 電気光学装置、および電子機器
US11929039B2 (en) Display device
KR20190048460A (ko) 인쇄회로, 표시패널 및 이들을 포함하는 표시장치
US20220293034A1 (en) Display device and method of driving the same
JP2010054903A (ja) 電気光学装置および電子機器
JP2010175972A (ja) 表示装置