JP2017175107A - 撮像装置 - Google Patents

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Abstract

【課題】より高い時間分解能を実現する。
【解決手段】本開示の撮像装置は、第１および第２画素セルを備え、第１画素セルは、電荷を発生する第１光電変換部と、第１光電変換部に電気的に接続される第１端から第２端に向かう第１方向に電荷を転送する第１電荷転送経路と、第１電荷転送経路の第１位置から分岐する第２電荷転送経路と、第２電荷転送経路を経由して転送された電荷を蓄積する第１電荷蓄積部と、を含み、第２画素セルは、電荷を発生する第２光電変換部と、第２光電変換部に電気的に接続される第３端から第４端に向かう第２方向に電荷を転送する第３電荷転送経路と、第３電荷転送経路の第２位置から分岐する第４電荷転送経路と、第４電荷転送経路を経由して転送された電荷を蓄積する第２電荷蓄積部と、を含み、第１方向に沿った第１端から第１位置までの距離は、第２方向に沿った第３端から第２位置までの距離と異なる。
【選択図】図１

Description

本開示は、撮像装置に関する。
蛍光寿命イメージング（Fluorescence-Lifetime Imaging Microscopy（FLIM））、飛行時間法（Time-of-flight method）を利用した距離計測、超高速撮影などにおいて、高速動作が可能な撮像素子の要求がある。例えば蛍光寿命イメージングにおいては、試料に光パルスを照射し、試料から発せられる蛍光を数ナノ秒程度の極めて短い時間間隔で繰り返し検出する。測定における時間分解能を向上させることができれば、観察対象に関する新たな知見が得られると期待されている。
撮像素子を利用した測定における時間分解能は、各画素の動作速度に依存する。例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像素子を利用した検出においては、フォトダイオード中の電荷の排出（フォトダイオードのリセット）、露光による電荷の蓄積、および、フローティングディフュージョンへの電荷の転送を１サイクルとする動作が繰り返し実行される。つまり、測定における時間分解能は、このサイクルに要する時間に依存する。上述のサイクルのうち、特に、画素内からの電荷の排出およびフローティングディフュージョンへの電荷の転送に要する時間は、撮像素子における高速動作に大きく影響する。
下記の非特許文献１は、フォトダイオードと、電荷排出のためのドレインとの間に排出ゲートを設けた構造を提案している。非特許文献１では、このような構造を有する画素をＤＯＭ（draining-only modulation）画素と呼んでいる。ＤＯＭ画素では、排出ゲートがオープンの状態においてフォトダイオード内の電荷が排出される。一方、排出ゲートをクローズの状態とすれば、フォトダイオード内の電荷をフローティングディフュージョンに転送することができる。ＤＯＭ画素では、リセットに要する時間を実質的に０とすることによって、時間分解能の向上が図られている。
時間分解能のさらなる向上が求められている。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
第１画素セルおよび第２画素セルを備え、第１画素セルは、第１電荷を発生する第１光電変換部と、第１光電変換部に電気的に接続される第１端と、第２端とを有し、第１端から第２端に向かう第１方向に第１電荷を転送する第１電荷転送経路と、第１電荷転送経路の第１位置から分岐し、第１電荷のうちの少なくとも一部を転送する第２電荷転送経路と、第２電荷転送経路を経由して転送された電荷を蓄積する第１電荷蓄積部と、を含み、第２画素セルは、第２電荷を発生する第２光電変換部と、第２光電変換部に電気的に接続される第３端と、第４端とを有し、第３端から第４端に向かう第２方向に第２電荷を転送する第３電荷転送経路と、第３電荷転送経路の第２位置から分岐し、第２電荷のうちの少なくとも一部を転送する第４電荷転送経路と、第４電荷転送経路を経由して転送された電荷を蓄積する第２電荷蓄積部と、を含み、第１方向に沿った第１端から第１位置までの距離は、第２方向に沿った第３端から第２位置までの距離と異なる、撮像装置。
包括的または具体的な態様は、素子、デバイス、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の一態様によれば、より高い時間分解能を実現し得る。
図１は、本開示の第１の実施形態による撮像装置の例示的な回路構成の概略を示す図である。 図２は、画素セル１０Ａａの模式的な平面図である。 図３は、図２に示すＡ−Ａ’線断面図である。 図４は、図２に示すＢ−Ｂ’線断面図である。 図５は、フォトダイオード１２に入射する光の強度Ｉの時間的変化の一例を示す図である。 図６は、画素セル１０Ａの平面図と、ある時刻における、電荷転送経路Ｃｈ１内の信号電荷の分布の一例と、半導体基板２内における電位の一例とをあわせて示す図である。 図７は、画素セル１０Ａａの平面図と、ある時刻における、電荷転送経路Ｃｈ１内の信号電荷の分布の一例とをあわせて示す図である。 図８は、画素セル１０Ａｂの平面図と、ある時刻における、電荷転送経路Ｃｈ１内の信号電荷の分布の一例とをあわせて示す図である。 図９は、画素構造の変形例を示す平面図である。 図１０は、画素構造の他の変形例を示す平面図である。 図１１は、画素構造のさらに他の変形例を示す平面図である。 図１２は、画素セルの配置の一例を示す平面図である。 図１３は、図１２に示す画素アレイＰＡから画素ブロックＰｂｋのうちの１つを取り出して示す平面図である。 図１４は、各画素ブロックＰｂｋごとに配置されたマイクロレンズＬｚを有する画素アレイＰＡの例を示す平面図である。 図１５は、画素セルの配置の他の一例を示す平面図である。 図１６は、本開示の第２の実施形態による撮像装置における画素アレイＰＡを示す概略的な平面図である。 図１７は、図１６に示す画素セル２０Ａａを拡大して示す平面図である。 図１８は、画素セル２０Ａａの平面図と、ある時刻における、電荷転送経路Ｃｈ１内の信号電荷の分布の一例とをあわせて示す図である。 図１９は、第２の実施形態による撮像装置の第１変形例を模式的に示す平面図である。 図２０は、図１９に示す画素セル２０Ｂａを拡大して示す平面図である。 図２１は、画素セル２０Ｂにおける信号検出動作の一例を説明するための平面図である。 図２２は、画素セル２０Ｂにおける信号検出動作の一例を説明するための平面図である。 図２３は、画素セル２０Ｂにおける信号検出動作の一例を説明するための平面図である。 図２４は、第２の実施形態による撮像装置の第２変形例を模式的に示す平面図である。 図２５は、第２の実施形態による撮像装置の第３変形例を模式的に示す平面図である。
上述のＤＯＭ画素では、排出ゲートをクローズとするごとに、フォトダイオードによって生成された電荷をフローティングディフュージョンまで移動させる必要がある。そのため、ＤＯＭ画素を適用した撮像素子における時間分解能は、排出ゲートの応答速度およびフォトダイオードからフローティングディフュージョンへの電荷の転送速度に依存する。フォトダイオードからフローティングディフュージョンへの電荷の転送速度は、シリコン（Ｓｉ）基板中の移動度によって制限を受ける。したがって、リセットごとに電荷をフローティングディフュージョンに転送して、フローティングディフュージョンに蓄積された電荷を読み出す従来の方式によっては、時間分解能のさらなる向上は困難である。
本開示の一態様の概要は以下のとおりである。
［項目１］
第１画素セルおよび第２画素セルを備え、
第１画素セルは、
第１電荷を発生する第１光電変換部と、
第１光電変換部に電気的に接続される第１端と、第２端とを有し、第１端から第２端に向かう第１方向に第１電荷を転送する第１電荷転送経路と、
第１電荷転送経路の第１位置から分岐し、第１電荷のうちの少なくとも一部を転送する第２電荷転送経路と、
第２電荷転送経路を経由して転送された電荷を蓄積する第１電荷蓄積部と、を含み、
第２画素セルは、
第２電荷を発生する第２光電変換部と、
第２光電変換部に電気的に接続される第３端と、第４端とを有し、第３端から第４端に向かう第２方向に第２電荷を転送する第３電荷転送経路と、
第３電荷転送経路の第２位置から分岐し、第２電荷のうちの少なくとも一部を転送する第４電荷転送経路と、
第４電荷転送経路を経由して転送された電荷を蓄積する第２電荷蓄積部と、を含み、
第１方向に沿った第１端から第１位置までの距離は、第２方向に沿った第３端から第２位置までの距離と異なる、撮像装置。
［項目２］
第１画素セルは、第２電荷転送経路における電荷の転送および遮断を切り替える第１ゲートを含み、
第２画素セルは、第４電荷転送経路における電荷の転送および遮断を切り替える第２ゲートを含む、項目１に記載の撮像装置。
［項目３］
第１ゲートが遮断から転送に切り替わるタイミングと、第２ゲートが遮断から転送に切り替わるタイミングとは、同じである、項目２に記載の撮像装置。
［項目４］
第１ゲートは、第２電荷転送経路上に位置する第１ゲート電極を含み、
第２ゲートは、第４電荷転送経路上に位置する第２ゲート電極を含み、
第１ゲート電極と第２ゲート電極とは電気的に接続されている、項目２に記載の撮像装置。
［項目５］
第１画素セルは、第１光電変換部から第１電荷転送経路への電荷の転送および遮断を切り替える第３ゲートを含み、
第２画素セルは、第２光電変換部から第３電荷転送経路への電荷の転送および遮断を切り替える第４ゲートを含む、項目１から４のいずれか１項に記載の撮像装置。
［項目６］
第１画素セルは、第１電荷転送経路の第２端に電気的に接続される第１ドレインを含み、
第２画素セルは、第３電荷転送経路の第４端に電気的に接続される第２ドレインを含む、項目１から５のいずれか１項に記載の撮像装置。
［項目７］
第１画素セルは、
第１電荷転送経路の第３位置に電気的に接続される第３ドレインと、
第３位置から第３ドレインへの電荷の転送および遮断を切り替える第５ゲートと、を含み
第２画素セルは、
第２電荷転送経路の第４位置に電気的に接続される第４ドレインと、
第４位置から第４ドレインへの電荷の転送および遮断を切り替える第６ゲートと、を含み、
第１方向に沿った第１端から第３位置までの距離は、第２方向に沿った第３端から第４位置までの距離と同じであり、
第１方向に沿った第１端から第３位置までの距離は、第１方向に沿った第１端から第１位置までの距離よりも小さく、
第２方向に沿った第３端から第４位置までの距離は、第２方向に沿った第３端から第２位置までの距離よりも小さい、項目１から６のいずれか１項に記載の撮像装置。
［項目８］
第１画素セルは、第１電荷転送経路の第２端に電気的に接続され、第１電荷転送経路を経由して転送された電荷を蓄積する第３電荷蓄積部を含み、
第２画素セルは、第３電荷転送経路の第４端に電気的に接続され、第３電荷転送経路を経由して転送された電荷を蓄積する第４電荷蓄積部を含む、項目１から７のいずれか１項に記載の撮像装置。
［項目９］
第１画素セルは、
第１電荷転送経路の第３位置から分岐し、第１電荷のうちの少なくとも一部を転送する第５電荷転送経路と、
第５電荷転送経路における電荷の転送および遮断を切り替える第３ゲートと、
第５電荷転送経路を経由して転送された電荷を蓄積する第３電荷蓄積部と、
第１電荷転送経路の第４位置から分岐し、第１電荷のうちの少なくとも一部を転送する第６電荷転送経路と、
第６電荷転送経路における電荷の転送および遮断を切り替える第４ゲートと、
第６電荷転送経路を経由して転送された電荷を蓄積する第４電荷蓄積部と、を含み、
第１方向に沿った第１端から第３位置までの距離は、第１方向に沿った第１端から第４位置までの距離と異なる、項目１に記載の撮像装置。
［項目１０］
平面視において、第１電荷転送経路は、第３電荷蓄積部および第４電荷蓄積部と、第１電荷蓄積部と、の間に位置する、項目９に記載の撮像装置。
［項目１１］
第１画素セルは、
第１光電変換部から第１電荷転送経路への第１電荷の転送および遮断を切り替える第５ゲートと、
第１電荷転送経路の第２端に電気的に接続される第１ドレインと、
第１電荷転送経路と第１ドレインとの間に位置し、第１電荷転送経路から第１ドレインへの電荷の転送および遮断を切り替える第６ゲートと、
を含む、項目９または１０に記載の撮像装置。
［項目１２］
第１画素セルは、
第１電荷蓄積部に電気的に接続される第５電荷蓄積部と、
第１電荷蓄積部に蓄積された電荷の第５電荷蓄積部への転送および遮断を切り替える第７ゲートと、
第５電荷蓄積部に電気的に接続される読み出し回路と、
を含む、項目９から１１のいずれか１項に記載の撮像装置。
［項目１３］
第１画素セルは、
第１電荷蓄積部に電気的に接続される容量素子と、
第１電荷蓄積部に電気的に接続される読み出し回路と、
を含む、項目９から１１のいずれか１項に記載の撮像装置。
［項目１４］
第１画素セルを含む複数の第１画素セルと、第２画素セルを含む複数の第２画素セルとを備え、
複数の第１画素セルおよび複数の第２画素セルは、行方向および列方向に２次元に配置され、
複数の第１画素セルは、行方向および列方向のうちの一方の方向に沿って配置され、
複数の第２画素セルは、行方向および列方向のうちの一方の方向に沿って配置されている、項目１から１３のいずれか１項に記載の撮像装置。
［項目１５］
第１電荷転送経路は、第１端および第２端の間にゲートを有しておらず、
第２電荷転送経路は、第３端および第４端の間にゲートを有しない、項目１から１４のいずれか１項に記載の撮像装置。
［項目１６］
第１画素セルおよび第２画素セルを備え、
第１画素セルは、
第１光電変換部と、
第１光電変換部で発生した電荷を転送する第１電荷転送経路と、
第１電荷転送経路の途中から分岐する第２電荷転送経路と、
第１光電変換部で発生した電荷のうち、第２電荷転送経路を経由して転送された電荷を蓄積する第１電荷蓄積部と、を含み、
第２画素セルは、
第２光電変換部と、
第２光電変換部で発生した電荷を転送する第３電荷転送経路と、
第３電荷転送経路の途中から分岐する第４電荷転送経路と、
第２光電変換部で発生した電荷のうち、第４電荷転送経路を経由して転送された電荷を蓄積する第２電荷蓄積部と、を含み、
第１光電変換部から第１電荷転送経路および第２電荷転送経路の分岐点までの、第１電荷転送経路に沿った距離と、第２光電変換部から第３電荷転送経路および第４電荷転送経路の分岐点までの、第３電荷転送経路に沿った距離とが異なる、
撮像装置。
項目１６の構成によれば、第１画素セルおよび第２画素セルの間で、異なる時刻を起点とする時間窓での検出を一括して実行し得る。
［項目１７］
第１画素セルは、第２電荷転送経路を経由した電荷の転送および遮断を切り替える第１ゲートを含み、
第２画素セルは、第４電荷転送経路を経由した電荷の転送および遮断を切り替える第２ゲートを含む、項目１６に記載の撮像装置。
項目１７の構成によれば、第１電荷転送経路を移動中の信号電荷の一部を抜き出して第１電荷蓄積部に蓄積し、第３電荷転送経路を移動中の信号電荷の一部を抜き出して第２電荷蓄積部に蓄積し得る。
［項目１８］
第２電荷転送経路を経由した第１電荷蓄積部への電荷の転送のタイミングと、
第４電荷転送経路を経由した第２電荷蓄積部への電荷の転送のタイミングとは、同じである、項目１６または１７に記載の撮像装置。
［項目１９］
第１画素セルは、
第１電荷転送経路に関して第１電荷蓄積部とは反対側に第１電荷転送経路に沿って配置された複数の第３電荷蓄積部と、
第１電荷転送経路の途中から分岐する複数の第５電荷転送経路であって、それぞれの終端に複数の第３電荷蓄積部のうちの１つが配置された複数の第５電荷転送経路と、
複数の第５電荷転送経路のうちの少なくとも１つを経由した電荷の転送および遮断を切り替える少なくとも１つの第３ゲートと、を含み、
第２画素セルは、
第３電荷転送経路に関して第２電荷蓄積部とは反対側に第３電荷転送経路に沿って配置された複数の第４電荷蓄積部と、
第３電荷転送経路の途中から分岐する複数の第６電荷転送経路であって、それぞれの終端に複数の第４電荷蓄積部のうちの１つが配置された複数の第６電荷転送経路と、
複数の第６転電荷転送経路のうちの少なくとも１つを経由した電荷の転送および遮断を切り替える少なくとも１つの第４ゲートと、を含む、項目１６から１８のいずれか１項に記載の撮像装置。
項目１９の構成によれば、異なる時刻を起点とする時間窓での検出を一括して実行し得る。
［項目２０］
第１画素セルは、
第１光電変換部からの第１電荷転送経路への電荷の転送および遮断を切り替える第５ゲートを含み、
第２画素セルは、
第２光電変換部からの第３電荷転送経路への電荷の転送および遮断を切り替える第６ゲートを含む、項目１６から１９のいずれか１項に記載の撮像装置。
項目２０の構成によれば、光電変換部からの信号電荷の転送の開始および終了のタイミングを電気的に制御し得る。
［項目２１］
第１画素セルは、第１電荷転送経路の終端に位置する第１ドレインを含み、
第２画素セルは、第３電荷転送経路の終端に位置する第２ドレインを含む、項目１６から２０のいずれか１項に記載の撮像装置。
項目２１の構成によれば、光電変換部によって生成された信号電荷を光電変換部からドレインに向かって移動させ得る。
［項目２２］
第１画素セルは、
第１電荷転送経路の終端に位置し、第１電荷転送経路を経由して転送された電荷を蓄積する第３電荷蓄積部を含み、
第２画素セルは、
第３電荷転送経路の終端に位置し、第３電荷転送経路を経由して転送された電荷を蓄積する第４電荷蓄積部を含む、項目１６から２０のいずれか１項に記載の撮像装置。
項目２２の構成によれば、画素セル内に形成された２つの電荷蓄積部に任意の比率で電荷を分配し得る。
［項目２３］
第１画素セルは、
第１光電変換部からの第１電荷転送経路への電荷の転送および遮断を切り替える第５ゲートと、
第１電荷転送経路の終端に位置する第１ドレインと、
第１電荷転送経路の終端と第１ドレインとの間に配置され、第１電荷転送経路の終端からの第１ドレインへの電荷の転送および遮断を切り替える第６ゲートと、を含み、
第２画素セルは、
第２光電変換部からの第３電荷転送経路への電荷の転送および遮断を切り替える第７ゲートと、
第３電荷転送経路の終端に位置する第２ドレインと、
第３電荷転送経路の終端と第２ドレインとの間に配置され、第３電荷転送経路の終端からの第２ドレインへの電荷の転送および遮断を切り替える第８ゲートと、を含む、項目１９に記載の撮像装置。
項目２３の構成によれば、各画素セルにおいて単一の信号検出回路によって複数の電荷蓄積部のそれぞれから電荷を読み出すことが可能であるので、画素セルの微細化に有利である。
［項目２４］
第１画素セルは、
第５電荷蓄積部と、
第１電荷蓄積部に蓄積された電荷の第５電荷蓄積部への転送および遮断を切り替える第９ゲートと、
第５電荷蓄積部に転送された電荷を読み出す第１読み出し回路と、を含み、
第２画素セルは、
第６電荷蓄積部と、
第２電荷蓄積部に蓄積された電荷の第６電荷蓄積部への転送および遮断を切り替える第１０ゲートと、
第６電荷蓄積部に転送された電荷を読み出す第２読み出し回路と、を含む、項目２３に記載の撮像装置。
項目２４の構成によれば、リセットノイズなどのノイズの影響を抑制し得る。
［項目２５］
各々が２以上の画素セルを含む複数の画素ブロックの配列を有し、
各画素ブロック中の２以上の画素セルのそれぞれは、
光電変換部と、
光電変換部で発生した電荷を転送する第１電荷転送経路と、
第１電荷転送経路の途中から分岐する第２電荷転送経路と、
光電変換部で発生した電荷のうち、第２電荷転送経路を経由して転送された電荷を蓄積する電荷蓄積部と、を含み、
光電変換部から第１電荷転送経路および第２電荷転送経路の分岐点までの、第１電荷転送経路に沿った距離は、２以上の画素セルの間で互いに異なる、撮像装置。
項目２５の構成によれば、単一の露光でありながら、互いに異なる複数の時間窓に対応する複数の画像データを高速に取得可能である。
［項目２６］
複数の画素ブロックは、第１方向に沿って配置されており、
複数の画素ブロックのそれぞれは、第１方向とは異なる第２の方向に沿って配置された２以上の画素セルを含み、
距離は、第１方向に沿って並ぶ画素セルの間で共通である、項目２５に記載の撮像装置。
項目２６の構成によれば、複数の画素セルを含む画素アレイにおける各行をラインセンサとして利用し得る。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な回路構成の概略を示す。図１に例示する撮像装置１００は、複数の画素セルの配列である画素アレイＰＡと、垂直走査回路５０および列回路５２を含む周辺回路とを有する。画素アレイＰＡ中の複数の画素セル１０Ａは、典型的には、半導体基板上に形成される。画素セル１０Ａは、１次元または２次元に配列されることによって撮像領域（感光領域）を形成する。ここでは、画素セル１０Ａａおよび１０Ａｂを含む複数の画素セル１０Ａが２次元に配列された例を示している。図１に例示する構成において、画素セル１０Ａは、複数の行および列を含むマトリクス状に配列されている。言うまでもないが、画素アレイＰＡにおける画素セルの数および配置は、図１に示す例に限定されない。例えば画素セル１０Ａの配列が１次元であれば、撮像装置１００をラインセンサとして利用可能である。
画素セル１０Ａの各々は、光電変換部１２と、光電変換部１２で生成された電荷の少なくとも一部を一時的に蓄積する電荷蓄積部Ｐとを有する。図１に例示する構成では、各画素セル１０Ａは、光電変換部１２で生成された電荷の少なくとも一部を外部に排出するためのドレイン１４も有する。なお、図１は、あくまでも説明のための模式的な図であり、図面中における各部のサイズは、必ずしも現実のサイズを反映しない。他の図面についても同様に、図面中に示される要素のサイズと、その要素の現実のサイズとが一致しないことがある。
後に詳しく説明するように、画素セル１０Ａの各々は、さらに、光電変換部１２で生成された電荷を転送する第１の電荷転送経路と、第１の電荷転送経路の途中から分岐する第２の電荷転送経路とを有する。この例では、第１の電荷転送経路が、光電変換部１２およびドレイン１４を結ぶ電荷転送経路として形成される。すなわち、光電変換部１２は、第１の電荷転送経路の一端に位置し、ドレイン１４は、第１の電荷転送経路の他端に位置する。あるいは、光電変換部１２は、第１の電荷転送経路の一端に接続され、ドレイン１４は、第１の電荷転送経路の他端に接続すると言ってもよい。ここでは、画素セル１０Ａの各々は、制御電極Ｔｃを有しており、制御電極Ｔｃが第１の電荷転送経路上に配置されている。第２の電荷転送経路は、第１の電荷転送経路と電荷蓄積部Ｐとを結ぶ電荷転送経路として形成される。換言すれば、電荷蓄積部Ｐは、第２の電荷転送経路の終端に位置する。制御電極Ｔｃと電荷蓄積部Ｐとの間には、転送ゲート電極Ｔｘが配置される。
本開示の各実施形態において、画素アレイＰＡは、光電変換部１２およびドレイン１４を結ぶ方向に沿った、光電変換部１２から第１の電荷転送経路および第２の電荷転送経路の分岐点までの距離が互いに異なる２以上の画素セルを含む。典型的には、これらの画素セルの間において、光電変換部１２およびドレイン１４を結ぶ方向に沿った、光電変換部１２および電荷蓄積部Ｐの間の距離は、互いに異なる。例えば図１に示す構成において、光電変換部１２およびドレイン１４を結ぶ方向に沿った、光電変換部１２および電荷蓄積部Ｐの間の距離は、画素セル１０Ａａおよび画素セル１０Ａｂの間で互いに異なっている。したがって、画素セル１０Ａａおよび画素セル１０Ａｂの間で、光電変換部１２から電荷蓄積部Ｐまでの電荷の転送距離は、互いに異なる。後述するように、光電変換部１２から電荷蓄積部Ｐまでの電荷の転送距離が互いに異なる２以上の画素セル（ここでは画素セル１０Ａａおよび１０Ａｂ）を画素アレイＰＡ中に配置することにより、これらの画素セルの間で、異なる時刻を起点とする時間窓での検出を一括して実行することが可能である。
画素アレイＰＡ中の各画素セル１０Ａの駆動は、例えば撮像領域の外側に配置された列走査回路または行走査回路によって制御される。図１に例示する構成では、複数の画素セル１０Ａの行ごとに設けられたゲート制御線２６が垂直走査回路５０に接続されている。各ゲート制御線２６は、対応する行の画素セル１０Ａ中の転送ゲート電極Ｔｘとの接続を有する。したがって、垂直走査回路５０は、ゲート制御線２６に印加する電圧の制御により、画素アレイＰＡ中の画素セル１０Ａの駆動を行単位で制御することができる。このような構成において、垂直走査回路５０を行走査回路と呼ぶことができる。言うまでもないが、垂直走査回路５０に代えて、画素アレイＰＡにおける行方向に沿って列走査回路を配置し、複数の画素セル１０Ａの列ごとに配置した制御線を介して列走査回路により複数の画素セル１０Ａの駆動を制御してももちろん構わない。なお、本明細書において、行方向は行の延びる方向を意味し、列方向は列の延びる方向を意味する。例えば、図１中、行方向は、紙面における左右方向であり、列方向は、紙面における上下方向である。
他方、列回路５２は、複数の画素セル１０Ａの列ごとに設けられた垂直信号線３６との接続を有する。画素アレイＰＡ中のある列に属する画素セル１０Ａの出力は、複数の垂直信号線３６のうち、その列に対応する１つを介して列回路５２に読み出される。列回路５２は、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）および負荷回路の組を有し得る。カラム信号処理回路および負荷回路は、複数の垂直信号線３６のそれぞれに対応して列ごとに設けられる。負荷回路は、ソースフォロアの一部を形成し、カラム信号処理回路は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。複数のカラム信号処理回路からの信号は、水平共通信号線５９に順次読み出される。
（画素セル１０Ａの構成の典型例）
図２〜図４は、画素セル１０Ａにおける画素構造の一例を模式的に示す。ここでは、画素セル１０Ａのうち、代表として画素セル１０Ａａにおける画素構造の一例を示す。図２は、撮像面の法線方向から見たときの、画素セル１０Ａａを構成する各部の配置を模式的に示している。図３は、図２に示すＡ−Ａ’線断面を模式的に示している。図４は、図２に示すＢ−Ｂ’線断面を模式的に示している。図２〜図４では、参考のために、互いに直交するＸ方向、Ｙ方向およびＺ方向を示す矢印を図示している。ここでは、Ｚ方向は、撮像面の法線方向に一致している。他の図面においても、Ｘ方向、Ｙ方向またはＺ方向を示す矢印を図示することがある。なお、図面が煩雑となることを避けるため、以下ではゲート制御線２６などの配線の図示を省略することがある。
図２に示すように、この例では、光電変換部１２およびドレイン１４が、Ｘ方向に沿って間隔をあけて配置されている。光電変換部１２は、入射した光を受けて電荷（以下、「信号電荷」ということがある。）を生成可能な光電変換素子を含む。ここでは、光電変換素子として、半導体基板に形成されたフォトダイオードを例示する。以下では、光電変換部１２を便宜的にフォトダイオード１２と呼ぶ。フォトダイオード１２、ドレイン１４および上述の電荷蓄積部Ｐは、半導体基板に形成された不純物領域（例えば拡散領域）であり得る。
この例では、フォトダイオード１２とドレイン１４とを結ぶ領域上に制御電極Ｔｃが配置されている。上述したように、第１の電荷転送経路は、光電変換部１２およびドレイン１４を結ぶ電荷転送経路として形成される。したがって、図２に例示する構成において、第１の電荷転送経路の配置は、制御電極Ｔｃの配置にほぼ一致しているといってよい。
制御電極Ｔｃは、典型的には、不純物がドープされることにより導電性が付与されたポリシリコンから形成される。この例では、制御電極Ｔｃにおけるフォトダイオード１２側の端部の近傍に、不図示の電源との接続を有する電源線２１が接続されている。また、制御電極Ｔｃにおけるドレイン１４側の端部の近傍に、不図示の電源との接続を有する電源線２２が接続されている。制御電極Ｔｃは、撮像装置１００の動作時に、両端部の電位を独立して制御可能に構成され得る。
制御電極Ｔｃの一方の端部近傍に位置するドレイン１４は、不図示の電源に接続された電源線２４との接続を有する。撮像装置１００の動作時、ドレイン１４は、電源線２４を介して所定の電圧Ｖｄｒの供給を受けることによってその電位が固定される。
電荷蓄積部Ｐ（ここでは電荷蓄積部Ｐａ）は、制御電極Ｔｃの配置された領域からＹ方向に沿って間隔をあけて形成される。電荷蓄積部Ｐａは、信号電荷を一時的に蓄積するストレージとしての機能を有する。電荷蓄積部Ｐａには、読み出し線２８が接続される。読み出し線２８は、増幅トランジスタなどを含む不図示の信号検出回路に接続されており、電荷蓄積部Ｐａに蓄積された電荷の量に応じた信号が、信号検出回路を介して、対応する垂直信号線３６に読み出される。図示が省略されているが、電荷蓄積部Ｐａは、電荷蓄積部Ｐａの電位をリセットするリセット電圧を供給するためのリセット電圧線との接続を有し得る。
制御電極Ｔｃと電荷蓄積部Ｐａとの間に配置された転送ゲート電極Ｔｘには、垂直走査回路５０に接続されたゲート制御線２６が接続される。転送ゲート電極Ｔｘの電位は、垂直走査回路５０からゲート制御線２６を介して供給されるゲート制御電圧Ｖｔによって制御される。転送ゲート電極Ｔｘは、アルミニウム、銅などの金属、金属窒化物、または、ポリシリコンから形成され得る。
画素アレイＰＡ中の他の画素セル１０Ａも、概略的には画素セル１０Ａａと同様の構成を有する。ただし、画素アレイＰＡ中の少なくとも１つの画素セル１０Ａは、第１の電荷転送経路に沿った方向におけるフォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが、画素セル１０Ａａと異なる。図１において模式的に示すように、ここでは、上述の画素セル１０Ａｂにおける距離Ｌｄが、画素セル１０Ａａにおける距離Ｌｄとは異なっている。この例では、画素セル１０Ａｂにおける距離Ｌｄは、画素セル１０Ａａにおける距離Ｌｄよりも大きい。なお、図２中の両矢印Ｌｗは、電荷蓄積部Ｐ（ここでは電荷蓄積部Ｐａ）の第１の電荷転送経路に沿った方向における長さ（幅）を示している。
図３および図４を参照する。この例では、フォトダイオード１２、ドレイン１４および電荷蓄積部Ｐａが、シリコン（Ｓｉ）基板などの半導体基板２内に形成されている。以下では、半導体基板２としてｐ型シリコン基板を例示する。ここでは、ｐ型シリコン基板にＮ型領域を形成することにより、フォトダイオード１２が形成されている。また、ここでは、ｐ型シリコン基板に形成した他のＮ型領域をドレイン１４および電荷蓄積部Ｐａとして利用している。隣接する２つの画素セル１０Ａの間は、半導体基板２に形成された素子分離領域（ここではＰ型領域、不図示）によって電気的に分離される。半導体基板２は、その全体が半導体層である基板に限定されず、撮像面側の表面に半導体層が設けられた絶縁基板などであってもよい。
後に詳しく説明するように、撮像装置１００の動作時、フォトダイオード１２によって生成された信号電荷は、例えばドレイン１４の電位が所定の電位に固定されることにより、フォトダイオード１２からドレイン１４に向かって半導体基板２の内部を移動する。すなわち、半導体基板２のうち、フォトダイオード１２とドレイン１４との間にある領域は、フォトダイオード１２で発生した電荷を転送する第１の電荷転送経路（以下、単に「電荷転送経路Ｃｈ１」と呼ぶ）として機能する。
図３に示すように、この例では、半導体基板２におけるフォトダイオード１２とドレイン１４との間の領域上に制御電極Ｔｃが配置されている。つまり、この例では、制御電極Ｔｃは、電荷転送経路Ｃｈ１に沿って延びている。制御電極ＴｃがＸ方向に沿って直線状に延びていることからわかるように（図２参照）、ここでは、半導体基板２の法線方向から見たときの電荷転送経路Ｃｈ１の形状は、概略的には直線状である。しかしながら、電荷転送経路Ｃｈ１の形状は、この例に限定されず、例えば、屈曲および／または曲線部分を含んでいてもよい。
制御電極Ｔｃと半導体基板２との間には、絶縁層１６が配置される。絶縁層１６は、例えば、二酸化シリコン層である。図２を参照して説明したように、この例では、制御電極Ｔｃに電源線２１および２２が接続されている。電源線２１および２２は、それぞれ、第１の電圧Ｖ１および第２の電圧Ｖ２を制御電極Ｔｃに供給する。電源線２１および２２を介して制御電極Ｔｃの電位を制御することにより、フォトダイオード１２とドレイン１４との間の領域に反転層を形成することが可能である。この反転層は、フォトダイオード１２によって生成された信号電荷をドレイン１４に転送するためのチャネルとして機能する。つまり、電荷転送経路Ｃｈ１は、半導体基板２に形成される反転層であり得る。第１の電圧Ｖ１および第２の電圧Ｖ２は、垂直走査回路５０（図１参照）から供給され得る。すなわち、電源線２１および２２は、垂直走査回路５０に接続されていてもよい。
制御電極Ｔｃのフォトダイオード１２側の端部の近傍およびドレイン１４側の端部の近傍に電源線２１および２２をそれぞれ接続することにより、制御電極Ｔｃのフォトダイオード１２側の端部およびドレイン１４側の端部に互いに異なる電圧を供給することが可能である。制御電極Ｔｃの両端に、電源線２１および２２を介して、互いに異なる第１の電圧Ｖ１および第２の電圧Ｖ２を独立して印加することにより、電荷転送経路Ｃｈ１におけるポテンシャルの勾配を制御することが可能である。フォトダイオード１２によって生成された信号電荷は、典型的には、電荷転送経路Ｃｈ１におけるポテンシャルの勾配の制御により、ドレイン１４に向かって移動させられる。もちろん、フォトダイオード１２によって生成された信号電荷をドレイン１４に向かって移動させることができるのであれば、第１の電圧Ｖ１および第２の電圧Ｖ２が共通の電圧であってもよい。
図４に示すように、転送ゲート電極Ｔｘも、制御電極Ｔｃと同様に、半導体基板２上に形成された絶縁層１６上に配置され得る。転送ゲート電極Ｔｘに供給するゲート制御電圧Ｖｔをハイレベルとすることにより、半導体基板２のうち、電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間の領域に反転層を形成することが可能である。電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間の領域に反転層を形成することにより、電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間に電荷移動のためのチャネルを形成することが可能である。換言すれば、第２の電荷転送経路として、電荷転送経路Ｃｈ１から分岐する電荷転送経路Ｃｈ２が形成される。電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間にチャネルを形成することにより、電荷転送経路Ｃｈ１中を移動する信号電荷の少なくとも一部を電荷蓄積部Ｐａに向けて転送することができる。つまり、電荷転送経路Ｃｈ２は、電荷転送経路Ｃｈ１中を移動する信号電荷の少なくとも一部を電荷蓄積部Ｐａに向けて転送するための電荷転送経路であるといえる。電荷蓄積部Ｐａは、電荷転送経路Ｃｈ１から電荷転送経路Ｃｈ２を経由して転送された信号電荷を一時的に蓄積する。
転送ゲート電極Ｔｘに供給するゲート制御電圧Ｖｔをローレベルとすれば、電荷転送経路Ｃｈ１からの電荷蓄積部Ｐａへの電荷の転送が停止される。この例では、半導体基板２のうち電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間の領域と、その領域上の絶縁層１６および転送ゲート電極Ｔｘとが、電荷転送経路Ｃｈ２を経由した、電荷蓄積部Ｐａへの電荷の転送／非転送を切り替えるゲートＧｔを構成している。このゲートＧｔの開閉は、ゲート制御電圧Ｖｔを用いて制御される。すなわち、この例では、電荷転送経路Ｃｈ２を介した信号電荷の転送が電気的に制御される。
各画素セル１０Ａは、半導体基板２を覆う層間絶縁層を有し得る。図１〜図４においては図示が省略されているが、各画素セル１０Ａのうち、光電変換部１２以外の部分は、遮光層によって覆われる。この遮光層は、例えば、半導体基板２上に配置された層間絶縁層上に設けられ得る。遮光層は、半導体基板２よりも上層に設けられた配線層であってもよい。例えば、制御電極Ｔｃおよび／または転送ゲート電極Ｔｘが遮光層の一部を構成していてもよい。
上述の画素セル１０Ａは、公知の半導体プロセスを用いて製造することが可能である。なお、半導体基板２の表面のうち、絶縁層１６が形成される側の表面がシリサイド化されていないと有益である。特に、半導体基板２において電荷転送経路Ｃｈ１に対応する領域および電荷転送経路Ｃｈ２に対応する領域（典型的には拡散層）がシリサイド化されていないことが有益である。半導体基板２において電荷転送経路Ｃｈ１に対応する領域および電荷転送経路Ｃｈ２に対応する領域をシリサイド化しないことにより、金属の存在に起因するノイズの混入を抑制し得る。また、信号電荷が優先的にシリサイドを移動することによる移動度のバラつきを抑制して、チャネルにおける抵抗を均一化し得る。
（画素セル１０Ａにおける信号検出動作）
次に、図５および図６を参照しながら、画素セル１０Ａにおける信号検出動作の一例を説明する。図５は、フォトダイオード１２に入射する光の強度Ｉの時間的変化の一例を示す。図５中、横軸は時間ｔを示し、両矢印Ｅｘは、フォトダイオード１２に対する露光期間を模式的に示す。図６は、画素セル１０Ａの平面図と、ある時刻における、電荷転送経路Ｃｈ１内の信号電荷の分布の一例と、半導体基板２内における電位の一例とをあわせて示す。図６における上側に示すグラフの縦軸は、電荷量Ｃを表している。
図６では、フォトダイオード１２とドレイン１４を結ぶ電荷転送経路Ｃｈ１が、太い破線矢印によって図示されている。また、図６では、電荷転送経路Ｃｈ２が、Ｙ方向に沿って延びる太い破線矢印によって図示されている。他の図面においても、太い破線矢印によって電荷転送経路を図示することがある。以下では、信号電荷として電子を利用する例を説明する。信号電荷として正孔を利用することももちろん可能である。
光の検出に先立ち、例えばリセットトランジスタを介して、電荷蓄積部Ｐに所定のリセット電圧を供給することにより、電荷蓄積部Ｐをリセットする。また、ドレイン１４に、電源線２４を介して比較的高い電圧Ｖｄｒを印加する。さらに、電源線２１および２２を介して、制御電極Ｔｃの端部のうち、フォトダイオード１２に近い側に第１の電圧Ｖ１を、ドレイン１４に近い側に第２の電圧Ｖ２をそれぞれ印加する。ここでは、Ｖｄｒ＞Ｖ２＞Ｖ１の関係を満たすような第１の電圧Ｖ１および第２の電圧Ｖ２を制御電極Ｔｃに印加する。
図６における下側に、電圧Ｖｄｒ、第１の電圧Ｖ１および第２の電圧Ｖ２を印加した状態における、半導体基板２内のＸ方向に沿った電位の変化の一例を示す。また、図６における右側に、半導体基板２内のＹ方向に沿った電位の変化の一例を示す。これらのグラフにおける白丸Ｓｃは、信号電荷を模式的に表している。図６における右側のグラフでは、実線により、電圧Ｖｄｒ、第１の電圧Ｖ１および第２の電圧Ｖ２を印加した状態における、半導体基板２内のＹ方向に沿った電位の変化が図示されている。
Ｘ方向に沿った、信号電荷（ここでは電子）のエネルギの変化に着目すると、この例では、信号電荷（ここでは電子）のエネルギは、フォトダイオード１２付近において最も高く、ドレイン１４に近づくにつれて低下する。そのため、電圧Ｖｄｒ、第１の電圧Ｖ１および第２の電圧Ｖ２が印加された状態では、フォトダイオード１２において生成された信号電荷（ここでは電子）は、電荷転送経路Ｃｈ１中をドレイン１４に向かって移動する。ドレイン１４に到達した信号電荷は、電源線２４を介して画素セル１０Ａの外部に排出される。電圧Ｖｄｒ、第１の電圧Ｖ１および第２の電圧Ｖ２が印加された状態は、フォトダイオード１２をリセットしている状態であるといえる。
ここで、図５に示すような時間変化を示す光がフォトダイオード１２に入射したとする。上述したように、電圧Ｖｄｒ、第１の電圧Ｖ１および第２の電圧Ｖ２が印加された状態においては、電荷転送経路Ｃｈ１において電位勾配が生じている。したがって、フォトダイオード１２において信号電荷が生成されると、生成された信号電荷は、ドレイン１４に向かって移動する。
ここでは、フォトダイオード１２に入射する光の強度Ｉが時間的に変化しているので、フォトダイオード１２において生成される信号電荷の量も入射光の強度Ｉの時間変化に応じて時間的に変化する。そのため、電荷転送経路Ｃｈ１に流れ込む信号電荷の量も入射光の強度Ｉの時間変化に応じた変化を示す。すなわち、電荷転送経路Ｃｈ１のある地点を通過する信号電荷の量は、入射光の強度Ｉの時間変化に応じて時間的に変化する。別の言い方をすれば、フォトダイオード１２に対する光入射の開始からある時間が経過したときにおける電荷転送経路Ｃｈ１中の信号電荷の量は、図６において上側に模式的に示すように、入射光の強度Ｉの時間変化に対応した分布を示す。これは、大局的に見たとき、ある時刻に電荷転送経路Ｃｈ１に流れ込んだ信号電荷の電荷転送経路Ｃｈ１中における移動距離が、その時刻よりも後の時刻に電荷転送経路Ｃｈ１に流れ込んだ信号電荷における移動距離よりも大きいからである。
露光開始後のある時刻において、電荷転送経路Ｃｈ１中の信号電荷の量が、図６において上側に模式的に示すグラフのような分布を示すとする。ここで、時刻Ｔｄにおいて、転送ゲート電極Ｔｘに印加するゲート制御電圧Ｖｔをハイレベルにしたとする。ゲート制御電圧Ｖｔをハイレベルとすることにより、図６の右側のグラフ中に破線で示すように、電荷転送経路Ｃｈ１と電荷蓄積部Ｐとの間のポテンシャル障壁が低下し、電荷転送経路Ｃｈ１と電荷蓄積部Ｐとの間のゲートＧｔ（図４参照）がオープンの状態となる。
ゲートＧｔをオープンすることより、電荷転送経路Ｃｈ１を走る信号電荷のうち、Ｙ方向において転送ゲート電極Ｔｘと重なる領域Ｒｇ付近を走る信号電荷が、電荷転送経路Ｃｈ２を介して選択的に電荷蓄積部Ｐに転送される。その後、時刻Ｔｄから時間Ｔｓ（図５参照）の経過後に、ゲート制御電圧Ｖｔをローレベルとし、ゲートＧｔをクローズする。ゲートＧｔをクローズすることにより、電荷蓄積部Ｐへの信号電荷の転送が終了する。
このように、電荷転送経路Ｃｈ１の途中に電荷蓄積部Ｐを配置し、電荷転送経路Ｃｈ１と電荷蓄積部Ｐとの間のゲートＧｔにおけるオープンおよびクローズを制御することによって、電荷転送経路Ｃｈ１中を移動する信号電荷の一部を電荷蓄積部Ｐに選択的に引き抜くことが可能である。図６において模式的に示すように、電荷転送経路Ｃｈ１中の信号電荷のうち、電荷蓄積部Ｐに転送される電荷量は、フォトダイオード１２の端部から電荷蓄積部Ｐまでの距離Ｌｄおよび電荷蓄積部Ｐの幅Ｌｗに依存する。電荷蓄積部Ｐに転送および蓄積された電荷量は、時刻Ｔｄから時刻（Ｔｄ＋Ｔｓ）までの間にフォトダイオード１２において発生した電荷量に相当する。つまり、電荷蓄積部Ｐに転送および蓄積された電荷量は、フォトダイオード１２に対する露光期間（図５中、矢印Ｅｘにより示す期間）全体のうち、上述の時間Ｔｓにフォトダイオード１２に入射した光の量に相当する情報を有している。したがって、電荷蓄積部Ｐに蓄積された電荷の読み出しを行えば、時刻Ｔｄを起点とする、時間Ｔｓに相当する時間窓Ｔｗ（図５参照）での検出が実現する。
次に、図７および図８を参照して、電荷転送経路Ｃｈ１に沿った方向における、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セルを、画素アレイＰＡ中に混在させた構成における信号検出について説明する。このような構成によれば、互いに異なる時間窓での信号検出が可能となる。
図７は、画素セル１０Ａａの平面図と、ある時刻における電荷転送経路Ｃｈ１内の信号電荷の分布の一例とをあわせて示す。図８は、画素セル１０Ａｂの平面図と、ある時刻における電荷転送経路Ｃｈ１内の信号電荷の分布の一例とをあわせて示す。図７および図８に例示する構成において、画素セル１０Ａａにおける電荷蓄積部Ｐａの幅および画素セル１０Ａｂにおける電荷蓄積部Ｐｂの幅は、ともにＬｗであって共通している。ここでは、画素セル１０Ａｂの、電荷転送経路Ｃｈ１に沿った方向におけるフォトダイオード１２から電荷蓄積部Ｐｂまでの距離Ｌｄｂは、画素セル１０Ａａの、電荷転送経路Ｃｈ１に沿った方向におけるフォトダイオード１２から電荷蓄積部Ｐａまでの距離ＬｄａにＬｗを加えた長さにおおよそ等しい。
例えば、画素セル１０Ａａおよび１０Ａｂが、画素アレイＰＡにおいて互いに隣接して配置された２つの画素セルであるとする。画素アレイＰＡに含まれる画素セル１０Ａの間における露光期間は、基本的に共通である。したがって、画素セル１０Ａａおよび画素セル１０Ａｂへの入射光の強度およびその時間的変化は、同じであるといってよい。図７において上側に示すグラフは、図５に示すような時間的変化を示す光が画素セル１０Ａａのフォトダイオード１２に入射したときにおける、電荷転送経路Ｃｈ１中の信号電荷の、ある時刻における分布を示している。図８において上側に示すグラフは、図５に示すような時間的変化を示す光が画素セル１０Ａｂのフォトダイオード１２に入射したときにおける、電荷転送経路Ｃｈ１中の信号電荷の、ある時刻における分布を示している。
上述したように、光の検出の前に、まず、電荷蓄積部ＰａおよびＰｂのリセットが実行される。その後、画素セル１０Ａａのフォトダイオード１２および画素セル１０Ａｂのフォトダイオード１２に対する露光を開始する。図７および図８のそれぞれの上側のグラフは、露光の開始からある時間が経過したときにおける、電荷転送経路Ｃｈ１中の信号電荷の分布を模式的に示す。ここで、露光の開始からある時間の経過時に、ゲート制御線２６の電位の制御により、画素セル１０ＡａにおけるゲートＧｔおよび画素セル１０ＡｂにおけるゲートＧｔをオープンとする。さらに、所定の時間（典型的には数十ピコ秒程度）の経過後、これらのゲートＧｔをクローズとする。このような制御により、画素セル１０Ａａにおいては、電荷転送経路Ｃｈ１のうち、Ｙ方向において電荷蓄積部Ｐａと重なる領域Ｒｇａ付近に位置する信号電荷が、電荷転送経路Ｃｈ２を介して電荷蓄積部Ｐａに転送される。他方、画素セル１０Ａｂにおいては、電荷転送経路Ｃｈ１のうち、Ｙ方向において電荷蓄積部Ｐｂと重なる領域Ｒｇｂ付近に位置する信号電荷が、電荷転送経路Ｃｈ２を介して電荷蓄積部Ｐｂに転送される。
ここでは、Ｌｄａ＜Ｌｄｂであり、画素セル１０Ａａのフォトダイオード１２において生成され、電荷蓄積部Ｐａに転送される電荷の電荷転送経路Ｃｈ１中の移動距離は、画素セル１０Ａｂのフォトダイオード１２において生成され、電荷蓄積部Ｐｂに転送される電荷の電荷転送経路Ｃｈ１における移動距離よりも小さい。換言すれば、露光の開始からある時間の経過後に、画素セル１０Ａａの電荷転送経路Ｃｈ１の領域Ｒｇａ付近に位置する信号電荷は、画素セル１０Ａｂの電荷転送経路Ｃｈ１の領域Ｒｇｂ付近に位置する信号電荷よりも後の時刻において生成された電荷である。つまり、画素セル１０Ａｂの電荷蓄積部Ｐｂへの信号電荷の転送は、ある時刻を起点とする時間窓での検出に相当し、画素セル１０Ａａの電荷蓄積部Ｐａへの信号電荷の転送は、その時刻よりも後のある時刻を起点とする時間窓での検出に対応する。
このように、電荷の転送距離が互いに異なる画素セルを画素アレイＰＡ中に配置することにより、これらの画素セルの間において、電荷蓄積部Ｐの配置に応じた異なる時間窓での検出を実現し得る。上述の原理から明らかなように、本開示の実施形態によれば、電荷蓄積部Ｐの配置、すなわち、電荷転送経路Ｃｈ１に沿った方向における、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄを複数の画素セルの間で異ならせる。これにより、検出における時間窓の起点を容易に変更可能である。また、例えば電荷蓄積部Ｐの幅Ｌｗにより、時間窓の幅を調整可能である。
画素アレイＰＡ中の任意の箇所の２つの画素セルの間で電荷の転送距離を異ならせるだけでなく、行方向または列方向に沿って並ぶ一連の複数の画素セルの間で電荷の転送距離を単調増加または単調減少させてもよい。互いに隣接する画素セル間における、電荷の転送距離の差を極端に大きくしないことにより、信号遅延などに起因する誤差の影響を低減し得る。
電荷転送経路Ｃｈ１に沿った方向における、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄは、例えば、半導体基板２の法線方向から見たときの、フォトダイオード１２の中心とドレイン１４の中心とを結ぶ方向（ここではＸ方向）に沿った、フォトダイオード１２の電荷蓄積部Ｐ側の端部から電荷蓄積部Ｐのフォトダイオード１２側の端部までの距離として定義できる。電荷転送経路Ｃｈ１が曲線状である場合、例えば、制御電極Ｔｃの一端と他端を結ぶ方向に垂直な方向における、制御電極Ｔｃの中央に沿った、フォトダイオード１２の電荷蓄積部Ｐ側の端部から電荷蓄積部Ｐのフォトダイオード１２側の端部までの距離として定義してもよい。すなわち、制御電極Ｔｃの中心線に沿った、フォトダイオード１２の電荷蓄積部Ｐ側の端部から電荷蓄積部Ｐのフォトダイオード１２側の端部までの距離として定義してもよい。あるいは、半導体基板２の法線方向から見たとき、制御電極Ｔｃの外形において電荷蓄積部Ｐに近い側の辺に沿った、フォトダイオード１２の電荷蓄積部Ｐ側の端部から電荷蓄積部Ｐのフォトダイオード１２側の端部までの距離として距離Ｌｄを定義してもよい。
フォトダイオードによって生成された信号電荷を全てフローティングディフュージョンに転送し、転送された信号電荷を読み出す従来の方式に対して、上述の例示的な動作においては、電荷転送経路Ｃｈ１内をドレイン１４に向かって移動中の信号電荷の一部を抜き出して電荷蓄積部Ｐに蓄積している。そのため、フォトダイオードによって生成された信号電荷を全てフローティングディフュージョンに転送する従来の方式と比較して、より高速な検出を実現し得る。本開示の実施形態では、フォトダイオード１２のリセットのための期間が実質的に０であり、また、信号電荷の蓄積のための期間が露光期間全体ではなくその一部であるので、より高速な動作を実現し得る。
さらに、本開示の実施形態では、例えばゲート制御電圧Ｖｔを用いて、ゲートＧｔにおけるオープンおよびクローズを電気的に制御可能である。ゲートＧｔにおけるオープンおよびクローズのタイミングを制御することにより、電荷転送経路Ｃｈ１内をドレイン１４に向かって移動する信号電荷の一部を、任意の開始時刻および期間で抜き出し、電荷蓄積部Ｐに蓄積することが可能である。すなわち、信号電荷の一部を所望の時間窓でサンプリングすることが容易である。ゲートＧｔをオープンとする時間の調整により、時間窓の幅を調整することが可能である。なお、上述の例では、電荷転送経路Ｃｈ２を介した電荷転送経路Ｃｈ１からの電荷蓄積部Ｐへの信号電荷の転送のタイミングを複数の画素セル１０Ａの間で共通としている。このように、本開示の実施形態によれば、複雑な制御を不要としながら、異なる時間窓での検出を一括して実行し得る。
上述の動作例では、制御電極Ｔｃの両端に、互いに異なる電圧を印加している。しかしながら、信号電荷として電子を利用する場合であれば、ドレイン１４の電位がフォトダイオード１２の電位よりも高ければ信号電荷がフォトダイオード１２からドレイン１４に向かって移動し得るので、制御電極Ｔｃの両端に共通の電圧を印加してもよい。ただし、制御電極Ｔｃの両端に独立して互いに異なる電圧を印加することにより、制御電極Ｔｃ下の絶縁層１６を介して、電荷転送経路Ｃｈ１におけるフォトダイオード１２−ドレイン１４間の電位勾配の大きさを制御することができる。したがって、フォトダイオード１２からドレイン１４への信号電荷の転送速度を電気的に制御し得る。例えば、フォトダイオード１２とドレイン１４との間の電位勾配を調整することにより、時間窓の起点を事後的に調整することも可能である。また、例えば、上述した検出動作を繰り返して実行する場合、フォトダイオード１２のリセットごとに電荷転送経路Ｃｈ１における電位勾配を変更して、異なる転送速度のもとでの信号電荷を電荷蓄積部Ｐに抜き出してもよい。制御電極Ｔｃに印加する第１の電圧Ｖ１および第２の電圧Ｖ２として、ハイレベルおよびローレベルのようなデジタル信号を用いてもよいし、任意の大きさのアナログ電圧を用いてもよい。
（画素構造の変形例）
図９は、画素構造の変形例を示す。図９に例示する構成において、画素アレイＰＡは、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セル１０Ｂを含む。ここでは、画素セル１０Ｂのうち、画素セル１０Ｂi,j、１０Ｂ(i+1),j、１０Ｂ(i+2),jおよび１０Ｂi,(j+1)が示されている。ここで、ｉおよびｊは０以上の整数であり、下付きのインデックスは、画素アレイＰＡにおける配置（画素アレイＰＡにおける座標といってもよい）を表す。
この例では、第ｉ行第ｊ列の画素セル１０Ｂi,jにおける電荷蓄積部Ｐi,jの配置、第（ｉ＋１）行第ｊ列の画素セル１０Ｂ(i+1),jにおける電荷蓄積部Ｐ(i+1),jの配置および第（ｉ＋２）行第ｊ列の画素セル１０Ｂ(i+2),jにおける電荷蓄積部Ｐ(i+2),jの配置が互いに異なっている。図９に例示する構成においては、画素セル１０Ｂi,j中の距離Ｌｄi,j、画素セル１０Ｂ(i+1),j中の距離Ｌｄ(i+1),jおよび画素セル１０Ｂ(i+2),j中の距離Ｌｄ(i+2),jの間において、Ｌｄi,j＜Ｌｄ(i+1),j＜Ｌｄ(i+2),jの関係が成立している。例えば、Ｌｄ(i+1),j＝Ｌｄi,j＋Ｌｗ、Ｌｄ(i+2),j＝Ｌｄi,j＋２Ｌｗである。
画素セル１０Ｂi,j、１０Ｂ(i+1),j、１０Ｂ(i+2),jは、フォトダイオード１２と制御電極Ｔｃの一端との間に配置された転送ゲート電極Ｔｆを有する。図示するように、Ｘ方向における、転送ゲート電極Ｔｆの制御電極Ｔｃ側の端部から電荷蓄積部Ｐの転送ゲート電極Ｔｆ側の端部までの距離は、画素セル１０Ｂi,j、１０Ｂ(i+1),jおよび１０Ｂ(i+2),jの間で互いに異なっている。
各転送ゲート電極Ｔｆには、ゲート制御電圧Ｖｆを供給するゲート制御線２３が接続されている。ゲート制御線２３は、例えば垂直走査回路５０（図１参照）に接続され、撮像装置１００の動作時、垂直走査回路５０によってゲート制御線２３の電位が制御される。典型的には、転送ゲート電極Ｔｆは、半導体基板２上の絶縁層１６（図３および図４参照）上に配置される。
転送ゲート電極Ｔｆは、フォトダイオード１２からの電荷転送経路Ｃｈ１への信号電荷の転送／非転送を切り替えるゲートの一部を構成する。転送ゲート電極Ｔｆに印加するゲート制御電圧Ｖｆをハイレベルとすれば、フォトダイオード１２と電荷転送経路Ｃｈ１との間のゲートがオープンの状態となり、フォトダイオード１２から電荷転送経路Ｃｈ１に向かって信号電荷が移動する。ゲート制御電圧Ｖｆをローレベルに切り替えれば、フォトダイオード１２と電荷転送経路Ｃｈ１との間のゲートがクローズの状態となり、フォトダイオード１２から電荷転送経路Ｃｈ１に向かっての信号電荷の移動が停止される。すなわち、ゲート制御電圧Ｖｆの電圧レベルによって電荷転送経路Ｃｈ１に流す電荷量を調整し得る。
このように、フォトダイオード１２と制御電極Ｔｃの一端との間に転送ゲート電極Ｔｆを配置することにより、フォトダイオード１２からの電荷転送経路Ｃｈ１への信号電荷の転送の開始および終了のタイミングを電気的に制御することが可能である。転送ゲート電極Ｔｆは、転送ゲート電極Ｔｘと比較して小型であるので、電荷蓄積部Ｐに転送される電荷量を転送ゲート電極Ｔｘの電位によって調整する制御と比較して、回路における負荷を軽減し得る。負荷の軽減により、動作の高速化の効果が得られるので、時間分解能を向上させ得る。
図１０は、画素構造の他の変形例を示す。図１０に例示する構成において、画素アレイＰＡは、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セル１０Ｃを含む。図１０に例示する構成において、画素セル１０Ｃi,j、１０Ｃ(i+1),jおよび１０Ｃ(i+2),jは、第２のドレイン１５を有する。ドレイン１５は、電荷転送経路Ｃｈ１の終端に位置するドレイン１４と同様の構成を有し得る。ドレイン１５は、半導体基板２に形成された不純物領域であり得る。各画素セル１０Ｃのドレイン１５は、不図示の電源に接続された電源線２５に接続されており、撮像装置１００の動作時、ドレイン１５には、電源線２５を介して所定の電圧が印加される。
各画素セル１０Ｃ内において、ドレイン１５は、電荷転送経路Ｃｈ１に沿って電荷蓄積部Ｐと並列的に配置されている。転送ゲート電極Ｔｘに印加するゲート制御電圧Ｖｔをハイレベルとすると、電荷転送経路Ｃｈ１と電荷蓄積部Ｐとの間のゲートがオープンの状態となり、電荷転送経路Ｃｈ１を走る信号電荷のうち、Ｙ方向において電荷蓄積部Ｐと重なる領域付近を走る信号電荷が、電荷転送経路Ｃｈ２を介して電荷蓄積部Ｐに転送される。このとき、電荷転送経路Ｃｈ１とドレイン１５との間のゲートもオープンの状態となり、電荷転送経路Ｃｈ１を走る信号電荷のうち、Ｙ方向においてドレイン１５と重なる領域付近を走る信号電荷が、電荷転送経路Ｃｈ１から分岐する電荷転送経路Ｃｈ３を介してドレインに転送される。各画素セル１０Ｃにおいて、電荷転送経路Ｃｈ１に沿った方向における、電荷蓄積部Ｐの幅と、ドレイン１５の幅との間の比率は、任意に設定可能である。
図１０において模式的に示すように、ドレイン１５は、電荷蓄積部Ｐよりもフォトダイオード１２の近くに配置されている。したがって、フォトダイオード１２からドレイン１４に向かって移動する電荷のドレイン１５への転送は、ある時刻以降に生成された信号電荷をドレイン１５によって回収することを意味する。すなわち、第２のドレイン１５を画素セル１０Ｃ内に設けることにより、ある時刻以降に生成された信号電荷の電荷蓄積部Ｐへの混入を抑制することが可能である。このような構成によれば、ゲート制御電圧Ｖｔをハイレベルとした後に直ちにローレベルに切り替える必要がないので、消費電力を低減し得る。ゲート制御電圧Ｖｔをローレベルとせずに、ハイレベルとしたままでも構わない。なお、ドレイン１５は、電荷蓄積部としても利用可能である。
図１１は、画素構造のさらに他の変形例を示す。図１１に示す画素セル１０Ｄのように、ドレイン１４に代えて第２の電荷蓄積部Ｐｐを電荷転送経路Ｃｈ１の終端に配置してもよい。
第２の電荷蓄積部Ｐｐは、電荷転送経路Ｃｈ１を経由して転送される電荷の少なくとも一部を蓄積する。電荷蓄積部Ｐｐへの信号電荷の蓄積時、電荷蓄積部Ｐｐの電位は、一定に固定される。図１１に例示する構成では、電荷蓄積部Ｐｐに読み出し線２９が接続されている。この読み出し線２９は、読み出し線２８を介して電荷蓄積部Ｐに接続された信号検出回路とは独立した信号検出回路に接続され得る。
図１１に示すような、電荷転送経路Ｃｈ１の終端と、終端以外の部分とに電荷蓄積部を配置した構成によれば、電荷蓄積部Ｐと電荷転送経路Ｃｈ１との間に設けられたゲートにおけるオープンの期間を制御することにより、２つの電荷蓄積部（電荷蓄積部ＰおよびＰｐ）に任意の比率で電荷を分配することが可能である。
（画素セルの配置の例）
以下、図１２〜図１５を参照しながら、画素セルの配置の例を説明する。
図１２は、画素セル１０Ａの配置の一例を示す。図１２に例示する構成において、画素アレイＰＡは、複数の画素セル１０Ａを含む画素ブロックＰｂｋの配列を有する。この例では、複数の画素ブロックＰｂｋが複数の行および列に配列されることにより、撮像領域が形成されている。図１２において模式的に示すように、ここでは、各画素ブロックＰｂｋは、３行３列のマトリクス状に配置された９個の画素セル１０Ａを含んでいる。
図１３は、図１２に示す画素アレイＰＡから画素ブロックＰｂｋのうちの１つを取り出して示す。この例では、画素ブロックＰｂｋに含まれる９個の画素セル１０Ａにおける、電荷転送経路Ｃｈ１に沿った、フォトダイオード１２から電荷蓄積部Ｐまでの距離は、互いに異なっている。この例では、画素ブロックＰｂｋは、画素セル１０Ａi,j、１０Ａi,(j+1)、１０Ａi,(j+2)、１０Ａ(i+1),j、１０Ａ(i+1),(j+1)、１０Ａ(i+1),(j+2)、１０Ａ(i+2),j、１０Ａ(i+2),(j+1)および１０Ａ(i+2),(j+2)を含んでいる。図１３において模式的に示すように、ここでは、画素セル１０Ａi,jにおける、光電変換部１２からドレイン１４までの距離Ｌｄi,jは、ほぼ０であり、画素ブロックＰｂｋに含まれる９個の画素セル１０Ａの間において、光電変換部１２からドレイン１４までの距離は、上記の順に電荷蓄積部Ｐの幅Ｌｗずつ増加している。例えば画素セル１０Ａ(i+2),(j+2)における、光電変換部１２からドレイン１４までの距離Ｌｄ(i+2),(j+2)は、Ｌｄ(i+2),(j+2)＝Ｌｄi,j＋８Ｌｗの関係を満たしている。この例では、９個の画素セル１０Ａの間で露光期間が共通である場合、画素セル１０Ａ(i+2),(j+2)によって取得される信号は、露光期間のうちの初期に生成された信号電荷の量に対応し、他方、画素セル１０Ａi,jによって取得される信号は、露光期間のうちの最も後の期間に生成された信号電荷の量に対応する。換言すれば、画素ブロックＰｂｋ中の各画素セル１０Ａにおける時間窓は、互いに異なる。
図１２に示す例において、他の画素ブロックＰｂｋも、図１３に示す画素ブロックＰｂｋと同様の構成を有する。つまり、ｍおよびｎを０以上の整数とすれば、例えば画素セル１０Ａ(i+2),(j+2)における検出の時間窓と、その画素セル１０Ａ(i+2),(j+2)から画素アレイＰＡにおいて行方向に３ｍ、列方向に３ｎシフトした位置にある画素セル１０Ａ(i+2+3n),(j+2+3m)における検出の時間窓とは、共通している。時間窓の共通する画素セル１０Ａからの信号を選択的に取得することにより、ある時間窓に対応する画像を構築するための画像信号が得られる。例えば座標が（ｉ＋２＋３ｎ，ｊ＋２＋３ｍ）の位置にある画素セル１０Ａの出力を集めれば、露光期間のうちの初期の時間窓に対応する画像を構築することが可能である。同様にして、座標が（ｉ＋２＋３ｎ，ｊ＋１＋３ｍ）の位置にある画素セル１０Ａの出力を選択的に取得すれば、１つ後の時間窓に対応する画像を構築することが可能である。
したがって、このような画素セル１０Ａの配置によれば、単一の露光でありながら、互いに異なる９つの時間窓での検出を一括して実行し得る。すなわち、９つの互いに異なる時間窓に対応する９枚分の画像データを高速に取得可能である。図１４に例示するように、画素ブロックＰｂｋごとに、画素ブロックＰｂｋ中の複数の画素セル１０Ａに対向するマイクロレンズＬｚを配置してもよい。画素ブロックＰｂｋごとにマイクロレンズＬｚを配置することにより、複眼カメラと同様の応用が可能になる。
図１５は、画素セルの配置の他の一例を示す。図１５に例示する構成において、電荷転送経路Ｃｈ１に沿った、フォトダイオード１２から電荷蓄積部Ｐまでの距離は、同一の列に属する画素セル１０Ａの間で互いに異なっている。例えば、ここでは、Ｌｄi,j＜Ｌｄ(i+1),j＜Ｌｄ(i+2),jの関係が成立している。他方、電荷転送経路Ｃｈ１に沿った、フォトダイオード１２から電荷蓄積部Ｐまでの距離は、同一の行に属する画素セル１０Ａの間で共通している。すなわち、ここでは、Ｌｄi,j＝Ｌｄi,(j+1)＝Ｌｄi,(j+2)の関係が成立している。図１５に示す例では、画素アレイＰＡは、電荷転送経路Ｃｈ１に沿った、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる複数の画素セル１０Ａが列方向に配置された画素ブロックＰｂｈの配列を含むといえる。画素ブロックＰｂｈは、画素アレイＰＡにおける行方向に沿って配置されている。
例えば第ｊ列に注目すると、Ｌｄi,j＜Ｌｄ(i+1),j＜Ｌｄ(i+2),jの関係が成立していることから、画素セル１０Ａ(i+2),jからは、ある時刻において生成された信号電荷に対応する信号が得られ、画素セル１０Ａ(i+1),jからは、ある時刻よりも後の時刻において生成された信号電荷に対応する信号が得られる。画素セル１０Ａi,jからは、さらに後の時刻において生成された信号電荷に対応する信号が得られる。このように、複数の画素セル１０Ａの行ごとに、電荷の転送距離（フォトダイオード１２から電荷蓄積部Ｐまでの距離）を互いに異ならせてもよい。この例では、電荷転送経路Ｃｈ１に沿った、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが行単位で異なっている。すなわち、時間窓の共通する画素セル１０Ａが行方向に沿って配置されている。一般的なデジタルカメラにおけるローリングシャッタと同様にして、同一行の画素セル１０Ａからの出力を選択的に取得することにより、画素アレイＰＡにおける各行をラインセンサとして利用し得る。このような構成によれば、センサ自体を列方向に沿って移動させることなく、複数行のデータを１回の露光で一括して取得することができる。別の見方をすれば、単一の露光でありながら、いわゆるローリングシャッタを高速で実行したときと同様の効果が得られるということもできる。
（第２の実施形態）
図１６は、本開示の第２の実施形態による撮像装置における画素アレイＰＡを示す。図１６に示す撮像装置２００Ａにおける画素アレイＰＡは、複数の画素セル２０Ａの配列を含む。図１６では、複数の画素セル２０Ａのうち、画素セル２０Ａａ、画素セル２０Ａｂおよび画素セル２０Ａｃの３つが代表して示されている。第１の実施形態による撮像装置１００と同様に、撮像装置２００Ａは、光電変換部１２から電荷蓄積部Ｐまでの電荷の転送距離が互いに異なる２以上の画素セルを画素アレイＰＡ中に有する。図１６に例示する構成において、フォトダイオード１２から電荷蓄積部Ｐまでの電荷転送経路Ｃｈ１に沿った方向に沿って測ったときの距離Ｌｄは、画素セル２０Ａａ、画素セル２０Ａｂおよび画素セル２０Ａｃの間で互いに異なっている。ここでは、画素セル２０Ａｂにおける、フォトダイオード１２から電荷蓄積部Ｐｂまでの距離Ｌｄｂは、画素セル２０Ａａにおける、フォトダイオード１２から電荷蓄積部Ｐａまでの距離Ｌｄａのおよそ２倍である。画素セル２０Ａｃにおける、フォトダイオード１２から電荷蓄積部Ｐｃまでの距離Ｌｄｃは、画素セル２０Ａａにおける、フォトダイオード１２から電荷蓄積部Ｐａまでの距離Ｌｄａのおよそ３倍である。
画素セル２０Ａａ、画素セル２０Ａｂおよび画素セル２０Ａｃの各々は、電荷転送経路Ｃｈ１に関して電荷蓄積部Ｐとは反対側に、電荷転送経路Ｃｈ１に沿って配置された４つの電荷蓄積部Ｐ１〜Ｐ４をさらに有する。電荷転送経路Ｃｈ１および電荷蓄積部Ｐ１の間には、転送ゲート電極Ｔｘａが配置される。同様に、電荷転送経路Ｃｈ１および電荷蓄積部Ｐ２の間、電荷転送経路Ｃｈ１および電荷蓄積部Ｐ３の間、ならびに、電荷転送経路Ｃｈ１および電荷蓄積部Ｐ４の間には、それぞれ、転送ゲート電極Ｔｘｂ、ＴｘｃおよびＴｘｄが配置される。典型的には、転送ゲート電極Ｔｘａ〜Ｔｘｄは、転送ゲート電極Ｔｘと同様に、半導体基板２上の絶縁層１６（図３および図４参照）上に配置される。
図１６において模式的に示すように、画素セル２０Ａａ、画素セル２０Ａｂおよび画素セル２０Ａｃの各々は、電荷転送経路Ｃｈ１の途中から分岐する複数の電荷転送経路Ｃｈ４を含む。電荷蓄積部Ｐ１〜Ｐ４は、各電荷転送経路Ｃｈ４の終端に位置している。上述の転送ゲート電極Ｔｘａ〜Ｔｘｄのそれぞれは、対応する電荷転送経路Ｃｈ４を経由した、電荷蓄積部Ｐ１〜Ｐ４への電荷の転送／非転送を切り替えるゲートの一部を構成する。
図１７は、図１６に示す画素セル２０Ａａを拡大して示す。図１７に例示する構成において、電荷蓄積部Ｐ１〜Ｐ４のそれぞれは、共通の幅Ｌｗを有し、電荷蓄積部Ｐ１〜Ｐ４は、間隔ｇをあけて互いに分離して配置されている。ここでは、電荷転送経路Ｃｈ１に関して電荷蓄積部Ｐａとは反対側に４つの電荷蓄積部Ｐ１〜Ｐ４が配置されている。しかしながら、電荷転送経路Ｃｈ１に関して電荷蓄積部Ｐとは反対側に配置される電荷蓄積部の数、ならびに、これらの幅および間隔は、この例に限定されず、任意に設定可能である。例えば、各画素セル２０Ａが有する電荷蓄積部の数は、５つに限定されないし、複数の電荷蓄積部の間で幅または間隔が異なっていてもよい。例えば、電荷蓄積部Ｐ１〜Ｐ４の間における、電荷転送経路Ｃｈ１に沿った方向における長さ（幅）の比率を、時間分解したい比率に応じた比率としてもよい。
転送ゲート電極Ｔｘａ〜Ｔｘｄには、それぞれ、ゲート制御線２６ａ〜２６ｄが接続される。ゲート制御線２６ａ〜２６ｄは、それぞれ、ゲート制御電圧Ｖｔａ〜Ｖｔｄを供給する。ゲート制御線２６ａ〜２６ｄは、例えば、垂直走査回路５０（図１参照）との接続を有する。例えば、電荷転送経路Ｃｈ１と電荷蓄積部Ｐ１との間のゲートにおけるオープンおよびクローズは、ゲート制御線２６ａの電位によって制御される。ゲート制御電圧Ｖｔａをハイレベルとすることにより、電荷転送経路Ｃｈ１中を移動する信号電荷の一部を電荷蓄積部Ｐ１に選択的に引き抜くことが可能である。この例では、画素セル２０Ａａは、４つの電荷蓄積部Ｐ１〜Ｐ４を有することに対応して、電荷転送経路Ｃｈ１から電荷蓄積部Ｐ１〜Ｐ４に向けて電荷を転送する４つの電荷転送経路Ｃｈ４を有している。
電荷蓄積部Ｐ１〜Ｐ４は、典型的には、電荷蓄積部Ｐａとほぼ同様の構成を有し、信号電荷を一時的に蓄積するストレージとして機能する。この例では、電荷蓄積部Ｐ１〜Ｐ４に、それぞれに増幅トランジスタなどを含む不図示の信号検出回路が接続された読み出し線２８ａ〜２８ｄがそれぞれ接続されている。したがって、読み出し線２８ａ〜２８ｄを介して、電荷蓄積部Ｐ１〜Ｐ４に蓄積された電荷の量に応じた信号を個別に読み出すことが可能である。なお、電荷蓄積部Ｐ１〜Ｐ４は、リセット電圧を供給するリセット電圧線との接続を有し得る。
（画素セル２０Ａにおける信号検出動作）
次に、図１８を参照しながら、画素セル２０Ａにおける信号検出動作の一例を説明する。図１８は、画素セル２０Ａａの平面図と、ある時刻における、電荷転送経路Ｃｈ１内の信号電荷の分布の一例とをあわせて示す。電荷転送経路Ｃｈ１に沿って４つの電荷蓄積部Ｐ１〜Ｐ４を配置することにより、以下に説明するように、連続する４つの時間窓（４位相）での検出が可能である。
光の検出に先立ち、電荷蓄積部Ｐ１〜Ｐ４のそれぞれの電荷をリセットする。典型的には、電荷蓄積部Ｐａの電荷のリセットも実行される。この時点では、制御電極Ｔｃに印加される第１の電圧Ｖ１および第２の電圧Ｖ２、ゲート制御電圧Ｖｔ、Ｖｔａ〜Ｖｔｄは、いずれもローレベルである。次に、Ｖｄｒ＞Ｖ２＞Ｖ１の関係を満たす電圧Ｖｄｒと、第１の電圧Ｖ１および第２の電圧Ｖ２とを、それぞれ、ドレイン１４および制御電極Ｔｃに印加し、電荷転送経路Ｃｈ１中に電位勾配を形成する。この状態において、フォトダイオード１２への光入射を開始する。フォトダイオード１２において生成された信号電荷は、電荷転送経路Ｃｈ１中をドレイン１４に向かって移動する。
フォトダイオード１２に対する光入射の開始からある時間の経過時における、電荷転送経路Ｃｈ１中の信号電荷の量は、図１８において上側に示すように、ある分布を示す。ここで、転送ゲート電極Ｔｘａ〜Ｔｘｄに印加するゲート制御電圧Ｖｔａ〜Ｖｔｄを一斉にハイレベルとすると、電荷転送経路Ｃｈ１と電荷蓄積部Ｐ１〜Ｐ４の各々との間のポテンシャル障壁が低下し、電荷転送経路Ｃｈ１と電荷蓄積部Ｐ１〜Ｐ４の各々との間のゲートがオープンの状態となる。
ゲートのオープンにより、電荷転送経路Ｃｈ１中を移動する信号電荷が、電荷転送経路Ｃｈ４を介して電荷蓄積部Ｐ１〜Ｐ４に転送される。このとき、電荷転送経路Ｃｈ１中を移動する信号電荷が、電荷蓄積部Ｐ１〜Ｐ４のいずれかに転送される。電荷転送経路Ｃｈ１中を移動する信号電荷が電荷蓄積部Ｐ１〜Ｐ４のいずれに転送されるかは、着目する信号電荷の、ゲートオープン時における走行距離に応じて異なる。例えば、Ｙ方向において電荷蓄積部Ｐ１と重なる領域Ｒｇａ付近に位置する信号電荷は、電荷蓄積部Ｐ１に転送される。Ｙ方向において電荷蓄積部Ｐ２と重なる領域Ｒｇｂ付近に位置する信号電荷は、電荷蓄積部Ｐ２に転送される。Ｙ方向において電荷蓄積部Ｐ３と重なる領域Ｒｇｃ付近に位置する信号電荷は、電荷蓄積部Ｐ３に転送される。Ｙ方向において電荷蓄積部Ｐ４と重なる領域Ｒｇｄ付近に位置する信号電荷は、電荷蓄積部Ｐ４に転送される。
このように、電荷転送経路Ｃｈ１に沿って複数の電荷蓄積部Ｐ１〜Ｐ４を配置することにより、電荷転送経路Ｃｈ１中を移動する信号電荷を、ゲートをオープンした時点における移動距離に応じて電荷蓄積部Ｐ１〜Ｐ４に分配することが可能である。すなわち、電荷蓄積部Ｐ１〜Ｐ４の配置およびこれらのそれぞれにおける幅に応じた時間窓で、光入射によって生成された信号電荷を時間分解して検出することが可能である。このように、電荷転送経路Ｃｈ１に沿って複数の電荷蓄積部Ｐ１〜Ｐ４を配置することにより、異なる時刻を起点とする時間窓での検出を一括して実行することが可能である。なお、転送ゲート電極Ｔｘａ〜Ｔｘｄを単一の電極としてもよい。
例えば、信号電荷（例えば電子）が、飽和速度が０．０４μｍ／ｐｓとなるような強度の電場が印加された長さ４μｍの電荷転送経路を移動するには、１００ｐｓを要する。したがって、長さ４μｍの電荷転送経路を介して信号電荷を電荷蓄積部に直接に転送するような構成では、信号電荷の転送だけでも１００ｐｓを要する。これに対し、図１６〜図１８に示すように、終端にドレイン１４を配置した電荷転送経路Ｃｈ１に沿って複数の電荷蓄積部Ｐ１〜Ｐ４を配置し、電荷転送経路Ｃｈ１中を移動する電子を複数の電荷蓄積部Ｐ１〜Ｐ４に分配するような構成によれば、時間分解能を向上することが可能である。例えば、４μｍの電荷転送経路に沿って４つの電荷蓄積部を配置すれば、同じ電場強度のもとでも、およそ２５ｐｓの時間分解能を実現し得る。
光電変換部によって生成された信号電荷をドレインに転送する途中で、信号電荷の移動距離に応じて信号電荷を複数の電荷蓄積部に分配することにより、信号電荷（例えば電子）の飽和速度の制限を受けることなく、検出における時間分解能を向上させることが可能である。電荷転送経路Ｃｈ１における移動距離に応じて信号電荷を複数の電荷蓄積部Ｐ１〜Ｐ４に分配する、上述の例のような構成を例えば近赤外光を利用したイメージングに応用すれば、測定対象における深さ方向の情報を得ることが可能である。このとき、光パルスの入射と、図１８を参照して説明した、信号電荷の転送および蓄積とのサイクルを繰り返し、各電荷蓄積部Ｐ１〜Ｐ４における電荷量を積算することにより、ＳＮ比を向上することが可能である。電荷蓄積部Ｐ１〜Ｐ４に電荷を転送するための電荷転送経路Ｃｈ４に設けられたゲートのオープンは、光パルスの照射ごとに所定のタイミングで実行されればよい。
なお、転送ゲート電極Ｔｘａ〜Ｔｘｄに印加するゲート制御電圧Ｖｔａ〜Ｖｔｄを一斉にハイレベルとする代わりに、転送ゲート電極Ｔｘに印加するゲート制御電圧Ｖｔをハイレベルとすれば、第１の実施形態と同様の動作が可能であることは言うまでもない。図１７に例示するように、電荷転送経路Ｃｈ１に関して電荷蓄積部Ｐとは反対側に電荷蓄積部Ｐ１〜Ｐ４をさらに配置した構成によれば、ゲート制御電圧Ｖｔおよびゲート制御電圧Ｖｔａ〜Ｖｔｄを制御することによって、電荷転送経路Ｃｈ１中を移動する信号電荷の転送先を、電荷蓄積部Ｐおよび電荷蓄積部Ｐ１〜Ｐ４の間で選択可能である。
電荷蓄積部Ｐ１〜Ｐ４への信号電荷の転送によれば、画素セル２０Ａごとに、複数の時間窓での検出を一括して実行し得る。ただし、電荷蓄積部Ｐ１〜Ｐ４のうち、互いに隣接する２つの間でのリークが生じる可能性がある。他方、電荷蓄積部Ｐへの信号電荷の転送によれば、検出に使用される電荷蓄積部Ｐの画素セル２０Ａあたりの数が１個であるので、他の画素セル２０Ａとの間で良好に信号電荷を分離し得る。
第２の実施形態によれば、使用する電荷蓄積部を容易に切り替え可能であるので、複数の時間窓での一括した検出および画素セル２０Ａ間における信号電荷の分離のいずれを優先させるかに応じて信号電荷の転送先を柔軟に切り替えることが可能である。なお、信号電荷として、電子に代えて正孔を利用してもよい。相対的に移動度の低い正孔を利用することにより、例えば電荷蓄積部Ｐ１〜Ｐ４に信号電荷を転送する場合、隣接する電荷蓄積部Ｐ１〜Ｐ４間において良好に信号電荷を分離し得る。すなわち、本来転送されるべき電荷蓄積部に隣接する他の電荷蓄積部への信号電荷の混入を抑制し得る。
図１６に示すように、複数の電荷蓄積部（ここでは電荷蓄積部Ｐ１〜Ｐ４）に対応するようにして複数の転送ゲート電極（ここでは転送ゲート電極Ｔｘａ〜Ｔｘｄ）を画素セル内に配置した構成においては、フォトダイオード１２に最も近い電荷蓄積部（ここでは電荷蓄積部Ｐ１）をドレインとして利用することも可能である。例えば、ある時刻以降においてゲート制御電圧Ｖｔａをハイレベルとし、電荷転送経路Ｃｈ１と電荷蓄積部Ｐ１との間のゲートをオープンとすれば、その時刻以降に電荷転送経路Ｃｈ１に流れ込んだ信号電荷は、優先的に電荷蓄積部Ｐ１に転送される。そのため、ゲート制御電圧Ｖｔｂ〜Ｖｔｄをハイレベルとし、電荷転送経路Ｃｈ１と電荷蓄積部Ｐ２〜Ｐ４との間のゲートをオープンとした時刻以降もゲート制御電圧Ｖｔａをハイレベルとしておけば、電荷蓄積部Ｐ２〜Ｐ４への余分な電荷の混入を抑制することが可能である。電荷蓄積部Ｐ１をドレインとして利用する場合、電荷蓄積部Ｐ１における、光の検出前のリセットは不要である。
なお、図１６に例示する構成では、例えば、電荷蓄積部Ｐ２および電荷蓄積部Ｐａは、Ｙ方向に沿って並んでいる。しかしながら、電荷転送経路Ｃｈ１を挟んで対向する２つの電荷蓄積部の配置が、これらの間で整合している必要はない。
（第２の実施形態の変形例）
図１９は、第２の実施形態による撮像装置の第１変形例を模式的に示す。図１９に示す撮像装置２００Ｂは、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セル２０Ｂを含む画素アレイＰＡを有する。ここでは、複数の画素セル２０Ｂのうち、同一行に属する３つの画素セル２０Ｂａ、２０Ｂｂおよび２０Ｂｃが示されている。例えば、画素セル２０Ｂｂにおける、フォトダイオード１２から電荷蓄積部Ｐｂまでの距離Ｌｄｂは、画素セル２０Ｂａにおける、フォトダイオード１２から電荷蓄積部Ｐａまでの距離Ｌｄａのおよそ２倍である。また、画素セル２０Ｂｃにおける、フォトダイオード１２から電荷蓄積部Ｐｃまでの距離Ｌｄｃは、画素セル２０Ｂａにおける、フォトダイオード１２から電荷蓄積部Ｐａまでの距離Ｌｄａのおよそ３倍である。
図２０は、図１９に示す画素セル２０Ｂａを拡大して示す。図２０に示す画素セル２０Ｂａと、図１７を参照して説明した画素セル２０Ａａとの間の主な相違点は、画素セル２０Ｂａが、フォトダイオード１２と制御電極Ｔｃとの間に配置された転送ゲート電極Ｔｆ、および、制御電極Ｔｃとドレイン１４との間に配置された転送ゲート電極Ｔｇを有する点である。なお、画素セル２０Ｂのそれぞれにおける電荷蓄積部Ｐ１〜Ｐ４は、リセット電圧を供給するリセット電圧線との接続を有し得るが、蓄積された信号電荷を読み出すための読み出し線２８ａ〜２８ｄとの接続は有していない。
上述したように、転送ゲート電極Ｔｆには、ゲート制御線２３が接続されている。転送ゲート電極Ｔｆは、ゲート制御線２３に印加されるゲート制御電圧Ｖｆに基づき、フォトダイオード１２からの電荷転送経路Ｃｈ１への信号電荷の転送／非転送を切り替える。他方、転送ゲート電極Ｔｇには、ゲート制御線２７が接続されている。ゲート制御線２７は、例えばゲート制御線２３と同様に垂直走査回路５０（図１参照）に接続され、撮像装置１００の動作時におけるゲート制御線２７の電位は、垂直走査回路５０によって制御される。典型的には、転送ゲート電極Ｔｇは、半導体基板２上の絶縁層１６（図３および図４参照）上に配置される。転送ゲート電極Ｔｇは、電荷転送経路Ｃｈ１の終端からのドレイン１４への信号電荷の転送／非転送を切り替えるゲートの一部を構成する。例えばゲート制御線２７を介して転送ゲート電極Ｔｇに印加されるゲート制御電圧Ｖｇをローレベルとすることにより、電荷転送経路Ｃｈ１からのドレイン１４への信号電荷の転送が停止される。
再び図１９を参照する。この例では、各画素セル１０Ｂの電荷蓄積部Ｐに読み出し線２８が接続される。また、各画素セル１０Ｂは、読み出し線２８に接続された信号検出回路ＳＣを有している。この例では、信号検出回路ＳＣは、増幅トランジスタ４２およびアドレストランジスタ４４を含んでいる。増幅トランジスタ４２およびアドレストランジスタ４４は、典型的には、電界効果トランジスタ（ＦＥＴ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを例示する。
増幅トランジスタ４２のゲートには、読み出し線２８が接続される。撮像装置２００Ｂの動作時、増幅トランジスタ４２のドレインには、典型的には、電源電圧ＶＤＤが供給される。増幅トランジスタ４２は、電荷蓄積部Ｐに蓄積された信号電荷の量に応じた信号を出力する。すなわち、信号検出回路ＳＣは、電荷蓄積部Ｐに転送された電荷を読み出す。
増幅トランジスタ４２のソースと、垂直信号線３６との間に、アドレストランジスタ４４が接続される。垂直信号線３６は、複数の画素セル２０Ｂの列ごとに設けられる。アドレストランジスタ４４のゲートには、アドレス制御線３８が接続される。アドレス制御線３８は、典型的には、複数の画素セル２０Ｂの行ごとに設けられ、垂直走査回路５０に接続される。アドレス制御線３８に印加される電圧Ｖｓ（行選択信号といってもよい）が垂直走査回路５０によって制御されることにより、読み出し対象の行が走査および選択される。選択された行の画素セル２０Ｂから垂直信号線３６に信号電圧が読み出される。
各垂直信号線３６には、電流源を構成する負荷トランジスタ４８が接続される。負荷トランジスタ４８のゲートは、撮像装置２００の動作時に所定のバイアス電圧Ｖｂが印加される電圧線４０に接続されている。負荷トランジスタ４８は、列回路５２（図１参照）の一部であり得る。負荷トランジスタ４８および増幅トランジスタ４２は、ソースフォロア回路を構成する。
画素セル２０Ｂの各々は、電荷蓄積部Ｐのリセットにおける基準電圧Ｖｒｓを供給するリセット電圧線３４にも接続されている。各画素セル２０Ｂの電荷蓄積部Ｐとリセット電圧線３４との間に、リセットトランジスタ４６が接続される。リセットトランジスタ４６のゲートには、リセット信号線３９が接続される。リセット信号線３９は、典型的には、垂直走査回路５０に接続される。リセット信号線３９に印加される電圧Ｖｒ（リセット信号といってもよい）が垂直走査回路５０によって制御されることにより、例えば画素セル２０Ｂの電荷蓄積部Ｐの電位が行単位でリセットされる。なお、図面が複雑となることを避けるために図示が省略されているが、リセットトランジスタ４６は、電荷蓄積部Ｐ１〜Ｐ４にも接続されている。すなわち、電荷蓄積部Ｐのリセットにおいては、リセットトランジスタ４６を介して電荷蓄積部Ｐ１〜Ｐ４にも基準電圧Ｖｒｓが供給される。
（画素セル２０Ｂにおける信号検出動作）
次に、図２１〜図２３を参照しながら、画素セル２０Ｂａにおける信号検出動作の一例を説明する。概略的には、電荷転送経路Ｃｈ１中の信号電荷を電荷蓄積部Ｐ１〜Ｐ４に転送した後に、各電荷蓄積部Ｐ１〜Ｐ４に蓄積された信号電荷を電荷蓄積部Ｐａに順次転送し、電荷蓄積部Ｐａに転送された電荷の読み出しを実行する。
検出に先立ち、まず、各電荷蓄積部ＰａおよびＰ１〜Ｐ４の電荷をリセットする。その後、フォトダイオード１２に対する露光を開始し、所望のタイミングにおいて、転送ゲート電極Ｔｆに印加するゲート制御電圧Ｖｆおよび転送ゲート電極Ｔｇに印加するゲート制御電圧Ｖｇをハイレベルとする。これにより、フォトダイオード１２からのドレイン１４への電荷転送経路Ｃｈ１を介した信号電荷の転送を所望のタイミングで開始する。
フォトダイオード１２からのドレイン１４への信号電荷の転送の開始後、図１８を参照して説明した検出動作と同様にして、電荷転送経路Ｃｈ１からの電荷蓄積部Ｐ１〜Ｐ４への電荷転送経路Ｃｈ４を介した信号電荷の転送を行う（図２１）。電荷転送経路Ｃｈ４を介した信号電荷の転送により、電荷転送経路Ｃｈ１中を移動する信号電荷が、電荷転送経路Ｃｈ１と電荷蓄積部Ｐ１〜Ｐ４のそれぞれとの間のゲートをオープンした時点における移動距離に応じて電荷蓄積部Ｐ１〜Ｐ４に分配される。その後、転送ゲート電極Ｔｘａ〜Ｔｘｄに印加するゲート制御電圧Ｖｔａ〜Ｖｔｄをローレベルとし、電荷蓄積部Ｐ１〜Ｐ４への信号電荷の転送を終了する。
電荷蓄積部Ｐ１〜Ｐ４への信号電荷の転送時、転送ゲート電極Ｔｆに印加するゲート制御電圧Ｖｆおよび転送ゲート電極Ｔｇに印加するゲート制御電圧Ｖｇは、ローレベルである。ゲート制御電圧Ｖｆおよびゲート制御電圧Ｖｇをローレベルとすることにより、フォトダイオード１２と電荷転送経路Ｃｈ１との間、および、電荷転送経路Ｃｈ１とドレイン１４との間のゲートがクローズとされ、電荷転送経路Ｃｈ１への信号電荷のさらなる流入および電荷転送経路Ｃｈ１からの信号電荷の排出は、停止される。
その後、転送ゲート電極Ｔｘａに印加するゲート制御電圧Ｖｔａおよび転送ゲート電極Ｔｘに印加するゲート制御電圧Ｖｔをハイレベルとする。ゲート制御電圧Ｖｔａおよびゲート制御電圧Ｖｔをハイレベルに切り替えることによって、電荷蓄積部Ｐ１と電荷転送経路Ｃｈ１との間のゲート、および、電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間のゲートをオープンとする。これらのゲートがオープンとされることにより、図２２において太い実線の矢印で模式的に示すように、電荷蓄積部Ｐ１と電荷転送経路Ｃｈ１とを結ぶ電荷転送経路Ｃｈ４、および、電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとを結ぶ電荷転送経路Ｃｈ２を介して、電荷蓄積部Ｐ１に蓄積されていた信号電荷が電荷蓄積部Ｐａに転送される。電荷蓄積部Ｐａへの信号電荷の転送後、電荷蓄積部Ｐ１と電荷転送経路Ｃｈ１との間のゲート、および、電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間のゲートをクローズとする。その後、電荷蓄積部Ｐａに転送された信号電荷量に応じた信号を、上述の信号検出回路ＳＣによって読み出す。
次に、リセットトランジスタ４６をオンとして電荷蓄積部Ｐａに転送された電荷をリセットし、リセットトランジスタ４６をオフとする。その後、転送ゲート電極Ｔｘｂに印加するゲート制御電圧Ｖｔｂおよび転送ゲート電極Ｔｘに印加するゲート制御電圧Ｖｔをハイレベルとし、電荷蓄積部Ｐ２に蓄積されていた信号電荷を電荷蓄積部Ｐａに転送する（図２３）。電荷蓄積部Ｐ２と電荷転送経路Ｃｈ１との間のゲート、および、電荷転送経路Ｃｈ１と電荷蓄積部Ｐａとの間のゲートをクローズとした後、信号検出回路ＳＣを介して、電荷蓄積部Ｐａに転送された信号電荷を読み出す。
上述した読み出し動作を、電荷蓄積部Ｐ３および電荷蓄積部Ｐ４に関しても繰り返すことにより、電荷蓄積部Ｐ３に蓄積されていた信号電荷および電荷蓄積部Ｐ４に蓄積されていた信号電荷を信号検出回路ＳＣによって順次読み出すことができる。このように、この例では、電荷転送経路Ｃｈ１中をドレイン１４に向かって移動する信号電荷を、電荷蓄積部Ｐ１〜Ｐ４の配置に応じて電荷蓄積部Ｐ１〜Ｐ４に一旦分配し、その後、電荷蓄積部Ｐ１〜Ｐ４に蓄積された信号電荷を電荷蓄積部Ｐａに順次転送して、転送された信号電荷の読み出しを順次に行う。電荷蓄積部Ｐ１〜Ｐ４に分配された信号電荷の量は、互いに異なる４つの時間窓に対応している。したがって、このような制御によれば、互いに異なる４つの時間窓での検出を高速に行いながら、信号の読み出しを時間的に分離して実行することが可能である。
また、電荷蓄積部Ｐ１〜Ｐ４に分配された信号電荷を電荷蓄積部Ｐａに転送して読み出す構成によれば、電荷蓄積部Ｐ１〜Ｐ４ごとに信号検出回路を設ける必要がなく、画素セルあたりに設けるべき信号検出回路ＳＣの数を１つに削減できる。したがって、電荷蓄積部Ｐ１〜Ｐ４に分配された信号電荷を電荷蓄積部Ｐａに転送して読み出す構成は、画素セルの微細化に有利である。
なお、第１変形例では、電荷転送経路Ｃｈ１に沿った方向における、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セルを必ずしも含まなくてもよい。すなわち、画素アレイＰＡは、例えば、図１９に示す画素セル２０Ｂａと同じ構成の画素セルのみを有していてもよい。
図２４は、第２の実施形態による撮像装置の第２変形例を模式的に示す。図２４に示す撮像装置２００Ｃにおける画素アレイＰＡは、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セル２０Ｃを含む。ここでは、複数の画素セル２０Ｃのうち、同一行に属する３つの画素セル２０Ｃａ、２０Ｃｂおよび２０Ｃｃが示されている。
図２４において最も左側の画素セル２０Ｃａに注目する。図１９に示す画素セル２０Ｂａと、図２４に示す画素セル２０Ｃａとの間の主な相違点は、画素セル２０Ｃａが、読み出し線２８との電気的な接続を有する電荷保持部Ｒａと、電荷保持部Ｒａおよび電荷蓄積部Ｐａの間に配置された転送ゲート電極Ｔｈａを有する点である。なお、画素セル２０Ｃｂ、画素セル２０Ｃｃも、フォトダイオード１２から電荷蓄積部Ｐまでの距離が異なる点を除いて画素セル２０Ｃａと同様の構成を有する。例えば画素セル２０Ｃｂは、電荷保持部Ｒｂおよび転送ゲート電極Ｔｈｂを有する。
図２４に示すように、転送ゲート電極Ｔｈａは、ゲート制御線４１との接続を有する。ゲート制御線４１は、例えば垂直走査回路５０（図１参照）に接続されており、転送ゲート電極Ｔｈａの電位は、ゲート制御線４１を介して垂直走査回路５０から供給される電圧Ｖｈによって制御される。典型的には、転送ゲート電極Ｔｈａは、半導体基板２上の絶縁層１６（図３および図４参照）上に配置される。
電荷保持部Ｒａは、典型的には、半導体基板２に形成された不純物領域（ここではＮ型領域）である。電荷蓄積部Ｐａと電荷保持部Ｒａとの間に転送ゲート電極Ｔｈａを設けることにより、電荷蓄積部Ｐａからの電荷保持部Ｒａへの信号電荷の転送／非転送を切り替えるゲートを形成することができる。つまり、この例において、転送ゲート電極Ｔｈａは、電荷蓄積部Ｐａからの電荷保持部Ｒａへの信号電荷の転送／非転送を切り替えるゲートの一部を構成する。
トランジスタのオンおよびオフ動作に伴って、熱ノイズが発生することが知られている。例えばリセットトランジスタ４６のオフに伴う熱ノイズが大きいと、熱ノイズの混入によって、読み出される信号が劣化するおそれがある。また、電荷蓄積部Ｐａにおける信号電荷の保持期間が長いと、暗電流に起因するノイズが混入するおそれがある。以下に説明するように、画素セル２０Ｃａ内に電荷保持部Ｒａを設けることにより、リセットトランジスタ４６のオフに伴う熱ノイズなどのノイズの影響を抑制することが可能である。
リセットトランジスタ４６のオンおよびオフにより、電荷蓄積部Ｐａのリセットを行った後、転送ゲート電極Ｔｈａに印加する電圧Ｖｈをハイレベルとして、電荷蓄積部Ｐａと電荷保持部Ｒａとの間のゲートをオープンとする。転送ゲート電極Ｔｈａに印加する電圧Ｖｈをローレベルに切り替えた後、信号検出回路ＳＣにより、電荷保持部Ｒａ中の電荷を読み出す。このときに得られる信号のレベルは、リセットトランジスタ４６のオフに伴う熱ノイズの情報を含むリセットレベルである。
その後、上述した信号電荷の読み出し動作と同様に、電荷蓄積部Ｐａへの信号電荷の転送を実行する。例えば、電荷蓄積部Ｐ１に蓄積された信号電荷をまず電荷蓄積部Ｐａに転送する。電荷蓄積部Ｐａへの信号電荷の転送後に電荷蓄積部Ｐａと電荷保持部Ｒａとの間のゲートをオープンとすれば、電荷蓄積部Ｐａに転送された信号電荷が電荷保持部Ｒａに転送される。電荷蓄積部Ｐａと電荷保持部Ｒａとの間のゲートをクローズとしてから、信号検出回路ＳＣにより、電荷保持部Ｒａに転送された信号電荷の読み出しを行う。
このときに得られる信号は、リセットレベルに信号電荷量に応じた電圧レベルが上乗せされたレベルを有する。したがって、この信号レベルと、リセットレベルとの差分をとることにより、リセットに伴う熱ノイズなどのノイズの影響がキャンセルされた、信号電荷量に応じた本来の電圧レベルが得られる。
なお、電荷蓄積部Ｐ１に蓄積された信号電荷を電荷蓄積部Ｐａに転送した後、例えば、電荷蓄積部Ｐ２に蓄積された信号電荷を電荷蓄積部Ｐａにさらに転送してもよい。電荷蓄積部Ｐ１に蓄積された信号電荷および電荷蓄積部Ｐ２に蓄積された信号電荷を電荷蓄積部Ｐａに転送した後、電荷保持部Ｒａへの転送を実行することにより、これらの信号電荷の和に対応した信号レベルが得られる。すなわち、検出における時間窓の幅を事後的に拡大することが可能である。
あるいは、電荷蓄積部Ｐ１〜Ｐ４を用いずに、電荷転送経路Ｃｈ１中を走行する電荷を電荷転送経路Ｃｈ２を介して電荷蓄積部Ｐａに転送する場合、電荷転送経路Ｃｈ１からの電荷蓄積部Ｐａへの信号電荷の転送と、電荷蓄積部Ｐａからの電荷保持部Ｒａへの信号電荷の転送とを含むサイクルを複数回実行してもよい。複数回の転送の実行後に最終的に電荷保持部Ｒａに蓄積された電荷量を読み出すことにより、積算された信号レベルが得られる。したがって、各サイクルにおいて電荷転送経路Ｃｈ２を介して転送される信号電荷量が微小量であっても、十分な大きさの信号レベルを得ることが可能である。
なお、第２変形例では、電荷転送経路Ｃｈ１に沿った方向における、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セルを必ずしも含まなくてもよい。すなわち、画素アレイＰＡは、例えば、図２４に示す画素セル２０Ｃａと同じ構成の画素セルのみを有していてもよい。
図２５は、第２の実施形態による撮像装置の第３変形例を模式的に示す。図２５に示す撮像装置２００Ｄにおける画素アレイＰＡは、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セル２０Ｄを含む。ここでは、複数の画素セル２０Ｄのうち、同一行に属する３つの画素セル２０Ｄａ、２０Ｄｂおよび２０Ｄｃが示されている。
図２５において最も左側の画素セル２０Ｄａに注目する。図２４に示す画素セル２０Ｃａと、図２５に示す画素セル２０Ｄａとの間の主な相違点は、画素セル２０Ｄａでは、読み出し線２８が電荷蓄積部Ｐａに接続されており、読み出し線２８と増幅トランジスタ４２のゲートとの間に転送トランジスタ４７が接続されている点である。また、増幅トランジスタ４２のゲートと転送トランジスタ４７との間のノードに、一端が接地された容量素子４９が接続される。図示するように、転送トランジスタ４７のゲートは、ゲート制御線４１に接続されており、ゲート制御線４１に印加される電圧Ｖｈによって、転送トランジスタ４７のオンおよびオフが制御される。
図２５に示すように、転送ゲート電極Ｔｈａおよび電荷保持部Ｒａの組に代えて、転送トランジスタ４７および容量素子４９の組を用いてもよい。このような構成によっても、第２の変形例と同様の検出動作が可能である。転送トランジスタ４７は、電荷蓄積部Ｐａからの容量素子４９への信号電荷の転送／非転送を切り替えるゲートとしての機能を有し、容量素子４９は、電荷蓄積部Ｐａから転送された信号電荷を一時的に蓄積する機能を有する。
このように、電荷蓄積部Ｐａから転送された信号電荷を一時的に蓄積する要素は、ｐｎ接合によって形成される接合容量に限定されない。容量素子４９の構造としては、ＭＩＭ（Metal-Insulator-Metal）構造、ＭＯＭ（Metal-Oxide-Metal）構造、ＤＭＯＳ（depletion type MOS）などを適用し得る。なお、半導体基板２（図１参照）において、フォトダイオード１２の受光領域側の主面と、制御電極Ｔｃなどの電極、配線などが形成される主面とが、異なっていてもよい。このようないわゆる裏面照射型の構造を採用する場合には、ＭＩＭ構造およびＭＯＭ構造を採用することにより、画素セルにおいて電極、配線などが形成される領域を有効に活用できる。なお、光電変換部１２として有機光電変換膜を用いる場合、半導体基板を覆う層間絶縁層上に光電変換部を配置する、いわゆる積層型の撮像装置と同様の構成を適用可能である。このような構成においては、容量素子４９の構造としてＤＭＯＳ構造を適用することにより、半導体基板２上の領域と、配線層を含む層間絶縁層中の領域とを有効に活用し得る。
なお、第３変形例では、電荷転送経路Ｃｈ１に沿った方向における、フォトダイオード１２から電荷蓄積部Ｐまでの距離Ｌｄが互いに異なる２以上の画素セルを必ずしも含まなくてもよい。すなわち、画素アレイＰＡは、例えば、図２５に示す画素セル２０Ｄａと同じ構成の画素セルのみを有していてもよい。
以上に説明したように、本開示の実施形態では、光電変換部から電荷蓄積部に信号電荷を直接転送して、転送された電荷を読み出すのではなく、光電変換部からドレインに向かって移動する信号電荷を、その移動経路から電荷蓄積部に向けて転送している。したがって、信号電荷の光電変換部からの移動距離に応じた時間分解が可能であり、検出における時間分解能を向上させ得る。
さらに、上述した各実施形態では、画素アレイＰＡが、光電変換部１２およびドレイン１４を結ぶ方向に沿った、光電変換部１２および電荷蓄積部Ｐの間の距離が互いに異なる画素セルを含んでいる。したがって、単一の露光でありながら、異なる時刻を起点とする時間窓での検出を一括して実行することが可能である。例えば、異なる時刻に対応する複数の画像データを１回の撮像で取得することが可能である。
本開示の技術は、上述した実施形態に限定されず、種々の改変が可能である。例えば、フォトダイオード１２として、感度を有する波長域の異なる複数のセンサが基板の厚さ方向に積層された構造を有するダイオード（例えばフォベオン社の提供するFoveon X3（登録商標）など）を使用してもよい。上述の増幅トランジスタ４２、アドレストランジスタ４４、リセットトランジスタ４６、転送トランジスタ４７および負荷トランジスタの各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。
本開示における光電変換部は、フォトダイオードに限定されない。フォトダイオード１２に代えて、半導体基板に積層された光電変換膜も用い得る。光電変換膜は、有機材料またはアモルファスシリコンなどの無機材料から形成され得る。
本開示の撮像素子は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。
２ 半導体基板
１０Ａ〜１０Ｄ、２０Ａ〜２０Ｄ 画素セル
１２ 光電変換部
１４、１５ ドレイン
２３、２６、２６ａ〜２６ｄ、２７、４１ ゲート制御線
２８、２８ａ〜２８ｄ、２９ 読み出し線
３６ 垂直信号線
３８ アドレス制御線
４２ 増幅トランジスタ
４４ アドレストランジスタ
４６ リセットトランジスタ
４７ 転送トランジスタ
４８ 負荷トランジスタ
４９ 容量素子
５０ 垂直走査回路
５２ 列回路
１００、２００、２００Ａ〜２００Ｄ 撮像装置
Ｃｈ１〜Ｃｈ４ 電荷転送経路
Ｌｚ マイクロレンズ
Ｐ、Ｐａ〜Ｐｃ、Ｐｐ、Ｐ１〜Ｐ４ 電荷蓄積部
ＰＡ 画素アレイ
Ｐｂｈ、Ｐｂｋ 画素ブロック
Ｒａ、Ｒｂ 電荷保持部
ＳＣ 信号検出回路
Ｔｃ 制御電極
Ｔｆ、Ｔｇ、Ｔｈａ、Ｔｈｂ 転送ゲート電極
Ｔｘ、Ｔｘａ〜Ｔｘｄ 転送ゲート電極

Claims (15)

  1. 第１画素セルおよび第２画素セルを備え、
    前記第１画素セルは、
    第１電荷を発生する第１光電変換部と、
    前記第１光電変換部に電気的に接続される第１端と、第２端とを有し、前記第１端から前記第２端に向かう第１方向に前記第１電荷を転送する第１電荷転送経路と、
    前記第１電荷転送経路の第１位置から分岐し、前記第１電荷のうちの少なくとも一部を転送する第２電荷転送経路と、
    前記第２電荷転送経路を経由して転送された電荷を蓄積する第１電荷蓄積部と、を含み、
    前記第２画素セルは、
    第２電荷を発生する第２光電変換部と、
    前記第２光電変換部に電気的に接続される第３端と、第４端とを有し、前記第３端から前記第４端に向かう第２方向に前記第２電荷を転送する第３電荷転送経路と、
    前記第３電荷転送経路の第２位置から分岐し、前記第２電荷のうちの少なくとも一部を転送する第４電荷転送経路と、
    前記第４電荷転送経路を経由して転送された電荷を蓄積する第２電荷蓄積部と、を含み、
    前記第１方向に沿った前記第１端から前記第１位置までの距離は、前記第２方向に沿った前記第３端から前記第２位置までの距離と異なる、撮像装置。
  2. 前記第１画素セルは、前記第２電荷転送経路における電荷の転送および遮断を切り替える第１ゲートを含み、
    前記第２画素セルは、前記第４電荷転送経路における電荷の転送および遮断を切り替える第２ゲートを含む、請求項１に記載の撮像装置。
  3. 前記第１ゲートが遮断から転送に切り替わるタイミングと、前記第２ゲートが遮断から転送に切り替わるタイミングとは、同じである、請求項２に記載の撮像装置。
  4. 前記第１ゲートは、前記第２電荷転送経路上に位置する第１ゲート電極を含み、
    前記第２ゲートは、前記第４電荷転送経路上に位置する第２ゲート電極を含み、
    前記第１ゲート電極と前記第２ゲート電極とは電気的に接続されている、請求項２に記載の撮像装置。
  5. 前記第１画素セルは、前記第１光電変換部から前記第１電荷転送経路への電荷の転送および遮断を切り替える第３ゲートを含み、
    前記第２画素セルは、前記第２光電変換部から前記第３電荷転送経路への電荷の転送および遮断を切り替える第４ゲートを含む、請求項１から４のいずれか１項に記載の撮像装置。
  6. 前記第１画素セルは、前記第１電荷転送経路の前記第２端に電気的に接続される第１ドレインを含み、
    前記第２画素セルは、前記第３電荷転送経路の前記第４端に電気的に接続される第２ドレインを含む、請求項１から５のいずれか１項に記載の撮像装置。
  7. 前記第１画素セルは、
    前記第１電荷転送経路の第３位置に電気的に接続される第３ドレインと、
    前記第３位置から前記第３ドレインへの電荷の転送および遮断を切り替える第５ゲートと、を含み
    前記第２画素セルは、
    前記第２電荷転送経路の第４位置に電気的に接続される第４ドレインと、
    前記第４位置から前記第４ドレインへの電荷の転送および遮断を切り替える第６ゲートと、を含み、
    前記第１方向に沿った前記第１端から前記第３位置までの距離は、前記第２方向に沿った前記第３端から前記第４位置までの距離と同じであり、
    前記第１方向に沿った前記第１端から前記第３位置までの距離は、前記第１方向に沿った前記第１端から前記第１位置までの距離よりも小さく、
    前記第２方向に沿った前記第３端から前記第４位置までの距離は、前記第２方向に沿った前記第３端から前記第２位置までの距離よりも小さい、請求項１から６のいずれか１項に記載の撮像装置。
  8. 前記第１画素セルは、前記第１電荷転送経路の前記第２端に電気的に接続され、前記第１電荷転送経路を経由して転送された電荷を蓄積する第３電荷蓄積部を含み、
    前記第２画素セルは、前記第３電荷転送経路の前記第４端に電気的に接続され、前記第３電荷転送経路を経由して転送された電荷を蓄積する第４電荷蓄積部を含む、請求項１から５のいずれか１項に記載の撮像装置。
  9. 前記第１画素セルは、
    前記第１電荷転送経路の第３位置から分岐し、前記第１電荷のうちの少なくとも一部を転送する第５電荷転送経路と、
    前記第５電荷転送経路における電荷の転送および遮断を切り替える第３ゲートと、
    前記第５電荷転送経路を経由して転送された電荷を蓄積する第３電荷蓄積部と、
    前記第１電荷転送経路の第４位置から分岐し、前記第１電荷のうちの少なくとも一部を転送する第６電荷転送経路と、
    前記第６電荷転送経路における電荷の転送および遮断を切り替える第４ゲートと、
    前記第６電荷転送経路を経由して転送された電荷を蓄積する第４電荷蓄積部と、を含み、
    前記第１方向に沿った前記第１端から前記第３位置までの距離は、前記第１方向に沿った前記第１端から前記第４位置までの距離と異なる、請求項１に記載の撮像装置。
  10. 平面視において、前記第１電荷転送経路は、前記第３電荷蓄積部および前記第４電荷蓄積部と、前記第１電荷蓄積部と、の間に位置する、請求項９に記載の撮像装置。
  11. 前記第１画素セルは、
    前記第１光電変換部から前記第１電荷転送経路への前記第１電荷の転送および遮断を切り替える第５ゲートと、
    前記第１電荷転送経路の前記第２端に電気的に接続される第１ドレインと、
    前記第１電荷転送経路と前記第１ドレインとの間に位置し、前記第１電荷転送経路から前記第１ドレインへの電荷の転送および遮断を切り替える第６ゲートと、
    を含む、請求項９または１０に記載の撮像装置。
  12. 前記第１画素セルは、
    前記第１電荷蓄積部に電気的に接続される第５電荷蓄積部と、
    前記第１電荷蓄積部に蓄積された電荷の前記第５電荷蓄積部への転送および遮断を切り替える第７ゲートと、
    前記第５電荷蓄積部に電気的に接続される読み出し回路と、
    を含む、請求項９から１１のいずれか１項に記載の撮像装置。
  13. 前記第１画素セルは、
    前記第１電荷蓄積部に電気的に接続される容量素子と、
    前記第１電荷蓄積部に電気的に接続される読み出し回路と、
    を含む、請求項９から１１のいずれか１項に記載の撮像装置。
  14. 前記第１画素セルを含む複数の第１画素セルと、前記第２画素セルを含む複数の第２画素セルとを備え、
    前記複数の第１画素セルおよび前記複数の第２画素セルは、行方向および列方向に２次元に配置され、
    前記複数の第１画素セルは、前記行方向および前記列方向のうちの一方の方向に沿って配置され、
    前記複数の第２画素セルは、前記行方向および前記列方向のうちの前記一方の方向に沿って配置されている、請求項１から１３のいずれか１項に記載の撮像装置。
  15. 前記第１電荷転送経路は、前記第１端および前記第２端の間にゲートを有しておらず、
    前記第２電荷転送経路は、前記第３端および前記第４端の間にゲートを有しない、請求項１から１４のいずれか１項に記載の撮像装置。
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