JP2017174951A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2017174951A
JP2017174951A JP2016058795A JP2016058795A JP2017174951A JP 2017174951 A JP2017174951 A JP 2017174951A JP 2016058795 A JP2016058795 A JP 2016058795A JP 2016058795 A JP2016058795 A JP 2016058795A JP 2017174951 A JP2017174951 A JP 2017174951A
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
pad
side wall
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016058795A
Other languages
Japanese (ja)
Other versions
JP6653199B2 (en
Inventor
光俊 齊藤
Mitsutoshi Saito
光俊 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2016058795A priority Critical patent/JP6653199B2/en
Publication of JP2017174951A publication Critical patent/JP2017174951A/en
Application granted granted Critical
Publication of JP6653199B2 publication Critical patent/JP6653199B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of improving radiation performance while ensuring reliability.SOLUTION: A semiconductor device comprises: a first lead 21 including a first pad 211 having a pad principal surface 211a and a pad rear face 211 which face opposite to each other in a first direction Z indicating a thickness direction, and a first terminal 212 extending along a second direction X perpendicular to the first direction Z; a semiconductor element 11 which has an element principal surface 111 and an element rear face 112 which face opposite to each other in the first direction Z and is mounted in such a manner that the element rear face 112 faces the pad principal surface 211a; a radiation member 3 including a pair of sidewall parts 31 which erect from the pad principal surface 211a and are arranged away from each other in a third direction Y perpendicular to both of the first direction Z and the second direction X, and a head slab part 32 with both ends in the third direction Y being fastened to the pair of sidewall parts 31, respectively, which has a radiation surface 321 facing the same direction with the pad principal surface 211a; and an encapsulation resin 4 covering the semiconductor element 11.SELECTED DRAWING: Figure 2

Description

本発明は、搭載される半導体素子がパワー半導体(パワーMOSFETおよびIGBTなど)である半導体装置に関する。   The present invention relates to a semiconductor device in which a semiconductor element to be mounted is a power semiconductor (such as a power MOSFET and an IGBT).

パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのパワー半導体の性能には、オン抵抗が小さい低損失、高周波領域での高速スイッチング特性、駆動電圧の上昇に対する高破壊耐圧などが要求されている。   Power semiconductors such as power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have low on-resistance, low loss, high-speed switching characteristics in the high-frequency region, and high breakdown voltage against rising drive voltage. Etc. are required.

こうした要求に対応したパワー半導体は、使用時に多くの熱を発する傾向となる。当該パワー半導体である半導体素子を搭載した半導体装置には、こうした熱によって装置の損傷などが発生するおそれがある。したがって、当該半導体装置の信頼性確保の上で、半導体素子から発生した熱の放出(除去)は重要な課題である。   Power semiconductors that meet these requirements tend to generate a lot of heat when used. In a semiconductor device on which a semiconductor element that is the power semiconductor is mounted, the device may be damaged by such heat. Therefore, in order to ensure the reliability of the semiconductor device, the release (removal) of heat generated from the semiconductor element is an important issue.

そこで、たとえば特許文献1に開示されているように、封止樹脂の上面と下面の双方から、半導体素子に導通する導電部材を露出させた構造の半導体装置が提案されている。当該半導体装置は、封止樹脂の下面から半導体素子を搭載するダイパッド部が露出し、封止樹脂の上面から半導体素子と端子部との導通経路を形成する金属クリップが露出した構成となっている。また、当該金属クリップの端子部との接続部分は、上下から封止樹脂によって挟まれた構成となっている。このような構成をとることによって、当該金属クリップが封止樹脂から露出していても、半導体装置の使用時に当該金属クリップが封止樹脂から脱落するという懸念がなくなり、半導体装置の信頼性が確保される。ただし、半導体装置の厚さ方向において、当該金属クリップの端子部との接続部分が中央に位置し、かつかつ上下ともに封止樹脂で厚く覆われた構成となっているため、当該接続部分での放熱性能が十分に発揮されないという課題がある。   Therefore, for example, as disclosed in Patent Document 1, a semiconductor device having a structure in which a conductive member conducting to a semiconductor element is exposed from both an upper surface and a lower surface of a sealing resin has been proposed. The semiconductor device has a configuration in which a die pad portion on which a semiconductor element is mounted is exposed from the lower surface of the sealing resin, and a metal clip that forms a conduction path between the semiconductor element and the terminal portion is exposed from the upper surface of the sealing resin. . Moreover, the connection part with the terminal part of the said metal clip becomes a structure pinched | interposed by sealing resin from the upper and lower sides. By adopting such a configuration, even if the metal clip is exposed from the sealing resin, there is no concern that the metal clip will fall off the sealing resin when the semiconductor device is used, and the reliability of the semiconductor device is ensured. Is done. However, in the thickness direction of the semiconductor device, since the connection portion with the terminal portion of the metal clip is located in the center and is covered with sealing resin thickly on the upper and lower sides, heat dissipation at the connection portion There is a problem that the performance is not fully exhibited.

特開2015−142077号公報JP 2015-142077 A

本発明は上記事情に鑑み、信頼性を確保しつつ、放熱性能の向上を図ることが可能な半導体装置を提供することをその課題とする。   In view of the above circumstances, an object of the present invention is to provide a semiconductor device capable of improving heat dissipation performance while ensuring reliability.

本発明によって提供される半導体装置は、厚さ方向である第1方向において互いに反対側を向くパッド主面およびパッド裏面を有する第1パッドと、前記第1方向に対して直角である第2方向に沿って延出する第1端子と、を含む第1リードと、前記第1方向において互いに反対側を向く素子主面と素子裏面とを有し、かつ前記素子裏面が前記パッド主面に向かい合って搭載された半導体素子と、前記パッド主面から起立し、かつ前記第1方向および前記第2方向のいずれに対して直角である第3方向に離間して配置された一対の側壁部と、前記第3方向における両端が前記一対の側壁部に固定され、かつ前記パッド主面と同一方向を向く放熱面を有する頂版部と、を含む放熱部材と、前記半導体素子を覆う封止樹脂と、を備えることを特徴としている。   A semiconductor device provided by the present invention includes a first pad having a pad main surface and a pad back surface that are opposite to each other in a first direction that is a thickness direction, and a second direction that is perpendicular to the first direction. A first lead including a first terminal extending along the first direction, an element main surface facing the opposite side in the first direction, and an element back surface, and the element back surface faces the pad main surface And a pair of side wall portions that stand up from the pad main surface and are spaced apart from each other in a third direction perpendicular to either the first direction or the second direction, A heat radiating member including a top plate portion having both ends in the third direction fixed to the pair of side wall portions and a heat radiating surface facing the same direction as the pad main surface; and a sealing resin covering the semiconductor element; Characterized by comprising It is.

本発明の実施の形態において好ましくは、前記パッド裏面および前記放熱面が、ともに前記封止樹脂から露出している。   In the embodiment of the present invention, preferably, the pad back surface and the heat radiating surface are both exposed from the sealing resin.

本発明の実施の形態において好ましくは、前記第3方向における前記頂版部の両端の一部ずつが、前記一対の側壁部に固定されている。   In the embodiment of the present invention, preferably, part of both ends of the top plate portion in the third direction are fixed to the pair of side wall portions.

本発明の実施の形態において好ましくは、前記第3方向における前記頂版部の両端の全部が、前記一対の側壁部に固定されている。   In the embodiment of the present invention, preferably, both ends of the top plate portion in the third direction are all fixed to the pair of side wall portions.

本発明の実施の形態において好ましくは、前記頂版部には、前記第3方向における両端のそれぞれ一部ずつに、前記側壁部に係合する複数の係合爪が形成されている。   Preferably, in the embodiment of the present invention, the top plate portion is formed with a plurality of engaging claws that engage with the side wall portion at each part of both ends in the third direction.

本発明の実施の形態において好ましくは、前記頂版部には、前記第3方向における両端のそれぞれ全部に、前記側壁部に係合する複数の係合爪が形成されている。   Preferably, in the embodiment of the present invention, the top plate portion is formed with a plurality of engaging claws that engage with the side wall portion at each of both ends in the third direction.

本発明の実施の形態において好ましくは、前記複数の係合爪は、いずれも前記封止樹脂に覆われている。   In an embodiment of the present invention, preferably, the plurality of engaging claws are all covered with the sealing resin.

本発明の実施の形態において好ましくは、前記一対の側壁部には、ともに前記第3方向に貫通した側壁貫通孔が形成されている。   In the embodiment of the present invention, preferably, the pair of side wall portions are formed with side wall through holes penetrating in the third direction.

本発明の実施の形態において好ましくは、前記一対の側壁部は、ともに前記第2方向に沿って配置されている。   In the embodiment of the present invention, preferably, the pair of side wall portions are both disposed along the second direction.

本発明の実施の形態において好ましくは、前記第1方向視である平面視において、前記頂版部は、前記半導体素子の全部に重なっている。   Preferably, in the embodiment of the present invention, in the plan view as the first direction, the top plate portion overlaps the entire semiconductor element.

本発明の実施の形態において好ましくは、前記第1リードおよび前記放熱部材は、ともに同一の金属からなる。   In the embodiment of the present invention, preferably, both the first lead and the heat dissipation member are made of the same metal.

本発明の実施の形態において好ましくは、前記封止樹脂は、電気絶縁性を有する熱硬化性の合成樹脂である。   In an embodiment of the present invention, preferably, the sealing resin is a thermosetting synthetic resin having electrical insulation.

本発明の実施の形態において好ましくは、前記封止樹脂は、エポキシ樹脂である。   In an embodiment of the present invention, the sealing resin is preferably an epoxy resin.

本発明の実施の形態において好ましくは、前記封止樹脂は、前記第1方向において互いに反対側を向く樹脂主面および樹脂裏面を有し、前記第1方向において前記封止樹脂には、前記樹脂主面から前記樹脂裏面までに至る本体挿通孔が形成されている。   In an embodiment of the present invention, preferably, the sealing resin has a resin main surface and a resin back surface facing to opposite sides in the first direction, and the sealing resin includes the resin in the first direction. A main body insertion hole extending from the main surface to the resin back surface is formed.

本発明の実施の形態において好ましくは、前記第1方向において、前記第1パッドにはパッド貫通孔が形成され、かつ前記頂版部には頂版貫通孔が形成されている。   In the embodiment of the present invention, preferably, in the first direction, a pad through hole is formed in the first pad, and a top plate through hole is formed in the top plate portion.

本発明の実施の形態において好ましくは、前記第1リードは、前記第1パッドと前記第1端子とにつながる中間連絡部を含み、前記中間連絡部は、前記第1パッドおよび前記第1端子の双方に対して傾斜している。   Preferably, in the embodiment of the present invention, the first lead includes an intermediate connecting portion connected to the first pad and the first terminal, and the intermediate connecting portion includes the first pad and the first terminal. Inclined with respect to both.

本発明の実施の形態において好ましくは、前記第1リードから離間して配置され、かつ前記第2方向に沿って延出する第2リードおよび第3リードを備え、前記第2リードおよび前記第3リードは、ともに前記素子主面に導通し、前記第1方向における第1端子、第2リードおよび第3リードの位置がいずれも等しい。   In an embodiment of the present invention, it is preferable that the second lead and the third lead are provided apart from the first lead and extend along the second direction. Both leads are electrically connected to the element main surface, and the positions of the first terminal, the second lead, and the third lead in the first direction are all equal.

本発明の実施の形態において好ましくは、前記第1端子、前記第2リードおよび前記第3リードは、いずれも前記第3方向に沿って配列され、前記第1端子は、前記第2リードと前記第3リードとの間に位置している。   In an embodiment of the present invention, preferably, the first terminal, the second lead, and the third lead are all arranged along the third direction, and the first terminal is connected to the second lead and the third lead. It is located between the third lead.

本発明の実施の形態において好ましくは、前記第1端子、前記第2リードおよび前記第3リードは、いずれも前記封止樹脂から露出した部分を有し、当該部分を覆って形成された外装めっき層を備える。   In an embodiment of the present invention, preferably, the first terminal, the second lead, and the third lead all have a portion exposed from the sealing resin, and is formed by covering the portion. With layers.

本発明の実施の形態において好ましくは、前記外装めっき層は、Snを主成分とする合金からなる。   In the embodiment of the present invention, preferably, the exterior plating layer is made of an alloy containing Sn as a main component.

本発明の実施の形態において好ましくは、前記第2リードと前記素子主面とを接続する第1ボンディングワイヤと、前記第3リードと前記素子主面とを接続する第2ボンディングワイヤと、を備え、前記第1ボンディングワイヤおよび前記第2ボンディングワイヤは、ともに同一の金属からなる。   In an embodiment of the present invention, preferably, a first bonding wire that connects the second lead and the element main surface, and a second bonding wire that connects the third lead and the element main surface are provided. The first bonding wire and the second bonding wire are both made of the same metal.

本発明の実施の形態において好ましくは、前記第1ボンディングワイヤおよび第2ボンディングワイヤは、ともにAlからなる。   In the embodiment of the present invention, preferably, both the first bonding wire and the second bonding wire are made of Al.

本発明の実施の形態において好ましくは、前記第2ボンディングワイヤの横断面積は、前記第1ボンディングワイヤの横断面積よりも大である。   Preferably, in the embodiment of the present invention, the cross-sectional area of the second bonding wire is larger than the cross-sectional area of the first bonding wire.

本発明の実施の形態において好ましくは、前記パッド主面、前記第2リードおよび前記第3リードのそれぞれ一部ずつに形成された内装めっき層を備える。   In an embodiment of the present invention, preferably, an inner plating layer formed on each part of the pad main surface, the second lead, and the third lead is provided.

本発明の実施の形態において好ましくは、前記内装めっき層は、Agからなる。   In the embodiment of the present invention, preferably, the interior plating layer is made of Ag.

本発明の実施の形態において好ましくは、前記半導体素子は、パワーMOSFETまたはIGBTである。   In an embodiment of the present invention, the semiconductor element is preferably a power MOSFET or an IGBT.

本発明にかかる半導体装置は、半導体素子を搭載する第1パッドのパッド主面から起立し、かつ第3方向に離間して配置された一対の側壁部と、第3方向における両端が一対の側壁部に固定され、かつパッド主面と同一方向を向く放熱面を有する頂版部とを含む放熱部材を備えている。このような構成をとることによって、半導体装置の使用時において半導体素子から発生した熱は、第1パッドのパッド裏面からに加え、一対の側壁部を介して放熱面から外部に放熱される。当該放熱面は、従来の半導体装置よりも面積が広く確保され、かつ全面にわたって放熱性能が発揮される状態となっている。また、頂版部は、第3方向における両端が一対の側壁部に固定されているため、封止樹脂から頂版部の脱落が防止され、半導体装置の信頼性が確保される。したがって、本発明にかかる半導体装置によれば、信頼性を確保しつつ、放熱性能の向上を図ることが可能となる。   A semiconductor device according to the present invention includes a pair of side walls that stand from a pad main surface of a first pad on which a semiconductor element is mounted and are spaced apart in a third direction, and a pair of side walls that are opposite in the third direction. And a heat radiating member including a top plate portion having a heat radiating surface which is fixed to the portion and faces the same direction as the pad main surface. With such a configuration, heat generated from the semiconductor element during use of the semiconductor device is radiated from the heat radiation surface to the outside through the pair of side wall portions in addition to the pad back surface of the first pad. The heat radiation surface has a larger area than a conventional semiconductor device and is in a state in which heat radiation performance is exhibited over the entire surface. Moreover, since both ends of the top plate portion in the third direction are fixed to the pair of side wall portions, the top plate portion is prevented from falling off from the sealing resin, and the reliability of the semiconductor device is ensured. Therefore, according to the semiconductor device of the present invention, it is possible to improve the heat dissipation performance while ensuring reliability.

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。   Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

本発明の第1実施形態にかかる半導体装置の斜視図である。1 is a perspective view of a semiconductor device according to a first embodiment of the present invention. 図1に示す半導体装置について、封止樹脂を省略した平面図である。2 is a plan view of the semiconductor device shown in FIG. 1 in which a sealing resin is omitted. FIG. 図1に示す半導体装置について、封止樹脂および放熱部材の頂版部を省略した平面図である。FIG. 2 is a plan view of the semiconductor device shown in FIG. 1 in which a sealing resin and a top plate portion of a heat dissipation member are omitted. 図1に示す半導体装置の底面図である。FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1. 図1に示す半導体装置について、封止樹脂を省略した右側面図である。FIG. 2 is a right side view of the semiconductor device shown in FIG. 1 with a sealing resin omitted. 図1に示す半導体装置の放熱部材の斜視図(側壁部を省略)である。It is a perspective view (a side wall part is abbreviate | omitted) of the heat radiating member of the semiconductor device shown in FIG. 図2のVII−VII線に沿う断面図である。It is sectional drawing which follows the VII-VII line of FIG. 図1に示す半導体装置の変形例の図7Aに対する断面図である。FIG. 7B is a cross-sectional view of FIG. 7A of a modification of the semiconductor device shown in FIG. 1. 図2のVIII−VIII線に沿う断面図である。It is sectional drawing which follows the VIII-VIII line of FIG. 図2のIX−IX線に沿う断面図である。It is sectional drawing which follows the IX-IX line of FIG. 本発明の第2実施形態にかかる半導体装置の斜視図である。It is a perspective view of the semiconductor device concerning 2nd Embodiment of this invention. 図10に示す半導体装置について、封止樹脂を省略した平面図である。FIG. 11 is a plan view of the semiconductor device shown in FIG. 10 in which a sealing resin is omitted. 図10に示す半導体装置について、封止樹脂および放熱部材の頂版部を省略した平面図である。11 is a plan view of the semiconductor device shown in FIG. 10 in which a sealing resin and a top plate portion of a heat dissipation member are omitted. FIG. 図10に示す半導体装置について、封止樹脂を省略した右側面図である。FIG. 11 is a right side view of the semiconductor device shown in FIG. 10 with a sealing resin omitted. 図10に示す半導体装置の放熱部材の斜視図(側壁部の省略)である。It is a perspective view (omission of a side wall part) of the heat radiating member of the semiconductor device shown in FIG. 図11のXV−XV線に沿う断面図である。It is sectional drawing which follows the XV-XV line | wire of FIG.

本発明の実施形態について、添付図面に基づいて説明する。   Embodiments of the present invention will be described with reference to the accompanying drawings.

〔第1実施形態〕
図1〜図9に基づき、本発明の第1実施形態にかかる半導体装置A10について説明する。説明の便宜上、半導体装置A10の厚さ方向を第1方向Zと、第1方向Zに対して直角である平面図の上下方向を第2方向Xと、第1方向Zおよび第2方向Xに対していずれも直角である平面図の左右方向を第3方向Yとそれぞれ定義する。
[First Embodiment]
A semiconductor device A10 according to the first embodiment of the present invention will be described with reference to FIGS. For convenience of explanation, the thickness direction of the semiconductor device A10 is defined as the first direction Z, the vertical direction of the plan view perpendicular to the first direction Z is defined as the second direction X, the first direction Z, and the second direction X. On the other hand, the left-right direction of the plan view, which is a right angle, is defined as a third direction Y.

これらの図に示す半導体装置A10は、たとえば自動車電装の回路基板に表面実装される形式のものである。本実施形態の半導体装置A10は、半導体素子11、接合層12、第1リード21、第2リード22、第3リード23、放熱部材3、封止樹脂4、外装めっき層51、内装めっき層52、第1ボンディングワイヤ61および第2ボンディングワイヤ62を備える。半導体装置A10の封止樹脂4に覆われた部分は、第1方向Z視である平面視(以下「平面視」という。)の形状が矩形状である。   The semiconductor device A10 shown in these drawings is of a type that is surface-mounted on, for example, a circuit board of automobile electrical equipment. The semiconductor device A10 of this embodiment includes a semiconductor element 11, a bonding layer 12, a first lead 21, a second lead 22, a third lead 23, a heat dissipation member 3, a sealing resin 4, an exterior plating layer 51, and an interior plating layer 52. The first bonding wire 61 and the second bonding wire 62 are provided. The portion of the semiconductor device A10 covered with the sealing resin 4 has a rectangular shape in plan view (hereinafter referred to as “plan view”) as viewed in the first direction Z.

図1は、半導体装置A10の斜視図である。図2および図3は、半導体装置A10の平面図である。図4は、半導体装置A10の底面図である。図5は、半導体装置A10の右側面図である。図6は、放熱部材3の斜視図である。図7Aは、図2のVII−VII線に沿う断面図である。図7Bは、半導体装置A10の変形例である半導体装置A11の図7Aに対する断面図である。図8は、図2のVIII−VIII線に沿う断面図である。図9は、図2のIX−IX線に沿う断面図である。ここで、理解の便宜上、図2、図5および図8は、封止樹脂4を省略した図である。図3は、図2からさらに、放熱部材3の頂版部32を省略した図である。また、図6は、後述する側壁部31を省略している。なお、省略した封止樹脂4および側壁部31は、想像線(二点鎖線)で示している。   FIG. 1 is a perspective view of the semiconductor device A10. 2 and 3 are plan views of the semiconductor device A10. FIG. 4 is a bottom view of the semiconductor device A10. FIG. 5 is a right side view of the semiconductor device A10. FIG. 6 is a perspective view of the heat dissipation member 3. 7A is a cross-sectional view taken along line VII-VII in FIG. FIG. 7B is a cross-sectional view of the semiconductor device A11, which is a modification of the semiconductor device A10, with respect to FIG. 7A. 8 is a cross-sectional view taken along line VIII-VIII in FIG. FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. Here, for convenience of understanding, FIGS. 2, 5 and 8 are views in which the sealing resin 4 is omitted. FIG. 3 is a view in which the top plate portion 32 of the heat radiating member 3 is further omitted from FIG. 2. Moreover, the side wall part 31 mentioned later is abbreviate | omitted in FIG. Note that the omitted sealing resin 4 and side wall 31 are indicated by imaginary lines (two-dot chain lines).

半導体素子11は、半導体装置A10の機能の中枢となる素子である。本実施形態にかかる半導体素子11は、パワーMOSFETまたはIGBTである。半導体素子11は、素子主面111および素子裏面112を有する。   The semiconductor element 11 is an element that becomes the center of the function of the semiconductor device A10. The semiconductor element 11 according to the present embodiment is a power MOSFET or IGBT. The semiconductor element 11 has an element main surface 111 and an element back surface 112.

素子主面111は、図7Aおよび図8に示す半導体素子11の上面である。図3に示すように、素子主面111の一部は、第2電極パッド111aおよび第3電極パッド111bである。半導体素子11がパワーMOSFETである場合、第2電極パッド111aはゲート電極、第3電極パッド111bはソース電極であり、半導体素子11がIGBTである場合、第2電極パッド111aはゲート電極、第3電極パッド111bはエミッタ電極である。第2電極パッド111aの面積は、第3電極パッド111bの面積よりも小とされている。また、第2電極パッド111aに第1ボンディングワイヤ61が接続され、第3電極パッド111bに第2ボンディングワイヤ62が接続されている。   The element main surface 111 is the upper surface of the semiconductor element 11 shown in FIGS. 7A and 8. As shown in FIG. 3, a part of the element main surface 111 is a second electrode pad 111a and a third electrode pad 111b. When the semiconductor element 11 is a power MOSFET, the second electrode pad 111a is a gate electrode, the third electrode pad 111b is a source electrode, and when the semiconductor element 11 is an IGBT, the second electrode pad 111a is a gate electrode, The electrode pad 111b is an emitter electrode. The area of the second electrode pad 111a is smaller than the area of the third electrode pad 111b. The first bonding wire 61 is connected to the second electrode pad 111a, and the second bonding wire 62 is connected to the third electrode pad 111b.

素子裏面112は、図7Aおよび図8に示す半導体素子11の下面である。素子裏面112の主たる部分は、第1電極パッド112aである。半導体素子11がパワーMOSFETである場合、第1電極パッド112aはドレイン電極であり、半導体素子11がIGBTである場合、第1電極パッド112aはコレクタ電極である。素子主面111および素子裏面112は、第1方向Zにおいて互いに反対側を向いている。   The element back surface 112 is the bottom surface of the semiconductor element 11 shown in FIGS. 7A and 8. The main part of the element back surface 112 is the first electrode pad 112a. When the semiconductor element 11 is a power MOSFET, the first electrode pad 112a is a drain electrode, and when the semiconductor element 11 is an IGBT, the first electrode pad 112a is a collector electrode. The element main surface 111 and the element back surface 112 face each other in the first direction Z.

接合層12は、図7Aおよび図8に示すように、半導体素子11と後述する第1リード21の第1パッド211との間に介在し、かつ導電性を有する部材である。接合層12によって、半導体素子11はダイボンディングにより第1パッド211に搭載され、かつ半導体素子11の第1電極パッド112aと第1リード21との導通が確保される。接合層12は、たとえばAgペーストからなる。   As shown in FIGS. 7A and 8, the bonding layer 12 is a member that is interposed between the semiconductor element 11 and a first pad 211 of the first lead 21 described later and has conductivity. By the bonding layer 12, the semiconductor element 11 is mounted on the first pad 211 by die bonding, and conduction between the first electrode pad 112 a of the semiconductor element 11 and the first lead 21 is ensured. The bonding layer 12 is made of, for example, an Ag paste.

第1リード21、第2リード22および第3リード23は、回路基板に接合されることにより半導体装置A10と当該回路基板との導電経路を構成し、かつ導電性を有する部材である。第1リード21、第2リード22および第3リード23は、いずれも同一のリードフレームを由来とした部材であり、本実施形態にかかる前記リードフレームは、Cuを主成分とする合金からなる。   The first lead 21, the second lead 22, and the third lead 23 are members that form a conductive path between the semiconductor device A 10 and the circuit board by being bonded to the circuit board and have conductivity. The first lead 21, the second lead 22, and the third lead 23 are all members derived from the same lead frame, and the lead frame according to the present embodiment is made of an alloy containing Cu as a main component.

第1リード21は、第1パッド211(ダイパッド)、第1端子212および中間連絡部213を含む。第1パッド211は、図7A、図8および図9に示すように、第1方向Zにおいて互いに反対側を向くパッド主面211aおよびパッド裏面211bを有する。パッド主面211aは、図7A、図8および図9に示す第1パッド211の上面である。パッド裏面211bは、図7A、図8および図9に示す第1パッド211の下面である。パッド主面211aおよびパッド裏面211bは、ともに平たんである。図3に示すように、パッド主面211aは、半導体素子11が搭載された面であり、図7Aおよび図8に示すように、素子裏面112がパッド主面211aに向かい合っている。図3に示すように、パッド主面211aには、半導体素子11よりも面積が大である内装めっき層52が形成されている。よって、接合層12は、内装めっき層52と、素子裏面112に形成された第1電極パッド112aとに接している。また、図4に示すように、本実施形態にかかるパッド裏面211bは、全面にわたって封止樹脂4から露出している。この場合において、図7A、図8および図9に示すように、パッド裏面211bは外装めっき層51に覆われている。なお、図7Bに示す半導体装置A10の変形例である半導体装置A11のように、封止樹脂4がパッド裏面211bの全面を薄く覆っていてもよい。さらに、図3および図7Aに示すように、第1パッド211には、パッド主面211aからパッド裏面211bまでに至るパッド貫通孔211cが、半導体素子11から離間して形成されている。   The first lead 21 includes a first pad 211 (die pad), a first terminal 212 and an intermediate connecting portion 213. As shown in FIGS. 7A, 8, and 9, the first pad 211 has a pad main surface 211 a and a pad back surface 211 b that face opposite sides in the first direction Z. The pad main surface 211a is the upper surface of the first pad 211 shown in FIGS. 7A, 8 and 9. The pad back surface 211b is the bottom surface of the first pad 211 shown in FIGS. 7A, 8 and 9. The pad main surface 211a and the pad back surface 211b are both flat. As shown in FIG. 3, the pad main surface 211a is a surface on which the semiconductor element 11 is mounted. As shown in FIGS. 7A and 8, the element back surface 112 faces the pad main surface 211a. As shown in FIG. 3, an inner plating layer 52 having an area larger than that of the semiconductor element 11 is formed on the pad main surface 211 a. Therefore, the bonding layer 12 is in contact with the interior plating layer 52 and the first electrode pad 112 a formed on the element back surface 112. Moreover, as shown in FIG. 4, the pad back surface 211b according to the present embodiment is exposed from the sealing resin 4 over the entire surface. In this case, as shown in FIGS. 7A, 8, and 9, the pad back surface 211 b is covered with the exterior plating layer 51. Note that the sealing resin 4 may thinly cover the entire surface of the pad back surface 211b as in a semiconductor device A11 that is a modification of the semiconductor device A10 illustrated in FIG. 7B. Further, as shown in FIG. 3 and FIG. 7A, the first pad 211 is formed with a pad through hole 211 c extending from the pad main surface 211 a to the pad back surface 211 b so as to be separated from the semiconductor element 11.

第1端子212は、図1〜図3に示すように、第2方向Xに沿って延出し、かつ一部が封止樹脂4から露出した部分である。図7Aに示すように、第1端子212の封止樹脂4から露出した部分は、外装めっき層51に覆われている。第1端子212は、中間連絡部213、第1パッド211および接合層12を介して第1電極パッド112aに導通している。したがって、半導体素子11がパワーMOSFETの場合、第1端子212は半導体装置A10のドレイン端子であり、半導体素子11がIGBTの場合、第1端子212はコレクタ端子である。   As shown in FIGS. 1 to 3, the first terminal 212 is a portion that extends along the second direction X and is partially exposed from the sealing resin 4. As shown in FIG. 7A, the portion exposed from the sealing resin 4 of the first terminal 212 is covered with the exterior plating layer 51. The first terminal 212 is electrically connected to the first electrode pad 112a through the intermediate connecting portion 213, the first pad 211, and the bonding layer 12. Therefore, when the semiconductor element 11 is a power MOSFET, the first terminal 212 is a drain terminal of the semiconductor device A10, and when the semiconductor element 11 is an IGBT, the first terminal 212 is a collector terminal.

中間連絡部213は、図3および図7Aに示すように、第1パッド211と第1端子212とにつながる部分である。図7Aに示すように、第1方向Zにおいて、第1パッド211と第1端子212との位置が異なり、第1パッド211は第1端子212よりも図7Aの下方に位置している。よって、中間連絡部213は、第1パッド211および第1端子212に対して傾斜している。中間連絡部213は、全体にわたって封止樹脂4に覆われている。   The intermediate connecting portion 213 is a portion connected to the first pad 211 and the first terminal 212 as shown in FIGS. 3 and 7A. As shown in FIG. 7A, in the first direction Z, the positions of the first pad 211 and the first terminal 212 are different, and the first pad 211 is located below the first terminal 212 in FIG. 7A. Therefore, the intermediate connection part 213 is inclined with respect to the first pad 211 and the first terminal 212. The intermediate connecting portion 213 is covered with the sealing resin 4 throughout.

第2リード22は、図1〜図3に示すように、第1リード21から離間して配置され、かつ第2方向Xに沿って延出する部材である。第3方向Yにおいて、第2リード22は、第1端子212の片側に位置している。第2リード22は、第2パッド221および第2端子222を含む。第2パッド221は、図2および図3に示すように、第3方向Yの長さが第2端子222よりも長く、かつ全体が封止樹脂4に覆われた部分である。図8に示す第2パッド221の上面には内装めっき層52が形成され、さらには第1ボンディングワイヤ61が接続されている。   As shown in FIGS. 1 to 3, the second lead 22 is a member that is spaced apart from the first lead 21 and extends along the second direction X. In the third direction Y, the second lead 22 is located on one side of the first terminal 212. The second lead 22 includes a second pad 221 and a second terminal 222. As shown in FIGS. 2 and 3, the second pad 221 is a portion whose length in the third direction Y is longer than that of the second terminal 222 and is entirely covered with the sealing resin 4. An interior plating layer 52 is formed on the upper surface of the second pad 221 shown in FIG. 8, and a first bonding wire 61 is further connected.

第2端子222は、図2および図3に示すように、第2パッド221につながる部分である。第2端子222は、第2方向Xに沿って延出し、かつ一部が封止樹脂4から露出している。第2端子222の封止樹脂4から露出した部分は、図7Aに示す第1端子212と同じく外装めっき層51に覆われている。第2端子222は、第2パッド221および第1ボンディングワイヤ61を介して、素子主面111の一部である第2電極パッド111aに導通している。したがって、半導体素子11がパワーMOSFETまたはIGBTの場合、第2端子222は半導体装置A10のゲート端子である。   The second terminal 222 is a portion connected to the second pad 221 as shown in FIGS. 2 and 3. The second terminal 222 extends along the second direction X, and a part thereof is exposed from the sealing resin 4. The part exposed from the sealing resin 4 of the second terminal 222 is covered with the exterior plating layer 51 as in the first terminal 212 shown in FIG. 7A. The second terminal 222 is electrically connected to the second electrode pad 111 a that is a part of the element main surface 111 via the second pad 221 and the first bonding wire 61. Therefore, when the semiconductor element 11 is a power MOSFET or IGBT, the second terminal 222 is a gate terminal of the semiconductor device A10.

第3リード23は、図1〜図3に示すように、第1リード21から離間して配置され、かつ第2方向Xに沿って延出する部材である。第3方向Yにおいて、第3リード23は、第1端子212に対して第2リード22とは反対側に位置している。第3リード23は、第3パッド231および第3端子232を含む。第3パッド231は、図2および図3に示すように、第3方向Yの長さが第3端子232よりも長く、かつ全体が封止樹脂4に覆われた部分である。図8に示す第3パッド231の上面には内装めっき層52が形成され、さらには第2ボンディングワイヤ62が接続されている。   As shown in FIGS. 1 to 3, the third lead 23 is a member that is spaced apart from the first lead 21 and extends along the second direction X. In the third direction Y, the third lead 23 is located on the side opposite to the second lead 22 with respect to the first terminal 212. The third lead 23 includes a third pad 231 and a third terminal 232. As shown in FIGS. 2 and 3, the third pad 231 is a portion whose length in the third direction Y is longer than that of the third terminal 232 and is entirely covered with the sealing resin 4. An interior plating layer 52 is formed on the upper surface of the third pad 231 shown in FIG. 8, and further, a second bonding wire 62 is connected.

第3端子232は、図2および図3に示すように、第3パッド231につながる部分である。第3端子232は、第2方向Xに沿って延出し、かつ一部が封止樹脂4から露出している。第3端子232の封止樹脂4から露出した部分は、図7Aに示す第1端子212と同じく外装めっき層51に覆われている。第3端子232は、第2パッド221および第2ボンディングワイヤ62を介して、素子主面111の一部である第3電極パッド111bに導通している。したがって、半導体素子11がパワーMOSFETの場合、第3端子232は半導体装置A10のソース端子であり、半導体素子11がIGBTの場合、第3端子232はエミッタ端子である。   As shown in FIGS. 2 and 3, the third terminal 232 is a portion connected to the third pad 231. The third terminal 232 extends along the second direction X, and a part thereof is exposed from the sealing resin 4. The portion exposed from the sealing resin 4 of the third terminal 232 is covered with the exterior plating layer 51 as in the first terminal 212 shown in FIG. 7A. The third terminal 232 is electrically connected to the third electrode pad 111 b which is a part of the element main surface 111 via the second pad 221 and the second bonding wire 62. Therefore, when the semiconductor element 11 is a power MOSFET, the third terminal 232 is a source terminal of the semiconductor device A10, and when the semiconductor element 11 is an IGBT, the third terminal 232 is an emitter terminal.

図1〜図3に示すように、第1端子212、第2リード22および第3リード23は、いずれも第3方向Yに沿って配列され、第3方向Yにおいて第1端子212は、第2リード22および第3リード23に挟まれている。また、図1および図8に示すように、第1方向Zにおける第1端子212、第2リード22および第3リード23の位置がいずれも等しい。   As shown in FIGS. 1 to 3, the first terminal 212, the second lead 22, and the third lead 23 are all arranged along the third direction Y. In the third direction Y, the first terminal 212 is It is sandwiched between the two leads 22 and the third lead 23. Further, as shown in FIGS. 1 and 8, the positions of the first terminal 212, the second lead 22, and the third lead 23 in the first direction Z are all equal.

放熱部材3は、図2および図3に示すように、第1パッド211に設けられた部材であり、半導体素子11から発生した熱を半導体装置A10の外部へ放熱する機能を果たす。放熱部材3は、半導体素子11を囲む門形であり、かつ一部が封止樹脂4から露出している。本実施形態においては、放熱部材3は、一対の側壁部31および頂版部32を含む。また、本実施形態にかかる放熱部材3は、第1リード21、第2リード22および第3リード23と同一の金属、すなわちCuを主成分とする合金からなる。   As shown in FIGS. 2 and 3, the heat radiating member 3 is a member provided on the first pad 211 and functions to radiate heat generated from the semiconductor element 11 to the outside of the semiconductor device A10. The heat radiating member 3 has a gate shape surrounding the semiconductor element 11, and a part thereof is exposed from the sealing resin 4. In the present embodiment, the heat dissipation member 3 includes a pair of side wall portions 31 and a top plate portion 32. The heat dissipation member 3 according to the present embodiment is made of the same metal as the first lead 21, the second lead 22, and the third lead 23, that is, an alloy containing Cu as a main component.

一対の側壁部31は、図3および図5に示すように、第1パッド211のパッド主面211aから起立し、かつ第3方向Yに離間して配置された部分である。一対の側壁部31には、ともに第3方向Yに貫通した側壁貫通孔311が形成されている。本実施形態にかかる側壁貫通孔311の第3方向Y視(側面視)における形状は、矩形状である。また、本実施形態にかかる側壁貫通孔311は複数形成され、これらは第2方向Xに沿って配列されている。一対の側壁部31は、溶接接合によってパッド主面211aに配置され、かつ全体にわたって封止樹脂4に覆われている。また、一対の側壁部31は、ともに第2方向Xに沿って配置されている。   As shown in FIGS. 3 and 5, the pair of side wall portions 31 are portions that stand from the pad main surface 211 a of the first pad 211 and are spaced apart in the third direction Y. Side wall through holes 311 are formed in the pair of side wall portions 31 so as to penetrate both in the third direction Y. The shape of the side wall through hole 311 according to the present embodiment in the third direction Y view (side view) is a rectangular shape. In addition, a plurality of side wall through holes 311 according to the present embodiment are formed, and these are arranged along the second direction X. The pair of side wall portions 31 are disposed on the pad main surface 211a by welding and covered with the sealing resin 4 throughout. Further, the pair of side wall portions 31 are both disposed along the second direction X.

頂版部32は、図2、図5および図6に示すように、第3方向Yにおける両端が一対の側壁部31に固定された部分である。本実施形態においては、第3方向Yにおける頂版部32の両端の一部ずつが、一対の側壁部31に固定されている。平面視において、頂版部32は半導体素子11の全部に重なっている。頂版部32は、放熱面321および内面322を有する。放熱面321は、図2および図7A、図8および図9に示すように、パッド主面211aと同一方向を向く面である。本実施形態にかかる放熱面321は、パッド裏面211bと同じく全面にわたって封止樹脂4から露出し、かつ外装めっき層51に覆われている。なお、図7Bに示す半導体装置A10の変形例である半導体装置A11のように、封止樹脂4が放熱面321の全面を薄く覆っていてもよい。内面322は、図7A、図8および図9に示す頂版部32の下面であり、パッド主面211aおよび半導体素子11に向かい合う面である。よって、放熱面321および内面322は、第1方向Zにおいて互いに反対側を向いている。放熱面321および内面322は、ともに平たんである。また、図7Aおよび図9に示すように、内面322は全面にわたって封止樹脂4に接している。   As shown in FIGS. 2, 5, and 6, the top plate portion 32 is a portion in which both ends in the third direction Y are fixed to the pair of side wall portions 31. In the present embodiment, part of both ends of the top plate portion 32 in the third direction Y are fixed to the pair of side wall portions 31. In plan view, the top plate portion 32 overlaps the entire semiconductor element 11. The top plate portion 32 has a heat radiation surface 321 and an inner surface 322. The heat radiating surface 321 is a surface facing the same direction as the pad main surface 211a, as shown in FIGS. The heat radiating surface 321 according to the present embodiment is exposed from the sealing resin 4 over the entire surface in the same manner as the pad back surface 211 b and is covered with the exterior plating layer 51. Note that the sealing resin 4 may thinly cover the entire surface of the heat radiation surface 321 as in a semiconductor device A11 that is a modification of the semiconductor device A10 illustrated in FIG. 7B. The inner surface 322 is a lower surface of the top plate portion 32 shown in FIGS. 7A, 8, and 9, and is a surface facing the pad main surface 211 a and the semiconductor element 11. Therefore, the heat radiating surface 321 and the inner surface 322 face in opposite directions in the first direction Z. Both the heat radiating surface 321 and the inner surface 322 are flat. 7A and 9, the inner surface 322 is in contact with the sealing resin 4 over the entire surface.

図2、図5および図6に示すように、頂版部32の第3方向Yにおける両端には、複数の係合爪323が形成されている。本実施形態においては、複数の係合爪323は、頂版部32の第3方向Yにおける両端のそれぞれ一部ずつに形成されている。複数の係合爪323が図5に示す側壁部31の上端に係合することによって、一対の側壁部31に頂版部32が固定される。側壁部31と複数の係合爪323とは、さらに溶接接合されていてもよい。複数の係合爪323は、いずれも封止樹脂4に覆われている。また、頂版部32には、複数の係合爪323が形成されていない頂版部32の第3方向Yにおける両端からそれぞれ、頂版部32の内側に窪む一対の凹部324が形成されている。さらに、頂版部32には、放熱面321から内面322までに至る頂版貫通孔325が、一対の凹部324に挟まれて形成されている。本実施形態においては、頂版貫通孔325の中心および直径は、パッド貫通孔211cと同一である。   As shown in FIGS. 2, 5, and 6, a plurality of engagement claws 323 are formed at both ends in the third direction Y of the top plate portion 32. In the present embodiment, the plurality of engaging claws 323 are formed on each of both ends of the top plate portion 32 in the third direction Y. The top plate portion 32 is fixed to the pair of side wall portions 31 by the plurality of engaging claws 323 engaging with the upper ends of the side wall portions 31 shown in FIG. The side wall 31 and the plurality of engaging claws 323 may be further welded together. The plurality of engaging claws 323 are all covered with the sealing resin 4. Further, the top plate portion 32 is formed with a pair of recesses 324 that are recessed from the both ends in the third direction Y of the top plate portion 32 where the plurality of engaging claws 323 are not formed, respectively. ing. Furthermore, a top plate through-hole 325 extending from the heat radiation surface 321 to the inner surface 322 is formed in the top plate portion 32 so as to be sandwiched between a pair of recesses 324. In the present embodiment, the center and diameter of the top plate through hole 325 are the same as those of the pad through hole 211c.

封止樹脂4は、第1リード21、第2リード22および第3リード23のそれぞれ一部ずつと、半導体素子11、一対の側壁部31、頂版部32の複数の係合爪323、第1ボンディングワイヤ61および第2ボンディングワイヤ62とを覆う部材である。封止樹脂4は、電気絶縁性を有する熱硬化性の合成樹脂である。本実施形態にかかる当該合成樹脂は、黒色のエポキシ樹脂である。封止樹脂4は、たとえば金型を用いたトランスファ成形により形成される。封止樹脂4は、樹脂主面41、樹脂裏面42、一対の樹脂第1側面43および一対の樹脂第2側面44を有する。   The sealing resin 4 includes a part of each of the first lead 21, the second lead 22, and the third lead 23, the semiconductor element 11, the pair of side wall portions 31, the plurality of engaging claws 323 of the top plate portion 32, It is a member that covers the first bonding wire 61 and the second bonding wire 62. The sealing resin 4 is a thermosetting synthetic resin having electrical insulation. The synthetic resin according to this embodiment is a black epoxy resin. The sealing resin 4 is formed, for example, by transfer molding using a mold. The sealing resin 4 has a resin main surface 41, a resin back surface 42, a pair of resin first side surfaces 43, and a pair of resin second side surfaces 44.

樹脂主面41は、図7Aおよび図9に示す封止樹脂4の上面である。樹脂裏面42は、図7Aおよび図9に示す封止樹脂4の下面である。樹脂主面41および樹脂裏面42は、第1方向Zにおいて互いに反対側を向いている。本実施形態においては、樹脂主面41から放熱面321が、樹脂裏面42からパッド裏面211bが、それぞれ露出している。   The resin main surface 41 is an upper surface of the sealing resin 4 shown in FIGS. 7A and 9. The resin back surface 42 is the bottom surface of the sealing resin 4 shown in FIGS. 7A and 9. The resin main surface 41 and the resin back surface 42 face opposite sides in the first direction Z. In the present embodiment, the heat radiation surface 321 is exposed from the resin main surface 41, and the pad back surface 211 b is exposed from the resin back surface 42.

一対の樹脂第1側面43は、図1、図4および図7Aに示すように、第2方向Xに離間して形成された面である。一対の樹脂第1側面43は、第2方向Xにおいて互いに反対側を向いている。図7Aに示す樹脂第1側面43の上端が樹脂主面41につながり、図7Aに示す樹脂第1側面43の下端が樹脂裏面42につながっている。本実施形態においては、一方の樹脂第1側面43から、第1端子212、第2リード22(第2端子222)および第3リード23(第3端子232)のそれぞれ一部が露出している。   The pair of first resin side surfaces 43 are surfaces that are spaced apart in the second direction X as shown in FIGS. 1, 4, and 7 </ b> A. The pair of resin first side surfaces 43 face opposite sides in the second direction X. The upper end of the resin first side surface 43 shown in FIG. 7A is connected to the resin main surface 41, and the lower end of the resin first side surface 43 shown in FIG. 7A is connected to the resin back surface 42. In the present embodiment, a part of each of the first terminal 212, the second lead 22 (second terminal 222), and the third lead 23 (third terminal 232) is exposed from one resin first side surface 43. .

一対の樹脂第2側面44は、図1、図4および図9に示すように、第3方向Yに離間して形成された面である。一対の樹脂第2側面44は、第3方向Yにおいて互いに反対側を向いている。図1に示す樹脂第2側面44の上端が樹脂主面41につながり、図1に示す樹脂第2側面44の下端が樹脂裏面42につながっている。   The pair of resin second side surfaces 44 are surfaces formed in the third direction Y so as to be separated from each other as shown in FIGS. 1, 4, and 9. The pair of resin second side surfaces 44 face opposite sides in the third direction Y. The upper end of the resin second side surface 44 shown in FIG. 1 is connected to the resin main surface 41, and the lower end of the resin second side surface 44 shown in FIG. 1 is connected to the resin back surface 42.

封止樹脂4には、図1に示す一対の樹脂第2側面44のそれぞれの上部から封止樹脂4の内部に窪む一対の凹部45が形成されている。また、図1、図4、図7Aおよび図9に示すように、第1方向Zにおいて封止樹脂4には、樹脂主面41から樹脂裏面42までに至る本体挿通孔46が形成されている。本実施形態においては、本体挿通孔46の中心は、パッド貫通孔211cおよび頂版貫通孔325の中心と同一である。また、本体挿通孔46の直径は、パッド貫通孔211cおよび頂版貫通孔325の直径よりも小である。したがって、本体挿通孔46の孔壁は、全て封止樹脂4によって形成されている。   In the sealing resin 4, a pair of recesses 45 that are recessed from the upper portions of the pair of second resin side surfaces 44 shown in FIG. 1 into the sealing resin 4 are formed. As shown in FIGS. 1, 4, 7A, and 9, the main body insertion hole 46 extending from the resin main surface 41 to the resin back surface 42 is formed in the sealing resin 4 in the first direction Z. . In the present embodiment, the center of the main body insertion hole 46 is the same as the centers of the pad through hole 211 c and the top plate through hole 325. Further, the diameter of the main body insertion hole 46 is smaller than the diameters of the pad through hole 211 c and the top plate through hole 325. Accordingly, the hole walls of the main body insertion hole 46 are all formed by the sealing resin 4.

外装めっき層51は、図7A、図8および図9に示すように、封止樹脂4から露出したパッド裏面211b、放熱面321、第1端子212、第2リード22(第2端子222)および第3リード23(第3端子232)を覆って形成されている。本実施形態にかかる外装めっき層51は、Snを主成分とする合金からなる。当該合金として具体的には、Sn−Sb系合金またはSn−Ag系合金などの鉛フリーはんだである。外装めっき層51は、電解めっきにより形成される。   As shown in FIGS. 7A, 8 and 9, the exterior plating layer 51 includes a pad back surface 211b exposed from the sealing resin 4, a heat radiation surface 321, a first terminal 212, a second lead 22 (second terminal 222), and It is formed so as to cover the third lead 23 (third terminal 232). The exterior plating layer 51 according to the present embodiment is made of an alloy containing Sn as a main component. Specifically, the alloy is a lead-free solder such as a Sn—Sb alloy or a Sn—Ag alloy. The exterior plating layer 51 is formed by electrolytic plating.

内装めっき層52は、図3に示すパッド主面211aの一部と、第2リード22の一部である図8に示す第2パッド221の上面と、第3リード23の一部である図8に示す第3パッド231の上面とに形成されている。本実施形態にかかる内装めっき層52は、Agからなる。内装めっき層52は、電解めっきにより形成される。   The interior plating layer 52 is a part of the pad main surface 211 a shown in FIG. 3, a top surface of the second pad 221 shown in FIG. 8 that is a part of the second lead 22, and a part of the third lead 23. 8 is formed on the upper surface of the third pad 231 shown in FIG. The interior plating layer 52 according to the present embodiment is made of Ag. The interior plating layer 52 is formed by electrolytic plating.

第1ボンディングワイヤ61は、図3に示すように、第2リード22の第2パッド221と素子主面111の第2電極パッド111aとを接続し、かつ導電性を有する部材である。また、第2ボンディングワイヤ62は、図3に示すように、第3リード23の第3パッド231と素子主面111の第3電極パッド111bとを接続し、かつ導電性を有する部材である。第1ボンディングワイヤ61および第2ボンディングワイヤ62は、ともに同一の金属からなり、本実施形態にかかる当該金属は、Alである。また、本実施形態においては、第2ボンディングワイヤ62の横断面積は、第1ボンディングワイヤ61の横断面積よりも大である。   As shown in FIG. 3, the first bonding wire 61 is a conductive member that connects the second pad 221 of the second lead 22 and the second electrode pad 111 a of the element main surface 111. Further, as shown in FIG. 3, the second bonding wire 62 connects the third pad 231 of the third lead 23 and the third electrode pad 111 b of the element main surface 111 and is a conductive member. Both the first bonding wire 61 and the second bonding wire 62 are made of the same metal, and the metal according to the present embodiment is Al. In the present embodiment, the cross-sectional area of the second bonding wire 62 is larger than the cross-sectional area of the first bonding wire 61.

次に、半導体装置A10の作用効果について説明する。   Next, functions and effects of the semiconductor device A10 will be described.

本実施形態にかかる半導体装置A10は、半導体素子11が搭載される第1パッド211のパッド主面211aから起立し、かつ第3方向Yに離間して配置された一対の側壁部31と、第3方向Yにおける両端が一対の側壁部31に固定され、かつパッド主面211aと同一方向を向く放熱面321を有する頂版部32とを含む放熱部材3を備えている。このような構成をとることによって、半導体装置A10の使用時において半導体素子11から発生した熱は、第1パッド211のパッド裏面211bからに加え、一対の側壁部31を介して放熱面321から外部に放熱される。放熱面321は、従来の半導体装置よりも面積が広く確保され、かつ全面にわたって放熱性能が発揮される状態となっている。また、頂版部32は、第3方向Yにおける両端が一対の側壁部31に固定されているため、封止樹脂4から頂版部32の脱落が防止され、半導体装置A10の信頼性が確保される。したがって、信頼性を確保しつつ、放熱性能の向上を図ることが、半導体装置A10によって可能となる。   The semiconductor device A10 according to the present embodiment includes a pair of side wall portions 31 that are erected from the pad main surface 211a of the first pad 211 on which the semiconductor element 11 is mounted and are spaced apart from each other in the third direction Y. A heat radiating member 3 including a top plate portion 32 having both ends in the three directions Y fixed to the pair of side wall portions 31 and having a heat radiating surface 321 facing the same direction as the pad main surface 211a is provided. By adopting such a configuration, heat generated from the semiconductor element 11 when the semiconductor device A10 is used is not only from the pad back surface 211b of the first pad 211 but also from the heat radiating surface 321 through the pair of side wall portions 31 to the outside. Heat is dissipated. The heat dissipating surface 321 has a larger area than the conventional semiconductor device and is in a state where the heat dissipating performance is exhibited over the entire surface. Further, since both ends of the top plate portion 32 in the third direction Y are fixed to the pair of side wall portions 31, the top plate portion 32 is prevented from falling off from the sealing resin 4, and the reliability of the semiconductor device A10 is ensured. Is done. Therefore, the semiconductor device A10 can improve the heat dissipation performance while ensuring the reliability.

頂版部32の第3方向Yにおける両端のそれぞれ一部ずつに、複数の係合爪323が形成されている。複数の係合爪323が、一対の側壁部31のそれぞれの先端に係合することによって、一対の側壁部31に頂版部32が固定される。このような構成をとることによって、正確な位置に頂版部32を一対の側壁部31に固定することができる。また、複数の係合爪323は、いずれも封止樹脂4に覆われているため、複数の係合爪323は側壁部31と封止樹脂4とに挟まれた構成となっている。このような構成をとることによって、頂版部32が一対の側壁部31により強固に固定されるため、半導体装置A10の信頼性がさらに向上する。   A plurality of engaging claws 323 are formed on each part of both ends in the third direction Y of the top plate portion 32. The top plate portion 32 is fixed to the pair of side wall portions 31 by the plurality of engaging claws 323 engaging with the respective tips of the pair of side wall portions 31. By taking such a configuration, the top plate portion 32 can be fixed to the pair of side wall portions 31 at an accurate position. Since the plurality of engaging claws 323 are all covered with the sealing resin 4, the plurality of engaging claws 323 are sandwiched between the side wall portion 31 and the sealing resin 4. By adopting such a configuration, the top plate portion 32 is firmly fixed by the pair of side wall portions 31, and thus the reliability of the semiconductor device A10 is further improved.

一対の側壁部31には、ともに第3方向Yに貫通した側壁貫通孔311が形成されている。このような構成をとることによって、封止樹脂4の形成過程において、封止樹脂4の内部に充填不良に起因した空隙の発生を抑止することができる。   Side wall through holes 311 are formed in the pair of side wall portions 31 so as to penetrate both in the third direction Y. By adopting such a configuration, it is possible to suppress the generation of voids due to poor filling in the sealing resin 4 in the process of forming the sealing resin 4.

本実施形態においては、パッド裏面211bおよび放熱面321が、ともに封止樹脂4から露出し、第1方向Zにおいて封止樹脂4には、樹脂主面41から樹脂裏面42までに至る本体挿通孔46が形成されている。このような構成をとることによって、本体挿通孔46にねじなどの締結部材を挿通させて、パッド裏面211bおよび放熱面321に電気絶縁シートを介してヒートスプレッダなどの放熱機能を備える部材を取り付けることができるため、さらなる放熱性能の向上を図ることができる。   In the present embodiment, the pad back surface 211b and the heat radiating surface 321 are both exposed from the sealing resin 4, and the main body insertion hole extending from the resin main surface 41 to the resin back surface 42 in the sealing resin 4 in the first direction Z. 46 is formed. By adopting such a configuration, a fastening member such as a screw is inserted into the main body insertion hole 46, and a member having a heat radiation function such as a heat spreader is attached to the pad back surface 211b and the heat radiation surface 321 via an electrical insulating sheet. Therefore, it is possible to further improve the heat dissipation performance.

第1方向Zにおいて、頂版部32は半導体素子11の全部に重なっている。このような構成をとることは、半導体装置A10の使用時に半導体素子11から発生した熱を偏りなく頂版部32から外部に放熱する上で好適である。   In the first direction Z, the top plate portion 32 overlaps the entire semiconductor element 11. Taking such a configuration is suitable for radiating heat generated from the semiconductor element 11 to the outside from the top plate portion 32 evenly when the semiconductor device A10 is used.

外装めっき層51を形成することによって、はんだ接合によって半導体装置A10を回路基板に表面実装させる際に、封止樹脂4から露出した第1端子212、第2リード22および第3リード23のそれぞれの部分に付着するはんだを良好なものにしつつ、はんだ接合に起因した当該部分の侵食を防止することができる。   By forming the exterior plating layer 51, each of the first terminal 212, the second lead 22, and the third lead 23 exposed from the sealing resin 4 when the semiconductor device A10 is surface-mounted on the circuit board by solder bonding. It is possible to prevent erosion of the part due to solder joining while improving the solder attached to the part.

内装めっき層52を形成することによって、パッド主面211aへの半導体素子11のダイボンディング時、第2パッド221への第1ボンディングワイヤ61のワイヤボンディング時、第3パッド231への第2ボンディングワイヤ62へのボンディング時のそれぞれの熱衝撃から、第1パッド211、第2パッド221および第3パッド231を保護することができる。   By forming the interior plating layer 52, the second bonding wire to the third pad 231 at the time of die bonding of the semiconductor element 11 to the pad main surface 211a, the wire bonding of the first bonding wire 61 to the second pad 221, and the like. The first pad 211, the second pad 221, and the third pad 231 can be protected from each thermal shock during bonding to 62.

〔第2実施形態〕
図10〜図15に基づき、本発明の第2実施形態にかかる半導体装置A20について説明する。これらの図において、先述した半導体装置A10と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
[Second Embodiment]
A semiconductor device A20 according to the second embodiment of the present invention will be described with reference to FIGS. In these drawings, the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant description is omitted.

図10は、半導体装置A20の斜視図である。図11および図12は、半導体装置A20の平面図である。図13は、半導体装置A20の右側面図である。図14は、放熱部材3の斜視図であり、側壁部31を省略している。図15は、図11のXV−XV線に沿う断面図である。ここで、理解の便宜上、図11および図13は、封止樹脂4を省略した図である。また、図12は、図11からさらに、放熱部材3の頂版部32を省略した図である。   FIG. 10 is a perspective view of the semiconductor device A20. 11 and 12 are plan views of the semiconductor device A20. FIG. 13 is a right side view of the semiconductor device A20. FIG. 14 is a perspective view of the heat dissipation member 3, and the side wall portion 31 is omitted. 15 is a cross-sectional view taken along line XV-XV in FIG. Here, for convenience of understanding, FIGS. 11 and 13 are views in which the sealing resin 4 is omitted. FIG. 12 is a view in which the top plate portion 32 of the heat radiating member 3 is further omitted from FIG. 11.

本実施形態においては、放熱部材3および封止樹脂4の構成が、先述した半導体装置A10の構成と異なる。図11〜図15に示すように、本実施形態にかかる放熱部材3は、第3方向Yにおける頂版部32の両端の全部が、一対の側壁部31に固定された構成となっている。よって、本実施形態にかかる側壁部31の長さは、半導体装置A10の側壁部31の長さよりも長く設定され、第1パッド211に形成されたパッド貫通孔211cは、一対の側壁部31に挟まれている。また、本実施形態にかかる複数の係合爪323は、頂版部32の第3方向Yにおける両端のそれぞれ全部に形成されている。複数の係合爪323は半導体装置A10と同様に、いずれも封止樹脂4に覆われている。   In the present embodiment, the configurations of the heat dissipation member 3 and the sealing resin 4 are different from the configuration of the semiconductor device A10 described above. As shown in FIGS. 11 to 15, the heat radiating member 3 according to the present embodiment has a configuration in which both ends of the top plate portion 32 in the third direction Y are fixed to a pair of side wall portions 31. Therefore, the length of the side wall portion 31 according to the present embodiment is set to be longer than the length of the side wall portion 31 of the semiconductor device A10, and the pad through hole 211c formed in the first pad 211 is formed in the pair of side wall portions 31. It is sandwiched. Further, the plurality of engaging claws 323 according to the present embodiment are formed on all of both ends in the third direction Y of the top plate portion 32. The plurality of engaging claws 323 are all covered with the sealing resin 4 as in the semiconductor device A10.

図11および図14に示すように、半導体装置A10と異なり、本実施形態にかかる頂版部32には一対の凹部324が形成されていない。また、図10に示すように、半導体装置A10と異なり、本実施形態にかかる封止樹脂4には一対の凹部45が形成されていない。   As shown in FIGS. 11 and 14, unlike the semiconductor device A <b> 10, the pair of recesses 324 are not formed in the top plate portion 32 according to the present embodiment. Further, as shown in FIG. 10, unlike the semiconductor device A10, the pair of recesses 45 are not formed in the sealing resin 4 according to the present embodiment.

次に、半導体装置A20の作用効果について説明する。   Next, functions and effects of the semiconductor device A20 will be described.

本実施形態にかかる半導体装置A20は、半導体装置A10と同様に一対の側壁部31と、第3方向Yにおける両端が一対の側壁部31に固定された頂版部32とを含む放熱部材3を備える構成となっている。したがって、信頼性を確保しつつ、放熱性能の向上を図ることが、半導体装置A20によっても可能となる。   Similar to the semiconductor device A10, the semiconductor device A20 according to the present embodiment includes the heat dissipating member 3 including a pair of side wall portions 31 and a top plate portion 32 having both ends in the third direction Y fixed to the pair of side wall portions 31. It is configured to be equipped. Therefore, the semiconductor device A20 can improve the heat dissipation performance while ensuring the reliability.

本実施形態にかかる放熱部材3は、第3方向Yにおける頂版部32の両端の全部が、一対の側壁部31に固定されているため、側壁部31の長さは半導体装置A10の側壁部31の長さよりも長く設定されている。このような構成をとることによって、半導体装置A20の使用時に半導体素子11から頂版部32に伝熱される熱量が、半導体装置A10よりも多くなる。したがって、半導体装置A20の放熱性能は、半導体装置A10よりもさらに向上する。   In the heat dissipation member 3 according to the present embodiment, since both ends of the top plate portion 32 in the third direction Y are all fixed to the pair of side wall portions 31, the length of the side wall portion 31 is the side wall portion of the semiconductor device A10. It is set longer than the length of 31. By adopting such a configuration, the amount of heat transferred from the semiconductor element 11 to the top plate portion 32 when the semiconductor device A20 is used is larger than that of the semiconductor device A10. Therefore, the heat dissipation performance of the semiconductor device A20 is further improved as compared with the semiconductor device A10.

本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。   The present invention is not limited to the embodiment described above. The specific configuration of each part of the present invention can be changed in various ways.

A10,A11,A20:半導体装置
11:半導体素子(パワーMOSFET・IGBT)
111:素子主面
111a:第2電極パッド
111b:第3電極パッド
112:素子裏面
112a:第1電極パッド
12:接合層
21:第1リード
211:第1パッド
211a:パッド主面
211b:パッド裏面
211c:パッド貫通孔
212:第1端子
213:中間連絡部
22:第2リード
221:第2パッド
222:第2端子
23:第3リード
231:第3パッド
232:第3端子
3:放熱部材
31:側壁部
311:側壁貫通孔
32:頂版部
321:放熱面
322:内面
323:係合爪
324:凹部
325:頂版貫通孔
4:封止樹脂
41:樹脂主面
42:樹脂裏面
43:樹脂第1側面
44:樹脂第2側面
45:凹部
46:本体挿通孔
51:外装めっき層
52:内装めっき層
61:第1ボンディングワイヤ
62:第2ボンディングワイヤ
Z:第1方向
X:第2方向
Y:第3方向
A10, A11, A20: Semiconductor device 11: Semiconductor element (power MOSFET / IGBT)
111: Element main surface 111a: Second electrode pad 111b: Third electrode pad 112: Element back surface 112a: First electrode pad 12: Bonding layer 21: First lead 211: First pad 211a: Pad main surface 211b: Pad back surface 211c: pad through hole 212: first terminal 213: intermediate connecting portion 22: second lead 221: second pad 222: second terminal 23: third lead 231: third pad 232: third terminal 3: heat dissipation member 31 : Side wall part 311: Side wall through hole 32: Top plate part 321: Heat radiation surface 322: Inner surface 323: Engaging claw 324: Recess 325: Top plate through hole 4: Sealing resin 41: Resin main surface 42: Resin back surface 43: Resin first side surface 44: Resin second side surface 45: Recess 46: Body insertion hole 51: Exterior plating layer 52: Interior plating layer 61: First bonding wire 62 Second bonding wires Z: the first direction X: the second direction Y: the third direction

Claims (26)

厚さ方向である第1方向において互いに反対側を向くパッド主面およびパッド裏面を有する第1パッドと、前記第1方向に対して直角である第2方向に沿って延出する第1端子と、を含む第1リードと、
前記第1方向において互いに反対側を向く素子主面と素子裏面とを有し、かつ前記素子裏面が前記パッド主面に向かい合って搭載された半導体素子と、
前記パッド主面から起立し、かつ前記第1方向および前記第2方向のいずれに対して直角である第3方向に離間して配置された一対の側壁部と、前記第3方向における両端が前記一対の側壁部に固定され、かつ前記パッド主面と同一方向を向く放熱面を有する頂版部と、を含む放熱部材と、
前記半導体素子を覆う封止樹脂と、を備えることを特徴とする、半導体装置。
A first pad having a pad main surface and a pad back surface facing opposite to each other in a first direction which is a thickness direction; a first terminal extending along a second direction perpendicular to the first direction; A first lead including
A semiconductor element having an element main surface and an element back surface facing opposite to each other in the first direction, and the element back surface facing the pad main surface;
A pair of side wall portions standing from the pad main surface and spaced apart in a third direction perpendicular to either the first direction or the second direction, and both ends in the third direction are A top plate portion fixed to a pair of side wall portions and having a heat radiating surface facing the same direction as the pad main surface, and a heat radiating member,
A semiconductor device comprising: a sealing resin that covers the semiconductor element.
前記パッド裏面および前記放熱面が、ともに前記封止樹脂から露出している、請求項1に記載の半導体装置。   The semiconductor device according to claim 1, wherein both the pad back surface and the heat dissipation surface are exposed from the sealing resin. 前記第3方向における前記頂版部の両端の一部ずつが、前記一対の側壁部に固定されている、請求項1または2に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a part of each of both ends of the top plate portion in the third direction is fixed to the pair of side wall portions. 前記第3方向における前記頂版部の両端の全部が、前記一対の側壁部に固定されている、請求項1または2に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein both ends of the top plate portion in the third direction are fixed to the pair of side wall portions. 前記頂版部には、前記第3方向における両端のそれぞれ一部ずつに、前記側壁部に係合する複数の係合爪が形成されている、請求項3に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the top plate portion is formed with a plurality of engaging claws that engage with the side wall portion at a part of each of both ends in the third direction. 前記頂版部には、前記第3方向における両端のそれぞれ全部に、前記側壁部に係合する複数の係合爪が形成されている、請求項4に記載の半導体装置。   The semiconductor device according to claim 4, wherein a plurality of engaging claws that engage with the side wall portion are formed on each of both ends in the third direction in the top plate portion. 前記複数の係合爪は、いずれも前記封止樹脂に覆われている、請求項5または6に記載の半導体装置。   The semiconductor device according to claim 5, wherein each of the plurality of engaging claws is covered with the sealing resin. 前記一対の側壁部には、ともに前記第3方向に貫通した側壁貫通孔が形成されている、請求項1ないし7のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein side wall through holes penetrating in the third direction are formed in the pair of side wall portions. 前記一対の側壁部は、ともに前記第2方向に沿って配置されている、請求項1ないし8のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein both of the pair of side wall portions are disposed along the second direction. 前記第1方向視である平面視において、前記頂版部は、前記半導体素子の全部に重なっている、請求項1ないし9のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the top plate portion overlaps all of the semiconductor elements in a plan view as the first direction view. 前記第1リードおよび前記放熱部材は、ともに同一の金属からなる、請求項1ないし10のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein both the first lead and the heat dissipation member are made of the same metal. 前記封止樹脂は、電気絶縁性を有する熱硬化性の合成樹脂である、請求項1ないし11のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the sealing resin is a thermosetting synthetic resin having electrical insulation. 前記封止樹脂は、エポキシ樹脂である、請求項12に記載の半導体装置。   The semiconductor device according to claim 12, wherein the sealing resin is an epoxy resin. 前記封止樹脂は、前記第1方向において互いに反対側を向く樹脂主面および樹脂裏面を有し、前記第1方向において前記封止樹脂には、前記樹脂主面から前記樹脂裏面までに至る本体挿通孔が形成されている、請求項12または13に記載の半導体装置。   The sealing resin has a resin main surface and a resin back surface facing opposite sides in the first direction, and the sealing resin in the first direction includes a main body extending from the resin main surface to the resin back surface. The semiconductor device according to claim 12 or 13, wherein an insertion hole is formed. 前記第1方向において、前記第1パッドにはパッド貫通孔が形成され、かつ前記頂版部には頂版貫通孔が形成されている、請求項14に記載の半導体装置。   The semiconductor device according to claim 14, wherein a pad through hole is formed in the first pad and a top plate through hole is formed in the top plate portion in the first direction. 前記第1リードは、前記第1パッドと前記第1端子とにつながる中間連絡部を含み、前記中間連絡部は、前記第1パッドおよび前記第1端子の双方に対して傾斜している、請求項1ないし15のいずれかに記載の半導体装置。   The first lead includes an intermediate connecting portion connected to the first pad and the first terminal, and the intermediate connecting portion is inclined with respect to both the first pad and the first terminal. Item 16. A semiconductor device according to any one of Items 1 to 15. 前記第1リードから離間して配置され、かつ前記第2方向に沿って延出する第2リードおよび第3リードを備え、前記第2リードおよび前記第3リードは、ともに前記素子主面に導通し、前記第1方向における第1端子、第2リードおよび第3リードの位置がいずれも等しい、請求項16に記載の半導体装置。   The second lead and the third lead are disposed apart from the first lead and extend along the second direction, and both the second lead and the third lead are electrically connected to the element main surface. The semiconductor device according to claim 16, wherein the positions of the first terminal, the second lead, and the third lead in the first direction are all equal. 前記第1端子、前記第2リードおよび前記第3リードは、いずれも前記第3方向に沿って配列され、前記第3方向において前記第1端子は、前記第2リードと前記第3リードとの間に位置している、請求項17に記載の半導体装置。   The first terminal, the second lead, and the third lead are all arranged along the third direction, and in the third direction, the first terminal is connected between the second lead and the third lead. The semiconductor device according to claim 17, which is located in between. 前記第1端子、前記第2リードおよび前記第3リードは、いずれも前記封止樹脂から露出した部分を有し、当該部分を覆って形成された外装めっき層を備える、請求項17または18に記載の半導体装置。   The first terminal, the second lead, and the third lead all have a portion exposed from the sealing resin, and include an exterior plating layer formed to cover the portion. The semiconductor device described. 前記外装めっき層は、Snを主成分とする合金からなる、請求項19に記載の半導体装置。   The semiconductor device according to claim 19, wherein the exterior plating layer is made of an alloy containing Sn as a main component. 前記第2リードと前記素子主面とを接続する第1ボンディングワイヤと、前記第3リードと前記素子主面とを接続する第2ボンディングワイヤと、を備え、前記第1ボンディングワイヤおよび前記第2ボンディングワイヤは、ともに同一の金属からなる、請求項17ないし20のいずれかに記載の半導体装置。   A first bonding wire that connects the second lead and the element main surface; and a second bonding wire that connects the third lead and the element main surface; and the first bonding wire and the second bonding wire. 21. The semiconductor device according to claim 17, wherein both bonding wires are made of the same metal. 前記第1ボンディングワイヤおよび第2ボンディングワイヤは、ともにAlからなる、請求項21に記載の半導体装置。   The semiconductor device according to claim 21, wherein both the first bonding wire and the second bonding wire are made of Al. 前記第2ボンディングワイヤの横断面積は、前記第1ボンディングワイヤの横断面積よりも大である、請求項21または22に記載の半導体装置。   23. The semiconductor device according to claim 21, wherein a cross-sectional area of the second bonding wire is larger than a cross-sectional area of the first bonding wire. 前記パッド主面、前記第2リードおよび前記第3リードのそれぞれ一部ずつに形成された内装めっき層を備える、請求項21ないし23のいずれかに記載の半導体装置。   24. The semiconductor device according to claim 21, further comprising an interior plating layer formed on each part of the pad main surface, the second lead, and the third lead. 前記内装めっき層は、Agからなる、請求項24に記載の半導体装置。   The semiconductor device according to claim 24, wherein the interior plating layer is made of Ag. 前記半導体素子は、パワーMOSFETまたはIGBTである、請求項17ないし25のいずれかに記載の半導体装置。   The semiconductor device according to claim 17, wherein the semiconductor element is a power MOSFET or an IGBT.
JP2016058795A 2016-03-23 2016-03-23 Semiconductor device Active JP6653199B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016058795A JP6653199B2 (en) 2016-03-23 2016-03-23 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016058795A JP6653199B2 (en) 2016-03-23 2016-03-23 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2017174951A true JP2017174951A (en) 2017-09-28
JP6653199B2 JP6653199B2 (en) 2020-02-26

Family

ID=59973167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016058795A Active JP6653199B2 (en) 2016-03-23 2016-03-23 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6653199B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020235410A1 (en) * 2019-05-20 2020-11-26 ローム株式会社 Semiconductor device
JP2021061331A (en) * 2019-10-08 2021-04-15 ローム株式会社 Semiconductor device
WO2023026388A1 (en) * 2021-08-25 2023-03-02 株式会社オートネットワーク技術研究所 Vehicle-mounted semiconductor switch device
WO2023026389A1 (en) * 2021-08-25 2023-03-02 株式会社オートネットワーク技術研究所 On-vehicle semiconductor switch device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335789A (en) * 1994-06-15 1995-12-22 Mitsubishi Electric Corp Package
JP2001144229A (en) * 1999-11-17 2001-05-25 Nec Corp Plastic molding type semiconductor device
JP2006032773A (en) * 2004-07-20 2006-02-02 Denso Corp Semiconductor device
JP2010034348A (en) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd Semiconductor device and semiconductor module
JP2012009726A (en) * 2010-06-28 2012-01-12 Fujitsu Semiconductor Ltd Semiconductor device
WO2015170738A1 (en) * 2014-05-08 2015-11-12 ローム株式会社 Method for manufacturing wire bonding structure, wire bonding structure, and electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335789A (en) * 1994-06-15 1995-12-22 Mitsubishi Electric Corp Package
JP2001144229A (en) * 1999-11-17 2001-05-25 Nec Corp Plastic molding type semiconductor device
JP2006032773A (en) * 2004-07-20 2006-02-02 Denso Corp Semiconductor device
JP2010034348A (en) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd Semiconductor device and semiconductor module
JP2012009726A (en) * 2010-06-28 2012-01-12 Fujitsu Semiconductor Ltd Semiconductor device
WO2015170738A1 (en) * 2014-05-08 2015-11-12 ローム株式会社 Method for manufacturing wire bonding structure, wire bonding structure, and electronic device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020235410A1 (en) * 2019-05-20 2020-11-26 ローム株式会社 Semiconductor device
JP7485662B2 (en) 2019-05-20 2024-05-16 ローム株式会社 Semiconductor Device
US11990392B2 (en) 2019-05-20 2024-05-21 Rohm Co., Ltd. Semiconductor device
JP2021061331A (en) * 2019-10-08 2021-04-15 ローム株式会社 Semiconductor device
JP7385414B2 (en) 2019-10-08 2023-11-22 ローム株式会社 semiconductor equipment
WO2023026388A1 (en) * 2021-08-25 2023-03-02 株式会社オートネットワーク技術研究所 Vehicle-mounted semiconductor switch device
WO2023026389A1 (en) * 2021-08-25 2023-03-02 株式会社オートネットワーク技術研究所 On-vehicle semiconductor switch device

Also Published As

Publication number Publication date
JP6653199B2 (en) 2020-02-26

Similar Documents

Publication Publication Date Title
JP4613077B2 (en) Semiconductor device, electrode member, and method for manufacturing electrode member
US8884426B2 (en) Semiconductor device including cooler
US9362192B2 (en) Semiconductor device comprising heat dissipating connector
JP5678884B2 (en) Power converter
JP6653199B2 (en) Semiconductor device
JP4491244B2 (en) Power semiconductor device
US20180279484A1 (en) Semiconductor device
US11315850B2 (en) Semiconductor device
JP7379886B2 (en) semiconductor equipment
US11996344B2 (en) Semiconductor device
JP2005116702A (en) Power semiconductor module
JP5869285B2 (en) Semiconductor device
WO2016203743A1 (en) Semiconductor device
JP5857468B2 (en) Semiconductor device
JP5619232B2 (en) Semiconductor device and method for manufacturing electrode member
JP2017050441A (en) Semiconductor device
JP5429413B2 (en) Semiconductor device
JP2006310609A (en) Semiconductor device
JP5177174B2 (en) Semiconductor device
JP5125530B2 (en) Power converter
JP7147186B2 (en) semiconductor equipment
JP5485833B2 (en) Semiconductor device, electrode member, and method for manufacturing electrode member
JP4861200B2 (en) Power module
WO2024128062A1 (en) Semiconductor device
US11337306B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200127

R150 Certificate of patent or registration of utility model

Ref document number: 6653199

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250