JP2017174951A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 161
- 229920005989 resin Polymers 0.000 claims abstract description 116
- 239000011347 resin Substances 0.000 claims abstract description 116
- 238000007789 sealing Methods 0.000 claims description 75
- 238000007747 plating Methods 0.000 claims description 28
- 210000000078 claw Anatomy 0.000 claims description 20
- 230000017525 heat dissipation Effects 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 12
- 238000003780 insertion Methods 0.000 claims description 9
- 230000037431 insertion Effects 0.000 claims description 9
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 229920003002 synthetic resin Polymers 0.000 claims description 4
- 239000000057 synthetic resin Substances 0.000 claims description 4
- 238000010292 electrical insulation Methods 0.000 claims description 3
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 229920001187 thermosetting polymer Polymers 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000005855 radiation Effects 0.000 abstract description 14
- 238000005538 encapsulation Methods 0.000 abstract 1
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020935 Sn-Sb Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 229910008757 Sn—Sb Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- WABPQHHGFIMREM-RNFDNDRNSA-N lead-211 Chemical compound [211Pb] WABPQHHGFIMREM-RNFDNDRNSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Abstract
Description
本発明は、搭載される半導体素子がパワー半導体(パワーMOSFETおよびIGBTなど)である半導体装置に関する。 The present invention relates to a semiconductor device in which a semiconductor element to be mounted is a power semiconductor (such as a power MOSFET and an IGBT).
パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのパワー半導体の性能には、オン抵抗が小さい低損失、高周波領域での高速スイッチング特性、駆動電圧の上昇に対する高破壊耐圧などが要求されている。 Power semiconductors such as power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have low on-resistance, low loss, high-speed switching characteristics in the high-frequency region, and high breakdown voltage against rising drive voltage. Etc. are required.
こうした要求に対応したパワー半導体は、使用時に多くの熱を発する傾向となる。当該パワー半導体である半導体素子を搭載した半導体装置には、こうした熱によって装置の損傷などが発生するおそれがある。したがって、当該半導体装置の信頼性確保の上で、半導体素子から発生した熱の放出(除去)は重要な課題である。 Power semiconductors that meet these requirements tend to generate a lot of heat when used. In a semiconductor device on which a semiconductor element that is the power semiconductor is mounted, the device may be damaged by such heat. Therefore, in order to ensure the reliability of the semiconductor device, the release (removal) of heat generated from the semiconductor element is an important issue.
そこで、たとえば特許文献1に開示されているように、封止樹脂の上面と下面の双方から、半導体素子に導通する導電部材を露出させた構造の半導体装置が提案されている。当該半導体装置は、封止樹脂の下面から半導体素子を搭載するダイパッド部が露出し、封止樹脂の上面から半導体素子と端子部との導通経路を形成する金属クリップが露出した構成となっている。また、当該金属クリップの端子部との接続部分は、上下から封止樹脂によって挟まれた構成となっている。このような構成をとることによって、当該金属クリップが封止樹脂から露出していても、半導体装置の使用時に当該金属クリップが封止樹脂から脱落するという懸念がなくなり、半導体装置の信頼性が確保される。ただし、半導体装置の厚さ方向において、当該金属クリップの端子部との接続部分が中央に位置し、かつかつ上下ともに封止樹脂で厚く覆われた構成となっているため、当該接続部分での放熱性能が十分に発揮されないという課題がある。 Therefore, for example, as disclosed in Patent Document 1, a semiconductor device having a structure in which a conductive member conducting to a semiconductor element is exposed from both an upper surface and a lower surface of a sealing resin has been proposed. The semiconductor device has a configuration in which a die pad portion on which a semiconductor element is mounted is exposed from the lower surface of the sealing resin, and a metal clip that forms a conduction path between the semiconductor element and the terminal portion is exposed from the upper surface of the sealing resin. . Moreover, the connection part with the terminal part of the said metal clip becomes a structure pinched | interposed by sealing resin from the upper and lower sides. By adopting such a configuration, even if the metal clip is exposed from the sealing resin, there is no concern that the metal clip will fall off the sealing resin when the semiconductor device is used, and the reliability of the semiconductor device is ensured. Is done. However, in the thickness direction of the semiconductor device, since the connection portion with the terminal portion of the metal clip is located in the center and is covered with sealing resin thickly on the upper and lower sides, heat dissipation at the connection portion There is a problem that the performance is not fully exhibited.
本発明は上記事情に鑑み、信頼性を確保しつつ、放熱性能の向上を図ることが可能な半導体装置を提供することをその課題とする。 In view of the above circumstances, an object of the present invention is to provide a semiconductor device capable of improving heat dissipation performance while ensuring reliability.
本発明によって提供される半導体装置は、厚さ方向である第1方向において互いに反対側を向くパッド主面およびパッド裏面を有する第1パッドと、前記第1方向に対して直角である第2方向に沿って延出する第1端子と、を含む第1リードと、前記第1方向において互いに反対側を向く素子主面と素子裏面とを有し、かつ前記素子裏面が前記パッド主面に向かい合って搭載された半導体素子と、前記パッド主面から起立し、かつ前記第1方向および前記第2方向のいずれに対して直角である第3方向に離間して配置された一対の側壁部と、前記第3方向における両端が前記一対の側壁部に固定され、かつ前記パッド主面と同一方向を向く放熱面を有する頂版部と、を含む放熱部材と、前記半導体素子を覆う封止樹脂と、を備えることを特徴としている。 A semiconductor device provided by the present invention includes a first pad having a pad main surface and a pad back surface that are opposite to each other in a first direction that is a thickness direction, and a second direction that is perpendicular to the first direction. A first lead including a first terminal extending along the first direction, an element main surface facing the opposite side in the first direction, and an element back surface, and the element back surface faces the pad main surface And a pair of side wall portions that stand up from the pad main surface and are spaced apart from each other in a third direction perpendicular to either the first direction or the second direction, A heat radiating member including a top plate portion having both ends in the third direction fixed to the pair of side wall portions and a heat radiating surface facing the same direction as the pad main surface; and a sealing resin covering the semiconductor element; Characterized by comprising It is.
本発明の実施の形態において好ましくは、前記パッド裏面および前記放熱面が、ともに前記封止樹脂から露出している。 In the embodiment of the present invention, preferably, the pad back surface and the heat radiating surface are both exposed from the sealing resin.
本発明の実施の形態において好ましくは、前記第3方向における前記頂版部の両端の一部ずつが、前記一対の側壁部に固定されている。 In the embodiment of the present invention, preferably, part of both ends of the top plate portion in the third direction are fixed to the pair of side wall portions.
本発明の実施の形態において好ましくは、前記第3方向における前記頂版部の両端の全部が、前記一対の側壁部に固定されている。 In the embodiment of the present invention, preferably, both ends of the top plate portion in the third direction are all fixed to the pair of side wall portions.
本発明の実施の形態において好ましくは、前記頂版部には、前記第3方向における両端のそれぞれ一部ずつに、前記側壁部に係合する複数の係合爪が形成されている。 Preferably, in the embodiment of the present invention, the top plate portion is formed with a plurality of engaging claws that engage with the side wall portion at each part of both ends in the third direction.
本発明の実施の形態において好ましくは、前記頂版部には、前記第3方向における両端のそれぞれ全部に、前記側壁部に係合する複数の係合爪が形成されている。 Preferably, in the embodiment of the present invention, the top plate portion is formed with a plurality of engaging claws that engage with the side wall portion at each of both ends in the third direction.
本発明の実施の形態において好ましくは、前記複数の係合爪は、いずれも前記封止樹脂に覆われている。 In an embodiment of the present invention, preferably, the plurality of engaging claws are all covered with the sealing resin.
本発明の実施の形態において好ましくは、前記一対の側壁部には、ともに前記第3方向に貫通した側壁貫通孔が形成されている。 In the embodiment of the present invention, preferably, the pair of side wall portions are formed with side wall through holes penetrating in the third direction.
本発明の実施の形態において好ましくは、前記一対の側壁部は、ともに前記第2方向に沿って配置されている。 In the embodiment of the present invention, preferably, the pair of side wall portions are both disposed along the second direction.
本発明の実施の形態において好ましくは、前記第1方向視である平面視において、前記頂版部は、前記半導体素子の全部に重なっている。 Preferably, in the embodiment of the present invention, in the plan view as the first direction, the top plate portion overlaps the entire semiconductor element.
本発明の実施の形態において好ましくは、前記第1リードおよび前記放熱部材は、ともに同一の金属からなる。 In the embodiment of the present invention, preferably, both the first lead and the heat dissipation member are made of the same metal.
本発明の実施の形態において好ましくは、前記封止樹脂は、電気絶縁性を有する熱硬化性の合成樹脂である。 In an embodiment of the present invention, preferably, the sealing resin is a thermosetting synthetic resin having electrical insulation.
本発明の実施の形態において好ましくは、前記封止樹脂は、エポキシ樹脂である。 In an embodiment of the present invention, the sealing resin is preferably an epoxy resin.
本発明の実施の形態において好ましくは、前記封止樹脂は、前記第1方向において互いに反対側を向く樹脂主面および樹脂裏面を有し、前記第1方向において前記封止樹脂には、前記樹脂主面から前記樹脂裏面までに至る本体挿通孔が形成されている。 In an embodiment of the present invention, preferably, the sealing resin has a resin main surface and a resin back surface facing to opposite sides in the first direction, and the sealing resin includes the resin in the first direction. A main body insertion hole extending from the main surface to the resin back surface is formed.
本発明の実施の形態において好ましくは、前記第1方向において、前記第1パッドにはパッド貫通孔が形成され、かつ前記頂版部には頂版貫通孔が形成されている。 In the embodiment of the present invention, preferably, in the first direction, a pad through hole is formed in the first pad, and a top plate through hole is formed in the top plate portion.
本発明の実施の形態において好ましくは、前記第1リードは、前記第1パッドと前記第1端子とにつながる中間連絡部を含み、前記中間連絡部は、前記第1パッドおよび前記第1端子の双方に対して傾斜している。 Preferably, in the embodiment of the present invention, the first lead includes an intermediate connecting portion connected to the first pad and the first terminal, and the intermediate connecting portion includes the first pad and the first terminal. Inclined with respect to both.
本発明の実施の形態において好ましくは、前記第1リードから離間して配置され、かつ前記第2方向に沿って延出する第2リードおよび第3リードを備え、前記第2リードおよび前記第3リードは、ともに前記素子主面に導通し、前記第1方向における第1端子、第2リードおよび第3リードの位置がいずれも等しい。 In an embodiment of the present invention, it is preferable that the second lead and the third lead are provided apart from the first lead and extend along the second direction. Both leads are electrically connected to the element main surface, and the positions of the first terminal, the second lead, and the third lead in the first direction are all equal.
本発明の実施の形態において好ましくは、前記第1端子、前記第2リードおよび前記第3リードは、いずれも前記第3方向に沿って配列され、前記第1端子は、前記第2リードと前記第3リードとの間に位置している。 In an embodiment of the present invention, preferably, the first terminal, the second lead, and the third lead are all arranged along the third direction, and the first terminal is connected to the second lead and the third lead. It is located between the third lead.
本発明の実施の形態において好ましくは、前記第1端子、前記第2リードおよび前記第3リードは、いずれも前記封止樹脂から露出した部分を有し、当該部分を覆って形成された外装めっき層を備える。 In an embodiment of the present invention, preferably, the first terminal, the second lead, and the third lead all have a portion exposed from the sealing resin, and is formed by covering the portion. With layers.
本発明の実施の形態において好ましくは、前記外装めっき層は、Snを主成分とする合金からなる。 In the embodiment of the present invention, preferably, the exterior plating layer is made of an alloy containing Sn as a main component.
本発明の実施の形態において好ましくは、前記第2リードと前記素子主面とを接続する第1ボンディングワイヤと、前記第3リードと前記素子主面とを接続する第2ボンディングワイヤと、を備え、前記第1ボンディングワイヤおよび前記第2ボンディングワイヤは、ともに同一の金属からなる。 In an embodiment of the present invention, preferably, a first bonding wire that connects the second lead and the element main surface, and a second bonding wire that connects the third lead and the element main surface are provided. The first bonding wire and the second bonding wire are both made of the same metal.
本発明の実施の形態において好ましくは、前記第1ボンディングワイヤおよび第2ボンディングワイヤは、ともにAlからなる。 In the embodiment of the present invention, preferably, both the first bonding wire and the second bonding wire are made of Al.
本発明の実施の形態において好ましくは、前記第2ボンディングワイヤの横断面積は、前記第1ボンディングワイヤの横断面積よりも大である。 Preferably, in the embodiment of the present invention, the cross-sectional area of the second bonding wire is larger than the cross-sectional area of the first bonding wire.
本発明の実施の形態において好ましくは、前記パッド主面、前記第2リードおよび前記第3リードのそれぞれ一部ずつに形成された内装めっき層を備える。 In an embodiment of the present invention, preferably, an inner plating layer formed on each part of the pad main surface, the second lead, and the third lead is provided.
本発明の実施の形態において好ましくは、前記内装めっき層は、Agからなる。 In the embodiment of the present invention, preferably, the interior plating layer is made of Ag.
本発明の実施の形態において好ましくは、前記半導体素子は、パワーMOSFETまたはIGBTである。 In an embodiment of the present invention, the semiconductor element is preferably a power MOSFET or an IGBT.
本発明にかかる半導体装置は、半導体素子を搭載する第1パッドのパッド主面から起立し、かつ第3方向に離間して配置された一対の側壁部と、第3方向における両端が一対の側壁部に固定され、かつパッド主面と同一方向を向く放熱面を有する頂版部とを含む放熱部材を備えている。このような構成をとることによって、半導体装置の使用時において半導体素子から発生した熱は、第1パッドのパッド裏面からに加え、一対の側壁部を介して放熱面から外部に放熱される。当該放熱面は、従来の半導体装置よりも面積が広く確保され、かつ全面にわたって放熱性能が発揮される状態となっている。また、頂版部は、第3方向における両端が一対の側壁部に固定されているため、封止樹脂から頂版部の脱落が防止され、半導体装置の信頼性が確保される。したがって、本発明にかかる半導体装置によれば、信頼性を確保しつつ、放熱性能の向上を図ることが可能となる。 A semiconductor device according to the present invention includes a pair of side walls that stand from a pad main surface of a first pad on which a semiconductor element is mounted and are spaced apart in a third direction, and a pair of side walls that are opposite in the third direction. And a heat radiating member including a top plate portion having a heat radiating surface which is fixed to the portion and faces the same direction as the pad main surface. With such a configuration, heat generated from the semiconductor element during use of the semiconductor device is radiated from the heat radiation surface to the outside through the pair of side wall portions in addition to the pad back surface of the first pad. The heat radiation surface has a larger area than a conventional semiconductor device and is in a state in which heat radiation performance is exhibited over the entire surface. Moreover, since both ends of the top plate portion in the third direction are fixed to the pair of side wall portions, the top plate portion is prevented from falling off from the sealing resin, and the reliability of the semiconductor device is ensured. Therefore, according to the semiconductor device of the present invention, it is possible to improve the heat dissipation performance while ensuring reliability.
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.
本発明の実施形態について、添付図面に基づいて説明する。 Embodiments of the present invention will be described with reference to the accompanying drawings.
〔第1実施形態〕
図1〜図9に基づき、本発明の第1実施形態にかかる半導体装置A10について説明する。説明の便宜上、半導体装置A10の厚さ方向を第1方向Zと、第1方向Zに対して直角である平面図の上下方向を第2方向Xと、第1方向Zおよび第2方向Xに対していずれも直角である平面図の左右方向を第3方向Yとそれぞれ定義する。
[First Embodiment]
A semiconductor device A10 according to the first embodiment of the present invention will be described with reference to FIGS. For convenience of explanation, the thickness direction of the semiconductor device A10 is defined as the first direction Z, the vertical direction of the plan view perpendicular to the first direction Z is defined as the second direction X, the first direction Z, and the second direction X. On the other hand, the left-right direction of the plan view, which is a right angle, is defined as a third direction Y.
これらの図に示す半導体装置A10は、たとえば自動車電装の回路基板に表面実装される形式のものである。本実施形態の半導体装置A10は、半導体素子11、接合層12、第1リード21、第2リード22、第3リード23、放熱部材3、封止樹脂4、外装めっき層51、内装めっき層52、第1ボンディングワイヤ61および第2ボンディングワイヤ62を備える。半導体装置A10の封止樹脂4に覆われた部分は、第1方向Z視である平面視(以下「平面視」という。)の形状が矩形状である。
The semiconductor device A10 shown in these drawings is of a type that is surface-mounted on, for example, a circuit board of automobile electrical equipment. The semiconductor device A10 of this embodiment includes a
図1は、半導体装置A10の斜視図である。図2および図3は、半導体装置A10の平面図である。図4は、半導体装置A10の底面図である。図5は、半導体装置A10の右側面図である。図6は、放熱部材3の斜視図である。図7Aは、図2のVII−VII線に沿う断面図である。図7Bは、半導体装置A10の変形例である半導体装置A11の図7Aに対する断面図である。図8は、図2のVIII−VIII線に沿う断面図である。図9は、図2のIX−IX線に沿う断面図である。ここで、理解の便宜上、図2、図5および図8は、封止樹脂4を省略した図である。図3は、図2からさらに、放熱部材3の頂版部32を省略した図である。また、図6は、後述する側壁部31を省略している。なお、省略した封止樹脂4および側壁部31は、想像線(二点鎖線)で示している。
FIG. 1 is a perspective view of the semiconductor device A10. 2 and 3 are plan views of the semiconductor device A10. FIG. 4 is a bottom view of the semiconductor device A10. FIG. 5 is a right side view of the semiconductor device A10. FIG. 6 is a perspective view of the
半導体素子11は、半導体装置A10の機能の中枢となる素子である。本実施形態にかかる半導体素子11は、パワーMOSFETまたはIGBTである。半導体素子11は、素子主面111および素子裏面112を有する。
The
素子主面111は、図7Aおよび図8に示す半導体素子11の上面である。図3に示すように、素子主面111の一部は、第2電極パッド111aおよび第3電極パッド111bである。半導体素子11がパワーMOSFETである場合、第2電極パッド111aはゲート電極、第3電極パッド111bはソース電極であり、半導体素子11がIGBTである場合、第2電極パッド111aはゲート電極、第3電極パッド111bはエミッタ電極である。第2電極パッド111aの面積は、第3電極パッド111bの面積よりも小とされている。また、第2電極パッド111aに第1ボンディングワイヤ61が接続され、第3電極パッド111bに第2ボンディングワイヤ62が接続されている。
The element
素子裏面112は、図7Aおよび図8に示す半導体素子11の下面である。素子裏面112の主たる部分は、第1電極パッド112aである。半導体素子11がパワーMOSFETである場合、第1電極パッド112aはドレイン電極であり、半導体素子11がIGBTである場合、第1電極パッド112aはコレクタ電極である。素子主面111および素子裏面112は、第1方向Zにおいて互いに反対側を向いている。
The element back
接合層12は、図7Aおよび図8に示すように、半導体素子11と後述する第1リード21の第1パッド211との間に介在し、かつ導電性を有する部材である。接合層12によって、半導体素子11はダイボンディングにより第1パッド211に搭載され、かつ半導体素子11の第1電極パッド112aと第1リード21との導通が確保される。接合層12は、たとえばAgペーストからなる。
As shown in FIGS. 7A and 8, the
第1リード21、第2リード22および第3リード23は、回路基板に接合されることにより半導体装置A10と当該回路基板との導電経路を構成し、かつ導電性を有する部材である。第1リード21、第2リード22および第3リード23は、いずれも同一のリードフレームを由来とした部材であり、本実施形態にかかる前記リードフレームは、Cuを主成分とする合金からなる。
The
第1リード21は、第1パッド211(ダイパッド)、第1端子212および中間連絡部213を含む。第1パッド211は、図7A、図8および図9に示すように、第1方向Zにおいて互いに反対側を向くパッド主面211aおよびパッド裏面211bを有する。パッド主面211aは、図7A、図8および図9に示す第1パッド211の上面である。パッド裏面211bは、図7A、図8および図9に示す第1パッド211の下面である。パッド主面211aおよびパッド裏面211bは、ともに平たんである。図3に示すように、パッド主面211aは、半導体素子11が搭載された面であり、図7Aおよび図8に示すように、素子裏面112がパッド主面211aに向かい合っている。図3に示すように、パッド主面211aには、半導体素子11よりも面積が大である内装めっき層52が形成されている。よって、接合層12は、内装めっき層52と、素子裏面112に形成された第1電極パッド112aとに接している。また、図4に示すように、本実施形態にかかるパッド裏面211bは、全面にわたって封止樹脂4から露出している。この場合において、図7A、図8および図9に示すように、パッド裏面211bは外装めっき層51に覆われている。なお、図7Bに示す半導体装置A10の変形例である半導体装置A11のように、封止樹脂4がパッド裏面211bの全面を薄く覆っていてもよい。さらに、図3および図7Aに示すように、第1パッド211には、パッド主面211aからパッド裏面211bまでに至るパッド貫通孔211cが、半導体素子11から離間して形成されている。
The
第1端子212は、図1〜図3に示すように、第2方向Xに沿って延出し、かつ一部が封止樹脂4から露出した部分である。図7Aに示すように、第1端子212の封止樹脂4から露出した部分は、外装めっき層51に覆われている。第1端子212は、中間連絡部213、第1パッド211および接合層12を介して第1電極パッド112aに導通している。したがって、半導体素子11がパワーMOSFETの場合、第1端子212は半導体装置A10のドレイン端子であり、半導体素子11がIGBTの場合、第1端子212はコレクタ端子である。
As shown in FIGS. 1 to 3, the
中間連絡部213は、図3および図7Aに示すように、第1パッド211と第1端子212とにつながる部分である。図7Aに示すように、第1方向Zにおいて、第1パッド211と第1端子212との位置が異なり、第1パッド211は第1端子212よりも図7Aの下方に位置している。よって、中間連絡部213は、第1パッド211および第1端子212に対して傾斜している。中間連絡部213は、全体にわたって封止樹脂4に覆われている。
The intermediate connecting
第2リード22は、図1〜図3に示すように、第1リード21から離間して配置され、かつ第2方向Xに沿って延出する部材である。第3方向Yにおいて、第2リード22は、第1端子212の片側に位置している。第2リード22は、第2パッド221および第2端子222を含む。第2パッド221は、図2および図3に示すように、第3方向Yの長さが第2端子222よりも長く、かつ全体が封止樹脂4に覆われた部分である。図8に示す第2パッド221の上面には内装めっき層52が形成され、さらには第1ボンディングワイヤ61が接続されている。
As shown in FIGS. 1 to 3, the
第2端子222は、図2および図3に示すように、第2パッド221につながる部分である。第2端子222は、第2方向Xに沿って延出し、かつ一部が封止樹脂4から露出している。第2端子222の封止樹脂4から露出した部分は、図7Aに示す第1端子212と同じく外装めっき層51に覆われている。第2端子222は、第2パッド221および第1ボンディングワイヤ61を介して、素子主面111の一部である第2電極パッド111aに導通している。したがって、半導体素子11がパワーMOSFETまたはIGBTの場合、第2端子222は半導体装置A10のゲート端子である。
The
第3リード23は、図1〜図3に示すように、第1リード21から離間して配置され、かつ第2方向Xに沿って延出する部材である。第3方向Yにおいて、第3リード23は、第1端子212に対して第2リード22とは反対側に位置している。第3リード23は、第3パッド231および第3端子232を含む。第3パッド231は、図2および図3に示すように、第3方向Yの長さが第3端子232よりも長く、かつ全体が封止樹脂4に覆われた部分である。図8に示す第3パッド231の上面には内装めっき層52が形成され、さらには第2ボンディングワイヤ62が接続されている。
As shown in FIGS. 1 to 3, the
第3端子232は、図2および図3に示すように、第3パッド231につながる部分である。第3端子232は、第2方向Xに沿って延出し、かつ一部が封止樹脂4から露出している。第3端子232の封止樹脂4から露出した部分は、図7Aに示す第1端子212と同じく外装めっき層51に覆われている。第3端子232は、第2パッド221および第2ボンディングワイヤ62を介して、素子主面111の一部である第3電極パッド111bに導通している。したがって、半導体素子11がパワーMOSFETの場合、第3端子232は半導体装置A10のソース端子であり、半導体素子11がIGBTの場合、第3端子232はエミッタ端子である。
As shown in FIGS. 2 and 3, the
図1〜図3に示すように、第1端子212、第2リード22および第3リード23は、いずれも第3方向Yに沿って配列され、第3方向Yにおいて第1端子212は、第2リード22および第3リード23に挟まれている。また、図1および図8に示すように、第1方向Zにおける第1端子212、第2リード22および第3リード23の位置がいずれも等しい。
As shown in FIGS. 1 to 3, the
放熱部材3は、図2および図3に示すように、第1パッド211に設けられた部材であり、半導体素子11から発生した熱を半導体装置A10の外部へ放熱する機能を果たす。放熱部材3は、半導体素子11を囲む門形であり、かつ一部が封止樹脂4から露出している。本実施形態においては、放熱部材3は、一対の側壁部31および頂版部32を含む。また、本実施形態にかかる放熱部材3は、第1リード21、第2リード22および第3リード23と同一の金属、すなわちCuを主成分とする合金からなる。
As shown in FIGS. 2 and 3, the
一対の側壁部31は、図3および図5に示すように、第1パッド211のパッド主面211aから起立し、かつ第3方向Yに離間して配置された部分である。一対の側壁部31には、ともに第3方向Yに貫通した側壁貫通孔311が形成されている。本実施形態にかかる側壁貫通孔311の第3方向Y視(側面視)における形状は、矩形状である。また、本実施形態にかかる側壁貫通孔311は複数形成され、これらは第2方向Xに沿って配列されている。一対の側壁部31は、溶接接合によってパッド主面211aに配置され、かつ全体にわたって封止樹脂4に覆われている。また、一対の側壁部31は、ともに第2方向Xに沿って配置されている。
As shown in FIGS. 3 and 5, the pair of
頂版部32は、図2、図5および図6に示すように、第3方向Yにおける両端が一対の側壁部31に固定された部分である。本実施形態においては、第3方向Yにおける頂版部32の両端の一部ずつが、一対の側壁部31に固定されている。平面視において、頂版部32は半導体素子11の全部に重なっている。頂版部32は、放熱面321および内面322を有する。放熱面321は、図2および図7A、図8および図9に示すように、パッド主面211aと同一方向を向く面である。本実施形態にかかる放熱面321は、パッド裏面211bと同じく全面にわたって封止樹脂4から露出し、かつ外装めっき層51に覆われている。なお、図7Bに示す半導体装置A10の変形例である半導体装置A11のように、封止樹脂4が放熱面321の全面を薄く覆っていてもよい。内面322は、図7A、図8および図9に示す頂版部32の下面であり、パッド主面211aおよび半導体素子11に向かい合う面である。よって、放熱面321および内面322は、第1方向Zにおいて互いに反対側を向いている。放熱面321および内面322は、ともに平たんである。また、図7Aおよび図9に示すように、内面322は全面にわたって封止樹脂4に接している。
As shown in FIGS. 2, 5, and 6, the
図2、図5および図6に示すように、頂版部32の第3方向Yにおける両端には、複数の係合爪323が形成されている。本実施形態においては、複数の係合爪323は、頂版部32の第3方向Yにおける両端のそれぞれ一部ずつに形成されている。複数の係合爪323が図5に示す側壁部31の上端に係合することによって、一対の側壁部31に頂版部32が固定される。側壁部31と複数の係合爪323とは、さらに溶接接合されていてもよい。複数の係合爪323は、いずれも封止樹脂4に覆われている。また、頂版部32には、複数の係合爪323が形成されていない頂版部32の第3方向Yにおける両端からそれぞれ、頂版部32の内側に窪む一対の凹部324が形成されている。さらに、頂版部32には、放熱面321から内面322までに至る頂版貫通孔325が、一対の凹部324に挟まれて形成されている。本実施形態においては、頂版貫通孔325の中心および直径は、パッド貫通孔211cと同一である。
As shown in FIGS. 2, 5, and 6, a plurality of
封止樹脂4は、第1リード21、第2リード22および第3リード23のそれぞれ一部ずつと、半導体素子11、一対の側壁部31、頂版部32の複数の係合爪323、第1ボンディングワイヤ61および第2ボンディングワイヤ62とを覆う部材である。封止樹脂4は、電気絶縁性を有する熱硬化性の合成樹脂である。本実施形態にかかる当該合成樹脂は、黒色のエポキシ樹脂である。封止樹脂4は、たとえば金型を用いたトランスファ成形により形成される。封止樹脂4は、樹脂主面41、樹脂裏面42、一対の樹脂第1側面43および一対の樹脂第2側面44を有する。
The sealing
樹脂主面41は、図7Aおよび図9に示す封止樹脂4の上面である。樹脂裏面42は、図7Aおよび図9に示す封止樹脂4の下面である。樹脂主面41および樹脂裏面42は、第1方向Zにおいて互いに反対側を向いている。本実施形態においては、樹脂主面41から放熱面321が、樹脂裏面42からパッド裏面211bが、それぞれ露出している。
The resin
一対の樹脂第1側面43は、図1、図4および図7Aに示すように、第2方向Xに離間して形成された面である。一対の樹脂第1側面43は、第2方向Xにおいて互いに反対側を向いている。図7Aに示す樹脂第1側面43の上端が樹脂主面41につながり、図7Aに示す樹脂第1側面43の下端が樹脂裏面42につながっている。本実施形態においては、一方の樹脂第1側面43から、第1端子212、第2リード22(第2端子222)および第3リード23(第3端子232)のそれぞれ一部が露出している。
The pair of first resin side surfaces 43 are surfaces that are spaced apart in the second direction X as shown in FIGS. 1, 4, and 7 </ b> A. The pair of resin first side surfaces 43 face opposite sides in the second direction X. The upper end of the resin
一対の樹脂第2側面44は、図1、図4および図9に示すように、第3方向Yに離間して形成された面である。一対の樹脂第2側面44は、第3方向Yにおいて互いに反対側を向いている。図1に示す樹脂第2側面44の上端が樹脂主面41につながり、図1に示す樹脂第2側面44の下端が樹脂裏面42につながっている。
The pair of resin second side surfaces 44 are surfaces formed in the third direction Y so as to be separated from each other as shown in FIGS. 1, 4, and 9. The pair of resin second side surfaces 44 face opposite sides in the third direction Y. The upper end of the resin
封止樹脂4には、図1に示す一対の樹脂第2側面44のそれぞれの上部から封止樹脂4の内部に窪む一対の凹部45が形成されている。また、図1、図4、図7Aおよび図9に示すように、第1方向Zにおいて封止樹脂4には、樹脂主面41から樹脂裏面42までに至る本体挿通孔46が形成されている。本実施形態においては、本体挿通孔46の中心は、パッド貫通孔211cおよび頂版貫通孔325の中心と同一である。また、本体挿通孔46の直径は、パッド貫通孔211cおよび頂版貫通孔325の直径よりも小である。したがって、本体挿通孔46の孔壁は、全て封止樹脂4によって形成されている。
In the sealing
外装めっき層51は、図7A、図8および図9に示すように、封止樹脂4から露出したパッド裏面211b、放熱面321、第1端子212、第2リード22(第2端子222)および第3リード23(第3端子232)を覆って形成されている。本実施形態にかかる外装めっき層51は、Snを主成分とする合金からなる。当該合金として具体的には、Sn−Sb系合金またはSn−Ag系合金などの鉛フリーはんだである。外装めっき層51は、電解めっきにより形成される。
As shown in FIGS. 7A, 8 and 9, the
内装めっき層52は、図3に示すパッド主面211aの一部と、第2リード22の一部である図8に示す第2パッド221の上面と、第3リード23の一部である図8に示す第3パッド231の上面とに形成されている。本実施形態にかかる内装めっき層52は、Agからなる。内装めっき層52は、電解めっきにより形成される。
The
第1ボンディングワイヤ61は、図3に示すように、第2リード22の第2パッド221と素子主面111の第2電極パッド111aとを接続し、かつ導電性を有する部材である。また、第2ボンディングワイヤ62は、図3に示すように、第3リード23の第3パッド231と素子主面111の第3電極パッド111bとを接続し、かつ導電性を有する部材である。第1ボンディングワイヤ61および第2ボンディングワイヤ62は、ともに同一の金属からなり、本実施形態にかかる当該金属は、Alである。また、本実施形態においては、第2ボンディングワイヤ62の横断面積は、第1ボンディングワイヤ61の横断面積よりも大である。
As shown in FIG. 3, the
次に、半導体装置A10の作用効果について説明する。 Next, functions and effects of the semiconductor device A10 will be described.
本実施形態にかかる半導体装置A10は、半導体素子11が搭載される第1パッド211のパッド主面211aから起立し、かつ第3方向Yに離間して配置された一対の側壁部31と、第3方向Yにおける両端が一対の側壁部31に固定され、かつパッド主面211aと同一方向を向く放熱面321を有する頂版部32とを含む放熱部材3を備えている。このような構成をとることによって、半導体装置A10の使用時において半導体素子11から発生した熱は、第1パッド211のパッド裏面211bからに加え、一対の側壁部31を介して放熱面321から外部に放熱される。放熱面321は、従来の半導体装置よりも面積が広く確保され、かつ全面にわたって放熱性能が発揮される状態となっている。また、頂版部32は、第3方向Yにおける両端が一対の側壁部31に固定されているため、封止樹脂4から頂版部32の脱落が防止され、半導体装置A10の信頼性が確保される。したがって、信頼性を確保しつつ、放熱性能の向上を図ることが、半導体装置A10によって可能となる。
The semiconductor device A10 according to the present embodiment includes a pair of
頂版部32の第3方向Yにおける両端のそれぞれ一部ずつに、複数の係合爪323が形成されている。複数の係合爪323が、一対の側壁部31のそれぞれの先端に係合することによって、一対の側壁部31に頂版部32が固定される。このような構成をとることによって、正確な位置に頂版部32を一対の側壁部31に固定することができる。また、複数の係合爪323は、いずれも封止樹脂4に覆われているため、複数の係合爪323は側壁部31と封止樹脂4とに挟まれた構成となっている。このような構成をとることによって、頂版部32が一対の側壁部31により強固に固定されるため、半導体装置A10の信頼性がさらに向上する。
A plurality of engaging
一対の側壁部31には、ともに第3方向Yに貫通した側壁貫通孔311が形成されている。このような構成をとることによって、封止樹脂4の形成過程において、封止樹脂4の内部に充填不良に起因した空隙の発生を抑止することができる。
Side wall through
本実施形態においては、パッド裏面211bおよび放熱面321が、ともに封止樹脂4から露出し、第1方向Zにおいて封止樹脂4には、樹脂主面41から樹脂裏面42までに至る本体挿通孔46が形成されている。このような構成をとることによって、本体挿通孔46にねじなどの締結部材を挿通させて、パッド裏面211bおよび放熱面321に電気絶縁シートを介してヒートスプレッダなどの放熱機能を備える部材を取り付けることができるため、さらなる放熱性能の向上を図ることができる。
In the present embodiment, the pad back
第1方向Zにおいて、頂版部32は半導体素子11の全部に重なっている。このような構成をとることは、半導体装置A10の使用時に半導体素子11から発生した熱を偏りなく頂版部32から外部に放熱する上で好適である。
In the first direction Z, the
外装めっき層51を形成することによって、はんだ接合によって半導体装置A10を回路基板に表面実装させる際に、封止樹脂4から露出した第1端子212、第2リード22および第3リード23のそれぞれの部分に付着するはんだを良好なものにしつつ、はんだ接合に起因した当該部分の侵食を防止することができる。
By forming the
内装めっき層52を形成することによって、パッド主面211aへの半導体素子11のダイボンディング時、第2パッド221への第1ボンディングワイヤ61のワイヤボンディング時、第3パッド231への第2ボンディングワイヤ62へのボンディング時のそれぞれの熱衝撃から、第1パッド211、第2パッド221および第3パッド231を保護することができる。
By forming the
〔第2実施形態〕
図10〜図15に基づき、本発明の第2実施形態にかかる半導体装置A20について説明する。これらの図において、先述した半導体装置A10と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
[Second Embodiment]
A semiconductor device A20 according to the second embodiment of the present invention will be described with reference to FIGS. In these drawings, the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant description is omitted.
図10は、半導体装置A20の斜視図である。図11および図12は、半導体装置A20の平面図である。図13は、半導体装置A20の右側面図である。図14は、放熱部材3の斜視図であり、側壁部31を省略している。図15は、図11のXV−XV線に沿う断面図である。ここで、理解の便宜上、図11および図13は、封止樹脂4を省略した図である。また、図12は、図11からさらに、放熱部材3の頂版部32を省略した図である。
FIG. 10 is a perspective view of the semiconductor device A20. 11 and 12 are plan views of the semiconductor device A20. FIG. 13 is a right side view of the semiconductor device A20. FIG. 14 is a perspective view of the
本実施形態においては、放熱部材3および封止樹脂4の構成が、先述した半導体装置A10の構成と異なる。図11〜図15に示すように、本実施形態にかかる放熱部材3は、第3方向Yにおける頂版部32の両端の全部が、一対の側壁部31に固定された構成となっている。よって、本実施形態にかかる側壁部31の長さは、半導体装置A10の側壁部31の長さよりも長く設定され、第1パッド211に形成されたパッド貫通孔211cは、一対の側壁部31に挟まれている。また、本実施形態にかかる複数の係合爪323は、頂版部32の第3方向Yにおける両端のそれぞれ全部に形成されている。複数の係合爪323は半導体装置A10と同様に、いずれも封止樹脂4に覆われている。
In the present embodiment, the configurations of the
図11および図14に示すように、半導体装置A10と異なり、本実施形態にかかる頂版部32には一対の凹部324が形成されていない。また、図10に示すように、半導体装置A10と異なり、本実施形態にかかる封止樹脂4には一対の凹部45が形成されていない。
As shown in FIGS. 11 and 14, unlike the semiconductor device A <b> 10, the pair of
次に、半導体装置A20の作用効果について説明する。 Next, functions and effects of the semiconductor device A20 will be described.
本実施形態にかかる半導体装置A20は、半導体装置A10と同様に一対の側壁部31と、第3方向Yにおける両端が一対の側壁部31に固定された頂版部32とを含む放熱部材3を備える構成となっている。したがって、信頼性を確保しつつ、放熱性能の向上を図ることが、半導体装置A20によっても可能となる。
Similar to the semiconductor device A10, the semiconductor device A20 according to the present embodiment includes the
本実施形態にかかる放熱部材3は、第3方向Yにおける頂版部32の両端の全部が、一対の側壁部31に固定されているため、側壁部31の長さは半導体装置A10の側壁部31の長さよりも長く設定されている。このような構成をとることによって、半導体装置A20の使用時に半導体素子11から頂版部32に伝熱される熱量が、半導体装置A10よりも多くなる。したがって、半導体装置A20の放熱性能は、半導体装置A10よりもさらに向上する。
In the
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。 The present invention is not limited to the embodiment described above. The specific configuration of each part of the present invention can be changed in various ways.
A10,A11,A20:半導体装置
11:半導体素子(パワーMOSFET・IGBT)
111:素子主面
111a:第2電極パッド
111b:第3電極パッド
112:素子裏面
112a:第1電極パッド
12:接合層
21:第1リード
211:第1パッド
211a:パッド主面
211b:パッド裏面
211c:パッド貫通孔
212:第1端子
213:中間連絡部
22:第2リード
221:第2パッド
222:第2端子
23:第3リード
231:第3パッド
232:第3端子
3:放熱部材
31:側壁部
311:側壁貫通孔
32:頂版部
321:放熱面
322:内面
323:係合爪
324:凹部
325:頂版貫通孔
4:封止樹脂
41:樹脂主面
42:樹脂裏面
43:樹脂第1側面
44:樹脂第2側面
45:凹部
46:本体挿通孔
51:外装めっき層
52:内装めっき層
61:第1ボンディングワイヤ
62:第2ボンディングワイヤ
Z:第1方向
X:第2方向
Y:第3方向
A10, A11, A20: Semiconductor device 11: Semiconductor element (power MOSFET / IGBT)
111: Element
Claims (26)
前記第1方向において互いに反対側を向く素子主面と素子裏面とを有し、かつ前記素子裏面が前記パッド主面に向かい合って搭載された半導体素子と、
前記パッド主面から起立し、かつ前記第1方向および前記第2方向のいずれに対して直角である第3方向に離間して配置された一対の側壁部と、前記第3方向における両端が前記一対の側壁部に固定され、かつ前記パッド主面と同一方向を向く放熱面を有する頂版部と、を含む放熱部材と、
前記半導体素子を覆う封止樹脂と、を備えることを特徴とする、半導体装置。 A first pad having a pad main surface and a pad back surface facing opposite to each other in a first direction which is a thickness direction; a first terminal extending along a second direction perpendicular to the first direction; A first lead including
A semiconductor element having an element main surface and an element back surface facing opposite to each other in the first direction, and the element back surface facing the pad main surface;
A pair of side wall portions standing from the pad main surface and spaced apart in a third direction perpendicular to either the first direction or the second direction, and both ends in the third direction are A top plate portion fixed to a pair of side wall portions and having a heat radiating surface facing the same direction as the pad main surface, and a heat radiating member,
A semiconductor device comprising: a sealing resin that covers the semiconductor element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016058795A JP6653199B2 (en) | 2016-03-23 | 2016-03-23 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016058795A JP6653199B2 (en) | 2016-03-23 | 2016-03-23 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017174951A true JP2017174951A (en) | 2017-09-28 |
JP6653199B2 JP6653199B2 (en) | 2020-02-26 |
Family
ID=59973167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016058795A Active JP6653199B2 (en) | 2016-03-23 | 2016-03-23 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6653199B2 (en) |
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- 2016-03-23 JP JP2016058795A patent/JP6653199B2/en active Active
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JP6653199B2 (en) | 2020-02-26 |
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A621 | Written request for application examination |
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