JP2017168908A - アナログデジタル変換器 - Google Patents

Abstract

【課題】スイッチトキャパシタ回路の入力端にRCフィルターなどのフィルター回路が接続されている場合であっても、アナログ入力電圧を高精度にサンプリングできるアナログデジタル変換器を提供する。【解決手段】実施形態のアナログデジタル変換器は、差動入力のための第１及び第２の入力端子INP、INNを有し、差動入力のアナログ電圧をサンプリングして出力端子Vop,Vomに出力するスイッチトキャパシタ回路２と、スイッチトキャパシタ回路２の出力端子Vop,Vomに接続され、サンプリングされたアナログ電圧をデジタル信号に変換して出力するアナログデジタル変換回路３と、第１及び前記第２の入力端子INP、INNの少なくとも１つに接続された定電流回路４，５と、を有する。【選択図】図４

Description

本発明の実施形態は、アナログデジタル変換器に関する。

従来より、スイッチトキャパシタ回路を利用したアナログデジタル変換器が広く種々の分野で利用されている。スイッチトキャパシタ回路を利用したアナログデジタル変換器は、差動入力としてのアナログ電圧をサンプリングし、そのサンプリングしたアナログ入力電圧をデジタル信号に変換して出力する。

しかし、スイッチトキャパシタ回路の入力端にRCフィルターなどのフィルター回路が接続されている場合、RCフィルターの抵抗器及び時定数により、サンプリング時における入力電圧が変化するため、アナログ入力電圧を精度よくサンプリングできないという問題がある。

米国特許公開２０１２／０２７４３６０公報

そこで、実施形態は、スイッチトキャパシタ回路の入力端にRCフィルターなどのフィルター回路が接続されている場合であっても、アナログ入力電圧を高精度にサンプリングできるアナログデジタル変換器を提供することを目的とする。

実施形態のアナログデジタル変換器は、差動入力のための第１及び第２の入力端子を有し、前記差動入力のアナログ電圧をサンプリングして出力端子に出力するスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路の前記出力端子に接続され、サンプリングされた前記アナログ電圧をデジタル信号に変換して出力するアナログデジタル変換回路と、前記第１及び前記第２の入力端子の少なくとも１つに接続された定電流回路と、を有する。

第１の実施形態に係わるアナログデジタル変換器のブロック図である。 第１の実施形態に係わるスイッチトキャパシタ回路２の構成を示す回路図である。 図２の各スイッチφ１，φ２のオンとオフの切替タイミングを示すタイムチャートである。 第１の実施形態の定電流回路４，５の回路図である。 第１の実施形態に係わるスイッチトキャパシタ回路２の動作を説明するための回路図である。 第１の実施形態に係わる、キャンセル電流Ｉ_ｃの設定方法を説明するための図である。 第２の実施形態に係わるアナログデジタル変換器のスイッチトキャパシタ回路２の動作を説明するための回路図である。 第３の実施形態に係わるアナログデジタル変換器のスイッチトキャパシタ回路２の動作を説明するための回路図である。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）
図１は、本実施形態に係わるアナログデジタル変換器のブロック図である。

アナログデジタル変換器１は、スイッチトキャパシタ回路を利用したアナログデジタル変換器であり、スイッチトキャパシタ回路２と、アナログデジタル変換回路（以下、ADと略す）３と、定電流回路４，５とを含んでいる。アナログデジタル変換器１は、例えば、所謂アナログＩＣの半導体装置である。

スイッチトキャパシタ回路２は、全差動型であり、差動入力端である２つの入力端子INP、INNを有し、２つの入力端子INPとINN間の電圧Ｖ_ｉをサンプリングする。AD３は、スイッチトキャパシタ回路２の出力電圧をデジタル信号Ｄ_ｉに変換する。

２つの入力端子INPとINN間に入力された電圧Ｖ_ｉは、スイッチトキャパシタ回路２でサンプリングされて、AD３へ入力される。AD３は、電圧値を示すデジタル信号Ｄ_ｉに変換して出力端子OUTから出力する。

スイッチトキャパシタ回路２の２つの入力端子INPとINNには、それぞれ２つの定電流回路４と５が接続されている。定電流回路４は、入力端子INPに接続された配線に定電流をソースすなわち吐き出し、定電流回路５は、入力端子INNに接続された配線から定電流をシンクすなわち吸い込むように設けられている。

図２は、スイッチトキャパシタ回路２の構成を示す回路図である。図３は、図２の各スイッチφ１，φ２のオンとオフの切替タイミングを示すタイムチャートである。

スイッチトキャパシタ回路２は、スイッチ部１１と、サンプリングキャパシタ部１２と、スイッチ部１３と、積分部１４とを有して構成されている。各スイッチ部１１，１３及び積分部１４は、図２に示すように複数のスイッチφ１，φ２を含む。

２つの入力端子INPとINN間に入力されたアナログ信号の差動入力電圧Ｖ_ｉは、スイッチ部１１を介してサンプリングキャパシタ部１２に供給される。ここでは、グランドに対する電圧Ｖ_ｂが入力端子INNに入力され、電圧Ｖ_ｂとの差分の電圧Ｖ_ｉが入力端子INPに入力されている。
サンプリングキャパシタ部１２は２つのキャパシタC1を含み、スイッチ部１１、１３内のスイッチφ１とφ２が、図３に示すように交互にオン・オフすることによって、電圧Ｖ_ｉに応じた電荷を蓄える。

スイッチトキャパシタ回路２は、スイッチφ１がオンでスイッチφ２がオフのとき、入力端子INPとINN間の電圧をサンプリングして、スイッチφ１がオフでスイッチφ２がオンのとき、サンプリングした電荷を転送する。

サンプリングキャパシタ部１２には、差動入力電圧に変化があるため、サンプリングキャパシタ部１２の２つのキャパシタC1への充放電により入力端子INPとINN間にスパイク電流が流れる。

サンプリングキャパシタ部１２に蓄積される電荷Ｑは、次の式（１）で表される。
Ｑ＝２Ｃ_１×Ｖ_ｉ ・・・（１）
ここで、Ｃ_１は、キャパシタC1の等価的な入力容量で、Ｖ_ｉは、入力電圧である。

よって、１クロック当たりに流れる入力電流Ｉ_ｄの平均値は、次の式（２）で表される。
Ｉ_ｄ＝２Ｃ_１×Ｖ_ｉ×ｆ_ｓ ・・・（２）
ここで、ｆ_ｓは、サンプリングのクロック周波数である。

積分部１４は、複数のキャパシタC2,C3と、演算増幅器OPと、複数のスイッチφ１，φ２を含む。各キャパシタC2,C3には、スイッチφ１とφ２により電源電圧VSSあるいは所定の電圧Vrが印加可能となっている。積分部１４は、サンプリングキャパシタ部１２に蓄積された電荷を積分し、差動増幅して出力端である２つの出力端子Vop,Vomに出力する。２つの出力端子Vop,Vomは、AD３の入力端に接続される。

以上のように、スイッチトキャパシタ回路２は、差動入力のための第１の入力端子INP及び第２の入力端子INNを有し、差動入力のアナログ電圧をサンプリングして出力端子Vop,Vomに出力する。第１の入力端子INPは、高電位側の端子であり、第２の入力端子INNは、低電位側の端子である。

AD３は、スイッチトキャパシタ回路２の出力端子Vop,Vomに接続され、サンプリングされたアナログ電圧をデジタル信号に変換して出力するアナログデジタル変換回路である。

図４は、本実施形態の定電流回路４，５の回路図である。図４は、定電流回路４と５を含む回路を示し、スイッチトキャパシタ回路２の２つの入力端子INPとINNには、それぞれ２つの定電流回路４と５からの定電流が供給される。

図４に示すように、定電流回路４，５は、演算増幅器２１、NMOSトランンジスタ２２、抵抗値を調整可能な可変抵抗器２３、互いに並列に接続された３つのPMOSトランジスタP1,P2,P3を含むカレントミラー回路２４、及び並列に接続された２つのNMOSトランンジスタN1,N2を含むカレントミラー回路２５を含んで構成されている。

演算増幅器２１の出力は、NMOSトランジスタ２２のゲートに接続され、演算増幅器２１の非反転入力には、所定の参照電圧Ｖｒｅｆが与えられ、演算増幅器２１の反転入力には、NMOSトランジスタ２２のソースと可変抵抗器２３の接続点CPが接続されている。

可変抵抗器２３は、外部からの調整信号に応じて、抵抗値を変更できる抵抗器である。可変抵抗器２３は、外部のデジタル回路（図示せず）あるいは後述する調整装置３１からの設定により抵抗値の調整が可能となっている。後述するように、可変抵抗器２３の抵抗値を所定の値に設定することによって、可変抵抗器２３は、所望の定電流を出力することができる。

入力端子INPは、カレントミラー回路２４の１つのPMOSトランジスタのソースに接続され、入力端子INNは、カレントミラー回路２５のNMOSトランジスタN2のドレインに接続されている。
（作用）
図５は、本実施形態に係わるスイッチトキャパシタ回路２の動作を説明するための回路図である。

上述したように、スイッチトキャパシタ回路２はスイッチφ１がオン、スイッチφ２がオフのときに、入力端子INPとINN間の差動入力電圧をサンプリングし、スイッチφ１がオフで、スイッチφ２がオンのときにサンプリングした電荷を転送する。

スイッチトキャパシタ回路２の等価抵抗ｒは次の式（３）で表わされる。
ｒ＝１／２Ｃ_１ｆ_ｓ ・・・（３）
Ｃ_１は、スイッチトキャパシタ回路２の等価入力容量であり、ｆ_ｓは、スイッチφ１、φ２のオン・オフのためのクロック周波数である。

ここで、図５に示すように入力端子INP、INNに一次のRCフィルター６が接続された場合、RCフィルター６に入力電圧Ｖ_ｉが入力され、スイッチトキャパシタ回路２の入力端子INP、INN に入力される電圧をＶ_ｊとすると、スイッチトキャパシタ回路２の入力電流Ｉ_ｄは、次の式（４）で表わされる。

Ｉ_ｄ＝Ｖ_ｊ／ｒ ・・・（４）
また、図５に示すRCフィルター６の各抵抗器の抵抗値をＲとすると、スイッチトキャパシタ回路２に入力される入力電圧Ｖ_ｊは、次の式（５）で表される。

Ｖ_ｊ＝Ｖ_ｉ−２×Ｒ×Ｉ_ｄ ・・・（５）
よって、入力電流Ｉ_ｄは、式（４）と（５）から、次の式（６）で表わされる。
Ｉ_ｄ＝Ｖ_ｊ／（ｒ＋２Ｒ） ・・・（６）
よって、入力電流Ｉ_ｄは、スイッチトキャパシタ回路２の等価抵抗ｒ、入力抵抗Ｒ及び入力電圧Ｖ_ｊによって決まる。また、入力電圧の誤差ΔＶはRCフィルター６の時定数に依存し、次の（７）で表わされる。

ΔＶ＝Ｖ_ｉ−Ｖ_ｊ＝２×Ｒ×Ｉ_ｄ ・・・（７）
図５に示すように、測定すべき入力電圧Ｖ_ｉと同相電圧Ｖ_ｂがRCフィルター６を介してそれぞれ２つの入力端子INPとINNに入力されると、スイッチトキャパシタ回路２には、式（６）の入力電流Ｉ_ｄが流れる。

この入力電流Ｉ_ｄが入力抵抗Ｒに流れると式（７）の誤差ΔＶが発生するが、本実施形態では、定電流回路４，５を用いて、入力電流Ｉ_ｄの平均値に等しいキャンセル電流Ｉ_ｃを入力端子INPにソースすなわち吐き出し、入力端子INNからＩ_ｄ入力電流Ｉ_ｄの平均値に等しいＩ_ｃをシンクすなわち吸い込むことにより、入力抵抗Ｒに流れる電流をキャンセルしている。

すなわち、入力抵抗Ｒに流れる電流をＩ_ｅとすると入力端子INPに流れる電流Ｉ_ｄは、次の式（８）で表わされる。

Ｉ_ｅ＋Ｉ_ｃ＝Ｉ_ｄ ・・・（８）
ここで、Ｉ_ｃ＝Ｉ_ｄであるので、入力端子INP側の入力抵抗Ｒに流れる電流Ｉ_ｅは、次の式（９）で表わされる。

Ｉ_ｅ＝Ｉ_ｄ−Ｉ_ｃ＝０ ・・・（９）
すなわち、入力端子INP側の入力抵抗に流れる電流Ｉ_ｅを減らしてゼロにすることができる。

同様に、入力端子INNにおいて流れる電流も、次の式（１０）で表わされる。
Ｉ_ｄ＝Ｉ_ｃ＋Ｉ_ｅ ・・・（１０）
ここで、Ｉ_ｃ＝Ｉ_ｄであるので、入力端子INN側の入力抵抗Ｒに流れる電流は、次の式（１１）で表わされる。

Ｉ_ｅ＝Ｉ_ｄ−Ｉ_ｃ＝０ ・・・（１１）
以上のように、定電流回路４は、スイッチトキャパシタ回路２のスイッチトキャパシタ動作時に内部抵抗ｒに流れる電流の平均値に等しいあるいは略等しい電流を、第１入力端子INPに接続された高電位側入力端子側回路に吐き出し、定電流回路５は、スイッチトキャパシタ回路２のスイッチトキャパシタ動作時に内部抵抗ｒに流れる電流の平均値に等しいあるいは略等しい電流を、第２の入力端子INNに接続された低電位側入力端子側回路から吸い込む。
従って、誤差ΔＶをキャンセルあるいは抑えることができる。

ここで、定電流回路４，５の出力する定電流、すなわち入力電流Ｉ_ｄの平均値に等しいキャンセル電流Ｉ_ｃの決定方法を説明する。
図６は、キャンセル電流Ｉ_ｃの設定方法を説明するための図である。AD３の出力を受信する調整装置３１が設けられ、調整装置３１と定電流回路４，５が接続される。

定電流回路４，５は、出力電流を調整可能な定電流源であり、例えば外部から設定される調整データＣＳに応じて抵抗器の接続状態が変更可能な校正用のEfuse回路を有している。

はじめに、定電流回路４，５の校正が行われる。まず、スイッチトキャパシタ回路２の入力端子INPとINN間に特定の基準電圧Ｖ_ｉｒｅを与え、そのときの電圧値データを、調整装置３１はAD３から受信する。基準電圧Ｖ_ｉｒｅは、その電圧値が予め分かっている正確な電圧である。

調整装置３１は、その予め分かっている基準電圧Ｖ_ｉｒｅと受信した電圧値の差を無くすような調整データＣＳを生成して、定電流回路４，５の校正を行う。定電流回路４，５の校正は、調整装置３１からの調整データに応じたEfuse回路のカット処理によって、行われる。

そして、定電流回路４，５が、入力電流Ｉ_ｄの平均値に同じあるいは略同じ電流値の定電流を出力するように、調整装置３１あるいは外部のデジタル回路（図示せず）からの設定により、可変抵抗器２３の抵抗値を調整する。

すなわち、差動入力電圧である特定の基準電圧Ｖ_ｉｒｅをスイッチトキャパシタ回路２の入力端子INPとINN間に与え、キャンセル電流Ｉ_ｃが０（ゼロ）のときの入力電流Ｉ_ｄｒｅを測定する。そして、上述した式（６）に示したように、入力電流Ｉ_ｄは差動入力電圧Ｖ_ｉに比例するので、差動電圧Ｖ_ｉの入力時のキャンセル電流Ｉ_ｃ（Ｖ_ｉ）が、次の式（１２）で示すよう値になるように、各定電流回路４，５の出力する定電流を調整することによってして、定電流回路４，５は正確な定電流を出力する。

Ｉ_ｃ（Ｖ_ｉ）＝Ｉ_ｄｒｅ×Ｖ_ｉ／Ｖ_ｉｒｅ ・・・（１２）
以上のように、本実施形態によれば、スイッチトキャパシタ回路の入力端にRCフィルターなどのフィルター回路が接続されている場合であっても、アナログ入力電圧を高精度にサンプリングできるアナログデジタル変換器を実現することができる。
（第２の実施形態）
第１の実施形態のアナログデジタル変換器は、２つの定電流回路を有しているが、本実施形態のアナログデジタル変換器は、入力端子INNに接続された１つの定電流回路を有している。

本実施形態のアナログデジタル変換器は、第１の実施形態のアナログデジタル変換器と同様の回路構成を有しているので、同じ構成要素については同じ符号を用いて説明を省略し、異なる構成についてのみ説明する。

図７は、第２の実施形態に係わるアナログデジタル変換器のスイッチトキャパシタ回路２の動作を説明するための回路図である。図７に示すように、入力端子INNに定電流回路５が接続されている。

本実施形態においても、図７に示すように、スイッチトキャパシタ回路２の入力端INPとINNにRCフィルター６が接続され、RCフィルター６に差動電圧Ｖ_ｉと同相電圧Ｖ_ｂが入力されたとすると、スイッチトキャパシタ回路２には上述した式（６）の入力電流Ｉ_ｄが流れる。

この入力電流Ｉ_ｄが各入力抵抗Ｒに流れると上述した式（７）の入力電圧誤差が発生するので、定電流回路５により入力端子INNから入力電流Ｉ_ｄの２倍のキャンセル電流Ｉ_ｃをシンクすなわち吸い込む。その結果、入力抵抗Ｒに流れる電流はゼロにはならないが、INP,INNの入力抵抗Ｒに同方向に同一の電流を流すことができ、入力電圧Ｖ_ｊは差動電圧Ｖ_ｉと等しくなるため、差動電圧の誤差を打ち消すことができる。
入力抵抗Ｒに流れる電流Ｉ_ｅは、入力端子INP側では、次の式（１３）で表わされる。

Ｉ_ｅ＝Ｉ_ｄ ・・・（１３）
一方、入力抵抗Ｒに流れる電流Ｉ_ｅは、入力端子INN側では、次の式（１４）で表わされる。

Ｉ_ｄ＋Ｉ_ｅ ＝２Ｉ_ｃ ・・・（１４）
ここで、Ｉ_ｃ＝Ｉ_ｄであるので、入力端子INN側の入力抵抗Ｒに流れる電流は、次の式（１５）で表わされる。

Ｉ_ｅ＝Ｉ_ｄ ・・・（１５）
よって、入力端子INP、INN共に入力電流Ｉ_ｄを同方向に流すことができている。この時の差動電圧Ｖ_ｊは、次の式（１６）で表わされる。

Ｖ_ｊ＝（Ｖ_ｂ＋Ｖ_ｉ−Ｉ_ｄ×Ｒ）−（Ｖ_ｂ−Ｉ_ｄ×Ｒ）＝Ｖ_ｉ ・・・（１６）
従って、入力端子INNから入力電流Ｉ_ｄの２倍のキャンセル電流Ｉ_ｃをシンクすなわち吸い込むことにより、差動電圧の誤差を打ち消すことができる。

以上のように、定電流回路５は、スイッチトキャパシタ回路２のスイッチトキャパシタ動作時に内部抵抗ｒに流れる電流の平均値の２倍に等しいあるいは略等しい電流を、第２の入力端子INNに接続された低電位側入力端子側回路から吸い込む。

本実施形態の方法は、同相電圧Ｖ_ｂが高く、入力端子INP側に電流をソースできない場合に有効である。
（第３の実施形態）
第１の実施形態のアナログデジタル変換器は、２つの定電流回路を有しているが、本実施形態のアナログデジタル変換器は、入力端子INPに接続された１つの定電流回路を有している。

本実施形態のアナログデジタル変換器は、第１の実施の形態のアナログデジタル変換器と同様の回路構成を有しているので、同じ構成要素については同じ符号を用いて説明を省略し、異なる構成についてのみ説明する。

図８は、第３の実施形態に係わるアナログデジタル変換器のスイッチトキャパシタ回路２の動作を説明するための回路図である。図８に示すように、入力端子INPに定電流回路４が接続されている。

本実施形態においても、図８に示すように、スイッチトキャパシタ回路２の入力端INPとINNにRCフィルター６が接続され、RCフィルター６に差動電圧Ｖ_ｉと同相電圧Ｖｂが入力されたとすると、スイッチトキャパシタ回路２には上述した式（６）の入力電流Ｉ_ｄが流れる。

この入力電流Ｉ_ｄが各入力抵抗Rに流れると上述した式（７）の入力電圧誤差が発生するので、定電流回路４により入力端子INPに入力電流Ｉ_ｄの２倍のキャンセル電流Ｉ_ｃをソースすなわち吐き出す。その結果、入力抵抗Ｒに流れる電流はゼロにはならないが、INP,INNの入力抵抗Ｒに同方向に同一の電流を流すことができ、入力電圧Ｖ_ｊは差動電圧Ｖ_ｉと等しくなるため、差動電圧の誤差を打ち消すことができる。

入力抵抗Ｒに流れる電流Ｉ_ｅは、入力端子INP側では、次の式（１７）で表わされる。
２Ｉ_ｃ＝Ｉ_ｅ＋Ｉ_ｄ ・・・（１７）
ここで、Ｉ_ｃ＝Ｉ_ｄであるので、入力端子INP側の入力抵抗Ｒに流れる電流は、次の式（１８）で表わされる。

Ｉ_ｅ＝Ｉ_ｄ ・・・（１８）
一方、入力抵抗Ｒに流れる電流Ｉ_ｅは、入力端子INN側では、次の式（１９）で表わされる。

Ｉ_ｅ＝Ｉ_ｄ ・・・（１９）
よって、入力端子INP、INN共に入力電流Ｉ_ｄを同方向に流すことができている。この時の差動電圧Ｖ_ｊは、次の式（２０）で表わされる。

Ｖ_ｊ＝（Ｖ_ｂ＋Ｖ_ｉ＋Ｉ_ｄ×Ｒ）−（Ｖ_ｂ＋Ｉ_ｄ×Ｒ）＝Ｖ_ｉ ・・・（２０）
従って、入力端子INPから入力電流Ｉ_ｄの２倍のキャンセル電流Ｉ_ｃをソースすなわち吐き出すことにより、差動電圧の誤差を打ち消すことができる。

以上のように、定電流回路４は、スイッチトキャパシタ回路２のスイッチトキャパシタ動作時に内部抵抗ｒに流れる電流の平均値の２倍に等しいあるいは略等しい電流を、第１の入力端子に接続された高電位側入力端子側回路に吐き出す。

本実施形態の方法は、同相電圧Ｖ_ｂが低く、入力端子INN側から電流をシンクできない場合に有効である。

以上のように、上述した各実施形態によれば、スイッチトキャパシタ回路の入力端にRCフィルターなどのフィルター回路が接続されている場合であっても、アナログ入力電圧を高精度にサンプリングできるアナログデジタル変換器を提供することができる。

上述した各実施形態のアナログデジタル変換器は、電気自動車、ハイブリッド車などのバッテリの出力電圧の監視用などに用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ アナログデジタル変換器、２ スイッチトキャパシタ回路、３ アナログデジタル変換回路、４、５ 定電流回路、６ フィルター、１１、１３ 各スイッチ部、１２ サンプリングキャパシタ部、１３ スイッチ部、１４ 積分部、２１ 演算増幅器、２２、２２ トランジスタ、２３ 可変抵抗器、２４、２５ カレントミラー回路、３１ 調整装置。

Claims (5)

1. 差動入力のための第１及び第２の入力端子を有し、前記差動入力のアナログ電圧をサンプリングして出力端子に出力するスイッチトキャパシタ回路と、
   前記スイッチトキャパシタ回路の前記出力端子に接続され、サンプリングされた前記アナログ電圧をデジタル信号に変換して出力するアナログデジタル変換回路と、
   前記第１及び前記第２の入力端子の少なくとも１つに接続された定電流回路と、
   を有するアナログデジタル変換器。
2. 前記定電流回路は、前記スイッチトキャパシタ回路のスイッチトキャパシタ動作時に内部抵抗に流れる電流の平均値に等しいあるいは略等しい電流を、前記第１及び第２の入力端子のうち高電位側入力端子側回路に吐き出し、前記平均値に等しいあるいは略等しい電流を、前記第１及び第２の入力端子のうち低電位側入力端子側回路から吸い込む請求項１に記載のアナログデジタル変換器。
3. 前記定電流回路は、前記スイッチトキャパシタ回路のスイッチトキャパシタ動作時に内部抵抗に流れる電流の平均値の２倍に等しいあるいは略等しい電流を、前記第１及び第２の入力端子のうち低電位側入力端子側回路から吸い込む請求項１に記載のアナログデジタル変換器。
4. 前記定電流回路は、前記スイッチトキャパシタ回路のスイッチトキャパシタ動作時に内部抵抗に流れる電流の平均値の２倍に等しいあるいは略等しい電流を、前記第１及び第２の入力端子のうち高電位側入力端子側回路に吐き出す請求項１に記載のアナログデジタル変換器。
5. 前記定電流回路の出力する定電流の電流値は、設定変更可能である請求項１から４のいずれか１つに記載のアナログデジタル変換器。

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