JP2017168737A - Multilayer wiring board and manufacturing method of multilayer wiring board - Google Patents
Multilayer wiring board and manufacturing method of multilayer wiring board Download PDFInfo
- Publication number
- JP2017168737A JP2017168737A JP2016054242A JP2016054242A JP2017168737A JP 2017168737 A JP2017168737 A JP 2017168737A JP 2016054242 A JP2016054242 A JP 2016054242A JP 2016054242 A JP2016054242 A JP 2016054242A JP 2017168737 A JP2017168737 A JP 2017168737A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- layer
- multilayer
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 63
- 239000002184 metal Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims description 18
- 230000000903 blocking effect Effects 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- 230000007423 decrease Effects 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract 1
- 239000012774 insulation material Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 8
- 238000007641 inkjet printing Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
本出願は多層配線基板及び多層配線基板の製造方法に関する。 The present application relates to a multilayer wiring board and a method for manufacturing the multilayer wiring board.
従来の多層配線基板では、二つ以上の配線層を接続する際、配線層の間にある絶縁層に、二つ以上の配線層のうちの一端側に位置する配線層(例えば下方の配線層)から他端側に位置する配線層(例えば上方の配線層)に向けて広がる穴を形成し、その穴に金属を入れることでビア部を形成して配線層を接続している。 In a conventional multilayer wiring board, when two or more wiring layers are connected, a wiring layer located on one end side of the two or more wiring layers (for example, a lower wiring layer) is connected to an insulating layer between the wiring layers. ) To the wiring layer (for example, the upper wiring layer) located on the other end side, and a via portion is formed by inserting a metal into the hole to connect the wiring layers.
図11に、従来の方法により製造された、複数の配線層(112、122、132)と絶縁層(111、121、131)とからなる多層配線基板101の断面図を示す。従来の多層配線基板101では、同じ位置に連続して複数の配線層を接続する際、ビア部103(スタックビア)の穴116が形成される。穴116は、図11に示すように、一端側の配線層112から、他端側の配線層132に向けて広がるよう形成される。すなわち、穴116は、他端側の配線層132から一端側の配線層112に向かう方向(図11の矢印A方向)に従って狭くなっている。そして、この穴116に金属115を入れることで各配線層は導通される。しかしながら、配線層112とビア部103との接合部分117の面積が狭くなっているため、例えば接合部分117に応力が集中すると、ビア部103が配線層112から剥離する可能性があった。
FIG. 11 shows a cross-sectional view of a
上述の問題に鑑み、配線層とビア部との密着性が高い多層配線基板を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a multilayer wiring board having high adhesion between a wiring layer and a via portion.
1つの形態によれば、複数の配線層及び絶縁層が交互に積層される多層配線基板であって、複数の配線層のうち、二つ以上の配線層を接続する少なくとも一つのビア部と、少なくとも一つのビア部に設けられ、接続される二つ以上の配線層のうちの一端側の配線層から、二つ以上の配線層のうちの他端側の配線層に向けて突設された絶縁材料からなる突起部と、を有し、突起部の頂部は、接続される二つ以上の配線層のうちの他端側の配線層まで達すると共に、突起部の外表面に被覆された導電性金属膜で、接続される二つ以上の配線層のそれぞれが導通する、多層配線基板が提供される。 According to one embodiment, a multilayer wiring board in which a plurality of wiring layers and insulating layers are alternately stacked, and among the plurality of wiring layers, at least one via portion that connects two or more wiring layers; Provided in at least one via portion and projecting from the wiring layer on one end of the two or more wiring layers connected to the wiring layer on the other end of the two or more wiring layers A protrusion made of an insulating material, and the top of the protrusion reaches the wiring layer on the other end of the two or more connected wiring layers, and the conductive surface coated on the outer surface of the protrusion. Provided is a multilayer wiring board in which each of two or more wiring layers to be connected is conductive with a conductive metal film.
他の形態によれば、ビア部を備える多層配線基板の製造方法であって、第一の絶縁層上に、第一の配線層を形成し、ビア部と接続する第一の配線層のランド部に、絶縁材料からなり、ランド部より狭い底面を有する突起部を突設し、突起部の外表面とランド部とに、導電性金属膜を形成し第一の配線層に導通し、第一の配線層上に絶縁層及び配線層の組を少なくとも一組を形成し、導通させる配線層ごとに導電性金属膜の表面にさらに導電性金属膜を形成して各配線層との導通を図る、多層配線基板の製造方法が提供される。 According to another aspect, there is provided a method for manufacturing a multilayer wiring board including a via portion, wherein the first wiring layer is formed on the first insulating layer and connected to the via portion. Protruding parts made of an insulating material and having a bottom surface narrower than the land part are formed on the part, and a conductive metal film is formed on the outer surface of the projecting part and the land part to conduct to the first wiring layer. Form at least one set of an insulating layer and a wiring layer on one wiring layer, and further form a conductive metal film on the surface of the conductive metal film for each wiring layer to be electrically connected to each other. A method for manufacturing a multilayer wiring board is provided.
開示の多層配線基板は、接続される二つ以上の配線層の他端側の配線層まで達する頂部を有する突起部を備え、突起部に、接続される配線層のそれぞれの導電性金属膜が重なる。そのため、例えば配線層の導電性金属膜とビア部との接合面積が確保され、配線層とビア部との密着性が増大し、ビア部の剥離を防止するという効果がある。 The disclosed multilayer wiring board includes a protrusion having a top reaching the wiring layer on the other end side of two or more connected wiring layers, and each conductive metal film of the connected wiring layer is provided on the protrusion. Overlap. For this reason, for example, a bonding area between the conductive metal film of the wiring layer and the via portion is secured, the adhesion between the wiring layer and the via portion is increased, and there is an effect that peeling of the via portion is prevented.
以下、添付図面を用いて本出願の実施の形態を、具体的な実施例に基づいて詳細に説明する。以下の実施の形態において同一又は類似の要素には共通の参照符号を付けて示し、理解を容易にするために、これらの図面は縮尺を適宜変更している。 Hereinafter, embodiments of the present application will be described in detail based on specific examples with reference to the accompanying drawings. In the following embodiments, the same or similar elements are denoted by common reference numerals, and these drawings are appropriately changed in scale for easy understanding.
図1は、3層の配線層及び3層の絶縁層を有する多層配線基板1を示す平面図であり、多層配線基板1の3層の配線層のうち、第三の配線層32に複数のパッド2a〜2lが配置されている。多層配線基板1では、パッド2d〜2fは、それぞれ、第三の配線層32(他端側の配線層)に設けられた配線32bにより直接、パッド2j〜2lに接続している。一方、パッド2a〜2cは、ビア部3a〜3fを介して一旦、多層配線基板1の第三の配線層32の反対側に位置する第一の配線層12(一端側の配線層の一例)又は、第一の配線層12と第三の配線層32との間に位置する第二の配線層22と接続し、パッド2g〜2iに接続する。例えば、パッド2aは、ビア部3a及び3dが中間層の第二の配線層22の配線22b(1点鎖線で示す)と、第一の配線層12の配線12b(点線で示す)とに接続することによりパッド2g及び2iに接続している。このように、ビア部3a〜3iを利用することで、パッド2a〜2lのそれぞれは交差することなく接続できる。
FIG. 1 is a plan view showing a
図2は、本実施形態の多層配線基板1に設けられたビア部3a(以下、単にビア部3と称する)の部分だけを拡大して示す図であり、(a)は多層配線基板1を拡大して示す斜視図、(b)は(a)のII−II線に沿った断面図である。
FIG. 2 is an enlarged view showing only a portion of a
図2(a)及び(b)に示すように、多層配線基板1は、3つの配線層(第一の配線層12、第二の配線層22、第三の配線層32)と3つの絶縁層(第一の絶縁層11、第二の絶縁層21、第三の絶縁層31)が交互に積層された多層配線基板である。そして、図示しないが、図2(a)及び(b)に示す第三の配線層32はパッド2aに接続し、第二の配線層22はパッド2gに、第一の配線層12はパッド2iに接続する。
As shown in FIGS. 2A and 2B, the
図2(b)に示すように、多層配線基板1の第一の配線層12、第二の配線層22、第三の配線層32は、ビア部3により接続されている。ビア部3は、多層配線基板1の第一の配線層12に、第一の配線層側から第三の配線層側に向けて(図2(b)の矢印B方向)突設された突起部14を有する。突起部14は絶縁材料から形成されており、突起部14の頂部14aは、接続される配線層のうち第三の配線層32まで達するよう形成される。突起部14の外表面は導電性金属膜15で覆われており、導電性金属膜15は第一の配線層のランド部12aと接続する。そして、導電性金属膜15には第二の配線層22の導電性金属膜22aが重なっている。さらに突起部14の頂部14aにおいてが、第三の配線層32の導電性金属膜32aが重なっている。ビア部3の導電性金属膜15が、ビア部3の底面側で第一の配線層12のランド部12aと接続し、ランド部12aが第一の配線層12の配線12bと接続する。第二の配線層22の導電性金属膜22aは配線22bに接続し、第三の配線層32の導電性金属膜32aは配線32bに接続する。これにより、第一の配線層12、第二の配線層22及び第三の配線層32が導通する。また、突起部14を設けることにより、突起部14とランド部12aとの接合部分14bの面積が確保される。さらに、導電性金属膜15がランド部12aに重なるため、ビア部3とランド部12aの接合面積が確保され、第一の配線層12とビア部3との密着性が向上する。また、第二の配線層22の導電性金属膜22aが、第一の配線層12の導電性金属膜15の一部を覆うことで、第二の配線層22とビア部3との接合面積が確保される。さらに、第三の配線層32の導電性金属膜32aが第二の配線層22の導電性金属膜22aの一部を覆うことで、第三の配線層32とビア部3との接合面積が確保される。そのため、配線層とビア部3との密着性が向上する。
As shown in FIG. 2B, the
さらに、各配線層のそれぞれの導電性金属膜15、22a、32aが、突起部14の頂部14aを含むよう重なることから、導電性金属膜15、22a、32aにより突起部14が第一の配線層12側に押圧される。それにより第一の配線層12とビア部3との密着性が向上する。
Furthermore, since the respective
突起部14は、図2(b)に示すように、第一の配線層12から第三の配線層32(図2(b)の矢印B方向に)向かうに従い突起部14の横断面の面積が小さくなるように、先細に形成される。本実施形態では、導電性金属膜15は、銀、銅等が含まれる金属インクを塗布し焼成することで形成される。突起部14を先細に形成することで突起部14の側部が傾斜し、導電性金属膜15を形成する際に吹き付ける金属インクが、突起部14の外表面に付着しやすくなる。金属インクは、導通可能な金属であれば銀・銅以外の金属を使用してもよい。
As shown in FIG. 2B, the projecting
また、突起部14は、図2(b)に示すように、第一の配線層12から第三の配線層32(図2(b)の矢印B方向に)向かうに従い突起部14の横断面積が小さくなる段差形状を有する。これにより、突起部14の外表面に、導電性金属膜15を形成する際の金属インクが付着しやすくなる。本実施形態では、層ごとに一段の段差が形成されているが、この段差は層ごとに複数の段差が形成されてもよい。
Further, as shown in FIG. 2B, the projecting
突起部14は、突起部14が突設された第一の配線層12のランド部12aより狭い底面を有する。また、ランド部12aの周囲には、導電性金属膜15を形成する際、ランド部12aを超えてインク状の導電性金属膜15(金属インク)が広がらないよう、予め定められた厚さT1を有する塞き止め部13が設けられている。塞き止め部13の厚さT1は第一の配線層12の厚さT2よりも大きい。
The protruding
本実施形態の多層配線基板1の第一の絶縁層11は、他の絶縁層21、31より厚く形成されており、多層配線基板1の基板となっている。
The first insulating
次に、図3〜図9を用いて、本実施形態の多層配線基板1の製造方法を説明する。図3は多層配線基板1の製造方法の手順を示すフローチャートである。図4〜図9は、図3に示す各工程おける多層配線基板1の一部を示す斜視図及びその断面図である。
Next, the manufacturing method of the
本実施形態において、多層配線基板1はインクジェット印刷法により製造される。まず工程S1では、図4に示すように、基板である第一の絶縁層11の上の第一の配線層12に配線パターンを形成する。配線パターンとして、第一の配線層12には、ビア部3が設けられる位置に予め定められた面積を有するランド部12aと、ランド部12aに接続する配線12bとが形成される。
In this embodiment, the
工程S2では、図5に示すよう、第一の配線層12のランド部12aの外周部に、塞き止め部13を形成する。塞き止め部13は、インクジェット印刷法により、第一の配線層12の厚さT2より大きい厚さT1で形成される。塞き止め部13を設けることで、突起部14の外表面に導電性金属膜15となる金属インクを塗布する際、ランド部12aから金属インクが流出することを防止することができる。塞き止め部13は、絶縁材料からなり、例えば即時硬化型の樹脂材料を用いて形成される。即時硬化型の樹脂材料として、例えばUV照射にて硬化する樹脂を用いた場合、塗布した樹脂に高圧水銀ランプにて1000mJ/cm2の照射を行い硬化させる。
In step S2, a blocking
工程S3では、図6に示すよう、ランド部12aのほぼ中央付近に突起部14を形成する。突起部14は絶縁材料からなり、例えばインクジェット印刷法により、即時硬化型の樹脂材料を塗布して形成する。突起部14の形成は、突起部14の頂部14aが、上層である第三の配線層32に達するよう、言い換えれば突起部14の頂部14aのランド部12aからの高さH1(図2参照)が第三の配線層32の上面より以上の高さとなるように、必要に応じてインクジェット印刷及び硬化を繰り返しておこなう。突起部14は、図6に示すように、その横断面の面積が、第一の配線層12から第三の配線層32に向かうに従い縮小するように、すなわち突起部14が先細になるよう形成する。また、図6に示すように、突起部14を形成する際、突起部14の外面には層ごとに横断面の面積が縮小するように段差形状が形成されてもよい。
In step S3, as shown in FIG. 6, the
この突起部14の横断面の面積については所望する配線密度より決定される。例として従来のビア部であって、最下層の配線層(一端側の配線層)との接合部分(図11の接合部分117)がφ200μm、突起部の側部のテーパー角度が70°、各層間の絶縁膜厚さが20μm、他端側の配線層の接合部分が印刷ずれを起こすことを考慮し穴径+200μm(半径+100μm)にて作製された3層構造のビア部を置き換える場合を想定する。従来の多層配線基板では他端側の配線層では約φ630μmのビア部が形成されることになる。これを、本実施形態の突起部である突起形状に置き換えると、同じ印刷ずれ量を考慮した場合でも、多層配線基板の一端側の配線層112では約φ430μmで突起部14を形成することが可能となる。したがって、一端側の配線層における接合面積を従来と比較すると約4.6倍に拡大させることができ、これにより良好な密着性を確保することが可能となる。
The area of the cross section of the
工程S4では、図7に示すようにインクジェット印刷法により、突起部14の外表面に金属インクの塗布及び焼成を行い、ビア部3の導電性金属膜15を形成する。金属インクを噴射すると、金属インクは突起部14の外表面に付着するとともに、突起部14の底部付近からランド部12a上に流れる。これにより、第一の配線層12と、他の第二の配線層22、第三の配線層32とを接続する導電性金属膜15が一体的に形成される。金属インクは、工程S2で形成した塞き止め部13により塞き止められ、それにより所望しない部分、すなわちランド部12aの外側に漏れ広がることを防止することができる。
In step S4, as shown in FIG. 7, a metal ink is applied and baked on the outer surface of the
金属インクを金属化する焼成については、金属インクの金属化条件に合わせて行う。例えば約150℃にて約1時間の焼成を行う。 The firing for metallizing the metal ink is performed in accordance with the metallization conditions of the metal ink. For example, baking is performed at about 150 ° C. for about 1 hour.
工程S5では、図8に示すようにインクジェット印刷法により、第一の配線層12上に第二の絶縁層21の形成を行う。第二の絶縁層21の形成は、ビア部3を除いて行い、第二の配線層22の導電性金属膜22aとビア部3の導電性金属膜15とが導通できるようにする。
In step S5, as shown in FIG. 8, the second insulating
工程S6では、図9に示すようにインクジェット印刷法により、第二の配線層22の導電性金属膜22aとそれに接続する配線22bとを形成する。
In step S6, as shown in FIG. 9, the
工程S7では、形成した配線層の数が所望する配線層の数に達していない場合、すなわち工程S6で形成した配線層が最後の配線層でない場合(工程S7の「いいえ」)は、絶縁層の形成(工程S5)及び配線層の形成(工程S6)を繰り返し行う。所望する配線層の数に達している、すなわち形成した配線層が最後の配線層である場合(工程7の「はい」)は、接続する配線層及び絶縁層の製造が終了する。本実施形態では、さらに、第三の絶縁層31及び第三の配線層32を形成し、図2に示す多層配線基板1を完成させる。
In step S7, if the number of formed wiring layers does not reach the desired number of wiring layers, that is, if the wiring layer formed in step S6 is not the last wiring layer (“No” in step S7), the insulating layer (Step S5) and wiring layer formation (step S6) are repeated. When the desired number of wiring layers is reached, that is, when the formed wiring layer is the last wiring layer (“Yes” in step 7), the manufacturing of the wiring layer and the insulating layer to be connected is completed. In the present embodiment, a third insulating
本実施形態では3層の配線層及び3層の絶縁層を有する多層配線基板1を説明したが、ビア部4を図10に示すように4層の配線層(第一の配線層12、第二の配線層22、第三の配線層32、第四の配線層42)と4層の絶縁層(第一の絶縁層11、第二の絶縁層21、第三の絶縁層31、第四の絶縁層41)が交互に配置された多層配線基板2に適用してもよい。
In the present embodiment, the
以上、本出願を特にその好ましい実施の形態を参照して詳細に説明した。本出願の容易な理解のために、本出願の具体的な形態を以下に付記する。 The present application has been described in detail with particular reference to preferred embodiments thereof. For easy understanding of the present application, specific forms of the present application are appended below.
(付記1)複数の配線層及び絶縁層が交互に積層される多層配線基板であって、
前記複数の配線層のうち、二つ以上の配線層を接続する少なくとも一つのビア部と、
前記少なくとも一つのビア部に設けられ、接続される前記二つ以上の配線層のうちの一端側の配線層から、前記二つ以上の配線層のうちの他端側の配線層に向けて突設された絶縁材料からなる突起部と、を有し、
前記突起部の頂部は、接続される前記二つ以上の配線層のうちの他端側の配線層まで達すると共に、前記突起部の外表面に被覆された導電性金属膜で、接続される前記二つ以上の配線層のそれぞれが導通する、多層配線基板。
(付記2)前記突起部は、前記一端側の配線層から、前記他端側の配線層に向かうに従い前記突起部の横断面の面積が小さくなるよう形成される、付記1に記載の多層配線板。
(付記3)前記突起部は、前記一端側の配線層から、前記他端側の配線層に向かうに従い前記突起部の横断面の面積が小さくなる段差形状を有する、付記1又は2に記載の多層配線板。
(付記4)接続される前記二つ以上の配線層のうち一端側の配線層以外の配線層の導電性金属膜は、前記突起部の頂部を覆うように形成される、付記1から3のいずれかに記載の多層配線板。
(Appendix 1) A multilayer wiring board in which a plurality of wiring layers and insulating layers are alternately laminated,
Among the plurality of wiring layers, at least one via portion connecting two or more wiring layers;
The one or more wiring layers provided in the at least one via portion and connected to one end of the wiring layer project from the wiring layer on the other end side of the two or more wiring layers. A projection made of an insulating material provided,
The top of the protrusion reaches the wiring layer on the other end side of the two or more wiring layers to be connected and is connected with the conductive metal film coated on the outer surface of the protrusion. A multilayer wiring board in which each of two or more wiring layers conducts.
(Supplementary note 2) The multilayer wiring according to
(Supplementary note 3) The
(Appendix 4) The conductive metal film of the interconnect layer other than the interconnect layer on one end side of the two or more interconnect layers to be connected is formed so as to cover the top of the protrusion, The multilayer wiring board in any one.
(付記5)ビア部を備える多層配線基板の製造方法であって、第一の絶縁層に、第一の配線層を形成し、前記ビア部と接続する前記第一の配線層のランド部に、絶縁材料からなり、前記ランド部より狭い底面を有する突起部を突設し、前記突起部の外表面と前記ランド部とに導電性金属膜を形成し前記第一の配線層に導通し、前記第一の配線層上に絶縁層及び配線層の組を少なくとも一組を形成し、導通させる配線層ごとに前記導電性金属膜の表面にさらに導電性金属膜を形成して各配線層との導通を図る、多層配線基板の製造方法。
(付記6)前記突起部の外表面に導電性金属膜を塗布する前に、前記ランド部の外周に、予め定められた高さを有する塞き止め部を形成すること、を含む付記5に記載の多層配線基板の製造方法。
(Additional remark 5) It is a manufacturing method of a multilayer wiring board provided with a via part, Comprising: The 1st wiring layer is formed in the 1st insulating layer, and the land part of the 1st wiring layer connected with the via part A protrusion made of an insulating material and having a bottom surface narrower than the land, and a conductive metal film is formed on the outer surface of the protrusion and the land to conduct to the first wiring layer, At least one set of an insulating layer and a wiring layer is formed on the first wiring layer, and a conductive metal film is further formed on the surface of the conductive metal film for each wiring layer to be conducted. The manufacturing method of a multilayer wiring board which aims at electrical conduction.
(Appendix 6) In appendix 5, including forming a blocking portion having a predetermined height on the outer periphery of the land portion before applying a conductive metal film to the outer surface of the protrusion portion. The manufacturing method of the multilayer wiring board as described.
1、1a 多層配線基板
2a〜2l パッド
3、3a〜3f、4 ビア部
11 第一の絶縁層(基板)
12 第一の配線層
12a ランド部
12b、22b、32b 配線
13 塞き止め部
14 突起部
14a 頂部
14b 接合部分
15、22a、32a 導電性金属膜
21 第二の絶縁層
22 第二の配線層
31 第三の絶縁層
32 第三の配線層
41 第四の絶縁層
42 第四の配線層
DESCRIPTION OF
DESCRIPTION OF
Claims (6)
前記複数の配線層のうち、二つ以上の配線層を接続する少なくとも一つのビア部と、
前記少なくとも一つのビア部に設けられ、接続される前記二つ以上の配線層のうちの一端側の配線層から、前記二つ以上の配線層のうちの他端側の配線層に向けて突設された絶縁材料からなる突起部と、を有し、
前記突起部の頂部は、接続される前記二つ以上の配線層のうちの他端側の配線層まで達すると共に、前記突起部の外表面に被覆された導電性金属膜で、接続される前記二つ以上の配線層のそれぞれが導通する、多層配線基板。 A multilayer wiring board in which a plurality of wiring layers and insulating layers are alternately laminated,
Among the plurality of wiring layers, at least one via portion connecting two or more wiring layers;
The one or more wiring layers provided in the at least one via portion and connected to one end of the wiring layer project from the wiring layer on the other end side of the two or more wiring layers. A projection made of an insulating material provided,
The top of the protrusion reaches the wiring layer on the other end side of the two or more wiring layers to be connected and is connected with the conductive metal film coated on the outer surface of the protrusion. A multilayer wiring board in which each of two or more wiring layers conducts.
第一の絶縁層上に、第一の配線層を形成し、
前記ビア部と接続する前記第一の配線層のランド部に、絶縁材料からなり、前記ランド部より狭い底面を有する突起部を突設し、
前記突起部の外表面と前記ランド部とに、導電性金属膜を形成し前記第一の配線層に導通し、
前記第一の配線層上に絶縁層及び配線層の組を少なくとも一組を形成し、
導通させる配線層ごとに前記導電性金属膜の表面にさらに導電性金属膜を形成して各配線層との導通を図る、多層配線基板の製造方法。 A method of manufacturing a multilayer wiring board having a via portion,
Forming a first wiring layer on the first insulating layer;
The land portion of the first wiring layer connected to the via portion is made of an insulating material and has a protruding portion having a bottom surface narrower than the land portion,
Forming a conductive metal film on the outer surface of the protrusion and the land, and conducting to the first wiring layer,
Forming at least one set of an insulating layer and a wiring layer on the first wiring layer;
A method of manufacturing a multilayer wiring board, wherein a conductive metal film is further formed on the surface of the conductive metal film for each wiring layer to be conducted to achieve conduction with each wiring layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016054242A JP6623870B2 (en) | 2016-03-17 | 2016-03-17 | Multilayer wiring board and method of manufacturing multilayer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016054242A JP6623870B2 (en) | 2016-03-17 | 2016-03-17 | Multilayer wiring board and method of manufacturing multilayer wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017168737A true JP2017168737A (en) | 2017-09-21 |
JP6623870B2 JP6623870B2 (en) | 2019-12-25 |
Family
ID=59913658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016054242A Expired - Fee Related JP6623870B2 (en) | 2016-03-17 | 2016-03-17 | Multilayer wiring board and method of manufacturing multilayer wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6623870B2 (en) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0236591A (en) * | 1988-07-27 | 1990-02-06 | Fujitsu Ltd | Manufacture of multilayer substrate |
JPH09232760A (en) * | 1996-02-26 | 1997-09-05 | Nippon Avionics Co Ltd | Multilayered printed-wiring board and manufacture thereof |
JP2000332421A (en) * | 1999-05-18 | 2000-11-30 | Samsung Electro Mech Co Ltd | Printed circuit substrate and manufacture thereof |
JP2001144442A (en) * | 1999-11-16 | 2001-05-25 | Ibiden Co Ltd | Multilayer wiring board |
JP2005116560A (en) * | 2003-10-02 | 2005-04-28 | Seiko Epson Corp | Semiconductor device, circuit board, and electro-optical device |
JP2013048185A (en) * | 2011-08-29 | 2013-03-07 | Denso Corp | Multilayer substrate, and manufacturing method thereof |
-
2016
- 2016-03-17 JP JP2016054242A patent/JP6623870B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0236591A (en) * | 1988-07-27 | 1990-02-06 | Fujitsu Ltd | Manufacture of multilayer substrate |
JPH09232760A (en) * | 1996-02-26 | 1997-09-05 | Nippon Avionics Co Ltd | Multilayered printed-wiring board and manufacture thereof |
JP2000332421A (en) * | 1999-05-18 | 2000-11-30 | Samsung Electro Mech Co Ltd | Printed circuit substrate and manufacture thereof |
JP2001144442A (en) * | 1999-11-16 | 2001-05-25 | Ibiden Co Ltd | Multilayer wiring board |
JP2005116560A (en) * | 2003-10-02 | 2005-04-28 | Seiko Epson Corp | Semiconductor device, circuit board, and electro-optical device |
JP2013048185A (en) * | 2011-08-29 | 2013-03-07 | Denso Corp | Multilayer substrate, and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP6623870B2 (en) | 2019-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4766049B2 (en) | Manufacturing method of component built-in module and component built-in module | |
TWI473552B (en) | Substrate structure having component-disposing area and manufacturing process thereof | |
JP6374338B2 (en) | Wiring board | |
US10420212B2 (en) | Wiring board, electronic apparatus, and method for manufacturing electronic apparatus | |
JP6406354B2 (en) | Inductor parts | |
JP2007142017A (en) | Semiconductor device and manufacturing method therefor | |
US10743414B2 (en) | Resin multilayer substrate and method of manufacturing the same | |
TW201208510A (en) | Circuit board with anchored underfill | |
US9373576B2 (en) | Flip chip pad geometry for an IC package substrate | |
JP2017168737A (en) | Multilayer wiring board and manufacturing method of multilayer wiring board | |
US8357861B2 (en) | Circuit board, and chip package structure | |
JP2014216423A (en) | Wiring board, method of manufacturing wiring board | |
US9936575B2 (en) | Resin multilayer substrate and component module | |
JP2012182350A (en) | Module component and manufacturing method of the same | |
TW201927094A (en) | Integrated carrier | |
JP2007173724A (en) | Circuit module | |
JP2017212370A (en) | Multilayer wiring structure, semiconductor device, and fan-out type wafer level package | |
JP2016127134A (en) | Wiring board | |
JP6467797B2 (en) | WIRING BOARD, SEMICONDUCTOR DEVICE USING WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME | |
JP2006135154A (en) | Printed wiring board | |
TW560231B (en) | Fabrication method of circuit board | |
TWI454202B (en) | Electronic module structure and method for same | |
JP2017079237A (en) | Semiconductor device | |
JP2024006975A (en) | Semiconductor package structure and circuit board thereof | |
TWM536417U (en) | High-density interconnecting multi-layer circuit board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191011 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191029 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191111 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6623870 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |