JP2017168678A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】しきい値電圧変動量を抑制でき、安定した電気的特性を有すること。【解決手段】ＳｉＣ基板１と、ＳｉＣ基板１内に第１導電型のドレイン領域と、第２導電型のウエル領域と、第１導電型のソース領域とを備える。ＳｉＣ基板１上にゲート絶縁膜８を介してゲート電極９と、層間膜１０を介してゲート電極９と接触するソース電極と、を備える半導体装置において、ソース電極は、チタン（Ｔｉ）層１５／チタン−アルミニウム（Ｔｉ−Ａｌ）合金層１６／アルミニウム（Ａｌ）層１２の３層構造であり、Ｔｉ−Ａｌ合金層１６が５ｎｍ以上１００ｎｍ以下であり、Ｔｉ−Ａｌ合金層１６は、チタンとアルミニウム全体の含有量におけるアルミニウムの含有量が２５原子％〜８６原子％である。【選択図】図１

Description

この発明は、炭化珪素（ＳｉＣ）等の半導体材料を用いる半導体装置および半導体装置の製造方法に関する。

炭化珪素（ＳｉＣ）は、高い絶縁破壊電界を有し、低損失パワーデバイスに最適な半導体として近年注目されている。ＳｉＣは、熱酸化により基板上にＳｉＯ₂膜を形成できるので、ＳｉＯ₂膜を用いたＳｉＣパワーＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）の開発が進められている。

熱酸化によりＳｉＣ基板上に絶縁膜が形成されたＳｉＣ−ＭＯＳＦＥＴ界面には高密度の界面準位密度（Ｄｉｔ）があり、チャンネル移動度の低下をもたらす。近年、Ｎ₂Ｏガス雰囲気やＮＯガス雰囲気での酸化により、Ｄｉｔを低減したＭＯＳ界面を形成できるプロセスが開発された。

Ｎ₂Ｏ・ＮＯガスを用いた酸化膜を用いることにより、界面準位密度は２×１０¹²ｃｍ^-2・ｅＶ^-1以下として高チャンネル移動度を実現でき、ＳｉＣ−ＭＯＳＦＥＴのゲート絶縁膜として良質な構造であると考えられてきた。

例えば、半導体装置の基板上の配線形成方法として、下地のチタン（Ｔｉ）上にアルミニウム（Ａｌ）の材料を形成する技術（例えば、下記特許文献１参照。）、パッド等の金属配線層に合金層を有する技術（例えば、下記特許文献２参照。）、ソース電極と層間絶縁膜との間、ゲートパッドとゲート電極との間のそれぞれに、アルミニウムの拡散を抑制するバリアメタル層を設ける技術（例えば、下記特許文献３参照。）等が開示されている。

特開平７−１７６６１５号公報 特開２００３−３０９１２４号公報 特開２０１２−１２９５０３号公報

上記の背景技術でのＳｉＣ−ＭＯＳＦＥＴの実用化にあたり、ＳｉＣ−ＭＯＳＦＥＴの信頼性確保が課題となっている。ＳｉＣ−ＭＯＳＦＥＴの信頼性試験を検証したところ、負バイアスでのしきい値変動に課題を有することが判明した。以下、その内容について説明する。

ＳｉＣ−ＭＯＳＦＥＴは、駆動時にゲート電極に正電圧、負電圧双方の高電圧を印加しなければならない。また高温動作のため２００℃での動作保証も必要となる。そのため、ゲート絶縁膜に加わる電界強度がプラスマイナス２ＭＶ／ｃｍ〜４ＭＶ／ｃｍ、温度２００℃での動作保証が必要となる。この場合に、ある条件ではＭＯＳのしきい値電圧（Ｖｔｈ）が大きく変動する現象が観測されている。

図２は、従来のＳｉＣ−ＭＯＳＦＥＴの断面図である。高濃度のｎ⁺型ＳｉＣ基板１上に５×１０¹⁵／ｃｍ³の窒素ドーピングした低濃度のｎ^-型ドリフト層２を１０μｍの厚さに堆積する。次に低濃度のｐ^-型層３をイオン注入し形成する。

次に、ｎ⁺型ＳｉＣ基板１のｎ^-型ドリフト層２側の表面（主面）上に５×１０¹⁵／ｃｍ³のアルミニウムをドープした低濃度のｐ^-型層４を０．５μｍの厚さに堆積する。なお、ｐ^-型層３よりもｐ^-型層４の方が低濃度である。その後、ｐ^-型層４上に選択的に高濃度のｎ⁺型層６をリン（Ｐ）イオン注入で形成し、ｐ^-型層３上でｎ⁺型層６の側部に高濃度のｐ⁺型層５をアルミニウムイオン注入で形成する。その後、上記製造過程のｎ⁺型ＳｉＣ基板１全体をアルゴン雰囲気中１６００℃で活性化アニールを行う。

その後、ゲート絶縁膜８をＮ₂Ｏ雰囲気で７０ｎｍ形成する。その後、ゲート電極９を形成し、ゲート電極９を覆うように層間膜１０を形成する。また、オーミック電極を形成するためシリサイド層１１を形成する。その後、ソース配線金属のアルミニウム（Ａｌ）層１２を５μｍ形成してソース電極とし、保護膜１４であるポリイミドを形成し、３８０℃でポリイミドをキュアし、次にドレイン電極として裏面電極１３を形成してデバイスを完成する。

このようにして製造したＳｉＣ−ＭＯＳＦＥＴを２００℃の高温で＋３ＭＶ／ｃｍと、−３ＭＶ／ｃｍのゲート電圧を１０分印加した後のしきい値電圧の変動を測定した。結果、プラス印加ではしきい値シフト量は±０．１Ｖ以下であるが、マイナス印加では、しきい値電圧が負に大きくシフトする現象が観測された。

このことは、高温雰囲気でゲート電極へ負バイアスを印加することで、ＳｉＯ₂／ＳｉＣ界面近傍またはＳｉＯ₂中に正の固定電荷が発生したことを示す。

しきい値電圧が負側にシフトする現象は、正の電荷であるホールがＳｉＯ₂／ＳｉＣ界面に発生したことを示す。シリコン（Ｓｉ）系のＳｉ−ＭＯＳＦＥＴ、Ｓｉ−ＩＧＢＴデバイスでは、負バイアス時に正電荷が発生する報告は少ない。

また、Ｓｉ−ＰＭＯＳで負バイアス時にしきい値シフトの現象（スロートラップ現象）が報告されているが、ゲート電圧が−３ＭＶ／ｃｍ、１５０℃の条件で、しきい値変動幅は１０００時間後０．１Ｖの変動幅である。これに対し、ＳｉＣ−ＭＯＳＦＥＴの場合は、ゲート電圧が−３ＭＶ／ｃｍ、１５０℃の条件では−７Ｖ以上変動し、Ｓｉ−ＭＯＳと大きく異なる。

ＳｉＯ₂／Ｓｉの界面準位密度は１．０×１０¹¹ｃｍ^-2・ｅＶ^-1以下であるのに対し、ＳｉＯ₂／ＳｉＣ界面準位密度は１．０×１０¹²ｃｍ^-2・ｅＶ^-1以上であり、ＳｉＯ₂／ＳｉＣ界面にはホールトラップが多く存在していることを示している。界面準位密度の低減化で多くの研究がされているが、Ｓｉ／ＳｉＯ₂と同等の界面準位密度になった報告はない。

ＳｉＯ₂／ＳｉＣ界面準位密度が高いのは、ＳｉＯ₂／ＳｉＣ界面に特有の問題であり、ＳｉＯ₂／ＳｉＣ界面の欠陥量・歪量・バンド構造等の違いに基づき起こるものであるのかは現時点では明らかではない。

図３は、従来の他のＭＯＳＦＥＴを示す断面図である。次に、しきい値シフトの原因を調査するため、図３に示すように、層間膜１０とＡｌ層１２とが直接接触していない横型ＭＯＳＦＥＴを用意し、しきい値変動を測定した。

この横型ＭＯＳＦＥＴは、高濃度のｎ⁺型ＳｉＣ基板１上に５×１０¹⁵／ｃｍ³の窒素ドーピングした低濃度のｎ^-型ドリフト層２を１０μｍの厚さに堆積する。次に低濃度のｐ^-型層３をイオン注入し形成する。次に、ｎ⁺型ＳｉＣ基板１の表面（主面）上に５×１０¹⁵／ｃｍ³のアルミニウムをドープした低濃度のｐ^-型層４を０．５μｍの厚さに堆積する。なお、ｐ^-型層３よりもｐ^-型層４の方が低濃度である。その後、低濃度のｎ^-型層７を窒素イオン注入し形成する。

そして、高濃度のｎ⁺型層６をリンイオン注入で形成し、高濃度のｐ⁺型層５をアルミニウムイオン注入し形成する。その後、アルゴン雰囲気中１６００℃で活性化アニールを行う。その後、ゲート絶縁膜８をＮ₂Ｏ雰囲気で７０ｎｍ形成する。その後、ゲート電極９、層間膜１０を形成する。また、オーミック電極を形成するため、シリサイド層１１が１．０μｍ形成される。

その後、配線金属のアルミニウム（Ａｌ）を５μｍ堆積し、図２に示すソース電極用Ａｌ層（１２ａ）と、ドレイン電極用Ａｌ層（１２ｂ）が層間膜１０に接触しない構造の横型ＭＯＳＦＥＴを形成した。１３は裏面電極である。

上記の横型ＭＯＳＦＥＴに対し、２００℃の高温で−３ＭＶ／ｃｍのゲート電圧１０分印加した後、しきい値電圧変動は±０．１Ｖであった。この結果から、ゲート電極９が層間膜１０を介してＡｌ層１２ａ，１２ｂ（ソース電極，ドレイン電極）と接触していない横型ＭＯＳＦＥＴは、負バイアス時にしきい値変動がないことを示している。

このように、配線用のＡｌ層１２ａ，１２ｂが層間膜１０と接触していない構造ではしきい値変動がないことから、しきい電圧の変動が大きかった層間膜１０／アルミニウム層１２（ソース電極）構造の元素分析を昇温脱離ガス分光法により分析を行った。この分析結果では、２００℃以上の温度で３×１０¹⁴／ｃｍ²以上の水素を検出した。Ａｌ中およびＳｉＯ／Ａｌの界面からの水素発生は、Ａｌと水の反応と推定できる。

ＳｉＯ₂／ＳｉＣ界面には８００℃以上の高温での酸化膜形成時、または８００℃以上高温でのアニール処理により多くの水素イオンが取り込まれるが、高温での処理のため取り込まれたシリコン−水素（Ｓｉ−Ｈ）結合、炭素−水素（Ｃ−Ｈ）結合は４００℃以下の低温熱処理では変化しない。

しかしながら低温（４００℃以下）で堆積したＡｌ金属から発生した水素原子・水素イオンは固定化されていない。高温・ゲート印加状態ではＡｌから発生した水素原子・水素イオンはＳｉＯ₂／ＳｉＣ界面に移動し、ＳｉＯ₂／ＳｉＣ界面のＳｉ−Ｈ結合、Ｃ−Ｈ結合がＳｉ＋Ｃ＋のダングリングボンドとなり、正電荷を発生すると考えられる。

２００℃での酸化膜中の水素の拡散係数は、１．０×１０^-8［ｃｍ²／ｓ］であり、１０分後の拡散長は２４．５μｍであり、容易に酸化膜中を移動し、ゲート絶縁膜に到達し、しきい値変動を起こす。

ソース電極用Ａｌ層１２と層間膜１０を接触させない縦型ＭＯＳＦＥＴは、作成自体は可能であるが、ＭＯＳのセルサイズが大きくなり実用上は使用できない。

本発明は上記課題に鑑み、マイナスゲートバイアス・プラスゲートバイアス時のしきい値電圧変動量を抑制でき、安定した電気特性を有する半導体装置および半導体装置の製造方法を提供できることを目的とする。

上述した課題を解決し、本発明の目的を達成するために、この発明にかかる半導体装置は、炭化珪素基板と、前記炭化珪素基板に第１導電型のドレイン領域と、第２導電型のウエル領域と、第１導電型のソース領域とを備え、前記炭化珪素基板上にゲート絶縁膜を介してゲート電極と、層間膜を介して前記ゲート電極と接触するソース電極と、を備える半導体装置において、前記ソース電極は、チタン（Ｔｉ）／チタン−アルミニウム（Ｔｉ−Ａｌ）合金／アルミニウム（Ａｌ）の３層構造であり、前記Ｔｉ−Ａｌ合金層が５ｎｍ以上１００ｎｍ以下であり、当該Ｔｉ−Ａｌ合金層は、前記Ｔｉと前記Ａｌ全体の含有量における前記Ａｌの含有量が２５原子％〜８６原子％であることを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記炭化珪素基板はｎ型であり、前記炭化珪素基板上にｎ型ドリフト層と、当該ｎ型ドリフト層に設けられたｐ型ウエル層と、当該ｐ型ウエル層に設けられたｎ型ソース領域と、前記ｐ型ウエル層上に形成されたゲート絶縁膜と、当該ゲート絶縁膜の上に形成されたゲート電極と、前記ｎ型ソース領域と電気的に接続されたソース電極と、前記炭化珪素基板のドリフト層が形成された面と反対側の面に設けられたドレイン電極と、を備えたことを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、ＭＯＳＦＥＴの半導体装置構造を有することを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記Ｔｉ−Ａｌ合金層が、ＴｉＡｌ₆、ＴｉＡｌ₃、ＴｉＡｌ、Ｔｉ₃Ａｌのいずれかであることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、炭化珪素基板に第１導電型のドレイン領域と、第２導電型のウエル領域と、第１導電型のソース領域とを形成し、前記炭化珪素基板上にゲート絶縁膜を介してゲート電極を形成し、更に層間膜を介して前記ゲート電極と接触するソース電極を形成する半導体装置の製造方法において、ソース電極は、チタン（Ｔｉ）／チタン−アルミニウム（Ｔｉ−Ａｌ）合金／アルミニウム（Ａｌ）の順番でスパッタ法により形成され、前記ソース電極の形成後、３００℃〜５００℃で前記炭化珪素基板をアニール処理することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記ソース電極のＴｉ−Ａｌ合金層のスパッタは、スパッタ圧力を０．１Ｐａ〜０．８Ｐａ、前記炭化珪素基板の温度を２５℃以上３５０℃以下で実施し、スパッタ材料は、前記Ｔｉと前記Ａｌ全体の含有量における前記Ａｌの含有量が２５原子％〜８６原子％であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記ソース電極は前記Ｔｉ、前記Ｔｉ−Ａｌ合金、前記Ａｌを同一チャンバーにて、大気暴露することなく製造することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記ソース電極は、前記ソース電極形成後の熱処理により前記Ｔｉ−Ａｌ合金層の下地に新たに生成されるＴｉ−Ａｌ合金層の膜厚が１０ｎｍ以下であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記ソース電極は、前記ソース電極形成後の熱処理後において、前記Ｔｉ−Ａｌ合金層の下地に１０ｎｍ以上の膜厚のＴｉ層が形成されることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記スパッタ材料は、ＴｉＡｌ₆、ＴｉＡｌ₃、ＴｉＡｌ、Ｔｉ₃Ａｌのいずれかであることを特徴とする。

上述した発明によれば、ソース電極をチタン（Ｔｉ）／Ｔｉ−Ａｌ（チタン−アルミニウム）合金層／アルミニウム（Ａｌ）の３層構造で形成する。例えば、Ｔｉ／Ｔｉ−Ａｌ合金層／Ａｌは、それぞれ０．１μｍ／５０ｎｍ／５．０μｍの各膜厚をスパッタで連続成膜し、ソース電極を形成する。スパッタ条件は、炭化珪素基板の温度２５℃、アルゴン圧力０．３Ｐａとしたマグネトロンスパッタなどを用いる。これにより、２層目にＴｉ−Ａｌ合金層をあらかじめ成膜することで、例えば３８０℃のアニールでは、２層目のＴｉ−Ａｌ合金層と、１層目のＴｉ層の界面には新たなＴｉ−Ａｌ結晶粒の発生はない。そして、Ｔｉ−Ａｌ合金層下のＴｉ層により、Ａｌ中の水素原子・水素イオンはＴｉ層に吸収され、ゲート絶縁膜に水素が拡散することは無くなり、しきい値電圧の安定したＳｉＣ−ＭＯＳＦＥＴを形成できる。これにより、半導体基板のおもて面側から裏面側に電流を流す小型の縦型半導体素子において、しきい値変動を抑制でき、半導体装置の電気的特性を安定化できる。

本発明によれば、しきい値電圧変動量を抑制でき、安定した電気的特性を有する半導体装置を提供できるようになる。

図１は、本発明の実施の形態１にかかる縦型のＳｉＣ−ＭＯＳＦＥＴの断面図である。 図２は、従来のＳｉＣ−ＭＯＳＦＥＴの断面図である。 図３は、従来の他のＳｉＣ−ＭＯＳＦＥＴの断面図である。

以下に添付図面を参照して、この発明にかかる実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度のおよび低不純物濃度のであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
図１は、本発明の実施の形態１にかかる縦型のＳｉＣ−ＭＯＳＦＥＴの断面図である。このＳｉＣ−ＭＯＳＦＥＴの製造方法について説明しておく。はじめに、高濃度のｎ⁺型ＳｉＣ基板（第１導電型のドレイン領域となる）１上に５×１０¹⁵／ｃｍ³の窒素ドーピングした低濃度のｎ^-型ドリフト層２を１０μｍの厚さに堆積する。

次に、低濃度のｐ^-型層３をイオン注入し形成する。次に、ｎ⁺型ＳｉＣ基板１（ｎ^-型ドリフト層２）の表面（主面）上に、５×１０¹⁵／ｃｍ³のアルミニウム（Ａｌ）をドープした低濃度のｐ^-型層４を０．５μｍの厚さに堆積する。なお、ｐ^-型層３よりもｐ^-型層４の方が低濃度であり、これらｐ^-型層３、ｐ^-型層４は、第２導電型のウエル領域である。その後 低濃度のｎ^-型層７を窒素イオン注入により形成する。

次に、高濃度のｎ⁺型層（第１導電型のソース領域）６をリンイオン注入で、高濃度のｐ⁺型層５をアルミニウム（Ａｌ）イオン注入で形成する。その後、ｎ⁺型ＳｉＣ基板１全体をアルゴン雰囲気中で１６００℃の活性化アニールを行う。

その後、ｐ^-型層４、ｎ⁺型層６、ｎ^-型層７上にゲート絶縁膜８をＮ₂Ｏ雰囲気で７０ｎｍ形成する。その後、ゲート絶縁膜８上にゲート電極９を形成し、ゲート電極９を覆うように層間膜１０を形成する。また、オーミック電極を形成するため、所定厚さのシリサイド層１１を形成する。

その後、ソース電極として、チタン（Ｔｉ）層１５／（チタン−アルミニウム）Ｔｉ−Ａｌ合金層１６／アルミニウム（Ａｌ）層１２の３層構造を形成する。この際、Ｔｉ層１５／Ｔｉ−Ａｌ合金層１６／Ａｌ層１２について、それぞれ０．１μｍ／５０ｎｍ／５．０μｍの各膜厚としてスパッタで連続成膜する。スパッタ条件は、ｎ⁺型基板１の温度２５℃、アルゴン圧力０．３Ｐａとしたマグネトロンスパッタなどを用いることができる。

Ｔｉ−Ａｌ合金層１６の膜厚は、５ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ未満ではウエハ面内に均一にＴｉ−Ａｌ合金層１６を形成することが難しく、１００ｎｍ以上だとＴｉ−Ａｌ合金層１６の抵抗が大きくなりデバイス特性へ影響を与えてしまう。

Ｔｉ−Ａｌ合金層１６の組成および使用するターゲットの組成は、ＴｉＡｌ₆、ＴｉＡｌ₃、ＴｉＡｌ、Ｔｉ₃Ａｌが好ましく、アニール後のＴｉとＡｌの相互作用を抑制するためのＴｉ−Ａｌ合金層１６を形成しておくためには、２５原子％〜８６原子％のＡｌ含有量が必要である。具体的には、市販のスパッタ用ターゲットとしては、４０原子％、５０原子％、６４原子％、６７原子％、６７原子％、７０原子％のＡｌを含むターゲットがされており、今回は５０原子％のAlを含むターゲットを使用した。これらの金属間化合物を使用する理由としては、このような組成は金属間化合物として存在するため、他の組成と比較して相互拡散の抑制効果が高いからである。

このＡｌ含有量は、Ａｌ原子数／（Ｔｉ原子数＋Ａｌ原子数）＊１００の計算方法において算出される。

さらに、これら３層からなるソース電極は、その界面に不易な酸化膜等の形成を防止するために、同一チャンバーで大気暴露することなく形成する。さらに、Ｔｉ−Ａｌ合金層１６の成膜はその純度と均一性の確保からスパッタ法を用いることが好ましい。

スパッタ時のｎ⁺型ＳｉＣ基板１の温度は、冷却機構を必要としない２５℃以上とし、３５０℃以上の温度は、半導体装置の製造コストが上がるため好ましくない。スパッタ圧力は、低いとスパッタ速度が遅く、高いと面内分布を悪化することから、０．１Ｐａ〜０．８Ｐａが好ましい。

その後、Ａｌ層１２のエッチング、Ｔｉ−Ａｌ合金層１６のエッチング、Ｔｉ層１５のエッチングをし、３層構造のソース電極を形成する。このようにして形成したソース電極は、Ａｌ層１２がＴｉ層１５／Ｔｉ−Ａｌ合金層１６を介してゲート電極９／層間膜１０と接した構造となっている。その後、保護膜１４であるポリイミドを形成し、３８０℃でアニールし、ｎ⁺型ＳｉＣ基板１の裏面にドレイン電極として裏面電極１３を形成し、縦型のＳｉＣ−ＭＯＳＦＥＴを完成させる。

Ｔｉ−Ａｌ合金層１６を形成していないＴｉ／Ａｌのみの構造の場合は、ポリイミドキュアまたはアニールにより界面にＴｉＡｌの合金層が形成され、このＴｉＡｌの合金層が下地のＴｉを突き抜けてしまうため、水素遮蔽の効果が失われてしまっていた。

一方、本実施の形態１のように、２層目にＴｉ−Ａｌ合金層１６をあらかじめ成膜していた場合は、３８０℃のアニールでは、２層目のＴｉ−Ａｌ合金層１６と、１層目のＴｉ層１５の界面には新たなＴｉＡｌ結晶粒の発生はない。そして、Ｔｉ−Ａｌ合金層１６下のＴｉ層１５により、Ａｌ層１２中の水素原子・水素イオンはＴｉ層１５に吸収され、ゲート絶縁膜８に水素が拡散することは無くなり、しきい値電圧の安定したゲート絶縁膜８を形成することができた。

ポリイミドキュアまたはアニールの温度は５００℃以下が好ましく、この温度以上だとポリイミドを構成する高分子が分解してしまう。また、３００℃以下ではイミド化が進まないため、保護膜としての役割を果たせない。

以上説明した３層構造のソース電極を有する半導体装置を用いることにより、ゲート電圧−３ＭＶ／ｃｍ、加熱温度２００℃で１０００時間後のしきい値電圧変動幅を０．１Ｖ以下に抑えることができた。なお、Ｔｉ層１５は堅い材質であり、１．０μｍ以上となると割れが発生する。Ｔｉ層１５の膜厚は１０ｎｍ以上１．０μｍ以下とする。

Ｔｉによる水素（Ｈ）の吸蔵効果のため、アニール後のＴｉ層１５の膜厚は１０ｎｍ以上とする。このＴｉ層１５の吸蔵効果について実験を行った。実験では、１００ｎｍの膜厚のＴｉ層１５に４００℃水素注入を行ったところ、６×１０¹⁷／ｃｍ²のＨ₂が吸蔵されたので、１０ｎｍの膜厚では１×１０¹⁵／ｃｍ²以上の水素を吸蔵できる。

（実施の形態２）
実施の形態２として、実施の形態１で３８０℃としたポリイミドのアニール温度を４００℃まで上昇させた試料を作成した。ソース電極がＴｉ層１５とＡｌ層１２の２層だけの場合は、新たに形成されるＴｉＡｌ合金の粒径（膜厚）が３０ｎｍ以上１００ｎｍ未満であったのに対し、実施の形態２のようにソース電極をＴｉ層１５／Ｔｉ−Ａｌ合金層１６／Ａｌ層１２の３層構造とした場合には、新たに形成されるＴｉ−Ａｌ合金層の膜厚は１０ｎｍ以下であった。

このように、実施の形態２で４００℃のアニール温度とした場合においても、ソース電極の下地のＴｉ層１５は約９０ｎｍ程度残存しているため、良好なデバイス特性を得ることができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ｐ型とｎ型とを入れ替えた場合や、炭化珪素基板と炭化珪素基板主表面に成長させるエピタキシャル層とを異なる導電型とした場合も同様に成り立つ。

以上のように、本発明にかかる半導体装置は、例えば、パワーデバイス等の電力用半導体素子や、産業用のモーター制御やエンジン制御に使用されるパワー半導体素子に有用である。特に、半導体基板のおもて面側から裏面側に電流を流す小型の縦型半導体素子に適用できる。

１ ＳｉＣ基板
２ ｎ^-型ドリフト層
３ ｐ^-層
４ ｐ^-層（ウエル層）
５ ｐ⁺層
６ ｎ⁺層（ソース領域）
７ ｎ^-層
８ ゲート絶縁膜
９ ゲート電極
１０ 層間膜
１１ シリサイド層
１２ Ａｌ層
１３ 裏面電極
１４ 保護膜
１５ Ｔｉ層
１６ Ｔｉ−Ａｌ合金層
１７ ＴｉＮ層
１８ Ｔｉ膜

Claims (10)

1. 炭化珪素基板と、
   前記炭化珪素基板に第１導電型のドレイン領域と、第２導電型のウエル領域と、第１導電型のソース領域とを備え、前記炭化珪素基板上にゲート絶縁膜を介してゲート電極と、層間膜を介して前記ゲート電極と接触するソース電極と、を備える半導体装置において、
   前記ソース電極は、チタン（Ｔｉ）／チタン−アルミニウム（Ｔｉ−Ａｌ）合金／アルミニウム（Ａｌ）の３層構造であり、前記Ｔｉ−Ａｌ合金層が５ｎｍ以上１００ｎｍ以下であり、当該Ｔｉ−Ａｌ合金層は、前記Ｔｉと前記Ａｌ全体の含有量における前記Ａｌの含有量が２５原子％〜８６原子％であることを特徴とする半導体装置。
2. 前記炭化珪素基板はｎ型であり、前記炭化珪素基板上にｎ型ドリフト層と、当該ｎ型ドリフト層に設けられたｐ型ウエル層と、当該ｐ型ウエル層に設けられたｎ型ソース領域と、前記ｐ型ウエル層上に形成されたゲート絶縁膜と、当該ゲート絶縁膜の上に形成されたゲート電極と、前記ｎ型ソース領域と電気的に接続されたソース電極と、前記炭化珪素基板のドリフト層が形成された面と反対側の面に設けられたドレイン電極と、を備えたことを特徴とする請求項１に記載の半導体装置。
3. ＭＯＳＦＥＴの半導体装置構造を有することを特徴とする請求項１または２に記載の半導体装置。
4. 前記Ｔｉ−Ａｌ合金層が、ＴｉＡｌ₆、ＴｉＡｌ₃、ＴｉＡｌ、Ｔｉ₃Ａｌのいずれかであることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 炭化珪素基板に第１導電型のドレイン領域と、第２導電型のウエル領域と、第１導電型のソース領域とを形成し、
   前記炭化珪素基板上にゲート絶縁膜を介してゲート電極を形成し、更に層間膜を介して前記ゲート電極と接触するソース電極を形成する半導体装置の製造方法において、
   前記ソース電極は、チタン（Ｔｉ）／チタン−アルミニウム（Ｔｉ−Ａｌ）合金／アルミニウム（Ａｌ）の順番でスパッタ法により形成され、
   前記ソース電極の形成後、３００℃〜５００℃で前記炭化珪素基板をアニール処理することを特徴とする半導体装置の製造方法。
6. 前記ソース電極のＴｉ−Ａｌ合金層のスパッタは、
   スパッタ圧力を０．１Ｐａ〜０．８Ｐａ、前記炭化珪素基板の温度を２５℃以上３５０℃以下で実施し、
   スパッタ材料は、前記Ｔｉと前記Ａｌ全体の含有量における前記Ａｌの含有量が２５原子％〜８６原子％であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記ソース電極は前記Ｔｉ、前記Ｔｉ−Ａｌ合金、前記Ａｌを同一チャンバーにて、大気暴露することなく製造することを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. 前記ソース電極は、前記ソース電極形成後の熱処理により前記Ｔｉ−Ａｌ合金層の下地に新たに生成されるＴｉ−Ａｌ合金層の膜厚が１０ｎｍ以下であることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
9. 前記ソース電極は、前記ソース電極形成後の熱処理後において、前記Ｔｉ−Ａｌ合金層の下地に１０ｎｍ以上の膜厚のＴｉ層が形成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置。
10. 前記スパッタ材料は、ＴｉＡｌ₆、ＴｉＡｌ₃、ＴｉＡｌ、Ｔｉ₃Ａｌのいずれかであることを特徴とする請求項５〜９のいずれか一つに記載の半導体装置。

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