JP2017161680A - Liquid crystal display device - Google Patents
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Abstract
Description
本発明は、液晶表示装置に関し、特にアクティブマトリクス型の液晶表示装置の表示品質を向上する技術に関する。 The present invention relates to a liquid crystal display device, and more particularly to a technique for improving the display quality of an active matrix liquid crystal display device.
近年、液晶テレビや携帯電話、液晶プロジェクタに代表される液晶を用いた製品が多数販売されている。これらの液晶表示装置では、人間の視認性の観点から、動画と静止画で求められる駆動方法が異なる。動画では高速なフレームレート、静止画では階調性が求められる。 In recent years, many products using liquid crystals represented by liquid crystal televisions, mobile phones, and liquid crystal projectors have been sold. In these liquid crystal display devices, driving methods required for moving images and still images are different from the viewpoint of human visibility. A high frame rate is required for moving images, and gradation is required for still images.
従来、複数のデータ線に供給可能なサンプリング用電圧(ランプ電圧)を、各走査線に選択電圧が印加される期間に前記サンプリング電圧をもとに画素に対して電圧を書き込む液晶表示装置の駆動システムが用いられている。この駆動システムにおいてランプ電圧をサンプリングするサンプリングクロックの周波数によって階調数が決定されるが、前述の通り高周波数化(例えば200MHz)しており、これ以上の高周波数化は困難な状況なってきている。 Conventionally, a liquid crystal display device that writes a sampling voltage (ramp voltage) that can be supplied to a plurality of data lines to a pixel based on the sampling voltage during a period in which a selection voltage is applied to each scanning line. The system is used. In this drive system, the number of gradations is determined by the frequency of the sampling clock for sampling the lamp voltage, but as described above, the frequency is increased (for example, 200 MHz), and it is difficult to increase the frequency further. Yes.
特許文献1には、サンプリングクロックの周波数を低速化し、かつ多階調化をするために、パネル駆動データのデータラッチ数を限定してサンプリング数を減らし、不足しているデータは水平走査期間のデータラッチ後に別途データラッチする機構を設けている技術が開示されている。 In Patent Document 1, in order to reduce the frequency of the sampling clock and increase the number of gradations, the number of samplings is reduced by limiting the number of data latches of the panel drive data. A technique is disclosed in which a mechanism for separately latching data after data latching is provided.
しかしながら、上記特許文献1の技術においては、液晶パネル内の液晶保持容量への電圧書き込み構成が複雑になるとともに、複雑な制御方法も追加しなくてはならない、という問題が指摘されている。 However, the technique disclosed in Patent Document 1 points out a problem that the voltage writing configuration to the liquid crystal holding capacitor in the liquid crystal panel is complicated and a complicated control method must be added.
そこで、本発明の目的は、従来の簡単な駆動回路/パネル構成から回路構成を複雑にすることなく、動画と静止画それぞれに適した駆動方法を用いた液晶表示装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a liquid crystal display device using a driving method suitable for moving images and still images without complicating the circuit configuration from the conventional simple driving circuit / panel configuration.
上記の目的を達成するために、本発明に係る液晶駆動装置は、
液晶駆動時のフレームレートを変更可能なフレームレート設定手段と、前期フレームレートに合わせた画像データを受けて、液晶の駆動制御を行う液晶制御回路と、前記画像データに対して誤差拡散を行うディザ回路を有する。
サンプリング制御回路から出力されたデータテーブルに応じて単調変化して所定の電圧を生成する電圧生成回路の電圧は、サンプリング制御回路の電圧は、動画用の第1のテーブルと、静止画用の第2のテーブルにより生成される。
液晶制御回路から出力される入力データと前記電圧生成回路によって生成された電圧を参照する事によって画像を液晶パネルに表示する。
そしてサンプリング制御回路は、前記フレームレート設定手段で設定されたフレームレートに応じて第1或いは第2データテーブルを選択するとともに、前記ランプ電圧生成回路は、電圧生成データテーブルをもとに電圧を生成する。
液晶制御回路はパネルへ入力するデータ及びサンプリング制御回路の駆動を前記設定されたフレームレートに応じて切り換え制御する。
そしてディザ回路で、フレームレート設定手段で決定されたフレームレートに応じてbit深度を変更して誤差拡散を行うことを特徴する。
In order to achieve the above object, a liquid crystal driving device according to the present invention includes:
Frame rate setting means that can change the frame rate when driving the liquid crystal, a liquid crystal control circuit that receives image data in accordance with the previous frame rate, and controls liquid crystal drive, and a dither that performs error diffusion on the image data It has a circuit.
The voltage of the voltage generation circuit that generates a predetermined voltage by monotonically changing according to the data table output from the sampling control circuit is the voltage of the sampling control circuit, the first table for moving images, and the first table for still images Generated by 2 tables.
An image is displayed on the liquid crystal panel by referring to the input data output from the liquid crystal control circuit and the voltage generated by the voltage generation circuit.
The sampling control circuit selects the first or second data table according to the frame rate set by the frame rate setting means, and the ramp voltage generation circuit generates a voltage based on the voltage generation data table. To do.
The liquid crystal control circuit switches and controls the data input to the panel and the driving of the sampling control circuit according to the set frame rate.
The dither circuit performs error diffusion by changing the bit depth according to the frame rate determined by the frame rate setting means.
本発明に係る液晶駆動装置によれば、等速/倍速の駆動条件に応じてサンプリング制御を切り替えることによって、静止画表示を行う等速フレームレート時に階調性を上げることが可能になる。さらに、ディザ制御回路によって動画検出時に誤差拡散を行うことによって動画視認性も向上する。 According to the liquid crystal driving device of the present invention, it is possible to improve gradation at a constant frame rate for displaying a still image by switching sampling control in accordance with constant / double speed driving conditions. Furthermore, moving image visibility is improved by performing error diffusion at the time of moving image detection by the dither control circuit.
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1は本発明の実施形態に関わるブロック図である。 FIG. 1 is a block diagram according to an embodiment of the present invention.
図1の制御回路200及びランプ電圧生成回路300は液晶表示パネル100に入力されXGAの水平:1024×垂直:768とした時の表示領域130の液晶駆動を行う構成である。 The control circuit 200 and the ramp voltage generation circuit 300 in FIG. 1 are configured to drive the liquid crystal in the display area 130 when the XGA is set to horizontal: 1024 × vertical: 768 when input to the liquid crystal display panel 100.
[実施例1]
以下、図1を参照して、本発明の第1の実施例による、標準的な液晶駆動について説明する。
[Example 1]
Hereinafter, a standard liquid crystal drive according to the first embodiment of the present invention will be described with reference to FIG.
液晶パネル100は、H駆動回路110、Vシフトレジスタ120および表示領域130で構成される。制御回路200は、入力画像判断手段210、フレームレート設定手段220、液晶パネル制御回路230、サンプリング制御回路240およびディザ制御回路250から構成される。 The liquid crystal panel 100 includes an H drive circuit 110, a V shift register 120, and a display area 130. The control circuit 200 includes an input image determination unit 210, a frame rate setting unit 220, a liquid crystal panel control circuit 230, a sampling control circuit 240, and a dither control circuit 250.
入力画像判断手段210は入力された画像が動画、もしくは静止画かを動き検出アルゴリズムにて判断する。入力画像判断手段210で入力画像が動画と判断された場合にはフレームレート設定手段220に対して動画用のフレームレートに設定するように指示を出す。また入力画像判断手段210によって入力画像が静止画を判断された場合には、フレームレート設定手段220に静止画用のフレームレートに設定するように指示を出す。フレームレート設定手段220は、入力画像判断手段210によって命令されたフレームレートにするようにフレームレートを変更する。 The input image determination unit 210 determines whether the input image is a moving image or a still image using a motion detection algorithm. When the input image determining unit 210 determines that the input image is a moving image, the frame rate setting unit 220 is instructed to set the frame rate for the moving image. When the input image determining unit 210 determines that the input image is a still image, it instructs the frame rate setting unit 220 to set the frame rate for the still image. The frame rate setting means 220 changes the frame rate so that the frame rate instructed by the input image determination means 210 is obtained.
液晶パネル制御回路230は、フレームレート設定手段によって決定されたフレームレートに応じて液晶を駆動する。例えば倍速駆動(120Hz)駆動の指示が出たとすると、60Hzの入力画像データに対して中間フレームを生成して液晶パネルにデータを送信する。また、液晶パネル制御回路230は図示のスケーラ等からデジタル化された映像入力を受けて液晶表示パネル100への駆動制御信号を生成する。 The liquid crystal panel control circuit 230 drives the liquid crystal according to the frame rate determined by the frame rate setting means. For example, if a double speed drive (120 Hz) drive instruction is issued, an intermediate frame is generated for 60 Hz input image data, and the data is transmitted to the liquid crystal panel. In addition, the liquid crystal panel control circuit 230 receives a digitized video input from the illustrated scaler or the like and generates a drive control signal to the liquid crystal display panel 100.
サンプリング制御回路240は、液晶パネル制御回路230からフレームレート設定手段220で決定したフレームレート情報を受け取り、動画用のフレームレートの場合は10bitモード、静止画用のフレームレートの場合には11bitモードのランプ電圧生成データテーブルを選択する。 The sampling control circuit 240 receives the frame rate information determined by the frame rate setting means 220 from the liquid crystal panel control circuit 230, and in the case of the frame rate for moving images, the 10-bit mode, and in the case of the frame rate for still images, the 11-bit mode. Select the lamp voltage generation data table.
ランプ電圧生成回路300はサンプリング制御回路から出力されたデータに応じてランプ電圧を生成する。ランプ電圧生成回路300から出力されたランプ電圧を用いて、液晶パネル制御回路230は液晶パネルの輝度電圧としてサンプリングし、液晶に電圧を印加する。 The ramp voltage generation circuit 300 generates a ramp voltage according to the data output from the sampling control circuit. Using the lamp voltage output from the lamp voltage generation circuit 300, the liquid crystal panel control circuit 230 samples the luminance voltage of the liquid crystal panel and applies the voltage to the liquid crystal.
また図2において、H駆動回路110は、図1にて説明した制御回路200内の液晶パネル制御回路230から駆動する。駆動信号及び映像データ、サンプリング制御回路240からのサンプリングカウントクロック(CCLK)とCCLKのカウント数をリセットするカウントリセット(CRT)信号を受けて水平方向の駆動を行う。 In FIG. 2, the H drive circuit 110 is driven from the liquid crystal panel control circuit 230 in the control circuit 200 described in FIG. In response to the drive signal and the video data, the sampling count clock (CCLK) from the sampling control circuit 240 and a count reset (CRT) signal for resetting the count number of CCLK are driven in the horizontal direction.
ディザ制御回路250は入力データbit深度と、表示デバイスの表現可能bit深度の差分を画質の劣化を最小限にとどめるための処理を行う。 The dither control circuit 250 performs a process for minimizing the deterioration of the image quality of the difference between the input data bit depth and the display device expressible bit depth.
H駆動回路110内のインプットデータレジスタ111は、液晶パネル制御回路230からのガンマ処理、色ムラ処理、その他の補正を行った映像データを順次受けて水平方向に対してのN+1ライン分の映像データを記憶する。 The input data register 111 in the H driving circuit 110 sequentially receives video data subjected to gamma processing, color unevenness processing, and other corrections from the liquid crystal panel control circuit 230, and video data for N + 1 lines in the horizontal direction. Remember.
データメモリ112は、インプットデータレジスタ111にて受けたNライン目の1Hライン分の映像データを記憶する。 The data memory 112 stores the video data for the 1H line of the Nth line received by the input data register 111.
データコンパレータ113はデータメモリ112に記憶している映像データと、データコンパレータ113に入力されるカウンタークロックであるCCLKのカウント値を比較する。 The data comparator 113 compares the video data stored in the data memory 112 with the count value of CCLK which is a counter clock input to the data comparator 113.
SWコントローラ114は、データコンパレータ113からの出力をもとに、アナログSW133のスイッチングを行うSW信号132が、アナログSW133をON/OFF可能な電圧に変換して出力する。 Based on the output from the data comparator 113, the SW controller 114 converts the SW signal 132 for switching the analog SW 133 into a voltage that can turn the analog SW 133 ON / OFF, and outputs it.
そしてアナログSW133は、ランプ電圧生成回路300で生成されたランプ電圧であるRV131を表示領域130に垂直に配線された(XGAの場合表示エリアとして768本)のビデオ線134に接続制御する。Vシフトレジスタ120はVS信号VCLK信号でV走査信号135を制御する。 Then, the analog SW 133 controls connection of the RV 131 that is the lamp voltage generated by the lamp voltage generation circuit 300 to the video lines 134 that are wired vertically to the display area 130 (768 display areas in the case of XGA). The V shift register 120 controls the V scanning signal 135 with the VS signal VCLK signal.
アナログSW133を介してビデオ線134に供給されるランプ電圧であるRV131は、画素トランジスタ136のドレインに接続され、画素トランジスタ136はゲートがV走査信号135に接続され、画素トランジスタ136のオン/オフ制御を行う。 RV131, which is a ramp voltage supplied to the video line 134 via the analog SW 133, is connected to the drain of the pixel transistor 136, and the gate of the pixel transistor 136 is connected to the V scanning signal 135, and the pixel transistor 136 is turned on / off. I do.
画素コンデンサ137は画素トランジスタ136のソースに接続されビデオ線134に印加されたランプ電圧を受けて、その電圧を液晶駆動電圧としてチャージする。 The pixel capacitor 137 is connected to the source of the pixel transistor 136, receives the ramp voltage applied to the video line 134, and charges the voltage as a liquid crystal driving voltage.
ビデオ線137は、画素トランジスタ136のソースに接続されるとともに、配線がコンデンサ容量として機能し、画素コンデンサ136の容量より大きい容量(数百倍から数万倍)で構成されている。 The video line 137 is connected to the source of the pixel transistor 136, and the wiring functions as a capacitor capacity. The video line 137 is configured with a capacity (several hundred times to several tens of thousands times) larger than the capacity of the pixel capacitor 136.
また画素コンデンサの他端は所定電圧である所のVcomCに接続されている。 The other end of the pixel capacitor is connected to VcomC, which is a predetermined voltage.
液晶であるLC138はから画素コンデンサ137にチャージされた電圧と不図示透明電極に印加される所定電圧であるVcomLの電位差を受けて液晶駆動される。液晶表示は、LC138が画素電極と電位差(実効値)に応じて変化する構成となっている。 The LC 138, which is a liquid crystal, is driven by receiving a potential difference between the voltage charged in the pixel capacitor 137 and a predetermined voltage VcomL applied to a transparent electrode (not shown). The liquid crystal display has a configuration in which the LC 138 changes according to the potential difference (effective value) from the pixel electrode.
なお、本実施形態では便宜上、画素コンデンサ137において保持される電圧実効値がゼロに近ければ、LC138の光の透過率が最小となって黒色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が増加するノーマリーブラックモードとして説明する。 In this embodiment, for the sake of convenience, if the effective voltage value held in the pixel capacitor 137 is close to zero, the light transmittance of the LC 138 is minimized and black display is achieved, while transmission is performed as the effective voltage value increases. This will be described as a normally black mode in which the amount of light increases.
表示領域130では、前提をXGAとした時、768行のV走査信号135、1024列のビデオ線134とともに、これらの交差にそれぞれ画素を構成する画素トランジスタ136、画素コンデンサ137が設けられている。 In the display area 130, assuming that the premise is XGA, a pixel transistor 136 and a pixel capacitor 137 constituting pixels are provided at intersections of the V scanning signal 135 of 768 rows and the video line 134 of 1024 columns, respectively.
次に、図1及び図2をもとに制御回路200は、ランプ電圧生成回路300及び液晶表示パネル100の詳細な動作を説明する。 Next, the control circuit 200 will be described in detail with reference to FIGS. 1 and 2 for the operation of the lamp voltage generation circuit 300 and the liquid crystal display panel 100.
制御回路200は映像入力を受けてパネル制御回路210にて前述の通りガンマ回路によるガンマ処理、色ムラ回路による色ムラ処理、その他の補正を行った液晶駆動を行うため映像データを生成する。生成された映像データはDATAラインにより液晶表示パネル100のH駆動回路110に入力される。 The control circuit 200 receives the video input, and generates video data to perform liquid crystal driving in which the panel control circuit 210 performs gamma processing by the gamma circuit, color unevenness processing by the color unevenness circuit, and other corrections as described above. The generated video data is input to the H drive circuit 110 of the liquid crystal display panel 100 through the DATA line.
H駆動回路110に入力された映像データは、H駆動回路110内に有する、図2に示すインプットデータレジスタ111にパネル制御回路210からの図9に示すように水平スタート信号であるHS信号を起点にHCLKに同期してデータD1〜D1024を受けて格納していく。即ちここで、前述の通り液晶表示パネル100の解像度をXGAの水平:1024×垂直:768とした時、水平方向の映像データ1024を記憶する。データメモリ112は、インプットデータレジスタ111にて受けた1Hライン分のNライン目の映像データを記憶する。即ち、インプットデータレジスタ111に入力される映像データは次のHライン、N+1番目の映像データが入力される。 The video data input to the H drive circuit 110 starts from an HS signal which is a horizontal start signal as shown in FIG. 9 from the panel control circuit 210 in the input data register 111 shown in FIG. The data D1 to D1024 are received and stored in synchronization with HCLK. That is, as described above, when the resolution of the liquid crystal display panel 100 is XGA horizontal: 1024 × vertical: 768, horizontal video data 1024 is stored. The data memory 112 stores the video data of the Nth line for the 1H line received by the input data register 111. That is, as the video data input to the input data register 111, the next H line and the (N + 1) th video data are input.
データコンパレータ113はサンプリング制御回路220から出力される図9に示すようにCRST信号を起点として、CCLKのカウントを行うカウンタを含み、データメモリ112に記憶している映像データと、前記カウンタでカウントしたカウント値とを比較する。ここで例えば映像データが10ビットの階調だとして、D1のデータが100だとする。その場合はCK100にてコンパレータ出力を、また例えば、D2のデータが4だとすると、CK4にてコンパレータ出力をSWコントローラ114に出力する。このコンパレータ出力は水平の行に対して1024の出力をする。 The data comparator 113 includes a counter that counts CCLK starting from the CRST signal as shown in FIG. 9 output from the sampling control circuit 220, and the video data stored in the data memory 112 is counted by the counter. Compare the count value. Here, for example, assuming that the video data has a 10-bit gradation, the data of D1 is 100. In this case, if the comparator output is CK100, and the data of D2 is 4, for example, the comparator output is output to SW controller 114 at CK4. This comparator output outputs 1024 for a horizontal row.
SWコントローラ114はデータコンパレータからの水平の行に対して1024の出力を受けて電圧変換して、アナログSW133に対しての制御信号を出力する。このアナログSW133のON/OFFすることにより、ランプ電圧生成回路300から出力されるランプ電圧RV131をビデオ線134に印加する制御を行う。このアナログSW133は、CRST信号により1024のSWが全てON状態となりランプ電圧RV131をビデオ線134に印加状態にしている。コンパレータ出力を受けるとSWコントローラ114はアナログSW133をOFF制御する。 The SW controller 114 receives 1024 outputs from the horizontal row from the data comparator, converts the voltage, and outputs a control signal to the analog SW 133. By turning ON / OFF the analog SW 133, control is performed to apply the ramp voltage RV131 output from the ramp voltage generation circuit 300 to the video line 134. In the analog SW 133, all of the 1024 SWs are turned on by the CRST signal, and the lamp voltage RV131 is applied to the video line 134. When the comparator output is received, the SW controller 114 controls the analog SW 133 to OFF.
次にランプ電圧生成回路300のランプ電圧生成の説明をする。ここでは、ランプ電圧生成回路300をD/Aコンバータを例として説明する。 Next, the ramp voltage generation of the ramp voltage generation circuit 300 will be described. Here, the ramp voltage generation circuit 300 will be described by taking a D / A converter as an example.
ランプ電圧はサンプリング回路240からランプ電圧生成回路300である、D/Aコンバータに電圧生成のD/ADATAを入力する。このD/Aコンバータに入力されるD/ACLKとD/ADATAは、前述のCRSTを起点として、CCLKと同期して出力される。 The ramp voltage is the ramp voltage generation circuit 300 from the sampling circuit 240, and D / ADATA for voltage generation is input to the D / A converter. D / ACLK and D / ADATA input to this D / A converter are output in synchronization with CCLK starting from the above-mentioned CRST.
またD/ADATAは、D/ACLKのクロック数に応じてインクリメントしていくデータとしてサンプリング制御回路220から出力される。ここでは例えば、ランプ電圧生成回路300の階調を10bitとした場合、1024分解能にてランプ波形を生成する。この結果、D/Aコンバータは、図4に示すようなランプ電圧を生成する。即ち、ランプ電圧生成回路300から出力されたランプ電圧RV131は、CRSTからON状態に有り、前述した例えばD1に於いてはランプ電圧生成回路300のD/Aコンバータ、D/ADATA:100の図4のD1:100に示す電圧をビデオ線134に印加する。10bitの1024分解能とした場合で、ランプ電圧のΔ電圧が4Vとした時、D1の電圧=(100-1)/1024×4Vとなり、ランプ電圧の開始電圧に対して+0.367Vがビデオ線134に印加される事になる。 D / ADATA is output from the sampling control circuit 220 as data that is incremented according to the number of clocks of D / ACLK. Here, for example, when the gradation of the ramp voltage generation circuit 300 is 10 bits, the ramp waveform is generated with 1024 resolution. As a result, the D / A converter generates a ramp voltage as shown in FIG. That is, the lamp voltage RV131 output from the lamp voltage generation circuit 300 is in the ON state from CRST. For example, in D1 described above, the D / A converter of the lamp voltage generation circuit 300, D / ADATA: 100 in FIG. The voltage shown at D1: 100 is applied to the video line 134. In the case of 10-bit 1024 resolution, if the Δ voltage of the lamp voltage is 4V, the voltage of D1 = (100-1) / 1024 × 4V, and + 0.367V is the video line 134 with respect to the start voltage of the lamp voltage. Will be applied.
また、D2に於いてはD/ADATA:4の図4のD2:4に示す電圧D2電圧=(4-1)/1024×4=0.0117Vとなりンプ電圧の開始電圧に対して+0.0117Vをビデオ線134に印加する。このようなサンプリングを行い、1024列のビデオ線134に対して電圧の印加を行う。ビデオ線134に印加された電圧は、Vシフトレジスタから出力されるV走査信号135により、1列のH方向のH1〜H1024の画素トランジスタ136のゲートに接続され画素トランジスタ134を1024個の画素トランジスタ136をONさせる。この画素トランジスタ136のONによりビデオ線134と画素コンデンサ137は画素トランジスタ136を介して接続され、画素トランジスタ137にランプ電圧RVからサンプリングした所望の電圧をチャージする。H1〜H1024の画素コンデンサ137にそれぞれにチャージされた電圧で、液晶でLC138に駆動電圧印加を行う。 In D2, the voltage D2 voltage = (4-1) /1024×4=0.0117V shown in D2: 4 of FIG. 4 of D / ADATA: 4 is + 0.0117V with respect to the starting voltage of the amplifier voltage. Applied to video line 134. Such sampling is performed, and a voltage is applied to the video lines 134 in 1024 columns. The voltage applied to the video line 134 is connected to the gates of the H1-H1024 pixel transistors 136 in one column in the H direction by a V scanning signal 135 output from the V shift register, and the pixel transistors 134 are connected to 1024 pixel transistors. Turn on 136. When the pixel transistor 136 is turned on, the video line 134 and the pixel capacitor 137 are connected via the pixel transistor 136, and the pixel transistor 137 is charged with a desired voltage sampled from the ramp voltage RV. A driving voltage is applied to the LC 138 with liquid crystal at a voltage charged in each of the pixel capacitors 137 of H1 to H1024.
前述のV走査信号135は、パネル制御回路210からのVSの垂直走査スタート信号及び、VCLKの垂直走査クロックの信号を受けた、液晶表示パネル100内のVシフトレジスタ120が垂直方向のV走査信号135を垂直方向にV1から順にVCLKのクロック毎に走査しV768まで走査する。この走査により、液晶表示パネル100の表示領域130に全体に対して、液晶LC138の駆動電圧の書き込み(チャージ)制御を行う。そして不図示透明電極に印加される所定電圧と液晶LC130の駆動電圧により表示画像を生成する。 The V scan signal 135 is a V scan signal in the vertical direction of the V shift register 120 in the liquid crystal display panel 100 that receives the VS vertical scan start signal and the VCLK vertical scan clock signal from the panel control circuit 210. 135 is scanned in the vertical direction in order from V1 for each clock of VCLK and scanned to V768. By this scanning, the drive voltage write (charge) control of the liquid crystal LC 138 is performed on the entire display area 130 of the liquid crystal display panel 100. A display image is generated by a predetermined voltage applied to a transparent electrode (not shown) and a driving voltage of the liquid crystal LC130.
また、ディザ制御回路250によるディザ処理について説明する。 The dither processing by the dither control circuit 250 will be described.
ディザ法とは、限られた階調数の中でより多くの階調を表現するための画像処理に関する手法である。ある表示機器に入力される画像データの階調数が多く、どんなに色彩豊かな情報を持っていたとしても、それを表現するハード(たとえば液晶パネル)が入力データに応じた階調数を表現できるスペックを満たしていないと意味がない。しかし、得てしてこういう場合が多く存在する。例えば、ランダムディザリング法では、表示できる色の階調が限られていて、それより細かい階調を表現したいときに、画像の細かい点の集まりとして表現し、色が濃い部分は色の濃い点を密集させ、色の薄い部分は点の密度を下げる。さらに動画では、時間軸上で誤差分配の間隔や箇所、密度などを分散させて、ある一定時間区間で平均すると中間調がなめらかに表現できる。ディザの手法は様々な手法が存在し、その手法は限定しない。 The dither method is a method related to image processing for expressing more gradations within a limited number of gradations. The number of gradations of image data input to a display device is large, and no matter how rich the information is, the hardware that expresses it (for example, a liquid crystal panel) can express the number of gradations according to the input data. It doesn't make sense if it doesn't meet the specs. However, there are many cases where this is the case. For example, in the random dithering method, the gradation of colors that can be displayed is limited, and when you want to express a finer gradation, it is expressed as a collection of fine dots in the image, and the darker part is the darker point. To reduce the density of dots in lighter parts. Furthermore, in moving images, halftones can be expressed smoothly by averaging error distribution intervals, locations, density, and the like on the time axis and averaging them over a certain period of time. There are various dither methods, and the method is not limited.
次に、図1と図5の本発明に関するフローチャートを用いて詳細に説明する。 Next, it demonstrates in detail using the flowchart regarding this invention of FIG. 1 and FIG.
不図示の入力画像有無検知部にて、外部からの入力画像があるかどうかを判断する(#101)。入力画像がなければ入力画像があるまで待機状態となる(#101のループ)。入力画像があるか否かの判断は、外部入力からのHsync信号、Vsync信号、データ信号などのデジタルデータを監視しておき、例えばHiからLoもしくはLoからHiになることがあれば外部入力ありと判断する。本外部入力の有無の判断はこの方法に限らず、どのような方法でも良い。以降は外部入力ありと判断された場合について記載する。 An input image presence / absence detection unit (not shown) determines whether there is an external input image (# 101). If there is no input image, it will be in a standby state until there is an input image (# 101 loop). To determine whether there is an input image, monitor the digital data such as Hsync signal, Vsync signal, and data signal from the external input. For example, if Hi changes to Lo or Lo changes to Hi, there is an external input. Judge. The determination of the presence or absence of this external input is not limited to this method, and any method may be used. The following describes the case where it is determined that there is an external input.
入力画像があった場合には、入力画像判断手段210にて入力画像が動画なのか、静止画なのかを判断する。入力画像判断部210には不図示のフレームメモリと呼ばれるメモリが搭載されている。このフレームメモリは、複数のフレームデータを記憶することができ、1つのフレームメモリで1フレーム分の画像データを記憶する。また、静止画の画像データの連続するフレームの画像データはデータの差分が少なくなる。したがってこの画像データの差分を比較して、動画/静止画の判断を行う。 If there is an input image, the input image determination means 210 determines whether the input image is a moving image or a still image. The input image determination unit 210 includes a memory called a frame memory (not shown). The frame memory can store a plurality of frame data, and one frame memory stores image data for one frame. In addition, the difference in data of image data of consecutive frames of image data of still images is reduced. Therefore, the difference between the image data is compared to determine the moving image / still image.
まず、入力された画像の1フレーム目の画像データを第1のフレームメモリが記憶し、その記憶を維持したまま第2のフレームメモリが入力画像の2フレーム目のデータを記憶する。1フレーム目と2フレーム目の画像データを比較し、1フレーム目に存在するデータブロックと同じブロックが2フレーム目の異なる座標に存在すれば、移動があったとみなして、動画と判断する。 First, the first frame memory stores image data of the first frame of the input image, and the second frame memory stores data of the second frame of the input image while maintaining the storage. The image data of the first frame and the second frame are compared, and if the same block as the data block existing in the first frame exists at different coordinates of the second frame, it is considered that there is a movement and is determined to be a moving image.
例えば図3を用いて説明する。第1フレームに、(H5,V5)からH方向、V方向にそれぞれ4画素で構成されるアルファベットAがあったとする。第2フレームではアルファベットAが、第1フレームでの場所よりH方向に+1画素、V方向に+1画素移動したとする。このとき、第1フレーム内の画像データを画素ブロック(ここでは4x4とする)で切り出し、切り出したブロックの画像データが第2フレーム内で一致する場所がないかを検索する。図3の例の場合には第1フレームと第2フレームで一致するので、画素ブロックの座標差分を算出し、差分があれば動きがあったと判断し、動画とする。 This will be described with reference to FIG. It is assumed that there is an alphabet A composed of 4 pixels each from (H5, V5) to the H direction and the V direction in the first frame. In the second frame, the alphabet A is moved by +1 pixel in the H direction and +1 pixel in the V direction from the location in the first frame. At this time, the image data in the first frame is cut out with pixel blocks (here, 4 × 4), and a search is made for a place where the image data of the cut out block matches in the second frame. In the case of the example in FIG. 3, since the first and second frames match, the coordinate difference of the pixel block is calculated.
また、座標の差分がなければ静止画とする。一致する画素ブロックを検索する方法は、(H1,V1)からH方向に1画素ずつ移動させ、画祖ブロックの右端がH1024まで進めば、V方向に+1画素ずらす。再度H方向に1画素ずつ移動させていく方法でフレーム内をすべて検索する。本稿では一例として動きベクトルを用いた動き検出方法を示したが、輝度差分検出などでもよく、さらに単純化させるアルゴリズムなどもその手法は問わない。 If there is no difference in coordinates, a still image is assumed. The method for searching for a matching pixel block is to move one pixel at a time in the H direction from (H1, V1), and shift the pixel by +1 in the V direction if the right end of the ancestor block advances to H1024. The entire frame is searched by moving the pixels one pixel at a time in the H direction again. In this paper, a motion detection method using a motion vector is shown as an example, but luminance difference detection may be used, and any simplified algorithm may be used.
動画、静止画の判断が決定すれば、次にフレームレート設定手段220でフレームレートを決定する(#103)。例えばここでは、静止画の場合には60Hz、動画の場合には120Hzとする。入力画像判断手段210にて入力画像が静止画と判断されれば、入力画像判断手段210からフレームレート設定手段220に60Hzに設定するように指示を出し、動画と判断された場合には120Hzに設定するように指示を出す。フレームレート設定手段220は受けた指示に応じてフレームレートを設定する。 If the determination of the moving image or the still image is determined, the frame rate setting means 220 determines the frame rate (# 103). For example, here, it is 60 Hz for a still image and 120 Hz for a moving image. If the input image determining unit 210 determines that the input image is a still image, the input image determining unit 210 instructs the frame rate setting unit 220 to set the frame rate to 60 Hz. Give instructions to set. Frame rate setting means 220 sets the frame rate in accordance with the received instruction.
液晶パネル制御回路230は、#103によって決定されたフレームレートに応じてランプ電圧を生成するサンプリングデータテーブルを決定する。例えば、入力画像が動画で120Hz駆動の場合には10bit mode、静止画で60Hz駆動の場合には11bit modeを選択し、サンプリング制御回路240に何れの駆動modeで有るかの信号を送る(#104)。 The liquid crystal panel control circuit 230 determines a sampling data table for generating a ramp voltage according to the frame rate determined in # 103. For example, when the input image is a moving image at 120 Hz, 10-bit mode is selected. When the input image is 60 Hz-driven, 11-bit mode is selected, and a signal indicating which drive mode is selected is sent to the sampling control circuit 240 (# 104 ).
液晶パネル制御回路230は、前述のmode信号に応じて動画か静止画かを判断して(#105)、動画の場合にはフレーム毎の画像を補完して中間フレームを生成する(#106)。中間フレームの生成方法には、様々な手法があるがどのような手法を用いてもよい。例えば、nフレームとn+1フレームとの間のフレームを補完する場合には、nフレームをまったく同様の画像データを用いても良い。また、液晶パネル制御回路230にフレームメモリを搭載し、nフレームとn+1フレームを記憶させて、動きのある中間フレームを生成しても良い。 The liquid crystal panel control circuit 230 determines whether it is a moving image or a still image in accordance with the mode signal described above (# 105), and in the case of a moving image, an image for each frame is complemented to generate an intermediate frame (# 106). . There are various methods for generating the intermediate frame, and any method may be used. For example, when complementing a frame between n frames and n + 1 frames, exactly the same image data may be used for the n frames. In addition, a frame memory may be mounted on the liquid crystal panel control circuit 230, and n frames and n + 1 frames may be stored to generate a moving intermediate frame.
ここでは一例として静止画の場合には60Hz、動画の場合には120Hz駆動としたが、周波数はこの限りではなく、静止画のフレームレートより動画のフレームレートの方が高ければ、どの数字でも良い。 Here, as an example, 60 Hz drive is used for still images and 120 Hz drive is used for moving images, but the frequency is not limited to this, and any number may be used as long as the frame rate of the moving image is higher than the frame rate of the still image. .
液晶パネル制御回路230は#106にて生成された動画用の60Hzのフレームデータ、或いは静止画用の120Hzのフレームデータを用いて、ディザ処理回路250にてディザ処理を施す。入力データが12bitだとして、表示デバイスが10bitの場合には2bit分が余剰データとなる。単純に2bit分のデータを切り捨てるのではなく、2bit分のデータ組み合わせ(00.01.10.11)によって10bitデータのLSBに丸め込む。また、周囲の画素に誤差分を分散させてかつデータ丸め込みを行う。丸め込みとは、例えば、12bitデータの下位2bit分のデータが(11)の場合であり、かつ10bitデータのLSBが(0)の場合には、10bitデータのLSBを繰り上げて(1)とする。つまり、12bitデータの下位2bit分のデータと、10bitデータのLSBの組み合わせにより10bitデータのLSBを変化させる。 The liquid crystal panel control circuit 230 performs dither processing in the dither processing circuit 250 using the 60 Hz frame data for moving images generated in # 106 or the 120 Hz frame data for still images. Assuming that the input data is 12 bits, if the display device is 10 bits, 2 bits are surplus data. Rather than simply truncating the data for 2 bits, the data combination (00.01.10.11) for 2 bits is rounded to the LSB of 10 bits. Further, the error is distributed to surrounding pixels and the data is rounded. Rounding is, for example, when the lower 2 bits of 12-bit data is (11), and when the LSB of 10-bit data is (0), the LSB of 10-bit data is raised to (1). That is, the LSB of the 10-bit data is changed by combining the lower 2 bits of the 12-bit data and the LSB of the 10-bit data.
このディザ処理を行うことによって、時間積分を行うと人間の目には中間調を表現できているように視認することができ、結果的に階調数を増やすことにつながる。ディザ処理を行ったデータをさらに、γ処理、色ムラ処理等の補正し、パネル100に出力する(#107)。このディザ処理は、動画を出力する際に有用である。次に、n番目のHsync信号を起点として1line分の映像データを、液晶パネル内インプットデータレジスタ111に書き込む(#112)。次にn+1番目のHsync信号の出力までの空白期間(ブランキング期間)に#112にてインプットデータレジスタ111に書き込まれた映像データをインプットデータレジスタ111からデータメモリ112にすべてのデータを転送する(#112)。 By performing this dither processing, if time integration is performed, it can be seen by human eyes as if a halftone has been expressed, resulting in an increase in the number of gradations. The dithered data is further corrected by γ processing, color unevenness processing, etc., and output to the panel 100 (# 107). This dither processing is useful when outputting a moving image. Next, video data for one line is written to the input data register 111 in the liquid crystal panel starting from the nth Hsync signal (# 112). Next, in the blank period (blanking period) until the output of the (n + 1) th Hsync signal, all data is transferred from the input data register 111 to the data memory 112 as video data written in the input data register 111 in # 112 ( # 112).
N+1番目のHsync信号を起点にしてインプットデータレジスタ111に1line分のデータを書き込む。このとき、データメモリにはn番目の1lineデータが、インプットデータレジスタ112にはn+1番目のデータが記憶されている。#112に並行してランプ電圧生成回路240にてランプ電圧の生成とCCLKのカウントを開始する(#112)。このとき静止画のフレームレート60Hz、動画用のフレームレート120Hz、それぞれのモードで同じCCLKの周波数を用いて駆動する。この動作によって動画用のフレームレート120Hzに対して静止画のフレームレート60Hzは1H期間が倍長くなる。 Data for one line is written to the input data register 111 starting from the (N + 1) th Hsync signal. At this time, the nth 1-line data is stored in the data memory, and the (n + 1) th data is stored in the input data register 112. In parallel with # 112, the ramp voltage generation circuit 240 starts generating the ramp voltage and counting CCLK (# 112). At this time, driving is performed using a frame rate of 60 Hz for a still image and a frame rate of 120 Hz for a moving image using the same CCLK frequency in each mode. With this operation, the frame rate of 120 Hz for a still image is twice as long as that of the frame rate of 120 Hz for a still image.
よって静止画のフレームレート60Hz、動画用のフレームレート120Hzでも同一であるCCLKの1H期間のCCLKのカウント数は、動画用のフレームレート120Hzに対して静止画のフレームレート60Hzは倍になる。すなわち、階調数が1bit増加することが可能になる。その動作を図6を用いて説明する。図6に、本来、静止画用のCCLK周波数を100MHz、動画用のCCLK周波数を200MHzだとして駆動した場合であるが、動画用に比べて静止画用の駆動はフレームレート、CCLKともに1/2の周波数を用いている。そのため、動画でも静止画でも10bit階調しか表現できない。しかし、図9に示すように静止画の駆動時にも200MHzの周波数を用いることによって、カウント期間を倍取ることが可能なので、11bit分の階調を得ることができる。 Therefore, the CCLK count in the 1H period of CCLK, which is the same even when the still image frame rate is 60 Hz and the moving image frame rate 120 Hz, is twice that of the moving image frame rate 120 Hz. That is, the number of gradations can be increased by 1 bit. The operation will be described with reference to FIG. FIG. 6 shows the case where the CCLK frequency for the still image is originally driven at 100 MHz and the CCLK frequency for the moving image is 200 MHz. However, the driving for the still image is 1/2 the frame rate and CCLK compared to the moving image. Is used. Therefore, only 10-bit gradation can be expressed for both moving images and still images. However, as shown in FIG. 9, the count period can be doubled by using a frequency of 200 MHz even when driving a still image, so that 11-bit gradation can be obtained.
次に、データコンパレータ113でデータメモリ112に記憶されている1line分のすべての各画素毎の映像データ値と、CCLKのカウント数を比較する(#112)。例えば、映像データが100hex(256dec)で有った場合、CCLKが256カウント目に映像データとCCLKクロック数が比較して一致した事となりSWコントローラ114においてアナログSW133のONを行う(#112)。一致しなければアナログSW133はOFFのままである。つまり、1line中の低階調の画素から順番に電圧が書き込まれていく。このように1Hsync期間で最高階調まで比較が行われたら、CCLKの数値をリセットして(#112)、1フレーム期間、つまりVsync信号が出力されるまで#112から#114をループする。1フレーム期間の操作が終了すればまたスタートに戻る。 Next, the data comparator 113 compares the CCLK count with the video data values for all the pixels for one line stored in the data memory 112 (# 112). For example, when the video data is 100 hex (256 dec), the CCLK is compared with the number of CCLK clocks at the 256th count, and the SW controller 114 turns on the analog SW 133 (# 112). If they do not match, the analog SW 133 remains OFF. That is, the voltage is written sequentially from the low gradation pixels in one line. When the comparison is made up to the maximum gradation in 1 Hsync period in this way, the value of CCLK is reset (# 112), and # 112 to # 114 are looped for 1 frame period, that is, until the Vsync signal is output. When the operation for one frame period is completed, the process returns to the start.
これらの一連の動作によって、入力画像に応じてフレームレートを変更し、CCLKの周波数を調整することによって、静止画の場合にはより高い階調が得られ、動画の場合にはより高いフレームレートが得られる。この効果によって視認性の向上が期待できる。前述の液晶表示パネルの解像度、及び水平走査線等の本数等、映像信号の入力形式(パラレル/シリアル/データ相数等)は限定されるものでは無いことは、言うまでもない。また、本実施例に於いてフレーム周波数を等速(60Hz)倍速(120Hz)にて説明したが、フレーム周波数は、本実施例の周波数に限るもので無い。 These series of operations change the frame rate according to the input image and adjust the CCLK frequency to obtain higher gradation for still images and higher frame rate for movies. Is obtained. This effect can be expected to improve visibility. Needless to say, the input format (parallel / serial / data phase number) of the video signal is not limited, such as the resolution of the liquid crystal display panel and the number of horizontal scanning lines. In the present embodiment, the frame frequency has been described as constant speed (60 Hz) and double speed (120 Hz), but the frame frequency is not limited to the frequency of the present embodiment.
液晶表示装置が適用される電子機器としては、液晶プロジェクタ、液晶テレビの他、携帯電話、ノートパソコン、デジタルスチルカメラカーナビゲーション装置等の機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した液晶表示装置が適用可能であることは言うまでもない。 Examples of electronic devices to which the liquid crystal display device is applied include devices such as a mobile phone, a notebook personal computer, and a digital still camera car navigation device in addition to a liquid crystal projector and a liquid crystal television. And it cannot be overemphasized that the liquid crystal display device mentioned above is applicable as a display apparatus of these various electronic devices.
100 液晶パネル、110 H駆動回路、120 Vシフトレジスタ、130 表示領域、
200 制御回路、210 入力画像判断手段、220 フレームレート設定手段、
230 液晶パネル制御回路、240 サンプリング制御回路、250 ディザ制御回路、
300 ランプ電圧生成回路
100 LCD panel, 110 H drive circuit, 120 V shift register, 130 display area,
200 control circuit, 210 input image judging means, 220 frame rate setting means,
230 LCD panel control circuit, 240 sampling control circuit, 250 dither control circuit,
300 Lamp voltage generator
Claims (5)
液晶駆動時のフレームレートを変更可能なフレームレート設定手段と、
入力された映像データを受けて前記フレームレート設定手段からのフレームレートに合わせて液晶駆動のデータを生成するとともに、液晶の駆動制御を行う液晶制御回路と、
前記液晶駆動のデータに対して誤差拡散を行うディザ回路と、
サンプリング制御回路から出力されたデータテーブルに応じて単調変化して所定の電圧を生成する電圧生成回路と、
液晶制御回路から出力される入力データと前記電圧生成回路によって生成された電圧を参照する事によって画像を表示する液晶パネルを有する液晶表示装置に於いて、
前記サンプリング制御回路のデータテーブルは、動画用の第1のテーブルと、静止画用の第2のテーブルを有し、
前記サンプリング制御回路は、前記フレームレート設定手段で設定されたフレームレートに応じて第1或いは第2データテーブルを選択するとともに、
前記ランプ電圧生成回路は、電圧生成データテーブルをもとに電圧を生成し、
前記液晶制御回路はパネルへ入力するデータ及びサンプリング制御回路の駆動を前記設定されたフレームレートに応じて切り換え制御するとともに
前記ディザ回路で、フレームレート設定手段で決定されたフレームレートに応じてbit深度を変更して誤差拡散を行うことを特徴とした液晶表示装置。 An input image determination means for determining a moving image / still image of the input image;
A frame rate setting means capable of changing the frame rate when driving the liquid crystal;
A liquid crystal control circuit for receiving the input video data and generating liquid crystal drive data in accordance with the frame rate from the frame rate setting means, and for controlling the liquid crystal drive;
A dither circuit for performing error diffusion on the liquid crystal drive data;
A voltage generation circuit that monotonously changes in accordance with the data table output from the sampling control circuit and generates a predetermined voltage;
In a liquid crystal display device having a liquid crystal panel for displaying an image by referring to input data output from a liquid crystal control circuit and a voltage generated by the voltage generation circuit,
The sampling control circuit data table has a first table for moving images and a second table for still images,
The sampling control circuit selects the first or second data table according to the frame rate set by the frame rate setting means,
The ramp voltage generation circuit generates a voltage based on a voltage generation data table,
The liquid crystal control circuit controls the switching of the data input to the panel and the driving of the sampling control circuit according to the set frame rate and the bit depth according to the frame rate determined by the frame rate setting means in the dither circuit A liquid crystal display device characterized in that error diffusion is performed by changing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016045089A JP2017161680A (en) | 2016-03-09 | 2016-03-09 | Liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Family
ID=59857827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016045089A Pending JP2017161680A (en) | 2016-03-09 | 2016-03-09 | Liquid crystal display device |
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WO2022142732A1 (en) * | 2020-12-30 | 2022-07-07 | 深圳市万普拉斯科技有限公司 | Frame rate switching control method and apparatus, terminal device, and readable storage medium |
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