JP2017152041A - フラッシュメモリにおけるコマンド完了の確認 - Google Patents
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Abstract
【解決手段】例示的な態様は、ソフトウェアロックおよび未解決要求変数を排除し、これらを転送要求完了レジスタに置換することを含む。転送要求完了レジスタは、ユニバーサルフラッシュストレージ(UFS)転送プロトコル(UTP)転送要求リスト(UTRL)スロットにマップされ得る。ホストのコントローラ(ハードウェア構成要素)は、ドアベルレジスタがクリアされると同時に、転送要求完了時に転送要求完了レジスタにおいてビットを設定することができる。このビットが読み取られた後、転送要求完了レジスタにおけるビットはクリアされる。
【選択図】図5
Description
本出願は、その全体が参照により本明細書に組み込まれる、2013年9月10日に出願した「SYSTEMS AND METHODS FOR ASCERTAINING COMMAND COMPLETION IN FLASH MEMORY」と題する米国仮特許出願第61/875,907号の優先権を主張する。
この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、概してそれらの機能に関して上記で説明した。そのような機能がどのように実装されるかは、特定の適用例、設計選択、および/または全体的なシステムに課された設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
12 デバイス
14 導体
16 ホストコントローラ
18 通信インターフェース
20 ホストソフトウェア
22 コントローラ
24 通信インターフェース
26 メモリユニット
28 タスクキュー
30 ドアベルレジスタ
34 プロセス
52 プロセス
66 送信要求コンテキスト
68 要求完了コンテキスト
108 送信要求コンテキスト
110 要求完了コンテキスト
140 プロセッサベースのシステム
142 中央処理装置、CPU
144 プロセッサ
146 キャッシュメモリ
148 システムバス
150 メモリシステム
152 入力デバイス
154 出力デバイス
156 ネットワークインターフェースデバイス
158 ディスプレイコントローラ
160 ネットワーク
162 ディスプレイ
164 ビデオプロセッサ
Claims (26)
- ユニバーサルフラッシュストレージ(UFS)システムであって、
UFS転送プロトコル(UTP)転送要求リスト(UTRL)に対応するいくつかのビットを有するドアベルレジスタと、
同数のビットを有する完了通知レジスタと、
前記ドアベルレジスタおよび前記完了通知レジスタに動作可能に結合される制御システムであって、
送信要求開始のために前記ドアベルレジスタにおいてドアベルビットを設定し、
転送要求完了時に前記完了通知レジスタにおいて完了ビットを設定し、
転送要求完了時に前記ドアベルビットをクリアする
ように構成された制御システムと
を備えるUFSシステム。 - 前記制御システムが転送要求をデバイスに発行するようにさらに構成される、請求項1に記載のUFSシステム。
- 前記送信要求開始が前記転送要求に関連付けられる、請求項2に記載のUFSシステム。
- ホストをデバイスに結合するように構成された通信インターフェースをさらに備える、請求項1に記載のUFSシステム。
- 前記制御システムが、前記転送要求の完了を処理した後に、前記完了ビットをクリアするようにさらに構成される、請求項2に記載のUFSシステム。
- 前記制御システムが、前記完了ビットをクリアした後に、前記完了ビットに関連付けられたスロットを再利用するようにさらに構成される、請求項5に記載のUFSシステム。
- 前記転送要求が、データを前記デバイスに書き込むための書込みコマンドを含む、請求項2に記載のUFSシステム。
- 前記転送要求が、データを前記デバイスから読み取るための読取りコマンドを含む、請求項2に記載のUFSシステム。
- セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤから成る群から選択されるデバイスに統合される、請求項1に記載のUFSシステム。
- メモリシステムであって、
いくつかのビットを有するドアベルレジスタと、
同数のビットを有する完了レジスタと、
前記ドアベルレジスタおよび前記完了レジスタに動作可能に結合される制御システムであって、
送信要求開始のために前記ドアベルレジスタにおいてドアベルビットを設定し、
転送要求完了時に前記完了レジスタにおいて完了ビットを設定し、
転送要求完了時に前記ドアベルビットをクリアする
ように構成された制御システムと
を備えるメモリシステム。 - メモリシステムを制御する方法であって、
ホストにおいて転送要求を生成するステップと、
前記転送要求を識別する前記ホスト内のドアベルレジスタにおいてビットを設定するステップと、
通信インターフェースを通じて前記転送要求をデバイスに渡すステップと、
前記転送要求に関連付けられた転送を完了するステップと、
前記ドアベルレジスタにおける前記ビットをクリアするステップと、
完了レジスタにおいて完了ビットを設定するステップと
を備える方法。 - 前記転送要求を生成するステップが、データを前記デバイスから読み取るための読取りコマンドを生成するステップを備える、請求項11に記載の方法。
- 前記転送要求を生成するステップが、データを前記デバイスに書き込むための書込みコマンドを生成するステップを備える、請求項11に記載の方法。
- 前記転送を開始するステップをさらに備える、請求項11に記載の方法。
- ソフトウェアロックを必要とすることなしに、前記転送要求に対する中断を処理するステップをさらに備える、請求項11に記載の方法。
- 第2の転送要求によって生成された中断を受けるステップをさらに備える、請求項11に記載の方法。
- 前記転送要求の完了を処理した後に、前記完了ビットをクリアするステップをさらに備える、請求項11に記載の方法。
- 前記完了ビットをクリアした後に、前記完了ビットに関連付けられたスロットを再利用するステップをさらに備える、請求項17に記載の方法。
- 組み込みマルチメディアコントローラ(eMMC)メモリシステムであって、
eMMCタスク記述子リスト(TDL)に対応するいくつかのビットを有するドアベルレジスタと、
同数のビットを有する完了通知レジスタと、
前記ドアベルレジスタおよび前記完了通知レジスタに動作可能に結合される制御システムであって、
送信要求開始のために前記ドアベルレジスタにおいてドアベルビットを設定し、
転送要求完了時に前記完了通知レジスタにおいて完了ビットを設定し、
転送要求完了時に前記ドアベルビットをクリアする
ように構成された制御システムと
を備えるeMMCメモリシステム。 - 前記制御システムが転送要求をデバイスに発行するようにさらに構成される、請求項19に記載のeMMCシステム。
- 前記送信要求開始が前記転送要求に関連付けられる、請求項20に記載のeMMCシステム。
- ホストを前記デバイスに結合するように構成された通信インターフェースをさらに備える、請求項19に記載のeMMCシステム。
- 前記制御システムが、前記転送要求の完了を処理した後に、前記完了ビットをクリアするようにさらに構成される、請求項20に記載のeMMCシステム。
- 前記制御システムが、前記完了ビットをクリアした後に、前記完了ビットに関連付けられたスロットを再利用するようにさらに構成される、請求項23に記載のeMMCシステム。
- 前記転送要求が、データを前記デバイスに書き込むための書込みコマンドを含む、請求項20に記載のeMMCシステム。
- 前記転送要求が、データを前記デバイスから読み取るための読取りコマンドを含む、請求項20に記載のeMMCシステム。
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US9690720B2 (en) * | 2014-06-03 | 2017-06-27 | Qualcomm Incorporated | Providing command trapping using a request filter circuit in an input/output virtualization (IOV) host controller (HC) (IOV-HC) of a flash-memory-based storage device |
US9881680B2 (en) | 2014-06-03 | 2018-01-30 | Qualcomm Incorporated | Multi-host power controller (MHPC) of a flash-memory-based storage device |
US9632953B2 (en) * | 2014-06-03 | 2017-04-25 | Qualcomm Incorporated | Providing input/output virtualization (IOV) by mapping transfer requests to shared transfer requests lists by IOV host controllers |
RU2610681C1 (ru) * | 2016-02-18 | 2017-02-14 | Акционерное общество "Научно-исследовательский институт вычислительных комплексов им. М.А. Карцева" (АО "НИИВК им. М.А. Карцева") | Способ сохранения информации в аварийных регистраторах |
KR20180045103A (ko) * | 2016-10-24 | 2018-05-04 | 삼성전자주식회사 | 적응형 인터럽트를 생성하는 데이터 저장 장치 및 그것의 동작 방법 |
US10452278B2 (en) | 2017-03-24 | 2019-10-22 | Western Digital Technologies, Inc. | System and method for adaptive early completion posting using controller memory buffer |
US10466903B2 (en) | 2017-03-24 | 2019-11-05 | Western Digital Technologies, Inc. | System and method for dynamic and adaptive interrupt coalescing |
US10725835B2 (en) | 2017-05-03 | 2020-07-28 | Western Digital Technologies, Inc. | System and method for speculative execution of commands using a controller memory buffer |
US10509569B2 (en) | 2017-03-24 | 2019-12-17 | Western Digital Technologies, Inc. | System and method for adaptive command fetch aggregation |
WO2018175059A1 (en) * | 2017-03-24 | 2018-09-27 | Western Digital Technologies, Inc. | System and method for speculative execution of commands using the controller memory buffer |
US10296249B2 (en) | 2017-05-03 | 2019-05-21 | Western Digital Technologies, Inc. | System and method for processing non-contiguous submission and completion queues |
KR20190051530A (ko) | 2017-11-07 | 2019-05-15 | 에스케이하이닉스 주식회사 | 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법 |
JP6954864B2 (ja) | 2018-04-13 | 2021-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびufsシステム |
KR102075689B1 (ko) * | 2018-08-16 | 2020-02-10 | 주식회사 넥스트칩 | 태스크의 기능 안전을 보장하기 위한 방법 및 장치 |
WO2022021372A1 (zh) * | 2020-07-31 | 2022-02-03 | 华为技术有限公司 | 一种处理器、ufs控制方法及计算机系统 |
KR20220105304A (ko) * | 2021-01-20 | 2022-07-27 | 에스케이하이닉스 주식회사 | 시스템 및 시스템의 동작 방법 |
KR20220165128A (ko) | 2021-06-07 | 2022-12-14 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 데이터 처리 시스템 |
CN114296639B (zh) * | 2021-12-10 | 2024-02-20 | 深圳大普微电子科技有限公司 | 命令处理方法及闪存设备 |
CN117012267B (zh) * | 2023-06-30 | 2024-03-19 | 珠海妙存科技有限公司 | 对ufs所写入数据的验证方法、控制器及介质 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007058276A (ja) * | 2005-08-22 | 2007-03-08 | Shinsedai Kk | マルチプロセッサ |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3783255A (en) * | 1972-07-12 | 1974-01-01 | Gte Automatic Electric Lab Inc | Data handling system maintenance arrangement for processing system trouble conditions |
US5870758A (en) * | 1996-03-11 | 1999-02-09 | Oracle Corporation | Method and apparatus for providing isolation levels in a database system |
US6353845B1 (en) * | 1998-06-25 | 2002-03-05 | International Business Machines Corporation | Computer system, program product and method for tracking asynchronous I/O with timeout support |
US6434637B1 (en) * | 1998-12-31 | 2002-08-13 | Emc Corporation | Method and apparatus for balancing workloads among paths in a multi-path computer system based on the state of previous I/O operations |
US6275876B1 (en) * | 1999-05-21 | 2001-08-14 | International Business Machines Corporation | Specifying wrap register for storing memory address to store completion status of instruction to external device |
US6587893B1 (en) | 2000-04-28 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Method and apparatus to determine when all outstanding fetches are complete |
US6341367B1 (en) * | 2000-07-25 | 2002-01-22 | Lsi Logic Corporation | Hardware realized state machine |
US7328304B2 (en) * | 2004-02-27 | 2008-02-05 | Intel Corporation | Interface for a block addressable mass storage system |
US7219178B2 (en) * | 2004-09-30 | 2007-05-15 | Arm Limited | Bus deadlock avoidance |
JP2006195746A (ja) * | 2005-01-13 | 2006-07-27 | Oki Electric Ind Co Ltd | マルチレイヤバスシステム |
US7853957B2 (en) | 2005-04-15 | 2010-12-14 | Intel Corporation | Doorbell mechanism using protection domains |
JP4814617B2 (ja) * | 2005-11-01 | 2011-11-16 | 株式会社日立製作所 | ストレージシステム |
US7587543B2 (en) * | 2006-01-23 | 2009-09-08 | International Business Machines Corporation | Apparatus, method and computer program product for dynamic arbitration control |
GB2440758B (en) * | 2006-08-08 | 2011-03-30 | Advanced Risc Mach Ltd | Interconnect logic for a data processing apparatus |
US8156273B2 (en) * | 2007-05-10 | 2012-04-10 | Freescale Semiconductor, Inc. | Method and system for controlling transmission and execution of commands in an integrated circuit device |
US7657682B2 (en) * | 2007-09-14 | 2010-02-02 | Freescale Semiconductor, Inc. | Bus interconnect with flow control |
JP5502198B2 (ja) * | 2009-07-10 | 2014-05-28 | サーティコム コーポレーション | デバイスのシリアライゼーションを実行するためのシステムおよび方法 |
US8549204B2 (en) * | 2010-02-25 | 2013-10-01 | Fresco Logic, Inc. | Method and apparatus for scheduling transactions in a multi-speed bus environment |
KR101466592B1 (ko) * | 2010-06-18 | 2014-12-01 | 엘에스아이 코포레이션 | 스케일러블 스토리지 디바이스들 |
JP2012073851A (ja) * | 2010-09-29 | 2012-04-12 | Sony Corp | バスシステムおよびそのデッドロック回避回路 |
TWI521343B (zh) * | 2011-08-01 | 2016-02-11 | Toshiba Kk | An information processing device, a semiconductor memory device, and a semiconductor memory device |
US8700834B2 (en) * | 2011-09-06 | 2014-04-15 | Western Digital Technologies, Inc. | Systems and methods for an enhanced controller architecture in data storage systems |
US9417821B2 (en) * | 2011-09-30 | 2016-08-16 | Intel Corporation | Presentation of direct accessed storage under a logical drive model |
US8301832B1 (en) * | 2012-03-23 | 2012-10-30 | DSSD, Inc. | Storage system with guaranteed read latency |
US8341342B1 (en) * | 2012-03-23 | 2012-12-25 | DSSD, Inc. | Storage system with incremental multi-dimensional RAID |
US8370567B1 (en) * | 2012-03-23 | 2013-02-05 | DSSD, Inc. | Storage system with self describing data |
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