KR20210016938A - 데이터 처리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 유니버설 플래시 스토리지(Universal Flash Storage: UFS) 인터페이스를 사용하는 데이터 처리 시스템에 있어서, 메모리 시스템; 부팅 과정에서 복수의 슬롯들 각각에 대해 UTRD(UTP Transfer Request Descriptor) 영역들 및 상기 UTRD 영역들 각각에 대응하는 데이터 버퍼 영역들을 할당하고, 상기 데이터 버퍼 영역들 각각에 대한 어드레스 정보(Physical Region Description Table: PRDT)를 대응하는 상기 UTRD 영역들 각각에 저장하는 프로세서; 복수의 전송 요청들에 응답하여 상기 전송 요청들 각각에 대응하는 커맨드 패킷들을 생성하여 대응하는 상기 UTRD 영역들에 각각 저장하는 커맨드 관리부; 및 상기 커맨드 패킷들 및 상기 PRDT에 기초하여 상기 슬롯들을 통해 상기 메모리 시스템과 병렬적으로 통신하는 호스트 컨트롤러를 포함하는 데이터 처리 시스템이 개시된다.

Description

데이터 처리 시스템 및 그것의 동작방법 {DATA PROCESSING SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 데이터 처리 시스템에 관한 것으로, 보다 구체적으로는 호스트와 메모리 시스템 간의 쓰루풋(throughput)을 향상시키기 위한 데이터 처리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용할 수 있다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 커맨드 정보를 저장하기 위한 전용(exclusive) 메모리 공간을 할당하여 호스트와 메모리 시스템을 연결하는 복수의 슬롯(slot)들을 병렬적으로 사용할 수 있다.
본 발명의 실시 예에 따른 유니버설 플래시 스토리지(Universal Flash Storage: UFS) 인터페이스를 사용하는 데이터 처리 시스템에 있어서, 메모리 시스템; 부팅 과정에서 복수의 슬롯들 각각에 대해 UTRD(UTP Transfer Request Descriptor) 영역들 및 상기 UTRD 영역들 각각에 대응하는 데이터 버퍼 영역들을 할당하고, 상기 데이터 버퍼 영역들 각각에 대한 어드레스 정보(Physical Region Description Table: PRDT)를 대응하는 상기 UTRD 영역들 각각에 저장하는 프로세서; 복수의 전송 요청들에 응답하여 상기 전송 요청들 각각에 대응하는 커맨드 패킷들을 생성하여 대응하는 상기 UTRD 영역들에 각각 저장하는 커맨드 관리부; 및 상기 커맨드 패킷들 및 상기 PRDT에 기초하여 상기 슬롯들을 통해 상기 메모리 시스템과 병렬적으로 통신하는 호스트 컨트롤러를 포함하는 데이터 처리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 유니버설 플래시 스토리지(Universal Flash Storage: UFS) 인터페이스를 사용하는 데이터 처리 시스템의 동작 방법에 있어서, 호스트의 부팅 과정에서 상기 호스트와 메모리 시스템을 연결하는 복수의 슬롯들 각각에 대응하는 전용 메모리 영역들을 할당하는 단계; 상기 전용 메모리 영역들에 각각 저장된 커맨드 패킷들 및 데이터 버퍼 영역에 대한 어드레스 정보(Physical Region Description Table: PRDT)에 기초하여 상기 슬롯들을 통해 병렬적으로 상기 호스트와 상기 메모리 시스템이 통신하는 단계; 및 상기 호스트의 셧다운 과정에서 상기 할당된 전용 메모리 영역들을 해제하는 단계를 포함하는 데이터 처리 시스템의 동작 방법이 제시된다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 커맨드 정보를 저장하기 위한 전용 메모리 공간을 미리 할당하고, 호스트와 메모리 시스템을 연결하는 슬롯들을 활용하여 병렬적으로 데이터를 처리함으로써 호스트와 메모리 시스템 간 쓰루풋을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 도 1에 도시된 호스트의 상세 구성을 나타낸 도면이다.
도 3은 호스트 메모리에 할당되는 영역 및 상기 영역에 저장되는 정보를 나타낸 도면이다.
도 4는 종래기술에 따라 전송 요청을 처리하는 동작을 설명하기 위한 순서도이다.
도 5는 커맨드 처리 동작 중 리드 동작을 나타내는 순서도이다.
도 6은 커맨드 처리 동작 중 프로그램 동작을 나타내는 순서도이다.
도 7은 종래 기술에 따라 전송 요청을 처리할 경우의 문제점을 설명하기 위한 도면이다.
도 8도 도 7과 마찬가지로 설명의 편의를 위해 4개의 슬롯들 각각에 대한 전송 요청을 처리하는 경우를 예를 들어 설명한다.
도 9는 본 발명의 일실시예에 따른 데이터 처리 시스템(110)의 동작 방법을 나타낸 순서도이다.
도 10은 본 발명의 일 실시예에 따라 부팅 동작이 완료된 직후 메모리에 할당된 영역을 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따라 커맨드 처리 동작을 수행하는 도중 호스트(106)에 저장된 각종 정보를 나타낸 도면이다.
도 12A는 본 발명의 다른 일 실시예에 따른 데이터 처리 시스템(110)의 동작과정을 나타낸 도면이다.
도 12B는 본 발명의 다른 일 실시예에 따른 데이터 처리 시스템(110)의 동작과정을 나타낸 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명할 수 있다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 할 수 있다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다.
호스트(102)는 프로세서(104), 메모리(106) 및 호스트 컨트롤러(108)를 포함할 수 있다.
호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함할 수 있다.
프로세서(104)는 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행할 수 있다. 프로세서(104)는 사용자 요청에 해당하는 복수의 커맨드들을 생성할 수 있으며, 메모리 시스템(110)은 상기 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행할 수 있다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공할 수 있다.
프로세서(104)는 메모리 시스템(110)에 대한 프로그램 및 리드 동작을 제어하기 위한 소프트웨어를 실행함으로써 상기 프로그램 및 리드 동작을 수행하도록 상기 메모리 장치(110)를 제어할 수 있다. 예를 들어, 프로세서(104)는 상기 프로그램 및 리드 동작에 대한 전송 요청을 생성할 수 있고, 커맨드에 대한 각종 정보들을 생성할 수 있으며, 프로그램 요청의 경우에 프로그램 데이터를 생성할 수 있다.
메모리(106)는 호스트(102) 및 메모리 시스템(110)의 구동을 위한 데이터를 저장할 수 있다. 상기 메모리(106)는 프로그램 및 리드 데이터를 저장하는 데이터 버퍼를 포함할 수 있다. 프로세서(104)는 상기 생성된 커맨드에 대한 각종 정보를 상시 메모리(106)에 저장할 수 있다. 예를 들어, 상기 메모리(106)는 커맨드의 종류에 대한 정보, 상기 데이터 버퍼의 어드레스 정보(Physical Region Description Table: PRDT) 및 데이터의 크기에 대한 정보 등을 저장할 수 있다.
호스트 컨트롤러(108)는 상기 전송 요청 및 상기 커맨드에 대한 각종 정보에 기초하여 커맨드 패킷(CMD UPIU)을 생성할 수 있다. 호스트 컨트롤러(108)는 상기 생성된 커맨드 패킷(CMD UPIU)을 메모리(106)에 저장할 수 있다. 또한, 상기 호스트 컨트롤러(108)는 상기 생성된 커맨드 패킷(CMD UPIU)을 메모리 시스템(110)으로 전달하여 상기 사용자 요청에 상응하는 동작들을 수행하도록 상기 메모리 시스템(110)을 제어할 수 있다.
본 발명의 일 실시예에 따르면 호스트(102)와 메모리 시스템(110)은 복수의 슬롯들을 통해 데이터를 송/수신할 수 있다. 예를 들어, 호스트(102)와 메모리 시스템(110)은 32개의 슬롯들을 통해 연결될 수 있으며, 상기 32개의 슬롯들을 통해 병렬적으로 데이터를 송/수신할 수 있다.
메모리 시스템(110)은 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150) 및 컨트롤러(130)를 포함할 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 장치(150)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 프로그램(program) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다. 메모리 장치(150)는 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함할 수 있다. 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함할 수 있다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 메모리 장치(150)는 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 메모리 장치(150)의 리드, 프로그램, 이레이즈(erase) 등의 동작을 제어할 수 있다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 코어(Core)부(160), 메모리 인터페이스(Memory I/F) 유닛(142) 및 메모리(Memory)(144)를 포함할 수 있다.
호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다.
메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
메모리(144)는, 호스트(102)와 메모리 장치(150) 간 프로그램 및 리드 등의 동작을 수행하기 위해 필요한 데이터 및 프로그램 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
코어부(160)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 프로그램 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어할 수 있다. 여기서, 코어부(160)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 또한, 코어부(160)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 코어부(160)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행할 수 있다. 또한 컨트롤러(130)는 상기 코어부(160)를 통해 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
도 2는 도 1에 도시된 호스트의 상세 구성을 나타낸 도면이다.
본 발명의 일 실시예에 따르면 호스트(102)와 메모리 시스템(110)은 Universal Flash Storage(UFS) 인터페이스에 따른 통신을 수행할 수 있다. 프로세서(104)는 프로그램 및 리드 동작을 위한 전송 요청(TRANSFER REQUEST)를 생성하여 호스트 컨트롤러(108)로 제공할 수 있다. 프로세서(104)는 상기 프로그램에 대한 전송 요청(TRANSFER REQUEST)를 생성한 경우에, 프로그램 데이터(DATA_OUT)을 생성하여 메모리(106)로 제공할 수 있다. 프로세서(104)는 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬롯들 각각에 대응하는 전송 요청 영역(UTP Transfer Request Descriptor: UTRD)을 메모리(106)에 할당할 수 있다. 프로세서(104)는 상기 메모리(106)에 상기 UTRD 영역에 대응하는 데이터 버퍼 영역을 할당할 수 있으며, 상기 데이터 버퍼 영역에 상기 프로그램 데이터(DATA_OUT)를 저장할 수 있다. 프로세서(104)는 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 상기 UTRD 영역에 저장할 수 있다.
호스트 컨트롤러(108)는 호스트 컨트롤러 인터페이스(HCI)(202), 커맨드 관리부(204) 및 인터커넥트 레이어(Interconnect Layer: IL)를 포함할 수 있다. 호스트 컨트롤러 인터페이스(202)는 프로세서(104)로부터 제공된 전송 요청(TRANSFER REQUEST)를 레지스터에 저장하여 커맨드 관리부(204)로 전달할 수 있다. 또한, 호스트 컨트롤러 인터페이스(202)는 메모리(106)에 저장된 프로그램 데이터(DATA_OUT) 및 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 인터컨넥트 레이어(206)로 전달할 수 있다. 호스트 컨트롤러 인터페이스(202)는 메모리 시스템(110)으로부터 제공된 리드 데이터(DATA_IN)를 메모리(106)에 저장할 수 있으며, 커맨드 관리부(204)로부터 생성된 커맨드 패킷(CMD UPIU)을 메모리(106)에 저장할 수 있다.
커맨드 관리부(204)는 호스트 컨트롤러 인터페이스(202)의 레지스터에 저장된 전송 요청(TRANSFER REQUEST)에 기초하여 커맨드 패킷(CMD UPIU)를 생성할 수 있다. 커맨드 패킷(CMD UPIU)는 커맨드 종류 및 전송 데이터의 크기에 대한 정보를 포함할 수 있으며, 상기 커맨드 패킷(CMD UPIU)의 헤더 영역은 예비 영역을 포함할 수 있다. 커맨드 관리부(204)는 상기 커맨드 패킷(CMD UPIU)를 메모리(106)의 UTRD 영역에 저장할 수 있다. 또한, 커맨드 관리부(204)는 상기 커맨드 패킷(CMD UPIU)를 인터컨넥트 레이어(206)로 제공할 수 있다.
인터커넥트 레이어(206)는 컨트롤러(130)와 통신할 수 있다. 인터커넥트 레이어(206)는 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)에 기초하여 커맨드 패킷(CMD UPIU) 및 프로그램 데이터(DATA_OUT)를 컨트롤러(130)로 제공할 수 있다. 인터커넥트 레이어(206)는 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)에 기초하여 컨트롤러(130)로부터 제공되는 패킷 및 리드 데이터(DATA_IN)를 수신할 수 있다.
도 3은 호스트 메모리에 할당되는 영역 및 상기 영역에 저장되는 정보를 나타낸 도면이다.
호스트 컨트롤러 인터페이스(202)는 레지스터(302)를 포함할 수 있다. 레지스터(302)는 전송 요청(TRANSFER REQUEST)을 저장할 수 있으며, 상기 전송 요청(TRANSFER REQUEST)은 각종 커맨드 및 파라미터들을 포함할 수 있다.
메모리(106)는 UTRD 영역(302) 및 상기 UTRD 영역(302)에 대응하는 데이터 버퍼 영역(304)을 포함할 수 있다. 도 3은 하나의 슬롯에 대응하는 UTRD 영역(302)을 나타내며, 비록 도시되지 아니하였으나 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬롯들 각각에 대응하는 UTRD 영역(302)이 존재할 수 있다. UTRD 영역(302)은 커맨드 패킷(CMD UPIU) 및 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 저장할 수 있다. 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)는 데이터 버퍼의 물리적 어드레스이며, 데이터 버퍼의 액세스와 무관한 커맨드 패킷(CMD UPIU)에 대해서는 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)가 저장되지 아니할 수도 있다.
도 4는 종래기술에 따라 전송 요청을 처리하는 동작을 설명하기 위한 순서도이다.
단계 S402에서, 프로세서(104)는 전송 요청(TRANSFER REQUEST)를 생성하여 레지스터(302)에 저장할 수 있다.
단계 S404에서, 프로세서(104)는 단계 S402에서 생성된 전송 요청(TARNSFER REQUEST)에 응답하여 메모리(106)에 UTRD 영역을 할당할 수 있다. 프로세서(104)는 상기 전송 요청(TARNSFER REQUEST)에 기초하여 할당할 UTRD 영역의 크기를 결정할 수 있다.
단계 S406에서, 커맨드 관리부(204)는 상기 레지스터(302)에 저장된 전송 요청(TRANSFER REQUEST)에 기초하여 커맨드 패킷(CMD UPIU)를 생성할 수 있다. 커맨드 관리부(204)는 상기 생성된 커맨드 패킷(CMD UPIU)를 단계 S404에서 할당된 UTRD 영역에 저장할 수 있다.
단계 S408에서, 프로세서(104)는 단계 S404에서 할당된 UTRD 영역에 대응하는 데이터 버퍼 영역을 할당할 수 있다. 상기 데이터 버퍼 영역은 메모리 시스템(110)으로 제공될 프로그램 데이터 및 상기 메모리 시스템(110)으로부터 제공된 리드 데이터를 저장하기 위한 공간일 수 있다.
단계 S410에서, 프로세서(104)는 단계 S408에서 할당된 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 단계 S404에서 할당된 UTRD 영역에 저장할 수 있다. 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)는 UTRD 영역에 대응하는 데이터 버퍼 영역에 대한 물리 주소를 저장하는 테이블일 수 있다.
단계 S412에서, 호스트 컨트롤러(108)는 단계 S406에서 생성된 커맨드 패킷(CMD UPIU) 및 단계 S410에서 생성된 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)에 기초하여 커맨드 처리 동작을 수행할 수 있다. 구체적으로, 호스트 컨트롤러(108)는 상기 커맨드 패킷(CMD UPIU)을 메모리 시스템(110)으로 제공하여 전송 요청(TRANSFER REQUEST)에 대응하는 동작을 수행하도록 상기 메모리 시스템(110)을 제어할 수 있다. 예를 들어, 프로그램 동작의 경우에, 호스트 컨트롤러(108)는 상기 커맨드 패킷(CMD UPIU)과 데이터 버퍼 영역에 저장된 프로그램 데이터를 메모리 시스템(110)으로 제공할 수 있으며, 메모리 시스템(110)은 상기 제공된 커맨드 패킷(CMD UPIU)에 기초하여 프로그램 데이터를 메모리 블록에 프로그램할 수 있다. 또한, 리드 동작의 경우에 호스트 컨트롤러(108)는 상기 커맨드 패킷(CMD UPIU)을 메모리 시스템(110)으로 제공할 수 있으며, 메모리 시스템(110)은 상기 제공된 커맨드 패킷(CMD UPIU)에 기초하여 리드 동작을 수행한 후 리드 데이터를 호스트(102)로 제공할 수 있다.
도 5는 커맨드 처리 동작 중 리드 동작을 나타내는 순서도이다.
단계 S412는 단계 S502를 포함할 수 있으며, 호스트(102)는 메모리 시스템(110)으로 커맨드 패킷(CMD UPIU)를 제공할 수 있다. 상기 커맨드 패킷(CMD UPIU)은 리드 요청(Read Req)에 대응할 수 있다. 메모리 시스템(110)은 상기 커맨드 패킷(CMD UPIU)에 기초하여 리드 동작을 수행하고, 리드 데이터(DATA_IN)를 호스트(102)로 제공할 수 있다. 단계 S502에서, 호스트(102)는 상기 제공된 리드 데이터(DATA_IN)를 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)에 기초하여 데이터 버퍼 영역에 저장할 수 있다.
도 6은 커맨드 처리 동작 중 프로그램 동작을 나타내는 순서도이다.
단계 S412는 단계 S602를 포함할 수 있으며, 단계 S602에서 호스트(102)는 프로그램 데이터(DATA_OUT)을 데이터 버퍼 영역에 저장할 수 있다. 호스트(102)는 메모리 시스템(110)으로 커맨드 패킷(CMD UPIU)를 제공할 수 있다. 호스트(102)와 메모리 시스템(110)이 UFS 인터페이스를 사용하여 통신하는 경우에, 메모리 시스템(110)은 상기 커맨드 패킷(CMD UPIU)에 응답하여 상기 커맨드 패킷(CMD UPIU)에 대응하는 프로그램 데이터(DATA_OUT)를 저장할 공간이 충분한 경우에, 호스트(102)로 Ready To Transfer(RTT) 신호를 제공할 수 있다. 호스트(102)는 상기 RTT 신호에 응답하여 메모리 시스템(110)으로 프로그램 데이터(DATA_OUT)을 제공할 수 있으며, 메모리 시스템(110)은 상기 프로그램 데이터(DATA_OUT)를 메모리 블록에 프로그램 완료한 이후에 호스트(102)로 응답신호(RESPONSE)를 제공할 수 있다.
다시 도 4로 돌아가, 단계 S414에서, 프로세서(104)는 단계 S404 및 단계 S408에서 각각 할당된 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다. 단계 S402 내지 단계 S414를 참고하여 설명한 바와 같이 종래기술에 따르면 단일 전송 요청에 대해서 UTRD 영역 및 데이터 버퍼 영역을 할당하고, 커맨드 동작을 처리한 이후 상기 할당된 UTRD 영역 및 데이터 버퍼 영역을 해제하는 동작을 수행하므로, 전송 요청이 생성될 때마다, 메모리(106)에 상기 전송 요청을 처리하기 위한 영역을 할당하고, 해제하는 동작을 반복하여 수행한다.
도 7은 종래 기술에 따라 전송 요청을 처리할 경우의 문제점을 설명하기 위한 도면이다.
도 7은 설명의 편의를 위해 4개의 슬롯들 각각에 대한 전송 요청을 처리하는 경우를 예를 들어 설명한다.
프로세서(104)가 제1 전송 요청을 생성하면, 제1 슬롯(SLOT1)에 대응하는 제1 UTRD 영역을 메모리(106)에 할당할 수 있다. 커맨드 관리부(204)는 상기 제1 전송 요청에 기초하여 제1 커맨드 패킷(CMD UPIU1)을 생성할 수 있다. 프로세서(104)는 상기 제1 UTRD 영역에 대응하는 제1 데이터 버퍼 영역을 메모리(106)에 할당할 수 있다.
메모리(106)에 제1 UTRD 영역 및 제1 데이터 버퍼 영역이 할당되면, 프로세서(104)는 상기 제1 데이터 버퍼 영역에 대한 어드레스 정보(PRDT1)을 생성하는 동안 제2 전송 요청에 응답하여 제2 슬롯(SLOT2)에 대응하는 제2 UTRD 영역을 메모리(106)에 할당할 수 있다. 프로세서(104)는 제1 UTRD 영역 및 제1 데이터 버퍼 영역이 할당되면, 메모리(106)에서 상기 제1 UTRD 영역 및 제1 데이터 버퍼 영역을 제외한 나머지 영역 중 일부에 상기 제2 UTRD 영역을 할당할 수 있다.
호스트 컨트롤러(108)가 제1 커맨드 패킷(CMD UPIU1) 및 제1 데이터 버퍼 영역에 대한 어드레스 정보(PRDT1)에 기초하여 제1 커맨드 처리 동작을 수행하고, 프로세서(104)가 제1 UTRD 영역 및 제1 데이터 버퍼 영역을 해제하는 동안 프로세서(104)는 제2 커맨드 패킷(CMD UPIU2)를 생성하고, 제2 데이터 버퍼 영역을 메모리(106)에 할당할 수 있다. 마찬가지 방식으로 상기 제2 UTRD 영역 및 제2 데이터 버퍼 영역이 할당되면, 프로세서(104)는 상기 제2 데이터 버퍼 영역에 대한 어드레스 정보(PRDT2)를 생성하는 동안 제3 전송 요청에 응답하여 제3 슬롯(SLOT3)에 대응하는 제3 UTRD 영역을 메모리(106)에 할당할 수 있다. 전술한 방식과 마찬가지 방식으로 프로세서(104) 및 호스트 컨트롤러(108)는 제4 전송 요청을 처리할 수 있다.
종래기술에 따르면 호스트(102)는 개별 전송 요청이 생성될 때마다 UTRD 영역 및 데이터 버퍼 영역을 생성하고, 커맨드 처리 동작이 완료되면 상기 UTRD 영역 및 데이터 버퍼 영역을 해제한다. 따라서, 개별 전송 요청을 처리하기 위해 UTRD 영역 및 데이터 버퍼 영역을 생성하는 시간 및 상기 UTRD 영역 및 데이터 버퍼 영역을 해제하는 시간이 반드시 소요된다. 또한, 호스트의 성능에 따라서 UTRD 영역 및 데이터 버퍼 영역을 생성하는 시간이 오래 걸릴 경우에, 후속 슬롯에 대해 UTRD 영역 및 데이터 버퍼 영역을 생성하는 동작이 지연될 수 있고, 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬롯들에 대해 동시에 전송 요청 처리 동작이 수행되지 못할 수 있다. 아이들 슬롯이 발생할 경우에, 메모리 시스템(110)가 호스트(102)로부터 수신할 수 있는 커맨드의 개수가 감소하기 때문에 데이터 처리 시스템(100)의 스루풋이 감소하는 문제가 발생할 수 있다.
본 발명의 일 실시예에 따르면, 프로세서(104)는 호스트(102)가 부팅되는 동안, 호스트(102)와 메모리 시스템(110)을 연결하는 모든 슬롯들에 각각 대응하는 UTRD 영역 및 데이터 버퍼 영역을 미리 할당할 수 있다. 또한, 프로세서(104)는 상기 할당된 UTRD 영역 및 데이터 버퍼 영역을 개별 전송 요청에 대한 커맨드 처리 동작이 완료될 때마다 해제하지 아니하고, 전송 요청 처리를 위한 전용 메모리 영역으로 사용할 수 있다. 프로세서(104)는 상기 호스트(102)를 셧다운(Shutdown)하는 과정에서 상기 할당된 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다. 따라서, 프로세서(104)는 전송 요청을 처리하기 위해 매번 UTRD 영역 및 데이터 버퍼 영역을 할당 및 해제하지 아니할 수 있으며, 복수의 슬롯들에 대해서 병렬적으로 커맨드 처리 동작을 수행할 수 있으므로 데이터 처리 시스템(110)의 스루풋을 향상시킬 수 있다.
도 8도 도 7과 마찬가지로 설명의 편의를 위해 4개의 슬롯들 각각에 대한 전송 요청을 처리하는 경우를 예를 들어 설명한다.
프로세서(104)는 호스트(102)가 부팅되는 동안 제1 내지 제4 슬롯(SLOT1 내지 SLOT4) 각각에 대응하는 제1 내지 제4 UTRD 영역 및 제1 내지 제4 데이터 버퍼 영역을 할당할 수 있다. 또한 프로세서(104)는 상기 호스트(102)가 부팅되는 동안 상기 제1 내지 제4 데이터 버퍼 영역에 대한 어드레스 정보(PRDT1 내지 PRDT4)를 생성할 수 있다.
부팅 동작이 완료되면, 커맨드 관리부(204)는 전송 요청에 응답하여 커맨드 패킷(CMD UPIU)를 생성할 수 있으며, 호스트 컨트롤러(108)는 상기 커맨드 패킷(CMD UPIU) 및 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)에 기초하여 커맨드 처리 동작을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬롯들 각각에 대한 UTRD 영역 및 데이터 버퍼 영역이 부팅을 수행하는 동안 할당되고, 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)가 생성될 수 있다. 메모리(106)는 상기 할당된 복수의 슬롯들 각각에 대한 UTRD 영역 및 데이터 버퍼 영역을 전용 메모리 공간으로 사용할 수 있다. 따라서, 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)가 변경되지 아니하므로 부팅 동작에서 생성된 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 후속 전송 요청에 대해서도 계속 사용할 수 있다. 또한, 전송 요청이 변경될 때마다 상기 할당된 UTRD 영역 및 데이터 버퍼 영역에 상기 변경된 전송 요청에 대한 정보를 오버라이트할 수 있으며, 호스트(102)를 셧다운할 때 상기 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다.
본 발명의 일 실시예에 따르면, 개별 전송 요청에 대해 UTRD 영역 할당 동작, 데이터 버퍼 영역 할당 동작, 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT) 생성 동작, 상기 UTRD 영역 해제 동작 및 상기 데이터 버퍼 영역 할당 동작을 매번 수행하지 아니하므로, 상기 전송 요청을 처리하기 위해 소요되는 시간이 감소할 수 있다. 또한, 부팅과정에서 미리 UTRD 영역 및 데이터 버퍼 영역을 할당하므로, 복수의 슬롯들에 대해 동시에 커맨드 패킷 생성 동작 및 커맨드 처리 동작을 수행할 수 있어서 데이터 처리 시스템(110)의 스루풋이 증가할 수 있다.
도 9는 본 발명의 일실시예에 따른 데이터 처리 시스템(110)의 동작 방법을 나타낸 순서도이다.
단계 S902에서 호스트(102)는 부팅 동작을 수행할 수 있으며, 단계 S902는 단계 S904, 단계 S906 및 단계 S908을 포함할 수 있다. 구체적으로, 호스트(102)가 부팅되는 동안 프로세서(104)는 단계 S904, 단계 S906 및 단계 S908를 수행할 수 있다.
단계 S904에서, 프로세서(104)는 복수의 슬롯들 각각에 대응하는 UTRD 영역을 할당할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(104)는 상기 복수의 슬롯들 각각에 대응하는 UTRD 영역의 사이즈가 단일 UTRD 영역에 할당할 수 있는 최대 사이즈를 갖도록 상기 복수의 슬롯들 각각에 대응하는 UTRD 영역을 할당할 수 있다.
단계 S906에서, 프로세서(104)는 단계 S904에서 할당된 UTRD 영역에 대응하는 데이터 버퍼 영역을 할당할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(104)는 상기 UTRD 영역에 대응하는 데이터 버퍼 영역의 사이즈가 단일 데이터 버퍼 영역에 할당할 수 있는 최대 사이즈를 갖도록 상기 UTRD 영역에 대응하는 데이터 버퍼 영역을 할당할 수 있다.
단계 S908에서, 프로세서(104)는 단계 S906에서 생성된 데이터 버퍼 영역들 각각에 대해 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 생성할 수 있다. 프로세서(104)는 상기 생성된 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 대응하는 UTRD 영역에 저장할 수 있다.
도 10은 본 발명의 일 실시예에 따라 부팅 동작이 완료된 직후 메모리에 할당된 영역을 나타내는 도면이다.
앞서 도 9를 참조하여 설명한 바와 같이 프로세서(104)는 부팅 동작을 수행하는 동안 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬롯들 각각에 대한 UTRD 영역을 메모리(104)에 할당할 수 있으며, 상기 UTRD 영역에 대응하는 데이터 버퍼 영역을 상기 메모리(104)에 할당할 수 있다. 또한, 프로세서(104)는 상기 데이터 버퍼 영역에 대한 어드레스 정보(PRDT)를 대응하는 UTRD 영역에 저장할 수 있다. UFS 인터페이스를 사용하는 데이터 처리 시스템(100)의 경우 32개의 슬롯들이 존재할 수 있다. 부팅 동작이 완료된 직후에 도 10과 같이 메모리(106)에 상기 32개의 슬롯들 각각에 대응하는 제1 내지 제32 UTRD 영역(1002 내지 1010)이 할당될 수 있다. 또한 상기 제1 내지 32 UTRD 영역(1002 내지 1010)에 각각 대응하는 제1 내지 32 데이터 버퍼 영역(1004 내지 1012)이 할당될 수 있다. 상기 제1 내지 제32 UTRD 영역(1002 내지 1010)에는 각각 상기 제1 내지 32 데이터 버퍼 영역(1004 내지 1012) 각각에 대한 어드레스 정보(PRDT1 내지 PRDT32)가 저장될 수 있다.
다시 도 9로 돌아가, 단계 S912에서, 프로세서(104)는 전송 요청(TRANSFER REQUEST)을 생성할 수 있다. 프로세서(104)는 상기 생성된 전송 요청(TRANSFER REQUEST)을 전송 요청(TRANSFER REQUEST)에 대응하는 슬롯을 지정하여 레지스터(302)에 저장할 수 있다.
단계 S914에서, 커맨드 관리부(204)는 단계 S912에서 생성된 전송 요청(TRANSFER REQUEST)에 기초하여 커맨드 패킷(CMD UPIU)을 생성할 수 있다. 커맨드 관리부(204)는 상기 생성된 커맨드 패킷(CMD UPIU)을 단계 S902에서 할당된 UTRD 영역들 중 대응하는 UTRD 영역에 저장할 수 있다. 본 발명의 일 실시예에 따르면, 단계 S902에서 미리 복수의 슬롯들 각각에 대응하는 UTRD 영역 및 데이터 버퍼 영역을 할당하였으므로, 레지스터(302)에 복수의 전송 요청(TRANSFER REQUEST)들이 저장된 경우에, 커맨드 관리부(204)는 복수의 슬롯들 각각에 대응하는 커맨드 패킷(CMD UPIU)을 동시에 생성할 수 있다.
단계 S916에서, 호스트(102) 및 메모리 시스템(110)은 단계 S914에서 생성된
커맨드 패킷(CMD UPIU)에 기초하여 커맨드 처리 동작을 수행할 수 있다. 상기 커맨드 처리 동작은 앞서 도 5 및 도 6을 참조하여 설명한 바와 같이, 커맨드의 종류가 프로그램 커맨드인 경우에, 데이터 버퍼에 프로그램 데이터를 저장하고, 상기 프로그램 데이터를 메모리 시스템(110)으로 제공하여 메모리 블록에 프로그램하는 동작을 의미할 수 있다. 또한, 상기 커맨드 처리 동작은 커맨드의 종류가 리드 커맨드인 경우에, 메모리 블록으로부터 데이터를 리드하여 호스트(102)로 상기 리드 데이터를 제공하여 데이터 버퍼에 저장하는 동작을 의미할 수 있다. 본 발명의 일 실시예에 따르면, 단계 S914에서 복수의 슬롯들 각각에 대응하는 커맨드 패킷(CMD UPIU)이 동시에 생성된 경우에, 호스트(102) 및 메모리 시스템(110)은 상기 복수의 슬롯들을 동시에 사용하여 커맨드 처리 동작을 수행함으로써 데이터 처리 시스템(110)의 스루풋을 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따라 커맨드 처리 동작을 수행하는 도중 호스트(106)에 저장된 각종 정보를 나타낸 도면이다.
단계 S914에서, 커맨드 관리부(204)는 미리 할당된 UTRD 영역에 커맨드 패킷(CMD UPIU)를 저장할 수 있다. 도 11에 도시된 바와 같이, 호스트(102)와 메모리 컨트롤러(130)가 32개의 슬롯들로 연결된 경우에, 메모리(106)는 상기 32개의 슬롯들에 각각 대응하는 제1 내지 제32 UTRD 영역(UTRD1 내지 UTRD32)를 포함하며, 커맨드 관리부(204)는 상기 제1 내지 제32 UTRD 영역(UTRD1 내지 UTRD32)에 각각 제1 내지 제32 커맨드 패킷(CMD UPIU1 내지 CMD UPIU32)를 저장할 수 있다. 호스트 컨트롤러(108)는 상기 32개의 슬롯들을 통해 동시에 상기 제1 내지 제32 커맨드 패킷(CMD UPIU1 내지 CMD UPIU32)을 컨트롤러(130)로 제공할 수 있다. 제1 커맨드 패킷(CMD UPIU1)에 포함된 커맨드의 종류가 리드 커맨드인 경우에, 제1 데이터 버퍼 영역(DATA BUFFER1)에 리드 데이터(DATA_IN)가 저장될 수 있으며, 제2 커맨드 패킷(CMD UPIU2)에 포함된 커맨드의 종류가 프로그램 커맨드인 경우에, 제2 데이터 버퍼 영역(DATA BUFFER2)에 프로그램 데이터(DATA_OUT)가 저장될 수 있다.
다시 도 9로 돌아와, 단계 S910에서, 호스트(102) 및 메모리 시스템(110)은 단계 S902에서 미리 할당된 전용 메모리를 사용하여 단계 S912 내지 단계 S916을 반복하여 수행할 수 있다. 호스트(102)는 상기 미리 할당된 전용 메모리 영역에 새로운 전송 요청에 대한 커맨드 패킷(CMD UPIU) 또는 프로그램/리드 데이터를 오버라이트할 수 있다.
단계 S918에서, 호스트(102)는 셧다운 동작을 수행할 수 있다. 단계 S918은 단계 S920을 포함할 수 있다. 구체적으로 호스트(102)가 셧다운되는 동안 단계 S920에서, 프로세서(104)는 단계 S902에서 할당된 데이터 버퍼 영역 및 UTRD 영역을 모두 해제할 수 있다.
도 12A는 본 발명의 다른 일 실시예에 따른 데이터 처리 시스템(110)의 동작과정을 나타낸 도면이다.
본 발명의 다른 일 실시예에 따르면, 호스트(102)는 앞서 도 4를 참조하여 설명한 바와 같이 개별 전송 요청이 생성될 때마다 UTRD 영역 및 데이터 버퍼 영역을 할당하고, 상기 전송 요청에 대한 커맨드가 처리되면 상기 할당한 UTRD 및 데이터 버퍼 영역을 해제하는 도중 레지스터(302)에 저장된 전송 요청의 사이즈가 제1 임계치보다 큰 경우에 앞서 도 9를 참조하여 설명한 바와 같이 복수의 슬롯들 각각에 대한 UTRD 영역 및 데이터 버퍼 영역을 할당할 수 있다. 상기 호스트(102)는 상기 복수의 슬롯들 각각에 대해 할당된 전용 메모리 영역을 사용하여 커맨드 처리 동작을 수행하다가 상기 레지스터(302)에 저장된 전송 요청의 사이즈가 제1 임계치 이하인 경우에, 상기 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다.
단계 S1102에서, 프로세서(104)는 레지스터(302)에 저장된 전송 요청의 사이즈(SIZE_TR)와 제1 임계치(TH1)를 비교할 수 있다. 레지스터(302)에 저장된 전송 요청의 사이즈(SIZE_TR)가 상기 제1 임계치(TH1) 이하인 경우에(단계 S1102에서 'N'), 프로세서(104)는 앞서 도 4를 참조하여 설명한 바와 같이 개별 전송 요청이 생성될 때마다 UTRD 영역 및 데이터 버퍼 영역을 생성하고, 상기 개별 전송 요청에 대한 커맨드를 처리하면, 상기 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다.
단계 S1104에서, 프로세서(104)는 레지스터(302)에 저장된 전송 요청의 사이즈(SIZE_TR)가 상기 제1 임계치(TH1)보다 큰 경우에(단계 S1102에서 'Y'), 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬럿들에 대한 전용 메모리 영역을 메모리(106)에 할당할 수 있다. 구체적으로, 프로세서(104)는 앞서 도 9를 참조하여 설명한 바와 같이, 상기 복수의 슬럿들 각각에 대응하는 UTRD 영역을 메모리(106)에 할당하고, 상기 UTRD 영역에 대응하는 데이터 버퍼 영역을 상기 메모리(106)에 할당할 수 있다. 프로세서(104)는 상기 할당된 데이터 버퍼 영역에 대한 어드레스(PRDT)를 생성하여 상기 UTRD 영역에 저장할 수 있다.
단계 S1106에서, 커맨드 관리부(204)는 전송 요청에 기초하여 커맨드 패킷(CMD UPIU)를 생성하여 대응하는 UTRD 영역에 저장할 수 있다. 호스트(102) 및 메모리 시스템(110)은 커맨드 패킷(CMD UPIU)에 기초하여 커맨드 처리 동작을 수행할 수 있다. 상기 커맨드 처리 동작은 앞서 도 9를 참조하여 설명한 단계 S916과 동일할 수 있다.
단계 S1108에서, 프로세서(104)는 레지스터(302)에 저장된 전송 요청의 사이즈(SIZE_TR)와 제1 임계치(TH1)를 비교할 수 있다. 레지스터(302)에 저장된 전송 요청의 사이즈(SIZE_TR)가 상기 제1 임계치(TH1)보다 큰 경우에(단계 S1108에서 'Y'), 호스트(102) 및 메모리 시스템(110)은 단계 S1104에서 할당된 전용 메모리 영역을 사용하여 단계 S1106을 수행할 수 있다.
단계 S1110에서, 레지스터(302)에 저장된 전송 요청의 사이즈(SIZE_TR)가 상기 제1 임계치(TH1) 이하인 경우에(단계 S1108에서 'N'), 프로세서(104)는 단계 S1104에서 할당한 전용 메모리 영역을 모두 해제하고 다시 개별 전송 요청이 생성될 때마다 상기 전송 요청에 대응하는 UTRD 영역 및 데이터 버퍼 영역을 할당하여 커맨드 처리 동작을 수행할 수 있다.
본 발명의 다른 일 실시예에 따르면, 메모리(106)에 호스트(102)와 메모리 시스템(110)을 연결하는 모든 슬롯들에 대해 전용 메모리 영역을 항상 할당하기 위한 공간이 충분하지 아니한 경우에, 프로세서(104)는 전송 요청의 크기에 기초하여 호스트의 오버헤드로 인해 스루풋이 저하되는 상황을 검출하고, 상기 모든 슬롯들에 대해 전용 메모리 영역을 할당함으로써 전송 요청이 밀집된 상황에서 데이터 처리 시스템(110)의 스루풋을 증가시킬 수 있다.
도 12B는 본 발명의 다른 일 실시예에 따른 데이터 처리 시스템(110)의 동작과정을 나타낸 도면이다.
본 발명의 다른 일 실시예에 따르면, 호스트(102)는 앞서 도 4를 참조하여 설명한 바와 같이 개별 전송 요청이 생성될 때마다 UTRD 영역 및 데이터 버퍼 영역을 할당하고, 상기 전송 요청에 대한 커맨드가 처리되면 상기 할당한 UTRD 및 데이터 버퍼 영역을 해제하는 도중 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)가 제2 임계치보다 큰 경우에 앞서 도 9를 참조하여 설명한 바와 같이 복수의 슬롯들 각각에 대한 UTRD 영역 및 데이터 버퍼 영역을 할당할 수 있다. 상기 빅팀 전송 요청은 전송 요청의 사이즈가 제3 임계치보다 작은 경우를 의미한다. 상기 호스트(102)는 상기 복수의 슬롯들 각각에 대해 할당된 전용 메모리 영역을 사용하여 커맨드 처리 동작을 수행하다가 상기 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)가 제2 임계치 이하인 경우에, 상기 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다.
단계 S1102에서, 프로세서(104)는 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)와 제2 임계치(TH2)를 비교할 수 있다. 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)가 상기 제2 임계치(TH2) 이하인 경우에(단계 S1202에서 'N'), 프로세서(104)는 앞서 도 4를 참조하여 설명한 바와 같이 개별 전송 요청이 생성될 때마다 UTRD 영역 및 데이터 버퍼 영역을 생성하고, 상기 개별 전송 요청에 대한 커맨드를 처리하면, 상기 UTRD 영역 및 데이터 버퍼 영역을 해제할 수 있다.
단계 S1204에서, 프로세서(104)는 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)가 상기 제2 임계치(TH2)보다 큰 경우에(단계 S1202에서 'Y'), 호스트(102)와 메모리 시스템(110)을 연결하는 복수의 슬럿들에 대한 전용 메모리 영역을 메모리(106)에 할당할 수 있다. 구체적으로, 프로세서(104)는 앞서 도 9를 참조하여 설명한 바와 같이, 상기 복수의 슬럿들 각각에 대응하는 UTRD 영역을 메모리(106)에 할당하고, 상기 UTRD 영역에 대응하는 데이터 버퍼 영역을 상기 메모리(106)에 할당할 수 있다. 프로세서(104)는 상기 할당된 데이터 버퍼 영역에 대한 어드레스(PRDT)를 생성하여 상기 UTRD 영역에 저장할 수 있다.
단계 S1206에서, 커맨드 관리부(204)는 전송 요청에 기초하여 커맨드 패킷(CMD UPIU)를 생성하여 대응하는 UTRD 영역에 저장할 수 있다. 호스트(102) 및 메모리 시스템(110)은 커맨드 패킷(CMD UPIU)에 기초하여 커맨드 처리 동작을 수행할 수 있다. 상기 커맨드 처리 동작은 앞서 도 9를 참조하여 설명한 단계 S916과 동일할 수 있다.
단계 S1208에서, 프로세서(104)는 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)와 제2 임계치(TH2)를 비교할 수 있다. 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)가 상기 제2 임계치(TH2)보다 큰 경우에(단계 S1208에서 'Y'), 호스트(102) 및 메모리 시스템(110)은 단계 S1204에서 할당된 전용 메모리 영역을 사용하여 단계 S1206을 수행할 수 있다.
단계 S1210에서, 레지스터(302)에 저장된 빅팀 전송 요청의 개수(#VICTIM_TR)가 상기 제2 임계치(TH2) 이하인 경우에(단계 S1208에서 'N'), 프로세서(104)는 단계 S1204에서 할당한 전용 메모리 영역을 모두 해제하고 다시 개별 전송 요청이 생성될 때마다 상기 전송 요청에 대응하는 UTRD 영역 및 데이터 버퍼 영역을 할당하여 커맨드 처리 동작을 수행할 수 있다.
본 발명의 다른 일 실시예에 따르면, 전송 요청의 사이즈가 작은 빅팀 전송 요청의 경우, 메모리 시스템(110)에서 보다 신속하게 상기 전송 요청에 대응하는 동작을 수행할 수 있으므로, 상기 빅팀 요청들이 레지스터(302)에 축적되어 복수의 슬롯들을 통해 메모리 시스템(110)으로 신속하게 출력되지 못하는 경우에, 프로세서(104)는 복수의 슬롯들에 대응하는 전용 메모리 영역을 할당하여 상기 빅팀 요청들을 병렬적으로 출력함으로써 데이터 처리 시스템(100)의 쓰루풋을 향상시킬 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 할 수 있다.
102: 호스트
110: 메모리 시스템
130: 컨트롤러

Claims (20)

  1. 유니버설 플래시 스토리지(Universal Flash Storage: UFS) 인터페이스를 사용하는 데이터 처리 시스템의 동작 방법에 있어서,
    호스트의 부팅 과정에서 상기 호스트와 메모리 시스템을 연결하는 복수의 슬롯들 각각에 대응하는 전용 메모리 영역들을 할당하는 단계;
    상기 전용 메모리 영역들에 각각 저장된 커맨드 패킷들 및 데이터 버퍼 영역에 대한 어드레스 정보(Physical Region Description Table: PRDT)에 기초하여 상기 슬롯들을 통해 병렬적으로 상기 호스트와 상기 메모리 시스템이 통신하는 단계; 및
    상기 호스트의 셧다운 과정에서 상기 할당된 전용 메모리 영역들을 해제하는 단계
    를 포함하는 데이터 처리 시스템의 동작 방법.
  2. 제1 항에 있어서,
    전용 메모리 영역들을 할당하는 단계는
    상기 슬롯들 각각에 대응하는 UTP Transfer Request Descriptor(UTRD) 영역들 및 상기 UTRD 영역들에 각각 대응하는 데이터 버퍼 영역들을 할당하는
    데이터 처리 시스템의 동작 방법.
  3. 제2 항에 있어서
    상기 데이터 버퍼 영역에 대한 어드레스 정보는
    상기 할당된 데이터 버퍼 영역들 각각에 대한 물리 주소 정보인
    데이터 처리 시스템의 동작 방법.
  4. 제1 항에 있어서,
    전송 요청들을 생성하여 레지스터에 저장하고, 상기 전송 요청들에 각각에 대응하는 상기 슬롯들을 결정하는 단계
    를 더 포함하는 데이터 처리 시스템의 동작 방법.
  5. 제4 항에 있어서,
    상기 호스트와 상기 메모리 시스템이 통신하는 단계는
    상기 전송 요청들 각각에 대응하는 상기 커맨드 패킷들을 생성하여 대응하는 상기 UTRD 영역들에 각각 저장하는
    데이터 처리 시스템의 동작 방법.
  6. 제1 항에 있어서,
    상기 커맨드 패킷들 각각은
    커맨드의 종류 및 전송 데이터의 크기에 대한 정보
    를 포함하는 데이터 처리 시스템의 동작 방법.
  7. 제6 항에 있어서,
    상기 호스트와 상기 메모리 시스템이 통신하는 단계는
    상기 커맨드의 종류가 프로그램 커맨드인 경우에, 프로그램 데이터를 상기 전용 메모리 영역에 저장하고, 상기 커맨드 패킷을 상기 메모리 시스템으로 제공하는
    데이터 처리 시스템의 동작 방법.
  8. 제7 항에 있어서,
    상기 호스트와 상기 메모리 시스템이 통신하는 단계는
    상기 제공된 커맨드 패킷에 기초하여 Ready To Transfer(RTT) 신호를 상기 호스트로 제공하고, 상기 RTT 신호에 응답하여 상기 프로그램 데이터를 상기 메모리 시스템으로 제공하는
    데이터 처리 시스템의 동작 방법.
  9. 제6 항에 있어서,
    상기 호스트와 상기 메모리 시스템이 통신하는 단계는
    상기 커맨드의 종류가 리드 커맨드인 경우에, 상기 커맨드 패킷을 상기 메모리 시스템으로 제공하고, 상기 제공된 커맨드 패킷에 응답하여 리드 데이터를 상기 호스트로 제공하는
    데이터 처리 시스템의 동작 방법.
  10. 제9 항에 있어서,
    상기 호스트와 상기 메모리 시스템이 통신하는 단계는
    상기 제공된 리드 데이터를 상기 전용 메모리 영역에 저장하는
    데이터 처리 시스템의 동작 방법.
  11. 유니버설 플래시 스토리지(Universal Flash Storage: UFS) 인터페이스를 사용하는 데이터 처리 시스템의 동작 방법에 있어서,
    레지스터에 저장된 전송 요청들의 크기에 기초하여 호스트와 메모리 시스템을 연결하는 복수의 슬롯들 각각에 대응하는 전용 메모리 영역들을 할당하는 단계;
    상기 전용 메모리 영역들에 각각 저장된 커맨드 패킷들 및 데이터 버퍼 영역에 대한 어드레스 정보(Physical Region Description Table: PRDT)에 기초하여 상기 복수의 슬롯들을 통해 병렬적으로 상기 호스트와 상기 메모리 시스템이 통신하는 단계; 및
    상기 전송 요청들의 크기에 기초하여 상기 할당된 전용 메모리 영역들을 해제하는 단계
    를 포함하는 데이터 처리 시스템의 동작 방법.
  12. 제11 항에 있어서,
    상기 전용 메모리 영역들을 할당하는 단계는
    상기 전송 요청들 각각의 크기를 합한 값이 제1 임계치보다 큰 경우에 상기 슬롯들 각각에 대한 상기 전용 메모리 영역들을 할당하는
    데이터 처리 시스템의 동작 방법.
  13. 제11 항에 있어서,
    상기 전용 메모리 영역들을 할당하는 단계는
    상기 전송 요청들로부터 빅팀 전송 요청들을 검출하고, 상기 빅팀 전송 요청들의 개수가 제2 임계치보다 큰 경우에 상기 슬롯들 각각에 대한 상기 전용 메모리 영역들을 할당하는
    데이터 처리 시스템의 동작 방법.
  14. 제13 항에 있어서,
    상기 전용 메모리 영역들을 할당하는 단계는
    상기 전송 요청들 중 제3 임계치보다 작은 크기를 갖는 전송 요청들을 상기 빅팀 전송 요청들로 검출하는
    데이터 처리 시스템의 동작 방법.
  15. 제12 항에 있어서,
    상기 할당된 전용 메모리 영역들을 해제하는 단계는
    상기 전송 요청들 각각의 크기를 합한 값이 상기 제1 임계치 이하인 경우에 상기 할당된 전용 메모리 영역들을 해제하는
    데이터 처리 시스템의 동작 방법.
  16. 제13 항에 있어서,
    상기 할당된 전용 메모리 영역들을 해제하는 단계는
    상기 빅팀 전송 요청들의 개수가 상기 제2 임계치 이하인 경우에 상기 할당된 전용 메모리 영역들을 해제하는
    데이터 처리 시스템의 동작 방법.
  17. 유니버설 플래시 스토리지(Universal Flash Storage: UFS) 인터페이스를 사용하는 데이터 처리 시스템에 있어서,
    메모리 시스템;
    부팅 과정에서 복수의 슬롯들 각각에 대해 UTRD(UTP Transfer Request Descriptor) 영역들 및 상기 UTRD 영역들 각각에 대응하는 데이터 버퍼 영역들을 할당하고, 상기 데이터 버퍼 영역들 각각에 대한 어드레스 정보(Physical Region Description Table: PRDT)를 대응하는 상기 UTRD 영역들 각각에 저장하는 프로세서;
    복수의 전송 요청들에 응답하여 상기 전송 요청들 각각에 대응하는 커맨드 패킷들을 생성하여 대응하는 상기 UTRD 영역들에 각각 저장하는 커맨드 관리부; 및
    상기 커맨드 패킷들 및 상기 PRDT에 기초하여 상기 슬롯들을 통해 상기 메모리 시스템과 병렬적으로 통신하는 호스트 컨트롤러
    를 포함하는 데이터 처리 시스템.
  18. 제17 항에 있어서,
    상기 프로세서는
    셧다운 과정에서 상기 할당된 UTRD 영역들 및 데이터 버퍼 영역들을 해제하는
    데이터 처리 시스템.
  19. 제17 항에 있어서,
    상기 호스트 컨트롤러는
    상기 커맨드 패킷들 각각이 프로그램 커맨드를 포함할 경우에, 상기 PRDT에 기초하여 상기 커맨드 패킷들을 및 상기 데이터 버퍼 영역들에 저장된 프로그램 데이터를 상기 메모리 시스템으로 제공하고,
    상기 메모리 시스템은
    상기 커맨드 패킷들에 응답하여 상기 프로그램 데이터를 메모리 블록에 저장하는
    데이터 처리 시스템.
  20. 제17 항에 있어서,
    상기 호스트 컨트롤러는
    리드 커맨드를 포함하는 상기 커맨드 패킷들에 응답하여 상기 메모리 시스템으로부터 제공된 리드 데이터를 상기 PRDT에 기초하여 상기 데이터 버퍼 영역들에 저장하는
    데이터 처리 시스템.
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