BR112016005368B1 - Sistema de armazenamento flash universal, método de controle de um sistema de memória e sistema de memória do controlador multimídia embutido - Google Patents
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Abstract
CONCLUSÃO DE COMANDO DE VERIFICAÇÃO EM MEMÓRIAS FLASH. Trata-se da conclusão de comando de verificação em memórias flash. Um aspecto exemplificativo inclui eliminar o bloqueio de software e a variável de solicitações pendente e substituir os mesmos por um registro de conclusão de solicitação de transferência. O registro de conclusão de solicitação de transferência pode ser mapeado para os intervalos de Lista de Solicitação de Transferência de Protocolo de Transferência (UTP) ( UTRL) de Armazenamento Flash Universal (UFS). O controlador do hospedeiro um componente de hardware pode definir o bit no registro de conclusão de solicitação de transferência na conclusão de solicitação de transferência ao mesmo tempo em que o registro de campainha é liberado. Após esse bit ter sido lido, o bit no registro de conclusão de solicitação de transferência é liberado.
Description
[0001] O presente pedido reivindica prioridade ao Pedido de Patente Provisória no de série US 61/875.907 depositado em 10 de setembro de 2013, e intitulado “SYSTEMS AND METHODS FOR ASCERTAINING COMMAND COMPLETION IN FLASH MEMORIES”, que é incorporado ao presente documento a título de referência em sua totalidade.
[0002] O presente pedido também reivindica prioridade ao Pedido de Patente no de série US 14/467.404 depositado em 25 de agosto de 2014, e intitulado “ASCERTAINING COMMAND COMPLETION IN FLASH MEMORIES”, que é incorporado ao presente documento a título de referência em sua totalidade.
[0003] A tecnologia da revelação refere-se, em geral, a memória flash e comandos de processamento para a memória flash.
[0004] A memória flash é comum em muitos tipos de dispositivos de computação que incluem terminais móveis como câmeras, reprodutores de áudio, telefones inteligentes, computadores do tipo tablet, e semelhantes. A memória flash pode ser uma dentre dois tipos gerais - removível ou embutida - e diversos padrões existem para ambos os tipos. Um padrão inicialmente projetado para situações embutidas é o padrão de Armazenamento Flash Universal (UFS) estabelecido pelo Conselho Conjunto para Engenharia de Dispositivos de Elétrons (JEDEC). Um outro padrão comum é o padrão de Controlador Multimídia embutido (eMMC).
[0005] No padrão UFS, um hospedeiro se comunica com um dispositivo que retém os elementos de memória. O hospedeiro emite comandos para o dispositivo executar tarefas de “solicitação de transferência” como o registro de dados nos elementos de memória, a leitura de dados a partir dos elementos de memória, e a sincronização de cache. Por projeto, o UFS suporta diversas solicitações de transferência concorrentes. As solicitações de transferência são acionadas por software no controlador do hospedeiro e usam um registro chamado de um registro de campainha e uma variável de software referida como (pelo menos dentro de uma implantação LINUX) uma variável de solicitações pendente. Embora o termo “variável de solicitações pendente” seja especificado para LINUX, outros sistemas operacionais usam variáveis semelhantes e todas são referidas no presente documento como variável de solicitações pendentes. Cada solicitação de transferência ocupa um intervalo e um bit correspondente no registro de campainha e na variável de solicitações pendente. Quando se envia uma nova solicitação de transferência, o software define um bit que corresponde ao intervalo no registro e a variável. Definir o bit no registro notifica o controlador de que uma nova solicitação de transferência está pronta. Quando uma solicitação de transferência for concluída, o hardware limpa o bit que corresponde ao intervalo no registro, e o software então compara o bit no registro aos bits na variável de solicitações pendente para encontrar solicitações concluídas. Nota-se que eMMC é semelhante, embora os elementos específicos possam ter nomes diferentes.
[0006] Se o hospedeiro receber uma interrupção antes de definir o registro de campainha e após atualizar a variável de solicitações pendente, o hospedeiro pode reconhecer que a solicitação é concluída antes de a solicitação ser enviada. Em tal situação, o software pode concluir a solicitação, mas com um erro. Alternativamente, se o hospedeiro receber uma interrupção após definir o registro e a solicitação ser concluída antes de atualizar a variável de solicitações pendente, a solicitação pode ser perdida. Ainda uma outra situação pode atrasar as solicitações até que chegue uma outra interrupção de conclusão de solicitação de transferência. Tal situação atrasa a solicitação causando, desse modo, a degradação do desempenho, faz com que o atraso dure indefinidamente ou até que um erro ocorra, o qual aborta o comando. Atualmente, tais situações são evitadas através do uso de um bloqueio de software. No entanto, tais bloqueios de software são lentos e podem excluir outras solicitações de transferência. Ademais, tais bloqueios de software ou exclusões aumentam, em geral, a latência que resulta em uma degradação do desempenho, especialmente em processadores de múltiplos núcleos.
[0007] Os aspectos revelados na descrição detalhada incluem a conclusão de comando de verificação em memórias flash. Um aspecto exemplificativo inclui eliminar o bloqueio de software e a variável de solicitações pendente e substituir os mesmos por um registro de conclusão de solicitação de transferência. O registro de conclusão de solicitação de transferência pode ser mapeado para os intervalos de Lista de Solicitação de Transferência de Protocolo de Transferência (UTP) (UTRL) de Armazenamento Flash Universal (UFS) . O controlador do hospedeiro - um componente de hardware - pode definir o bit no registro de conclusão de solicitação de transferência na conclusão de solicitação de transferência ao mesmo tempo em que o registro de campainha é limpo. Após esse bit ter sido lindo, o bit no registro de conclusão de solicitação de transferência é limpo. Embora a UFS seja especificamente contemplada, outros padrões de memória flash como Controlador Multimídia embutido (eMMC) também podem se beneficiar dos aspectos da presente revelação (por exemplo, o eMMC tem uma Lista de Descritor de Tarefa (TDL) que é funcionalmente equivalente à UTRL). Substituir o bloqueio de software e a variável de solicitações pendente aprimora o desempenho reduzindo-se a latência e eliminando as exclusões de solicitação de transferência que podem ocorrer com o uso de tais bloqueios de software. Em particular, a conclusão e a emissão de contextos podem funcionar simultaneamente. As solicitações de transferência podem ser emitidas de múltiplos contextos ao mesmo tempo. O uso desses diversos contextos aprimora o desempenho, especialmente em dispositivos de múltiplos núcleos como telefones inteligentes.
[0008] Nesse sentido, em um aspecto, um sistema de UFS é revelado. O sistema de UFS inclui um registro de campainha tendo uma quantidade de bits que correspondem a uma UTRL. O sistema de UFS também compreende um registro de conclusão que tem um mesmo número de bits. O sistema de UFS compreende adicionalmente um sistema de controle acoplado de modo operativo ao registro de campainha e ao registro de conclusão. O sistema de controle é configurado para definir um bit de campainha no registro de campainha para o início de solicitação de envio. Declarado de outro modo, quando um bit no registro de campainha for elevado, o mesmo assinala ao controlador que uma solicitação de transferência está pronta e pode ser processada (isto é, começa a transferência dos dados). O sistema de controle também é configurado para definir um bit de conclusão no registro de conclusão na conclusão de solicitação de transferência. O sistema de controle também é configurado para limpar o bit de campainha na conclusão de solicitação de transferência.
[0009] Em um outro aspecto, um sistema de memória é revelado. O sistema de memória inclui um registro de campainha tendo uma quantidade de bits. O sistema de memória também inclui um registro de conclusão que tem um mesmo número de bits. O sistema de memória também inclui um sistema de controle de modo operativo acoplado ao registro de campainha e ao registro de conclusão. O sistema de controle é configurado para definir um bit de campainha no registro de campainha para um início de solicitação de envio. O sistema de controle também é configurado para definir um bit de conclusão no registro de conclusão na conclusão de solicitação de transferência. O sistema de controle também é configurado para limpar o bit de campainha na conclusão de solicitação de transferência.
[0010] Em um outro aspecto, um método de controle de um sistema de memória é revelado. O método inclui gerar uma solicitação de transferência em um hospedeiro. O método também inclui definir um bit em um registro de campainha no hospedeiro que identifica a solicitação de transferência. O método também inclui passar a solicitação de transferência para um dispositivo através de uma interface de comunicação. O método também inclui concluir uma transferência associada à solicitação de transferência. O método também inclui limpar o bit no registro de campainha. O método também inclui definir um bit de conclusão em um registro de conclusão.
[0011] Em um outro aspecto, um sistema de memória de Controlador Multimídia embutido (eMMC) é revelado. O sistema de memória inclui um registro de campainha que tem números bits que correspondem a uma Lista de Descritor de Tarefa de eMMC. O sistema de memória também inclui um registro de notificação de conclusão que tem um mesmo número de bits. O sistema de memória também inclui um sistema de controle acoplado de modo operativo ao registro de campainha e ao registro de notificação de conclusão e configurado para definir um bit de campainha no registro de campainha para um início de solicitação de envio. O sistema de controle também é configurado para definir um bit de conclusão no registro de notificação de conclusão na conclusão de solicitação de transferência. O sistema de controle também é configurado para limpar o bit de campainha na conclusão de solicitação de transferência.
[0012] A Figura 1 é um diagrama em bloco de uma conexão exemplificativa entre um hospedeiro e um dispositivo sem os aspectos exemplificativos da presente revelação;
[0013] A Figura 2A ilustra uma primeira condição de corrida que pode surgir em um sistema de memória sem bloqueios ou aspectos de sincronização da presente revelação;
[0014] A Figura 2B ilustra uma segunda condição de corrida que pode surgir em um sistema de memória sem bloqueios ou aspectos de sincronização da presente revelação;
[0015] A Figura 3 ilustra um fluxograma de um processo de fluxo de dados convencional com o uso de um bloqueio para impedir as condições de corrida como aquelas ilustradas nas Figuras 2A e 2B;
[0016] A Figura 4 é um diagrama em bloco de uma conexão exemplificativa entre um hospedeiro e um dispositivo com os registros de hospedeiro de acordo com aspectos exemplificativos da presente revelação;
[0017] A Figura 5 é um fluxograma que ilustra um processo exemplificativo do fluxo de dados entre o hospedeiro e o dispositivo da Figura 4; e
[0018] A Figura 6 é um diagrama em bloco de um sistema baseado em processador exemplificativo que pode empregar o hospedeiro e o dispositivo ilustrados na Figura 4.
[0019] Com referência às Figuras dos desenhos, diversos aspectos exemplificativos dos aspectos da presente revelação são revelados. A palavra “exemplificativo” é usada no presente documento para significar “que serve como um exemplo, ocorrência ou ilustração”. Qualquer aspecto descrito no presente documento como “exemplificativo” não tem que ser necessariamente interpretado como preferencial ou vantajoso sobre outros aspectos.
[0020] Os aspectos revelados na descrição detalhada incluem a conclusão de comando de verificação em memórias flash. Um aspecto exemplificativo inclui eliminar o bloqueio de software e a variável de solicitações pendente e substituir os mesmos por um registro de conclusão de solicitação de transferência. O registro de conclusão de solicitação de transferência pode ser mapeado para os intervalos de Lista de Solicitação de Transferência de Protocolo de Transferência (UTP) (UTRL) de Armazenamento Flash Universal (UFS) . O controlador do hospedeiro - um componente de hardware - pode definir o bit no registro de conclusão de solicitação de transferência na conclusão de solicitação de transferência ao mesmo tempo em que o registro de campainha é limpo. Após esse bit ter sido lido, o bit no registro de conclusão de solicitação de transferência é limpo. Enquanto o UFS é especificamente contemplado, outros padrões de memória flash como Controlador Multimídia embutido (eMMC) também podem se beneficiar dos aspectos da presente revelação (por exemplo, o eMMC tem uma Lista de Descritor de Tarefa (TDL) que é funcionalmente equivalente à UTRL). A substituição do bloqueio de software e da variável de solicitações pendente aprimora o desempenho reduzindo-se a latência e eliminando- se as exclusões de solicitação de transferência que podem ocorrer com o uso de tais bloqueios de software. Em particular, a conclusão e a emissão de contextos podem funcionar simultaneamente. As solicitações de transferência podem ser emitidas a partir de múltiplos contextos ao mesmo tempo. O uso desses diversos contextos aprimora o desempenho, especialmente em dispositivos de múltiplos núcleos como telefones inteligentes.
[0021] Antes de lidar com os aspectos da presente revelação, uma visão geral de sistemas convencionais e questões que surgem com a mesma com referência às Figuras 1 a 3. Os aspectos exemplificativos da presente revelação começam abaixo com referência à Figura 4.
[0022] Nesse sentido, a Figura 1 é o diagrama em bloco de um hospedeiro 10 acoplado a um dispositivo 12 por meio de condutores 14. As comunicações entre hospedeiro 10 e dispositivo 12 estão de acordo com o padrão UFS v2.0 publicado em setembro 2013. Embora a presente discussão foque em UFS, outros padrões flash também podem se beneficiar dos aspectos da presente revelação que incluem o Controlador Multimídia embutido (eMMC). O hospedeiro 10 inclui um controlador de hospedeiro 16 que é um sistema baseado em hardware acoplado de modo operativo a uma interface de comunicação adequada 18. O controlador de hospedeiro 16 interopera com o software de hospedeiro 20. Coletivamente, o controlador de hospedeiro 16 e o software de hospedeiro 20 são um sistema de controle.
[0023] Com referência continuada à Figura 1, o dispositivo 12 inclui um controlador 22 que é um sistema baseado em hardware acoplado de modo operativo a uma interface de comunicação adequada 24. O dispositivo 12 inclui adicionalmente uma unidade de memória 26 (por exemplo, um dispositivo de armazenamento em Flash Negated E ou NOT E (NAND)). O dispositivo 12 inclui adicionalmente uma fila de tarefas 28. Coletivamente, o controlador 22 e qualquer software associado à operação do controlador 22 são um sistema de controle.
[0024] O hospedeiro 10 inclui adicionalmente um registro de campainha 30 (UTRLDBR). O registro de campainha 30 é um componente baseado em hardware com uma quantidade de bits igual a um número de intervalos de solicitação de transferência manipulados pelo controlador de hospedeiro 16. Ou seja, o registro de campainha 30 tem uma quantidade de bits que correspondem a uma lista de Solicitação de Transferência de Protocolo Padrão UFS.
[0025] Com referência continuada à Figura 1, em um sistema de UFS convencional, o elemento de computação que incorpora o hospedeiro 10 pode precisar ler ou gravar os dados na unidade de memória 26. Dessa maneira, uma solicitação de transferência que esboça a transferência de dados solicitada pode ser enviada para o controlador de hospedeiro 16. O software de hospedeiro 20 atribui, então, um intervalo à solicitação de transferência. O controlador de hospedeiro 16 pode ter diversos intervalos (não mostrados) para manusear diversas solicitações de transferência. Diversas solicitações de transferência são comuns, especialmente em processadores de múltiplos núcleos. Quando o software de hospedeiro 20 tiver preparado a solicitação de transferência para o dispositivo 12, o software de hospedeiro 20 define um bit no registro de campainha 30 que corresponde ao intervalo com o qual a solicitação de transferência é atribuída. A definição do bit no registro de campainha 30 assinala ao controlador de hospedeiro 16 para enviar a solicitação de transferência para o dispositivo 12 através da interface de comunicação 18.
[0026] O dispositivo 12 trata a solicitação de transferência de acordo com as regras bem documentadas dentro do padrão UFS. A transferência de dados ocorre, e uma vez que a transferência de dados for concluída, o controlador de hospedeiro 16 notifica o software de hospedeiro 20 ao limpar o bit no registro de campainha 30. Em operação, o hospedeiro 10 pode receber uma interrupção de solicitação de transferência. O software de hospedeiro 20 verifica o registro de campainha 30 para ver quais tarefas são finalizadas e quais intervalos já estão atribuídos. No entanto, com mais informações ausentes, o software de hospedeiro 20 não pode discriminar entre bits definidos em zero para as tarefas concluídas e bits definidos em zero para uma solicitação que ainda não foi enviada. Dessa maneira, o software de hospedeiro 20 mantém uma variável de solicitações pendente (não mostrada), que indica quais intervalos foram atribuídos.
[0027] A variável de solicitações pendente é atualizada uma vez que as preparações para enviar uma solicitação de transferência começaram e foram limpas de uma vez a resposta para a solicitação de transferência é recebida do dispositivo 12. O software de hospedeiro 20 compara a variável de solicitações pendente com o registro de campainha 30 para saber quais têm solicitações concluídas. Com o controle adicionalmente ausente, o sistema de UFS pode ter condições de corrida que causam erros, atrasos, comandos abortados ou a perda de comandos. Duas tais condições de corrida são ilustradas nas Figuras 2A e 2B.
[0028] Nesse sentido, a Figura 2A ilustra, através de um processo 34, o que acontece quando uma solicitação de envio para a corrida antes de a variável de solicitações pendente ser atualizada. Deve-se observar que o processo 34 pode ser implantado através de diferentes elementos que incluem software e hardware e podem ser componentes separados e distintos (por exemplo, sub-rotinas diferentes, módulos de software diferentes, IC diferente, ou semelhantes). Em particular, e conforme definido acima, quando o software de hospedeiro 20 da Figura 1 tiver preparado a solicitação de transferência para o dispositivo 12, o software de hospedeiro 20 define um bit no registro de campainha 30 (bloco 36) que corresponde ao intervalo com o qual a solicitação de transferência está associada. O contexto do hospedeiro 10 muda (bloco 38) em correspondência ao hospedeiro 10 que processa alguma outra solicitação de transferência ou processa alguns dados de entrada. O dispositivo 12 processa a solicitação de transferência (bloco 40). O dispositivo 12 pode precisar de algum tempo para processar a solicitação de transferência. Embora o dispositivo 12 esteja processando a solicitação de transferência, um comutador de contexto, enviar o “processo de comando de envio” para o repouso pode ocorrer. Quando o dispositivo 12 concluir a solicitação de transferência, o dispositivo 12 envia uma notificação de tarefa concluída. O hospedeiro 10 então levanta uma interrupção de conclusão (bloco 42). Nesse ponto, devido ao fato de o contexto ter mudado, a variável de solicitações pendente nunca foi atualizada. Assim, na interrupção de conclusão, o hospedeiro 10 verifica o registro de campainha 30 (bloco 44) e lê a variável de solicitações pendente (bloco 46). No entanto, conforme notado acima, a variável de solicitações pendente não foi atualizada e então, a solicitação concluída não é reconhecida (bloco 48) e o comando é abortada ou esgotada (bloco 50).
[0029] Semelhantemente, a Figura 2B ilustra um processo 52 onde a atualização da variável de solicitações pendente ocorre antes da atualização do registro de campainha 30 (o oposto da ordem descrita acima e feita para evitar a condição de corrida estabelecida no processo 34). Deve-se observar que o processo 52 pode ser implantado por diferentes elementos que incluem software e hardware e podem ser componentes separados e distintos (por exemplo, sub-rotinas diferentes, módulos de software diferentes, IC diferente, ou semelhantes). No entanto, o processo 52 leva à uma outra condição de corrida (isto é, dois processos estão competindo pelo mesmo recurso) onde o comando é concluído, mas com erros. Em particular, o processo 52 inicia no ponto no tempo quando a variável de solicitações pendente é atualizada (bloco 54). Uma interrupção de conclusão para uma outra solicitação de transferência é levantada (bloco 56). No entanto, a interrupção ocorre antes da atualização do registro de campainha 30. Assim, quando o registro de campainha 30 é lido (bloco 58), o bit não é definido. No entanto, quando a variável de solicitações pendente for lida (bloco 60), o software de hospedeiro 20 vê a solicitação de transferência e reconhece uma solicitação concluída (bloco 62). Assim, o software de hospedeiro 20 irá concluir a solicitação, mas com um erro (bloco 64).
[0030] Os sistemas convencionais impedem essas condições de corrida através do uso de um bloqueio de software. Os bloqueios de software aumentam a latência. No sentido de conclusão, a Figura 3 ilustra os processos de fluxo associados a um contexto de solicitação de envio 66 e um contexto de conclusão de solicitação 68. O processo associado ao contexto de solicitação de envio 66 começa com um início de contexto de solicitação de envio (bloco 70). O hospedeiro 10 prepara os dados de transação (bloco 72). O software de hospedeiro 20 define, então, um bloqueio e desabilita as interrupções (bloco 74). O software define a variável de solicitações pendente (bloco 76) e, então, o registro de campainha 30 é definido (bloco 78). Após o registro de campainha 30 ser definido, o bloqueio é desabilitado e as interrupções habilitadas (bloco 80). Após o bloqueio ser removido, o contexto de solicitação de envio acaba (bloco 82).
[0031] Com referência continuada à Figura 3, o contexto de conclusão de solicitação 68 começa (bloco 84). O controlador de hospedeiro 16 limpa o(s) bit(s) no registro de campainha 30 (bloco 85). A interrupção de conclusão de solicitação ocorre e um bloqueio é criado pelo software de hospedeiro 20 (bloco 86). O hospedeiro 10 lê a variável de solicitações pendente (bloco 88) no software de hospedeiro 20. O hospedeiro 10 lê então o registro de campainha 30 (bloco 90) e determina as solicitações concluídas com referência ao registro de campainha 30 e à variável de solicitações pendente (bloco 92). Para cada solicitação concluída (bloco 94), uma sub-rotina é realizada em que o código de resposta é lido (bloco 96), quaisquer erros são tratados (bloco 98) e uma camada superior (por exemplo, o software que emitiu a solicitação na primeira ocasião) é notificada da conclusão de solicitação (bloco 100). Quando todas as solicitações concluídas tiverem sido processadas no bloco 94, os bits correspondentes da variável de solicitações pendente são limpos (bloco 101), e então, o software de hospedeiro 20 remove o bloqueio e sai (bloco 102) resultando no fim do contexto de conclusão de solicitação (bloco 104). A existência dos bloqueios tanto no contexto de solicitação de envio 66 quanto no contexto de conclusão de solicitação 68 é realçada pela sequência bloqueada de designação (bloco 106).
[0032] Em oposição aos processos de contexto de solicitação de envio 66 e de contexto de conclusão de solicitação 68, os aspectos da presente revelação permitem a eliminação do bloqueio, e as desvantagens do atendedor são aliviadas. Nesse sentido, a Figura 4 ilustra um hospedeiro 10’ que inclui um registro de conclusão de comando (UTRLCNR) 32 (às vezes, também referido como um registro de notificação de conclusão). Nota-se que, na maioria das outras solicitações, o hospedeiro 10’ tem elementos idênticos ao hospedeiro 10 da Figura 1. Quanto ao registro de campainha 30, o registro de conclusão de comando 32 é baseado em hardware e tem uma quantidade de bits igual a quantidade de intervalos tratados pelo controlador de hospedeiro 16. Ou seja, o uso do registro de conclusão de comando 32 permite uma solução de hardware em vez dos bloqueios. Através do uso da solução de hardware, o envio e a conclusão das solicitações pode começar em qualquer ponto. A habilidade de ter diversos contextos que operam concorrentemente aprimora as eficiências operacionais para os processadores de múltiplos núcleos.
[0033] Nesse sentido, a Figura 5 fornece o contexto de solicitação de envio 108 e o contexto de conclusão de solicitação 110. O contexto de solicitação de envio 108 inicia (bloco 112) e o software de hospedeiro 20 prepara os dados de transação (bloco 114). O software de hospedeiro 20 ajusta o registro de campainha 30 (bloco 116) e a solicitação de envio termina (bloco 118). Devido ao fato de não haver necessidade de ajustar a variável de software para as solicitações pendentes, não há preocupação quanto à ocorrência de uma interrupção.
[0034] Com referência continuada à Figura 5, o contexto de conclusão de solicitação 110 inicia (bloco 120). Inicialmente, o hardware limpa o registro de campainha 30 e ajusta o registro de conclusão de comando 32 (bloco 122). Uma interrupção ocorre (bloco 124). O software de hospedeiro 20 lê o registro de conclusão de comando 32 (bloco 126) para verificar quais tarefas são concluídas. Para cada tarefa concluída, uma sub-rotina começa (bloco 128) onde o código de resposta é lido (bloco 130), quaisquer erros são tratados (bloco 132) e o software de hospedeiro 20 limpa o registro de conclusão de comando 32 (bloco 134). Após o software de hospedeiro 20 limpar o registro de conclusão de comando 32, uma camada superior (por exemplo, o software que emitiu a solicitação) é notificado da conclusão de solicitação (bloco 136). Após a liberação e a notificação, o intervalo no registro de conclusão de comando 32 que corresponde ao bit pode ser invertido conforme necessário ou definido. Quando todas as solicitações concluídas tiverem sido processadas (bloco 128), o contexto de conclusão de solicitação 110 termina (bloco 138). Em oposição ao período de tempo quando o bloqueio desabilita as interrupções (realçado por 106 na Figura 3), o bloco 139 realça que as interrupções podem ocorrer em qualquer ponto e, em particular, podem ocorrer durante os tempos que os sistemas convencionais impuseram o bloqueio. Conforme notado acima, a eliminação do bloqueio aprimora o desempenho e a adição do novo hardware (isto é, o registro de conclusão de comando 32) é visto como uma compensação aceitável para o desempenho aprimorado.
[0035] A conclusão de comando de verificação em memórias flash de acordo com os aspectos revelados no presente documento pode ser fornecida em qualquer dispositivo baseado em processador ou integrado a qualquer um do mesmo. Os exemplos, sem limitação, incluem um decodificador, uma unidade de entretenimento, um dispositivo de navegação, um dispositivo de comunicações, uma unidade de dados de localização fixa, uma unidade de dados de localização móvel, um telefone móvel, um telefone celular, um computador, um computador portátil, um computador do tipo desktop, um assistente pessoal digital (PDA), um monitor, um monitor de computador, uma televisão, um sintonizador, um rádio, um rádio por satélite, um reprodutor de música, um reprodutor de música digital, um reprodutor de música portátil, um reprodutor de vídeo digital, um reprodutor de vídeo, um reprodutor de disco de vídeo digital (DVD) e um reprodutor de vídeo digital portátil.
[0036] Nesse sentido, a Figura 6 ilustra um exemplo de um sistema baseado em processador 140 que pode empregar o hospedeiro 10’ e o dispositivo 12 ilustrado na Figura 4. Nesse exemplo, o sistema baseado em processador 140 inclui um ou mais unidades de processamento central (CPUs) 142, sendo que cada uma inclui um ou mais processadores 144. A(s) CPU(s) 142 pode(m) ser um dispositivo mestre e incluir o hospedeiro 10’. A(s) CPU(s) 142 pode(m) ter memória cache 146 acoplada ao(s) processador(s) 144 para o rápido acesso aos dados temporariamente armazenados. A(s) CPU(s) 142 é acoplada a um barramento de sistema 148. Conforme é bem-conhecido, a(s) CPU(s) 142 se comunica com esses outros dispositivos ao trocar informações de endereço, controle e dados através do barramento de sistema 148. Por exemplo, a(s) CPU(s) 142 pode(m) comunicar as solicitações de transação de barramento para um sistema de memória 150 que pode incluir o dispositivo 12. Embora não mostrado na Figura 6, diversos barramentos de sistema 148 poderiam ser fornecidos, em que cada barramento de sistema 148 constitui uma malha diferente.
[0037] Outros dispositivos mestres e subordinados podem ser conectados ao barramento de sistema 148. Conforme ilustrado na Figura 6, esses dispositivos podem incluir o sistema de memória 150, que pode ter diversas unidades de memória (não especificamente ilustradas), um ou mais dispositivos de entrada 152, um ou mais dispositivos de saída 154, um ou mais dispositivos de interface de rede 156, e um ou mais controladores de exibição 158, como exemplos. O(s) dispositivo(s) de entrada 152 pode(m) incluir qualquer tipo de dispositivo de entrada, inclusive, mas sem limitação, chaves de entrada, comutadores, processadores de voz, etc. O(s) dispositivo(s) de saída 154 podem incluir qualquer tipo de dispositivo de saída, inclusive, mas sem limitação, áudio, vídeo, outros indicadores visuais, etc. O(s) dispositivo(s) de interface de rede 156 pode(m) ser quaisquer dispositivos configurados para permitir a troca de dados para e a partir de uma rede 160. A rede 160 pode ser qualquer tipo de rede, inclusive, mas sem limitação, uma rede com ou sem fio, uma rede privada ou pública, uma rede de área local (LAN), uma rede de área local ampla (WLAN) e a Internet. O dispositivo(s) de interface de rede 156 pode ser configurado para suportar qualquer tipo de protocolo de comunicação desejado.
[0038] A(s) CPU(s) 142 também podem ser configuradas para acessar o(s) controlador(es) de exibição 158 através do barramento de sistema 148 para controlar informações enviadas para um ou mais visores 162. O(s) controlador(es) de exibição 158 envia(m) informações para o(s) visor(es) 162 para serem exibidas através de um ou mais processadores de vídeo 164, que processam as informações a serem exibidas em um formato adequado para o(s) visor(es) 162. O(s) visor(es) 162 pode incluir qualquer tipo de exibição, inclusive, mas sem limitação, um tubo de raio de catodo (CRT), um visor de cristal líquido (LCD), um visor de plasma, etc.
[0039] Aqueles versados na técnica irão observar adicionalmente que os vários blocos lógicos, módulos, circuitos e algoritmos ilustrativos descritos em conjunto com os aspectos revelados no presente documento podem ser implantados como hardware eletrônico, instruções armazenadas em memória ou em um outro meio legível por computador e executados por um processador ou outro dispositivo de processamento ou combinações de ambos. O(s) dispositivos descritos no presente documento podem ser empregados em qualquer circuito, componente de hardware, circuito integrado (IC), ou placa de IC, como exemplos. A memória revelada no presente documento pode ser qualquer tipo e tamanho de memória e pode ser configurada para armazenar qualquer tipo de informações desejadas. Para ilustrar claramente essa intercambialidade, vários componentes, blocos, módulos, circuitos e etapas ilustrativos foram descritos acima em termos gerais de sua funcionalidade. O quanto tal funcionalidade é implantada depende da aplicação específica, escolhas de projeto e/ou restrições de projeto impostas ao sistema geral. Os indivíduos versados podem implantar a funcionalidade descrita em modos variados para cada aplicação específica, mas tais decisões de implantação não devem ser interpretadas como causando um afastamento do escopo da presente revelação.
[0040] Os vários blocos lógicos, módulos e circuitos ilustrativos descritos em conjunto com os aspectos revelados podem ser implantados ou realizados com um processador, um Processador de Sinal Digital (DSP), um Circuito Integrado de Aplicação Específica (ASIC), um Arranho de Porta Programável em Campo (FPGA) ou outro dispositivo lógico programável, lógica de transistor ou porta discreta, componentes de hardware discretos ou qualquer combinação dos mesmos projetados para realizar as funções descritas no presente documento. Um processador pode ser um microprocessador, mas alternativamente, o processador pode ser qualquer processador, controlador, microcontrolador ou máquina de estado convencional. Um processador também pode ser implantado como uma combinação de dispositivos de computação, por exemplo, uma combinação de um DSP e um microprocessador, uma pluralidade de microprocessadores, um ou mais microprocessadores em conjunto com um núcleo de DSP ou qualquer outra tal configuração.
[0041] Os aspectos revelados no presente documento podem ser incorporados em hardware e em instruções que são armazenadas em hardware, e podem residir, por exemplo, na Memória de Acesso Aleatório (RAM), memória flash, Memória Apenas de Leitura (ROM), ROM Eletricamente Programável (EPROM), ROM Eletricamente Programável e Apagável (EEPROM), registros, um disco rígido, um disco removível, um CD-ROM ou qualquer outra forma de meio legível por computador conhecida na técnica. Um meio de armazenamento exemplificativo é acoplado ao processador de tal modo que o processador possa ler as informações a partir do meio de armazenamento e gravar as informações no mesmo. Alternativamente, o meio de armazenamento pode ser integral ao processador. O processador e o meio de armazenamento podem residir em um ASIC. O ASIC pode residir em uma estação remota. Alternativamente, o processador e o meio de armazenamento podem residir como componentes discretos em uma estação remota, estação de base ou servidor.
[0042] Nota-se também que as etapas operacionais descritas em qualquer um dos aspectos exemplificativos no presente documento são descritos para fornecer exemplos e discussão. As operações descritas podem ser realizadas em inúmeras sequências diferentes além das sequências ilustradas. Ademais, as operações descritas em uma única etapa podem ser, de fato, realizadas em inúmeras etapas diferentes. Adicionalmente, uma ou mais etapas operacionais discutidas nos aspectos exemplificativos podem ser combinadas. Deve-se compreender que as etapas operacionais ilustradas nos diagramas de fluxograma podem ser submetidas a inúmeras modificações diferentes conforme será prontamente evidente para um versado na técnica. Aqueles versados na técnica irão compreender que as informações e os sinais podem ser representados com o uso de qualquer um dentre uma variedade de tecnologias e técnicas diferentes. Por exemplo, os dados, instruções, comandos, informações, sinais, bits, símbolos e placas que podem ser referenciados ao longo de toda a descrição acima podem ser representados por tensões, correntes, ondas eletromagnéticas, campos ou partículas magnéticos, campos ou partículas ópticos ou qualquer combinação dos mesmos.
[0043] A descrição anterior da revelação é fornecida para possibilitar que qualquer pessoa versada na técnica reproduza ou use a revelação. Várias modificações na revelação serão prontamente evidentes para aqueles versados na técnica e os princípios gerais definidos no presente documento podem ser aplicados a outras variações sem se afastar do espírito e do escopo da revelação. Assim, a revelação não é destinada a ser limitada aos exemplos e projetos descritos no presente documento, mas deve ser acordada com o mais amplo escopo consistente com os princípios e recursos inovadores revelados no presente documento.
Claims (22)
1. Sistema de armazenamento flash universal (UFS), caracterizado pelo fato de que compreende: um registro de campainha (30) tendo uma quantidade de bits que corresponde a uma Lista de Solicitação de Transferência (UTRL) de protocolo de transferência de UFS (UTP); um registro de notificação de conclusão (32) tendo a mesma quantidade de bits; e um sistema de controle (16, 20) acoplado de modo operativo ao registro de campainha (30) e ao registro de notificação de conclusão (32) e configurado para: definir um bit de campainha no registro de campainha (30) para um início de solicitação de envio; definir um bit de conclusão no registro de notificação de conclusão (32) na conclusão de solicitação de transferência; e limpar o bit de campainha na conclusão de solicitação de transferência.
2. Sistema, de acordo com a reivindicação 1, caracterizado pelo fato de que o sistema de controle (16, 20) é adicionalmente configurado para emitir uma solicitação de transferência para um dispositivo.
3. Sistema, de acordo com a reivindicação 2, caracterizado pelo fato de que o início de solicitação de envio é associado à solicitação de transferência.
4. Sistema, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente uma interface de comunicação (18) configurada para acoplar um hospedeiro (10’) a um dispositivo (12).
5. Sistema, de acordo com a reivindicação 2, caracterizado pelo fato de que o sistema de controle (16, 20) é adicionalmente configurado para limpar o bit de conclusão após processar a conclusão da solicitação de transferência.
6. Sistema, de acordo com a reivindicação 5, caracterizado pelo fato de que o sistema de controle (16, 20) é adicionalmente configurado para reutilizar um intervalo associado ao bit de conclusão após limpar o bit de conclusão.
7. Sistema, de acordo com a reivindicação 2, caracterizado pelo fato de que a solicitação de transferência inclui um comando de escrita para gravar dados no dispositivo.
8. Sistema, de acordo com a reivindicação 2, caracterizado pelo fato de que a solicitação de transferência inclui um comando de leitura para ler dados a partir do dispositivo.
9. Sistema, de acordo com a reivindicação 1, caracterizado pelo fato de que é integrado em um dispositivo selecionado a partir do grupo que consiste em um decodificador, uma unidade de entretenimento, um dispositivo de navegação, um dispositivo de comunicações, uma unidade de dados de localização fixa, uma unidade de dados de localização móvel, um telefone móvel, um telefone celular, um computador, um computador portátil, um computador do tipo desktop, um assistente pessoal digital, PDA, um monitor, um monitor de computador, uma televisão, um sintonizador, um rádio, um rádio por satélite, um reprodutor de música, um reprodutor de música digital, um reprodutor de música portátil, um reprodutor de vídeo digital, um reprodutor de vídeo, um reprodutor de disco de vídeo digital, DVD, e um reprodutor de vídeo digital portátil.
10. Método de controle de um sistema de memória, o sistema de memória sendo um sistema de armazenamento flash universal, UFS, ou um sistema de memória do Controlador Multimídia embutido, eMMC, o sistema UFS compreendendo um registro de campainha (30) tendo uma quantidade de bits que correspondem a uma Lista de Solicitação de Transferência (UTRL) de protocolo de transferência de UFS (UTP), o sistema de memória de eMMC compreendendo um registro de campainha (30) tendo uma quantidade de bits que correspondem a uma Lista de Descritor de Tarefa (TDL) de Controlador Multimídia embutido (eMMC), o método caracterizado pelo fato de que compreende: gerar (112) uma solicitação de transferência em um hospedeiro; definir (116) um bit em um registro de campainha (30) no hospedeiro identificando a solicitação de transferência; passar a solicitação de transferência para um dispositivo através de uma interface de comunicação; concluir uma transferência associada à solicitação de transferência; limpar (122) o bit no registro de campainha (30); e definir (122) um bit de conclusão em um registro de conclusão.
11. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que a geração da solicitação de transferência compreende gerar um comando de leitura para ler dados a partir do dispositivo.
12. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que a geração da solicitação de transferência compreende gerar um comando de escrita para gravar dados no dispositivo.
13. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que compreende adicionalmente tratar interrupções à solicitação de transferência sem a necessidade de um bloqueio de software.
14. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que compreende adicionalmente limpar o bit de conclusão após a conclusão de processamento da solicitação de transferência; e reutilizar um intervalo associado ao bit de conclusão após limpar o bit de conclusão.
15. Sistema de memória do Controlador Multimídia embutido (eMMC) caracterizado pelo fato de que compreende: um registro de campainha (30) tendo uma quantidade de bits que corresponde a uma Lista de Descritor de Tarefa (TDL) do eMMC; um registro de notificação de conclusão (32) tendo a mesma quantidade de bits; e um sistema de controle (16, 20) acoplado de modo operativo ao registro de campainha (30) e ao registro de notificação de conclusão (32) e configurado para: definir um bit de campainha no registro de campainha (30) para um início de solicitação de envio; definir um bit de conclusão no registro de notificação de conclusão (32) na conclusão de solicitação de transferência; e limpar o bit de campainha na conclusão de solicitação de transferência.
16. Sistema, de acordo com a reivindicação 15, caracterizado pelo fato de que o sistema de controle (16, 20) é adicionalmente configurado para emitir uma solicitação de transferência para um dispositivo.
17. Sistema, de acordo com a reivindicação 16, caracterizado pelo fato de que o início de solicitação de envio é associado à solicitação de transferência.
18. Sistema, de acordo com a reivindicação 15, caracterizado pelo fato de que compreende adicionalmente uma interface de comunicação (18) configurada para acoplar um hospedeiro (10’) a um dispositivo (12).
19. Sistema, de acordo com a reivindicação 16, caracterizado pelo fato de que o sistema de controle (16, 20) é adicionalmente configurado para limpar o bit de conclusão após processar a conclusão da solicitação de transferência.
20. Sistema, de acordo com a reivindicação 19, caracterizado pelo fato de que o sistema de controle (16, 20) é adicionalmente configurado para reutilizar um intervalo associado ao bit de conclusão após limpar o bit de conclusão.
21. Sistema, de acordo com a reivindicação 16, caracterizado pelo fato de que a solicitação de transferência inclui um comando de escrita para gravar dados no dispositivo.
22. Sistema, de acordo com a reivindicação 16, caracterizado pelo fato de que a solicitação de transferência inclui um comando de leitura para ler dados a partir do dispositivo.
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