JP2017135466A - マイクロストリップ線路、及び、平衡不平衡変換素子 - Google Patents

Abstract

【課題】従来よりも製造コストを低下させることが容易であるシングルエンド型マイクロストリップ線路を実現する。
【解決手段】マイクロストリップ線路において、グランドパッド１３ａを起点としストリップ導体１２から遠ざかる方向に延伸する帯状導体１４ａ、を備えており、グランドパッド１３ａ及び帯状導体１４ａは、グランド導体１５から絶縁されている。
【選択図】図１

Description

本発明は、信号の伝送を行うマイクロストリップ線路に関する。また、本発明は、当該マイクロストリップ線路を備えた平衡不平衡変換素子に関する。

無線通信の大容量化を図るために、使用する周波数帯域の広帯域化及び高周波化が進んでいる。近年では、マイクロ波帯（０．３ＧＨｚ以上３０ＧＨｚ以下）のみならず、ミリ波帯（３０ＧＨｚ以上３００ＧＨｚ以下）が無線通信に使用されるようになっている。このような高周波信号を低損失で伝送するために、（１）誘電体基板、（２）その誘電体基板の表面に形成された１本又は２本ストリップ導体、及び（３）その誘電体基板の裏面に形成された接地導体を備えたマイクロストリップ線路が広く用いられている。

ストリップ導体が１本のマイクロストリップ線路は、シングルエンド信号の不平衡伝送に用いられる。本明細書においては、これを「シングルエンド型マイクロストリップ線路」と呼ぶ。一方、ストリップ導体が２本のマイクロストリップ線路は、差動信号の平衡伝送に用いられる。本明細書においては、これを「差動型マイクロストリップ線路」と呼ぶ。

シングルエンド型マイクロストリップ線路と差動型マイクロストリップ線路との接続には、平衡不平衡変換素子が用いられる。平衡不平衡変換素子は、（１）誘電体基板、（２）その誘電体基板の表面に形成された、（２−１）シングルエンド型マイクロストリップ線路として機能する第１のストリップ導体、（２−２）差動型マイクロストリップ線路として機能する第２，第３ストリップ導体、及び（２−３）第１ストリップ導体と第２，第３ストリップ導体との間に介在する分配器、並びに、（３）その誘電体基板の裏面に形成された接地導体により構成される。分配器としては、ウィルキンソン型、分布結合型、ブランチライン型、ラットレース型などの分配器が用いられる。

特許文献１には、ラットレース型分配器を構成するリング線路の一部を、誘電体基板の表面に形成された導体線路と誘電体基板の内層に形成された導体線路とからなる分布結合線路に置き換え、リング線路の電気長を短縮した平衡不平衡変換素子が開示されている。

特開２０１４−２１６９１４号（公開日：２０１４年１１月１７日）

ところで、マイクロストリップ線路とＩＣとの接続には、マイクロストリップ線路を構成する誘電体基板の表面に形成された電極パッドが用いられる。従来のシングルエンド型マイクロストリップ線路６における典型的な電極パッドの構成を図１０に示す。

従来のシングルエンド型マイクロストリップ線路６においては、誘電体基板６１の表面に形成された１本のストリップ導体６２の端部６２ａを信号パッド（ＩＣの信号端子を接続するための電極パッド）として用いる。また、ストリップ導体６２の端部６２ａ近傍においてストリップ導体６２の第１側辺６２ｂ１に対向する導体片を第１グランドパッド（ＩＣのグランド端子を接続するための電極パッド）６３ａとして用いる。また、ストリップ導体６２の端部６２ａ近傍においてストリップ導体６２の第２側辺６２ｂ２に対向する導体片を第２グランドパッド６３ｂとして用いる。これら２つのグランドパッド６３ａ〜６３ｂは、それぞれ、誘電体基板６１を貫通するスルービア６１ａ〜６１ｂによって、誘電体基板６１の裏面に形成された不図示の接地導体に短絡されている。これら２つのグランドパッド６３ａ〜６３ｂの電位を、それぞれ、接地電位に維持するためである。なお、平衡不平衡変換素子を構成するシングルエンド型マイクロストリップ線路においても、分配器側と反対側の端部において、同様の接続構造が採用される。

シングルエンド型マイクロストリップ線路６において図１０に示す接続構造を採用する場合には、誘電体基板６１に少なくとも２つのスルービア６１ａ〜６１ｂを形成する必要があり、このことが、製造コストの低下を阻害する要因となっていた。スルービア６１ａ〜６１ｂを形成するためには、誘電体基板６１に貫通孔を穿孔する工程や、貫通孔の孔璧にスパッタリング及び／又はメッキにより金属薄膜を成膜する工程など、コストの掛る工程を実施する必要があるためである。

また、このようなシングルエンド型マイクロストリップ線路６を含んだ平衡不平衡変換素子においても、同様の問題が存在することが明らかであろう。

本発明は、上記の問題に鑑みてなされたものであり、その目的は、従来よりも製造コストを低下させることが容易なマイクロストリップ線路を実現することにある。また、従来よりも製造コストを低下させることが容易な平衡不平衡変換素子を実現することにある。

上記の課題を解決するために、本発明に係るマイクロストリップ線路は、誘電体基板、前記誘電体基板の表面に形成された、（１）ストリップ導体、（２）前記ストリップ導体の第１端辺近傍において前記ストリップ導体の側辺に対向するグランドパッド、及び、（３）前記グランドパッドを起点とし前記ストリップ導体から遠ざかる方向に延伸する帯状導体、並びに、前記誘電体基板の裏面に形成されたグランド導体、を備えており、前記グランドパッド及び前記帯状導体は、前記グランド導体から絶縁されている、ことを特徴とする。

上記の構成によれば、グランドパッドに帯状導体が付加されているので、グランドパッドとグランド導体と間の容量が大きくなる。これにより、グランドパッドをグランド導体に短絡せずとも、グランドパッドの電位を安定的に接地電位に維持することが可能になる。従って、グランドパッドの電位を安定的に接地電位に維持するために、従来のようにグランドパッドをグランド導体に短絡する必要がない（実際、上記の構成では、グランドパッド及び帯状導体がグランド導体から絶縁されている）。そのため、スルービアの形成が不要であり、従来よりも製造コストを低く抑えることが可能である。

本発明に係るマイクロストリップ線路において、前記誘電体基板の表面に形成された、（４）前記ストリップ導体の第１端辺近傍において前記ストリップ導体の他の側辺に対向する他のグランドパッド、及び、（５）前記他のグランドパッドを起点とし前記ストリップ導体から遠ざかる方向に延伸する他の帯状導体を更に備えており、前記他のグランドパッド及び前記他の帯状導体は、前記グランド導体から絶縁されている、ことが好ましい。

上記の構成によれば、シングルエンド型マイクロストリップ線路において、上記の効果を得ることができる。

本発明に係るマイクロストリップ線路において、前記グランドパッドには、前記帯状導体の２つの側辺のうち、前記ストリップ導体の前記第１端辺から第２端辺への流れの下流側に位置する側辺が接続されており、前記他のグランドパッドには、前記他の帯状導体の２つの側辺のうち、上記流れの下流側に位置する側辺が接続されている、ことが好ましい。

上記の構成によれば、上記マイクロストリップ線路を平衡不変換素子に組み込んだ場合に、その変換損失の大きさ十分に小さく（例えば使用帯域の全体に亘って２ｄＢよりも小さく）抑えることができる。

本発明に係るマイクロストリップ線路において、前記帯状導体及び前記他の帯状導体の長さＬを、使用帯域の中心周波数に対応する自由空間波長λで除した規格化長Ｌ／λは、０．０８５以上０．１６９以下である、ことが好ましい。

上記の構成によれば、上記マイクロストリップ線路を平衡不変換素子に組み込んだ場合に、その変換損失の大きさ更に小さく（例えば使用帯域の全体に亘って１．５ｄＢよりも小さく）抑えることができる。

本発明に係るマイクロストリップ線路において、前記誘電体基板の前記表面には、前記グランドパッドと前記他のグランドパッドとに接続されたブリッジ導体が更に形成されており、前記ブリッジ導体は、前記グランド導体から絶縁されている、ことが好ましい。

上記の構成によれば、上記マイクロストリップ線路を平衡不変換素子に組み込んだ場合に、その変換損失の大きさ十分に小さく（例えば使用帯域全体に亘って２ｄＢよりも小さく）抑えることができる。また、２つのグランドパッドをブリッジ導体により短絡する構成が採用されているため、グランドパッド及び帯状導体を、それぞれの電位が一致した状態で、接地電位と同等の電位に維持することができる。

本発明に係るマイクロストリップ線路において、前記グランドパッドには、前記帯状導体の２つの側辺のうち、前記ストリップ導体の前記第１端辺から第２端辺への流れの上流側に位置する側辺が接続されており、前記他のグランドパッドには、前記他の帯状導体の２つの側辺のうち、上記流れの上流側に位置する側辺が接続されている、ことが好ましい。

上記の構成によれば、上記マイクロストリップ線路を平衡不変換素子に組み込んだ場合に、その変換損失の大きさ十分に小さく（例えば使用帯域の略全体に亘って２ｄＢよりも小さく）抑えることができる。

本発明に係るマイクロストリップ線路において、前記帯状導体及び前記他の帯状導体の長さＬを、使用帯域の中心周波数に対応する自由空間波長λで除した規格化長Ｌ／λは、０．０７以上０．１７５以下である、ことが好ましい。

上記の構成によれば、上記マイクロストリップ線路を平衡不変換素子に組み込んだ場合に、その変換損失の大きさ更に小さく（例えば使用帯域の全体に亘って２ｄＢよりも小さく）抑えることができる。

上記の課題を解決するために、本発明に係る平衡不平衡変換素子は、シングルエンド型マイクロストリップ線路と、分配器と、前記分配器を介して前記シングルエンド型マイクロストリップ線路に接続された差動型マイクロストリップ線路と、を備え、上述のマイクロストリップ線路が、前記シングルエンド型マイクロストリップ線路又は前記差動型マイクロストリップ線路として用いられている、ことを特徴とする。

上記の構成によれば、従来の平衡不平衡変換素子と比べて、製造コストを低く抑えることが可能である。

本発明に係る平衡不平衡変換素子において、前記分配器は、第１接続点において前記シングルエンド型マイクロストリップ線路の前記ストリップに接続され、第２接続点において前記差動型マイクロストリップ線路のストリップ導体に接続され、第３接続点において前記差動型マイクロストリップ線路の他のストリップ導体に接続されたリング線路を備えており、前記分配器において、前記第２接続点から前記第１接続点に至る経路の電気長Ｌ２１及び前記第３接続点から前記第１接続点に至る経路の電気長Ｌ３１は、平衡不平衡変換の対象となる信号の波長をλとして、その差の絶対値｜Ｌ３１−Ｌ２１｜がλ／２＋ｎλ（ｎは、０以上の任意の整数）に一致するように設定されており、前記差動型マイクロストリップ線路において、前記他のストリップ導体に折り返し部を設けることによって、前記ストリップ導体の長さと前記他のストリップ導体の長さとを一致させた、ことが好ましい。

上記の構成によれば、上述のシングルエンド型マイクロストリップ線路が用いられているため、従来の平衡不平衡変換素子と比べて、製造コストを低く抑えることが可能である。

本発明に係る平衡不平衡変換素子において、前記分配器は、（１）前記第１接続点を含む第１直線部、（２）前記第１直線部の終端点を始端点とし、前記第１直線部の延伸方向と直交する方向に延伸する第２直線部であって、前記第２接続点を含む第２直線部、（３）前記第２直線部の終端点を始端点とし、前記第１直線部の延伸方向と反対方向に延伸する第３直線部であって、前記第３接続点を含む第３直線部、及び（４）前記第３直線部の終端点を始端点とし、前記第２直線部の延伸方向と反対方向に延伸する第４直線部からなるリング線路を備えている、ことが好ましい。

上記の構成によれば、上述の平衡不平衡変換素子において、好適に平衡不平衡変換を実施することができる。

本発明に係る平衡不平衡変換素子において、前記分配器は、前記第２直線部から前記リング線路の内側に向かって突出した第１スタブと、前記第４直線部から前記リング線路の内側に向かって突出した第２スタブとを更に備えている、ことが好ましい。

上記の構成によれば、分配器で生じた反射波を打ち消す反射波が生じる。このため、上述の平衡不平衡変換素子において、好適に平衡不平衡変換を実施することができる。

本発明によれば、従来よりも製造コストを低下させることが容易であるマイクロストリップ線路を実現することができる。また、本発明によれば、従来よりも製造コストを低下させることが容易である平衡不平衡変換素子を実現することができる。

（ａ）は、本発明の第１の実施形態に係るマイクロストリップ線路の平面図である。（ｂ）は、同マイクロストリップ線路の断面図である。 （ａ）は、本発明の第２の実施形態に係るマイクロストリップ線路の平面図である。（ｂ）は、同マイクロストリップ線路の断面図である。 （ａ）は、本発明の第３の実施形態に係るマイクロストリップ線路の平面図である。（ｂ）は、同マイクロストリップ線路の断面図である。 図１に示すマイクロストリップ線路を備えた平衡不平衡変換素子の平面図である。 図１〜３のマイクロストリップ線路をそれぞれ備えた３つの平衡不平衡変換素子の変換損失の周波数依存性を示すグラフである。 図１に示すマイクロストリップ線路を備えた平衡不平衡変換素子の変換損失の周波数依存性を示すグラフである。 図６に示す変換損失について、使用帯域における最悪値を帯状導体の規格化長Ｌ／λの関数として表したグラフである。 図３に示すマイクロストリップ線路を備えた平衡不平衡変換素子の変換損失の周波数依存性を示すグラフである。 図８に示す変換損失について、使用帯域における最悪値を帯状導体の規格化長Ｌ／λの関数として表したグラフである。 従来のマイクロストリップ線路の平面図である。

〔マイクロストリップ線路の第１の実施形態〕
本発明に係るマイクロストリップ線路の第１の実施形態について、図１を参照して説明する。本実施形態に係るマイクロストリップ線路は、シングルエンド型マイクロストリップ線路として実現されている。以下、本実施形態に係るマイクロストリップ線路を、シングルエンド型マイクロストリップ線路と呼ぶ。

図１は、本実施形態に係るシングルエンド型マイクロストリップ線路１の構成を示す図である。図１において、（ａ）はシングルエンド型マイクロストリップ線路１の平面図（端部近傍の拡大図）であり、（ｂ）は、シングルエンド型マイクロストリップ線路１の断面図（ＡＡ’断面）である。

シングルエンド型マイクロストリップ線路１は、図１に示すように、誘電体基板１１、ストリップ導体１２、第１グランドパッド１３ａ、第２グランドパッド１３ｂ、第１帯状導体１４ａ、第２帯状導体１４ｂ、及びグランド導体１５を備えている。ストリップ導体１２、第１グランドパッド１３ａ、第２グランドパッド１３ｂ、第１帯状導体１４ａ、及び第２帯状導体１４ｂは、誘電体基板１１の表面に形成されており、グランド導体１５は、誘電体基板１１の裏面に形成されている。なお、「表面」及び「裏面」という呼称は、誘電体基板１１の２つの主面を区別するための便宜的な呼称に過ぎず、シングルエンド型マイクロストリップ線路１の配置方法や実装方法に関して、何ら制限を加えるものではない。

誘電体基板１１は、表面及び裏面が長方形の板状部材であり、誘電体により構成されている。本実施形態においては、厚さ５０μｍの液晶ポリマー基板（誘電率２．９、誘電正接０．００３）を誘電体基板１１として用いている。

ストリップ導体１２は、線状又は帯状の導体パターンである。本実施形態においては、幅０．２ｍｍの帯状の導体パターンを、ストリップ導体１２として用いる。ストリップ導体１２の第１端辺１２ａ１近傍は、ＩＣの信号端子を接続するための電極パッドとして機能する。なお、以下の説明においては、ストリップ導体１２の第１端辺１２ａ１から第２端辺（不図示）へと向かう流れ（ベクトル場）を考え、これを「流れＡ」と呼ぶ。

第１グランドパッド１３ａは、ＩＣのグランド端子を接続するための電極パッドである。第１グランドパッド１３ａは、ストリップ導体１２の第１端辺１２ａ１近傍においてストリップ導体１２の第１側辺１２ｂ１に対向するように配置されている。本実施形態においては、１辺０．１ｍｍの正方形状の導体パターンを、第１グランドパッド１３ａとして用い、この第１グランドパッド１３ａを、ストリップ導体１２ａの第１側辺１２ｂ１との間隔Ｄ１が０．０５ｍｍとなるように配置する。

第２グランドパッド１３ｂは、第１グランドパッド１３ａと同様、ＩＣのグランド端子を接続するための電極パッドである。第２グランドパッド１３ｂは、ストリップ導体１２の第１端辺１２ａ１近傍においてストリップ導体１２の第２側辺１２ｂ２に対向するように配置されている。本実施形態においては、第１グランドパッド１３ａと同様に、１辺０．１ｍｍの正方形状の導体パターンを、第２グランドパッド１３ｂとして用い、この第２グランドパッド１３ｂを、ストリップ導体１２ａの第２側辺１２ｂ２との間隔Ｄ２が０．０５ｍｍとなるように配置する。

第１帯状導体１４ａは、第１グランドパッド１３ａに接続された帯状の導体パターンである。本実施形態においては、幅Ｗ１が０．１ｍｍ、長さＬ１が０．８ｍｍの帯状の導体パターンを、第１帯状導体１４ａとして用い、この第１帯状導体１４ａを、ストリップ導体１２の第１側辺１２ｂ１との間隔Ｄ１が０．０５ｍｍとなるように配置する。第１帯状導体１４ａは、ストリップ導体１２から遠ざかる方向（本実施形態においては、ストリップ導体１２と直交する方向）に延伸し、第１グランドパッド１３ａと共にＬ字型の導体パターンを構成する。なお、Ｌ字型の導体パターンを構成するような第１グランドパッド１３ａと第１帯状導体１４ａとの接続態様としては、（１）第１帯状導体１４ａの、流れＡの上流側に位置する側辺（第１側辺）１４ａ１を、第１グランドパッド１３ａの、流れＡの下流側に位置する辺に接続する態様と、（２）第１帯状導体１４ａの、流れＡの下流側に位置する側辺（第２側辺）１４ａ２を、第１グランドパッド１３ａの、流れＡの上流側に位置する辺とを接続する態様とが考えられるが、本実施形態においては、前者の態様が採用されている。

第２帯状導体１４ｂは、第２グランドパッド１３ｂに接続された帯状の導体パターンである。本実施形態においては、第１帯状導体１４ａと同様に、幅Ｗ１が０．１ｍｍ、長さＬ１が０．８ｍｍの帯状の導体パターンを、第２帯状導体１４ｂとして用い、この第２帯状導体１４ｂを、ストリップ導体１２の第２側辺１２ｂ２との間隔Ｄ２が０．０５ｍｍとなるように配置する。第２帯状導体１４ｂは、ストリップ導体１２から遠ざかる方向（本実施形態においては、ストリップ導体１２と直交する方向）に延伸し、第２グランドパッド１３ｂと共にＬ字型の導体パターンを構成する。なお、Ｌ字型の導体パターンを構成するような第２グランドパッド１３ｂと第２帯状導体１４ｂとの接続態様としては、（１）第２帯状導体１４ｂの、流れＡの上流側に位置する側辺（第１側辺）１４ｂ１を、第２グランドパッド１３ｂの、流れＡの下流側に位置する辺に接続する態様と、（２）第２帯状導体１４ｂの、流れＡの下流側に位置する側辺（第２側辺）１４ｂ２を、第２グランドパッド１３ｂの、流れＡの上流側に位置する辺とを接続する態様とが考えられるが、本実施形態においては、前者の態様が採用されている。

グランド導体１５は、誘電体基板１１の裏面において、少なくともストリップ導体１２に対向する領域、並びに、第１帯状導体１４ａ及び第２帯状導体１４ｂに対向する領域を覆う面状導体である。本実施形態においては、誘電体基板１１の裏面全体を覆う面状導体をグランド導体１５として用いる。

なお、誘電体基板１１には、第１グランドパッド１３ａ、第２グランドパッド１３ｂ、第１帯状導体１４ａ、及び第２帯状導体１４ｂをグランド導体１５に短絡するための短絡手段（スルービアなど）は設けられていない。したがって、第１グランドパッド１３ａ、第２グランドパッド１３ｂ、第１帯状導体１４ａ、及び第２帯状導体１４ｂは、何れも、誘電体基板１１によってグランド導体１５から絶縁されている。

以上のように、シングルエンド型マイクロストリップ線路１においては、第１グランドパッド１３ａに第１帯状導体１４ａを付加することによって、第１グランドパッド１３ａとグランド導体１５との結合容量を大きくしている。これにより、第１グランドパッド１３ａをグランド導体１５に短絡せずとも、第１グランドパッド１３ａの電位を安定的に接地電位に維持することが可能になる。同様に、シングルエンド型マイクロストリップ線路１においては、第２グランドパッド１３ｂに第２帯状導体１４ｂを付加することによって、第２グランドパッド１３ｂとグランド導体１５との結合容量を大きくしている。これにより、第２グランドパッド１３ｂをグランド導体１５に短絡せずとも、第２グランドパッド１３ｂの電位を安定的に接地電位に維持することが可能になる。

従来技術では、第１グランドパッド１３ａ及び第２グランドパッド１３ｂと、グランド導体とをそれぞれ短絡するために、これらを貫通するスルービアを設ける必要があった。しかし、シングルエンド型マイクロストリップ線路１においては、第１グランドパッド１３ａ及び第２グランドパッド１３ｂをグランド導体１５に短絡する必要がない。そのため、スルービアの形成が不要であり、製造コストを低く抑えることが可能である。

〔マイクロストリップ線路の第２の実施形態〕
本発明に係るマイクロストリップ線路の第２の実施形態について、図２を参照して説明する。本実施形態に係るマイクロストリップ線路も、第１の実施形態に係るマイクロストリップ線路と同様、シングルエンド型マイクロストリップ線路として実現されている。以下、本実施形態に係るマイクロストリップ線路を、シングルエンド型マイクロストリップ線路と呼ぶ。

図２は、本実施形態に係るシングルエンド型マイクロストリップ線路２の構成を示す図である。図２において、（ａ）はシングルエンド型マイクロストリップ線路２の平面図であり、（ｂ）は、シングルエンド型マイクロストリップ線路２の断面図（ＡＡ’断面）である。

シングルエンド型マイクロストリップ線路２は、図２に示すように、誘電体基板２１、ストリップ導体２２、第１グランドパッド２３ａ、第２グランドパッド２３ｂ、第１帯状導体２４ａ、第２帯状導体２４ｂ、グランド導体２５、及びブリッジ導体２６を備えている。ストリップ導体２２、第１グランドパッド２３ａ、第２グランドパッド２３ｂ、第１帯状導体２４ａ、第２帯状導体２４ｂ、及びブリッジ導体２６は、誘電体基板１１の表面に形成されており、グランド導体２５は、誘電体基板２１の裏面に形成されている。

本実施形態に係るシングルエンド型マイクロストリップ２は、第１の実施形態に係るシングルエンド型マイクロストリップ線路１にブリッジ導体２６を付加したものである。ブリッジ導体２６を除き、本実施形態に係るシングルエンド型マイクロストリップ線路２が備えている各部材は、第１の実施形態に係るシングルエンド型マイクロストリップ線路１が備えている同一名称の部材と同様に構成されている。

ブリッジ導体２６は、第１グランドパッド２３ａと第２グランドパッド２３ｂとを短絡する（直流的に導通させる）ための導体である。本実施形態においては、長辺がストリップ導体２２の端辺２２ａ１に対向し、かつ、当該長辺の両端に、それぞれ、第１グランドパッド２３ａの短辺と第２グランドパッド２３ｂの短辺とが接続された長方形状の導体片をブリッジ導体２６として用いる。本実施形態において、ブリッジ導体２６は、第１グランドパッド２３ａ、第２グランドパッド２３ｂ、第１帯状導体２４ａ及び第２帯状導体２４ｂと共に、ひとつの導体パターンとして一体成形されている。また、図２の（ｂ）に示すように、ブリッジ導体２６、第１グランドパッド２３ａ及び第２グランドパッド２３ｂと同様に、グランド導体２５から絶縁されている（不図示）。

以上のように、本実施形態に係るシングルエンド型マイクロストリップ線路２においては、第１の実施形態に係るシングルエンド型マイクロストリップ線路１の構成に加えて、第１グランドパッド２３ａと第２グランドパッド２３ｂとをブリッジ導体２６により短絡する構成が採用されている。このため、本実施形態に係るシングルエンド型マイクロストリップ線路２によれば、第１の実施形態に係るシングルエンド型マイクロストリップ線路１の効果に加えて、第１グランドパッド２３ａ、第２グランドパッド２３ｂ、第１帯状導体２４ａ及び第２帯状導体２４ｂを、それぞれの電位が一致した状態で、接地電位と同等の電位に維持することができるという更なる効果を奏する。

〔マイクロストリップ線路の第３の実施形態〕
本発明に係るマイクロストリップ線路の第３の実施形態について、図３を参照して説明する。本実施形態に係るマイクロストリップ線路も、第１及び第２の実施形態に係るマイクロストリップ線路と同様、シングルエンド型マイクロストリップ線路として実現されている。以下、本実施形態に係るマイクロストリップ線路を、シングルエンド型マイクロストリップ線路と呼ぶ。

図３は、本実施形態に係るシングルエンド型マイクロストリップ線路３の構成を示す図である。図３において、（ａ）はシングルエンド型マイクロストリップ線路３の平面図であり、（ｂ）は、シングルエンド型マイクロストリップ線路３の断面図（ＡＡ’断面）である。

シングルエンド型マイクロストリップ線路３は、図３に示すように、誘電体基板３１、ストリップ導体３２、第１グランドパッド３３ａ、第２グランドパッド３３ｂ、第１帯状導体３４ａ、第２帯状導体３４ｂ、及びグランド導体３５を備えている。ストリップ導体３２、第１グランドパッド３３ａ、第２グランドパッド３３ｂ、第１帯状導体３４ａ、及び第２帯状導体３４ｂは、誘電体基板１１の表面に形成されており、グランド導体３５は、誘電体基板３１の裏面に形成されている。

本実施形態に係るシングルエンド型マイクロストリップ３は、第１の実施形態に係るシングルエンド型マイクロストリップ線路１において第１グランドパッド１３ａと第１帯状導体１４ａとの接続態様、及び、第２グランドパッド１３ｂと第２帯状導体１４ｂとの接続態様を変更したものである。この変更点を除き、本実施形態に係るシングルエンド型マイクロストリップ線路３が備えている各部材は、第１の実施形態に係るシングルエンド型マイクロストリップ線路１が備えている同一名称の部材と同様に構成されている。上述したとおり、Ｌ字型の導体パターンを構成するような第１グランドパッド３３ａと第１帯状導体３４ａとの接続態様としては、（１）第１帯状導体３４ａの、流れＡの上流側に位置する側辺（第１側辺）３４ａ１を、第１グランドパッド３３ａの、流れＡの下流側に位置する辺に接続する態様と、（２）第１帯状導体３４ａの、流れＡの下流側に位置する側辺（第２側辺）３４ａ２を、第１グランドパッド３３ａの、流れＡの上流側に位置する辺とを接続する態様とが考えられる。第１の実施形態に係るシングルエンド型マイクロストリップ線路１においては、前者の態様が採用されているのに対して、本実施形態に係るシングルストリップ線路１においては、後者の態様が採用されている。すなわち、本実施形態に係るシングルエンド型マイクロストリップ線路３では、第１帯状導体３４ａの、流れＡの下流側に位置する側辺（第２側辺）３４ａ２が、第１グランドパッド３３ａの、流れＡの上流側に位置する辺と接続されている。第２グランドパッド３３ｂと第２帯状導体３４ｂとの接続態様についても同様のことが言える。

以上のように、本実施形態に係るシングルエンド型マイクロストリップ線路３においては、第１，２帯状導体３４ａ，３４ｂの、流れＡの下流側に位置する側辺３４ａ２，３４ｂ２を、第１，２グランドパッド３３ａ，３３ｂの、流れＡの上流側に位置する辺と接続する態様が採用されている。本実施形態に係るシングルエンド型マイクロストリップ線路３においても、第１の実施形態に係るシングルエンド型マイクロストリップ線路１において得られる性能に準じた性能が得られる。例えば、後述するように、本実施形態に係るシングルエンド型マイクロストリップ線路３を用いた平衡不平衡変換素子においても、第１の実施形態に係るシングルエンド型マイクロストリップ１を用いた平衡不平衡変換において得られる変換損失に準じた変換損失が得られる。

〔平衡不平衡変換素子４の構成〕
本発明の一実施形態に係る平衡不平衡変換素子４について、図４を参照して説明する。図４は、平衡不平衡変換素子４の平面図である。

平衡不平衡変換素子４は、誘電体基板４１及び誘電体基板４１の裏面に形成されたグランド導体を共有するシングルエンド型マイクロストリップ１と差動型マイクロストリップ線路５とを備えている。誘電体基板４１の表面には、分配器４３が形成されており、この分配器４３を介してシングルエンド型マイクロストリップ線路１のストリップ導体１２と差動型マイクロストリップ線路５のストリップ導体対５２（後述）とが接続される。平衡不平衡変換素子４は、シングルエンド型マイクロストリップ線路１を不平衡伝送されるシングルエンド信号を、差動型マイクロストリップ線路５を平衡伝送される差動信号に変換する機能、及び、差動型マイクロストリップ線路５を平衡伝送される差動信号を、シングルエンド型マイクロストリップ線路１を不平衡伝送されるシングルエンド信号に変換する機能を有している。

平衡不平衡変換素子４が備えるシングルエンド型マイクロストリップ線路１は、既に説明した図１に示すシングルエンド型マイクロストリップ線路１であるので、ここでは、その説明を省略する。なお、本実施形態に係る平衡不平衡変換素子４においては、シングルエンド型マイクロストリップ線路として、第１の実施形態に係るシングルエンド型マイクロストリップ線路１を用いているが、これに限定されない。すなわち、平衡不平衡変換素子４は、第１の実施形態に係るシングルエンド型マイクロストリップ線路１の代わりに、第２の実施形態に係るシングルエンド型マイクロストリップ線路２、又は、第３の実施形態に係るシングルエンド型マイクロストリップ線路３を備えていてもよい。

平衡不平衡変換素子４が備える差動型マイクロストリップ線路５は、ストリップ導体対５２、第１グランドパッド５３ａ、第２グランドパッド５３ｂ、及び第３グランドパッド５３ｃを備えている。

ストリップ導体対５２は、対になった第１ストリップ導体５２１及び第２ストリップ導体５２２から構成される。第１ストリップ導体５２１及び第２ストリップ導体５２２は、それぞれ、線状又は帯状の導体パターンである。第１ストリップ導体５２１の端部５２１ａ、及び第２ストリップ導体５２２の端部５２２ａは、それぞれ、ＩＣの信号端子を接続するための電極パッドとして機能する。第１ストリップ導体５２１及び第２ストリップ導体５２２を、電極パッドとして機能する第１区間Ｉ１、第１区間Ｉ１に隣接する第２区間Ｉ２、第２区間Ｉ２に隣接する第３区間Ｉ３に分けると、第１ストリップ導体５２１と第２ストリップ導体５２２との間隔は、第１区間Ｉ１において一定（ＩＣの信号端子の間隔と等しい間隔）であり、第２区間Ｉ２において第１区間Ｉ１から遠ざかるに従って次第に狭くなり、第３区間Ｉ３において一定（第１区間Ｉ１における間隔よりも狭い、伝送損失を最小化するべく最適化された間隔）である。

第１グランドパッド５３ａは、ＩＣのグランド端子を接続するための電極パッドである。第１グランドパッド５３ａは、第１ストリップ導体５２１の端部５２１ａ近傍において第１ストリップ導体５２１の第２側辺５２１ｂ２に対向するように配置される。

第２グランドパッド５３ｂは、第１グランドパッド５３ａと同様、ＩＣのグランド端子を接続するための電極パッドである。第２グランドパッド５３ｂは、第２ストリップ導体５２２の端部５２２ａ近傍において第２ストリップ導体５２２の第２側辺５２２ｂ２に対向するように配置される。

第３グランドパッド５３ｃは、第１グランドパッド５３ａ及び第２グランドパッド５３ｂと同様、ＩＣのグランド端子を接続するための電極パッドである。第３グランドパッド５３ｃは、第１ストリップ導体５２１の端部５２１ａと第２ストリップ導体５２２の端部５２２ａとの近傍において、第１ストリップ導体５２１の第１側辺５２１ｂ１と第２ストリップ導体５２２の第１側辺５２２ｂ１とに対向するように配置される。

なお、平衡不平衡変換素子４においては、差動型マイクロストリップ線路として、上記の構成の差動型マイクロストリップ線路５を用いるが、これに限定されることはなく、従来公知の差動型マイクロストリップ線路を用いてもよい。

また、差動型マイクロストリップ線路５においては、第１ストリップ導体５２１の電気長と第２ストリップ導体５２２の電気長とを一致させる構成が採用されている。これは、差動型マイクロストリップ線路５に入力された差動信号を、正相信号と逆相信号との位相差を保ったまま分配器４３に入力するためである。また、差動型マイクロストリップ線路５においては、第２ストリップ導体５２２に折り返し部５２ｄを設ける構成が採用されている。これは、第２ストリップ導体５２２の配置に要する領域を徒に拡大することなく、第１ストリップ導体５２１の電気長と第２ストリップ導体５２２の電気長とを一致させるためである。

分配器４３は、シングルエンド型マイクロストリップ線１のストリップ導体１２及び差動型マイクロストリップ線路５のストリップ導体対５２と同様、誘電体基板４１の表面に形成された導体パターンにより構成されている。本実施形態においては、分配器４３として、リング線路４３ａを含むラットレース型分配器を用いる。

リング線路４３ａは、誘電体基板４１の上面に形成された４つの直線部４３ａ１〜４３ａ４からなる。第１直線部４３ａ１は、線状又は帯状の導体パターンであり、その中間に設けられた接続点Ｐ１において、シングルエンド型マイクロストリップ線路１のストリップ導体１２に接続されている。第２直線部４３ａ２は、第１直線部４３ａ１の終端点を始端点とし、第１直線部４３ａ１の延伸方向と直交する方向に延伸する線状又は帯状の導体パターンであり、その中間に設けられた接続点Ｐ２において、差動型マイクロストリップ線路５の第１ストリップ導体５２１に接続されている。第３直線部４３ａ３は、第２直線部４３ａ２の終端点を始端点とし、第１直線部４３ａ１の延伸方向と反対方向に延伸する線状又は帯状の導体パターンであり、その中間に設けられた接続点Ｐ３において、差動型マイクロストリップ線路５の第２ストリップ導体５２２に接続されている。第４直線部４３ａ４は、第３直線部４３ａ３の終端点を始端点とし、第１直線部４３ａ１の始端点を終端点とし、第２直線部４３ａ２の延伸方向と反対方向に延伸する線状又は帯状の導体パターンである。

リング線路４３ａにおいて、接続点Ｐ２から接続点Ｐ１に至る経路の電気長Ｌ２１、及び、接続点Ｐ３から接続点Ｐ１に至る経路の電気長Ｌ３１は、平衡不平衡変換の対象となる信号の波長λとして、その差の絶対値｜Ｌ３１−Ｌ２１｜がλ／２＋ｎλ（ｎは、０以上の任意の整数）に一致するように設定される。特に本実施形態においては、その差Ｌ３１−Ｌ２１がλ／２に一致するように設定されている。これにより、接続点Ｐ２及び接続点Ｐ３から入力された逆位相の信号は、同位相の信号として接続点Ｐ１から出力される（差動信号からシングルエンド信号への変換）。逆に、接続点Ｐ１から入力された信号は、逆位相の信号として接続点Ｐ２及び接続点Ｐ３から出力される（シングルエンド信号から差動信号への変換）。

また、リング線路４３ａにおいて、接続点Ｐ１を経て接続点Ｐ２から接続点Ｐ３に至る経路の電気長Ｌ２１３＝Ｌ２１＋Ｌ３１、及び、接続点Ｐ１を経ずに接続点Ｐ２から接続点Ｐ３に至る経路の電気長Ｌ２３は、平衡不平衡変換の対象となる信号の波長をλとして、その差の絶対値｜Ｌ２１３−Ｌ２３｜がλ／２＋ｎλ（ｎは、０以上の任意の整数）に一致するように設定される。特に本実施形態においては、その差Ｌ２１３−Ｌ２３がλ／２に一致するように設定されている。これにより、接続点Ｐ２から入力された信号が接続点Ｐ３から出力されるという問題、及び、接続点Ｐ３から入力された信号が接続点Ｐ２から出力されるという問題の発生を回避することができる。

前者の問題を回避することができるのは、接続点Ｐ２から信号が入力されたとき、接続点Ｐ１を経て接続点Ｐ３に至る信号成分と接続点Ｐ１を経ずに接続点Ｐ３に至る信号成分とが互いに逆位相となり打ち消し合うからである。また、後者の問題を回避することができるのは、接続点Ｐ３から信号が入力されたとき、接続点Ｐ１を経て接続点Ｐ２に至る信号成分と接続点Ｐ１を経ずに接続点Ｐ２に至る信号成分とが互いに逆位相となり打ち消し合うからである。

分配器４３は、更に、第１スタブ４３ｂ及び第２スタブ４３ｃを含んでいる。第１スタブ４３ｂは、第２直線部４３ａ２からリング線路４３ａの内側に向かって突出した帯状導体であり、第２スタブ４３ｃは、第４直線部４３ａ４からリング線路４３ａの内側に向かって突出した帯状導体である。第１スタブ４３ｂ及び第２スタブ４３ｃは、分配器４３において生じた反射波を打ち消す反射波を生じる。

以上のように、本実施形態に係る平衡不平衡変換素子４においては、図１に示すシングルエンド型マイクロストリップ線路１が用いられているため、従来の平衡不平衡変換素子と比べて、製造コストを低く抑えることが可能である。

〔平衡不平衡変換素子の特性〕
次に、平衡不平衡変換素子４の特性について、図５を参照して説明する。ここでは、第１の実施形態に係るシングルエンド型マイクロストリップ線路１（図１）を備えた平衡不平衡変換素子４を「構造Ａ」、第２の実施形態に係るシングルエンド型マイクロストリップ線路２（図２）を備えた平衡不平衡変換素子４を「構造Ｂ」、第３の実施形態に係るシングルエンド型マイクロストリップ線路３（図３）を備えた平衡不平衡変換素子４を「構造Ｃ」とし、これらの構造を有する平衡不平衡変換素子４の特性について検討する。

図５は、構造Ａ〜Ｃを有する平衡不平衡変換素子４について、変換損失の周波数依存性を示すグラフである。なお、変換損失は、｜Ｓ１２×Ｓ１３＋Ｓ２１×Ｓ３１｜／２√２により定義される量であり、差動モード利得とも呼ばれる。ここで、Ｓ１２は、差動型マイクロストリップ線路５の第１ストリップ導体５２１から分配器４３に入力される信号のなかで、分配器４３からシングルエンド型マイクロストリップ線路１〜３のストリップ導体１２に出力される成分が占める割合を表すＳパラメータである。Ｓ１３は、差動型マイクロストリップ線路５の第２ストリップ導体５２２から分配器４３に入力された信号のなかで、分配器４３からシングルエンド型マイクロストリップ線路１〜３のストリップ導体１２に出力される成分が占める割合を表すＳパラメータである。Ｓ２１は、シングルエンド型マイクロストリップ線路１〜３のストリップ導体１２から分配器４３に入力された信号のなかで、分配器４３から差動型マイクロストリップ線路５の第１ストリップ導体５２１に出力される成分が占める割合を表すＳパラメータである。Ｓ３１は、シングルエンド型マイクロストリップ線路１〜３のストリップ導体１２から分配器４３に入力された信号のなかで、分配器４３から差動型マイクロストリップ線路５の第２ストリップ導体５２２に出力される成分の割合を示すＳパラメータである。変換損失（ｄＢを単位として負の値を取る）の大きさ（絶対値）が小さいほど、平衡不平衡変換素子４は、優れた特性を有していると言える。

図５のグラフから、Ａ〜Ｃの何れの構造を採用した場合でも、平衡不平衡変換素子４の変換損失の大きさは、使用帯域の略全域（５０ＧＨｚ以上６８ＧＨｚ以下）において２ｄＢを下回っていることが分かる。すなわち、Ａ〜Ｃの何れの構造を採用した場合でも、平衡不平衡変換素子４は、優れた変換特性を有しているといえる。

なお、構造Ａ〜構造Ｃを有する平衡不平衡変換素子４の優劣を比較すると、最も優れているのは、構造Ａを有する平衡不平衡変換素子４であり、次に優れているのは、構造Ｃを有する平衡不平衡変換素子４であり、最も劣っているのは、構造Ｂを有する平衡不平衡変換素子４である。実際、構造Ａを有する平衡不平衡変換素子４の変換損失の大きさは、使用帯域（５０ＧＨｚ以上７０ＧＨｚ）の全域において１．５ｄＢを下回っている。また、構造Ｃを有する平衡不平衡変換素子４の変換損失の大きさは、使用帯域の全域において２ｄＢを下回っている。構造Ｂを有する平衡不平衡変換素子４の変換損失の大きさは、使用帯域（５０ＧＨｚ以上７０ＧＨｚ）の略全域（５０ＧＨｚ以上６８ＧＨｚ以下）において、帯域において２ｄＢを下回っているものの、高周波端（６８ＧＨｚ以上７０ＧＨｚ以下）において２ｄＢを上回っている。

〔第１の実施形態における帯状導体の好ましい長さ〕
次に、第１の実施形態に係るシングルエンド型マイクロストリップ線路１における、第１帯状導体１４ａの長さＬ１及び第２帯状導体１４ｂの長さＬ２の最適値について、図６及び図７を参照して説明する。なお、以下の説明においては、シングルエンド型マイクロストリップ線路１が組み込まれた平衡不平衡変換素子４の変換損失を、シングルエンド型マイクロストリップ線路１の評価基準として用いる。また、第１帯状導体１４ａの長さＬ１と第２帯状導体１４ｂの長さＬ２とが等しいものとし、これらの長さを「帯状導体１４ａ，１４ｂの長さＬ」と記載する。また、帯状導体１４ａ，１４ｂの長さＬを、使用帯域（５０ＧＨｚ以上７０ＧＨｚ以下）の中心周波数（６０ＧＨｚ）に対応する自由空間波長λで除した商Ｌ／λを、「帯状導体１４ａ，１４ｂの規格化長Ｌ／λ」と記載する。

図６は、帯状導体１４ａ，１４ｂの長さＬを０．１ｍｍ、０．２ｍｍ、０．４ｍｍ、０．６ｍｍ、０．８ｍｍ、１．０ｍｍ、１．２ｍｍに設定したときに得られる、平衡不平衡変換素子４の変換損失の周波数依存性を示すグラフである。図７は、使用帯域（５０ＧＨｚ以上７０ＧＨｚ以下）における変換損失の最悪値を、帯状導体１４ａ，１４ｂの規格化長Ｌ／λの関数として表したグラフである。

図７によれば、帯状導体１４ａ，１４ｂの規格化長Ｌ／λを０．０８５以上０．１６９以下としたときに、使用帯域における変換損失の大きさの最悪値を２ｄＢよりも小さくできることが分かる。すなわち、帯状導体１４ａ，１４ｂの規格化長Ｌ／λが０．０８５以上０．１６９以下であるシングルエンド型マイクロストリップ線路１は、平衡不平衡変換素子４における使用に好適であることが分かる。

〔第３の実施形態における帯状導体の好ましい長さ〕
次に、第３の実施形態に係るシングルエンド型マイクロストリップ線路３における、第１帯状導体３４ａの長さＬ１及び第２帯状導体３４ｂの長さＬ２の最適値について、図８及び図９を参照して説明する。なお、以下の説明においては、シングルエンド型マイクロストリップ線路３が組み込まれた平衡不平衡変換素子４の変換損失を、シングルエンド型マイクロストリップ線路３の評価基準として用いる。また、第１帯状導体３４ａの長さＬ１と第２帯状導体３４ｂの長さＬ２とが等しいものとし、これらの長さを「帯状導体３４ａ，３４ｂの長さＬ」と記載する。また、帯状導体３４ａ，３４ｂの長さＬを、使用帯域（５０ＧＨｚ以上７０ＧＨｚ以下）の中心周波数（６０ＧＨｚ）に対応する自由空間波長λで除した商Ｌ／λを、「帯状導体３４ａ，３４ｂの規格化長Ｌ／λ」と記載する。

図８は、帯状導体３４ａ，３４ｂの長さＬを０．１ｍｍ、０．２ｍｍ、０．３ｍｍ、０．４ｍｍ、０．６ｍｍ、０．８ｍｍ、１．０ｍｍに設定したときに得られる、平衡不平衡変換素子４の変換損失の周波数依存性を示すグラフである。図９は、使用帯域（５０ＧＨｚ以上７０ＧＨｚ以下）における変換損失の最悪値を、帯状導体３４ａ，３４ｂの規格化長Ｌ／λの関数として表したグラフである。

図９によれば、帯状導体３４ａ，３４ｂの規格化長Ｌ／λを０．０７以上０．１７５以下としたときに、使用帯域における変換損失の大きさの最悪値を２ｄＢよりも小さくできることが分かる。すなわち、帯状導体３４ａ，３４ｂの規格化長Ｌ／λが０．０７以上０．１７５以下であるシングルエンド型マイクロストリップ線路３は、平衡不平衡変換素子４における使用に好適であることが分かる。

〔付記事項〕
本発明は上述した各実施形態（実施例）に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

例えば、本明細書においては、本発明をシングルエンド型マイクロストリップ線路に適用した実施形態について説明したが、本発明の適用対象はシングルエンド型マイクロストリップ線路に限定されない。すなわち、本発明は、差動型マイクロストリップ線路にも適用することができる。シングルエンド型マイクロストリップ線路の端部においては、第１グランドパッド、ストリップ導体、第２グランドパッドがこの順に並んだ構造が採用されている。このような構造に対して、第１グランドパッド及び／又は第２グランドパッドに帯状導体を付加することが本発明の骨子であった。差動型マイクロストリップ線路の端部においては、第１グランドパッド、第１ストリップ導体、第３グランドパッド、第２ストリップ導体、第２グランドパッドがこの順に並んだ構造が採用されている。このような構造に対して、第１グランドパッド及び／又は第２グランドパッドに帯状導体を付加すれば、本発明を差動型マイクロストリップ線路にも適用することができる。本発明を差動型マイクロストリップ線路に適用した場合、本発明をシングルエンド型マイクロストリップ線路に適用した場合と同様、第１グランドパッド及び／又は第２グランドパッドと誘電体基板の裏面に形成されたグランド導体との間の容量を増加させるという作用が得られる。したがって、本発明を差動型マイクロストリップ線路に適用した場合、本発明をシングルエンド型マイクロストリップ線路に適用した場合と同様の効果を得られることは、図面に基づく説明を行うまでもなく明らかであろう。

１、２、３ シングルエンド型マイクロストリップ線路
４ 平衡不平衡変換素子
５ 差動型マイクロストリップ線路
１１、４１ 誘電体基板
１２ ストリップ導体
１３ａ、２３ａ、３３ａ、５３ａ 第１グランドパッド
１３ｂ、２３ｂ、３３ｂ、５３ｂ 第２グランドパッド
１４ａ、２４ａ、３４ａ 第１帯状導体
１４ｂ、２４ｂ、３４ｂ 第２帯状導体
１５ グランド導体
２６ ブリッジ導体
４３ 分配器
４３ａ リング線路
４３ｂ 第１スタブ
４３ｃ 第２スタブ
５３ｃ 第３グランドパッド
５２１ 第１ストリップ導体
５２２ 第２ストリップ導体

Claims (11)

1. 誘電体基板、
   前記誘電体基板の表面に形成された、（１）ストリップ導体、（２）前記ストリップ導体の第１端辺近傍において前記ストリップ導体の側辺に対向するグランドパッド、及び、（３）前記グランドパッドを起点とし前記ストリップ導体から遠ざかる方向に延伸する帯状導体、並びに、
   前記誘電体基板の裏面に形成されたグランド導体、を備えており、
   前記グランドパッド及び前記帯状導体は、前記グランド導体から絶縁されている、
   ことを特徴とするマイクロストリップ線路。
2. 前記誘電体基板の表面に形成された、（４）前記ストリップ導体の第１端辺近傍において前記ストリップ導体の他の側辺に対向する他のグランドパッド、及び、（５）前記他のグランドパッドを起点とし前記ストリップ導体から遠ざかる方向に延伸する他の帯状導体を更に備えており、
   前記他のグランドパッド及び前記他の帯状導体は、前記グランド導体から絶縁されている、
   ことを特徴とする請求項１に記載のマイクロストリップ線路。
3. 前記グランドパッドには、前記帯状導体の２つの側辺のうち、前記ストリップ導体の前記第１端辺から第２端辺への流れの下流側に位置する側辺が接続されており、
   前記他のグランドパッドには、前記他の帯状導体の２つの側辺のうち、上記流れの下流側に位置する側辺が接続されている、
   ことを特徴とする請求項２に記載のマイクロストリップ線路。
4. 前記帯状導体及び前記他の帯状導体の長さＬを、使用帯域の中心周波数に対応する自由空間波長λで除した規格化長Ｌ／λは、０．０８５以上０．１６９以下である、
   ことを特徴とする請求項３に記載のマイクロストリップ線路。
5. 前記誘電体基板の前記表面には、前記グランドパッドと前記他のグランドパッドとに接続されたブリッジ導体が更に形成されており、
   前記ブリッジ導体は、前記グランド導体から絶縁されている、
   ことを特徴とする請求項３又は４に記載のマイクロストリップ線路。
6. 前記グランドパッドには、前記帯状導体の２つの側辺のうち、前記ストリップ導体の前記第１端辺から第２端辺への流れの上流側に位置する側辺が接続されており、
   前記他のグランドパッドには、前記他の帯状導体の２つの側辺のうち、上記流れの上流側に位置する側辺が接続されている、
   ことを特徴とする請求項２に記載のマイクロストリップ線路。
7. 前記帯状導体及び前記他の帯状導体の長さＬを、使用帯域の中心周波数に対応する自由空間波長λで除した規格化長Ｌ／λは、０．０７以上０．１７５以下である、
   ことを特徴とする請求項６に記載のマイクロストリップ線路。
8. シングルエンド型マイクロストリップ線路と、分配器と、前記分配器を介して前記シングルエンド型マイクロストリップ線路に接続された差動型マイクロストリップ線路と、を備え、請求項１〜７の何れか１項に記載のマイクロストリップ線路が、前記シングルエンド型マイクロストリップ線路又は前記差動型マイクロストリップ線路として用いられている、ことを特徴とする平衡不平衡変換素子。
9. 前記分配器は、第１接続点において前記シングルエンド型マイクロストリップ線路の前記ストリップに接続され、第２接続点において前記差動型マイクロストリップ線路のストリップ導体に接続され、第３接続点において前記差動型マイクロストリップ線路の他のストリップ導体に接続されたリング線路を備えており、
   前記分配器において、前記第２接続点から前記第１接続点に至る経路の電気長Ｌ２１及び前記第３接続点から前記第１接続点に至る経路の電気長Ｌ３１は、平衡不平衡変換の対象となる信号の波長をλとして、その差の絶対値｜Ｌ３１−Ｌ２１｜がλ／２＋ｎλ（ｎは、０以上の任意の整数）に一致するように設定されており、
   前記差動型マイクロストリップ線路において、前記他のストリップ導体に折り返し部を設けることによって、前記ストリップ導体の長さと前記他のストリップ導体の長さとを一致させた、
   ことを特徴とする請求項８に記載の平衡不平衡変換素子。
10. 前記分配器は、（１）前記第１接続点を含む第１直線部、（２）前記第１直線部の終端点を始端点とし、前記第１直線部の延伸方向と直交する方向に延伸する第２直線部であって、前記第２接続点を含む第２直線部、（３）前記第２直線部の終端点を始端点とし、前記第１直線部の延伸方向と反対方向に延伸する第３直線部であって、前記第３接続点を含む第３直線部、及び（４）前記第３直線部の終端点を始端点とし、前記第２直線部の延伸方向と反対方向に延伸する第４直線部からなるリング線路を備えている、
    ことを特徴とする請求項９に記載の平衡不平衡変換素子。
11. 前記分配器は、前記第２直線部から前記リング線路の内側に向かって突出した第１スタブと、前記第４直線部から前記リング線路の内側に向かって突出した第２スタブとを更に備えている、
    ことを特徴とする請求項１０に記載の平衡不平衡変換素子。

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