JP2017094086A - アナログ超音波ビーム形成器 - Google Patents

Abstract

【課題】
超音波システム内でサンプルアナログ技術を使用して、システムの電力使用量を減少させて、システム内で構成部品の数を最小化する。
【解決手段】
超音波ビーム形成のためのサンプルアナログビーム形成器は、アナログ信号を送信して、反射アナログ信号を受信するための振動子のアレイと、受信された反射アナログをフィルタ処理するためのサンプルアナログフィルタと、を含む。サンプルアナログフィルタは、受信された反射アナログ信号の各々に遅延を加えるための遅延線を含む。超音波ビーム形成システム内でサンプルアナログフィルタを使用することは、システムの電力使用量を低減して、システム内の構成部品数を減少させる。
【選択図】図１

Description

関連出願の相互参照
本出願は、２０１５年１１月１９日に出願され、Ｅｒｉｃ Ｎｅｓｔｌｅｒを発明者として挙げる「Ａｎａｌｏｇ Ｕｌｔｒａｓｏｕｎｄ Ｂｅａｍｆｏｒｍｅｒ」と題した米国特許出願第６２／２５７，７０６号の米国特許法第１２０条下の優先権の利益を主張するものである。先行出願の本開示は、本出願の本開示の一部として考慮され、参照により本出願の本開示に組み込まれる。

本発明は、超音波技術の分野、具体的には、超音波ビーム形成器に関する。

超音波は、検出およびイメージングのために音響探知法を使用する。超音波装置は、調査されている項目のエコーの励振および記録を実施するためのマイクロフォンおよびスピーカーのアレイを利用する。超音波エネルギーを含む信号は、短いバースト内で超音波振動子を通して送信される。目標に到達して、振動子に反射し戻るために、超音波エネルギーのための時間量に相関している短い期間の間、各々のバーストの後、超音波装置は、反射信号を受信する。短い期間の間に受信された信号は、信号が反射した目標の音源位置を判定するために、追加の信号処理を行う。

従来の超音波システムは、非常に高い電力の条件を有する。高い電力の条件の１つの理由は、これらのシステムが、典型的には、４０Ｍｓｐｓ（メガサンプル／秒）以上において動作している１２８以上の１２または１４ビット・アナログ・デジタル変換器（ＡＤＣ）を有することである。加えて、従来のシステムでは、ビーム形成器は、デジタル領域内にあり、多くの電力を消費する。なぜならば、それは、同時に１２８のすべてのチャンネルのためにＡＤＣサンプルレートで動作するからである。

システムおよび方法は、超音波システム内でサンプルアナログ技術を使用して、システムの電力使用量を減少させて、システム内で構成部品の数を最小化するために、本明細書に開示される。具体的には、電力使用量は、約２ワットと約４ワットとの間に減少させられる。システム構成部品が減少させられる１つの方法は、ＡＤＣの数を減少させることによってである。システム構成部品は、該構成部品が超音波プローブ内に適合するように減少させられる。

一実装に従って、超音波ビーム形成のためのサンプルアナログビーム形成器は、アナログ信号を送信して、反射アナログ信号を受信するための振動子のアレイと、受信された反射アナログ信号をフィルタ処理して、サンプルアナログ超音波信号を出力するためのサンプルアナログフィルタと、を含む。サンプルアナログフィルタは、受信された反射アナログ信号の各々に遅延を加えるための遅延線を含む。遅延線は、受信された反射アナログ信号の各々に小数遅延および整数遅延を加える。

いくつかの実装では、受信された反射アナログ信号は、圧力波であり、振動子のアレイは、受信された反射アナログ信号を電圧に変換する。他の実装では、受信された反射アナログ信号は、圧力波であり、振動子のアレイは、受信された反射アナログ信号を電流に変換する。

いくつかの実装に従って、サンプルアナログビーム形成器は、受信された反射アナログ信号をフィルタ処理するためのサンプルアナログフィルタ内に、ファローフィルタを含む。他の実装では、サンプルアナログビーム形成器は、受信された反射アナログ信号をフィルタ処理するためのサンプルアナログフィルタ内に、有限インパルス応答フィルタを含む。いくつかの実装では、サンプルアナログビーム形成器は、受信された反射アナログ信号をフィルタ処理するために、サンプルアナログフィルタ内に無限インパルス応答フィルタ（ＩＩＲ）を含む。

いくつかの実装では、サンプルアナログビーム形成器は、受信された反射アナログ信号をフィルタ処理するためのサンプルアナログフィルタ内に、小数遅延フィルタバンクを含む。いくつかの例では、小数遅延フィルタバンクは、フィルタ処理されたアナログ超音波信号を用いて送信するための下位サンプルを選択するために、スキュードサンプリングを使用する。いくつかの例では、サンプルアナログビーム形成器は、チャンネルの間で遅延のタイムスキューを生成するための小数遅延フィルタバンク内に、デジタルスキュー生成装置を含む。

いくつかの実装では、サンプルアナログビーム形成器は、反射サンプルアナログ超音波信号を加算して、ビーム形成器出力を生成するための加算モジュールを含む。いくつかの実装では、サンプルアナログビーム形成器は、副ローブを減少させるために、送信されたサンプルアナログ超音波信号の波形のウィンドウ処理のためのアポダイゼーション回路を含む。

一実装に従って、超音波ビーム形成のためのサンプルアナログビーム形成器は、サンプルアナログ信号を形成するためにアナログ信号をフィルタ処理し、サンプルアナログ信号をビーム形成するためのサンプルアナログフィルタと、平行したサンプルアナログビーム形成器から平行したサンプルアナログ信号にサンプルアナログ信号を加えるための加算ノードと、を含む。

いくつかの実装では、サンプルアナログビーム形成器は、小数遅延をアナログ信号に導入するためのサンプルアナログフィルタ内に、ファローフィルタを含む。いくつかの実装では、サンプルアナログビーム形成器は、受信された反射アナログ信号をフィルタ処理するためのサンプルアナログフィルタ内に、有限インパルス応答フィルタを含む。

いくつかの実装に従って、サンプルアナログビーム形成器は、サンプルアナログ信号を形成するためのアナログ信号をフィルタ処理するためのサンプルアナログフィルタ内に、小数遅延フィルタバンクを含む。いくつかの例では、小数遅延フィルタバンクは、フィルタ処理されたアナログ超音波信号を用いて送信するための下位サンプルを選択するために、スキュードサンプリングを使用する。他の例では、小数遅延フィルタバンクは、チャンネルの間で遅延のタイムスキューを生成するためのデジタルスキュー生成装置を含む。

いくつかの実装では、サンプルアナログビーム形成器は、副ローブを減少させるために、サンプルアナログ信号の波形のウィンドウ処理のためのアポダイゼーション回路を含む。

一実装に従って、サンプルアナログビーム形成のための方法は、アナログ信号を振動子のアレイから送信することと、反射アナログ信号を振動子のアレイにおいて受信することと、受信された反射アナログ信号を、サンプルアナログフィルタを用いてフィルタ処理することと、サンプルアナログフィルタからサンプルアナログ信号を出力することと、を含む。フィルタ処理は、受信されたアナログ信号の各々に遅延を加えることを含む。一例に従って、遅延は、小数遅延および整数遅延を含む。

いくつかの実装では、本方法は、加算ノードにおいて、サンプルアナログ信号を、平行したサンプルアナログビーム形成器から平行したサンプルアナログ信号に加えることを含む。いくつかの実装では、本方法は、アポダイゼーション回路において、副ローブを減少させるためにサンプルアナログ信号の波形をウィンドウ処理することを含む。

様々な実装に従って、アナログビーム形成器は、低電力ビーム形成のために、任意の超音波、レーダー、および音響効果用途において使用され得る。ＳＡＴは、合成開口技法、平面波イメージング、分散ビーム形成、遡及的ダイナミック送信焦点用途、および下位開口アレイビーム形成を含む先進の超音波ビーム形成用途のための建築用ブロックを表すことができる。ＳＡＴは、単列（１Ｄ）超音波プローブおよび複列プローブ（１．５Ｄ、１．７５Ｄ、および２Ｄアレイ）、ならびにカテーテルプローブを含むすべてのビーム形成用途において使用され得る。ＳＡＴは、高密度用途だけでなく、非常に低い電力を必要とする用途を含む、プローブとコンソール（システム）ビーム形成用途との両方において使用され得る。ＳＡＴビーム形成は、また、ビーム形成を組み込む装着型超音波デバイス波形率において使用され得る。いくつかの実装に従って、ＳＡＴビーム形成は、身体部位イメージング等の識別およびセキュリティ用途のために使用され得る。いくつかの例では、ＳＡＴビーム形成は、指紋イメージングのために使用され得る。他の例では、ＳＡＴビーム形成は、網膜イメージングに使用され得る。

本開示ならびにその特徴および効果のより完全な理解を提供するために、添付図面と連動して解釈され、参照が以下の説明に対して行われ、同様の参照番号が同様の部分を表す。

図１は、本開示のいくつかの実施形態に従う、ビームステアリングおよび焦点を示している図である。

図２は、本開示のいくつかの実施形態に従う、超音波アナログビーム形成器（ＵＡＢＦ）システムを図解する。

図３は、本開示のいくつかの実施形態に従う、超音波アナログビーム形成器の振動子区分の部分を示しているブロック図である。

図４Ａは、本開示のいくつかの実施形態に従う、ファローフィルタ設計チャンネルの詳細を示す。

図４Ｂは、本開示の一実施形態に従う、平行に接続された複数のＵＡＢＦブロックを含むＵＡＢＦシステムを示す。

図５は、本開示のいくつかの実施形態に従う、スキュードサンプリング図を示す。

図６は、本開示のいくつかの実施形態に従う、デジタルスキュードサンプリングを示す。

図７は、本開示の様々な実施形態に従う、複数サンプリングキャパシタを含むスキュードサンプリングシステムを示す。

図８は、本開示のいくつかの実施形態に従う、クロックスキュー生成装置を示す。

図９は、ファローアーキテクチャを示す。

図１０は、本開示のいくつかの実施形態に従う、遅延線およびファローフィルタを含む２つの代替のシステム設計である。

図１１Ａ〜１１Ｃは、本開示のいくつかの実施形態に従う、ファローフィルタ設計を示す。

図１２は、本開示のいくつかの実施形態に従う、図４ＡのＵＡＢＦシステムのためのタイミング図を示す。

図１３は、本開示のいくつかの実施形態に従う、アポダイゼーション回路を示す。

図１４は、本開示のいくつかの実施形態に従う、図１３のアポダイゼーション回路のためのタイミング図を示す。

図１５は、本開示のいくつかの実施形態に従う、サンプルアナログビーム形成のための方法のフローチャートを示す。

システムおよび方法は、超音波ビーム形成器内でサンプルアナログ技術を使用するために、本明細書に開示される。サンプルアナログ技術（ＳＡＴ）は、入力アナログ信号が、最初にデジタル信号に変換されずに、システム内で直接使用されるシステムに言及する。サンプルアナログ技術を使用することは、ビーム形成器の電力使用量を減少させ、システム内で構成部品の数を減少させ、これによって、超音波ビーム形成システムは、超音波プローブ内に適合する。

超音波イメージング製品は、送受信圧力波の焦点を合わせるために、遅延加算ビーム形成を使用する。現在の超音波イメージング製品は、性能理由のためにデジタル領域内で遅延加算ビーム形成を実装する。しかしながら、サンプルアナログ技術（ＳＡＴ）は、アナログ領域内で遅延加算ビーム形成機能を実施して、それによって、メモリおよび電力等のリソースの使用を減少させ得る。画質を維持しながら、従来のデジタルビーム形成器より１００倍超の小さい電力を使用するＳＡＴ超音波アナログビーム形成器（ＵＡＢＦ）のためのシステムおよび方法が、本明細書に開示される。本明細書に議論されたＵＡＢＦのためのシステムおよび方法は、振動子プローブ自体内で、完全な受信信号パス電子機器を用いてプローブを有効にし、高品質画像データを提供する。

サンプルアナログ技術信号処理は、電子スイッチおよびキャパシタ素子だけを使用しているキャパシタの間で電荷共有することによって、アナログ領域内で実施される。サンプルアナログフィルタは、最初に信号をデジタル化することなく、入力アナログ信号をフィルタ処理する。サンプルアナログ技術は、アナログ信号処理と組み合わせられた離散時間フィルタアーキテクチャを使用し、それは、任意のデータパス量子化雑音問題、ならびにアナログ／デジタルおよびデジタル／アナログ変換ステップを排除する。

遅延加算ビーム形成

遅延加算ビーム形成（ＢＦ）は、超音波イメージングのための基本関数である。それは、連続時間（ＣＴ）帰還信号が送信信号の後サンプリングされるサンプルデータシステムである。サンプルレートは、電力消費量、システム性能、および画質に関連があり、これによって、サンプルレートを減少させることは、電力消費量を減少させて、システム性能を増大させる。しかしながら、サンプルレートを減少させることは、画質を低下させ得る。高調波イメージングのために使用される広帯域振動子を用いて、正確な補間を考慮に入れる最も低いサンプルレートは、振動子中心周波数（ｆ_ｃ）の４倍である。一例では、１０ＭＨｚの振動子は、４０ＭＨｚのサンプルレートを使用する。他の例では、１０ＭＨｚの振動子は、４０ＭＨｚより大きいサンプルレートを使用する。１５０ＭＨｚ以上のサンプルレートにおいて、ＢＦ出力は、補間なしで十分な精度を有する。

遅延加算出力算出は、振動子の各々のチャンネルのために使用される。様々な例では、振動子は、線形振動子であり、３２のチャンネル、６４のチャンネル、１２８のチャンネル、２５６のチャンネル、または２５６を超えるチャンネルを含む。他の例では、振動子は、２Ｄ振動子であり、９，０００以上の素子を含む。遅延算出は、整数部（サンプリングレートにおけるサンプルの整数）および小数部を含む。いくつかの例では、１５０ＭＨｚ〜２００ＭＨｚのサンプリングレートにおいて、遅延算出の小数部は、非常に小さくあり得、ゼロであり得るが、遅延算出の整数部は、非常に大きくなる（８００〜１０００のサンプル）。遅延算出の小数遅延部は、下記にさらに詳しく説明される。

既存の高品質医療イメージングデバイスに関して、補間はデジタル領域内で行われる。各々の振動子の出力は、サンプルレートにおいて動作している１２８のＡＤＣを使用して、デジタルに変換される。名目上、これは、十分なＳＮＲを用いて現在のＡＤＣ技術を使用するために、４倍の振動子中心周波数に減少させられる。デジタル遅延加算ＢＦは、同時にすべての振動子素子上で、４０ＭＨｚにおいて動作する。１２８の素子振動子の例示の場合では、リアルタイムに同時に動作している１２８の補間回路がある。小数遅延（ＦＤ）が振動子の帯域幅全体にわたって正確であり得るように、補間は高品質画像のために使用される。小数遅延は、典型的には、ナイキストの０．２５〜０．７５である。いくつかの例では、デジタル領域内の補間は、ＦＰＧＡまたはカスタムＡＳＩＣ内で行われる。現在のシステムでは、設計は、大量の電力を使用し、高い電力使用量を有するシステムは、１２８のＡＤＣを用いてプローブハンドル内に置くには大きすぎる。補間システムおよび方法は、下記にさらに詳しく説明される。

本明細書に議論されるようなアナログＢＦソリューションは、いくつかの主要な改善を提供し得る。第１に、電力使用量は、サンプルアナログ技術（ＳＡＴ）ＢＦを用いて減少させられる。第２に、いくつかの実装に従って、１つのＡＤＣだけが使用される。本明細書に論じられるように、例えば、振動子設計、ｆ_ｓとｆ_ｃとの比、および画質における変形を含むＳＡＴ ＵＡＢＦの多くの実装がある。本明細書に議論される１つの詳細設計は、ｆ_ｓとｆ_ｃとの比率であるｆ_ｓ＝４^＊ｆ_ｃを有する１２８の素子振動子に関するものである。１２８の素子ＢＦは、１２８のアナログ入力波形および単一のサンプルアナログ出力と全く受動的である。１つの設計は、遅延値の小数遅延構成部品のためのファローフィルタ構造、および遅延値の整数構成部品のためのアナログ遅延リングを実装する。ファローフィルタ構造は、ＳＡＴを使用して設計される。他の実装では、その設計は、任意の選択された数の振動子素子、および他の種類のフィルタ構造を含み得る。いくつかの実装では、その設計は、複数のＦＩＲフィルタを含み、具体的には、各々の小数遅延値のためのＦＩＲフィルタを含む。いくつかの実装では、設計は、直列に複数のＦＩＲフィルタを含む。他の実装では、設計は、平行に複数のＦＩＲフィルタを含む。さらなる実装では、設計は、いくつかのＦＩＲフィルタを直列に、他を平行に接続した、複数のＦＩＲフィルタを含む。いくつかの実装では、設計は多相フィルタを含む。

図１は、時間領域遅延加算ステアリングおよび焦点システム内で、反射波面用の信号パスの簡略図を示す。図１は、また、焦点を合わせて、受信信号を特定の点に向けるために使用される遅延輪郭を示す。一例では、図１のアレイ素子１０４は振動子である。振動子は、圧力波を送信して、反射圧力波を点光源１０２から受信する。振動子は各々、圧力信号を受信して、それを電子信号に変換する。一実装では、振動子は各々、圧力信号を受信して、それを電圧に変換する。別の実装では、振動子は各々、圧力信号を受信して、それを電流に変換する。振動子の出力は、サンプリングされ、サンプルは、ファローフィルタおよび遅延線１０６によってフィルタ処理される。ファローフィルタおよび遅延線１０６の出力は、加算器１０８において加算され、出力１１０をもたらす。

様々な実装に従って、ＵＡＢＦは、下位開口ビーム形成および平行受信ビーム形成の少なくとも２つの種類のビーム形成を実施し得る。下位開口ビーム形成では、複数のＢＦブロックは、素子の下位群のためにビームを形成する。一例では、１２８の素子振動子に関して、各々が素子の３２の素子下位群のためにビームを形成する４つのＵＡＢＦブロックがある。ＵＡＢＦブロックは、隣接してビームを形成するか、交換配置されたＵＡＢＦブロックを形成し得る。平行受信ビーム形成では、ＵＡＢＦハードウェアは、複数回複製され、複数の同時ＢＦ出力を創出し、それによって、画像更新速度またはフレームレートを増加させる。フレームレートは、ＵＡＢＦブロックの数によって増加させられる。様々な例では、２つのＵＡＢＦブロックを使用することは、フレームレートを２倍にし、４つのＵＡＢＦブロックを使用することは、４倍にフレームレートを増加させ、８つのＵＡＢＦブロックを使用することは、８倍にフレームレートを増加させる。いくつかの実装では、フレームレートは４倍より多く増加され、その他の出力サンプルは小数遅延のために使用される。一例では、フレームレートは８倍に増加され、その他の出力サンプルは小数遅延出力のために使用され、これによって、その小数遅延出力は、４倍のフレームレートとなる。いくつかの実装では、代替のビーム形成出力は、異なる遅延プロファイルを使用して、２倍の平行したビーム形成器として動作する。

一実装では、振動子は、別々の区分に群化され、それらの各々は、異なる点に焦点を合わせ得る。一例では、各々の３２の振動子の４つの別々の振動子区分に群化される１２８の振動子があり、各々の区分は、異なる点に焦点を合わせ得る。各々の区分内で振動子によって受信された信号は、ファローフィルタによってフィルタ処理されて、加算される。振動子が複数の区分に群化されるとき、振動子の各々の区分に対する信号は、加算され、区分につき１つの出力をもたらす。

ＵＡＢＦ回路

図２は、ＵＡＢＦ回路２０２を含む超音波アナログビーム形成器システム２００を示す。ＵＡＢＦシステム２００は、複数の振動子素子２０４ａ、２０４ｂを含む。ＵＡＢＦシステムが受信モード中で、反射信号を受信しているとき、スイッチ素子２０６ａ、２０６ｂは閉じられ、反射信号は、スイッチ素子２０６ａ、２０６ｂにおいて受信される。第１の素子２０６ａおよび第２の素子２０６ｂからの出力は、増幅器２０８ａ、２０８ｂにおいて増幅され、増幅器２０８ａ、２０８ｂからの出力は、可変利得増幅器２１０ａ、２１０ｂにおいて処理される。

増幅器２０８ａは低雑音増幅器（ＬＮＡ）であり、増幅器２１０ａは可変利得増幅器（ＶＧＡ）である。いくつかの実装では、１２８対の低雑音増幅器２０８ａおよび可変利得増幅器２１０ａが、振動子につき１つ存在する。いくつかの設計では、ＬＮＡおよびＶＧＡは、１つの増幅器ブロックに組み合わせられる。ＬＮＡは、暗騒音より上に信号を増幅するために、低雑音増幅器設計を使用する。いくつかの例では、時間が増加するにつれ、ＶＧＡはより多くの利得を適用する。なぜならば、目標深さが、本体における損失のため増加するにつれ、信号強度が減少するからである。いくつかの例では、ＶＧＡは時間−利得−増幅器（ＴＧＡ）と呼ばれる。

可変利得増幅器２１０ａ、２１０ｂからの出力は、ＵＡＢＦブロック２０２に入力される。一例では、ＵＡＢＦブロック２０２は、２つのチップを含む。別の例では、ＵＡＢＦブロック２０２は、２つの出力を有する１つのチップを含む。ＵＡＢＦブロック２０２からの出力は、ＡＤＣドライバ２１６によって処理され、次いでＡＤＣ２１８において変換される。ＡＤＣ２１８からの出力は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）ＵＳＢドライバ２２０に入力され、該ＵＳＢドライバ２２０は、その出力をＡＤＣ２１８からコンソールまたはコンピュータまで送り、画像を創出する。受信モードの間、第３のスイッチ２０６ｃは開いている。

いくつかの実装では、ＵＡＢＦシステムはＦＰＧＡを含まない。いくつかの例では、ＵＡＢＦシステムは、ＦＰＧＡの代わりにマイクロプロセッサまたはカスタムデバイスを含む。他の例では、ＵＡＢＦシステムは、ローカルに画像を創出し、ローカルに創出された画像は、コンソールまたはコンピュータに送られる。

ＵＡＢＦシステム２００は、送信パス２２４を含む。送信の間、第３のスイッチ２０６ｃは閉じられ、ＦＰＧＡ２２０は、送信のために波形を生成し、波形は、駆動電圧間で高圧増幅器２１２（またはパルサ）スイッチに入力される。高圧増幅器２１２からの出力は、第３のスイッチ２０６ｃを通して振動子素子２０４ｂに送信され、送信パルスを生成する。他の例では、高圧増幅器２１２からの出力は、第３のスイッチ２０６ｃを通して複数の振動子素子２０４ａ、２０４ｂに送信される。送信モードの間、第１のスイッチ２０６ａおよび第２のスイッチ２０６ｂは開いている。

電力管理モジュール２１４は、ＵＡＢＦシステム２００に供給された電力を管理する。送信・受信シーケンスは、単一の画像を作るために複数回繰り返される。送信モードの間、高電圧増幅器２１２は、短い時間（約１マイクロ秒）の間作動中であり、次いで、システム２００は、受信モードにスイッチする。初期エコーが強く、引き続いて弱るので、受信制御が変化する。電力を最適化して、より低い電力レベルが十分である期間の間、電力を減少させるように、電力管理モジュール２１４は、高電圧増幅器２１２の電圧レベル、および入力増幅器２１０ａ、２１０ｂの電力を制御し得る。いくつかの例では、電力を最適化して、より低い電力レベルが十分である期間の間、電力を減少させるように、電力管理モジュール２１４は、入力増幅器２０８ａ、２０８ｂの電力を制御し得る。他の例では、電力管理モジュール２１４は、ＵＡＢＦシステム２００内ですべての増幅器の電力を制御し得る。

図３は、本開示のいくつかの実施形態に従う、超音波アナログビーム形成器のＳＡＴ ＵＡＢＦブロック３００の部分を示しているブロック図である。ＳＡＴ ＵＡＢＦブロック３００は、ＵＡＢＦを通しての単一チャンネル信号パスのための素子を示す。一例では、ＵＡＢＦブロック３００は、図２のＵＡＢＦブロック２０２である。ＵＡＢＦブロック３００で示されるように、ＵＡＢＦブロック３００は、ＦＩＲフィルタ３０２、ファロースケーリングモジュール３０４、整数遅延線３０６、およびアポダイゼーション区分３０８を含む。いくつかの実装では、補償容量モジュール３１２は、ファロースケーリングモジュール３０４と整数遅延線３０６との間で含まれ得る。補償容量モジュール３１２は、１つ以上のキャパシタ、およびその出力において全静電容量を調節するための機能を含み、これによって、それが、すべての遅延値に対して一定である。区分３００から出力は、加算器３１０に送られ、そこで、それは、他の振動子区分からの出力を用いて加算される。様々な実装に従って、下記にさらに詳細に議論されるように、サンプルアナログ技術は、ＦＩＲフィルタ３０２内で、およびファローフィルタスケーリングモジュール３０４内で使用され得る。

図４Ａは、本開示のいくつかの実施形態に従う、ファローフィルタおよび遅延線回路を含むＵＡＢＦブロック４００を示す。ＵＡＢＦブロック４００は、３つのＦＩＲ区分４０２ａ、４０２ｂ、および４０２ｃ、整数遅延線４０４、補償キャパシタ４０８、および出力４０６を含む。ファローフィルタおよび遅延線モジュール４００からの出力４０６は、Ｖｏｕｔｐである。振動子の複数の区分との実装は、各々の区分のための出力Ｖｏｕｔｐを含む。図４Ａで示すように、ＵＡＢＦブロック４００は、単一の受動的な多段階式の電荷共有信号パスである。一例では、複数のＵＡＢＦブロック４００は、完全な多素子アナログビーム形成器を形成するために、１つのダイス上で使用される。例えば、１２８のＵＡＢＦブロック４００は、完全な１２８の素子アナログビーム形成器を形成するために、１つのダイス上で使用され得る。いくつかの実装では、ＵＡＢＦブロックは、完全に差動であり、出力Ｖｏｕｔｎおよび出力Ｖｏｕｔｐを含む。他の実装では、ＵＡＢＦブロックは、シングルエンデッド回路として実装される。

ＵＡＢＦブロック４００は、入力波形４０１をサンプリングする３つのＦＩＲ区分４０２ａ、４０２ｂ、および４０２ｃを含む。３つのＦＩＲ区分４０２ａ、４０２ｂ、および４０２ｃは、ファロー出力４１０を形成するために接続される。第１のＦＩＲ区分４０２ａは、中心において単一の単位キャパシタを有する。第２のＦＩＲ区分４０２ｂおよび第３のＦＩＲ区分４０２ｃは各々、ＦＩＲリーフセル４１２、４１４をそれぞれ含み、複合キャパシタを含む。一例に従って、キャパシタのすべてが一緒に接続されるとき、第２の４０２ｂＦＩＲ区分および第３の４０２ｃＦＩＲ区分のためのＦＩＲ出力が形成される。

ＦＩＲフィルタ４０２ａ、４０２ｂ、および４０２ｃからの出力は、ファロー出力４１０を形成し、該ファロー出力４１０は、補償キャパシタ４０８からの出力と共に、整数遅延線４０４に入力される。整数遅延線４０４は、整数遅延をファロー出力４１０に加えて、チャンネル遅延出力Ｖｏｕｔｐ４０６を出力する。補償キャパシタ４０８は、出力において全静電容量を調節するために機能し、これによって、それが、すべての遅延値に対して一定である。いくつかの例では、ＵＡＢＦブロック４００は、補償キャパシタ４０８を含まない。

いくつかの実装に従って、ＦＩＲ区分４０２ａ、４０２ｂ、および４０２ｃは、ＳＡＴ ＦＩＲフィルタである。一例では、第２のＦＩＲ区分４０２ｂおよび第３の４０２ｃＦＩＲ区分の各々は、Ｍ×Ｍアレイのタイルであり、ＦＩＲフィルタをストリーミング配信するように実装される。ＳＡＴスイッチキャップ回路構造としてＦＩＲ区分およびファローフィルタを実装するためのシステムおよび方法は、図８、９、および１０Ａ〜１０Ｃを参照して、下記により詳細に説明される。

他の実装に従って、ＵＡＢＦブロック４００等のＵＡＢＦブロックは、１つ以上の追加のＦＩＲ区分４０２ａ、４０２ｂ、４０２ｃを含む。例えば、ＵＡＢＦブロックは、約２、約４、約６、約８、約１０、または１０を超えるＦＩＲ区分を含み得る。いくつかの実装では、ＵＡＢＦブロック４００等のＵＡＢＦブロックは、より少ないＦＩＲ区分４０２ａ、４０２ｂ、４０２ｃを含む。例えば、ＵＡＢＦブロックは、１つ、２つ、３つ、または４つのＦＩＲ区分を有し得る。いくつかの実装では、第１のＦＩＲ区分４０２ａは、ＦＩＲリーフセルおよび複合キャパシタを含み、それらは、第２のフィルタ区分４０２ｂおよび第３のフィルタ区分４０２ｃに類似である。

図４Ｂは、本開示の一実施形態に従う、平行に接続された複数のＵＡＢＦブロックを含むＵＡＢＦシステム４５０を示す。ＵＡＢＦシステム４５０は、上述のような図４Ａに関する第１のＵＡＢＦブロック４００、ならびに第２のＵＡＢＦブロック４５２および第３のＵＡＢＦブロック４５４を含む。それぞれのＵＡＢＦブロック４００、４５２、および４５４からの第１の出力４６０、第２の出力４６２、および第３の出力４６４は、平行に接続され、スイッチ４７０、４７２、４７４は、各々のＵＡＢＦブロック出力４６０、４６２、４６４とＵＡＢＦシステム出力４０６との間にある。したがって、ＵＡＢＦシステム出力は、組み合わされた１つ以上のＵＡＢＦシステム４００、４５２、４５４の出力を含み得る。

いくつかの例では、ＵＡＢＦは１２８の振動子を含む。他の例では、１６の振動子、３２の振動子、６４の振動子、２５６の振動子、または他の数の振動子がある。

いくつかの実装では、振動子の出力は、４０ＭＨｚにおいてサンプリングされ、２５ナノ秒ごとに出力を生じる。出力は、圧力波形のために、最も遠い距離離れた目標点に焦点を合わせている圧力波形のための走行時間の少なくとも２倍と同じ期間の間サンプリングされる。振動子が焦点を合わせている距離が遠ければ遠いほど、圧力波形は、目標点（走行時間）に到達するために、ますます長いものを取る。目標点を到達した後に、圧力波形は、振動子に反射し戻される。反射圧力波形が振動子に戻るための時間は、振動子から目標点を到達するために取られた圧力波形としての時間（走行時間）と同じである。振動子からの出力が走行時間の少なくとも２倍と同じ時間の間サンプリングされた後、サンプリングは、次の送信パルスおよび受信時間サイクルのために繰り返される。様々な例では、サンプリングは、画像を形成するためのデータを集めるために、約１００回、または１００回以上繰り返される。このように、画像はディスプレイのために形成される。

いくつかの実装では、速い画像フレームレートは、血流、心拍数、臍帯血流、および他の生体医学の情報等の過渡的な画像情報の抽出を考慮に入れる。速い画像フレームレートを生じるために、複数のビーム形成構造は使用され、膨大な量のハードウェアおよび電力を必要とする。例えば、各々が１２８の振動子を有する図１に図解された構造等の１２８の平行したビーム形成構造は、高いフレームレートを生じるために使用され得る。いくつかの例では、使用されるハードウェアを増加させることによって、イメージングは、１秒につき数千フレームを示し得る。いくつかの実装に従って、平行したビーム形成は、従来のビーム形成器の巨大なハードウェア、メモリ、および所要電力なしで、本明細書に開示されるＵＡＢＦを使用して実装され得る。

いくつかの例では、下位開口および平行したビーム形成は、効率的な高解像度超音波ビーム形成のために一緒に使用され得る。

様々な実装に従って、小数遅延値のための遅延算出は、広い帯域幅にわたって正確な結果を得るために補間回路を使用する。実際には、ステアリングおよび焦点のために使用された遅延値に対する２つの構成部品がある。合計遅延は、時間において約１００マイクロ秒であり得、この時間遅延は、選択されたサンプルレート（ｆ_ｓ）において多くのサンプルとなる。その結果、特定の遅延値は、整数値と小数値との両方を有する。整数構成部品は、正確であり得、小数構成部品算出は、周波数に対して誤差を有し得る。周波数に対して誤差を減少させる遅延輪郭の小数遅延（ＦＤ）部分の様々な実装は、本明細書に議論される。

理想とされた広い帯域幅振動子では、振動子要素の周波数帯域幅は、送信周波数ｆ_ｏおよび受信周波数２ｆ_ｏの周りで周波数を包含する。したがって、高調波イメージングのために使用された振動子は、広い周波数帯域幅を有する。小数遅延は、基本波と調波のすべてとの両方を含む受信された圧力波形を含む送信周波数と受信周波数との両方を含む広い周波数にわたって算出される。したがって、振動子の広い帯域幅の上限周波数は、補間回路の精度の範囲内にある。

一実装に従って、振動子出力のサンプリングのための設計は、中心周波数（ｆ_ｃ）の４倍である。振動子中心周波数は、次いで、ナイキストの０．５（ｆ_ｓの０．２５）である。１００％の振動子に対して（振動子の帯域幅は、ｆ_ｃ−５０％〜ｆ_ｃ＋５０％におよび、したがって、その差は、１００％であるか、ｆ_ｃと等しい。）、最大周波数は、０．５＋５０％＝０．７５のナイキスト分数であり、最小周波数は、０．５−５０％＝０．２５のナイキスト分数である。他の実装に従って、異なる帯域幅を有する他の振動子設計が使用される。一例では、１００％を超える帯域幅を有する振動子が使用され、一例では、ＵＡＢＦは、ｆ_ｓ＝５^＊ｆ_ｃで動作される。

別の実装に従って、ＦＤ精度は、１／（１６^＊ｆ_ｓ）より良い。したがって、サンプルレートがサンプリング周波数の１６倍であるならば、最も近いサンプル方法を使用することは正確となる。同様に、サンプルレートがサンプリング周波数の８倍であるならば、半分のサンプル期間への補間は時間遅延において１６倍の周波数をもたらすことになる。別の例では、小数遅延は＋０．２５であり、その精度は約０．２５である。

いくつかの例では、ＦＤ解像度に対する精度の範囲は、現在のＦＤ値と次のＦＤ値との間の中間である量だけ変動する。一例では、ＦＤ解像度は、ｆ_ｓ＝４^＊ｆ_ｃに関してｆ_ｓの１／８であり、次のＦＤ値は、０．２５および０．３７５であり、精度の範囲は、０．２５−０．０６２５〜０．２５＋０．０６２５である（０．２５と０．３７５との間の中間は０．３１２５であり、それは０．２５の基準の０．０６２５上である。）０．０６２５は、ｆ_ｓの１／１６またはｆ_ｃの１／６４（ｆ_ｃ＝４^＊ｆ_ｓ）である。

振動子中心周波数の４倍のサンプルレートのために、最小遅延精度は、サンプル期間の１／４である。しかしながら、システムおよび方法は、遅延精度がサンプル期間の１／８にして、周波数に対する遅延がある誤差帯域を有することを許容するために提供される。オーバーサンプリング率（ｆｓ／ｆｃ）についてのより多くの議論に関しては、「補間」の項を参照のこと。

市販の広い帯域幅振動子および狭い帯域幅振動子の研究所測定は、利得が周波数に対して変動することを示す。一例では、広い帯域幅振動子は、帯域幅に対する利得の〜−５ｄＢまでの垂れ下がりを有する。高調波イメージングのために、１０ＭＨｚの周辺の帯域幅は、約±２．５ＭＨｚである。広い帯域幅と狭い帯域幅振動子との両方のために、７．５ＭＨｚ〜１２．５ＭＨｚの帯域は、中心周波数１０Ｍｈｚと比較して〜−２ｄＢまたは−３ｄＢまでの振幅の損失を有する。これは、約２５％の利得損失（−２ｄＢ）である。

追加として、以前の振動子システムにおいて、フィルタは各々の遅延値に対して異なるフィルタタップ重量を使用した。いくつかの実装では、ＳＡＴ ＦＩＲフィルタは、各々の遅延値に対して異なるフィルタタップ重量を使用する。しかしながら、あらゆるサンプル時間において、かつあらゆる振動子素子に対して遅延を変更することは、大量のメモリおよび高メモリアクセスレートを使用する。追加として、あらゆるサンプル時間において、かつあらゆる振動子素子に対して、遅延を変更することは、多数の遅延値をもたらし、それは、システム内で広域を占め、少数の遅延値を有するより多くの電力を消費する。中心周波数と比較して±１０％または±０．８ｄＢである利得誤差、減少させた電力消費量、および減少させたメモリアクセスレートを有し、従来の超音波振動子と比較してより小さなメモリ容量を使用する小数遅延フィルタに対して、システムおよび方法は、本明細書に提供される。

小数遅延

小数遅延電子デバイスは、連続的なサンプル時間の間で補間値を創出するために使用される。理想小数遅延（ＦＤ）素子は、遅延値がサンプルの整数ではない無限数列である。しかしながら、無限数列を有する理想ＦＤは、非因果的かつ非実現可能である。例えば、３つのサンプルの整数遅延に対するフィルタにおいて、サンプリング時間におけるすべてのインパルス応答振幅値は、３つのサンプルインデックスにおいて、中心の単一の１の値（ｕｎｉｔｙ ｖａｌｕｅ）を除いて、ゼロである。しかしながら、遅延がサンプル時間の小数であるとき、サンプリング時間における振幅値のゼロ以外の数列は無限に長い。しかしながら、サンプリング時間における振幅値の無限に長いゼロ以外の数列は、非因果的（ｎｏｎ−ｃａｓｕａｌ）かつ非実現可能である。システムおよび方法は、因果的かつ実現可能である理想フィルタの正確な近似値になるように本明細書に提供される。

多くの異なる方法は、ウィンドウ処理、最小二乗誤差最小化、およびラグランジュ補間を含めて、理想小数遅延（ＦＤ）素子を、近似値を用いて実現可能にするために使用された。しかしながら、離散時間システムのための最終結果は、小数遅延およびフィルタ振幅が何らかの誤差限界内で平坦であるナイキスト周波数に対して帯域幅の基本的限界である。ラグランジュ補間法は、この挙動を図解するために使用され得る。具体的には、三次最大平坦ＦＤフィルタのために、正規化周波数の振幅は、ナイキスト周波数のゼロ〜約０．２の約０デシベル（ｄＢ）に近い。同様に、サンプル内の位相遅延は、ナイキスト周波数の約０．２までの各々の小数遅延にとって理想に近い。１つの結論は、信号がナイキストの０．２未満に帯域限定されない限り、ナイキストの０．２を越えて平坦領域を拡張することがより高位の補間器を必要とするということである。

ラグランジュ補間は、ＦＩＲおよびＩＩＲの近似値、ならびに理想遅延素子と比較した補間の結果のために使用され得る。ＦＩＲおよびＩＩＲの近似値のためにラグランジュ補間を使用することは、振幅誤差対周波数をもたらし、小数遅延に対して帯域限定された誤差がある。いくつかの例では、帯域限定された誤差は、ナイキストの０．８までであり得る。ラグランジュは、別の種類のフィルタであり、非常に正確な近似値により高位の設計を提供し得る。

補間

上記に議論されたように、小数遅延（ＦＤ）が振動子のすべての帯域幅に対して正確であり得るように、補間は高品質画像のために使用される。補間回路およびＦＤおよびが多くの種類の製品において使用され得る一方、それらは、超音波イメージングにおいて使用されるとき、いくつかの一意な特性を有する。

サンプルレートが遅延量子化より低いとき、遅延加算ビーム形成はサンプル値の補間を含む。補間のための実装複雑度は連続体である。速いサンプリングレート（ｆ_ｓ＝１６^＊ｆ_ｃ（式中、ｆ_ｃは振動子中心周波数である））において、遅延加算ビーム形成は、補間なしで実行され得る。１６倍の比率（ｆ_ｓ／ｆ_ｃ）は、時間の単位において超音波治療イメージング遅延精度のための概算法値である。１６倍の振動子中心周波数と等しい（またはそれ以上の）サンプリングレートを使用しているデジタル超音波ビーム形成器は、サンプリングレートで動作しているＡＤＣを含む。

しかしながら、ｆ_ｓが減少させられるとき、遅延精度は、補間を使用して満たされ得る。下位サンプル時間値の正確な推定を得るために、波形形状は考慮され、それはより高位の補間法の機能である。

２種類の補間は、一次補間および三次スプライン補間を含む。一次補間の使用が正弦波曲線上で三次補間の使用と比較されるとき、正弦波ピークの近くの補間値の誤差は、三次スプライン補間値に対して一次補間値よりはるかに小さい。一般に、より高位の補間法は、正弦波ピークの近くで補間値の誤差を減少させ、他のより高位の補間法は、誤差を減少させるのに使用され得る。ビーム形成器のＦＤフィルタは、補間値において誤差のために制御する。加えて、ＦＤフィルタは、周波数の範囲のために誤差を最小化し、周波数の範囲は、サンプルレートおよび振動子中心周波数によって測定される。

ｆ_ｓが増加されるにつれ、誤差を制御するための小数遅延増分は、１／８の^＊ｆ_ｓから１／４の^＊ｆ_ｓに、次いで１／２の^＊ｆ_ｓまで減少させられる。これらの遅延増分の各々のために、許容誤差は、また、増加され得る。これは、遅延増分が（１／８〜１／４〜１／２に）増加させられるとき、ＦＤフィルタ設計制約が弛緩されるのを許容する。遅延増分を増加させることに対する以下を含むいくつかの考慮がある。
（１）サンプルレートが増加するにつれ、ＦＤフィルタのためにデジタルストローブを生成する力は増加する。タップの合計数と遅延増分との関係は、線形ではない。タップの合計数は、デジタルストローブ設計およびその電力消費量を測定する。
（２）ＡＤＣサンプルレートは増加しない。したがって、ＳＡＴ補間回路の入力サンプリングは増加するが、補間回路出力レートはまだ４^＊ｆ_ｃである。追加として、整数遅延定義は同じであるままである。
（３）補間が必要でないようにｆ_ｓが増加されるとき、ＦＤフィルタは必要ではなく、補間器出力は正しい最も近いサンプルを選択するだけである。これは、「スキュードサンプリング」というタイトルの項において、下記にさらに詳しく説明される。

ＦＤフィルタ設計パラメータと整数遅延の最大長さとのｆ_ｓ／ｆ_ｃ比率のための連続体がある。連続体は、また、ＢＦブロック全体の様々な特性を最適化するために使用され得る。

スキュードサンプリング

上記に議論されたように、ｆ_ｓ／ｆ_ｃ比率が選択されたレート（例えば、ｆ_ｓ＝１６^＊ｆ_ｃ）以上に増加されるか、サンプル間の補間が必要ではない。この場合、補間回路は、どの出力サンプルレートのサンプルを遅延輪郭の小数遅延構成部品のために使用するべきかを選択する。スキュードサンプリングの実装を示している図５００は、図５に示される。図５は、複数の入力チャンネル線５０２を示す。入力チャンネル線のうちの１つからの小数遅延フィルタ５０４は、より多くの詳細を示すためにブロック５０６内で拡大される。

ブロック５０６に示されるように、小数遅延フィルタ５０４への入力は、２つの入力端子５０８ａ、５０８ｂを有する差動入力である。入力サンプルレートは、出力レートの４倍であり、ブロック５０６中に示されるように、４つのスイッチキャパシタ回路素子５１０ａ〜５１０ｄがあり、各々のスイッチキャパシタ回路素子５１０ａ〜５１０ｄは、差動入力構成部品５０８ｓ、５０８ｂをサンプリングして、下位サンプルを出力する。補間回路５１２は、４つの下位サンプルを受信して、整数遅延線５１４への入力として４つの下位サンプルのどれを使用するべきかについて選択する。一実装に従って、チャンネル５０２は、実質的に同じであり、下位サンプリングキャパシタ５１０ａ〜５１０ｄは、すべてのチャンネルに対して同時に実質的にサンプリングされる。この特性は、補間ブロック５１２において誤差を減少させる。他の実装では、図５に示される回路は、シングルエンデッド回路である。

スキュードサンプリングのための別の実装は、図６の図６００に示される。図６は、入力チャネル６０２を示して、小数遅延フィルタ６０４の拡大図を示すブロック６０６を含む。ブロック６０６に示されるように、小数遅延フィルタ６０４は、入力構成部品６０８ａ、６０８ｂを受信して、スイッチキャパシタ６１０およびデジタルスキュー生成装置６１２を含む。デジタルスキュー生成装置６１２は、デジタルブロック内に、下位サンプリングおよび最も近いサンプル選択を移動する。デジタルスキュー生成装置６１２は、高周波数クロック入力を使用して、チャンネル間で遅延のタイムスキューを生成する。入力チャンネル６０２間の遅延のタイムスキューは、遅延輪郭を構成する。

いくつかの実装に従って、図６に示されるシステムを使用して、各々のチャンネルに対する入力サンプルは、同時にサンプリングされず、それは、チャンネル間で遅延のタイムスキューを生成することに複雑化を加える。具体的には、各々のチャンネルは、出力サンプルレート（ｆ_ｓ／ｆ_ｃ比率）内で移動されるそれ自体のサンプリングストローブを有し、これらのストローブは、デジタルブロック内で異なるデジタル遅延を用いて生成される。デジタル遅延は、プロセス、電圧、および温度にわたって著しく変動する。追加として、デジタルブロックの電力使用量は、設計の増加した複雑さと共に増加する。

図７は、本開示の様々な実施形態に従う、複数サンプリングキャパシタ７１０ａ、７１０ｂを含むスキュードサンプリングのための別のシステム７００を示す。各々のキャパシタは、サンプル期間（またはウインドウ）を有する。キャパシタ上の電圧は、いくらかの正確さに整定する。図７で示されるように、サンプリングストローブ（ｐｈ１ｓ）は、互いに重なる。複数サンプリングキャパシタ７１０ａ、７１０ｂを含む一例では、整定のタイミングを計ることを許容し、これによって、ＵＡＢＦドライバは、図５および６に示される実装におけるような整定のための類似の期間を有する。複数サンプリングキャパシタ７１０ａ、７１０ｂを含む一例では、実質的に同時の整定を許容する。

図７に示されるシステムは、図５および６において、システムより整定のためにより多くの時間を許容する。一例では、図７のシステム７００のための整定時間は、ｆ_ｓ＝４^＊ｆ_ｃを有する１／ｆ_ｓであり、図５および６のシステムのための整定時間は１／ｆ_ｓであるが、ｆ_ｓ＝１６^＊ｆ_ｃなのではるかに短い。

図７は、タイミング図７１４を示す。サンプリングキャパシタ７１０ａ、７１０ｂは、電荷読出動作（ｐｈ２タイミング）を遅延することを許容し、そのため、電荷読出は、より後のサンプル期間まで遅延され得る。これは、サンプリングおよび読出期間を４０ＭＨｚの期間の１／２とすることを許容する。一例では、ｐｈ２ストローブは、どのキャパシタサンプルがＦＤ値のために使用されるのかを選択する。

システム７００に示されるように、電荷共有または電荷スケーリングは存在せず、信号パス利得はこの回路のためのものである。追加として、チャンネルにつき２つのキャパシタだけがあるので、小数遅延フィルタ７０４のためのアナログコアエリアは、図３に示されるファローフィルタ設計よりはるかに小さい。したがって、全エリアはより小さくなる。しかしながら、デジタルスキュー生成装置７１２は、図３に示されるフィルタ設計と比較して、システム７００の電力消費量を増加させる。

様々な実装に従って、小数遅延フィルタ７０４は、整数遅延線に結合される。整数遅延線は、デジタル整数遅延線およびアナログ整数遅延線のうちの１つである。いくつかの実装に従って、その小数は、デジタルタイミングを使用して、したがって、１２８のチャンネルのサンプリングキャパシタは同時にサンプリングされず、それは、チャンネルの間でサンプリング時間における交差結合をもたらし得る。いくつかの例に従って、注意の行き届いた回路配置は、交差結合を防ぎ得る。

いくつかの実装に従って、小数遅延フィルタを有するＵＡＢＦは、それがより高いクロック周波数を使用するので、ファローフィルタを有するＵＡＢＦより多くの電力を使用する。一実装では、小数遅延は、３２倍の中心周波数においてデジタル領域内で完了させられ、３２０ＭＨｚのクロック周波数をもたらす。一例では、３２０ＭＨｚのクロック周波数を使用しているシステムは、本明細書に説明されるようなファロー構造と共に使用されたストローブ生成装置より約１０倍多くの電力を消費する。追加として、３２０ＭＨｚのクロック周期は、小数遅延解像度を表す。遅延が動作および周波数にわたって正確であることを確実とするために、１２８のチャンネルに関して、各々のチャンネル内に設定された各々のキャパシタ集合に対して別々のストローブが存在する。これらのデジタル生成されたストローブの間のスキューは、アナログ仕様である。

したがって、スキュードサンプリングは、ファロー構造より多くの電力を使用するが、はるかに小さな構造である。

図８は、本開示のいくつかの実施形態に従う、クロックスキュー生成装置８００を示す。クロックスキュー生成装置８００は、図７の（ｐｈ１の）サンプリングストローブ等のサンプリングストローブを生成するために使用され得る。クロックスキュー生成装置８００は、位相周波数検出器（ＰＦＤ）８０２、アナログ電荷ポンプ８０４、誤り検出器ブロック８０６、増幅器８０８、およびエッジコンバイナ８１０を含む。ＰＦＤ８０２は、２つの入力信号を有し、２つの入力信号の位相を比較する。クロックスキュー生成装置８００は、制御ループを含み、該制御ループは、アナログ電荷ポンプ８０４出力周波数を変動させ、これによって、出力周波数が、サンプルレートのｎ倍となる。誤り検出器ブロック８０６は、起動エラー、不具合エラーを防ぎ、アナログ電荷ポンプ８０４が誤り出力周波数（サンプルレートのｎ倍以外の周波数）につながることを防ぐ。一実装に従って、ＵＡＢＦシステムに関して、クロックスキュー生成装置８００は、４０ＭＨｚのクロック入力を使用し、エッジは、８つのタップ遅延鎖を使用して、２５ｎｓ／８＝３．１２ｎｓによってスキューされる。ＵＡＢＦシステム内のエッジコンバイナは、図７に示されるより長いサンプリングおよびｐｈ２ストローブを生成する。

一実装に従って、１つのクロックスキュー生成装置８００は、ＵＡＢＦ振動子の１２８のチャンネルを駆動する。スキュー生成装置８００は、他のスキュー生成装置設計より大きいサイズで、より多くのデジタルゲートを含む。一例では、低電力処理ノードは、約４０ｎｍで、スキュー生成装置を含む。追加として、スキュー生成装置８００は、より大きいキャパシタ密度、およびしたがって単位面積あたりのより大きいフェムトファラッドを有する。一例では、クロックスキュー生成装置８００は、ＬＩＤＡＲクロックスキュー生成装置である。ＬＩＤＡＲは、高周波マイクロ波信号の代わりにレーザ光線を使用しているレーダーの形態である。

ファローアーキテクチャ

一実装に従って、１つの近似の方法は、ファローアーキテクチャを使用する。これは、多段ＦＩＲ加算である。ファロー構造の一例は、図９に示される。図８の構造の一態様は、遅延調節がＦＩＲ定義に影響を及ぼさないことである。ＦＩＲフィルタのバンクは、固定係数として一旦算出され得る。遅延値は、図９に示されるように信号変数ｄによって変動させられる。ＵＡＢＦファロー構造は、上述の図３、４Ａ、および４Ｂにも示される。

本明細書に記載されるようなファロー構造は、最適化されたフィルタ型を生成して、デジタル領域内の算術演算を最小化する。最適化されたフィルタ型は、異なるフィルタ定義、変動する数のフィルタ区分、区分あたりの変動する数のタップを有する設計を含む。一実装に従って、サンプルアナログ技術（ＳＡＴ）実装においてファロー構造を使用するとき、算術演算は受動的で、それは、使用される種類の最適化を変更する。

一実装に従って、ファロー構造は、ＳＡＴ回路網および受動的な加算を使用する。ファローフィルタ内でＳＡＴ回路網を使用することは、フィルタ内でタップの数を増加させるが、ナイキストの広範な平坦位相帯域幅小数との最適化をもたらす。一例に従って、５つの区分がファローフィルタ（Ｌ＝５）内に存在し、各々のＦＩＲ下位フィルタは最適化される。様々な実装では、フィルタ長は、変動するタップ数を含み得る。一例では、フィルタ長は、２７、９、２７、１１、１９、および５つのタップである。近似算法は、ナイキストの約０．９まで平坦である広帯域小数遅延構造をもたらす。別の例では、ファロー構造は３つの区分を有し、上の第１の区分は１つのキャパシタを有し、第２および第３の区分は各々７つのタップを有する。他の例では、ファロー構造は４つ以上の区分を有する。

一実装に従って、ファロー構造のパラメータが変動させられるとき、構造の挙動も変動する。一例では、図８に示される構造のＦＩＲフィルタは、同じ長さを有する。様々な例では、パラメータは以下を含む。
Ｍ＝ＦＩＲフィルタ次数（タップ数はＭ＋１）
Ｎ＝ファロー構造次数（ＦＩＲフィルタ数＝Ｎ＋１、次数＝Ｎ）
Ｋ＝プロトタイプフィルタ補間比率
Ｆｐａｓｓ＝ＦＩＲローパスコーナ周波数（ｆｉｒｌｓ関数の引数）
スケーリング＝［］、各々の区分に適用される係数スケーリングの一覧

ファロー構造のためにＦＩＲ係数を生成する方法は、スイッチキャパシタネットワークのために修正される。以下を含む修正方法のいくつかの特性がある。
（１）通過帯域利得は、係数のサイズのために０ｄＢである。なお、デジタル通信網内でＦＩＲ係数を生成するための方法では、通過帯域利得が−６ｄＢである。
（２）第１のＦＩＲフィルター（１の加算パス）は、その中に単一の単位キャパシタを有する。これは、ファロー次数が、認識してエリアを増加させることなく１によって増加させられ得ることを意味する。これは、利得対周波数性能を著しく向上させる。
（３）本方法の群遅延対周波数は、向上される。

ファロー構造のいくつかのシミュレーションは、以下の結果を生じた。

シミュレーション結果１

第１次シミュレーションは、以下のパラメータ値を使用して動作された。
ＮＰ＝３
Ｍ＝１３
Ｋ＝１２８
Ｆｐａｓｓ＝０．８１
スケーリング＝［１、０．５、０．８、０．０６８］

利得変形対周波数は、以前の定義より少なくとも４倍良く、群遅延対周波数は、非常に小さい（０〜０．７５の周波数範囲において±０．００２）。利得および位相精度は非常に正確である。回路実装において、遅延はキャパシタ値に依存している。

他の実装では、最適化技法は、ＦＩＲフィルタバンク内でタップ数を減少させて、ＳＡＴ実装に特有のキャパシタサイズ範囲を最適化するために使用される。

シミュレーション結果２

第２次シミュレーションは、以下のパラメータ値を使用した。
ＮＰ＝２
Ｍ＝９
Ｋ＝１２８
Ｆｐａｓｓ＝０．８１
スケーリング＝［１、０．９５、０．３５］

ＮＰおよびＭを減少させることは、利得および位相誤差を増加させた。このフィルタ定義は、また、第１のシミュレーションのフィルタ定義と比較して、著しいエリア低減、ならびに電力低減をもたらす。

シミュレーション結果３

Ｍの値のさらなる低減は、このフィルタアーキテクチャ性能が、定義を変えることによってどのように変動させられ得るかを示す。第３次シミュレーションは、以下のパラメータ値を使用した。
ＮＰ＝２
Ｍ＝７
Ｋ＝１２８
Ｆｐａｓｓ＝０．８１
スケーリング＝［１、０．９５、０．４］

Ｍをさらに減少させることは、利得および位相において誤差を増加させた。このフィルタ定義は、また、第２のシミュレーションのフィルタ定義と比較して、著しいエリア低減、ならびに電力低減をもたらす。

エリア推定

ＮＰ＝２およびＭ＝９を有するシミュレーション結果２のプロットシーケンスおよび定義は、エリアを議論するために例証として使用される。この定義（ＮＰ＝２、Ｍ＝９）は、各々が９つのタップを有する３つの固定係数ＦＩＲフィルタを有する。これに対する例外は第１の区分であり、それは、ラークソ法が係数を生成するために使用される中心において単一の１のタップを有する。

区分２および区分３の各々は、各々が９×９アレイのタイルを有するストリーミング配信するＦＩＲフィルタを使用する。各々のタイルは、０．５ｐＦ（ｐＦ＝ピコファラド）の最大単位キャップサイズに対してサイズ決定される。各々のタイルは、１４．１ｕｍ×２９．８ｕｍ（ｕｍ＝マイクロメートル）であると推定される。整数遅延リング単位キャップは、また０．５ｐＦである。

整数遅延サイズ

上記のエリア推定は、１２８のチャンネルシステムのためにＳＡＴを使用して、遅延加算ブロックおよび整数遅延ブロックの小数遅延構成部品に対してである。推定は、ｆ_ｓ＝４^＊ｆｃとして２００のサンプルの最大整数遅延を取る。この数は、下記に説明されるように測定される。

整数遅延は、圧縮低解像度画像（ＬＲＩ）データを創出するために加算されているベクトルパスに対する整数遅延差であり得る。合計時間または飛行時間（ＴＯＦ）は、距離および速度によって測定される。一実装では、距離は、±１３ｍｍの横方向の範囲を有する１０ｍｍ〜８０ｍｍの間にある。一実装に従って、ウィンドウは５ｍｍ〜３５ｍｍであり、±７ｍｍの横方向の範囲がある。

最大全ＴＯＦは、
ＴＯＦ（最大値）＝２^＊０．０８ｍ／１５４０ｍ／ｓ＝２^＊５２ｕｓ＝１０４ｕｓ、
式中、音速は１５４０ｍ／ｓである。

最大ＴＯＦデルタは、それが角度に依存するので、近い目標において起こる。
デルタＴＯＦ（最大値）＝２^＊（（２６＾２＋１０＾２）の平方根−１０）ｍｍ／１５４０ｍ／ｓ＝２^＊０．０１８ｍ／１５４０ｍ／ｓ＝〜２３ｕｓ

最小ＴＯＦデルタは、遠い目標において起こる。
デルタＴＯＦ（最小）＝２^＊（（２６＾２＋８０＾２）の平方根−８０）ｍｍ／１５４０ｍ／ｓ＝２^＊０．００４ｍ／１５４０ｍ／ｓ＝〜５．４ｕｓ

最小および最大ＴＯＦデルタ番号は、遅延のバルクが単一の点に対して加算においてすべての遷移パスに共通であることを指示する。共通の遅延は、ＡＤＣの後、圧縮データの遅延値を参照することによって、デジタル領域内で実行され得る。

〜１８ｕｓの最小および最大のＴＯＦデルタの差は、ファロー構造ＦＩＲフィルタのアドレス指定を行うキャパシタアナログメモリのバンクとして実装され得る。一例では、サンプルレートが４０ＭＨｚであるならば、整数遅延は７１４のメモリ素子である。

しかしながら、ダイナミック受信焦点が、一定のＦ数（Ｆ＃）を使用するならば、（最大デルタＴＯＦ時間を有する）近い位置において、受信焦点のために使用された素子数は、減少させられ、一定のＦ＃を維持する。１０ｍｍの最も近い距離において、開口は減少させられることになり、これは最大デルタＴＯＦを減少させる。

振動子ピッチ＝ラムダ＝ｃ／ｆ、７ＭＨｚの中心周波数に対してラムダ＝０．２２ｍｍ、式中、ｃ＝１５４０ｍ／ｓ

最大距離において、最大距離Ｆ＃＝深さ／開口＝８０ｍｍ／１９２^＊０．２２ｍｍ＝〜１．９

最小距離において、開口は深さ／Ｆ＃＝１０ｍｍ／１．９＝〜５ｍｍになる

それで、新しい最大ＴＯＦデルタは、以下になる。

デルタＴＯＦ（最大値）＝２^＊（（５＾２＋１０＾２）の平方根−１０）ｍｍ／１５４０ｍ／ｓ＝２^＊０．００１ｍ／１５４０ｍ／ｓ＝〜１．３ｕｓ

一実装では、〜４ｕｓの最小および新しい最大ＴＯＦデルタの差は、ファロー構造ＦＩＲフィルタがアドレス指定を行うキャパシタアナログメモリのバンクとして実装される。一例では、サンプルレートは４０ＭＨｚであり、整数遅延は１６４のメモリ素子である。別の例では、サンプルレートは４^＊ｆ_ｃ＝２８ＭＨｚであり、整数遅延は１１２のメモリ素子である。

図１０は、２つの代替のシステム設計を示す。頂点設計で示される一実装では、システム設計１０００は、最大２００のサンプルの構成可能な遅延線を含み、その後に、ファロー構造においてＦＩＲフィルタを動作するためにアナログメモリアレイが続く。別の実装では、遅延線およびファローフィルタは交換される。底設計において示されるように、システム設計１０１０は、ファローフィルタを最初に含み、その後に、構成可能な遅延線が続く。一実装に従って、図１０に示される２つの実装は、ＢＦ出力において等しくされ得る。

ＦＤフィルタを第１に有する１つの利点は、遅延とＦＤフィルタとの間のインターフェースである。全構造は、遅延線とＦＤフィルタとの間で活動的緩衝増幅器なしで受動的である。静電容量サイズに関して、遅延線素子は、ＦＤフィルタの全入力または出力容量よりもはるかに小さい静電容量を有する。したがって、遅延線を第１に有することは、それがＦＤフィルタの入力容量に電荷共有（ＣＳ）しなければならないことを意味し、減衰を導入する。しかしながら、ＦＤフィルタが第１であるとき、遅延線素子をＦＤフィルタ内に集積することが可能になり、それは電荷共有のために減衰を排除する。

一実装に従って、２つのアーキテクチャは同じ出力値を有する。２つのアーキテクチャの間の１つの有意差は、整数および分数値の用途が異なる時間に起こり、整数および分数値が、２つのアーキテクチャに対する記憶において異なって構成されることである。

電力推定

一実装に従って、表１の定義を使用して、ＴＤＦ０デバイスの測定された電力に電力スケーリングの基礎を置いて、所要電力は（大雑把に）推定され得る。一例では、遅延フィルタは、４０ＭＨｚのサンプルレートにおいて記録される。実際のクロックレートは、少なくとも８０ＭＨｚであり、ストローブをスイッチするためのクロック位相を提供する。

低域フィルタ（ＬＰＦ）の別のＳＡＴ開発は、設計のための電力を推定するために使用される。設計において、レジスタ転送語（ＲＴＬ）は、２２４のＬＰＦのためにストローブを生成する。それは、ブロックレートフィルタとして動作する。しかしながら、デジタルストローブ生成装置論理は、ＳＡＴ設計のために行および列ストローブを生成している。そのブロックは、約４．３ｕＡ／ＭＨｚサンプルレートを消費する。それが８０ＭＨｚのクロック入力レートにおいて動作しているので、チャンネルあたりの電力消費量は、４．３^＊２^＊４０ｕＡ／チャンネル＝３４４ｕＡ／チャンネルに２倍になる。３．３ＶのＶＤＤにおいて、これは１．１ｍＷ／チャンネルである。

しかしながら、各々のチャンネルのために使用されたデジタルストローブが同じであるので、電力は、１つのデジタルストローブ生成装置を共有することによって、減少させられ得る。アナログのＶＤＤ電流は、信号サイズに依存しているが、１Ｖｒｍｓ信号において、それは、３．３ＶのＶＤＤにおいて約２００ｕＡ／チャンネルまたは約０．６６ｍＷ／チャンネルである。一例に従って、送信圧力波の激しい減衰のため、平均１Ｖｒｍｓ受信信号は、非常に控えめである。

４０Ｍｓｐｓにおいて動作している３×３ビーム形成された出力のために単一のＡＤＣがなお存在する。一例では、１６ビットＡＤＣは、１．８ＶのＶｄｄにおいて２００ｍＷの電力損を有する。電力推定は、下記に表２に要約される。

電力消費量の別の部分は、遅延プロファイルを生成して、レジスタ値を各々のチャンネル内で設定する別のデジタルブロックである。このデジタルブロックは、電力消費量および全モジュール電力を増加させることになる。

ＦＤ回路設計

ファローフィルタアーキテクチャの特性の１つは、それが、単一の変数値を変更することによって動的に小数遅延値を変更し得ることである。図１１Ａは、５つのＦＩＲタップを含むファローフィルタアーキテクチャ１１００を図解する。このフィルタ設計は、変数を変更するように修正され得る。

図１１Ｂは、本開示のいくつかの実施形態に従う、５つのＦＩＲタップを含む第２のファローフィルタアーキテクチャ１１３０である。第２のファローフィルタアーキテクチャ１１３０は、変数ｄ１、ｄ２、ｄ３、およびｄ４を含む。変数ｄ１、ｄ２、ｄ３、およびｄ４が、ｄ１＝ｄ、ｄ２＝ｄ＾２、ｄ３＝ｄ＾３、およびｄ４＝ｄ＾４であるとき、ファローフィルタアーキテクチャ１１３０は、ファローフィルタアーキテクチャ１１００と同じ機能を有する。図１１Ｂのファローフィルタアーキテクチャ１１３０の設計の回路実装は、「ＦＩＲ設計」の表題の下に、下記に議論され、それは、ＦＩＲ出力スケーリング変数ｄ１〜ｄ４の設計に関する議論を含む。

ファローフィルタの様々な設計のためのシミュレーション結果は、本明細書に議論される。１つの特定の例は、続く２つの区分のために使用され、そのため、実際の係数値およびキャパシタ値は定義され得る。設計例は、ＮＰ＝２、Ｍ＝９パラメータに基づくことになる。この構成のための性能は、「シミュレーション結果２」という表題を付けられた項目の上で議論される。この例は、単一チャンネルＦＤフィルタのための設計の特性を実演する。

ＦＩＲ設計

図１１Ａおよび１１Ｂに示されるようなＦＩＲ設計は、ＳＡＴ ＦＩＲフィルタの他の実装と同じである。区分１以外のＦＩＲ区分の各々は、ストリーミング配信ＦＩＲフィルタを実装するためのＭ×Ｍアレイのタイルである。

ＦＩＲ区分のための係数の設計は、多くの方法で実行され得る。しかしながら、現在の方法は、デジタルフィルタ実装のために設計され、アナログＳＡＴ構造のためには設計されない。スイッチキャパシタ（スイッチキャップ）回路構造としてファロー構造を実装するシステムおよび方法が、本明細書に説明される。

別の実装に従って、線形プログラミング法は、要求性能の制約に基づいて係数値を最適化するために使用される。原理制約は、本方法が係数値を表すキャパシタ値の固定範囲を含むことである。実際的な条件において、キャパシタは、有限値域にわたって製造され得る。具体的には、最小のキャパシタは、プロセス設計および配置規則によって測定される。フィルタ係数の例は、下記に表３に示される。

正規化は以下のとおりである。
ａｍａｘ＝ ０．９９５１ ０．８９０４ ３．９００１

変数ａｍａｘは、正規化静電容量値から元々のフィルタ係数値を測定するために使用されたスケーリングを表す。出力電荷スケーリングが第２のＣＳ事象と共に完了されるとき、このスケーリングは使用される。

出力スケーリング

ＳＡＴフィルタ設計のコア特性のうちの１つは、挙動をより複雑にするために複数のフィルタ出力の間で電荷共有する能力である。ファローフィルタ設計は一例である。ファローフィルタの実装は、ＦＤフィルタのためのエリアおよび電力を減少させる設計方法である。

ＳＡＴ回路を使用しているファローフィルタの実装は、図４Ａおよび４Ｂに本明細書に示される。一例に従って、図１１Ｃは図１１Ｂの簡略型である。この場合、ＮＰ＝２かつＭ＝９である。表３は係数値を示す。なお、第１の区分のための値は、中心値以外のゼロである。図１１Ｃにおいて、第１の区分は、１の重量と加算される。第２および第３の区分の各々は、９つの値または９つのキャパシタを有する。

図１１Ａ〜１１Ｃを参照して、区分内のコンデンサのすべてが、次の出力を作るために一緒に接続された後、それらはすべて、それらにわたって同じ電圧を有する。しかし、それらへの電荷は、キャパシタまたは係数サイズに比例する。したがって、ＦＩＲ出力ノードへの係数キャパシタのうちの１つ以上が切断されるならば、可用な電荷は、なおも一緒に接続されている残りのキャパシタの合計に比例する。全電荷の小数は、９つのキャパシタおよび係数の可能な状態のすべてに基づいて多くの値を有し得る。キャパシタ集合の２＾９−１の可能な状態がある。

一実装に従って、スケーリングは、各々の区分（１の重量を有する第１の区分以外）に対して実行され得る。図１１Ｂおよび１１Ｃに示されるｄ１およびｄ２のスケーリングは、遅延値に依存する。遅延は、サンプル期間の均一な小数である。

様々な実装に従って、係数キャパシタの部分集合を使用している電荷スケーリングをマッピングする方法は、誤差をもたらし得る。例えば、ＦＩＲフィルタ係数は、遅延スケーリングのために正確な値を与えない場合がある。

超音波アナログビーム形成回路（ＵＡＢＦ）

ＵＡＢＦブロックは、図４Ａおよび４Ｂに関して上述されたような単一の受動的な多段階式の電荷共有信号パスである。いくつかの例に従って、回路図は、フィルタのためにタイミングおよび配置を計画するために使用され得る。一例に従って、小数遅延フィルタの定義は、以下のパラメータ（これらは上記の「シミュレーション結果２」という表題を付けられた項目で使用されたパラメータである）を含む。
１．係数設計のためのラークソ法。
２．Ｎ＝９（ＦＩＲ区分内のタップ数）。
３．ＮＰ＝２（フィルタ次数）。区分数はＮＰ＋１。
４．Ｋ＝１２８。
５．Ｆｐａｓｓ＝０．８１^＊ナイキスト。
６．係数スケーリング＝｛１、０．９５、０．３５｝
７．下限＝０．０１（最小コンデンサ係数）。より小さな値＝０。
この特性は１．０に正規化される
８．最大サンプルレート＝４０ＭＨｚ。
９．２Ｖまたは３Ｖ信号パス。

いくつかの例に従って、上述のように、各々のチャンネルは、同じ入力波形をサンプリングする３つのＦＩＲフィルタを有する。第２および第３の区分が複合キャパシタを有する一方、第１の区分は、中心において単一の単位コンデンサを有する。３つのＦＩＲフィルタは、一緒に接続されて、チャンネル遅延出力を形成する。１２８のチャンネルは、一緒に接続されて、ビーム形成された単一の出力電荷を形成する。

図１２は、タイミングおよびストローブ番号が図４Ｂにおいてラベル付けされたスイッチを参照することを示す。以下の区分は、入出力特性を説明する。

入力サンプリング

ＵＡＢＦはサンプルアナログ信号プロセッサであり、入力サンプリングはサンプリングの期間を測定する。ストローブｆｉｒｐｈ１が図１２に示されるように高く活動的であるとき、入力サンプリングは起こる。ストローブｆｉｒｐｈ１は、クロック周期の１／２の間活動的である。一例では、これは、４０ＭＨｚの最大入力サンプルレートに対して最小約１２ｎｓの期間である。ＵＡＢＦドライバは、この時間内で整定する。一例では、図４Ｂに示されるようなＵＡＢＦ設計の全入力容量は、約５．６の単位コンデンサ、または１ｐＦ単位容量値を使用している約５．６ｐＦである。一実装では、静電容量は一定であるが、その負荷はスイッチキャパシタ負荷であり、ｆｉｒｐｈ１＝１の時にのみ見られる。ｆｉｒｐｈ１＝０のとき、その負荷は、最小のスイッチおよび配線寄生容量を含む。他の実装では、その負荷は、経時的に一定に見えて、サンプルにわたって一定に見え得る。

出力サンプリング

図１２に見られるように、ストローブ６（Ｖｏｕｔ）が高いとき、出力は、いくつかの実装に従う、約１つのサンプルクロック周期の間有効である。一実装に従って、回路の１つの特性は、出力値が、電圧ではなく電荷として表されることである。出力電荷を保持する静電容量は、各々の小数遅延値に対して変更する。出力容量の変形は約３０％であり、静電容量は０．１２５の遅延増分に対して約３．１ｐＦ〜４．５ｐＦである。一例では、８つの可能な小数遅延値が１つのサンプル時間周期内にある。補償コンデンサは、出力における全静電容量をすべての遅延値に対して一定にするように機能する。このキャパシタがあらゆるサンプルサイクルごとに再設定されるので、出力電荷は不変である。一例に従って、ＡＤＣ入力が電荷に基づき、電圧に基づかないとき、補償コンデンサは使用されない。

他の実装に従って、出力値は電圧として表される。

整数遅延

図４Ｂは、いくつかの実装に従う、単一の受動的な回線設計に集積されるＦＤフィルタおよび整数遅延を示す。遅延線は、ファローフィルタの右上隅である。整数遅延は、任意の遅延素子を指し得る入力スイッチ、および任意の遅延素子を指し得る別々の出力スイッチを用いて、単位コンデンサのアレイとして実装される。

アドレス指定を行われた遅延素子は、第１の区分の単一の単位キャパシタの働きをすることによって、ファローＦＤフィルタ内に集積される。いくつかの実装では、前もって議論されるように、第１の区分は、他の場所では単一の単位キャパシタおよびゼロであるように設計される。他の実装では、第１の区分は完全なＦＩＲキャパシタである。いくつかの例では、第１の区分は完全なＦＩＲキャパシタであり、ユニット遅延キャパシタは第１の区分内のキャパシタのうちの１つである。いくつかの例では、ユニット遅延キャパシタは、他の区分内で単位キャパシタのために使用され得る。他の例では、第１の区分は完全なＦＩＲキャパシタであり、ユニット遅延キャパシタは異なる区分内のキャパシタのうちの１つである。

ＵＡＢＦ性能

様々な実装に従って、汎用ＵＡＢＦ回路とデジタルビーム形成とのモデルの比較は、ＵＡＢＦがデジタルＢＦとほぼ等しく実施することを示す。ビーム特性に関する理想、一次、およびＵＡＢＦファロー補間方法の比較は、ＵＡＢＦ性能が理想（浮動小数点）ビームプロットとほとんど同一であることを指示する。一次補間は、ＵＡＢＦファローより著しく悪い。

デジタルメモリ

様々な実装に従って、実際には、本明細書に議論される構造の実際の実装は、スイッチおよびキャパシタだけを含み得る。しかしながら、スイッチおよびキャパシタは、スイッチ抵抗およびキャパシタ不整合等の非理想特性を有する。加えて、寄生容量は挙動に影響を及ぼし得る。設計の別の態様は、ダイナミック焦点条件のためのメモリ条件である。一例では、遅延の異なる集合が時点ごとにあるとき、全メモリは推定され得る。
最大遷移時間＝２^＊１５０ｍｍ／ｃ＝〜２００ｕｓ＝〜８０００サンプル （最大Ｆｓ４０ＭＨｚにおいて）
単一の遅延変数が４ビット２進法（１６の可能な値）ならば、８０００のサンプルは素子につき４ｋバイトである。
振動子が１９２の素子であるならば、最大全メモリは７６８ｋバイトである。

様々な例に従って、７６８ｋは合理的な記憶量であり、それが実装され得るいくつかの方法がある。一例では、デジタル遅延値集合が、単一のシリアルポートを使用して、ＵＡＢＦデバイスに送られるならば、リアルタイムイメージングのためのデータレートは約３０Ｇｂｉｔ／ｓである。参照として、ＵＳＢ３．１は最高１０Ｇｂｉｔ／ｓを提供し得る。

他の実装では、遅延プロファイルは、近似算法で即座に生成される。一例では、近似算法は、遅延プロファイルの直線線形近似を作り、デルタ挙動を実装し得る。別の例では、近似算法は、明示的な遅延値としてよりもむしろ変化として遅延プロファイル状態を移動させる。いくつかの実装では、遅延は固定される（一定である）。他の実装では、遅延は、送信事象の後、受信時間の間数回変動する。

アポダイゼーション

図１３は、本開示のいくつかの実施形態に従う、アポダイゼーション回路１３００を示す。アポダイゼーションは、副ローブを減少させるための入力波形の空間ウィンドウ処理である。一例に従って、これは、ＦＩＲフィルタ設計のためのウィンドウ処理方法に類似している。ウィンドウは、各々の時間ステップにおいて物理的振動子素子にわたって適用されるハミングウィンドウ等の重み付け形状である。副ローブ高さはビーム形成のためのＦＯＭであり、アポダイゼーションは副ローブを減少させるために使用される。アポダイゼーションを加えるための１つの方法は、各々の素子における入力信号とファローＦＤフィルタ（または他の補間）との間で別のＣＳ事象を加えることであり、それは、ガウス形ウィンドウによって開口素子をスケーリングして、矩形ウィンドウ信号形状の効果を減少させる。ＦＤフィルタのＦＩＲ区分のサンプリングの前のこの追加のＣＳ事象は、固定されるか、プログラム可能であり得る。

いくつかの実装に従って、超音波イメージング用途のために、ウィンドウ処理またはアポダイゼーションは、能動振動子素子にわたって空間的である。いくつかの例では、空間アポダイゼーションは、能動素子の整列されたサンプルにわたって起こる。したがって、アポダイゼーションは、整数および小数遅延動作の後に起こる。

アポダイゼーション動作のためのタイミングは、図１４に示される。３つのステップが、アポダイゼーション電荷スケーリングにある。
１．アポダイゼーションＤＡＣ状態を設定して、アポダイゼーションＤＡＣキャパシタを再設定して、寄生キャパシタを再設定する。ストローブ（４）、（９）
２．選択された整数遅延タイルとアポダイゼーションＤＡＣとの間で電荷共有する。ストローブ（１２）
３．Ａモード状態に従い、整数遅延出力かアポダイゼーションＤＡＣ出力に出力ノードを接続する。ストローブ（８）

一実装では、設計は、アポダイゼーションＤＡＣを５ビットまたは３２ＬＳＢタイルとして定義する。スケーリングが５ビットの解像度に線形化され得るように、各々の最下位ビット（ＬＳＢ）タイル内の静電容量は、ファローフィルタの単位静電容量に依存する。一例では、アポダイゼーションスケーリングを線形化することは、整数遅延タイルキャップ上で０電荷から最大電荷まで線形直線スケーリングに適合するために、６ビットの状態（５ＤＡＣビットおよびＡモードビット状態）または６４の状態をマッピングすることを伴う。

一実装に従って、ＤＡＣは電荷共有事象の働きをし、したがって、アポダイゼーションのために使用された電荷スケーリングは、ＤＡＣコードにとって線形ではない。したがって、マッピングは、アポダイゼーション値と実際のＤＡＣコードとの間にある。

ＵＡＢＦ用途

様々な実装に従って、ＵＡＢＦ回路内のチャンネル数、遅延、アポダイゼーション、および他のパラメータは、多くの用途のために最適化され得る。いくつかの例は、下記に含まれる。

チャンネルカウント

この文書の例の多くは、１２８の素子の線形アレイに言及する。この振動子構成は高品質画像のために非常に一般的であるが、振動子を構成する多くの他の方法があり、線形アレイは、任意の選択されたサイズであり得る。一例に従って、別の振動子例は、ｙ軸上でビームの焦点を合わせることを許容するためのいくつかの行または素子を有する線形種類アレイである。線形種類アレイは、１．５Ｄ、１．７５Ｄまたは別の種類のアレイであり得る。他の例に従って、２Ｄアレイは使用される。２Ｄアレイは、素子のＮ×Ｎのアレイであり、多くの場合、全部で数千の素子で、それは３Ｄおよび４Ｄイメージングの構成を許容する。これらのアレイの物理的構築は、非常に多くのチャネル、および情報をできるだけ速やかに大幅縮小することの必要性に起因して困難であり、各素子の裏に何らかの電子装置を必要とする。この大幅縮小は、現在、素子の下位アレイの部分的なＢＦに対して実行される。いくつかの例に従って、ＵＡＢＦはこの設計および構成にとって良い。

遅延プロファイル

様々な実装では、焦点およびステアリングのために必要とされる明細書の多くの部分において議論される遅延は、送信事象の後、およびその送信事象の受信の間、固定されるか、プログラム可能であり得る。

下位開口ビーム形成

様々な実装に従って、その説明は、振動子素子の有限群（または独立した信号の任意の他の集合）のためのＢＦ方法に言及する。しかしながら、素子の有限群は、任意の時間サンプルにおいて特定の振動子の全体または一部であり得る。具体的には、素子の下位群のためにビームを形成する複数のＢＦブロックがあり得る。１２８の素子振動子のために、隣接してまたは交換配置されて、素子の３２の素子下位群の各々を見る４つのＵＡＢＦブロックがあり得る。

平行受信ビーム形成

超音波画像データのいくつかの用途は、速い画像更新または速いフレームレート値を使用する。フレームレートを増加させるために、ＵＡＢＦハードウェアは、同時のＢＦ出力を創出するために、複数回複製され得る。これは、平行受信ビーム形成と呼ばれる。フレームレートは、ＵＡＢＦブロックの数によって直接的に増加される。様々な例では、２つのＵＡＢＦブロックを使用することは、フレームレートを元々のフレームレートの２倍増加させ、４つのＵＡＢＦブロックを使用することは、フレームレートを元々のフレームレートの４倍増加させ、８つのＵＡＢＦブロックは、フレームレートを元々のフレームレートの８倍増加させる。

合成開口イメージング

合成開口イメージングは、同じ素子数でより高品質画像を潜在的にもたらす。合成開口（ＳＡ）イメージングは、ＵＡＢＦが提供し得る遅延加算ＢＦに基づく。図４１は、ＳＡイメージングの例の図を示す。第１のステップは、多くの低解像度画像を創出する遅延加算ビーム形成である。低解像度画像は、高分解能画像を作るために、様々な方法で組み合わせられる。ＵＡＢＦは、特定の設計または汎用実装の構成によってＳＡイメージングを支持するために実装され得る。

多重送信されたＢＦ

ＳＡＴ実装の特性の１つは、ビーム形成を実施するための速い算出速度である。デジタル実装では、この算出は、クロックハードウェアによって実行され、その速度は、例えば、どれだけ多くのハードウェアが実装され、それに対して、算出エンジンを連続的に多重送信するかによって制限される。ＵＡＢＦ領域内では、全算出は、３つのＣＳ事象の後に実行される。これらの事象は、使用される半導体プロセスに従って、非常に速く起こり得る。この速度は、複数の振動子素子下位群または複数回同じ素子にわたって、何度も多重送信される同じ物理的ＵＡＢＦブロックを使用するアーキテクチャが実装され得ることを意味する。これは、ＵＡＢＦ入力を複数群の入力に向ける入力スイッチマトリックスによって達成される。

図１５は、本開示のいくつかの実施形態に従う、超音波アナログビーム形成のための方法１５００のフローチャートを示す。方法１５００は、ステップ１５０２において、振動子のアレイからアナログ信号を送信することを含む。ステップ１５０４において、反射アナログ信号は、振動子のアレイにおいて受信される。ステップ１５０６において、受信された反射アナログ信号は、サンプルアナログフィルタを用いてフィルタ処理される。ステップ１５０８において、サンプルアナログフィルタは、サンプルアナログ信号を出力する。フィルタ処理は、受信されたアナログ信号の各々に遅延を加えることを含む。一例に従って、遅延は、小数遅延および整数遅延を含む。

いくつかの実装では、ステップ１５０８の後、方法１５００は、アポダイゼーション回路において、サンプルアナログ信号の波形をウィンドウ処理して、副ローブを減少させることを含む。いくつかの例では、ステップ１５０８の後、方法１５００は、加算ノードにおいて、平行したサンプルアナログビーム形成器から平行したサンプルアナログ信号にサンプルアナログ信号を加えることを含む。

他の用途

様々な実装に従って、サンプルアナログ技術は、低電力ビーム形成のために、任意の超音波、レーダー、および音響効果用途において使用され得る。ＳＡＴは、合成開口技法、平面波イメージング、分散ビーム形成、遡及的ダイナミック送信焦点用途、および下位開口アレイビーム形成を含む先進の超音波ビーム形成用途のための建築用ブロックであり得る。ＳＡＴは、単列（１Ｄ）超音波プローブおよび複列プローブ（１．５Ｄ、１．７５Ｄ、および２Ｄアレイ）、ならびにカテーテルプローブを含む、プローブにおけるビーム形成用途において使用され得る。ＳＡＴは、高密度用途だけでなく、非常に低い電力を必要とする用途を含む、プローブとコンソール（システム）ビーム形成用途との両方において使用され得る。ＳＡＴビーム形成は、また、ビーム形成を組み込む装着型超音波デバイス波形率において使用され得る。

いくつかの実装に従って、ＳＡＴビーム形成は、身体部位イメージング等の識別およびセキュリティ用途のために使用され得る。いくつかの例では、ＳＡＴビーム形成は、指紋イメージングのために使用され得る。他の例では、ＳＡＴビーム形成は、網膜イメージングに使用され得る。

変形および実装
上の実施形態に関する議論において、キャパシタ、クロック、ＤＦＦ、除算器、インダクター、抵抗器、増幅器、スイッチ、デジタルコア、トランジスタ、および／または他の構成部品は、特定の回路網の必要性を満たすために、容易に取り替えられ、代用され、またはさもなければ、修正され得る。その上、補完的な電子装置、ハードウェア、ソフトウェア等の使用が、本開示の教示を実装するための等しく実行可能なオプションを提供することに留意されたい。

一例の実施形態では 、図の任意の数の電気回路は、関連付けられた電子装置の基板上に実装され得る。該基板は、電子装置の内部電子装置の様々な構成部品を保持し、さらにコネクタを他の周辺機器に提供し得る一般的な回路基板であり得る。より具体的には、該基板は、システムの他の構成部品が電気的に通信し得る電気的接続を提供し得る。任意の好適なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、支持しているチップセット等を含む）、コンピュータ可読非一過性メモリ素子等は、特定の構成必要性、処理要求、コンピュータ設計等に基づいて基板に好適に結合され得る。外部記憶装置、追加のセンサ、オーディオ／ビデオディスプレイのための制御器、および周辺機器等の他の構成部品は、ケーブルを介してプラグインカードとして基板に取り付けられるか、基板自体内に集積され得る。様々な実施形態では、本明細書に記載された機能性は、これらの機能を支持する構造において配列された１つ以上の構成可能な（例えば、プログラム可能な）素子内で動作しているソフトウェアまたはファームウェアとしてエミュレーション形態で実装され得る。エミュレーションを提供しているソフトウェアまたはファームウェアは、プロセッサがそれらの機能性を実行することを許容する命令を含む非一過性コンピュータ可読媒体上で提供され得る。

別の例の実施形態では、図の電気回路は、スタンドアロンモジュール（例えば、関連付けられた構成部品および回路網が特定の用途または機能を実施するように構成されたデバイス）として実装されるか、電子装置の特定用途向けハードウェアへのプラグインモジュールとして実装され得る。なお、本開示の特定の実施形態は、ワンチップシステム（ＳＯＣ）パッケージに部分または全体で容易に含まれ得る。ＳＯＣは、シングルチップにコンピュータまたは他の電子装置の構成部品を集積するＩＣを表す。それは、デジタル・アナログ混合信号、および多くの場合無線周波数機能を含み得、それらのすべては、シングルチップ基板上で提供され得る。他の実施形態は、複数の別々のＩＣが単一の電子パッケージ内に位置付けられ、電子パッケージを通して互いに密接に相互に作用するように構成されたマルチチップモジュール（ＭＣＭ）を含み得る。様々な他の実施形態では、フィルタ処理機能性は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ内で１つ以上のシリコンコア内に実装され得る。

本明細書に概説された仕様、寸法、および関係のすべて（例えば、プロセッサの数、論理演算等）が、例示および教示の目的のためにのみ提供されただけであることにも留意されたい。そのような情報は、本開示の趣旨、または添付の特許請求の範囲の範囲を逸脱することなく、著しく変動させられ得る。明細書は、非限定的な一例だけに適用し、それに応じて、それらはそのようなものとして解釈されなければならない。前述の説明では、実施形態例は、特定のプロセッサおよび／または構成部品配列に関して説明された。様々な修正と変化は、添付の特許請求の範囲の範囲を逸脱することなく、そのような実施形態に対して行われ得る。説明および図面は、それに応じて、ある制限的な意味よりもむしろ例示的な意味で、考慮に入れられるべきである。

なお、図に関して上記に議論された活動は、信号処理を伴う任意の集積回路、特に、特殊ソフトウェアプログラムまたはアルゴリズムを実行し得るもの（それらのいくつかは、処理デジタル化リアルタイムデータに関連付けられ得る）に適用可能である。ある特定の実施形態は、マルチＤＳＰ信号処理、浮動小数点処理、信号／制御処理、固定機能処理、マイクロコントローラ用途等に関するものであり得る。

ある特定の文脈では、本明細書に議論された特徴は、医療システム、科学的計測、無線および有線通信、レーダー、工業プロセス制御、オーディオおよびビデオ機器、電流検知、計測（非常に正確であり得る）、ならびに他のデジタル処理ベースのシステムに適用可能であり得る。

その上、上記に議論されたある特定の実施形態は、医療画像、患者監視、医療計測、および在宅看護のためのデジタル信号処理技術において供給され得る。これは、肺モニター、加速度計、心拍数モニター、ペースメーカー等を含み得る。他の用途は、安全システム（例えば、安定制御システム、ドライバ援助システム、ブレーキシステム、情報エンターテイメント、および任意の種類のインテリア用途）のための自動車技術を含み得る。さらにその上、（例えば、ハイブリッドおよび電気自動車における）パワートレインシステムは、バッテリー監視、制御システム、報知制御、メンテナンス活動等において高精度のデータ変換製品を使用し得る。

さらに他の例示のシナリオでは、本開示の教示は、生産性、エネルギー効率、および信頼性を引き起こすのを補助するプロセス制御システムを含む産業市場において適用可能であり得る。消費者用途では、上記に議論された信号処理回路の教示は、画像処理、自動焦点、および画像安定化のために（例えば、デジタルスチルカメラ、ビデオカメラ等のために）使用され得る。他の消費者用途は、ホームシアターシステムのためのオーディオおよびビデオプロセッサ、ＤＶＤレコーダー、および高解像度テレビジョンを含み得る。さらに他の消費者用途は、（例えば、任意の種類の携帯型メディアデバイスのための）先進のタッチスクリーン制御器を含み得る。それ故に、そのような技術は、スマートフォン、タブレット、セキュリティシステム、ＰＣ、ゲーム技術、仮想現実、シミュレーショントレーニング等の一部であり得る。

なお、多数の例が本明細書に提供されたが、インタラクションは、２、３、４、またはそれ以上の電気構成部品に関して説明され得る。しかしながら、これは、明瞭性および例示のみの目的のために行われた。システムが任意の好適な様式で強化され得ることが理解されるべきである。類似の設計選択に沿って、図の図解された構成部品、モジュール、および素子のいずれも、様々な可能な構成において組み合わせられ得、それらのすべては、明らかに本明細書の広範な範囲内にある。ある特定の場合では、限られた数の電気素子を参照することだけで、所与の集合の流れの機能性のうちの１つ以上を説明することがより容易であり得る。図およびその教示の電気回路が容易に拡張性のあるもので、多数の構成部品、ならびにより複雑な／洗練された配列および構成に適合し得ることが理解されるべきである。したがって、提供された例は、無数の他のアーキテクチャに潜在的に適用されるような電気回路の範囲を制限したり、それらの広範な教示を妨げたりしてはならない。

なお、本明細書では、「一実施形態」、「実施形態例」、「実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替の実施形態」等に含まれる様々な特徴（例えば、素子、構造、モジュール、構成部品、ステップ、動作、特性等）への言及は、そのような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態において組み合わせられてもよく、あるいは必ずしも組み合わせられなくてもよいことを意味することが意図される。

ファローフィルタに関連した機能が、図で図解されるシステムによってまたはそれの範囲内で実行され得る可能なフィルタ関数のうちのいくつかだけを図解することに留意することも重要である。これらの動作のうちのいくつかは、必要に応じて削除または除去され得るか、あるいは、これらの動作は、本開示の範囲を逸脱することなく著しく修正または変更され得る。加えて、これらの動作のタイミングは、著しく変えられ得る。前述の動作フローは、例示および議論の目的のために提供された。任意の好適な配列、年代、構成、および調時機構が本開示の教示を逸脱することなく提供され得るという点で、相当な柔軟性は、本明細書に記載される実施形態によって提供される。

多数の他の変化、代用、変形、変更、および修正は、当業者に確認され得、本開示が、添付の特許請求の範囲の範囲内にあるような変化、代用、変形、変更、および修正を包含することが意図される。米国特許商標庁（ＵＳＰＴＯ）、および、追加として、本明細書に添付される特許請求の範囲を解釈する際に本出願に交付された任意の特許の任意の読取装置を補助するために、出願人は、該出願人が以下のことに留意することを望む。（ａ）添付の特許請求の範囲のいずれもが米国特許法第１１２条６項を行使することを意図しない（「のための手段（ｍｅａｎｓ ｆｏｒ）」または「のためのステップ（ｓｔｅｐ ｆｏｒ）」という用語が特定の請求項において特に使用されない限り、それが本明細書の出願日に存在するとき）、かつ（ｂ）明細書の任意の文によって、添付の特許請求の範囲内で別段に反映されない任意の方法で本開示を制限することを意図しない。

他の留意点、例、および実装
なお、上述された装置のすべての任意選択機構は、また、本明細書に説明された方法またはプロセスに関して、実装され得、例における特性は、１つ以上の実施形態においてどこでも使用され得る。

第１の例では、システム（任意の好適な回路網、除算器、キャパシタ、抵抗器、誘導器、ＡＤＣ、ＤＦＦ、論理ゲート、ソフトウェア、ハードウェア、リンク等を含み得る）が提供され、該システムは、任意の種類のコンピュータの一部であり得、複数の電子部品に結合された回路基板をさらに含み得る。該システムは、マクロクロックである第１のクロックを使用して、デジタルコアからマクロの第１のデータ出力上にデータを記録するための手段と、物理インターフェースクロックである第２のクロックを使用して、マクロの第１のデータ出力から物理インターフェース内にデータを記録するための手段と、第１のリセット信号出力が第２のリセット信号として使用されて、マクロクロックを使用して、デジタルコアからマクロのリセット出力上に第１のリセット信号を記録するための手段と、第２のクロックレートより大きいクロックレートを提供して、サンプルリセット信号を生成する第３のクロックを使用して、第２のリセット信号をサンプリングするための手段と、サンプルリセット信号の遷移に応答して物理インターフェース内で第２のクロックを所定の状態に再設定するための手段と、を含み得る。

これらの実例（上記）における「のための手段」は、任意の好適なソフトウェア、回路網、ハブ、コンピュータコード、論理、アルゴリズム、ハードウェア、制御器、インターフェース、リンク、バス、通信経路等と共に、本明細書に議論された任意の好適な構成部品を使用することを含み得る（が、それらに限定されない）。第２の例では、該システムは、実行されたときに、該システムが上記に議論された活動のうちのいずれかを実施する機械可読命令をさらに含む。

Claims (20)

1. 超音波ビーム形成のためのサンプルアナログビーム形成器であって、
   アナログ信号を送信して、反射アナログ信号を受信するための振動子のアレイと、
   前記受信された反射アナログ信号をフィルタ処理して、サンプルアナログ超音波信号を出力するためのサンプルアナログフィルタであって、受信された反射アナログ信号の各々に遅延を加えるための遅延線を含む、サンプルアナログフィルタと、を備える、サンプルアナログビーム形成器。
2. 前記受信された反射アナログ信号が、圧力波であり、前記振動子のアレイが、前記受信された反射アナログ信号を電圧に変換する、請求項１に記載のサンプルアナログビーム形成器。
3. 前記受信された反射アナログ信号が、圧力波であり、前記振動子のアレイが、前記受信された反射アナログ信号を電流に変換する、請求項１に記載のサンプルアナログビーム形成器。
4. 前記受信された反射アナログ信号をフィルタ処理するための前記サンプルアナログフィルタ内に、ファローフィルタをさらに備える、請求項１に記載のサンプルアナログビーム形成器。
5. 前記受信された反射アナログ信号をフィルタ処理するための前記サンプルアナログフィルタ内に、小数遅延フィルタバンクをさらに備える、請求項１に記載のサンプルアナログビーム形成器。
6. 前記小数遅延フィルタバンクが、前記フィルタ処理されたアナログ超音波信号を用いて送信するための下位サンプルを選択するために、スキュードサンプリングを使用する、請求項５に記載のサンプルアナログビーム形成器。
7. チャンネルの間で遅延のタイムスキューを生成するための前記小数遅延フィルタバンク内に、デジタルスキュー生成装置をさらに備える、請求項５に記載のサンプルアナログビーム形成器。
8. 前記受信された反射アナログ信号をフィルタ処理するための前記サンプルアナログフィルタ内に、有限インパルス応答フィルタをさらに備える、請求項１に記載のサンプルアナログビーム形成器。
9. 前記反射サンプルアナログ超音波信号を加算して、ビーム形成器出力を生成するための加算モジュールをさらに備える、請求項１に記載のサンプルアナログビーム形成器。
10. 副ローブを減少させるために、前記送信されたサンプルアナログ超音波信号の波形のウィンドウ処理のためのアポダイゼーション回路をさらに備える、請求項１に記載のサンプルアナログビーム形成器。
11. 超音波ビーム形成のためのサンプルアナログビーム形成器であって、
    サンプルアナログ信号を形成するためにアナログ信号をフィルタ処理し、前記サンプルアナログ信号をビーム形成するためのサンプルアナログフィルタと、
    平行したサンプルアナログビーム形成器から平行したサンプルアナログ信号に前記サンプルアナログ信号を加えるための加算ノードと、を備える、サンプルアナログビーム形成器。
12. 遅延を前記アナログ信号に導入するための前記サンプルアナログフィルタ内に、ファローフィルタをさらに備える、請求項１１に記載のサンプルアナログビーム形成器。
13. 前記サンプルアナログ信号を形成するための前記アナログ信号をフィルタ処理するための前記サンプルアナログフィルタ内に、小数遅延フィルタバンクをさらに備える、請求項１１に記載のサンプルアナログビーム形成器。
14. 前記小数遅延フィルタバンクが、前記フィルタ処理されたアナログ超音波信号を用いて送信するための下位サンプルを選択するために、スキュードサンプリングを使用する、請求項１３に記載のサンプルアナログビーム形成器。
15. チャンネルの間で遅延のタイムスキューを生成するための前記小数遅延フィルタバンク内に、デジタルスキュー生成装置をさらに備える、請求項１３に記載のサンプルアナログビーム形成器。
16. 前記受信された反射アナログ信号をフィルタ処理するための前記サンプルアナログフィルタ内に、有限インパルス応答フィルタをさらに備える、請求項１１に記載のサンプルアナログビーム形成器。
17. 副ローブを減少させるために、前記サンプルアナログ信号の波形のウィンドウ処理のためのアポダイゼーション回路をさらに備える、請求項１１に記載のサンプルアナログビーム形成器。
18. サンプルアナログビーム形成のための方法であって、
    振動子のアレイから、アナログ信号を送信することと、
    前記振動子のアレイにおいて、反射アナログ信号を受信することと、
    サンプルアナログフィルタを用いて、前記受信された反射アナログ信号をフィルタ処理することであって、フィルタ処理が、前記受信されたアナログ信号の各々に遅延を加えることと、
    前記サンプルアナログフィルタからサンプルアナログ信号を出力することと、を含む、方法。
19. 加算ノードにおいて、前記サンプルアナログ信号を、平行したサンプルアナログビーム形成器から平行したサンプルアナログ信号に加えることをさらに含む、請求項１８に記載の方法。
20. アポダイゼーション回路において、副ローブを減少させるために前記サンプルアナログ信号の波形をウィンドウ処理することをさらに含む、請求項１８に記載の方法。