JP2017084839A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing a corner of a trench intersecting part from being put into an on-state before other parts and a decrease in threshold voltage while holding a lattice-like trench structure with a high channel density, and improving the trade-off between on-resistance and the threshold voltage.SOLUTION: A semiconductor device comprises: a first base region of second conductivity type located on a surface side of a drift layer of a first conductivity type; a source region of first conductivity type located in the first base region; a trench including a trench sidewall penetrating the first base region and the source region and composed of a plurality of surfaces and formed in a lattice shape; a gate insulating film formed in the trench sidewall in the trench; a gate electrode embedded in the trench via the gate insulating film; and a second base region of second conductivity type having higher impurity concentration than the first base region formed in a location in contact with a trench sidewall other than a corner in an intersecting part of the trench in a location in contact with the corner.SELECTED DRAWING: Figure 2

Description

この発明は、トレンチゲート構造の絶縁ゲート型半導体装置に関するものである。   The present invention relates to an insulated gate semiconductor device having a trench gate structure.

パワーエレクトロニクス分野において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置が広く使用されている。電力制御用の絶縁ゲート型半導体装置の一つに、ゲート電極が半導体層に埋め込まれて形成されたトレンチゲート型ＭＯＳＦＥＴがある。   In the field of power electronics, semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Field Transistors) are widely used as switching elements that control power supply to loads such as motors. One of insulated gate semiconductor devices for power control is a trench gate type MOSFET in which a gate electrode is embedded in a semiconductor layer.

トレンチゲート型ＭＯＳＦＥＴでは、チャネル密度を向上させることによって低抵抗化を実現することが可能であり、特許文献１に記載のトレンチゲート型ＭＯＳＦＥＴではトレンチを格子状に形成し、低抵抗化を実現している。
ここで、トレンチゲート型ＭＯＳＦＥＴでは、トレンチ内にゲート絶縁膜を介して、ポリシリコン等からなるゲート電極を埋め込む構造となっており、トレンチに接するベース領域にチャネルを形成する。このトレンチゲート型ＭＯＳＦＥＴをオンさせるために、ゲート電極にベース領域が反転する電圧を印加し、ゲート電極に印加された電圧がゲート絶縁膜を介してベース領域に印加する。この電圧によって発生する電界によって、ベース領域内にチャネルが形成される。 In the trench gate type MOSFET, it is possible to realize a low resistance by improving the channel density. In the trench gate type MOSFET described in Patent Document 1, the trench is formed in a lattice shape to realize a low resistance. ing.
Here, the trench gate type MOSFET has a structure in which a gate electrode made of polysilicon or the like is embedded in a trench through a gate insulating film, and a channel is formed in a base region in contact with the trench. In order to turn on the trench gate type MOSFET, a voltage at which the base region is inverted is applied to the gate electrode, and the voltage applied to the gate electrode is applied to the base region through the gate insulating film. A channel is formed in the base region by the electric field generated by this voltage.

特表２００７−５３１２４６号公報Special table 2007-53246 gazette

トレンチを格子状に形成したトレンチゲート型ＭＯＳＦＥＴでは、格子によって交差部が発生する。交差部のチャネルには角部が存在する。ゲート電極に電圧を印加した場合、チャネルの角部には電界が集中することとなり、角部以外のゲート絶縁膜よりも大きな電界が印加される。したがって、角部のチャネルはそれ以外の箇所と比べて先にオン状態になってしまう。素子全体の閾値電圧は最も早くオン状態になった箇所で決まるため、結果として、素子全体の閾値電圧が低下してしまい、オン抵抗と閾値電圧のトレードオフの関係が悪化するとともに、低閾値電圧化によってシステムの誤動作を誘発する場合があった。   In a trench gate type MOSFET in which trenches are formed in a lattice shape, an intersection is generated by the lattice. There are corners in the channel at the intersection. When a voltage is applied to the gate electrode, the electric field concentrates at the corner of the channel, and a larger electric field is applied than the gate insulating film other than the corner. Therefore, the corner channel is first turned on in comparison with other portions. Since the threshold voltage of the entire device is determined at the point where it is turned on the earliest, as a result, the threshold voltage of the entire device is lowered, the trade-off relationship between the on-resistance and the threshold voltage deteriorates, and the low threshold voltage In some cases, system malfunction could be induced.

本発明は、上述のような問題を解決するためになされたもので、チャネル密度の大きな格子状のトレンチ構造を保持したまま、交差部の角部が先にオン状態となり、閾値電圧が低下するのを防ぎ、オン抵抗と閾値電圧のトレードオフの関係を改善した半導体装置を提供することを目的とする。   The present invention has been made in order to solve the above-described problems, and while maintaining a lattice-like trench structure with a high channel density, the corner of the intersection is first turned on, and the threshold voltage is lowered. An object of the present invention is to provide a semiconductor device in which the relationship between the on-resistance and the threshold voltage is improved.

本発明にかかる半導体装置は、半導体基板と、半導体基板上に設けられた第１導電型のドリフト層と、ドリフト層の表面側に位置する第２導電型の第１のベース領域と、第１のベース領域内に位置する第１導電型のソース領域と、第１のベース領域とソース領域を貫通し、複数の面からなるトレンチ側壁を有し、格子状に形成されたトレンチと、トレンチ内のトレンチ側壁に接して形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、トレンチの交差部における角部に接する箇所には、角部以外のトレンチ側壁に接する箇所に形成された第１のベース領域の不純物濃度よりも高い不純物濃度を有する、第２導電型の第２のベース領域とを備えたことを特徴とするものである。   A semiconductor device according to the present invention includes a semiconductor substrate, a first conductivity type drift layer provided on the semiconductor substrate, a second conductivity type first base region located on the surface side of the drift layer, A trench of a first conductivity type located in the base region of the first conductivity type, a trench sidewall that penetrates the first base region and the source region and has a plurality of surfaces, and is formed in a lattice shape; The gate insulating film formed in contact with the trench sidewall, the gate electrode embedded through the gate insulating film in the trench, and the trench sidewall other than the corner at the corner And a second base region of a second conductivity type having an impurity concentration higher than the impurity concentration of the first base region formed at the contact point.

本発明にかかる半導体装置によれば、角部のゲート絶縁膜に接するベース領域の不純物濃度を角部以外より高くしているため、角部近傍に形成されるチャネルの部分的な閾値電圧を高くすることができ、角部が先にオン状態になるのを防ぐことができる。また、角部以外のチャネルを適切な閾値電圧に設定することができ、オン抵抗と閾値電圧のトレードオフを改善することができる。   According to the semiconductor device of the present invention, since the impurity concentration of the base region in contact with the gate insulating film at the corner is higher than that other than the corner, the partial threshold voltage of the channel formed near the corner is increased. It is possible to prevent the corner portion from being turned on first. Further, channels other than the corners can be set to appropriate threshold voltages, and the trade-off between on-resistance and threshold voltage can be improved.

この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部を示す上面図である。It is a top view which shows a part of active region of trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の断面図である。It is sectional drawing of a part of active region of trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴのオン状態における電圧電流特性を示す図である。It is a figure which shows the voltage-current characteristic in the ON state of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the trench gate type MOSFET which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセル領域の一部の上面図である。It is a partial top view of the cell region for explaining the manufacturing method of the trench gate type MOSFET according to the first embodiment of the present invention. この発明の実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の断面図である。It is sectional drawing of a part of active region of trench gate type MOSFET which concerns on Embodiment 2 of this invention. この発明の実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の上面図である。It is a partial top view of the active region of the trench gate type MOSFET according to the second embodiment of the present invention.

実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置の構成を説明する。
図１は、実施の形態１にかかる半導体装置であるトレンチゲート型ＭＯＳＦＥＴの活性領域の一部を模式的に示す上面図である。図１に示すように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの活性領域には、上面から見て正方形のセルが９個並んで配置されている部分がある。また、図２は、実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部を模式的に示す断面図であり、図１の一点鎖線で示されるＡ−Ａ断面図が図２（ａ）に対応し、図１の二点鎖線で示されるＢ−Ｂ断面図が図２（ｂ）に対応する。ここで、Ｂ−Ｂ断面図は格子状に並ぶトレンチの交差部の特に角部を含む断面図となっている。
なお、図１においては、トレンチゲート型ＭＯＳＦＥＴのセルの構成が分かりやすいように、ソース電極、層間絶縁膜及びコンタクトホールは省略して示している。 Embodiment 1 FIG.
First, the configuration of the semiconductor device according to the first embodiment of the present invention will be described.
FIG. 1 is a top view schematically showing a part of the active region of the trench gate type MOSFET which is the semiconductor device according to the first embodiment. As shown in FIG. 1, in the active region of the trench gate type MOSFET according to the present embodiment, there is a portion where nine square cells are arranged side by side when viewed from above. 2 is a cross-sectional view schematically showing a part of the active region of the trench gate type MOSFET according to the first embodiment, and the AA cross-sectional view shown by the one-dot chain line in FIG. 1 is shown in FIG. BB cross-sectional view indicated by a two-dot chain line in FIG. 1 corresponds to FIG. Here, the BB cross-sectional view is a cross-sectional view including the corners of the intersecting portions of the trenches arranged in a lattice pattern.
In FIG. 1, the source electrode, the interlayer insulating film, and the contact hole are omitted so that the configuration of the trench gate MOSFET can be easily understood.

本実施の形態にかかるトレンチ型ＭＯＳＦＥＴのセルの構成を、図１及び図２を参照して説明する。
本発明の実施の形態１に係る半導体装置であるトレンチ型ＭＯＳＦＥＴにおいては、低抵抗でｎ型の炭化珪素半導体基板１の第１の主面上に炭化珪素からなるｎ型のエピタキシャル層２が形成されている。エピタキシャル層２の表層部の一部には、炭化珪素からなるｐ型の第１のベース領域３が形成されている。エピタキシャル層２のうち、第１のベース領域３が形成されていない第１のベース領域３の下方の領域がドリフト層２ａとなる。 The structure of the trench MOSFET cell according to the present embodiment will be described with reference to FIGS.
In the trench MOSFET that is the semiconductor device according to the first embodiment of the present invention, n-type epitaxial layer 2 made of silicon carbide is formed on the first main surface of low-resistance n-type silicon carbide semiconductor substrate 1. Has been. A p-type first base region 3 made of silicon carbide is formed in part of the surface layer portion of epitaxial layer 2. Of the epitaxial layer 2, the region below the first base region 3 where the first base region 3 is not formed becomes the drift layer 2 a.

第１のベース領域３の表層部の一部にはｎ型のソース領域４が形成されている。第１のベース領域３およびソース領域４が形成された箇所のエピタキシャル層２に、ソース領域４と第１のベース領域３を貫通するように、トレンチ５が形成されている。トレンチ５は、上面から見て縦横に交差して、格子状に形成されている。隣接するトレンチ５との間は等間隔である。トレンチ５の底部は、第１のベース領域３より下方のドリフト層２ａに達している。トレンチの内部には、底部と側壁を含む内壁を覆うように内壁に接してゲート絶縁膜６が形成されている。ゲート絶縁膜６のトレンチ内壁と反対側である内側には、ゲート電極７が形成されている。   An n-type source region 4 is formed in part of the surface layer portion of the first base region 3. A trench 5 is formed in the epitaxial layer 2 where the first base region 3 and the source region 4 are formed so as to penetrate the source region 4 and the first base region 3. The trenches 5 are formed in a lattice shape so as to intersect vertically and horizontally as viewed from above. There is an equal interval between adjacent trenches 5. The bottom of the trench 5 reaches the drift layer 2 a below the first base region 3. Inside the trench, a gate insulating film 6 is formed in contact with the inner wall so as to cover the inner wall including the bottom and the side wall. A gate electrode 7 is formed on the inner side of the gate insulating film 6 opposite to the inner wall of the trench.

エピタキシャル層２の表面には、ゲート電極７を覆うように層間絶縁膜８が形成されている。層間絶縁膜８には、ソース領域４および第１のベース領域３に達するコンタクトホール８１が形成されている。層間絶縁膜８上に設けられたソース電極９はこのコンタクトホール８１を埋めるように形成され、ソース領域４及び第１のベース領域３に接続される。なお、上述したとおり、図１ではエピタキシャル層２上の層間絶縁膜８、ソース電極９、コンタクトホール８１を省略しているので、図１ではコンタクトホール８１が示されていないが、図２に断面が示されたコンタクトホール８１は、上面視で矩形の空間となっている。
また、炭化珪素半導体基板１の第１の主面の反対側の面である第２の主面には、ドレイン電極１０が形成されている。 An interlayer insulating film 8 is formed on the surface of the epitaxial layer 2 so as to cover the gate electrode 7. A contact hole 81 reaching the source region 4 and the first base region 3 is formed in the interlayer insulating film 8. A source electrode 9 provided on the interlayer insulating film 8 is formed so as to fill the contact hole 81 and is connected to the source region 4 and the first base region 3. As described above, since the interlayer insulating film 8, the source electrode 9, and the contact hole 81 on the epitaxial layer 2 are omitted in FIG. 1, the contact hole 81 is not shown in FIG. The contact hole 81 indicated by is a rectangular space in a top view.
A drain electrode 10 is formed on the second main surface, which is the surface opposite to the first main surface of silicon carbide semiconductor substrate 1.

図１に示すように、ゲート電極７は、上面視で格子状に配設されている。トレンチゲートＭＯＳＦＥＴの活性領域内に設けられるセルでは、ゲート電極７で区切られた区画のそれぞれがトレンチゲート型ＭＯＳＦＥＴとして機能する。
また、図示はしないが、上面から見て活性領域の外側には終端領域が設けられており、トレンチゲート型ＭＯＳＦＥＴは、活性領域と終端領域とから構成されている。 As shown in FIG. 1, the gate electrodes 7 are arranged in a lattice shape in a top view. In the cell provided in the active region of the trench gate MOSFET, each of the sections separated by the gate electrode 7 functions as a trench gate type MOSFET.
Although not shown, a termination region is provided outside the active region as viewed from above, and the trench gate type MOSFET is composed of an active region and a termination region.

ここで、本実施の形態のトレンチゲート型ＭＯＳＦＥＴでは、図２（ｂ）に示すように、格子状に形成されたトレンチの交差部に形成された角部に面して、ｐ型の第２のベース領域１４が形成されている。角部以外のトレンチ側壁に接する箇所には第２のベース領域１４は形成されず、第１のベース領域３が形成されている。第２のベース領域の不純物濃度は第１のベース領域３の不純物濃度よりも高く設定している。
第２のベース領域１４の幅、すなわち、トレンチ側壁からの距離は、チャネルが形成される幅以上であることが望ましく、例えば、０．１μｍ以上、０．５μｍ以下などであれば良い。 Here, in the trench gate type MOSFET of the present embodiment, as shown in FIG. 2B, facing the corner formed at the intersection of the trenches formed in a lattice shape, the p-type second The base region 14 is formed. The second base region 14 is not formed at a location in contact with the trench sidewall other than the corner portion, and the first base region 3 is formed. The impurity concentration of the second base region is set higher than the impurity concentration of the first base region 3.
The width of the second base region 14, that is, the distance from the trench side wall is desirably equal to or greater than the width at which the channel is formed, and may be, for example, 0.1 μm or more and 0.5 μm or less.

次に、本実施の形態の半導体装置であるトレンチゲートＭＯＳＦＥＴの動作について、説明する。
トレンチゲート型ＭＯＳＦＥＴにおいて、ゲート電極７に電圧が印加されると、ゲート絶縁膜６と接するベース領域３に電流が流れるチャネルが形成される。チャネルが形成されると、ドレイン電流が流れだす。一般的に、ある一定のドレイン電流が流れた時のゲート電圧を閾値電圧と定義している。 Next, the operation of the trench gate MOSFET which is the semiconductor device of the present embodiment will be described.
In the trench gate type MOSFET, when a voltage is applied to the gate electrode 7, a channel through which a current flows is formed in the base region 3 in contact with the gate insulating film 6. When the channel is formed, drain current begins to flow. In general, a gate voltage when a certain drain current flows is defined as a threshold voltage.

図３は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴのゲート電圧に対するドレイン電流２８を従来構造のトレンチゲート型ＭＯＳＦＥＴのドレイン電流２９と比較して示したものである。ここで、従来構造のトレンチゲート型ＭＯＳＦＥＴとは、トレンチの交差部に第１のベース領域３の不純物濃度よりも高い第２のベース領域１４が形成されていないもののことを言う。また、図３中、破線直線は閾値電圧を判定するドレイン電流値３０である。   FIG. 3 shows the drain current 28 with respect to the gate voltage of the trench gate type MOSFET of the present embodiment compared with the drain current 29 of the trench gate type MOSFET having the conventional structure. Here, the trench gate type MOSFET having a conventional structure means that the second base region 14 having a higher impurity concentration than the first base region 3 is not formed at the intersection of the trenches. In FIG. 3, the broken line represents the drain current value 30 for determining the threshold voltage.

図３に示すように、従来構造のトレンチゲート型ＭＯＳＦＥＴでは、トレンチゲート型ＭＯＳＦＥＴの格子状に形成されたトレンチ５の交差部における角部に印加される電界が角部以外の箇所と比較して大きくなるため、角部近傍はそれ以外より先にオン状態となり、ドレイン電流２９にこぶが発生してしまう。閾値電圧は、第１のベース領域３の不純物濃度にも依存し、第１のベース領域３の不純物濃度が高くなると、閾値電圧も高くなる。   As shown in FIG. 3, in the trench gate type MOSFET having the conventional structure, the electric field applied to the corner portion at the intersection of the trench 5 formed in the lattice shape of the trench gate type MOSFET is compared with a portion other than the corner portion. Therefore, the vicinity of the corner is turned on earlier than the other corners, and the drain current 29 is bumped. The threshold voltage also depends on the impurity concentration of the first base region 3, and the threshold voltage increases as the impurity concentration of the first base region 3 increases.

ここで、第２のベース領域１４を形成するために注入するＡｌの不純物濃度及び第２のベース領域１４の幅と効果の関係について説明しておく。
第２のベース領域１４のｐ型（第２導電型）不純物濃度は、第１のベース領域３のｐ型（第２導電型）不純物濃度より高くする。この場合、トレンチ型ＭＯＳＦＥＴがオン状態になる際にチャネルが一定の幅を持って形成される。第２のベース領域１４の幅が小さすぎると十分に閾値電圧を高くすることができず、角部のチャネルが先にオン状態となってしまうため、第２のベース領域１４はチャネルによって反転する幅以上にする必要がある。さらに、第２のベース領域１４のｐ型（第２導電型）不純物濃度が低いと、角部以外の閾値電圧よりも低くなってしまうため、角部に印加される電界において、オンしない不純物濃度以上にする必要がある。 Here, the relationship between the impurity concentration of Al implanted to form the second base region 14 and the width of the second base region 14 and the effect will be described.
The p-type (second conductivity type) impurity concentration of the second base region 14 is set higher than the p-type (second conductivity type) impurity concentration of the first base region 3. In this case, when the trench MOSFET is turned on, the channel is formed with a certain width. If the width of the second base region 14 is too small, the threshold voltage cannot be sufficiently increased, and the corner channel is turned on first. Therefore, the second base region 14 is inverted by the channel. Must be greater than the width. In addition, if the p-type (second conductivity type) impurity concentration of the second base region 14 is low, the threshold voltage other than the corner portion becomes lower, so the impurity concentration that does not turn on in the electric field applied to the corner portion. It is necessary to do more.

第２のベース領域１４のｐ型（第２導電型）不純物濃度と第１のベース領域３のｐ型（第２導電型）不純物濃度との関係については、その相対関係が重要である。例えば、第２のベース領域１４のｐ型不純物濃度と第１のベース領域３の不純物濃度とは、その部分のＭＯＳＦＥＴの局所的なＶｔｈが０．５Ｖ以上異なればよい。そのためには、例えば、第２のベース領域１４の第２導電型不純物濃度が第１のベース領域３の第２導電型不純物濃度より５×１０１６ｃｍ−３以上高ければよい。このようにすれば、角部で先にチャネルがオンすることを防止できる。 The relationship between the p-type (second conductivity type) impurity concentration of the second base region 14 and the p-type (second conductivity type) impurity concentration of the first base region 3 is important. For example, the p-type impurity concentration of the second base region 14 and the impurity concentration of the first base region 3 may be different from each other by a local Vth of the MOSFET of 0.5 V or more. For this purpose, for example, the second conductivity type impurity concentration of the second base region 14 may be 5 × 10 16 cm −3 or more higher than the second conductivity type impurity concentration of the first base region 3. In this way, it is possible to prevent the channel from being turned on first at the corner.

本実施の形態のトレンチゲート型ＭＯＳＦＥＴでは、トレンチ５の交差部の角部近傍の第２のベース領域１４のｐ型（第２導電型）不純物の濃度を第１のベース領域３のそれより高くしている。このため、トレンチ５の交差部の角部で角部以外と同じゲート電圧がゲート電極７に印加され、角部のゲート絶縁膜６に印加される電界が角部以外の箇所より大きくなった場合であっても、角部近傍の部分的な閾値電圧を高く設定できるため、角部が角部以外に対して先にオン状態となることがなく、閾値電圧の低下を防ぐことができる。したがって、図３に示すように、こぶが無く高い閾値電圧のドレイン電流−ゲート電圧特性を有するトレンチゲート型ＭＯＳＦＥＴを得ることができる。   In the trench gate type MOSFET of the present embodiment, the concentration of the p-type (second conductivity type) impurity in the second base region 14 near the corner of the intersection of the trench 5 is higher than that in the first base region 3. doing. For this reason, when the same gate voltage is applied to the gate electrode 7 at the corner of the intersection of the trench 5 as that other than the corner, and the electric field applied to the gate insulating film 6 at the corner is larger than the portion other than the corner. Even so, since the partial threshold voltage in the vicinity of the corner can be set high, the corner is not turned on first with respect to other than the corner, and the threshold voltage can be prevented from lowering. Therefore, as shown in FIG. 3, there can be obtained a trench gate type MOSFET having a drain current-gate voltage characteristic of a high threshold voltage without a bump.

つづいて、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの製造方法を図４〜図１０を用いて順次説明する。図４〜図１０は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための各工程のＭＯＳＦＥＴの断面模式図である。また、図１１は、図５の工程で第２のベース領域１４を形成するためのイオン注入マスクの形状を示す平面図である。図４〜図１０の各図の（ａ）および（ｂ）は、それぞれ図１のＡ−Ａ断面及びＢ−Ｂ断面に対応する断面図である。   Subsequently, a method of manufacturing the trench gate type MOSFET according to the present embodiment will be sequentially described with reference to FIGS. 4 to 10 are schematic cross-sectional views of the MOSFET in each step for explaining the method of manufacturing the trench gate type MOSFET according to the present embodiment. FIG. 11 is a plan view showing the shape of an ion implantation mask for forming the second base region 14 in the step of FIG. (A) and (b) of each figure of FIGS. 4-10 is sectional drawing corresponding to the AA cross section and BB cross section of FIG. 1, respectively.

まず、図４に示すように、炭化珪素基板１上にエピタキシャル層２を形成する。ここでは４Ｈのポリタイプを有するｎ型（第１導電型）で低抵抗の炭化珪素基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型（第１導電型）の炭化珪素エピタキシャル層２をエピタキシャル成長させた。エピタキシャル層２のｎ型（第１導電型）不純物濃度は１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３、厚さは５〜５０μｍとした。 First, as shown in FIG. 4, epitaxial layer 2 is formed on silicon carbide substrate 1. Here, an n-type (first conductivity type) and low-resistance silicon carbide substrate 1 having a polytype of 4H is prepared, and an n-type (first conductivity) is formed thereon by a chemical vapor deposition (CVD) method. Type) silicon carbide epitaxial layer 2 was epitaxially grown. The epitaxial layer 2 has an n-type (first conductivity type) impurity concentration of 1 × 10 15 cm −3 to 1 × 10 17 cm −3 and a thickness of 5 to 50 μm.

つづいて、エピタキシャル層２の表面に所定のドーパントをイオン注入することにより、ｐ型（第２導電型）の第１のベース領域３およびｎ型の（第１導電型）ソース領域４を形成する。ここでは、ｐ型（第２導電型）の第１のベース領域３をｐ型（第２導電型）不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５〜３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型（第１導電型）不純物濃度より高くする。このとき、Ａｌの注入深さよりも深いエピタキシャル層２の領域がドリフト層２ａとなる。つまり、ｐ型（第２導電型）の第１のベース領域３が形成されないエピタキシャル層２内の領域がドリフト層２ａである。   Subsequently, a p-type (second conductivity type) first base region 3 and an n-type (first conductivity type) source region 4 are formed by ion implantation of a predetermined dopant into the surface of the epitaxial layer 2. . Here, the p-type (second conductivity type) first base region 3 is formed by ion implantation of aluminum (Al) which is a p-type (second conductivity type) impurity. The depth of Al ion implantation is set to about 0.5 to 3 μm within a range not exceeding the thickness of the epitaxial layer 2. The impurity concentration of Al to be implanted is higher than the n-type (first conductivity type) impurity concentration of the epitaxial layer 2. At this time, the region of the epitaxial layer 2 deeper than the Al implantation depth becomes the drift layer 2a. That is, the region in the epitaxial layer 2 where the p-type (second conductivity type) first base region 3 is not formed is the drift layer 2a.

ｎ型（第１導電型）のソース領域４は、ｎ型（第１導電型）不純物である窒素（Ｎ）を第１のベース領域３の表面にイオン注入することにより形成する。ソース領域４は、図１のように、この後形成されるゲート電極７（トレンチ５）のレイアウトに対応する格子状のパターンで形成される。従って、ゲート電極７が形成されたとき、ゲート電極７の両側にソース領域４が配設される。Ｎのイオン注入深さは、第１のベース領域３の厚さより浅くする。注入するＮの不純物濃度は、第１のベース領域３のｐ型（第２導電型）不純物濃度よりも高くし、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とする。 The n-type (first conductivity type) source region 4 is formed by ion-implanting nitrogen (N), which is an n-type (first conductivity type) impurity, into the surface of the first base region 3. As shown in FIG. 1, the source region 4 is formed in a lattice pattern corresponding to the layout of the gate electrode 7 (trench 5) to be formed later. Therefore, when the gate electrode 7 is formed, the source region 4 is disposed on both sides of the gate electrode 7. The ion implantation depth of N is made shallower than the thickness of the first base region 3. The impurity concentration of N to be implanted is higher than the p-type (second conductivity type) impurity concentration of the first base region 3 and is set in the range of 1 × 10 18 cm −3 to 1 × 10 21 cm −3 .

次に、図５に示すように、第１の注入マスク１６を介してｐ型（第２導電型）不純物であるＡｌをエピタキシャル層２の表面にイオン注入することにより、ソース領域４の下部にｐ型（第２導電型）の第２のベース領域１４を形成する。第２のベース領域１４はこの後形成されるトレンチの交差部における角部近傍に形成される。
図１１は、本実施の形態に係るトレンチ型ＭＯＳＦＥＴの製造方法を説明するための上面図である。本実施の形態では、図５に示されるように、角部近傍が開口した第１の注入マスク１６を介してイオン注入が行われて第２のベース領域１４が形成される。 Next, as shown in FIG. 5, Al, which is a p-type (second conductivity type) impurity, is ion-implanted into the surface of the epitaxial layer 2 through the first implantation mask 16, thereby forming a lower portion of the source region 4. A p-type (second conductivity type) second base region 14 is formed. The second base region 14 is formed in the vicinity of the corner at the intersection of trenches to be formed thereafter.
FIG. 11 is a top view for explaining the method of manufacturing the trench MOSFET according to the present embodiment. In the present embodiment, as shown in FIG. 5, ion implantation is performed through the first implantation mask 16 having an opening near the corner, thereby forming the second base region 14.

第２のベース領域１４は、この後形成されるトレンチ５のレイアウトに対応して、図５に示されるように、第２のベース領域１４が形成される角部をまたぐように形成され、セルの配置に合わせて矩形状のパターンで形成される。また、第２のベース領域１４の幅は第２のベース領域１４を形成する角部のトレンチ側壁から同心円状に外側へ０．１μｍ以上０．５μｍ以下の幅を有するように形成する。   The second base region 14 is formed so as to straddle the corner where the second base region 14 is formed, as shown in FIG. 5, corresponding to the layout of the trench 5 to be formed later. A rectangular pattern is formed in accordance with the arrangement. The width of the second base region 14 is formed so as to have a width of 0.1 μm or more and 0.5 μm or less concentrically outward from the trench side wall of the corner forming the second base region 14.

つづいて、図６に示すように、エピタキシャル層２の表面にシリコン酸化膜からなるエッチングマスク１１を１〜２μｍ程度の厚さで堆積し、その上にレジスト材からなるレジストマスク１２を形成する。レジストマスク１２は、フォトリソグラフィー技術により、トレンチ５の形成領域を開口したパターンに形成される。トレンチ５が格子状なので、レジストマスク１２はそれを反転したマトリクス状のパターンとなる。   Subsequently, as shown in FIG. 6, an etching mask 11 made of a silicon oxide film is deposited on the surface of the epitaxial layer 2 to a thickness of about 1 to 2 μm, and a resist mask 12 made of a resist material is formed thereon. The resist mask 12 is formed into a pattern in which the formation region of the trench 5 is opened by photolithography. Since the trench 5 has a lattice shape, the resist mask 12 has a matrix pattern obtained by inverting it.

次に、図７に示すように、レジストマスク１２をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理により、エッチングマスク１１をパターニングする。つまりレジストマスク１２のパターンがシリコン酸化膜でできたエッチングマスク１１に転写される。パターニングされたエッチングマスク１１は次のトレンチ５を形成するエッチング工程におけるマスクとなる。   Next, as shown in FIG. 7, the etching mask 11 is patterned by a reactive ion etching (RIE) process using the resist mask 12 as a mask. That is, the pattern of the resist mask 12 is transferred to the etching mask 11 made of a silicon oxide film. The patterned etching mask 11 becomes a mask in the etching process for forming the next trench 5.

つづいて、図８に示すように、パターニングされたエッチングマスク１１をマスクとするＲＩＥにより、エピタキシャル層２にソース領域４および第１のベース領域３を貫通するトレンチ５を形成する。第１のベース領域３の一部には第２のベース領域１４が形成されている。トレンチ５の深さは、ドリフト層２ａに達するように第２のベース領域１４が形成されている箇所より深くなるものとし、０．５〜３μｍ程度とする。   Subsequently, as shown in FIG. 8, a trench 5 penetrating the source region 4 and the first base region 3 is formed in the epitaxial layer 2 by RIE using the patterned etching mask 11 as a mask. A second base region 14 is formed in a part of the first base region 3. The depth of the trench 5 is deeper than the portion where the second base region 14 is formed so as to reach the drift layer 2a, and is about 0.5 to 3 μm.

次に、図８に示したレジストマスク１２、および、エッチングマスク１１を除去した後、熱処理装置を用いて、上記の工程でイオン注入したＮおよびＡｌを活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００〜１９００℃、３０秒〜１時間の条件で行なう。   Next, after removing the resist mask 12 and the etching mask 11 shown in FIG. 8, annealing for activating the N and Al ions implanted in the above process is performed using a heat treatment apparatus. This annealing is performed in an inert gas atmosphere such as argon (Ar) gas under conditions of 1300 to 1900 ° C. and 30 seconds to 1 hour.

つづいて、図９に示すように、トレンチ５の内側を含むエピタキシャル層２の全面にゲート絶縁膜６を形成した後、ゲート電極７となる低抵抗ポリシリコンを減圧ＣＶＤ法により堆積し、それらをパターニングまたはエッチバックすることにより、トレンチ５内部にゲート絶縁膜６およびゲート電極７を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化法により熱酸化して形成してもよいし、エピタキシャル層２上及びトレンチ５の内側に堆積法により形成してもよい。   Subsequently, as shown in FIG. 9, after forming the gate insulating film 6 on the entire surface of the epitaxial layer 2 including the inside of the trench 5, low resistance polysilicon to be the gate electrode 7 is deposited by the low pressure CVD method. By patterning or etching back, the gate insulating film 6 and the gate electrode 7 are formed in the trench 5. The silicon oxide film to be the gate insulating film 6 may be formed by thermally oxidizing the surface of the epitaxial layer 2 by a thermal oxidation method, or may be formed by a deposition method on the epitaxial layer 2 and inside the trench 5. .

次に、図１０に示すように、減圧ＣＶＤ法により、エピタキシャル層２の表面全面にシリコン酸化膜からなる層間絶縁膜８を形成し、ゲート電極７を覆う。次に、層間絶縁膜８をパターニングすることで、ソース領域４および第１のベース領域３に達するコンタクトホール８１を形成する。図１０中、点線で囲まれた領域がコンタクトホール８１に相当する。   Next, as shown in FIG. 10, an interlayer insulating film 8 made of a silicon oxide film is formed on the entire surface of the epitaxial layer 2 by low pressure CVD, and the gate electrode 7 is covered. Next, the interlayer insulating film 8 is patterned to form a contact hole 81 reaching the source region 4 and the first base region 3. In FIG. 10, a region surrounded by a dotted line corresponds to the contact hole 81.

そして、エピタキシャル層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜８上並びにコンタクトホール８１内に、ソース電極９を形成する。さらに、炭化珪素基板１の下面にＡｌ合金等の電極材を堆積してドレイン電極１０を形成することにより、図１、図２に示した構成のトレンチゲート型ＭＯＳＦＥＴを得ることができる。   Then, an electrode material such as an Al alloy is deposited on the epitaxial layer 2 to form the source electrode 9 on the interlayer insulating film 8 and in the contact hole 81. Furthermore, by depositing an electrode material such as an Al alloy on the lower surface of the silicon carbide substrate 1 to form the drain electrode 10, the trench gate type MOSFET having the configuration shown in FIGS. 1 and 2 can be obtained.

本実施の形態の半導体装置によれば、角部近傍の第２のベース領域１４の不純物濃度を第１のベース領域３の不純物濃度よりも高くしているため、ゲート電極７に電圧を印加した際に格子状に配列されたトレンチの交差部における角部のゲート絶縁膜６に印加される電界がそれ以外の箇所より大きくなった場合であっても、角部近傍のチャネルの閾値電圧が角部以外のチャネルの閾値電圧より高くなるので、角部が角部以外に対して先にオン状態となることがなく、閾値電圧の低下を防ぐことができる。   According to the semiconductor device of the present embodiment, since the impurity concentration of the second base region 14 near the corner is higher than the impurity concentration of the first base region 3, a voltage is applied to the gate electrode 7. Even when the electric field applied to the gate insulating film 6 at the corners at the intersections of the trenches arranged in a lattice pattern becomes larger than the other portions, the threshold voltage of the channel in the vicinity of the corners becomes the corner. Since it becomes higher than the threshold voltage of the channels other than the corners, the corners are not turned on earlier than the corners, and the threshold voltage can be prevented from lowering.

なお、本実施の形態では、エピタキシャル層２と炭化珪素基板１とが同じ第１導電型を有する構造のトレンチ型ＭＯＳＦＥＴについて説明してきたが、本発明は、エピタキシャル層２と炭化珪素基板１とが異なる導電型を有する構造のトレンチゲート型ＩＧＢＴに対しても適用可能である。例えば、図１に示したエピタキシャル層２が第１導電型のｎ型である構成に対し、炭化珪素基板１を第２導電型のｐ型にすればトレンチ型ＩＧＢＴの構成となる。その場合、トレンチ型ＭＯＳＦＥＴのソース領域４およびソース電極９は、それぞれトレンチゲート型ＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ドレイン電極１０はコレクタ電極に対応することになる。   In the present embodiment, the trench type MOSFET having a structure in which epitaxial layer 2 and silicon carbide substrate 1 have the same first conductivity type has been described. However, in the present invention, epitaxial layer 2 and silicon carbide substrate 1 have the same structure. The present invention can also be applied to a trench gate type IGBT having a structure having different conductivity types. For example, when the epitaxial layer 2 shown in FIG. 1 is of the first conductivity type n-type, the silicon carbide substrate 1 is of the second conductivity type p-type, resulting in a trench IGBT configuration. In that case, the source region 4 and source electrode 9 of the trench MOSFET correspond to the emitter region and emitter electrode of the trench gate IGBT, respectively, and the drain electrode 10 corresponds to the collector electrode.

本実施の形態においては、炭化珪素半導体で構成された半導体装置を例として説明したが、半導体の材料は、他の材料であっても良く、また、他のワイドバンドギャップ半導体装置であっても良い。
また、本実施の形態では、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としても良い。 In the present embodiment, the semiconductor device made of a silicon carbide semiconductor has been described as an example. However, the semiconductor material may be another material, or may be another wide band gap semiconductor device. good.
In the present embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type may be p-type and the second conductivity type may be n-type.

さらに、本実施の形態においては、上面から見て正方形のセルを持つ活性領域の例について説明したが、セルは他の構造であってもよく、基本セルが長方形や六角形などであっても良い。また、セルの配置についても、縦横方向に規則正しく配置された例を用いて説明したが、隣接する列のセルがずれた配置であって、セルの角部に第２のベース領域が形成されていれば、同様の効果を奏する。また、第１のベース領域３と第２のベース領域の境界は、急峻でなくても良く、ある幅で連続的に不純物濃度が変化するものであってもよい。   Furthermore, in the present embodiment, an example of an active region having a square cell as viewed from above has been described. However, the cell may have another structure, and the basic cell may be a rectangle or a hexagon. good. In addition, the cell arrangement has been described using an example in which the cells are regularly arranged in the vertical and horizontal directions. However, the cells in adjacent columns are shifted from each other, and the second base region is formed at the corner of the cell. If it is, there exists the same effect. In addition, the boundary between the first base region 3 and the second base region may not be steep, and the impurity concentration may continuously change with a certain width.

また、製造方法においては、第１のベース領域３をエピタキシャル成長法によって形成してもよい。その場合も第１のベース領域３の不純物濃度および厚さは、イオン注入によって形成する場合と同等であれば良い。   In the manufacturing method, the first base region 3 may be formed by an epitaxial growth method. Also in this case, the impurity concentration and thickness of the first base region 3 may be the same as those formed by ion implantation.

実施の形態２．
本発明の実施の形態２における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成を説明する。図１２と図１３は、それぞれ本発明の実施の形態２に係る半導体装置であるトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の上面図、活性領域の一部の断面模式図である。図１２の一点鎖線で示されるＡ−Ａ断面図が図１３（ａ）に対応し、図１の二点鎖線で示されるＢ−Ｂ断面図が図１３（ｂ）に対応する。ここで、Ｂ−Ｂ断面図は格子状に並ぶトレンチの交差部の特に角部を含む断面図となっている。 Embodiment 2. FIG.
A configuration of a trench gate type MOSFET which is a silicon carbide semiconductor device in the second embodiment of the present invention will be described. 12 and 13 are a top view of a part of the active region and a schematic cross-sectional view of a part of the active region, respectively, of the trench gate type MOSFET that is the semiconductor device according to the second embodiment of the present invention. 12 corresponds to FIG. 13A, and the BB sectional view indicated by the two-dot chain line in FIG. 1 corresponds to FIG. 13B. Here, the BB cross-sectional view is a cross-sectional view including the corners of the intersecting portions of the trenches arranged in a lattice pattern.

図１２と図１３に示すように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴは、格子状に形成されたトレンチの交差部において、実施の形態１で説明した第２のベース領域１４を設ける代わりにソース領域４をトレンチ側壁から離して形成し、交差部以外の箇所ではソース領域４をトレンチ側壁に接するように形成している。その他の点については、実施の形態１と同様であるので、詳しい説明を省略する。   As shown in FIGS. 12 and 13, the trench gate type MOSFET of the present embodiment replaces the second base region 14 described in the first embodiment at the intersection of the trenches formed in a lattice pattern. The source region 4 is formed away from the trench sidewall, and the source region 4 is formed so as to be in contact with the trench sidewall at portions other than the intersection. Since other points are the same as those in the first embodiment, detailed description thereof is omitted.

図１２と図１３に示すように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴにおいては、トレンチの交差部で、ソース領域４をトレンチ側壁から離して形成しているが、その距離は、０．１μｍ以上などであれば良い。   As shown in FIGS. 12 and 13, in the trench gate type MOSFET of the present embodiment, the source region 4 is formed away from the trench side wall at the intersection of the trench, but the distance is 0.1 μm. The above is sufficient.

本実施の形態における半導体装置によれば、角部から離れた箇所にソース領域４が形成されているため、角部近傍のチャネル長が長くなり、閾値電圧が上昇し、かつ、チャネル抵抗が上昇する。つまり、角部近傍のチャネルがオンしにくくなる。したがって、ゲート電極７に電圧を印加した際に格子状に配列されたトレンチの交差部における角部のゲート絶縁膜６に印加される電界がそれ以外の箇所より大きくなった場合であっても、角部近傍のチャネルの部分的な閾値電圧が高くなり、チャネル抵抗が高くなるため、この部分による閾値電圧への影響を小さくなり、素子全体の閾値電圧が低下することを防ぐことができる。   According to the semiconductor device in the present embodiment, since the source region 4 is formed at a location away from the corner, the channel length near the corner is increased, the threshold voltage is increased, and the channel resistance is increased. To do. That is, the channel near the corner is difficult to turn on. Therefore, even when a voltage is applied to the gate electrode 7, even when the electric field applied to the gate insulating film 6 at the corners at the intersections of the trenches arranged in a lattice pattern becomes larger than other portions, Since the partial threshold voltage of the channel near the corner increases and the channel resistance increases, the influence of this portion on the threshold voltage is reduced, and the threshold voltage of the entire device can be prevented from being lowered.

また、本実施の形態の半導体装置は、実施の形態１において第２のベース領域１４を製造する工程を削除し、ソース領域４の形成領域を本実施の形態に示す形状にすれば製造できる。その他の点については、実施の形態１の半導体装置の製造方法と同様である。   In addition, the semiconductor device of this embodiment can be manufactured by eliminating the process of manufacturing the second base region 14 in Embodiment 1 and making the formation region of the source region 4 the shape shown in this embodiment. Other points are the same as those in the method for manufacturing the semiconductor device of the first embodiment.

本発明の実施の形態２における半導体装置の製造方法によれば、本発明の実施の形態１における第２のベース領域１４を形成工程が必要無くなるため、実施の形態１と比較してイオン注入工程を削減することができ、製造コストを低減した低コストの半導体装置を得ることができる。   According to the method for manufacturing a semiconductor device in the second embodiment of the present invention, the step of forming the second base region 14 in the first embodiment of the present invention is not necessary, so that the ion implantation process is performed as compared with the first embodiment. Thus, a low-cost semiconductor device with reduced manufacturing costs can be obtained.

１ 炭化珪素基板、２ エピタキシャル層、２ａ ドリフト層、３ 第１のベース領域、４ ソース領域、５ トレンチ、６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、９ ソース電極、１０ ドレイン電極、１１ エッチングマスク、１２ レジストマスク、１４ 第２のベース領域、８１ コンタクトホール。   DESCRIPTION OF SYMBOLS 1 Silicon carbide substrate, 2 Epitaxial layer, 2a Drift layer, 1st base region, 4 Source region, 5 Trench, 6 Gate insulating film, 7 Gate electrode, 8 Interlayer insulating film, 9 Source electrode, 10 Drain electrode, 11 Etching mask, 12 resist mask, 14 second base region, 81 contact hole.

Claims (8)

半導体基板と、
前記半導体基板上に設けられた第１導電型のドリフト層と、
前記ドリフト層の表面側に位置する第２導電型の第１のベース領域と、
前記第１のベース領域内に位置する第１導電型のソース領域と、
前記第１のベース領域と前記ソース領域を貫通し、複数の面からなるトレンチ側壁を有し、格子状に形成されたトレンチと、
前記トレンチ内の前記トレンチ側壁に接して形成されたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記トレンチの交差部における角部に接する箇所に、前記角部以外の前記トレンチ側壁に接する箇所に形成された前記第１のベース領域の不純物濃度よりも高い不純物濃度を有する、第２導電型の第２のベース領域とを備えたことを特徴とする半導体装置。 A semiconductor substrate;
A drift layer of a first conductivity type provided on the semiconductor substrate;
A first base region of a second conductivity type located on the surface side of the drift layer;
A source region of a first conductivity type located in the first base region;
A trench penetrating the first base region and the source region, having trench sidewalls formed of a plurality of surfaces, and formed in a lattice shape;
A gate insulating film formed in contact with the trench sidewall in the trench;
A gate electrode embedded in the trench through the gate insulating film;
The second conductivity type having a higher impurity concentration than the first base region formed at a position in contact with the trench sidewall other than the corner at a position in contact with the corner at the intersection of the trench. A semiconductor device comprising a second base region. 前記第２のベース領域は前記トレンチの交差部における角部から０．１μｍ〜０．５μｍの幅を持って形成されることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the second base region is formed to have a width of 0.1 [mu] m to 0.5 [mu] m from a corner portion at an intersection of the trench. 前記第２のベース領域の第２導電型不純物濃度は、前記第１のベース領域の第２導電型不純物濃度より５×１０１６ｃｍ−３以上高いことを特徴とする請求項１または２に記載の半導体装置。 The second conductivity type impurity concentration of the second base region is 5 × 10 16 cm −3 or more higher than the second conductivity type impurity concentration of the first base region. Semiconductor device. 半導体基板と、
前記半導体基板上に設けられた第１導電型のドリフト層と、
前記ドリフト層の表面側に位置する第２導電型の第１のベース領域と、
前記第１のベース領域内に位置する第１導電型のソース領域と、
前記第１のベース領域と前記ソース領域を貫通し、複数の面からなるトレンチ側壁を有し、格子状に形成されたトレンチと、
前記トレンチ内の前記トレンチ側壁に接して形成されたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極を有し、
前記ソース領域は前記トレンチの交差部における角部近傍から離れて形成され、前記角部以外の前記トレンチ側壁には接して形成されることを特徴とする半導体装置。 A semiconductor substrate;
A drift layer of a first conductivity type provided on the semiconductor substrate;
A first base region of a second conductivity type located on the surface side of the drift layer;
A source region of a first conductivity type located in the first base region;
A trench penetrating the first base region and the source region, having trench sidewalls formed of a plurality of surfaces, and formed in a lattice shape;
A gate insulating film formed in contact with the trench sidewall in the trench;
A gate electrode embedded in the trench through the gate insulating film;
The semiconductor device is characterized in that the source region is formed away from the vicinity of the corner at the intersection of the trenches and is in contact with the trench sidewall other than the corner. 記ソース領域は前記トレンチの交差部における角部から０．１μｍ以上離れていることを特徴とする請求項４に記載の絶縁ゲート型の半導体装置。   5. The insulated gate semiconductor device according to claim 4, wherein the source region is separated by 0.1 μm or more from a corner portion at an intersection of the trenches. 6. 前記半導体基板が炭化珪素半導体装置であり、前記ドリフト層が炭化珪素で構成されていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor substrate is a silicon carbide semiconductor device, and the drift layer is made of silicon carbide. 半導体基板上に、第１導電型のドリフト層となる第１導電型のエピタキシャル層を成長する工程と、
前記エピタキシャル層の表層部に第２導電型の第１のベース領域を形成する工程と、
前記第１のベース領域の表層部に第１導電型のソース領域を形成する工程と、
前記ドリフト層内に第１のベース領域より不純物濃度が高い、第２導電型の第２のベース領域を形成する工程と、
前記第１のベース領域と前記ソース領域を貫通するトレンチを、格子状に、前記トレンチの交差部における角部が前記第２のベース領域に接するように、前記第２のベース領域よりも深く、エッチングにより形成する工程と、
前記トレンチ内のトレンチ側壁に接するようにゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
を備えた半導体装置の製造方法。 Growing a first conductivity type epitaxial layer to be a first conductivity type drift layer on a semiconductor substrate;
Forming a second conductivity type first base region in a surface layer portion of the epitaxial layer;
Forming a first conductivity type source region in a surface layer portion of the first base region;
Forming a second base region of a second conductivity type having an impurity concentration higher than that of the first base region in the drift layer;
The trenches penetrating the first base region and the source region are arranged in a lattice pattern, and deeper than the second base region so that corners at the intersections of the trenches are in contact with the second base region, Forming by etching;
Forming a gate insulating film in contact with a trench sidewall in the trench;
Burying a gate electrode in the trench through the gate insulating film;
A method for manufacturing a semiconductor device comprising: 前記半導体基板と前記ドリフト層が炭化珪素で構成されていることを特徴とする請求項７に記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the semiconductor substrate and the drift layer are made of silicon carbide.
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