JP2004055976A

JP2004055976A - Semiconductor device having trench structure

Info

Publication number: JP2004055976A
Application number: JP2002213935A
Authority: JP
Inventors: Shogo Mori; 森　昌吾
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2002-07-23
Filing date: 2002-07-23
Publication date: 2004-02-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having trench structure capable of preventing threshold voltage Vth in the corners of a trench from being reduced without increasing ON resistance. <P>SOLUTION: A MOSFET 10 is provided with an n<SP>+</SP>-type semiconductor substrate 11, an n-type 1st semiconductor layer 12 is formed on the main surface of the substrate 11, and a p-type 2nd semiconductor layer 13 is formed on the upper surface of the 1st semiconductor layer 12. An n<SP>+-</SP>type 3rd semiconductor layer 14 is formed on a part of the surface layer part of the 2nd semiconductor layer 13. The trench 15 dividing the 2nd semiconductor layer 13 into a plurality of sections and having corners is formed like a grating from the surface of the 3rd semiconductor layer 14 so as to reach the 1st semiconductor layer 12 through a part of the 2nd semiconductor layer 13. A gate oxide film 16 is formed on the inwall surface of the trench 15, and gate electrodes G are formed so as to fill the trench 15. In order to form transistor areas having high threshold voltage on respective corner parts of the trench 15, p<SP>+</SP>-type areas 17 are formed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、微細加工技術の進歩により低オン抵抗化の動きが急速に進んでおり、現在ではセルサイズをより小型化できるトレンチ構造を有する縦型パワーＭＯＳＦＥＴの開発が進められている。ところが、低オン抵抗化を図った従来の縦型パワーＭＯＳＦＥＴは、トレンチの側面のコーナー部とその他の部分とでゲート酸化膜の厚さ及び膜質が異なり、特性面で様々なアンバランスを引き起こしたり、信頼性上の不具合（例えば、閾値電圧Ｖｔｈの低下）が発生するという問題がある。
【０００３】
この不具合を解消する半導体装置が特許２８９４８２０号に開示されている。この半導体装置は、図７に示すように、Ｎ型のエピタキシャル層５１の上面にＰ型のチャネル形成層５２が設けられ、チャネル形成層５２の表層部にＮ^＋型ソース領域５３が設けられている。そして、ソース領域５３の中央部表面からチャネル形成層５２の一部を貫いてエピタキシャル層５１に達するように格子状のパターンを有するトレンチ５４が形成されている。トレンチ５４の内壁面にはゲート酸化膜５５が形成され、ゲート酸化膜５５の上からトレンチ５４を埋めるようにゲート電極Ｇが設けられている。そして、トレンチ５４によってチャネル形成層５２が分割されたセルパターンの各コーナー部にＰ^＋型の第４の半導体層５６が形成されている。すなわち、この半導体装置ではトレンチ５４のコーナー部には、ＭＯＳＦＥＴとして機能しない領域が形成されている。
【０００４】
【発明が解決しようとする課題】
特許２８９４８２０号に開示されている前記の半導体装置では、トレンチ５４のコーナー部はトランジスタとして機能しないため、トレンチ５４のコーナー部の閾値電圧Ｖｔｈの低下を防ぐことはできるがオン抵抗は増加する。また、セル１個当たりの無効な部分の割合が小さくても、セルが多数集まった１個のＭＯＳＦＥＴとしては無効領域が大きくなり、品質の安定性に不利となる。
【０００５】
本発明は、前記従来の問題に鑑みてなされたものであって、その目的はオン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定するトレンチ構造を有する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するため、請求項１に記載の発明はトレンチ構造を有する半導体装置である。そして、第１導電型の半導体基板と、前記半導体基板の主面に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の上面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備えている。また、前記第３の半導体層の表面から前記第２の半導体層の一部を貫いて前記第１の半導体層に達するように設けられ、前記第２の半導体層を複数に分割するトレンチを備えている。さらに、前記トレンチの内壁面に形成されたゲート酸化膜と、前記ゲート酸化膜上から前記トレンチを埋めるように設けられゲート電極とを備えている。そして、少なくとも前記トレンチが交差するコーナー部に閾値電圧の高いトランジスタ領域が形成されている。
【０００７】
この発明では、トレンチが交差するコーナー部（トレンチのコーナー部）に閾値電圧の高いトランジスタ領域が形成されているため、オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、前記閾値電圧の高いトランジスタ領域は前記第２の半導体層よりも濃度が高く、前記第３の半導体層よりも濃度の低い第２導電型の領域を設けることにより形成されている。この発明では、請求項１に記載の発明の半導体装置を容易に製造できる。
【０００９】
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記トレンチによって前記第２の半導体層が分割されたセルパターンを有し、前記セルパターンが長方形状に形成され、そのセルパターンの長手方向の両端部に幅方向全域にわたって前記トランジスタ領域が形成されている。この発明では、トレンチの各コーナー部毎に独立して前記トランジスタ領域が形成されたものに比較して構造が簡単になる。
【００１０】
【発明の実施の形態】
以下、本発明をＭＯＳＦＥＴに具体化した一実施の形態を図１及び図２に従って説明する。図１（ａ）はソース電極や絶縁膜等を省略したＭＯＳＦＥＴの模式斜視図であり、（ｂ）は模式平面図、（ｃ）は（ｂ）のＣ−Ｃ線で切断した場合に対応する模式断面図である。なお、断面のハッチングの一部を省略している。
【００１１】
図１（ａ）〜（ｃ）に示すように、半導体装置としてのＭＯＳＦＥＴ１０は、第１導電型（この実施の形態ではＮ^＋型）のシリコンからなる半導体基板１１を備え、半導体基板１１の主面にドレイン領域を構成する第１導電型（この実施の形態ではＮ型）の第１の半導体層１２が設けられている。第１の半導体層１２の上面には、チャネル領域形成用の第２導電型（この実施の形態ではＰ型）の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部に第１導電型（この実施の形態ではＮ^＋型）の第３の半導体層１４が設けられている。そして、第２の半導体層１３を複数に分割するとともにコーナー部を有するトレンチ１５が、第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達するように格子状に設けられている。この実施の形態では第２の半導体層１３が平面ほぼ正方形状に分割されたセルパターンを形成するようにトレンチ１５が形成されている。
【００１２】
トレンチ１５の内壁面にはゲート酸化膜１６が形成され、ゲート酸化膜１６の上からトレンチ１５を埋めるようにゲート電極Ｇが設けられている。トレンチ１５が交差する各コーナー部（トレンチ１５のコーナー部）には、図１（ｃ）に示すように第３の半導体層１４の下面に接触するように第２導電型（この実施の形態ではＰ^＋型）の領域１７が形成され、トレンチ１５の各コーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域が形成されている。領域１７はその不純物の濃度が、第２の半導体層１３よりも濃度が高く、第３の半導体層１４よりも濃度が低く設定されている。
【００１３】
なお、図１（ａ），（ｂ）では図示を省略しているが、図１（ｃ）に示すように、ゲート電極Ｇ上を覆うとともに、トレンチ１５の端部から張り出して第３の半導体層１４の一部を覆うように絶縁膜１８が設けられている。そして、前記絶縁膜１８の露出部、第３の半導体層１４の露出表面及び第２の半導体層１３の露出表面を覆うようにソース電極Ｓが形成されている。また、半導体基板１１の裏面にはドレイン電極Ｄが形成されている。ソース電極Ｓ及びドレイン電極Ｄは各セルに対して一体的に設けられ、各セルのゲート電極Ｇは共通に接続されて、各セルは並列に接続されている。
【００１４】
次に前記構成のＭＯＳＦＥＴ１０の製造方法の一例を図２（ａ）〜（ｄ）に従って説明する。
先ず、図２（ａ）に示すように、Ｎ^＋型のシリコンからなる半導体基板１１の主面に、Ｎ型の第１の半導体層１２をエピタキシャル成長により形成する。次に図２（ｂ）に示すように、各セルのコーナー部と対応する箇所に領域１７を形成するための、Ｐ^＋型の注入領域１９が形成される。
【００１５】
次に第１の半導体層１２の表層部にＰ型の第２の半導体層１３が形成された後に図２（ｃ）に示すように、トレンチ１５がドライエッチング法により形成される。トレンチ１５はその後に形成される第３の半導体層１４の表面から第２の半導体層１３の一部を貫いて第１の半導体層１２に達する深さに設けられる。次にトレンチ１５の内面及び第１の半導体層１２の表面にシリコン酸化膜を形成する酸化膜形成工程が行われ、ゲート酸化膜１６となるシリコン酸化膜が形成される。その後、公知の方法でトレンチ１５にゲート材料の埋め込み処理が行われて、ゲート電極Ｇが形成される。
【００１６】
トレンチ１５で分割されたセルパターンの中央部を囲むようにＮ^＋型の第３の半導体層１４が形成されて、図２（ｄ）に示すように、コーナー部に閾値電圧の高いトランジスタ領域が形成されたトレンチ構造を有する半導体装置が製造される。
【００１７】
次にゲート電極Ｇ上及び第３の半導体層１４の一部を覆うように絶縁膜１８が設けられる。その後、半導体基板１１の表面側（図１（ａ）の上側）の全面を覆うようにソース電極Ｓが形成され、半導体基板１１の裏面にはドレイン電極Ｄが形成されてＭＯＳＦＥＴ１０が製造される。なお、各電極の表面はパッシベーション膜で被覆される。
【００１８】
この実施の形態では以下の効果を有する。
（１）　トレンチ構造を有する半導体装置において、トレンチ１５が交差するコーナー部（トレンチ１５のコーナー部）に閾値電圧Ｖｔｈの高いトランジスタ領域が形成されている。従って、半導体装置のオン抵抗の増加を招くこと無く、トレンチ１５のコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【００１９】
（２）　トレンチ１５のコーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域を形成する際、前記閾値電圧の高いトランジスタ領域は第２の半導体層１３よりも濃度が高く、第３の半導体層１４よりも濃度の低い第２導電型の領域１７を設けることにより形成されている。従って、領域１７の不純物濃度を第３の半導体層１４の濃度と同程度にする場合に比較して、閾値電圧Ｖｔｈの高いトランジスタ領域を容易に形成できる。
【００２０】
（３）　従来技術においてトランジスタとして機能しない領域に、閾値電圧Ｖｔｈの高いトランジスタ領域を形成することができ、半導体装置を構成する各セルの面積を変更する必要がない。従って、半導体装置の大きさを変更せずに実施できる。
【００２１】
（４）　トレンチ１５が格子状に形成されている。従って、構造的にそれぞれ分離独立した複数のトレンチを形成する構成と異なり、各トレンチ内に形成されたゲート電極Ｇ相互を電気的に接続するゲート配線が不要で構造が簡単になる。
【００２２】
（５）　半導体装置としてＭＯＳＦＥＴ１０に適用されているため、ＭＯＳＦＥＴ１０において前記（１）〜（４）の効果が得られる。
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
【００２３】
○　ＭＯＳＦＥＴ１０の構造は、領域１７が第２の半導体層１３を貫通して第１の半導体層１２に達する構造に限らず、図３（ｄ）に示すように、領域１７が第２の半導体層１３内に存在する構造としてもよい。この構造のＭＯＳＦＥＴ１０の製造は、例えば、次の手順で行われる。
【００２４】
先ず、図３（ａ）に示すように、Ｎ^＋型のシリコンからなる半導体基板１１の主面に、Ｎ型の第１の半導体層１２をエピタキシャル成長により形成し、その後、図３（ｂ）に示すように、第１の半導体層１２上にＰ型の第２の半導体層１３を拡散によって形成する。次にイオン注入法を用いて、図３（ｃ）に示すように、第２の半導体層１３の各セルのコーナー部と対応する箇所にＰ^＋型の領域１７を形成するためのＰ^＋型の注入領域１９が形成される。また、第２の半導体層１３の中央部にも同時にＰ^＋型の注入領域２０が形成される。次に図３（ｃ）に示すように、トレンチ１５がドライエッチング法により形成される。トレンチ１５は第２の半導体層１３の一部を貫いて第１の半導体層１２に達する深さに設けられる。次に前記と同様にしてトレンチ１５の内面にゲート酸化膜１６となるシリコン酸化膜が形成された後、ゲート電極Ｇが形成される。次にトレンチ１５で分割されたセルパターンの中央部を囲むようにＮ^＋型の第３の半導体層１４が形成されて、図３（ｄ）に示すように、コーナー部に閾値電圧の高いトランジスタ領域が形成されたトレンチ構造を有する半導体装置が製造される。その後、ソース電極Ｓ及びドレイン電極Ｄ等が形成されてＭＯＳＦＥＴ１０が完成する。
【００２５】
○　ＭＯＳＦＥＴ１０はセルパターンの平面形状がほぼ正方形状に限らず、例えば図４に示すように、細長い長方形状とし、各セルパターンのコーナー部に閾値電圧Ｖｔｈの高いトランジスタ領域を形成するための領域１７を形成してもよい。この場合も、前記実施の形態の（１）〜（５）と同様な効果が得られる。
【００２６】
○　図５に示すように、セルパターンを細長い長方形状とし、各セルパターンの長手方向の両端部に前記トランジスタ領域を構成する領域１７を幅方向全体にわたって形成してもよい。この発明では、トレンチ１５の各コーナー部毎に独立して前記トランジスタ領域が形成されたものに比較して構造が簡単になる。
【００２７】
○　トレンチ構造を有する半導体装置として、ＭＯＳＦＥＴ１０に限らず、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用してもよい。ＩＧＢＴに適用する場合は、例えば、図６に示すように、Ｐ^＋型半導体基板２１にＮ^＋型半導体層２３が設けられる点を除いて、ＭＯＳＦＥＴ１０と同じ構成となる。ただし、ＩＧＢＴ２２の場合は、ＭＯＳＦＥＴ１０においてソース電極Ｓと呼ばれた電極がエミッタ電極Ｅと呼ばれ、ドレイン電極Ｄと呼ばれた電極がコレクタ電極Ｃと呼ばれる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、ＩＧＢＴにおいて、前記（１）〜（４）等と同様な効果が得られる。
【００２８】
〇　領域１７の不純物濃度を第３の半導体層１４の不純物濃度よりも低くせず、第３の半導体層１４の不純物濃度と同程度にしてもよい。
○　前記各実施の形態ではＮチャネルの半導体装置について説明したが、Ｐチャネルの半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ１０の場合、半導体基板１１をＰ^＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ^＋型、領域１７をＮ^＋型、注入領域２０が存在する場合は注入領域２０をＮ^＋型、とする。ＩＧＢＴ２２の場合、半導体基板２１をＮ^＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ^＋型、領域１７をＮ^＋型、注入領域２０をＮ^＋型、半導体層２３をＰ^＋型とする。
【００２９】
○　領域１７が第１の半導体層１２に達する構造の半導体装置において、注入領域２０を設けたり、領域１７が第１の半導体層１２に達しない構造の半導体装置において、注入領域２０を省略してもよい。
【００３０】
○　トレンチは必ずしも格子状に連続していなくてもよい。
前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
【００３１】
（１）　請求項１〜請求項３のいずれか一項に記載の発明において、前記トレンチは格子状に形成されている。
（２）　請求項１〜請求項３及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＭＯＳＦＥＴである。
【００３２】
（３）　請求項１〜請求項３及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＩＧＢＴである。
【００３３】
【発明の効果】
以上、詳述したように、請求項１〜請求項３に記載の発明によれば、オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Ｖｔｈの低下を防ぐことができ、品質が安定する。
【図面の簡単な説明】
【図１】（ａ）は一実施の形態のＭＯＳＦＥＴの要部模式斜視図、（ｂ）は同じく部分平面図、（ｃ）は（ｂ）のＣ−Ｃ線の位置で切断した模式断面図。
【図２】（ａ）〜（ｄ）はＭＯＳＦＥＴの製造方法を示す模式断面図。
【図３】（ａ）〜（ｄ）は別の実施の形態のＭＯＳＦＥＴの製造方法を示す模式断面図。
【図４】別の実施の形態のＭＯＳＦＥＴの要部模式平面図。
【図５】別の実施の形態のＭＯＳＦＥＴの要部模式平面図。
【図６】ＩＧＢＴの要部模式断面図
【図７】従来のＭＯＳＦＥＴの斜視図。
【符号の説明】
Ｇ…ゲート電極、１１，２１…半導体基板、１２…第１の半導体層、１３…第２の半導体層、１４…第３の半導体層、１５…トレンチ、１６…ゲート酸化膜、１７…領域。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a trench structure.
[0002]
[Prior art]
With regard to power MOSFETs, the on-resistance has been rapidly reduced due to advances in microfabrication technology, and at present, vertical power MOSFETs having a trench structure that can further reduce the cell size are being developed. However, in conventional vertical power MOSFETs with low on-resistance, the thickness and film quality of the gate oxide film are different between the corners on the side surfaces of the trench and other portions, causing various imbalances in characteristics. In addition, there is a problem that a reliability defect (for example, a decrease in the threshold voltage Vth) occurs.
[0003]
A semiconductor device that solves this problem is disclosed in Japanese Patent No. 2894820. In this semiconductor device, as shown in FIG. 7, a P-type channel forming layer 52 is provided on an upper surface of an N-type epitaxial layer 51, and an N ⁺ type source region 53 is provided on a surface portion of the channel forming layer 52. I have. Then, a trench 54 having a lattice-like pattern is formed so as to penetrate a part of the channel forming layer 52 from the central surface of the source region 53 to reach the epitaxial layer 51. A gate oxide film 55 is formed on the inner wall surface of the trench 54, and a gate electrode G is provided from above the gate oxide film 55 so as to fill the trench 54. A P ⁺ -type fourth semiconductor layer 56 is formed at each corner of the cell pattern in which the channel forming layer 52 is divided by the trench 54. That is, in this semiconductor device, a region that does not function as a MOSFET is formed at the corner of the trench 54.
[0004]
[Problems to be solved by the invention]
In the semiconductor device disclosed in Japanese Patent No. 2894820, since the corner of the trench 54 does not function as a transistor, a decrease in the threshold voltage Vth at the corner of the trench 54 can be prevented, but the on-resistance increases. Further, even if the ratio of the invalid portion per cell is small, the invalid region becomes large as one MOSFET in which a large number of cells are gathered, which is disadvantageous for quality stability.
[0005]
The present invention has been made in view of the above-mentioned conventional problems, and its object is to prevent a decrease in threshold voltage Vth at a corner portion of a trench without causing an increase in on-resistance, thereby stabilizing quality. An object of the present invention is to provide a semiconductor device having a trench structure.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 is a semiconductor device having a trench structure. And a first conductivity type semiconductor substrate, a first conductivity type first semiconductor layer provided on a main surface of the semiconductor substrate, and a channel region formation channel provided on an upper surface of the first semiconductor layer. The semiconductor device includes a second semiconductor layer of the second conductivity type, and a third semiconductor layer of the first conductivity type provided in a part of a surface layer of the second semiconductor layer. A trench provided to extend from a surface of the third semiconductor layer to a portion of the second semiconductor layer to reach the first semiconductor layer, and to divide the second semiconductor layer into a plurality of trenches; ing. The semiconductor device further includes a gate oxide film formed on the inner wall surface of the trench, and a gate electrode provided to fill the trench from above the gate oxide film. A transistor region having a high threshold voltage is formed at least at a corner where the trench intersects.
[0007]
In the present invention, since the transistor region having a high threshold voltage is formed at the corner where the trench intersects (corner of the trench), the threshold voltage Vth at the corner of the trench can be reduced without increasing the on-resistance. Can be prevented and the quality is stable.
[0008]
According to a second aspect of the present invention, in the first aspect of the present invention, the transistor region having a higher threshold voltage has a higher concentration than the second semiconductor layer and has a lower concentration than the third semiconductor layer. It is formed by providing a region of two conductivity type. According to the present invention, the semiconductor device according to the first aspect of the present invention can be easily manufactured.
[0009]
According to a third aspect of the present invention, in the first or second aspect, the second semiconductor layer has a cell pattern divided by the trench, and the cell pattern is formed in a rectangular shape. The transistor region is formed at both ends in the longitudinal direction of the cell pattern over the entire region in the width direction. According to the present invention, the structure is simplified as compared with the case where the transistor region is formed independently at each corner of the trench.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment in which the present invention is embodied in a MOSFET will be described below with reference to FIGS. FIG. 1A is a schematic perspective view of a MOSFET in which a source electrode, an insulating film, and the like are omitted, FIG. 1B is a schematic plan view, and FIG. 1C corresponds to a case cut along line CC in FIG. It is a schematic cross section. Note that a part of hatching in the cross section is omitted.
[0011]
As shown in FIGS. 1A to 1C, a MOSFET 10 as a semiconductor device includes a semiconductor substrate 11 made of silicon of a first conductivity type (N ⁺ type in this embodiment). A first conductivity type (N-type in this embodiment) first semiconductor layer 12 constituting a drain region is provided on the surface. On the upper surface of the first semiconductor layer 12, a second semiconductor layer 13 of a second conductivity type (P-type in this embodiment) for forming a channel region is provided. A third semiconductor layer 14 of a first conductivity type (N ⁺ type in this embodiment) is provided on a part of the surface layer of the second semiconductor layer 13. Then, a trench 15 that divides the second semiconductor layer 13 into a plurality of parts and has a corner portion is formed in the first semiconductor layer 12 from a surface of the third semiconductor layer 14 through a part of the second semiconductor layer 13. It is provided in a lattice shape to reach. In this embodiment, the trench 15 is formed such that the second semiconductor layer 13 forms a cell pattern divided into a substantially square shape on a plane.
[0012]
A gate oxide film 16 is formed on the inner wall surface of the trench 15, and a gate electrode G is provided so as to fill the trench 15 from above the gate oxide film 16. At each corner portion where the trench 15 intersects (the corner portion of the trench 15), as shown in FIG. 1C, the second conductivity type (in this embodiment, contacting the lower surface of the third semiconductor layer 14). (P ⁺ type) region 17 is formed, and a transistor region having a high threshold voltage Vth is formed at each corner of trench 15. The impurity concentration of the region 17 is set higher than that of the second semiconductor layer 13 and lower than that of the third semiconductor layer 14.
[0013]
Although not shown in FIGS. 1A and 1B, as shown in FIG. 1C, it covers the gate electrode G and projects from the end of the trench 15 to form a third semiconductor. An insulating film 18 is provided so as to cover part of the layer 14. A source electrode S is formed so as to cover the exposed portion of the insulating film 18, the exposed surface of the third semiconductor layer 14, and the exposed surface of the second semiconductor layer 13. A drain electrode D is formed on the back surface of the semiconductor substrate 11. The source electrode S and the drain electrode D are provided integrally with each cell, the gate electrode G of each cell is connected in common, and each cell is connected in parallel.
[0014]
Next, an example of a method of manufacturing the MOSFET 10 having the above configuration will be described with reference to FIGS.
First, as shown in FIG. 2A, an N-type first semiconductor layer 12 is formed on a main surface of a semiconductor substrate 11 made of N ⁺ -type silicon by epitaxial growth. Next, as shown in FIG. 2B, a P ⁺ -type implantation region 19 for forming a region 17 at a location corresponding to a corner of each cell is formed.
[0015]
Next, after a P-type second semiconductor layer 13 is formed on the surface layer of the first semiconductor layer 12, a trench 15 is formed by dry etching as shown in FIG. 2C. The trench 15 is provided at a depth reaching the first semiconductor layer 12 from a surface of the third semiconductor layer 14 to be formed thereafter, through a part of the second semiconductor layer 13. Next, an oxide film forming step of forming a silicon oxide film on the inner surface of the trench 15 and the surface of the first semiconductor layer 12 is performed, and a silicon oxide film to be the gate oxide film 16 is formed. After that, the trench 15 is buried with a gate material by a known method to form the gate electrode G.
[0016]
An N ⁺ -type third semiconductor layer 14 is formed so as to surround a central portion of the cell pattern divided by the trench 15, and a transistor region having a high threshold voltage is formed at a corner as shown in FIG. A semiconductor device having the formed trench structure is manufactured.
[0017]
Next, an insulating film 18 is provided so as to cover the gate electrode G and a part of the third semiconductor layer 14. Thereafter, a source electrode S is formed so as to cover the entire front surface side (upper side in FIG. 1A) of the semiconductor substrate 11, and a drain electrode D is formed on the back surface of the semiconductor substrate 11, whereby the MOSFET 10 is manufactured. The surface of each electrode is covered with a passivation film.
[0018]
This embodiment has the following effects.
(1) In a semiconductor device having a trench structure, a transistor region having a high threshold voltage Vth is formed at a corner where the trench 15 intersects (a corner of the trench 15). Therefore, a decrease in the threshold voltage Vth at the corner of the trench 15 can be prevented without increasing the on-resistance of the semiconductor device, and the quality is stabilized.
[0019]
(2) When forming a transistor region having a higher threshold voltage Vth at a corner of the trench 15, the transistor region having a higher threshold voltage has a higher concentration than the second semiconductor layer 13 and a higher concentration than the third semiconductor layer 14. Is formed by providing the second conductivity type region 17 having a low conductivity. Therefore, a transistor region having a higher threshold voltage Vth can be easily formed as compared with the case where the impurity concentration of the region 17 is almost equal to the concentration of the third semiconductor layer 14.
[0020]
(3) A transistor region having a high threshold voltage Vth can be formed in a region which does not function as a transistor in the conventional technology, and there is no need to change the area of each cell included in the semiconductor device. Therefore, the present invention can be implemented without changing the size of the semiconductor device.
[0021]
(4) The trenches 15 are formed in a lattice. Therefore, unlike a configuration in which a plurality of trenches which are structurally separated and independent from each other are formed, a gate wiring for electrically connecting gate electrodes G formed in each trench is not required, and the structure is simplified.
[0022]
(5) Since the semiconductor device is applied to the MOSFET 10, the effects (1) to (4) can be obtained in the MOSFET 10.
The embodiment is not limited to the above, and may be configured as follows, for example.
[0023]
The structure of the MOSFET 10 is not limited to the structure in which the region 17 penetrates through the second semiconductor layer 13 and reaches the first semiconductor layer 12, and as shown in FIG. 13 may be provided. The manufacture of the MOSFET 10 having this structure is performed, for example, in the following procedure.
[0024]
First, as shown in FIG. 3A, an N-type first semiconductor layer 12 is formed on a main surface of a semiconductor substrate 11 made of N ⁺ -type silicon by epitaxial growth, and thereafter, as shown in FIG. As shown, a P-type second semiconductor layer 13 is formed on the first semiconductor layer 12 by diffusion. Then by ion implantation, as shown in FIG. 3 (c), the P ⁺ type for forming a P ⁺ -type region 17 to the corresponding position with the corner portion of each cell of the second semiconductor layer 13 Implantation region 19 is formed. At the same time, a P ⁺ -type implantation region 20 is also formed in the center of the second semiconductor layer 13. Next, as shown in FIG. 3C, a trench 15 is formed by a dry etching method. The trench 15 is provided to a depth reaching the first semiconductor layer 12 through a part of the second semiconductor layer 13. Next, after a silicon oxide film to be the gate oxide film 16 is formed on the inner surface of the trench 15 in the same manner as described above, the gate electrode G is formed. Next, an N ⁺ -type third semiconductor layer 14 is formed so as to surround the central portion of the cell pattern divided by the trench 15, and as shown in FIG. A semiconductor device having a trench structure in which a region is formed is manufactured. Thereafter, the source electrode S and the drain electrode D are formed, and the MOSFET 10 is completed.
[0025]
The MOSFET 10 has a planar shape of a cell pattern that is not limited to a substantially square shape. For example, as shown in FIG. 4, the MOSFET 10 may have an elongated rectangular shape. May be formed. Also in this case, the same effects as (1) to (5) of the embodiment can be obtained.
[0026]
As shown in FIG. 5, the cell pattern may be formed in an elongated rectangular shape, and the region 17 constituting the transistor region may be formed over the entire width direction at both ends in the longitudinal direction of each cell pattern. According to the present invention, the structure is simplified as compared with the case where the transistor region is formed independently at each corner of the trench 15.
[0027]
The semiconductor device having the trench structure is not limited to the MOSFET 10 but may be applied to an IGBT (insulated gate bipolar transistor). When applied to an IGBT, for example, as shown in FIG. 6, the configuration is the same as that of the MOSFET 10 except that an N ⁺ type semiconductor layer 23 is provided on a P ⁺ type semiconductor substrate 21. However, in the case of the IGBT 22, the electrode called the source electrode S in the MOSFET 10 is called the emitter electrode E, and the electrode called the drain electrode D is called the collector electrode C. The source region is called an emitter region. Also in this case, the same effects as those of the above (1) to (4) can be obtained in the IGBT.
[0028]
不純物 The impurity concentration of the region 17 may not be lower than the impurity concentration of the third semiconductor layer 14 but may be approximately the same as the impurity concentration of the third semiconductor layer 14.
In the above embodiments, an N-channel semiconductor device has been described, but a P-channel semiconductor device may be used. In this case, the impurities of the first conductivity type and the impurities of the second conductivity type may be used in reverse. For example, in the case of the MOSFET 10, the semiconductor substrate 11 is a P ⁺ type, the first semiconductor layer 12 is a P type, the second semiconductor layer 13 is an N type, the third semiconductor layer 14 is a P ⁺ type, and the region 17 is an N ⁺ type. If the injection region 20 exists, the injection region 20 is assumed to be N ⁺ type. In the case of the IGBT 22, the semiconductor substrate 21 is N ⁺ type, the first semiconductor layer 12 is P type, the second semiconductor layer 13 is N type, the third semiconductor layer 14 is P ⁺ type, the region 17 is N ⁺ type, The implantation region 20 is N ⁺ type, and the semiconductor layer 23 is P ⁺ type.
[0029]
In the semiconductor device having the structure in which the region 17 reaches the first semiconductor layer 12, the injection region 20 is provided. In the semiconductor device in which the region 17 does not reach the first semiconductor layer 12, the injection region 20 is omitted. Is also good.
[0030]
○ The trenches do not necessarily have to be continuous in a lattice.
The invention (technical idea) grasped from the embodiment will be described below.
[0031]
(1) In the invention described in any one of claims 1 to 3, the trench is formed in a lattice shape.
(2) In the invention described in any one of claims 1 to 3 and the technical idea (1), the semiconductor device is a MOSFET.
[0032]
(3) In the invention according to any one of claims 1 to 3 and the technical idea (1), the semiconductor device is an IGBT.
[0033]
【The invention's effect】
As described above in detail, according to the first to third aspects of the present invention, it is possible to prevent a decrease in the threshold voltage Vth at the corner of the trench without causing an increase in the on-resistance, and to improve the quality. Stabilize.
[Brief description of the drawings]
FIG. 1A is a schematic perspective view of a main part of a MOSFET according to an embodiment, FIG. 1B is a partial plan view of the same, and FIG. 1C is a schematic cross-sectional view taken along a line CC of FIG. .
FIGS. 2A to 2D are schematic cross-sectional views illustrating a method for manufacturing a MOSFET.
3A to 3D are schematic cross-sectional views illustrating a method for manufacturing a MOSFET according to another embodiment.
FIG. 4 is a schematic plan view of a main part of a MOSFET according to another embodiment.
FIG. 5 is a schematic plan view of a main part of a MOSFET according to another embodiment.
FIG. 6 is a schematic cross-sectional view of a main part of an IGBT. FIG. 7 is a perspective view of a conventional MOSFET.
[Explanation of symbols]
G: gate electrode, 11, 21: semiconductor substrate, 12: first semiconductor layer, 13: second semiconductor layer, 14: third semiconductor layer, 15: trench, 16: gate oxide film, 17: region.

Claims

A first conductivity type semiconductor substrate;
A first conductivity type first semiconductor layer provided on a main surface of the semiconductor substrate;
A second conductivity type second semiconductor layer for forming a channel region provided on an upper surface of the first semiconductor layer;
A third semiconductor layer of a first conductivity type provided on a part of a surface layer of the second semiconductor layer;
A trench provided so as to reach the first semiconductor layer from a surface of the third semiconductor layer through a part of the second semiconductor layer, and to divide the second semiconductor layer into a plurality of trenches;
A gate oxide film formed on the inner wall surface of the trench;
A semiconductor device having a trench structure including a gate electrode provided so as to fill the trench from above the gate oxide film,
A semiconductor device having a trench structure in which a transistor region having a high threshold voltage is formed at least at a corner where the trench intersects.

The transistor region having a high threshold voltage has a higher concentration than the second semiconductor layer, and is formed by providing a region of a second conductivity type having a lower concentration than the third semiconductor layer. Semiconductor device having a trench structure.

The second semiconductor layer has a cell pattern divided by the trench, the cell pattern is formed in a rectangular shape, and the transistor region is formed at both ends in the longitudinal direction of the cell pattern over the entire width direction. A semiconductor device having a trench structure according to claim 1.