JP2014099670A - Semiconductor apparatus and manufacturing method thereof - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor apparatus which is capable of improving insulation destruction voltage resistance during OFF and further capable of controlling channel characteristics, and a manufacturing method thereof.SOLUTION: On an nSiC substrate 5, an nSiC epitaxial layer 8 is formed which has a body region 12, a drift region 13 and a source region 14, and a gate trench 15 is formed which passes through the source region 14 and the body region 12 and reaches the drift region 13. A gate electrode 23 is buried through a gate insulating film 22 into the gate trench 15. A gate pressure resistance holding region 27 is then formed along the grid-shaped gate trenches 15. The gate voltage resistance holding region 27 integrally includes a first region 29 formed in an intersection 17 of the gate trenches 15 and a second region 30 formed to a linear portion 16 of the gate trench 15.

Description

本発明は、半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するSiC半導体装置が提案されている。
たとえば、特許文献1の図1は、SiC基板(1)と、SiC基板(1)上に形成されたn型高抵抗層(2)と、n型高抵抗層(2)上に形成されたpウェル層(3)と、pウェル層(3)の表層部に形成されたnエミッタ領域(8)と、nエミッタ領域(8)を貫通してpウェル層(3)に達するpコンタクト領域(12)と、nエミッタ領域(8)の表面からpウェル層(3)を貫通してn型高抵抗層(2)に達するトレンチ(5)と、トレンチ(5)の内面に形成されたゲート酸化膜(6)と、トレンチ(5)に埋め込まれたポリシリコンゲート電極(7)とを有するMOS半導体装置を開示している(たとえば、特許文献1参照)。
2. Description of the Related Art Conventionally, semiconductor power devices mainly used in systems in various power electronics fields such as motor control systems and power conversion systems have attracted attention.
As this type of semiconductor power device, for example, a SiC semiconductor device having a trench gate structure has been proposed.
For example, FIG. 1 of Patent Document 1 is formed on an SiC substrate (1), an n-type high resistance layer (2) formed on the SiC substrate (1), and an n-type high resistance layer (2). The p well layer (3), the n + emitter region (8) formed in the surface layer portion of the p well layer (3), and the p reaching the p well layer (3) through the n + emitter region (8) A contact region (12), a trench (5) reaching the n-type high resistance layer (2) from the surface of the n + emitter region (8) through the p-well layer (3), and the inner surface of the trench (5) Discloses a MOS semiconductor device having a gate oxide film (6) formed on the polysilicon layer and a polysilicon gate electrode (7) embedded in a trench (5) (see, for example, Patent Document 1).

特開2008−294210号公報JP 2008-294210 A

トレンチゲート型MOSFETのゲートトレンチの底部は、ターンオフ時に発生するゲート電極とドレイン電極との間の高電位差に起因して電界が集中しやすい。この電界集中が、ゲート絶縁膜の破壊の要因となり、MOSFETの耐圧の低下を招いている。
そこで本発明者らの研究によれば、この種の電界集中は、ゲートトレンチの底部にp型不純物を注入することにより緩和できるかもしれない。
At the bottom of the gate trench of the trench gate type MOSFET, the electric field tends to concentrate due to the high potential difference between the gate electrode and the drain electrode generated at turn-off. This concentration of electric field causes the breakdown of the gate insulating film and causes the breakdown voltage of the MOSFET to decrease.
Therefore, according to the study by the present inventors, this type of electric field concentration may be mitigated by implanting p-type impurities at the bottom of the gate trench.

しかしながら、チャネルが形成される領域がゲートトレンチの内面に露出しているため、ゲートトレンチの底部にp型不純物を注入する際には、チャネル領域へのp型不純物の注入を防ぐ必要がある。チャネル領域にp型不純物が注入されると、チャネル特性の制御が困難になるためである。
本発明の目的は、オフ時の絶縁破壊耐圧を向上させることができ、さらにチャネル特性を制御できる半導体装置およびその製造方法を提供することである。
However, since the region where the channel is formed is exposed on the inner surface of the gate trench, it is necessary to prevent the p-type impurity from being implanted into the channel region when the p-type impurity is implanted into the bottom of the gate trench. This is because if p-type impurities are implanted into the channel region, it becomes difficult to control channel characteristics.
An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can improve the breakdown voltage at the time of OFF and can control channel characteristics.

上記目的を達成するための請求項1記載の発明は、側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第2導電型のボディ領域と、前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第1導電型のドリフト領域と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第2導電型の第1耐圧保持領域とを含む、半導体装置である。   In order to achieve the above object, the invention according to claim 1 is a semiconductor layer made of a wide band gap semiconductor having a gate trench formed with a side wall and a bottom wall, and formed on the side wall and the bottom wall of the gate trench. A gate electrode embedded in the gate trench so as to face the semiconductor layer through the gate insulating film, and the semiconductor layer is exposed on a surface side of the semiconductor layer A source region of a first conductivity type that forms a part of the side wall of the gate trench, and is formed to contact the source region on the back side of the semiconductor layer with respect to the source region, A body region of a second conductivity type forming a part of the side wall of the gate trench, and the body region on the back side of the semiconductor layer with respect to the body region; A drift region of the first conductivity type that forms the bottom wall of the gate trench, and an edge portion of the gate trench where the side wall and the bottom wall intersect in a partial region of the gate trench. And a first breakdown voltage holding region of a second conductivity type that is selectively formed.

本発明者らは、上記目的を達成するために、ターンオフ時におけるゲート絶縁膜の絶縁破壊のメカニズムについて、鋭意検討した。
具体的には、半導体装置がオフの状態(つまり、ゲート電圧が0Vの状態)において、ソース領域と、ドレインとして機能するドリフト領域との間(ソース−ドレイン間)にドリフト領域が(+)側となる電圧が印加されると、ゲート電極とドリフト領域との間に介在するゲート絶縁膜に電界がかかる。この電界は、ゲート電極とドリフト領域との電位差に起因して生じるものである。そして、ゲートトレンチの底部においては、ゲート電極を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。そのため、デバイス耐圧ほどの電圧がソース−ドレイン間に印加され続けると、ゲート絶縁膜におけるゲートトレンチの底部上の箇所が、その大きさの電界集中に耐え切れず、絶縁破壊を起こすといったメカニズムである。
In order to achieve the above object, the present inventors have intensively studied the mechanism of dielectric breakdown of the gate insulating film at the turn-off time.
Specifically, in a state where the semiconductor device is off (that is, a state where the gate voltage is 0 V), the drift region is on the (+) side between the source region and the drift region functioning as the drain (between the source and the drain). Is applied, an electric field is applied to the gate insulating film interposed between the gate electrode and the drift region. This electric field is generated due to a potential difference between the gate electrode and the drift region. At the bottom of the gate trench, equipotential surfaces having a very high potential are distributed with the gate electrode as a reference (0 V), and the interval between the equipotential surfaces is small, so that a very large electric field is generated. Therefore, if a voltage as high as the device breakdown voltage is continuously applied between the source and the drain, the location on the bottom of the gate trench in the gate insulating film cannot withstand the electric field concentration of that magnitude and causes a dielectric breakdown. .

そこで、請求項1記載の半導体装置によれば、ワイドバンドギャップ半導体(たとえば、バンドギャップEgが2eV以上、好ましくは、2.5eV〜7eV)が採用された半導体装置において、ソース領域とドリフト領域とが、ボディ領域を挟んで縦方向に配置された縦型構造において、ゲートトレンチのエッジ部に第1耐圧保持領域が形成されている。これにより、第1耐圧保持領域とドリフト領域との接合(pn接合)により生じる空乏層を、ゲートトレンチのエッジ部付近に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。   Therefore, according to the semiconductor device of claim 1, in the semiconductor device employing a wide band gap semiconductor (for example, a band gap Eg of 2 eV or more, preferably 2.5 eV to 7 eV), the source region and the drift region However, in the vertical structure arranged in the vertical direction across the body region, the first breakdown voltage holding region is formed at the edge portion of the gate trench. Thereby, a depletion layer generated by the junction (pn junction) between the first breakdown voltage holding region and the drift region can be generated near the edge portion of the gate trench. The presence of this depletion layer makes it possible to keep the high potential equipotential surface with respect to the gate electrode away from the gate insulating film. As a result, the electric field applied to the gate insulating film can be reduced, so that dielectric breakdown can be suppressed.

しかも請求項1記載の半導体装置では、ゲートトレンチの一部の領域において、当該第1耐圧保持領域がゲートトレンチのエッジ部に選択的に形成されている。したがって、当該一部の領域におけるエッジ部直上の部分のボディ領域には、余分な第2導電型不純物が注入されていない。そのため、ボディ領域の第2導電型不純物の濃度を設計どおりに維持することができる。その結果、チャネル特性を制御することができる。   In addition, in the semiconductor device according to the first aspect, the first breakdown voltage holding region is selectively formed in the edge portion of the gate trench in a partial region of the gate trench. Therefore, no excess second conductivity type impurity is implanted into the body region in the part of the partial region immediately above the edge part. Therefore, the concentration of the second conductivity type impurity in the body region can be maintained as designed. As a result, channel characteristics can be controlled.

前記第1耐圧保持領域の不純物濃度は、請求項2記載のように、前記ドリフト領域の不純物濃度よりも高いことが好ましい。この構成により、第1耐圧保持領域とドリフト領域との接合(pn接合)により生じる空乏層が半導体層内に広がり過ぎることを防止することができる。
また、請求項3記載のように、前記ゲートトレンチが格子状に形成されており、前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有している場合、前記第1耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されていることが好ましい。
The impurity concentration of the first breakdown voltage holding region is preferably higher than the impurity concentration of the drift region. With this configuration, it is possible to prevent the depletion layer generated by the junction (pn junction) between the first breakdown voltage holding region and the drift region from spreading too much in the semiconductor layer.
According to a third aspect of the present invention, the gate trench is formed in a lattice shape, and the semiconductor layer is partitioned by the lattice-shaped gate trench, and a plurality of polygonal columnar unit cells having a plurality of corners are formed. And each unit cell includes the source region, the body region, and the drift region, the first breakdown voltage holding region is a corner of the gate trench formed at the corner of the unit cell. It is preferable to be selectively formed at the edge portion.

ゲートトレンチが格子状に形成されており、当該格子状のゲートトレンチの窓部に多角柱状の単位セルが配列されている場合は、単位セルの角部に形成されたゲートトレンチのコーナーエッジ部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、請求項3記載の半導体装置のように、第1耐圧保持領域がコーナーエッジ部に形成されていれば、そのコーナーエッジ部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。   When the gate trenches are formed in a grid pattern and polygonal columnar unit cells are arranged in the windows of the grid gate trenches, near the corner edge of the gate trench formed in the corners of the unit cells In particular, breakdown of the gate insulating film is particularly likely to occur. Therefore, as in the semiconductor device according to claim 3, if the first breakdown voltage holding region is formed at the corner edge portion, the dielectric breakdown of the gate insulating film in the vicinity of the corner edge portion can be effectively suppressed. .

第1耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第1耐圧保持領域は、請求項4記載のように、ボディ領域におけるコーナーエッジ部直上の部分に至るように形成されていてもよい。
多角柱状の単位セルでは、ゲート電極に印加する電圧を制御することにより、ゲートトレンチの側壁の一部を形成する単位セルの側面に沿ってチャネルが形成される。すなわち、単位セルの角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域におけるコーナーエッジ部直上の部分に至るように第1耐圧保持領域を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜の破壊防止効果を一層向上させることができる。
When the first breakdown voltage holding region is formed at the corner edge portion of the gate trench, the first breakdown voltage holding region is formed so as to reach a portion immediately above the corner edge portion in the body region. May be.
In the polygonal columnar unit cell, a channel is formed along the side surface of the unit cell forming a part of the side wall of the gate trench by controlling the voltage applied to the gate electrode. That is, a channel is not formed at the corner of the unit cell, or even if it is formed, a small amount of current flows through the channel. Therefore, by forming the first breakdown voltage holding region so as to reach the portion immediately above the corner edge portion in the body region, the effect of preventing the breakdown of the gate insulating film can be further improved without substantially affecting the device performance. it can.

また、第1耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第1耐圧保持領域は、請求項5記載のように、格子状の前記ゲートトレンチの交差部に選択的に形成されていてもよい。
また、前記半導体層は、請求項6記載のように、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第2耐圧保持領域をさらに含むことが好ましい。
Further, when the first breakdown voltage holding region is formed at the corner edge portion of the gate trench, the first breakdown voltage holding region is selectively formed at the intersection of the lattice-shaped gate trench as in claim 5. May be.
The semiconductor layer may be formed on the bottom wall of the linear portion of the lattice-shaped gate trench, and may be of a second conductivity type having a width narrower than the width of the linear portion. It is preferable to further include two withstand voltage holding regions.

この構成により、ゲートトレンチの線状部に沿って生じる電界がゲート絶縁膜に作用しても、第2耐圧保持領域とドリフト領域との接合(pn接合)により生じる空乏層により、当該電界を緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。
しかも、第2耐圧保持領域がゲートトレンチの線状部の側壁(つまり、単位セルにおいてチャネルが形成される部分)に形成されていないので、デバイスの性能の低下を防止することもできる。
With this configuration, even if an electric field generated along the linear portion of the gate trench acts on the gate insulating film, the electric field is relaxed by the depletion layer generated by the junction (pn junction) between the second breakdown voltage holding region and the drift region. can do. As a result, the electric field generated in the gate insulating film can be alleviated evenly.
In addition, since the second breakdown voltage holding region is not formed on the side wall of the linear portion of the gate trench (that is, the portion where the channel is formed in the unit cell), it is possible to prevent the performance of the device from being deteriorated.

また、前記第2耐圧保持領域の不純物濃度は、請求項7記載のように、第1耐圧保持領域の不純物濃度よりも高いことが好ましい。また、前記第2耐圧保持領域の厚さは、請求項8記載のように、前記第1耐圧保持領域の厚さよりも小さいことが好ましい。
この構成により、チャネル抵抗の上昇を抑制することができる。なお、第1および第2耐圧保持領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。
The impurity concentration of the second breakdown voltage holding region is preferably higher than the impurity concentration of the first breakdown voltage holding region. Moreover, it is preferable that the thickness of the second breakdown voltage holding region is smaller than the thickness of the first breakdown voltage holding region.
With this configuration, an increase in channel resistance can be suppressed. Note that the thicknesses of the first and second breakdown voltage holding regions are, for example, thicknesses along the direction from the front surface to the back surface side of the semiconductor layer.

また、請求項9記載の発明は、前記半導体層は、前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成された第2導電型の第3耐圧保持領域とをさらに含む、請求項1〜8のいずれか一項に記載の半導体装置である。   According to a ninth aspect of the invention, the semiconductor layer extends from the surface through the source region and the body region to the drift region, and has a source trench having a side wall and a bottom wall, and one source trench. 9. The device according to claim 1, further comprising: a second breakdown voltage holding region of a second conductivity type that is selectively formed at an edge portion of the source trench where the side wall and the bottom wall intersect. A semiconductor device according to one item.

この構成によれば、第3耐圧保持領域とドリフト領域との接合(pn接合)により生じる空乏層を、ソーストレンチのエッジ部付近に発生させることができる。これにより、ゲートトレンチのエッジ部とソーストレンチのエッジ部との間における等電位面の密集を防止することができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。   According to this configuration, a depletion layer generated by the junction (pn junction) between the third breakdown voltage holding region and the drift region can be generated near the edge portion of the source trench. As a result, it is possible to prevent the equipotential surfaces from being concentrated between the edge portion of the gate trench and the edge portion of the source trench. As a result, the electric field applied to the gate insulating film can be reduced, so that dielectric breakdown can be suppressed.

また、請求項10記載の発明は、前記ドリフト領域は、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域と、当該第1領域に対して前記半導体層の前記裏面側に前記第1領域に接するように形成され、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域とを含む、請求項1〜9のいずれか一項に記載の半導体装置である。
この構成によれば、ゲートトレンチの底壁に第1領域を形成することにより、ドリフト領域における第1耐圧保持領域と接する部分の一部または全部を、ドリフト領域の他の領域(第2領域)に比べて相対的に高濃度な第1不純物濃度を有する領域にすることができる。これにより、ドリフト領域と第1耐圧保持領域とのpn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネル(ボディ領域におけるゲート絶縁膜との界面付近)を流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。
According to a tenth aspect of the present invention, the drift region includes a first region having a first impurity concentration that forms the bottom wall of the gate trench, and the back surface side of the semiconductor layer with respect to the first region. The semiconductor device according to claim 1, further comprising: a second region having a second impurity concentration that is lower than the first impurity concentration and is in contact with the first region.
According to this configuration, by forming the first region on the bottom wall of the gate trench, a part or all of the portion of the drift region that is in contact with the first breakdown voltage holding region is transferred to another region (second region) of the drift region. A region having a first impurity concentration that is relatively higher than that of the first impurity concentration can be obtained. Thereby, the spread of the depletion layer generated from the pn junction between the drift region and the first breakdown voltage holding region can be suppressed. As a result, the path of electrons flowing through the channel (near the interface with the gate insulating film in the body region) is not hindered by the depletion layer, and a sufficiently large path can be secured, thereby preventing an increase in on-resistance. be able to.

しかも、ドリフト領域全体を高濃度な第1領域とするのではなく、第1領域に対して半導体層の裏面側に相対的に低濃度な第2領域を形成しているので、第1領域の形成による耐圧の低下を抑制することができる。
また、前記第1領域の厚さは、請求項11記載のように、前記第1耐圧保持領域の厚さよりも大きくてもよく、請求項12記載のように、当該第1耐圧保持領域の厚さ以下であってもよい。
In addition, since the entire drift region is not the first region having a high concentration, the second region having a relatively low concentration is formed on the back surface side of the semiconductor layer with respect to the first region. A decrease in breakdown voltage due to formation can be suppressed.
In addition, the thickness of the first breakdown voltage holding region may be larger than the thickness of the first breakdown voltage holding region as described in claim 11, and the thickness of the first breakdown voltage holding region as described in claim 12. Or less.

請求項11記載のように第1領域の厚さ>第1耐圧保持領域の厚さであれば、ドリフト領域と第1耐圧保持領域との接合を全て第1領域が担うことになるので、ドリフト領域(第1領域)と第1耐圧保持領域とのpn接合から発生する空乏層の広がりを一層抑制することができる。
一方、請求項12記載のように第1領域の厚さ≦第1耐圧保持領域の厚さであれば、たとえば、第1領域を半導体層の表面からのイオン注入により形成する場合、不純物の注入深さが浅くて済むので、小さな注入エネルギで第1領域を簡単に形成することができる。
If the thickness of the first region is greater than the thickness of the first breakdown voltage holding region as described in claim 11, the first region bears all the junctions between the drift region and the first breakdown voltage holding region. The spread of the depletion layer generated from the pn junction between the region (first region) and the first breakdown voltage holding region can be further suppressed.
On the other hand, if the thickness of the first region is equal to or less than the thickness of the first breakdown voltage holding region as described in claim 12, for example, when the first region is formed by ion implantation from the surface of the semiconductor layer, impurity implantation is performed. Since the depth may be shallow, the first region can be easily formed with a small implantation energy.

なお、第1領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。
また、前記第1領域と前記第2領域との界面は、請求項13記載のように、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏していてもよいし、請求項14記載のように、前記半導体層の前記表面に対して一定の距離にあってよい。
Note that the thickness of the first region is, for example, a thickness along the direction from the front surface to the back surface side of the semiconductor layer.
The interface between the first region and the second region is undulated in accordance with a step formed by lowering a part of the surface of the semiconductor layer by forming the gate trench. Alternatively, the semiconductor layer may be at a certain distance from the surface of the semiconductor layer.

また、前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下であることが好ましい。
また、前記半導体層の前記表面はC面であることが好ましい。
また、前記ボディ領域は、イオン注入により形成されることが好ましい。
Further, the portion of the gate insulating film on the bottom wall of the gate trench is thicker than the portion of the gate insulating film on the side wall of the gate trench, and the top thereof is below the deepest portion of the body region. Is preferred.
The surface of the semiconductor layer is preferably a C plane.
The body region is preferably formed by ion implantation.

また、請求項18記載の発明は、ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第1導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第1導電型のドリフト領域とを含む、半導体層を形成する工程と、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とを含む、半導体装置の製造方法である。   The invention according to claim 18 is a semiconductor layer made of a wide band gap semiconductor, the first conductivity type source region formed so as to be exposed on the front surface side, and the back surface side with respect to the source region A second conductivity type body region formed in contact with the source region, and a first conductivity type drift region formed in contact with the body region on the back side with respect to the body region. A step of forming a semiconductor layer, a step of forming a gate trench having a side wall and a bottom wall from the surface of the semiconductor layer through the source region and the body region to the drift region, and the gate trench A step of selectively injecting a second conductivity type impurity into an edge portion of the gate trench where the side wall and the bottom wall cross in a partial region of It is a manufacturing method of the conductor arrangement.

この方法により、請求項1に記載の半導体装置を製造することができる。
また、請求項19記載の発明は、前記ゲートトレンチの形成後、前記半導体層の前記表面から第1導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域を形成し、同時に、前記ドリフト領域における前記第1領域以外の部分を、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域として形成する工程をさらに含む、請求項18に記載の半導体装置の製造方法である。
By this method, the semiconductor device according to claim 1 can be manufactured.
According to a nineteenth aspect of the present invention, the bottom wall of the gate trench is formed in the drift region by implanting a first conductivity type impurity from the surface of the semiconductor layer after the gate trench is formed. Forming a first region having a first impurity concentration and simultaneously forming a portion other than the first region in the drift region as a second region having a second impurity concentration lower than the first impurity concentration. The method for manufacturing a semiconductor device according to claim 18, further comprising:

また、請求項20記載の発明は、前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第2不純物濃度の第2領域を形成し、当該第2領域上に、前記第2不純物濃度よりも大きい第1不純物濃度の第1領域を形成する工程を含み、前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第1領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含む、請求項18に記載の半導体装置の製造方法である。   According to a twentieth aspect of the invention, the step of forming the semiconductor layer includes a step of stacking the drift region, the body region, and the source region in this order by epitaxial growth, and the step of growing the drift region includes Forming a second region having a second impurity concentration from the back surface side of the semiconductor layer, and forming a first region having a first impurity concentration higher than the second impurity concentration on the second region. 19. The semiconductor device according to claim 18, wherein the step of forming the gate trench includes a step of forming the gate trench so that a deepest portion of the gate trench reaches a middle portion in a thickness direction of the first region. It is a manufacturing method.

請求項19および20記載の発明により、請求項10記載の発明を製造することができる。
また、請求項21記載の発明は、前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、前記ゲートトレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とをさらに含む、請求項18〜20のいずれか一項に記載の半導体装置の製造方法である。
According to the inventions of claims 19 and 20, the invention of claim 10 can be produced.
The invention according to claim 21 is performed simultaneously with the step of forming the gate trench, and reaches the drift region from the surface of the semiconductor layer through the source region and the body region, and includes sidewalls and bottom walls. The source trench is formed at the same time as the step of forming a source trench including the step of injecting impurities into the edge portion of the gate trench, and the side wall and the bottom wall intersect in a partial region of the source trench. 21. The method of manufacturing a semiconductor device according to claim 18, further comprising a step of selectively injecting a second conductivity type impurity into the edge portion of the semiconductor device.

この方法によれば、ゲートトレンチのエッジ部およびソーストレンチのエッジ部に対して、それぞれ第2導電型の不純物領域を、上記した第1耐圧保持領域および第3耐圧保持領域として、同時に形成することができる。その結果、ゲート絶縁膜の絶縁破壊を防止するための構造を簡単に作製することができる。
なお、前記ソーストレンチのエッジ部は、前記ソーストレンチの全部の領域において、前記側壁と前記底壁とが交わる部分であってもよい。
According to this method, the impurity region of the second conductivity type is formed simultaneously as the first breakdown voltage holding region and the third breakdown voltage holding region, respectively, with respect to the edge portion of the gate trench and the edge portion of the source trench. Can do. As a result, a structure for preventing dielectric breakdown of the gate insulating film can be easily manufactured.
The edge portion of the source trench may be a portion where the side wall and the bottom wall intersect in the entire region of the source trench.

また、請求項22記載のように、前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含んでいてもよい。   In addition, the step of forming the semiconductor layer includes a step of forming the body region by ion implantation from the surface of the semiconductor layer after the semiconductor layer is formed by epitaxial growth. You may go out.

図1(a)(b)は、本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。1A and 1B are schematic plan views of a trench gate type MIS transistor according to a first embodiment of the present invention. FIG. 1A is an overall view, and FIG. Each enlarged view is shown. 図2は、図1(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって、図1(b)の切断線A−AおよびB−Bでの切断面をそれぞれ示す。FIG. 2 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 1A and 1B, and shows cross sections taken along the cutting lines AA and BB in FIG. 1B, respectively. 図3Aは、図2に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。3A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 2, and shows a cut surface at the same position as FIG. 図3Bは、図3Aの次の工程を示す図である。FIG. 3B is a diagram showing a step subsequent to FIG. 3A. 図3Cは、図3Bの次の工程を示す図である。FIG. 3C is a diagram showing a step subsequent to FIG. 3B. 図3Dは、図3Cの次の工程を示す図である。FIG. 3D is a diagram showing a step subsequent to FIG. 3C. 図3Eは、図3Dの次の工程を示す図である。FIG. 3E is a diagram showing a step subsequent to that in FIG. 3D. 図3Fは、図3Eの次の工程を示す図である。FIG. 3F is a diagram showing a step subsequent to that in FIG. 3E. 図3Gは、図3Fの次の工程を示す図である。FIG. 3G is a diagram showing a step subsequent to FIG. 3F. 図3Hは、図3Gの次の工程を示す図である。FIG. 3H is a diagram showing a step subsequent to that in FIG. 3G. 図4は、図2に示すトレンチゲート型MISトランジスタの第1変形例を示す模式的な断面図である。FIG. 4 is a schematic cross-sectional view showing a first modification of the trench gate type MIS transistor shown in FIG. 図5(a)(b)は、図2に示すトレンチゲート型MISトランジスタの第2変形例を示す模式的な平面図であって、図5(a)は全体図、図5(b)は内部拡大図をそれぞれ示す。5A and 5B are schematic plan views showing a second modified example of the trench gate type MIS transistor shown in FIG. 2, wherein FIG. 5A is an overall view, and FIG. Each internal enlarged view is shown. 図6は、図5(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって、図5(b)の切断線C−Cでの切断面を示す。FIG. 6 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 5A and 5B, and shows a cut surface taken along the section line CC in FIG. 5B. 図7は、本発明の第2実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。FIG. 7 is a cross-sectional view of a trench gate type MIS transistor according to a second embodiment of the present invention, and shows a cut surface at the same position as FIG. 図8Aは、図7に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図7と同じ位置での切断面を示す。8A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 7, and shows a cut surface at the same position as FIG. 図8Bは、図8Aの次の工程を示す図である。FIG. 8B is a diagram showing a step subsequent to FIG. 8A. 図8Cは、図8Bの次の工程を示す図である。FIG. 8C is a diagram showing a step subsequent to FIG. 8B. 図8Dは、図8Cの次の工程を示す図である。FIG. 8D is a diagram showing a step subsequent to FIG. 8C. 図8Eは、図8Dの次の工程を示す図である。FIG. 8E is a diagram showing a step subsequent to that in FIG. 8D. 図8Fは、図8Eの次の工程を示す図である。FIG. 8F is a diagram showing a step subsequent to that in FIG. 8E. 図8Gは、図8Fの次の工程を示す図である。FIG. 8G is a diagram showing a step subsequent to FIG. 8F. 図8Hは、図8Gの次の工程を示す図である。FIG. 8H is a diagram showing a step subsequent to FIG. 8G. 図8Iは、図8Hの次の工程を示す図である。FIG. 8I is a diagram showing a step subsequent to that in FIG. 8H. 図9は、図7に示すトレンチゲート型MISトランジスタの変形例を示す模式的な断面図である。FIG. 9 is a schematic cross-sectional view showing a modification of the trench gate type MIS transistor shown in FIG. 図10は、本発明の第3実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。FIG. 10 is a cross-sectional view of a trench gate type MIS transistor according to a third embodiment of the present invention, and shows a cut surface at the same position as FIG. 図11Aは、図10に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図10と同じ位置での切断面を示す。11A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 10, and shows a cut surface at the same position as FIG. 図11Bは、図11Aの次の工程を示す図である。FIG. 11B is a diagram showing a step subsequent to FIG. 11A. 図11Cは、図11Bの次の工程を示す図である。FIG. 11C is a diagram showing a step subsequent to FIG. 11B. 図11Dは、図11Cの次の工程を示す図である。FIG. 11D is a diagram showing a step subsequent to that in FIG. 11C. 図11Eは、図11Dの次の工程を示す図である。FIG. 11E is a diagram showing a step subsequent to FIG. 11D. 図11Fは、図11Eの次の工程を示す図である。FIG. 11F is a diagram showing a step subsequent to that in FIG. 11E. 図11Gは、図11Fの次の工程を示す図である。FIG. 11G is a diagram showing a step subsequent to that in FIG. 11F. 図11Hは、図11Gの次の工程を示す図である。FIG. 11H is a diagram showing a step subsequent to FIG. 11G. 図12は、図10に示すトレンチゲート型MISトランジスタの変形例を示す模式的な断面図である。FIG. 12 is a schematic cross-sectional view showing a modification of the trench gate type MIS transistor shown in FIG.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1(a)(b)は、本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。図2は、図1(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって、図1(b)の切断線A−AおよびB−Bでの切断面をそれぞれ示す。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
1A and 1B are schematic plan views of a trench gate type MIS transistor according to a first embodiment of the present invention. FIG. 1A is an overall view, and FIG. Each enlarged view is shown. FIG. 2 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 1A and 1B, and shows cross sections taken along the cutting lines AA and BB in FIG. 1B, respectively.

MISトランジスタ1は、SiCが採用されたトレンチゲート型DMISFET(Double diffused Metal Insulator Semiconductor Field Effect Transistor)であり、たとえば、図1(a)に示すように、平面視正方形のチップ状である。チップ状のMISトランジスタ1は、図1(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。   The MIS transistor 1 is a trench gate type DMISFET (Double diffused Metal Insulator Semiconductor Field Effect Transistor) employing SiC, and has, for example, a square chip shape in plan view as shown in FIG. The chip-like MIS transistor 1 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.

MISトランジスタ1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に除去領域3が形成されている。この除去領域3は、ソースパッド2が形成されていない領域である。   A source pad 2 is formed on the surface of the MIS transistor 1. The source pad 2 has a substantially square shape in plan view with four corners curved outward, and is formed to cover almost the entire surface of the MIS transistor 1. The source pad 2 has a removal region 3 near the center of one side. The removal region 3 is a region where the source pad 2 is not formed.

除去領域3には、ゲートパッド4が配置されている。ゲートパッド4とソースパッド2との間には間隔が設けられており、これらは互いに絶縁されている。
次に、MISトランジスタ1の内部構造について説明する。
MISトランジスタ1は、n型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板5を備えている。SiC基板5は、この実施形態では、MISトランジスタ1のドレインとして機能し、その表面6(上面)がSi面であり、その裏面7(下面)がC面である。
A gate pad 4 is disposed in the removal region 3. A gap is provided between the gate pad 4 and the source pad 2 and they are insulated from each other.
Next, the internal structure of the MIS transistor 1 will be described.
The MIS transistor 1 includes an n + type SiC substrate 5 (for example, a concentration of 1 × 10 18 to 1 × 10 21 cm −3 ). In this embodiment, the SiC substrate 5 functions as the drain of the MIS transistor 1, and its front surface 6 (upper surface) is a Si surface and its rear surface 7 (lower surface) is a C surface.

SiC基板5の表面6には、SiC基板5よりも低濃度のn型(たとえば、濃度が1×1015〜1×1017cm−3)のSiCエピタキシャル層8が積層されている。半導体層としてのSiCエピタキシャル層8の厚さは、たとえば、1μm〜100μmである。SiCエピタキシャル層8は、SiC基板5上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面6上に形成されるSiCエピタキシャル層8は、Si面を成長主面として成長させられる。したがって、成長により形成されるSiCエピタキシャル層8の表面9は、SiC基板5の表面6と同様、Si面である。なお、SiCエピタキシャル層8の表面9は、C面であってもよい。表面9がC面であれば、この表面
9に平行なゲートトレンチ15の底壁19(後述)をC面として形成することができる。その結果、ゲートトレンチ15の側壁18に対する底壁19の酸化レートを大きくすることができるので、ゲート絶縁膜22における底壁19上の部分を分厚くすることができる。よって、ゲートトレンチ15底部のゲート絶縁膜22にかかる電界を緩和することができるので、ゲートトレンチ15底部での絶縁破壊を防止することができる。
On the surface 6 of the SiC substrate 5, an n type SiC epitaxial layer 8 having a lower concentration than the SiC substrate 5 (for example, a concentration of 1 × 10 15 to 1 × 10 17 cm −3 ) is laminated. The thickness of SiC epitaxial layer 8 as the semiconductor layer is, for example, 1 μm to 100 μm. The SiC epitaxial layer 8 is formed on the SiC substrate 5 by so-called epitaxial growth. The SiC epitaxial layer 8 formed on the surface 6 that is the Si surface is grown with the Si surface as the main growth surface. Therefore, the surface 9 of the SiC epitaxial layer 8 formed by the growth is a Si surface, like the surface 6 of the SiC substrate 5. The surface 9 of the SiC epitaxial layer 8 may be a C plane. If the surface 9 is a C plane, a bottom wall 19 (described later) of the gate trench 15 parallel to the surface 9 can be formed as a C plane. As a result, since the oxidation rate of the bottom wall 19 with respect to the side wall 18 of the gate trench 15 can be increased, the portion of the gate insulating film 22 on the bottom wall 19 can be made thicker. Therefore, since the electric field applied to the gate insulating film 22 at the bottom of the gate trench 15 can be relaxed, dielectric breakdown at the bottom of the gate trench 15 can be prevented.

MISトランジスタ1には、図1(a)に示すように、平面視でSiCエピタキシャル層8の中央部に配置され、MISトランジスタ1として機能する活性領域10と、この活性領域10を取り囲むトランジスタ周辺領域11が形成されている。
活性領域10において、SiCエピタキシャル層8の表層部には、p型(たとえば、濃度が1.0×1016cm−3〜1.0×1019cm−3)のボディ領域12が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域12は、平面視正方形状であり、たとえば、図1(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。ボディ領域12は、後述する図3Aの工程のようにイオン注入により形成することもできるし、エピタキシャル成長により形成することもできる。イオン注入により形成する場合には、チャネル長やボディ領域12の濃度を面内均一性よく制御できるので、特性の安定化、歩留まりの向上を図ることができる。
As shown in FIG. 1A, the MIS transistor 1 includes an active region 10 that functions as the MIS transistor 1 and is disposed in the center of the SiC epitaxial layer 8 in plan view, and a transistor peripheral region that surrounds the active region 10 11 is formed.
In active region 10, p-type (for example, the concentration is 1.0 × 10 16 cm −3 to 1.0 × 10 19 cm −3 ) body region 12 is formed in the row direction on the surface layer portion of SiC epitaxial layer 8. A large number are arranged in a matrix (matrix) at a constant pitch in the column direction. Each body region 12 has a square shape in plan view. For example, the length in the vertical and horizontal directions on the paper surface of FIG. 1B is about 7.2 μm. The body region 12 can be formed by ion implantation as in the process of FIG. 3A described later, or can be formed by epitaxial growth. In the case of forming by ion implantation, the channel length and the concentration of the body region 12 can be controlled with good in-plane uniformity, so that the characteristics can be stabilized and the yield can be improved.

一方、SiCエピタキシャル層8における、ボディ領域12に対してSiC基板5側の領域は、エピタキシャル成長後のままの状態が維持された、n型のドリフト領域13となっている。
各ボディ領域12には、その表面9側のほぼ全域にn型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域14が形成されている。
On the other hand, the region on the SiC substrate 5 side with respect to the body region 12 in the SiC epitaxial layer 8 is an n type drift region 13 in which the state as it is after epitaxial growth is maintained.
In each body region 12, an n + -type (for example, concentration of 1 × 10 18 to 1 × 10 21 cm −3 ) source region 14 is formed in almost the entire region on the surface 9 side.

そして、各ボディ領域12を取り囲むように、SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達するゲートトレンチ15が格子状に形成されている。
具体的には、ゲートトレンチ15は、隣り合うボディ領域12の各間を、各ボディ領域12の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部16と、行方向に延びる線状部16と列方向に延びる線状部16とが交差する交差部17とを含んでいる。交差部17は、平面視で2行2列に配列されたボディ領域12に着目したとき、配列された4つのボディ領域12の内側の角に取り囲まれ、ボディ領域12の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ15は、互いに対向する側壁18と底壁19とが湾曲面を介して連続する断面U字状である。
Gate trenches 15 are formed in a lattice shape so as to surround each body region 12 from surface 9 of SiC epitaxial layer 8 through each source region 14 and body region 12 to drift region 13.
Specifically, the gate trench 15 includes a linear portion 16 extending linearly in each of the row direction and the column direction along the four side surfaces of each body region 12 between the adjacent body regions 12, The linear part 16 extended in the direction and the cross part 17 where the linear part 16 extended in the column direction cross | intersect are included. When attention is paid to the body regions 12 arranged in 2 rows and 2 columns in plan view, the intersecting portion 17 is surrounded by the inner corners of the four arranged body regions 12 and is defined by the extended lines of the four sides of the body region 12. This is a square portion in plan view. The gate trench 15 has a U-shaped cross section in which a side wall 18 and a bottom wall 19 facing each other are continuous via a curved surface.

これにより、SiCエピタキシャル層8には、格子状のゲートトレンチ15で取り囲まれる各窓部分に、4つの角部20を有する直方体形状(平面視正方形状)の単位セル21が多数形成されている。単位セル21では、ゲートトレンチ15の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル21の周方向がゲート幅方向である。
ゲートトレンチ15の内面には、その全域を覆うように、SiOからなるゲート絶縁膜22が形成されている。
As a result, in the SiC epitaxial layer 8, a large number of rectangular parallelepiped unit cells 21 having four corners 20 are formed in each window portion surrounded by the lattice-like gate trench 15. In the unit cell 21, the depth direction of the gate trench 15 is the gate length direction, and the circumferential direction of each unit cell 21 orthogonal to the gate length direction is the gate width direction.
A gate insulating film 22 made of SiO 2 is formed on the inner surface of the gate trench 15 so as to cover the entire area.

ゲート絶縁膜22は、図2では厳密に表れていないが、ゲート絶縁膜22における底壁19上の部分が、ゲート絶縁膜22における側壁18上の部分よりも厚く、その頂面がボディ領域12の最深部以下(ボディ領域12とドリフト領域13との界面)である。具体的には、側壁18上の部分の厚さが1000Å程度であるのに対し、底壁19上の部分の厚さは1500〜3000Åである。これにより、ゲートトレンチ15底部のゲート絶縁膜22にかかる電界を緩和することができるので、ゲートトレンチ15底部での絶縁破壊を防止することができる。   Although the gate insulating film 22 does not appear strictly in FIG. 2, the portion of the gate insulating film 22 on the bottom wall 19 is thicker than the portion of the gate insulating film 22 on the side wall 18, and the top surface thereof is the body region 12. Or less than the deepest part (interface between the body region 12 and the drift region 13). Specifically, the thickness of the portion on the side wall 18 is about 1000 mm, whereas the thickness of the portion on the bottom wall 19 is 1500 to 3000 mm. Thereby, since the electric field applied to the gate insulating film 22 at the bottom of the gate trench 15 can be relaxed, dielectric breakdown at the bottom of the gate trench 15 can be prevented.

そして、ゲート絶縁膜22の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ15内にゲート電極23が埋設されている。こうして、ソース領域14とドリフト領域13とが、SiCエピタキシャル層8の表面9に垂直な縦方向にボディ領域12を介して離間して配置された、縦型MISトランジスタ構造が構成されている。   The gate electrode 23 is embedded in the gate trench 15 by filling the inside of the gate insulating film 22 with a polysilicon material doped with n-type impurities at a high concentration. Thus, a vertical MIS transistor structure is configured in which the source region 14 and the drift region 13 are spaced apart from each other via the body region 12 in the vertical direction perpendicular to the surface 9 of the SiC epitaxial layer 8.

また、各単位セル21の中央部には、SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達する、平面視正方形状のソーストレンチ24が形成されている。ソーストレンチ24の深さは、この実施形態では、ゲートトレンチ15と同じである。また、ソーストレンチ24も、ゲートトレンチ15同様、互いに対向する側壁25と底壁26とが湾曲面を介して連続する断面U字状である。   In addition, a source trench 24 having a square shape in a plan view that extends from the surface 9 of the SiC epitaxial layer 8 to the drift region 13 through the source region 14 and the body region 12 is formed at the center of each unit cell 21. Yes. The depth of the source trench 24 is the same as that of the gate trench 15 in this embodiment. Similarly to the gate trench 15, the source trench 24 also has a U-shaped cross section in which a side wall 25 and a bottom wall 26 facing each other are continuous via a curved surface.

また、SiCエピタキシャル層8には、SiCエピタキシャル層8にp型不純物をインプランテーションすることにより形成された、p型のゲート耐圧保持領域27および第3耐圧保持領域としてのソース耐圧保持領域28が形成されている。
ゲート耐圧保持領域27は、格子状のゲートトレンチ15に沿って形成されており、ゲートトレンチ15の交差部17に形成された第1耐圧保持領域としての第1領域29と、ゲートトレンチ15の線状部16に形成された第2耐圧保持領域としての第2領域30とを一体的に含んでいる。
Further, in the SiC epitaxial layer 8, a p-type gate breakdown voltage holding region 27 and a source breakdown voltage holding region 28 as a third breakdown voltage holding region, which are formed by implanting p-type impurities into the SiC epitaxial layer 8, are formed. Has been.
The gate breakdown voltage holding region 27 is formed along the lattice-shaped gate trench 15, and a first region 29 as a first breakdown voltage holding region formed at the intersection 17 of the gate trench 15 and the line of the gate trench 15. It integrally includes a second region 30 as a second breakdown voltage holding region formed in the shape portion 16.

第1領域29は、交差部17におけるゲートトレンチ15の底壁19および当該底壁19から交差部17に臨む4つの単位セル21の各角部20の下部に形成されたゲートトレンチ15のコーナーエッジ部31を経て、コーナーエッジ部31直上のボディ領域12に至るように形成されている。すなわち、第1領域29は、平面視では、ゲートトレンチ15の交差部17よりもやや大きい正方形状に形成されていて、その各角が、当該交差部17に臨む4つの単位セル21の各角部20にそれぞれ入り込んでいる。また、第1領域29の濃度は、ボディ領域12の濃度よりも高く、ドリフト領域13の濃度よりも高く、たとえば、1×1017〜9×1019cm−3である。また、第1領域29におけるゲートトレンチ15の底面からSiC基板5へ向かう方向に沿う厚さTは、たとえば、0.8μm程度である。 The first region 29 is a corner edge of the gate trench 15 formed at the bottom of the bottom wall 19 of the gate trench 15 at the intersection 17 and the corners 20 of the four unit cells 21 facing the intersection 17 from the bottom wall 19. The portion 31 is formed so as to reach the body region 12 immediately above the corner edge portion 31. That is, the first region 29 is formed in a square shape slightly larger than the intersecting portion 17 of the gate trench 15 in plan view, and each corner of each of the four unit cells 21 facing the intersecting portion 17 is formed. It has entered each part 20. The concentration of the first region 29 is higher than the concentration of the body region 12 and higher than the concentration of the drift region 13, for example, 1 × 10 17 to 9 × 10 19 cm −3 . Moreover, the thickness T 1 along the direction from the bottom surface of the gate trench 15 to the SiC substrate 5 in the first region 29 is, for example, about 0.8 μm.

第2領域30は、平面視で隣り合う交差部17の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部16の幅(互いに向き合うゲートトレンチ15の側面間の距離(たとえば、1μm)よりも狭い幅(たとえば、1.8μm)を有している。また、第2領域30の濃度は、ボディ領域12の濃度よりも高く、第1領域29よりも高く、たとえば、2×1017〜1×1020cm−3である。また、第2領域30におけるゲートトレンチ15の底面からSiC基板5へ向かう方向に沿う厚さTは、第1領域29の厚さTよりも小さく(すなわち、T>T)、たとえば、0.7μm程度である。 The second region 30 is formed in a straight line having a constant width that connects the centers of the sides of the intersecting portions 17 adjacent in plan view, and the width of the linear portion 16 (the distance between the side surfaces of the gate trenches 15 facing each other ( For example, the width of the second region 30 is higher than that of the body region 12 and higher than that of the first region 29. For example, 2 × 10 17 to 1 × 10 20 cm −3 Further , the thickness T 2 along the direction from the bottom surface of the gate trench 15 to the SiC substrate 5 in the second region 30 is the thickness T of the first region 29. 1 (ie, T 1 > T 2 ), for example, about 0.7 μm.

ソース耐圧保持領域28は、ソーストレンチ24の底壁26および当該底壁26と側壁25とが交わるソーストレンチ24のエッジ部32を経て、ソーストレンチ24の側壁25の一部を形成するボディ領域12に至るように形成されている。また、ソース耐圧保持領域28の濃度は、ゲート耐圧保持領域27の第1領域29と同じである(たとえば、1×1017〜9×1019cm−3。また、ソース耐圧保持領域28におけるソーストレンチ24の底面からSiC基板5へ向かう方向に沿う厚さTは、ゲート耐圧保持領域27の第1領域29の厚さTと同じである(たとえば、0.8μm程度)。 The source breakdown voltage holding region 28 passes through the bottom wall 26 of the source trench 24 and the edge portion 32 of the source trench 24 where the bottom wall 26 and the side wall 25 intersect, and the body region 12 that forms a part of the side wall 25 of the source trench 24. It is formed to reach. The concentration of the source breakdown voltage holding region 28 is the same as that of the first region 29 of the gate breakdown voltage holding region 27 (for example, 1 × 10 17 to 9 × 10 19 cm −3 . The thickness T 3 along the direction from the bottom surface of the trench 24 toward the SiC substrate 5 is the same as the thickness T 1 of the first region 29 of the gate breakdown voltage holding region 27 (for example, about 0.8 μm).

また、各ソーストレンチ24の底壁26の中央部には、ソース耐圧保持領域28の表層部に、p型のボディコンタクト領域33(たとえば、不純物濃度が1.0×1018cm−3〜2.0×1021cm−3)が形成されている。
また、トランジスタ周辺領域11において、SiCエピタキシャル層8の表層部には、マトリクス状に配列された単位セル21(活性領域10)を取り囲むように、活性領域10から間隔を開けてp型のガードリング34が複数本(この実施形態では、4本)形成されている。これらのガードリング34は、p型のボディ領域12を形成する工程と同一のイオン注入工程で形成することができる。
Further, in the central portion of the bottom wall 26 of each source trench 24, a p + -type body contact region 33 (for example, an impurity concentration of 1.0 × 10 18 cm −3 to 2.0 × 10 21 cm −3 ) is formed.
In the transistor peripheral region 11, a p-type guard ring is provided on the surface layer portion of the SiC epitaxial layer 8 at a distance from the active region 10 so as to surround the unit cells 21 (active regions 10) arranged in a matrix. A plurality of 34 are formed (four in this embodiment). These guard rings 34 can be formed by the same ion implantation step as the step of forming the p-type body region 12.

各ガードリング34は、平面視において、MISトランジスタ1の外周に沿う平面視四角環状に形成されている。
SiCエピタキシャル層8上には、ゲート電極23を被覆するように、SiOからなる層間絶縁膜35が積層されている。
層間絶縁膜35およびゲート絶縁膜22には、ソーストレンチ24よりも大径のコンタクトホール36が形成されている。これにより、コンタクトホール36内には、各単位セル21のソーストレンチ24の全体(すなわち、ソーストレンチ24の側壁25および底壁26)およびSiCエピタキシャル層8の表面9におけるソーストレンチ24の周縁部が露出していて、表面9と底壁26との高低差に応じた段差が形成されている。
Each guard ring 34 is formed in a square shape in plan view along the outer periphery of the MIS transistor 1 in plan view.
On the SiC epitaxial layer 8, an interlayer insulating film 35 made of SiO 2 is laminated so as to cover the gate electrode 23.
A contact hole 36 having a diameter larger than that of the source trench 24 is formed in the interlayer insulating film 35 and the gate insulating film 22. Thereby, in the contact hole 36, the entire source trench 24 of each unit cell 21 (that is, the side wall 25 and the bottom wall 26 of the source trench 24) and the peripheral portion of the source trench 24 on the surface 9 of the SiC epitaxial layer 8 are formed. It is exposed, and a step according to the height difference between the surface 9 and the bottom wall 26 is formed.

層間絶縁膜35上には、ソース電極37が形成されている。ソース電極37は、各コンタクトホール36を介して、すべての単位セル21のソーストレンチ24に一括して入り込んでいて、各単位セル21において、ソーストレンチ24の底側から順にボディコンタクト領域33、ソース耐圧保持領域28、ボディ領域12およびソース領域14に接触している。すなわち、ソース電極37は、すべての単位セル21に対して共通の配線となっている。   A source electrode 37 is formed on the interlayer insulating film 35. The source electrode 37 collectively enters the source trenches 24 of all the unit cells 21 through the contact holes 36. In each unit cell 21, the body contact region 33, the source It is in contact with the breakdown voltage holding region 28, the body region 12 and the source region 14. That is, the source electrode 37 is a common wiring for all the unit cells 21.

そして、このソース電極37上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極37がソースパッド2(図1(a)参照)に電気的に接続されている。一方、ゲートパッド4(図1(a)参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極23に電気的に接続されている。   An interlayer insulating film (not shown) is formed on the source electrode 37, and the source electrode 37 is connected to the source pad 2 (see FIG. 1A) via the interlayer insulating film (not shown). ) Is electrically connected. On the other hand, the gate pad 4 (see FIG. 1A) is electrically connected to the gate electrode 23 through a gate wiring (not shown) routed on the interlayer insulating film (not shown). ing.

また、ソース電極37は、たとえば、SiCエピタキシャル層8との接触側から順にTi/TiN層と、Al層とが積層された構造を有している。
SiC基板5の裏面7には、その全域を覆うようにドレイン電極38が形成されている。このドレイン電極38は、すべての単位セル21に対して共通の電極となっている。ドレイン電極38としては、たとえば、SiC基板5側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
The source electrode 37 has a structure in which, for example, a Ti / TiN layer and an Al layer are laminated in order from the contact side with the SiC epitaxial layer 8.
A drain electrode 38 is formed on the back surface 7 of the SiC substrate 5 so as to cover the entire area. The drain electrode 38 is a common electrode for all the unit cells 21. As the drain electrode 38, for example, a laminated structure (Ti / Ni / Au / Ag) in which Ti, Ni, Au, and Ag are laminated in this order from the SiC substrate 5 side can be applied.

図3A〜図3Hは、図2に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。
MISトランジスタ1を製造するには、図3Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板5の表面6(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板5上に、n型のSiCエピタキシャル層8が形成される。
3A to 3H are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 2, and show a cut surface at the same position as FIG.
To manufacture the MIS transistor 1, as shown in FIG. 3A, an n-type impurity (for example, N-type) is formed on the surface 6 (Si surface) of the SiC substrate 5 by an epitaxial growth method such as a CVD method, an LPE method, or an MBE method. SiC crystal is grown while doping (nitrogen), P (phosphorus), As (arsenic), etc.). Thereby, n -type SiC epitaxial layer 8 is formed on SiC substrate 5.

続いて、p型不純物(たとえば、Al(アルミニウム)、B(ホウ素)等)が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション(注入)される。
続いて、n型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション(注入)される。
Subsequently, p-type impurities (for example, Al (aluminum), B (boron), etc.) are implanted (implanted) into the SiC epitaxial layer 8 from the surface 9 of the SiC epitaxial layer 8.
Subsequently, n-type impurities are implanted into the SiC epitaxial layer 8 from the surface 9 of the SiC epitaxial layer 8.

続いて、たとえば、1400℃〜2000℃でSiCエピタキシャル層8が熱処理される。これにより、SiCエピタキシャル層8の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域12、ソース領域14およびガードリング34が同時に形成される。また、SiCエピタキシャル層8の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域13が形成される。   Subsequently, for example, SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of p-type impurity and n-type impurity implanted into the surface layer portion of SiC epitaxial layer 8 are activated, and body region 12, source region 14 and guard ring 34 are simultaneously formed according to the implanted locations. Is done. In addition, a drift region 13 that maintains the state after epitaxial growth is formed in the base layer portion of SiC epitaxial layer 8.

次に、図3Bに示すように、SiCエピタキシャル層8が、ゲートトレンチ15およびソーストレンチ24を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、SiCエピタキシャル層8が表面9(Si面)からドライエッチングされて、ゲートトレンチ15およびソーストレンチ24が同時に形成される。それとともに、SiCエピタキシャル層8に多数の単位セル21が形成される。なお、エッチングガスとしては、たとえば、SF(六フッ化硫黄)およびO(酸素)を含む混合ガス(SF/Oガス)、SF、OおよびHBr(臭化水素)を含む混合ガス(SF/O/HBrガス)を用いることができる。 Next, as shown in FIG. 3B, the SiC epitaxial layer 8 is etched using a mask having openings in regions where the gate trench 15 and the source trench 24 are to be formed. Thereby, SiC epitaxial layer 8 is dry-etched from surface 9 (Si surface), and gate trench 15 and source trench 24 are simultaneously formed. At the same time, a large number of unit cells 21 are formed in the SiC epitaxial layer 8. The etching gas includes, for example, a mixed gas (SF 6 / O 2 gas) containing SF 6 (sulfur hexafluoride) and O 2 (oxygen), SF 6 , O 2 and HBr (hydrogen bromide). A mixed gas (SF 6 / O 2 / HBr gas) can be used.

次に、図3Cに示すように、ゲートトレンチ15の交差部17およびソーストレンチ24を露出させる開口を有する第1レジスト39が、SiCエピタキシャル層8上に形成される。
次に、図3Dに示すように、第1レジスト39の開口から露出するゲートトレンチ15の交差部17およびソーストレンチ24へ向けて、p型不純物がインプランテーション(注入)される。この際、ゲートトレンチ15(交差部17)の側壁18およびソーストレンチ21の側壁25はいずれも第1レジスト39で覆われていないので、p型不純物は、側壁18,25にも注入されることとなる。その後、たとえば、1400℃〜2000℃でSiCエピタキシャル層8が熱処理される。これにより、ドリフト領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第1領域29およびソース耐圧保持領域28が同時に形成される。
Next, as shown in FIG. 3C, a first resist 39 having an opening exposing the intersection 17 of the gate trench 15 and the source trench 24 is formed on the SiC epitaxial layer 8.
Next, as shown in FIG. 3D, p-type impurities are implanted (implanted) toward the intersection 17 and the source trench 24 of the gate trench 15 exposed from the opening of the first resist 39. At this time, since the sidewall 18 of the gate trench 15 (intersection 17) and the sidewall 25 of the source trench 21 are not covered with the first resist 39, the p-type impurity is also implanted into the sidewalls 18 and 25. It becomes. Thereafter, for example, SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. As a result, ions of the p-type impurity implanted into the drift region 13 are activated, and the first region 29 of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 are formed simultaneously.

次に、図3Eに示すように、ゲート耐圧保持領域27の第2領域30およびボディコンタクト領域33を形成すべき領域に開口を有する第2レジスト40が、SiCエピタキシャル層8上に形成される。これにより、ゲートトレンチ15の交差部17の側壁18および底壁19、ならびにソーストレンチ24の側壁25および底壁26の周縁部は、第2レジスト40で覆われることとなる。   Next, as shown in FIG. 3E, a second resist 40 having openings in regions where the second region 30 and the body contact region 33 of the gate breakdown voltage holding region 27 are to be formed is formed on the SiC epitaxial layer 8. As a result, the side walls 18 and the bottom wall 19 of the intersecting portion 17 of the gate trench 15 and the peripheral portions of the side walls 25 and the bottom wall 26 of the source trench 24 are covered with the second resist 40.

次に、図3Fに示すように、第2レジスト40の開口から露出するゲートトレンチ15の線状部16およびソーストレンチ24の底壁26の中央部へ向けて、p型不純物がインプランテーション(注入)される。この際、側壁18および底壁19、ならびに側壁25および底壁26の周縁部は第2レジスト40で保護されるので、これらの部分へのp型不純物の注入を防止することができる。その後、たとえば、1400℃〜2000℃でSiCエピタキシャル層8が熱処理される。これにより、ドリフト領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第2領域30およびボディコンタクト領域33が同時に形成される。   Next, as shown in FIG. 3F, p-type impurities are implanted (implanted) toward the linear portion 16 of the gate trench 15 exposed from the opening of the second resist 40 and the central portion of the bottom wall 26 of the source trench 24. ) At this time, since the side wall 18 and the bottom wall 19 and the peripheral portions of the side wall 25 and the bottom wall 26 are protected by the second resist 40, p-type impurity implantation into these portions can be prevented. Thereafter, for example, SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of the p-type impurity implanted into the drift region 13 are activated, and the second region 30 and the body contact region 33 of the gate breakdown voltage holding region 27 are formed simultaneously.

次に、図3Gに示すように、CVD法により、SiO材料がSiCエピタキシャル層8の上方から堆積される。これにより、ゲート絶縁膜22が形成される。
続いて、CVD法により、ドーピングされたポリシリコン材料がSiCエピタキシャル層8の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ15およびソーストレンチ24が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料が、エッチバック面がSiCエピタキシャル層8の表面9に対して面一になるまでエッチバックされる。続いて、ソーストレンチ24内に残存するポリシリコン材料のみがドライエッチングにより除去される。これにより、ゲートトレンチ15内に残存するポリシリコン材料からなるゲート電極23が形成される。
Next, as shown in FIG. 3G, a SiO 2 material is deposited from above the SiC epitaxial layer 8 by a CVD method. Thereby, the gate insulating film 22 is formed.
Subsequently, a doped polysilicon material is deposited from above the SiC epitaxial layer 8 by CVD. The deposition of the polysilicon material is continued until at least the gate trench 15 and the source trench 24 are filled. Thereafter, the deposited polysilicon material is etched back until the etch-back surface is flush with the surface 9 of the SiC epitaxial layer 8. Subsequently, only the polysilicon material remaining in the source trench 24 is removed by dry etching. Thereby, the gate electrode 23 made of the polysilicon material remaining in the gate trench 15 is formed.

次に、図3Hに示すように、CVD法により、SiO材料がSiCエピタキシャル層8の上方から堆積される。これにより、層間絶縁膜35が形成される。続いて、公知のパターニング技術により、層間絶縁膜35およびゲート絶縁膜22が連続してパターニングされる。これにより、層間絶縁膜35およびゲート絶縁膜22にコンタクトホール36が形成される。 Next, as shown in FIG. 3H, a SiO 2 material is deposited from above the SiC epitaxial layer 8 by a CVD method. Thereby, the interlayer insulating film 35 is formed. Subsequently, the interlayer insulating film 35 and the gate insulating film 22 are successively patterned by a known patterning technique. As a result, contact holes 36 are formed in the interlayer insulating film 35 and the gate insulating film 22.

この後、ソース電極37、ドレイン電極38などが形成されることにより、図2に示すMISトランジスタ1が得られる。
このMISトランジスタ1では、ソースパッド2を接地した状態(つまり、ソース電極37が0V)で、ソースパッド2(ソース電極37)とドレイン電極38との間(ソース−ドレイン間)にドレイン電圧が印加される。この状態において、ゲートパッド4(ゲート電極23)にゲート閾値電圧以上の電圧が印加されると、各単位セル21の側壁を形成するボディ領域12に沿ってチャネルが形成される。これにより、ドレイン電極38からソース電極37へ電流が流れ、各単位セル21がオン状態となる。
Thereafter, the source electrode 37, the drain electrode 38, and the like are formed, whereby the MIS transistor 1 shown in FIG. 2 is obtained.
In the MIS transistor 1, a drain voltage is applied between the source pad 2 (source electrode 37) and the drain electrode 38 (between the source and drain) in a state where the source pad 2 is grounded (that is, the source electrode 37 is 0 V). Is done. In this state, when a voltage equal to or higher than the gate threshold voltage is applied to the gate pad 4 (gate electrode 23), a channel is formed along the body region 12 that forms the side wall of each unit cell 21. Thereby, a current flows from the drain electrode 38 to the source electrode 37, and each unit cell 21 is turned on.

一方、各単位セル21がオフ状態(つまり、ゲート電圧が0Vの状態)にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極23とSiCエピタキシャル層8との間に介在するゲート絶縁膜22に電界がかかる。
この電界は、ゲート電極23とSiCエピタキシャル層8との電位差に起因して生じるものである。そして、ゲートトレンチ15の底壁19においては、ゲート電極23を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極38に接するSiC基板5の裏面7付近では900Vの等電位面が分布しており、SiC基板5の裏面7からSiCエピタキシャル層8の表面9側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ15の底壁19付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ15の底壁19では、ゲート電極23側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ15が格子状に形成されており、格子状のゲートトレンチ15の窓部に四角柱状の単位セル21が配列されている場合は、単位セル21の各角部20に形成されたゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。
On the other hand, when each unit cell 21 is turned off (that is, the gate voltage is 0 V) and the voltage is applied between the source and the drain, the unit cell 21 is interposed between the gate electrode 23 and the SiC epitaxial layer 8. An electric field is applied to the gate insulating film 22.
This electric field is generated due to a potential difference between the gate electrode 23 and the SiC epitaxial layer 8. In the bottom wall 19 of the gate trench 15, equipotential surfaces with a very high potential are distributed with the gate electrode 23 as a reference (0 V), and the interval between the equipotential surfaces is small, so a very large electric field is generated. For example, if the drain voltage is 900 V, an equipotential surface of 900 V is distributed in the vicinity of the back surface 7 of the SiC substrate 5 that is in contact with the drain electrode 38, and from the back surface 7 of the SiC substrate 5 to the surface 9 side of the SiC epitaxial layer 8. Although a voltage drop occurs as it goes, an equipotential surface of about several tens of volts is distributed in the vicinity of the bottom wall 19 of the gate trench 15. Therefore, a very large electric field is generated on the bottom wall 19 of the gate trench 15 toward the gate electrode 23 side. In particular, as in this embodiment, when the gate trenches 15 are formed in a lattice shape and the rectangular columnar unit cells 21 are arranged in the windows of the lattice-like gate trenches 15, each of the unit cells 21 In the vicinity of the corner edge portion 31 of the gate trench 15 formed in the corner portion 20, the dielectric breakdown of the gate insulating film 22 is particularly likely to occur.

具体的には、ゲートトレンチ15の交差部17の対角線上で互いに隣り合うソーストレンチ24の距離D(図2のA−A断面参照)は、ゲートトレンチ15の線状部16を挟んで互いに隣り合うソーストレンチ24の距離D(図2のB−B断面参照)に比べて大きくなる(たとえば、この実施形態では、DはDの1.4倍)。そのため、相対的に広いスペースがあるゲートトレンチ15のコーナーエッジ部31の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。 Specifically, the distance D 1 (see the AA cross section of FIG. 2) of the source trenches 24 adjacent to each other on the diagonal line of the intersecting portion 17 of the gate trench 15 is equal to each other across the linear portion 16 of the gate trench 15. It becomes larger than the distance D 2 (see the BB cross section in FIG. 2) between the adjacent source trenches 24 (for example, in this embodiment, D 1 is 1.4 times D 2 ). Therefore, an equipotential surface enters directly under the corner edge portion 31 of the gate trench 15 having a relatively wide space, and the equipotential surfaces are densely formed. As a result, the dielectric breakdown of the gate insulating film 22 is particularly likely to occur near the corner edge portion 31 of the gate trench 15.

そこで、この実施形態のMISトランジスタ1では、ゲートトレンチ15のコーナーエッジ部31にゲート耐圧保持領域27(第1領域29)が形成されている。これにより、第1領域29とドリフト領域13との接合(pn接合)により生じる空乏層を、ゲートトレンチ15のコーナーエッジ部31付近に発生させることができる。さらにこのMISトランジスタ1では、各単位セル21の中央部に形成されたソーストレンチ24のエッジ部32に、ソース耐圧保持領域28が形成されている。そのため、このソース耐圧保持領域28とドリフト領域13との接合(pn接合)により生じる空乏層を、ソーストレンチ24を取り囲むゲートトレンチ15のコーナーエッジ部31へ向かって広げることができる。   Therefore, in the MIS transistor 1 of this embodiment, the gate breakdown voltage holding region 27 (first region 29) is formed at the corner edge portion 31 of the gate trench 15. Thereby, a depletion layer generated by the junction (pn junction) between the first region 29 and the drift region 13 can be generated in the vicinity of the corner edge portion 31 of the gate trench 15. Further, in the MIS transistor 1, a source breakdown voltage holding region 28 is formed at the edge portion 32 of the source trench 24 formed in the center portion of each unit cell 21. Therefore, a depletion layer generated by the junction (pn junction) between the source breakdown voltage holding region 28 and the drift region 13 can be expanded toward the corner edge portion 31 of the gate trench 15 surrounding the source trench 24.

これらの空乏層の存在により、ゲートトレンチ15のコーナーエッジ部31とソーストレンチ24のエッジ部32との間に等電位面が入り込むことを防止でき、ゲート絶縁膜22から遠ざけることができる。その結果、ゲートトレンチ15のコーナーエッジ部31付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜22にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第1領域29の濃度がドリフト領域13の濃度よりも高いので、第1領域29とドリフト領域13との接合(pn接合)により生じる空乏層がSiCエピタキシャル層8内に広がり過ぎることを防止することができる。   Due to the presence of these depletion layers, it is possible to prevent an equipotential surface from entering between the corner edge portion 31 of the gate trench 15 and the edge portion 32 of the source trench 24, and away from the gate insulating film 22. As a result, crowding of equipotential surfaces in the vicinity of the corner edge portion 31 of the gate trench 15 can be prevented. As a result, since the electric field applied to the gate insulating film 22 can be reduced, dielectric breakdown can be suppressed. Further, since the concentration of the first region 29 is higher than the concentration of the drift region 13, a depletion layer generated by the junction (pn junction) between the first region 29 and the drift region 13 is prevented from spreading too much in the SiC epitaxial layer 8. can do.

また、MISトランジスタ1では、第1領域29がコーナーエッジ部31を経て、コーナーエッジ部31直上のボディ領域12に至るように形成されているが、単位セル21の角部20には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域12におけるコーナーエッジ部31直上の部分に至るようにゲート耐圧保持領域27(第1領域29)を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜22の破壊防止効果を一層向上させることができる。   In the MIS transistor 1, the first region 29 is formed so as to reach the body region 12 immediately above the corner edge portion 31 through the corner edge portion 31, but a channel is formed in the corner portion 20 of the unit cell 21. It is not formed or even if it is formed, the current flowing through the channel is very small. Therefore, by forming the gate breakdown voltage holding region 27 (first region 29) so as to reach the portion of the body region 12 immediately above the corner edge portion 31, the performance of the gate insulating film 22 is hardly affected. The destruction prevention effect can be further improved.

一方、ゲートトレンチ15の線状部16には、線状部16の幅よりも狭い幅のゲート耐圧保持領域27(第2領域30)が形成されている。これにより、第2領域30とドリフト領域13との接合(pn接合)により生じる空乏層を、ゲートトレンチ15の線状部16に沿って発生させることができる。そのため、ゲートトレンチ15の線状部16の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜22に生じる電界を、全体にわたって満遍なく緩和することができる。   On the other hand, a gate breakdown voltage holding region 27 (second region 30) having a width narrower than the width of the linear portion 16 is formed in the linear portion 16 of the gate trench 15. Thereby, a depletion layer generated by the junction (pn junction) between the second region 30 and the drift region 13 can be generated along the linear portion 16 of the gate trench 15. Therefore, the electric field generated immediately below the linear portion 16 of the gate trench 15 can be relaxed by the depletion layer. As a result, the electric field generated in the gate insulating film 22 can be alleviated uniformly.

しかも、ゲート耐圧保持領域27(第2領域30)がゲートトレンチ15の線状部16の側壁18(つまり、単位セル21においてチャネルが形成される部分)に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
また、第2領域30の濃度が第1領域29の濃度よりも高く、さらに、第2領域30の厚さTが第1領域29の厚さTよりも小さい(T>T)ので、チャネル抵抗の上昇を防止することもできる。
Moreover, the gate breakdown voltage holding region 27 (second region 30) is not formed on the side wall 18 of the linear portion 16 of the gate trench 15 (that is, the portion where the channel is formed in the unit cell 21). Therefore, the channel characteristics can be controlled with high accuracy.
Further, the concentration of the second region 30 is higher than the concentration of the first region 29, and the thickness T 2 of the second region 30 is smaller than the thickness T 1 of the first region 29 (T 1 > T 2 ). Therefore, an increase in channel resistance can be prevented.

また、上記の製造方法によれば、ゲート耐圧保持領域27およびソース耐圧保持領域28を同時に形成することができる。その結果、ゲート絶縁膜22の絶縁破壊を防止するためのMISトランジスタ1の構造を簡単に作製することができる。
図7は、本発明の第2実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。図7において、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
Further, according to the above manufacturing method, the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 can be formed simultaneously. As a result, the structure of the MIS transistor 1 for preventing the dielectric breakdown of the gate insulating film 22 can be easily manufactured.
FIG. 7 is a cross-sectional view of a trench gate type MIS transistor according to a second embodiment of the present invention, and shows a cut surface at the same position as FIG. In FIG. 7, parts corresponding to the respective parts shown in FIG. 2 are denoted by the same reference numerals as those given to the respective parts, and description thereof will be omitted.

前述の第1実施形態では、ドリフト領域13は、低濃度のn型(たとえば、濃度が1×1015〜1×1017cm−3)の領域のみで形成されていたが、この第2実施形態に係るMISトランジスタ71のドリフト領域72は、SiCエピタキシャル層8の厚さ方向に沿って不純物濃度が異なる2層が積層された構造を有しており、SiC基板5の表面6に接する下層側の第2領域の一例としてのn型低濃度領域73と、当該低濃度領域73上に形成された上層側の第1領域の一例としてのn型高濃度領域74とを含む。低濃度領域73の濃度は、たとえば、1×1015〜1×1017cm−3であり、高濃度領域74の濃度は、たとえば、2×1015〜1×1018cm−3である。 In the first embodiment described above, the drift region 13 is formed only in a low-concentration n type (for example, a concentration of 1 × 10 15 to 1 × 10 17 cm −3 ). The drift region 72 of the MIS transistor 71 according to the embodiment has a structure in which two layers having different impurity concentrations are stacked along the thickness direction of the SiC epitaxial layer 8, and is a lower layer in contact with the surface 6 of the SiC substrate 5. An n type low concentration region 73 as an example of the second region on the side and an n type high concentration region 74 as an example of the first region on the upper layer side formed on the low concentration region 73 are included. The concentration of the low concentration region 73 is, for example, 1 × 10 15 to 1 × 10 17 cm −3 , and the concentration of the high concentration region 74 is, for example, 2 × 10 15 to 1 × 10 18 cm −3 .

低濃度領域73と高濃度領域74との界面75(低濃度領域73の上端)は、ゲートトレンチ15およびソーストレンチ24の形成によりSiCエピタキシャル層8の表面の一部が低くなって生じた段差に合わせて起伏している。これにより、表面9側の高濃度領域74は、SiCエピタキシャル層8の表面9、ゲートトレンチ15の側壁18および底壁19、ならびにソーストレンチ24の側壁25および底壁26を形成するように形成されている。一方、低濃度領域73は各単位セル21において、たとえば、ゲートトレンチ15の底壁19およびソーストレンチ24の底壁26と対向する部分に低段部76を有し、単位セル21の頂部(表面9)と対向する部分に高段部77とを有している。   The interface 75 between the low concentration region 73 and the high concentration region 74 (the upper end of the low concentration region 73) is a level difference caused by a part of the surface of the SiC epitaxial layer 8 being lowered due to the formation of the gate trench 15 and the source trench 24. It undulates together. Thereby, the high concentration region 74 on the surface 9 side is formed so as to form the surface 9 of the SiC epitaxial layer 8, the side wall 18 and the bottom wall 19 of the gate trench 15, and the side wall 25 and the bottom wall 26 of the source trench 24. ing. On the other hand, the low concentration region 73 has a low step portion 76 in each unit cell 21, for example, at a portion facing the bottom wall 19 of the gate trench 15 and the bottom wall 26 of the source trench 24. 9) A high step portion 77 is provided at a portion facing the portion 9).

また、界面75が起伏していることにより、高濃度領域74における、単位セル21の頂部(表面9)、ゲートトレンチ15の底面およびソーストレンチ24の底面それぞれからSiC基板5へ向かう方向に沿う厚さT,T,Tは一様となっている。これら厚さT,T,Tは、ゲート耐圧保持領域27の厚さTおよびT、ならびにソース耐圧保持領域28の厚さTよりも大きくなっている。これにより、ゲート耐圧保持領域27(第1領域29および第2領域30)およびソース耐圧保持領域28は、高濃度領域74により覆われている。 Further, since the interface 75 is undulated, the thickness along the direction from the top (surface 9) of the unit cell 21, the bottom surface of the gate trench 15 and the bottom surface of the source trench 24 toward the SiC substrate 5 in the high concentration region 74. The lengths T 4 , T 5 , and T 6 are uniform. These thicknesses T 4 , T 5 , and T 6 are larger than the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the thickness T 3 of the source breakdown voltage holding region 28. Thus, the gate breakdown voltage holding region 27 (first region 29 and second region 30) and the source breakdown voltage holding region 28 are covered with the high concentration region 74.

図8A〜図8Iは、図7に示すトレンチゲート型MISトランジスタの製造工程の一部を工程順に示す模式的な断面図であって、図7と同じ位置での切断面を示す。
MISトランジスタ71を製造するには、図8A〜図8Bに示すように、図3A〜図3Bと同様の工程が行なわれることにより、SiC基板5上にn型のSiCエピタキシャル層8が形成され、当該SiCエピタキシャル層8に、ボディ領域12、ソース領域14、ガードリング34およびドリフト領域72が同時に形成される。その後、SiCエピタキシャル層8が表面9(Si面)からドライエッチングされて、ゲートトレンチ15およびソーストレンチ24が同時に形成される。
8A to 8I are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 7 in the order of steps, and show a cut surface at the same position as FIG.
In order to manufacture MIS transistor 71, as shown in FIGS. 8A to 8B, an n type SiC epitaxial layer 8 is formed on SiC substrate 5 by performing the same process as in FIGS. 3A to 3B. In the SiC epitaxial layer 8, the body region 12, the source region 14, the guard ring 34 and the drift region 72 are simultaneously formed. Thereafter, SiC epitaxial layer 8 is dry-etched from surface 9 (Si surface), and gate trench 15 and source trench 24 are formed simultaneously.

次に、図8Cに示すように、SiCエピタキシャル層8の表面9上にマスクを形成せずに、その表面全域(ゲートトレンチ15およびソーストレンチ24の各底面を含む)に、n型不純物がSiCエピタキシャル層8の内部にインプランテーション(注入)される。次に、たとえば、1400℃〜2000℃でSiCエピタキシャル層8が熱処理される。これにより、SiCエピタキシャル層8に注入されたn型不純物のイオンが活性化され、ドリフト領域72の上側に高濃度領域74が形成される。また、ドリフト領域72の下側には、ドリフト領域72の不純物濃度を維持する低濃度領域73が形成される。   Next, as shown in FIG. 8C, without forming a mask on the surface 9 of the SiC epitaxial layer 8, the n-type impurity is formed on the entire surface (including the bottom surfaces of the gate trench 15 and the source trench 24). Implantation (injection) is performed inside the epitaxial layer 8. Next, for example, SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, n-type impurity ions implanted into SiC epitaxial layer 8 are activated, and high concentration region 74 is formed above drift region 72. A low concentration region 73 that maintains the impurity concentration of the drift region 72 is formed below the drift region 72.

その後は、図8D〜図8Iに示すように、図3C〜図3Hと同様の工程が行われることにより、図7に示すMISトランジスタ71が得られる。
以上のように、このMISトランジスタ71によっても、前述のMISトランジスタ1と同様の作用効果を発現することができる。
さらにMISトランジスタ71では、p型のゲート耐圧保持領域27が形成されたゲートトレンチ15の底壁19、およびp型のソース耐圧保持領域28が形成されたにソーストレンチ24の底壁26を形成するように、高濃度領域74が形成されており、この高濃度領域74は、ゲート耐圧保持領域27およびソース耐圧保持領域28を覆っている。
Thereafter, as shown in FIGS. 8D to 8I, the same process as that of FIGS. 3C to 3H is performed, whereby the MIS transistor 71 shown in FIG. 7 is obtained.
As described above, this MIS transistor 71 can exhibit the same effects as those of the MIS transistor 1 described above.
Further, in the MIS transistor 71, the bottom wall 19 of the gate trench 15 in which the p-type gate breakdown voltage holding region 27 is formed, and the bottom wall 26 of the source trench 24 in which the p-type source breakdown voltage holding region 28 is formed. Thus, a high concentration region 74 is formed, and this high concentration region 74 covers the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28.

これにより、ドリフト領域72における、ゲート耐圧保持領域27およびソース耐圧保持領域28とのpn接合を、高濃度領域74に担わせることができる。そのため、当該pn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルを流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。   Thereby, the pn junction between the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 in the drift region 72 can be assigned to the high concentration region 74. Therefore, the spread of the depletion layer generated from the pn junction can be suppressed. As a result, the path of electrons flowing through the channel is not hindered by the depletion layer, and a sufficiently large path can be secured, so that an increase in on-resistance can be prevented.

なお、高濃度領域74の厚さT,T,Tは、たとえば、図9のMISトランジスタ78のように、ゲート耐圧保持領域27の厚さTおよびT、ならびにソース耐圧保持領域28の厚さT以下であってもよい。この場合、ゲート耐圧保持領域27およびソース耐圧保持領域28の各底部は、界面75に対して低濃度領域73側にはみ出し、低濃度領域73に覆われる。このような構成は、高濃度領域74を形成する際のイオン注入を、MISトランジスタ71の場合よりも低エネルギで行うことにより形成できる。そのため、低エネルギで高濃度領域74を簡単に形成することができる。 Note that the thicknesses T 4 , T 5 , and T 6 of the high concentration region 74 are the same as the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region, as in the MIS transistor 78 of FIG. the thickness of 28 T 3 may be less. In this case, each bottom portion of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 protrudes toward the low concentration region 73 with respect to the interface 75 and is covered with the low concentration region 73. Such a configuration can be formed by performing ion implantation at the time of forming the high concentration region 74 with lower energy than in the case of the MIS transistor 71. Therefore, the high concentration region 74 can be easily formed with low energy.

図10は、本発明の第3実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。図10において、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第1実施形態では、ドリフト領域13は、低濃度のn型(たとえば、濃度が1×1015〜1×1017cm−3)の領域のみで形成されていたが、この第3実施形態に係るMISトランジスタ81のドリフト領域82は、第2実施形態と同様に、SiCエピタキシャル層8の厚さ方向に沿って不純物濃度が異なる2層が積層された構造を有しており、SiC基板5の表面6に接する下層側の第2領域の一例としてのn型低濃度領域83と、当該低濃度領域83上に形成された上層側の第1領域の一例としてのn型高濃度領域84とを含む。低濃度領域83の濃度は、たとえば、1×1015〜1×1017cm−3であり、高濃度領域84の濃度は、たとえば、2×1015〜1×1018cm−3である。
FIG. 10 is a cross-sectional view of a trench gate type MIS transistor according to a third embodiment of the present invention, and shows a cut surface at the same position as FIG. 10, parts corresponding to the parts shown in FIG. 2 are denoted by the same reference numerals as those given to the respective parts, and description thereof will be omitted.
In the first embodiment described above, the drift region 13 is formed only in a low-concentration n type (for example, a concentration of 1 × 10 15 to 1 × 10 17 cm −3 ). As in the second embodiment, the drift region 82 of the MIS transistor 81 according to the embodiment has a structure in which two layers having different impurity concentrations are stacked along the thickness direction of the SiC epitaxial layer 8. An n type low concentration region 83 as an example of a lower second region in contact with the surface 6 of the substrate 5, and an n type high concentration as an example of an upper layer side first region formed on the low concentration region 83. Region 84. The concentration of the low concentration region 83 is, for example, 1 × 10 15 to 1 × 10 17 cm −3 , and the concentration of the high concentration region 84 is, for example, 2 × 10 15 to 1 × 10 18 cm −3 .

高濃度領域84は、SiCエピタキシャル層8の表面9、ゲートトレンチ15の側壁18および底壁19、ならびにソーストレンチ24の側壁25および底壁26を形成するように形成されている。
また、低濃度領域83と高濃度領域84との界面85(低濃度領域83の上端)は、ゲートトレンチ15およびソーストレンチ24の形成によりSiCエピタキシャル層8の表面の一部が低くなって生じた段差によらず、単位セル21の頂部(表面9)に沿って一定の高さである。
High concentration region 84 is formed to form surface 9 of SiC epitaxial layer 8, sidewall 18 and bottom wall 19 of gate trench 15, and sidewall 25 and bottom wall 26 of source trench 24.
Further, the interface 85 (the upper end of the low concentration region 83) between the low concentration region 83 and the high concentration region 84 is generated by a part of the surface of the SiC epitaxial layer 8 being lowered due to the formation of the gate trench 15 and the source trench 24. Regardless of the level difference, the height is constant along the top (surface 9) of the unit cell 21.

界面75が一定の高さであることにより、高濃度領域84における、単位セル21の頂部(表面9)、ゲートトレンチ15の底面およびソーストレンチ24の底面それぞれからSiC基板5へ向かう方向に沿う厚さT,T,Tは、TがTおよびTよりも大きくなっている(T>T=T)。これは、SiCエピタキシャル層8の表面の一部が低くなって生じた段差に起因するものである。 Due to the constant height of the interface 75, the thickness in the high concentration region 84 along the direction from the top (surface 9) of the unit cell 21, the bottom of the gate trench 15, and the bottom of the source trench 24 toward the SiC substrate 5. The lengths T 7 , T 8 , and T 9 are such that T 7 is larger than T 8 and T 9 (T 7 > T 8 = T 9 ). This is due to a step formed by a part of the surface of the SiC epitaxial layer 8 being lowered.

また、高濃度領域84の厚さT,Tは、ゲート耐圧保持領域27の厚さTおよびT、ならびにソース耐圧保持領域28の厚さTよりも大きくなっている。これにより、ゲート耐圧保持領域27(第1領域29および第2領域30)およびソース耐圧保持領域28は、高濃度領域74により覆われている。
図11A〜図11Hは、図10に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図10と同じ位置での切断面を示す。
Further, the thicknesses T 8 and T 9 of the high concentration region 84 are larger than the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the thickness T 3 of the source breakdown voltage holding region 28. Thus, the gate breakdown voltage holding region 27 (first region 29 and second region 30) and the source breakdown voltage holding region 28 are covered with the high concentration region 74.
11A to 11H are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 10, and show a cut surface at the same position as FIG.

MISトランジスタ81を製造するには、図11Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板5の表面6(Si面)上に、n型不純物をドーピングしながらSiC結晶が成長させられる(たとえば、濃度が1×1015〜1×1017cm−3)。これにより、SiC基板5上に、n型の低濃度領域83が形成される。次に、ドーズ量を大きくして(たとえば、2×1015〜1×1019cm−3)、n型不純物をドーピングしながらさらにSiC結晶が成長させられる。これにより、高濃度領域84が形成されてSiCエピタキシャル層8が形成される。 To manufacture the MIS transistor 81, as shown in FIG. 11A, an n-type impurity is doped on the surface 6 (Si surface) of the SiC substrate 5 by an epitaxial growth method such as a CVD method, an LPE method, or an MBE method. A SiC crystal is grown (for example, the concentration is 1 × 10 15 to 1 × 10 17 cm −3 ). Thereby, an n type low concentration region 83 is formed on SiC substrate 5. Next, the dose is increased (for example, 2 × 10 15 to 1 × 10 19 cm −3 ), and an SiC crystal is further grown while doping the n-type impurity. Thereby, high concentration region 84 is formed, and SiC epitaxial layer 8 is formed.

次に、p型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション(注入)され、その後、n型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション(注入)される。次に、たとえば、1400℃〜2000℃でSiCエピタキシャル層8が熱処理される。これにより、SiCエピタキシャル層8の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域12、ソース領域14およびガードリング34が同時に形成される。   Next, p-type impurities are implanted (implanted) into the SiC epitaxial layer 8 from the surface 9 of the SiC epitaxial layer 8, and then n-type impurities are introduced from the surface 9 of the SiC epitaxial layer 8 to the SiC epitaxial layer 8. Implanted inside. Next, for example, SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of p-type impurity and n-type impurity implanted into the surface layer portion of SiC epitaxial layer 8 are activated, and body region 12, source region 14 and guard ring 34 are simultaneously formed according to the implanted locations. Is done.

次に、図11Bに示すように、図3Bと同様の工程が行われることにより、最深部がそれぞれ高濃度領域84の厚さ方向途中部に達する、ゲートトレンチ15およびソーストレンチ24が同時に形成される。
次に、図11Cに示すように、図3Cと同様の工程が行われることにより、ゲートトレンチ15の交差部17およびソーストレンチ24を露出させる開口を有する第1レジスト39が、SiCエピタキシャル層8上に形成される。
Next, as shown in FIG. 11B, the gate trench 15 and the source trench 24 are formed at the same time, with the deepest part reaching the middle part in the thickness direction of the high-concentration region 84 by performing the same process as in FIG. 3B. The
Next, as shown in FIG. 11C, by performing the same process as in FIG. 3C, the first resist 39 having an opening exposing the intersection 17 of the gate trench 15 and the source trench 24 is formed on the SiC epitaxial layer 8. Formed.

次に、図11D〜図11Fに示すように、図3D〜図3Fと同様の工程が行われることにより、最深部がそれぞれ高濃度領域84の厚さ方向途中に達する、ゲート耐圧保持領域27の第1領域29、ソース耐圧保持領域28、ゲート耐圧保持領域27の第2領域30およびボディコンタクト領域33が形成される。
その後は、図11G〜図11Hに示すように、図3G〜図3Hと同様の工程が行われることにより、図10に示すMISトランジスタ81が得られる。
Next, as shown in FIG. 11D to FIG. 11F, the deepest part reaches the middle in the thickness direction of the high-concentration region 84 by performing the same process as in FIG. 3D to FIG. 3F. The first region 29, the source breakdown voltage holding region 28, the second region 30 of the gate breakdown voltage holding region 27, and the body contact region 33 are formed.
Thereafter, as shown in FIGS. 11G to 11H, the same process as in FIGS. 3G to 3H is performed, whereby the MIS transistor 81 shown in FIG. 10 is obtained.

以上のように、このMISトランジスタ81によっても、前述のMISトランジスタ1と同様の作用効果を発現することができる。
さらにMISトランジスタ81では、p型のゲート耐圧保持領域27が形成されたゲートトレンチ15の底壁19、およびp型のソース耐圧保持領域28が形成されたにソーストレンチ24の底壁26を形成するように、高濃度領域84が形成されており、この高濃度領域84は、ゲート耐圧保持領域27およびソース耐圧保持領域28を覆っている。
As described above, this MIS transistor 81 can exhibit the same effects as those of the MIS transistor 1 described above.
Further, in the MIS transistor 81, the bottom wall 19 of the gate trench 15 in which the p-type gate breakdown voltage holding region 27 is formed, and the bottom wall 26 of the source trench 24 in which the p-type source breakdown voltage holding region 28 is formed. Thus, a high concentration region 84 is formed, and this high concentration region 84 covers the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28.

これにより、ドリフト領域82における、ゲート耐圧保持領域27およびソース耐圧保持領域28とのpn接合を、高濃度領域84に担わせることができる。そのため、当該pn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルを流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。   Thereby, the pn junction between the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 in the drift region 82 can be assigned to the high concentration region 84. Therefore, the spread of the depletion layer generated from the pn junction can be suppressed. As a result, the path of electrons flowing through the channel is not hindered by the depletion layer, and a sufficiently large path can be secured, so that an increase in on-resistance can be prevented.

なお、高濃度領域84の厚さT,Tは、たとえば、図12のMISトランジスタ86のように、ゲート耐圧保持領域27の厚さTおよびT、ならびにソース耐圧保持領域28の厚さT以下であってもよい。この場合、ゲート耐圧保持領域27およびソース耐圧保持領域28の各底部は、界面85に対して低濃度領域83側にはみ出し、低濃度領域83に覆われる。 Note that the thicknesses T 8 and T 9 of the high-concentration region 84 are the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the thickness of the source breakdown voltage holding region 28 as in the MIS transistor 86 of FIG. it may be a T 3 below. In this case, each bottom portion of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 protrudes toward the low concentration region 83 with respect to the interface 85 and is covered with the low concentration region 83.

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、MISトランジスタ1,41,51,71,78,81,86の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MISトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、MISトランジスタ1,41,51,71,78,81,86において、半導体層を構成する層は、SiCからなるエピタキシャル層に限らず、SiC以外のワイドバンドギャップ半導体、たとえば、GaN(バンドギャップEgGaN=約3.4eV)、ダイヤモンド(バンドギャップEgdia=約5.5eV)からなる層などであってもよい。
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of the MIS transistors 1, 41, 51, 71, 78, 81, 86 is inverted may be employed. For example, in the MIS transistor 1, the p-type portion may be n-type and the n-type portion may be p-type.
Further, in the MIS transistors 1, 41, 51, 71, 78, 81, 86, the layers constituting the semiconductor layers are not limited to SiC epitaxial layers, but wide band gap semiconductors other than SiC, such as GaN (band gaps). Eg GaN = about 3.4eV), may be a layer consisting of diamond (band gap Eg dia = about 5.5eV).

また、図4に示すMISトランジスタ41のように、ソーストレンチ24は省略されていてもよい。その場合、ボディコンタクト領域33は、SiCエピタキシャル層8の表面9からソース領域14およびボディ領域12を貫通し、ドリフト領域13に達するように形成することができる。
また、ボディ領域12の配置形態は、図1(b)に示すようなマトリクス状に限らず、たとえば、図5(a)(b)および図6に示すMISトランジスタ51のように、ストライプ状であってもよい。その場合、ボディコンタクト領域33は、ソーストレンチ24の長手方向に沿って互いに間隔を空けて複数個形成してもよい。
Further, like the MIS transistor 41 shown in FIG. 4, the source trench 24 may be omitted. In that case, body contact region 33 can be formed so as to penetrate source region 14 and body region 12 from surface 9 of SiC epitaxial layer 8 to reach drift region 13.
Further, the arrangement of the body regions 12 is not limited to the matrix shape as shown in FIG. 1B, but is, for example, a stripe shape like the MIS transistors 51 shown in FIGS. 5A and 5B and FIG. There may be. In that case, a plurality of body contact regions 33 may be formed at intervals from each other along the longitudinal direction of the source trench 24.

また、図5(a)(b)および図6に示すMISトランジスタ51では、ゲート耐圧保持領域27は、ストライプ状のボディ領域12の各間を延びる直線状のゲートトレンチ15に沿って形成されている。ゲート耐圧保持領域27の第1領域29は、ゲートトレンチ15の端部52に形成されている。一方、ゲート耐圧保持領域27の第2領域30は、ゲートトレンチ15の線状部53に形成されている。   In the MIS transistor 51 shown in FIGS. 5A and 5B and FIG. 6, the gate breakdown voltage holding region 27 is formed along the linear gate trench 15 extending between the stripe-shaped body regions 12. Yes. The first region 29 of the gate breakdown voltage holding region 27 is formed at the end 52 of the gate trench 15. On the other hand, the second region 30 of the gate breakdown voltage holding region 27 is formed in the linear portion 53 of the gate trench 15.

また、各単位セル21は、直方体形状(四角柱状)に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
本発明の半導体パワーデバイスは、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
Each unit cell 21 is not limited to a rectangular parallelepiped shape (quadrangular prism shape), and may be other polygonal column shapes such as a triangular prism shape, a pentagonal prism shape, and a hexagonal prism shape.
The semiconductor power device of the present invention is, for example, a power used for an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, and the like. Can be incorporated into modules. It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

1 MISトランジスタ
8 SiCエピタキシャル層
9 (SiCエピタキシャル層の)表面
12 ボディ領域
13 ドリフト領域
14 ソース領域
15 ゲートトレンチ
16 (ゲートトレンチの)線状部
17 (ゲートトレンチの)交差部
18 (ゲートトレンチの)側壁
19 (ゲートトレンチの)底壁
20 (単位セルの)角部
21 単位セル
22 ゲート絶縁膜
23 ゲート電極
24 ソーストレンチ
25 (ソーストレンチの)側壁
26 (ソーストレンチの)底壁
27 ゲート耐圧保持領域
28 ソース耐圧保持領域
29 第1領域
30 第2領域
31 (ゲートトレンチの)コーナーエッジ部
32 (ソーストレンチの)エッジ部
37 ソース電極
38 ドレイン電極
41 MISトランジスタ
51 MISトランジスタ
52 (ゲートトレンチの)端部
53 (ゲートトレンチの)線状部
71 MISトランジスタ
72 ドリフト領域
73 低濃度領域
74 高濃度領域
75 界面
78 MISトランジスタ
81 MISトランジスタ
82 ドリフト領域
83 低濃度領域
84 高濃度領域
85 界面
86 MISトランジスタ
1 MIS transistor 8 SiC epitaxial layer 9 Surface (of SiC epitaxial layer) 12 Body region 13 Drift region 14 Source region 15 Gate trench 16 Linear portion (of gate trench) 17 Crossing portion of 18 (gate trench) 18 (of gate trench) Side wall 19 Bottom wall of gate trench 20 Corner of unit cell 21 Unit cell 22 Gate insulating film 23 Gate electrode 24 Source trench 25 Side wall of source trench 26 Bottom wall of source trench 27 Gate breakdown voltage holding region 28 Source breakdown voltage holding region 29 First region 30 Second region 31 Corner edge portion (of gate trench) 32 Edge portion of (source trench) 37 Source electrode 38 Drain electrode 41 MIS transistor 51 MIS transistor 52 (gate trench) ) End 53 (of the gate trench) linear portions 71 MIS transistor 72 drift region 73 lightly doped region 74 heavily doped region 75 surface 78 MIS transistor 81 MIS transistor 82 drift region 83 lightly doped region 84 heavily doped region 85 surface 86 MIS transistor

Claims (22)

側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、
前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記半導体層は、
前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域と、
前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第2導電型のボディ領域と、
前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第1導電型のドリフト領域と、
前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第2導電型の第1耐圧保持領域とを含む、半導体装置。
A semiconductor layer made of a wide bandgap semiconductor having a gate trench formed with a side wall and a bottom wall;
A gate insulating film formed on the side wall and the bottom wall of the gate trench;
A gate electrode embedded in the gate trench so as to face the semiconductor layer through the gate insulating film,
The semiconductor layer is
A source region of a first conductivity type formed so as to be exposed on a surface side of the semiconductor layer and forming a part of the side wall of the gate trench;
A body region of a second conductivity type formed on the back side of the semiconductor layer with respect to the source region so as to be in contact with the source region and forming a part of the side wall of the gate trench;
A drift region of a first conductivity type formed so as to be in contact with the body region on the back surface side of the semiconductor layer with respect to the body region, and forming the bottom wall of the gate trench;
A semiconductor device comprising: a first breakdown voltage holding region of a second conductivity type selectively formed at an edge portion of the gate trench where the side wall and the bottom wall intersect in a partial region of the gate trench.
前記第1耐圧保持領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高い、請求項1に記載の半導体装置。   The semiconductor device according to claim 1, wherein an impurity concentration of the first breakdown voltage holding region is higher than an impurity concentration of the drift region. 前記ゲートトレンチが格子状に形成されており、
前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有しており、
前記第1耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されている、請求項1または2に記載の半導体装置。
The gate trenches are formed in a lattice,
The semiconductor layer includes a plurality of polygonal columnar unit cells that are partitioned by the lattice-shaped gate trenches, and each of the unit cells includes the source region, the body region, and the drift region. And
The semiconductor device according to claim 1, wherein the first breakdown voltage holding region is selectively formed at a corner edge portion of the gate trench formed at the corner portion of the unit cell.
前記第1耐圧保持領域は、前記ボディ領域における前記コーナーエッジ部直上の部分に至るように形成されている、請求項3に記載の半導体装置。   The semiconductor device according to claim 3, wherein the first breakdown voltage holding region is formed so as to reach a portion of the body region immediately above the corner edge portion. 前記第1耐圧保持領域は、格子状の前記ゲートトレンチの交差部に選択的に形成されている、請求項3または4に記載の半導体装置。   5. The semiconductor device according to claim 3, wherein the first breakdown voltage holding region is selectively formed at an intersection of the lattice-shaped gate trench. 前記半導体層は、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第2耐圧保持領域をさらに含む、請求項3〜5のいずれか一項に記載の半導体装置。   The semiconductor layer further includes a second breakdown voltage holding region of a second conductivity type formed on a bottom wall of a linear portion of the lattice-shaped gate trench and having a width narrower than a width of the linear portion. The semiconductor device according to any one of 3 to 5. 前記第2耐圧保持領域の不純物濃度は、前記第1耐圧保持領域の不純物濃度よりも高い、請求項6に記載の半導体装置。   The semiconductor device according to claim 6, wherein an impurity concentration of the second breakdown voltage holding region is higher than an impurity concentration of the first breakdown voltage holding region. 前記第2耐圧保持領域の厚さは、前記第1耐圧保持領域の厚さよりも小さい、請求項6または7に記載の半導体装置。   The semiconductor device according to claim 6, wherein a thickness of the second breakdown voltage holding region is smaller than a thickness of the first breakdown voltage holding region. 前記半導体層は、前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、
前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成された第2導電型の第3耐圧保持領域とをさらに含む、請求項1〜8のいずれか一項に記載の半導体装置。
The semiconductor layer passes from the surface through the source region and the body region to the drift region, and has a source trench having a side wall and a bottom wall;
2. The third breakdown voltage holding region of a second conductivity type that is selectively formed at an edge portion of the source trench where the side wall and the bottom wall intersect in a partial region of the source trench. The semiconductor device as described in any one of -8.
前記ドリフト領域は、
前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域と、
当該第1領域に対して前記半導体層の前記裏面側に前記第1領域に接するように形成され、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域とを含む、請求項1〜9のいずれか一項に記載の半導体装置。
The drift region is
A first region having a first impurity concentration that forms the bottom wall of the gate trench;
And a second region having a second impurity concentration lower than the first impurity concentration, the first region being formed on the back surface side of the semiconductor layer so as to be in contact with the first region. 10. The semiconductor device according to claim 9.
前記第1領域の厚さは、前記第1耐圧保持領域の厚さよりも大きい、請求項10に記載の半導体装置。   The semiconductor device according to claim 10, wherein a thickness of the first region is larger than a thickness of the first breakdown voltage holding region. 前記第1領域の厚さは、前記第1耐圧保持領域の厚さ以下である、請求項10に記載の半導体装置。   The semiconductor device according to claim 10, wherein a thickness of the first region is equal to or less than a thickness of the first breakdown voltage holding region. 前記第1領域と前記第2領域との界面は、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏している、請求項10〜12のいずれか一項に記載の半導体装置。   The interface between the first region and the second region is undulated in accordance with a step formed by lowering a part of the surface of the semiconductor layer due to the formation of the gate trench. The semiconductor device as described in any one. 前記第1領域と前記第2領域との界面は、前記半導体層の前記表面に対して一定の距離にある、請求項10〜12のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 10, wherein an interface between the first region and the second region is at a certain distance from the surface of the semiconductor layer. 前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下である、請求項1〜14のいずれか一項に記載の半導体装置。   The portion of the gate insulating film on the bottom wall of the gate trench is thicker than the portion of the gate insulating film on the side wall of the gate trench, and the top thereof is equal to or less than the deepest portion of the body region. The semiconductor device as described in any one of 1-14. 前記半導体層の前記表面はC面である、請求項1〜15のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the surface of the semiconductor layer is a C plane. 前記ボディ領域は、イオン注入により形成される、請求項1〜16のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the body region is formed by ion implantation. ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第1導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第1導電型のドリフト領域とを含む、半導体層を形成する工程と、
前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、
前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とを含む、半導体装置の製造方法。
A semiconductor layer made of a wide band gap semiconductor, which is formed so as to be exposed on the front surface side of the first conductivity type source region, and to be in contact with the source region on the back surface side with respect to the source region. Forming a semiconductor layer, comprising: a second conductivity type body region; and a first conductivity type drift region formed to be in contact with the body region on the back side with respect to the body region;
Forming a gate trench having a sidewall and a bottom wall from the surface of the semiconductor layer through the source region and the body region to the drift region;
A method of selectively injecting a second conductivity type impurity into an edge portion of the gate trench where the side wall and the bottom wall intersect in a partial region of the gate trench.
前記ゲートトレンチの形成後、前記半導体層の前記表面から第1導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域を形成し、同時に、前記ドリフト領域における前記第1領域以外の部分を、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域として形成する工程をさらに含む、請求項18に記載の半導体装置の製造方法。   After the formation of the gate trench, a first region having a first impurity concentration is formed in the drift region by injecting an impurity of a first conductivity type from the surface of the semiconductor layer. The semiconductor device according to claim 18, further comprising: forming a portion other than the first region in the drift region as a second region having a second impurity concentration lower than the first impurity concentration. Device manufacturing method. 前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、
前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第2不純物濃度の第2領域を形成し、当該第2領域上に、前記第2不純物濃度よりも大きい第1不純物濃度の第1領域を形成する工程を含み、
前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第1領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含む、請求項18に記載の半導体装置の製造方法。
The step of forming the semiconductor layer includes a step of stacking the drift region, the body region, and the source region in this order by epitaxial growth,
The step of growing the drift region forms a second region having a second impurity concentration from the back side of the semiconductor layer, and a first impurity concentration higher than the second impurity concentration is formed on the second region. Forming a region,
19. The semiconductor device according to claim 18, wherein the step of forming the gate trench includes a step of forming the gate trench so that a deepest portion of the gate trench reaches a middle portion in a thickness direction of the first region. Production method.
前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、
前記ゲートトレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とをさらに含む、請求項18〜20のいずれか一項に記載の半導体装置の製造方法。
Performing simultaneously with the step of forming the gate trench, forming a source trench having a sidewall and a bottom wall from the surface of the semiconductor layer through the source region and the body region to the drift region;
A second conductivity type impurity is formed at the edge of the source trench where the side wall and the bottom wall intersect in a partial region of the source trench, and is performed simultaneously with the step of injecting the impurity into the edge of the gate trench. The method for manufacturing a semiconductor device according to claim 18, further comprising a step of selectively injecting.
前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含む、請求項18〜21のいずれか一項に記載の半導体装置の製造方法。   The process of forming the semiconductor layer includes a process of forming the body region by ion implantation from the surface of the semiconductor layer after the semiconductor layer is formed by epitaxial growth. A method for manufacturing the semiconductor device according to the item.
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