JP2017050333A - 透明電極構造、化合物半導体発光ダイオード、及び透明電極成膜方法 - Google Patents
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Abstract
【課題】電気的特性を向上することができる。【解決手段】n型半導体層13と発光層14とp型半導体層15とが積層された化合物半導体発光ダイオード10Aにおいて、前記p型半導体層に積層されたOs膜16と、該Os膜に積層された透明導電膜17とを備えている。前記Os膜は、CVDを用いて均一に成膜されており、コンタクト抵抗等の電気的特性も均一である。【選択図】図1
Description
本発明は、透明電極構造、化合物半導体発光ダイオード、及び化合物半導体発光ダイオードの製造方法に関し、例えば、画像形成装置の露光装置に使用される化合物半導体発光ダイオードが有する透明電極構造に関する。
プリンタ等の画像形成装置は、露光用の発光ダイオードアレイが備えられている。また、表示装置は、多色の発光ダイオードを二次元的に配列したものである。これらの発光ダイオードは、輝度や光量の増大が求められており、接触抵抗の低減等を行って発光効率を向上させることが問題となっている。特許文献1は、p−GaN層とITO膜との間のオーミック性を高めるために、Ni/ITO薄膜を用いた透明電極構造、及び窒化物半導体発光ダイオードを開示している。また、特許文献1は、Ni薄膜をスパッタで成膜することが記載されており、均一に成膜するためにサンプルを回転させることが記載されている。
特許文献2は、電気的絶縁試料(フッ素樹脂試料)をSEMにより検鏡する技術を開示している。この技術は、フッ素樹脂試料の帯電を防止し、二次電子を効率的、かつ一定方向に放出させることを目的として、フッ素樹脂試料にオスミウム薄膜を成膜するものである。
特許文献1に記載の技術は、Ni膜厚を2原子層〜数原子層に制御するために、スパッタの交流電力をプラズマが安定になる限界の20Wに制限していた。また、特許文献1に記載の技術は、膜厚を均一にするために、サンプルを回転させている。特許文献1に記載の技術は、膜厚の不均一性等のため、コンタクト抵抗等の電気的特性に問題があった。
そこで、本発明は、電気的特性を向上することができる透明電極構造、化合物半導体発光ダイオード、及び透明電極成膜方法を提供することを目的とする。
前記課題を解決するため、本発明の透明電極構造は、p型半導体層(例えば、p型クラッド層15)と、該p型半導体層に積層されたOs膜(16)と、該Os膜に積層された透明導電膜(ITO膜17)とを備えていることを特徴とする。但し、( )内の符号は例示である。
オスミウムは、常温で固体から気体に昇華する金属であり、プラズマCVDで試料を成膜することができる。プラズマCVDは、試料周囲をオスミウムガスで均一に包みこむので、オスミウムを平坦、且つ均一に成膜することができる。均一に成膜された結果、Os膜は、単位面積当りのコンタクト抵抗等の電気的特性も均一である。
これに対して、Niを成膜するスパッタは、放電分散等が起き、均一に成膜することが困難である。このため、スパッタは、均一に成膜するために、試料を回転台に載置する必要がある。また、仕事関数は、オスミウムが約4.9eVであり、ニッケルが5.2eVであり、双方共に、ITOの4.1〜4.7eVよりも高い。
これに対して、Niを成膜するスパッタは、放電分散等が起き、均一に成膜することが困難である。このため、スパッタは、均一に成膜するために、試料を回転台に載置する必要がある。また、仕事関数は、オスミウムが約4.9eVであり、ニッケルが5.2eVであり、双方共に、ITOの4.1〜4.7eVよりも高い。
本発明の化合物半導体発光ダイオードは、n型半導体層と発光層とp型半導体層とが積層された化合物半導体発光ダイオードにおいて、前記p型半導体層に積層されたOs膜と、該Os膜に積層された透明導電膜とを備えていることを特徴とする。
また、本発明の透明電極成膜方法は、p型半導体層と、該p型半導体層に積層されたOs膜と、該Os膜に積層された透明導電膜とを備えた透明電極の透明電極成膜方法であって、前記Os膜は、厚さが0.5nm〜3nmになるまで、CVDを用いて堆積される過程を有することを特徴とする。
また、本発明の透明電極構造によれば、Os膜は、厚さが均一であり、p型クラッド層との間のショットキ障壁のエネルギ差が小さく、コンタクト抵抗等の電気的特性が良い。また、Os膜は、厚さが0.5nm〜3nmであるので、光透過率が高い。このため、本発明の化合物半導体発光ダイオードによれば、発光層で発した光エネルギのうちLEDの外部に取り出せた光エネルギの割合を示す光取り出し効率が高くなり、輝度が高い。また、Os膜は、p型半導体層との間のショットキ障壁のエネルギ差がITO膜よりも小さいので、全電子のうち発光層に注入された電子の割合を示す電子注入効率が向上する。また、外部量子効率は、電子注入効率と内部量子効率と光取り出し効率との乗算である。したがって、本発明の化合物半導体発光ダイオードによれば、投入する電気エネルギのうち、外部に取り出せる光エネルギの割合である外部量子効率が向上する。
本発明によれば、電気的特性を向上することができる。
以下、図面を参照して、本発明の実施の形態(以下、「本実施形態」と称する)につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
(第1実施形態)
図1は、本発明の第1実施形態の化合物半導体発光ダイオードの構成図である。
化合物半導体発光ダイオード10Aは、支持基板としての基板(GaAs基板)11の表面にバッファ層12が積層され、バッファ層12の基板反対側表面には、n型半導体層としてのn型クラッド層13が積層され、n型クラッド層13の基板反対側表面の一部領域には、発光層14が積層され、発光層14の基板反対側表面には、p型半導体層としてのp型クラッド層15が積層され、p型クラッド層15の基板反対側表面にはOs膜(オスミウム膜)16が積層され、Os膜16の基板反対側表面には、透明導電膜としてのITO膜17が積層され、ITO膜17の基板反対側表面の端部には、p型電極20が積層されている。また、化合物半導体発光ダイオード10Aは、n型クラッド層13の基板反対側表面の他の領域には、n型電極19が積層されている。
図1は、本発明の第1実施形態の化合物半導体発光ダイオードの構成図である。
化合物半導体発光ダイオード10Aは、支持基板としての基板(GaAs基板)11の表面にバッファ層12が積層され、バッファ層12の基板反対側表面には、n型半導体層としてのn型クラッド層13が積層され、n型クラッド層13の基板反対側表面の一部領域には、発光層14が積層され、発光層14の基板反対側表面には、p型半導体層としてのp型クラッド層15が積層され、p型クラッド層15の基板反対側表面にはOs膜(オスミウム膜)16が積層され、Os膜16の基板反対側表面には、透明導電膜としてのITO膜17が積層され、ITO膜17の基板反対側表面の端部には、p型電極20が積層されている。また、化合物半導体発光ダイオード10Aは、n型クラッド層13の基板反対側表面の他の領域には、n型電極19が積層されている。
つまり、化合物半導体発光ダイオード10Aは、n型クラッド層13と、発光層14と、p型クラッド層15とが積層されたダブルヘテロ接合構造を成しており、p型クラッド層15とOs膜16とITO膜17との積層構造が透明電極構造を構成している。
n型クラッド層13は、例えば、SiドープしたGaAs系半導体層である。また、p型クラッド層15は、例えば、BeドープしたGaAs系半導体層である。ここで、GaAs系半導体層は、例えば、GaAsP層、A1GaAs層、AlGaAsP層、GaAs層等である。なお、GaAsは、閃亜鉛鉱型結晶構造のIII−V族半導体である。
発光層14は、量子井戸層を複数持つ多重量子井戸(MQW: Multi Quantum Well)構造の活性層であり、バルク型よりも明るく鮮やかな発光が可能である。なお、量子井戸構造においては、電子やホールが閉じ込められるバンドギャップの小さい材料の層を井戸層と呼び、電子やホールに対して壁の役割をするバンドギャップの大きい材料の層をバリア層と呼ぶ。
Os膜16は、常温で固体から気体に昇華する金属であり、試料としてのp型クラッド層15をオスミウムガスで包みこみ、プラズマCVD(Chemical Vapor Deposition)で平坦且つ均一に成膜される。なお、Os膜16は、スパッタで成膜することが困難であるとされている。ITO膜17は、酸化インジウム錫を用いた透明導電膜である。
n型電極19、及びp型電極20は、例えば、Ti/Alが使われる。これらの金属電極は、同一材料が使われることにより、同一工程で堆積することができる。
図2は、pn接合とオーミック接合とを説明するためのバンド図である。
LEDは、pn接合で構成されているが、p型電極がφm1>χ+EGで接続され、n型電極がφm2<χで接続されることによって、p型電極、及びn型電極ともにオーミック接合される。
ここで、φm1は、p型電極材料の真空準位からフェルミ準位EFまでのエネルギであり、φm2は、n型電極材料の真空準位からフェルミ準位EFまでのエネルギであり、χは、真空準位から半導体の伝導帯ECまでのエネルギであり、EGは、半導体の禁制帯のエネルギである。
しかしながら、化合物半導体発光ダイオードは、そのp型クラッド層15に接合させるために、高い仕事関数φmを持ったp型電極材料が必要になる。フリップチップ実装を用いない場合では、表面の電極は光透過性が高い材料が必要になる。ITOは、透明導電材料として好適であるが、仕事関数が小さく、物性値も不安定であり、LEDの効率的な発光に問題がある。
LEDは、pn接合で構成されているが、p型電極がφm1>χ+EGで接続され、n型電極がφm2<χで接続されることによって、p型電極、及びn型電極ともにオーミック接合される。
ここで、φm1は、p型電極材料の真空準位からフェルミ準位EFまでのエネルギであり、φm2は、n型電極材料の真空準位からフェルミ準位EFまでのエネルギであり、χは、真空準位から半導体の伝導帯ECまでのエネルギであり、EGは、半導体の禁制帯のエネルギである。
しかしながら、化合物半導体発光ダイオードは、そのp型クラッド層15に接合させるために、高い仕事関数φmを持ったp型電極材料が必要になる。フリップチップ実装を用いない場合では、表面の電極は光透過性が高い材料が必要になる。ITOは、透明導電材料として好適であるが、仕事関数が小さく、物性値も不安定であり、LEDの効率的な発光に問題がある。
オスミウム(Os)は、仕事関数が約4.9eVと高い白金族元素であり、不安定なITO(4.1〜4.7eV)よりもp型クラッド層15との間のショットキ障壁のエネルギ差を低減させて、オーミック性を目指すことができる。そこで、本実施形態の電極構造は、Os/ITO膜の積層膜を用いている。
(実験結果)
図3は、測定試料としての化合物半導体発光ダイオードの構造図である。
測定資料は、n型クラッド層13と、p型クラッド層15と、Os膜16と、ITO膜17とを積層したものであり、発光層14(図1)を積層していないホモ接合の化合物半導体発光ダイオードである。この測定試料は、1mm角に劈開した角形サンプルであり、n型クラッド層13が厚み450μmであり、p型クラッド層15が厚み850μmであり、Os膜16が膜厚0.5〜3nmであり、ITO膜17が膜厚300nmである。
図3は、測定試料としての化合物半導体発光ダイオードの構造図である。
測定資料は、n型クラッド層13と、p型クラッド層15と、Os膜16と、ITO膜17とを積層したものであり、発光層14(図1)を積層していないホモ接合の化合物半導体発光ダイオードである。この測定試料は、1mm角に劈開した角形サンプルであり、n型クラッド層13が厚み450μmであり、p型クラッド層15が厚み850μmであり、Os膜16が膜厚0.5〜3nmであり、ITO膜17が膜厚300nmである。
図4は、オスミウムの光透過率の分光特性を示す図であり、オスミウムをサファイア基板上に成膜したときの特性を示している。図4(a)はオスミウムの膜厚0.5nmの光透過率を示し、図4(b)は膜厚1nmの光透過率を示し、図4(c)は膜厚3nmの光透過率を示す。なお、縦軸は、光透過率[%]であり、横軸は、波長[nm]である。
オスミウムの光透過率は、膜厚0.5nm,1nmが透過率80%程度であり、膜厚3nmが70%程度であり、何れの膜厚も可視光から近赤外(波長400nm〜900nm)まで略均一である。図4は、膜厚0.5nm,1nmが透過率80%程度であり、一つの図に纏めると、実線、及び一点鎖線が重なるので、図4(a)(b)(c)の3つの図に分割して示している。
図5は、Os/ITO膜の光透過率の分光特性を示す図である。縦軸は、光透過率[%]であり、横軸は、波長[nm]であり、ITOは膜厚300nmに固定している。また、サファイア基板上に成膜したオスミウムは、実線が膜厚0.5nmであり、一点鎖線が膜厚1nmであり、破線が膜厚3nmである。
Os/ITO膜は、波長450nm〜750nmの可視光において、透過率80%程度を示し、波長450nm以下、及び750nm〜900nmで透過率70%程度を示している。また、Os/ITO膜は、Os膜厚が増加するにつれ光透過率が減少する傾向も見られる。結果的に、Os/ITO膜は、80%以上の光透過率を求めるとき、Os膜厚を3nm以下にする必要がある。なお、これらのデータは、Os/ITO成膜後、N2雰囲気で400℃、3分のアニールを行っている。
なお、サファイア基板上に成膜されたOs/ITO膜のシート抵抗値(171点平均)は、渦電流法により測定され、Osの膜厚0.5nmが11.5Ω/sqであり、膜厚1nmが11.2Ω/sqであり、膜厚3nmが11.0Ω/sqであり、膜厚にかかわらず、ほぼ同じである。
図6は、Os/ITO膜を用いた発光ダイオードの輝度−電流特性を示す図である。
縦軸は輝度[cd/m2]であり、横軸は測定試料に流す電流[mA]であり、ITOの膜厚は、300nmに固定している。オスミウムは、実線が膜厚0.5nmであり、一点鎖線が膜厚1nmであり、破線が膜厚3nmである。また、比較例として、特許文献1に記載のNi/ITO膜(Ni膜厚:0.5nm、ITO膜厚:300nm)の輝度特性を2点鎖線で示している。
縦軸は輝度[cd/m2]であり、横軸は測定試料に流す電流[mA]であり、ITOの膜厚は、300nmに固定している。オスミウムは、実線が膜厚0.5nmであり、一点鎖線が膜厚1nmであり、破線が膜厚3nmである。また、比較例として、特許文献1に記載のNi/ITO膜(Ni膜厚:0.5nm、ITO膜厚:300nm)の輝度特性を2点鎖線で示している。
電流100mAの場合、Osの膜厚0.5nmのときに、輝度540cd/m2であり、Osの膜厚1nmのときに、輝度480cd/m2であり、Osの膜厚3nmのときに、輝度350cd/m2であり、膜厚依存性が表れている。ここで、シート抵抗値の差異は少ないことから、Os/ITO膜の光透過率の差が、輝度の差異に現れていると考えられる。特に、GaAs系半導体での発光波長(例えば、GaAsPやAlGaAsで655nmや740nm、GaAsで940nmや980nm)において、Os/ITO膜の光透過率の差が、輝度の差異に現れる。また、Os膜厚0.5nmが最も良い。これ以下の膜厚になると、Os原子層が1原子層のレベルになってしまい、Osと半導体のオーミック接合性が不安定になる恐れがある。
比較例としてのNi/ITO膜は、電流100mAの場合、輝度240cd/m2に留まっており、Os/ITO膜の輝度に及んでいない。つまり、Os/ITO膜は、Ni/ITO膜に比較して、均一に成膜することができるので、単位面積当りのコンタクト抵抗に高い部分が存在せず、全コンタクト抵抗が低くなるので、輝度も高くなる。
また、Ni膜は、スパッタで成膜するしかなく、Ni膜厚を2原子層〜数原子層に制御するために、スパッタの交流電力をプラズマが安定になる限界の20Wに制限しつつ、サンプルを回転させるサンプル回転時間(約10秒)の数倍の成膜時間(数十秒)を掛ける必要があった。つまり、Ni膜は、サンプル回転の必要性があり、成膜が不均一であり、単位面積当りのコンタクト抵抗に高い部分が存在していた。また、Ni薄膜の成膜速度は、NiをITO膜の膜厚に成膜するときの成膜速度よりも遅くする必要があった。
しかしながら、本実施形態のOs膜は、常温で固体から気体に昇華する金属であり、プラズマCVDで原子層レベルの膜厚で成膜することができる。つまり、Os膜は、プラズマCVDによって、均一に成膜される。また、均一に成膜された結果、Os膜は、単位面積当りのコンタクト抵抗も高い抵抗の部分が無く、均一である。
また、プラズマCVDのチャンバー内は、負グロー相領域と陽光柱領域とに分けられる。陽光柱領域でのコーティングは、残存ガスや不安定なオスミウムイオンが混在する領域のため電子線ダメージに弱く破壊されやすい四酸化オスミウム被膜が形成される。これに対して、陰極上の負グロー相領域は、オスミウム陽イオン化ガス分子が濃縮し、激しく衝突し合い、純粋なオスミウム金属導電被膜が形成される。これにより、プラズマCVDは、極薄膜でも強い電子線ダメージに破壊されない強固なアモルファス導電被膜(Os膜16)を形成することができる。
図7は、Os/ITO膜を用いた発光ダイオードの電圧−電流特性を示す図である。
縦軸は電圧[V]であり、横軸は電流[mA]である。数mAの定電流領域において、輝度に寄与しない電圧降下(コンタクト抵抗)が存在している。このコンタクト抵抗は、Os膜の膜厚が均一なので、小さな値である。
縦軸は電圧[V]であり、横軸は電流[mA]である。数mAの定電流領域において、輝度に寄与しない電圧降下(コンタクト抵抗)が存在している。このコンタクト抵抗は、Os膜の膜厚が均一なので、小さな値である。
以上説明したように、オスミウム(Os)は、仕事関数の高い材料であり(Os:約4.9eV、ITO:4.2eV)、Os/透明導電膜の構造をとれば、透明導電膜単体の電極ではオーミック化できない場合でも、良好なコンタクト性をもつ光透過率80%以上の透明電極となる。CVDによるOsの成膜は、平坦かつ均一性が高い。また、オスミウムは、薄膜においても電気伝導性が保てるため、仕事関数の高さからオーミック電極が形成可能となる。
(製造方法)
図8は、化合物半導体発光ダイオードの製造工程を説明するためのフローチャートである。
化合物半導体発光ダイオード10A(図1)は、まず、LED構造基板(積層基板)を準備し(S10)、Os膜を堆積し(S12)、ITO膜を堆積し(S14)、レジストで第1のパタ−ニングを行い(S16)、エッチングを行い(S18)、第2のパターニングを行い(S20)、p型電極を堆積し(S22)、リフトオフを行い(S24)、アニールを行う(S26)、ことにより形成される。以下、順に製造工程を説明する。
図8は、化合物半導体発光ダイオードの製造工程を説明するためのフローチャートである。
化合物半導体発光ダイオード10A(図1)は、まず、LED構造基板(積層基板)を準備し(S10)、Os膜を堆積し(S12)、ITO膜を堆積し(S14)、レジストで第1のパタ−ニングを行い(S16)、エッチングを行い(S18)、第2のパターニングを行い(S20)、p型電極を堆積し(S22)、リフトオフを行い(S24)、アニールを行う(S26)、ことにより形成される。以下、順に製造工程を説明する。
(1)まず、図9に示すLED構造基板(積層基板)を準備する。
LED構造基板は、支持基板としてのGaAs基板(基板11)と、その表面に有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)により積層されたバッファ層12と、その表面にエピタキシャル成長されたn型クラッド層13と、その表面に積層された発光層14と、その表面に1次結晶成長されたp型クラッド層15とから構成されている。
LED構造基板は、支持基板としてのGaAs基板(基板11)と、その表面に有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)により積層されたバッファ層12と、その表面にエピタキシャル成長されたn型クラッド層13と、その表面に積層された発光層14と、その表面に1次結晶成長されたp型クラッド層15とから構成されている。
バッファ層12は、基板11とn型クラッド層13とは結晶構造が同じであるが、格子不整合による歪みを軽減させる。発光層14は、キャリアを集中させ、再結合を効率よく起こさせる活性層である。発光層14は、量子井戸層を複数持つ多重量子井戸構造にすることが好ましく、バルク型よりも明るく鮮やかな発光が可能である。n型クラッド層13は、SiドープされたGaAs系半導体層である。また、p型クラッド層15は、例えば、BeドープされたGaAs系半導体層である。ここで、GaAs系半導体層は、例えば、GaAsP層、A1GaAs層、AlGaAsP層、GaAs層等である。
(2)図10は、Os膜を堆積する工程を説明するための素子断面図である。
この工程は、LED構造基板(LEDエピ基板)のp型クラッド層15の基板反対側表面に、オスミウムガスを用いたプラズマCVD装置で、Os膜16を厚さ0.5nm〜3nm(1原子層〜数原子層の膜厚)になるまで堆積(アモルファス(非晶質)コーティング)させる工程である。成膜レートは、0.5nm/秒であり、膜厚3nmでも数秒で成膜することができる。また、Os膜16は、チャンバー内の陰極上の負グロー相領域で形成されることが好ましい。
この工程は、LED構造基板(LEDエピ基板)のp型クラッド層15の基板反対側表面に、オスミウムガスを用いたプラズマCVD装置で、Os膜16を厚さ0.5nm〜3nm(1原子層〜数原子層の膜厚)になるまで堆積(アモルファス(非晶質)コーティング)させる工程である。成膜レートは、0.5nm/秒であり、膜厚3nmでも数秒で成膜することができる。また、Os膜16は、チャンバー内の陰極上の負グロー相領域で形成されることが好ましい。
(3)図11は、ITO膜を堆積する工程を説明するための素子断面図である。
この工程は、Os膜16の基板反対側表面にITO膜17を蒸着又はスパッタで300nm堆積させる工程である。
この工程は、Os膜16の基板反対側表面にITO膜17を蒸着又はスパッタで300nm堆積させる工程である。
(4)図12は、第1のパターニング工程を説明するための素子断面図である。
この工程は、ITO膜17を堆積した積層基板の平面を発光領域とn型電極領域とp型電極領域とに分割し、発光領域、及びp型電極領域にレジスト18を塗布する工程である。
この工程は、ITO膜17を堆積した積層基板の平面を発光領域とn型電極領域とp型電極領域とに分割し、発光領域、及びp型電極領域にレジスト18を塗布する工程である。
(5)図13は、エッチング工程を説明するための素子断面図である。
この工程は、ITO−07Nエッチャントやドライエッチングにより、ITO膜17をエッチングし、さらに、過酸化水素水及びりん酸の混合液を用いたウェットエッチングやメタン系か塩素性ガスを用いたドライエッチングにより、レジスト18が塗布されていない領域(すなわち、n型電極領域)をn型クラッド層13の一部まで除去し、いわゆるMESA構造(Mesa Structure)を形成する工程である。
この工程は、ITO−07Nエッチャントやドライエッチングにより、ITO膜17をエッチングし、さらに、過酸化水素水及びりん酸の混合液を用いたウェットエッチングやメタン系か塩素性ガスを用いたドライエッチングにより、レジスト18が塗布されていない領域(すなわち、n型電極領域)をn型クラッド層13の一部まで除去し、いわゆるMESA構造(Mesa Structure)を形成する工程である。
(6)図14は、第2のパターニング工程を説明するための素子断面図である。
この工程は、ITO膜17が積層された発光領域、及びn型電極領域の一部にフォトレジストを塗布する工程である。
(7)図15は、p型電極20を堆積する工程を説明するための素子断面図である。
この工程は、p型電極領域、及び塗布されたフォトレジストの表面にTi/Al積層膜を堆積する工程である。電極の堆積は、スパッタ法や真空蒸着法を用いることができる。
この工程は、ITO膜17が積層された発光領域、及びn型電極領域の一部にフォトレジストを塗布する工程である。
(7)図15は、p型電極20を堆積する工程を説明するための素子断面図である。
この工程は、p型電極領域、及び塗布されたフォトレジストの表面にTi/Al積層膜を堆積する工程である。電極の堆積は、スパッタ法や真空蒸着法を用いることができる。
(8)図16は、リフトオフ工程を説明するための素子断面図である。
この工程は、フォトレジスト、及びフォトレジストに堆積されたTi/Alを剥がし、p型電極領域にp型電極20を形成し、n型電極領域の他の領域にn型電極19を形成する工程である。
(9)次に、リフトオフにより電極が形成された発光ダイオードは、RTA(Rapid Thermal Annealing:急速アニール装置)を用いて、450℃〜800℃のN2雰囲気で3分間アニールが行われる。しかしながら、GaAsのときには、半導体の劣化損傷を防ぐ為に、アニール温度は、500℃以下が好ましい。なお、n型クラッド層13、及びp型クラッド層15にGaNを用いるときには、800℃付近でも劣化損傷が起きにくいので、800℃付近でも構わない。
この工程は、フォトレジスト、及びフォトレジストに堆積されたTi/Alを剥がし、p型電極領域にp型電極20を形成し、n型電極領域の他の領域にn型電極19を形成する工程である。
(9)次に、リフトオフにより電極が形成された発光ダイオードは、RTA(Rapid Thermal Annealing:急速アニール装置)を用いて、450℃〜800℃のN2雰囲気で3分間アニールが行われる。しかしながら、GaAsのときには、半導体の劣化損傷を防ぐ為に、アニール温度は、500℃以下が好ましい。なお、n型クラッド層13、及びp型クラッド層15にGaNを用いるときには、800℃付近でも劣化損傷が起きにくいので、800℃付近でも構わない。
(比較例)
図17は、従来の化合物半導体発光ダイオードの切断断面図であり、主要部を説明するための概略図でもある。
化合物半導体発光ダイオード10Bは、支持基板としての基板(GaAs基板)11の表面に、バッファ層12、n型クラッド層13、発光層14、及びp型クラッド層15が順次、積層されて構成されている。なお、n型クラッド層13、及びp型クラッド層15は、GaAs系半導体である。
図17は、従来の化合物半導体発光ダイオードの切断断面図であり、主要部を説明するための概略図でもある。
化合物半導体発光ダイオード10Bは、支持基板としての基板(GaAs基板)11の表面に、バッファ層12、n型クラッド層13、発光層14、及びp型クラッド層15が順次、積層されて構成されている。なお、n型クラッド層13、及びp型クラッド層15は、GaAs系半導体である。
化合物半導体発光ダイオード10Bのp型クラッド層15の基板反対側表面上には、p−GaAsコンタクト層22が形成され、n型クラッド層13の表面まで掘り込まれた箇所、すなわち、n型クラッド層13の基板反対側表面の発光層14(発光部)から離間した位置に非発光部としてのn型電極19がオーミック接合で形成されている。なお、p−GaAsコンタクト層22には、配線用のp型電極21が接触している。
ここで、オーミック接触を得るために、p−GaAsコンタクト層22を用いることなく、ITO(酸化インジウム錫)膜を用いることも考えられる。しかしながら、p型クラッド層15を構成するGaAs系半導体、例えばGaAsは、真空準位からフェルミ準位までのエネルギが、約4.7eVと大きく、ITO(Indium Tin Oxide)は、真空準位からの仕事関数が、4.1〜4.7eVと組成や形成条件で変化する不安定な材料である。このため、p型クラッド層15とITO膜17との直接接合は、ショットキ接合になることがあり、発光層に効率の良い電力供給を行うことができない。
そこで、前記実施形態の化合物半導体発光ダイオード10Aは、ITO膜(透明導電膜)17とp型クラッド層15との間に、仕事関数がITO膜よりも高いOs膜16を介挿したものである。
(第2実施形態)
第1実施形態は、化合物半導体発光ダイオード10Aについて説明したが、化合物半導体発光ダイオード10Aは、画像形成装置の露光装置(プリントヘッド)として、線状に配列されることがある。
第1実施形態は、化合物半導体発光ダイオード10Aについて説明したが、化合物半導体発光ダイオード10Aは、画像形成装置の露光装置(プリントヘッド)として、線状に配列されることがある。
露光装置としての化合物半導体発光ダイオードは、n型クラッド層13と、発光層14と、p型クラッド層15と、Os膜16と、ITO膜17とを備えている。つまり、露光装置としての化合物半導体発光ダイオードは、線状に配列された化合物半導体発光ダイオード10Aから基板11及びバッファ層12が剥離され、n型クラッド層13が化合物発光ダイオードを駆動する駆動回路が形成された他の基板に接合されたものである。
(変形例)
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
(1)前記実施形態の化合物半導体発光ダイオード10Aは、n型クラッド層13、及びp型クラッド層15にGaAs系半導体を用いたが、他の化合物GaNや、InP等を主原料にしたものとすることができる。
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
(1)前記実施形態の化合物半導体発光ダイオード10Aは、n型クラッド層13、及びp型クラッド層15にGaAs系半導体を用いたが、他の化合物GaNや、InP等を主原料にしたものとすることができる。
(2)前記実施形態は、透明導電膜としてのITO膜17を用いたが、ITO膜の代わりに、ZnO、AZO(アルミニウムドープ酸化亜鉛)、GZO(ガリウムドープ酸化亜鉛)、IZO(登録商標)(インジウムドープ酸化亜鉛)、TiO2(二酸化チタン)などであっても、同様の効果が得られる。
(3)前記実施形態は、発光ダイオード単体について説明したが、基板11に複数の化合物半導体発光ダイオード10Aを二次元配列して、表示装置とすることができる。
(4)前記実施形態は、本発明の透明電極構造を、化合物半導体発光ダイオード10Aに適用したが、他の化合物半導体素子(例えば、レーザダイオード)にも適用することができる。
10A,10B 化合物半導体発光ダイオード
11 基板(GaAs基板)
12 バッファ層
13 n型クラッド層(n型半導体層)
14 発光層
15 p型クラッド層(p型半導体層)
16 Os膜
17 ITO膜(透明導電膜)
18 レジスト
19 n型電極
20,21 p型電極
22 p−GaAsコンタクト層
11 基板(GaAs基板)
12 バッファ層
13 n型クラッド層(n型半導体層)
14 発光層
15 p型クラッド層(p型半導体層)
16 Os膜
17 ITO膜(透明導電膜)
18 レジスト
19 n型電極
20,21 p型電極
22 p−GaAsコンタクト層
Claims (10)
- p型半導体層と、
前記p型半導体層に積層されたOs膜と、
前記Os膜に積層された透明導電膜と、
を備えていることを特徴とする透明電極構造。 - 請求項1に記載の透明電極構造であって、
前記Os膜は、厚さが0.5nm〜3nmであることを特徴とする透明電極構造。 - 請求項2に記載の透明電極構造であって、
前記Os膜は、光透過率が80%以上である
ことを特徴とする透明電極構造。 - 請求項1乃至請求項3の何れか一項に記載の透明電極構造であって、
前記透明導電膜は、少なくともIn、Sn、Zn、Al、Gaの何れかを含むITO、AZO、及びGZOの何れか一の透明導電材料を用いている
ことを特徴とする透明電極構造。 - n型半導体層と発光層とp型半導体層とが積層された化合物半導体発光ダイオードにおいて、
前記p型半導体層に積層されたOs膜と、該Os膜に積層された透明導電膜とを備えている
ことを特徴とする化合物半導体発光ダイオード。 - 請求項5に記載の化合物半導体発光ダイオードであって、
前記Os膜は、厚さが0.5nm〜3nmである
ことを特徴とする化合物半導体発光ダイオード。 - 請求項5又は請求項6に記載の化合物半導体発光ダイオードであって、
前記p型半導体層は、p型のGaAs系半導体層である
ことを特徴とする化合物半導体発光ダイオード。 - 請求項5乃至請求項7の何れか一項に記載の化合物半導体発光ダイオードであって、
前記透明導電膜は、少なくともIn、Sn、Zn、Al、Gaの何れかを含むITO、AZO、及びGZOの何れか一の透明導電材料を用いることを特徴とする化合物半導体発光ダイオード。 - p型半導体層と、該p型半導体層に積層されたOs膜と、該Os膜に積層された透明導電膜とを備えた透明電極の透明電極成膜方法であって、
前記Os膜は、厚さが0.5nm〜3nmになるまで、CVDを用いて堆積されることを特徴とする透明電極成膜方法。 - 請求項9に記載の透明電極成膜方法であって、
前記Os膜は、負グロー相領域で形成されることを特徴とする透明電極成膜方法。
Priority Applications (1)
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JP2015170769A JP2017050333A (ja) | 2015-08-31 | 2015-08-31 | 透明電極構造、化合物半導体発光ダイオード、及び透明電極成膜方法 |
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