JP2017038791A - 回路基板及び信号解析システム - Google Patents

Abstract

【課題】遊技機において、回路基板を改造しなくても回路基板内の信号をモニタして、プログラムのデバッグを行うことができる回路基板を提供する。
【解決手段】回路基板は、第１の回路と、第２の回路と、接続端子と、を備える。前記第１の回路は、同一の基板に搭載された第１のＣＰＵの出力と第２のＣＰＵの入力とを接続する。前記第２の回路は、前記第２のＣＰＵの出力と前記第１のＣＰＵの入力とを接続する。前記接続端子は、前記第１の回路及び前記第２の回路の途中にそれぞれ抵抗回路を介して接続される。
【選択図】図１

Description

本発明は、回路基板及び信号解析システムに関する。

さまざまな装置において、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの制御回路を用いて制御が行われている。ＣＰＵなどの制御回路を用いて制御を行う場合、プログラムによりその制御における処理内容が決定される。そのため、ＣＰＵなどの制御回路を用いて制御を行う装置を開発する際には、プログラムの誤りを探して取り除く、一般的に「デバッグ」と呼ばれる作業が行われる。
特許文献１には、関連する技術として、ハンディターミナルにおけるデバッグに関する技術が記載されている。

特開平４−３０４５３４号公報

ところで、ぱちんこや回胴式遊技機などの遊技機では、抽選時にユーザに大当たりの期待感を持たせるなどの演出が行われている。遊技機におけるそのような演出は、年々複雑になっており、ＣＰＵが行う制御も複雑になっている。そのため、遊技機における演出に遅延が生じないように、演出の制御に複数のＣＰＵを用いて、ＣＰＵのそれぞれが処理するデータ量が所定のデータ量を超えないような工夫がなされている場合がある。
そのような制御を行うＣＰＵのそれぞれが別々の回路基板に搭載されている場合には、回路基板同士が接続されるそれぞれの接続部でＣＰＵの各信号をモニタすることでプログラムのデバッグを行うことができる。しかしながら、複数のＣＰＵが同一の回路基板に搭載されている場合には、ＣＰＵの各信号をモニタするためには回路基板から信号を取り出す必要がある。そのため、プログラムのデバッグを行う際に、回路基板内の信号をモニタできるように回路基板を改造することが考えられるが、ぱちんこや回胴式遊技機などの遊技機では、一旦検定に合格した基板を改造すると再度検定する必要があるため、検定を受ける状態の回路基板でプログラムのデバッグを行う必要がある。
そのため、遊技機において、回路基板を改造しなくても回路基板内の信号をモニタして、プログラムのデバッグを行うことのできる技術が求められていた。

そこでこの発明は、上記の課題を解決することのできる回路基板及び信号解析システムを提供することを目的としている。

上記目的を達成するために、本発明は、同一の基板に搭載された第１のＣＰＵの出力と第２のＣＰＵの入力とを接続する第１の回路と、前記第２のＣＰＵの出力と前記第１のＣＰＵの入力とを接続する第２の回路と、前記第１の回路及び前記第２の回路の途中にそれぞれ抵抗回路を介して接続された接続端子と、を備える回路基板である。

また、本発明は、上述の回路基板と、前記回路基板が備える前記接続端子から取得した信号を解析する信号解析装置と、を備える信号解析システムである。

本発明の回路基板により、遊技機において、回路基板を改造しなくても回路基板内の信号をモニタして、プログラムのデバッグを行うことができる。

本発明の回路基板の最小構成を示す図である。 本発明の第一の実施形態による回路基板の構成を示す図である。 本実施形態による信号解析システムの構成を示す図である。 本実施形態による信号解析システムの設計を説明するための図である。 本発明の第二の実施形態による信号解析システムの構成を示す図である。 本実施形態による信号解析システムの設計を説明するための図である。

以下、図面を参照しながら実施形態について詳しく説明する。
まず、本発明の最小構成の回路基板１０について説明する。
本発明の回路基板１０は、図１で示すように、少なくとも第１の回路（以下、「第１回路」と記載）１００と、第２の回路（以下、「第２回路」と記載）２００と、接続端子３００と、を備える。
第１回路１００は、同一の基板に搭載された第１のＣＰＵの出力と第２のＣＰＵの入力とを接続する。
第２回路２００は、第２のＣＰＵの出力と第１のＣＰＵの入力とを接続する。
接続端子３００は、第１回路１００及び第２回路２００の途中にそれぞれ抵抗回路を介して接続される。

＜第一の実施形態＞
まず、本発明の第一の実施形態による回路基板１０の構成について説明する。
本実施形態による回路基板１０は、図２に示すように、第１回路１００と、第２回路２００と、接続端子３００と、第１の端子回路４０１と、第２の端子回路４０２と、第１のバッファ５０１と、第２のバッファ５０２と、第３のバッファ５０３と、第４のバッファ５０４と、を備える。

第１回路１００は、第１の回路パターン（以下、「第１回路パターン」と記載）１０１と、第２の回路パターン（以下、「第２回路パターン」と記載）１０２と、第１の抵抗（以下、「第１抵抗」と記載）１０３と、を備える。
第１回路パターン１０１は、第１のバッファ（以下、「第１バッファ」と記載）５０１を介して第１のＣＰＵの出力に接続される。
第２回路パターン１０２は、第２のバッファ（以下、「第２バッファ」と記載）５０２を介して第２のＣＰＵの入力に接続される。
第１抵抗１０３は、第１回路パターン１０１と第２回路パターン１０２とを接続する。

第２回路２００は、第３の回路パターン（以下、「第３回路パターン」と記載）２０１と、第４の回路パターン（以下、「第４回路パターン」と記載）２０２と、第２の抵抗（以下、「第２抵抗」と記載）２０３と、を備える。
第３回路パターン２０１は、第３のバッファ（以下、「第３バッファ」と記載）５０３を介して第１のＣＰＵの入力に接続される。
第４回路パターン２０２は、第４のバッファ（以下、「第４バッファ」と記載）５０４を介して第２のＣＰＵの出力に接続される。
第２抵抗２０３は、第３回路パターン２０１と第４回路パターン２０２とを接続する。

接続端子３００は、第１の端子（以下、「第１端子」と記載）３０１と、第２の端子（以下、「第２端子」と記載）３０２と、第３の端子（以下、「第３端子」と記載）と、第４の端子（以下、「第４端子」と記載）と、を備える。
第１端子３０１は、第１回路パターン１０１に接続される。
第２端子３０２は、第２回路パターン１０２に接続される。
第３端子３０３は、第３回路パターン２０１に接続される。
第４端子３０４は、第４回路パターン２０２に接続される。

図２で示した回路基板１０は、接続端子３００を基板の端部に備えている。回路基板１０は、接続端子３００を基板の端部に備えている場合、第１の端子回路（以下、「第１端子回路」と記載）４０１（４０１ａ、４０１ｂ）と、第２の端子回路（以下、「第２端子回路」と記載）４０２（４０２ａ、４０２ｂ）と、を備える。
第１端子回路４０１は、第１回路１００から接続端子３００まで延びる。具体的には、第１端子回路４０１ａは、第１回路パターン１０１から第１端子３０１まで延びる。また、第１端子回路４０１ｂは、第２回路パターン１０２から第２端子３０２まで延びる。
第２端子回路４０２は、第２回路２００から接続端子３００まで延びる。具体的には、第２端子回路４０２ａは、第３回路パターン２０１から第３端子３０３まで延びる。また、第２端子回路４０２ｂは、第４回路パターン２０２から第４端子３０４まで延びる。
このように、回路基板１０において、第１回路１００と第２回路２００の位置は固定である。回路基板１０における接続端子３００の位置に応じて、第１回路１００から接続端子３００まで第１端子回路４０１が延び、第２回路２００から接続端子３００まで第２端子回路４０２が延びる。
ただし、回路基板１０における接続端子３００の位置は、第１回路１００及び第２回路２００に直接接続される位置であってよい。その場合には、第１端子回路４０１及び第２端子回路４０２は、不必要である。

第１バッファ５０１は、入力が第１のＣＰＵに接続され、出力が第１回路パターン１０１に接続される。
第２バッファ５０２は、入力が第２回路パターン１０２に接続され、出力が第２のＣＰＵに接続される。
第３バッファ５０３は、出力が第１のＣＰＵに接続され、入力が第３回路パターン２０１に接続される。
第４バッファ５０４は、出力が第４回路パターン２０２に接続され、入力が第２のＣＰＵに接続される。
ただし、図２で示した回路基板１０は、第１バッファ５０１、第２バッファ５０２、第３バッファ５０３、第４バッファ５０４のそれぞれを備えるが、第１バッファ５０１、第２バッファ５０２、第３バッファ５０３、第４バッファ５０４のそれぞれは、回路基板１０の外部に存在してもよい。

回路基板１０は、プログラムのデバッグを行われない場合、すなわち、接続端子３００がオープン状態である場合に、第１バッファ５０１が受信した信号を第１回路１００を介して第２バッファ５０２に伝送する。また、回路基板１０は、プログラムのデバッグを行われない場合、第４バッファ５０４が受信した信号を第２回路２００を介して第３バッファ５０３に伝送する。

次に、本実施形態による回路基板１０を備える信号解析システム１の構成について説明する。
本実施形態による信号解析システム１は、図３に示すように、回路基板１０と、コンピュータ（信号解析装置）２０（２０ａ、２０ｂ）と、インターフェース３０（３０ａ、３０ｂ）と、を備える。なお、図３には、第１のＣＰＵ（以下、「第１ＣＰＵ」と記載）４０と、第２のＣＰＵ（以下、「第２ＣＰＵ」と記載）５０とが示されている。

コンピュータ２０は、コンピュータ２０ａと、コンピュータ２０ｂと、を備える。コンピュータ２０は、接続端子３００からインターフェース３０を介して取得した信号を解析する。具体的には、コンピュータ２０ａは、第１ＣＰＵ４０が出力する信号ｓ１を第１端子３０１から後述する第５のバッファ３１を介して取得し、解析する。また、コンピュータ２０ｂは、第２ＣＰＵ５０が出力する信号ｓ２を第４端子３０４から後述する第８のバッファ３４を介して取得し、解析する。

インターフェース３０は、第５のバッファ（以下、「第５バッファ」と記載）３１と、第６のバッファ（以下、「第６バッファ」と記載）３２と、第７のバッファ（以下、「第７バッファ」と記載）３３と、第８のバッファ（以下、「第８バッファ」と記載）３４と、を備える。インターフェース３０は、回路基板１０とコンピュータ２０とを接続する。具体的には、第５バッファ３１は、第１端子３０１とコンピュータ２０ａとを接続する。また、第６バッファ３２は、第２端子３０２とコンピュータ２０ｂとを接続する。また、第７バッファ３３は、第３端子３０３とコンピュータ２０ａとを接続する。また、第８バッファ３４は、第４端子３０４とコンピュータ２０ｂとを接続する。

次に、本実施形態による信号解析システム１における信号の送受信について説明する。
ここでは、信号解析システム１において、第１ＣＰＵ４０が実行する第１のプログラム（以下、「第１プログラム」と記載）と、第２ＣＰＵ５０が実行する第２のプログラム（以下、「第２プログラム」と記載）のそれぞれのデバッグが別々に行われる場合の信号の送受信について説明する。
なお、コンピュータ２０ａは、第１ＣＰＵ４０が実行する第１プログラムのデバッグに使用する信号ｓ３を第７バッファ３３に出力しているものとする。また、コンピュータ２０ｂは、第２ＣＰＵ５０が実行する第２プログラムのデバッグに使用する信号ｓ４を第６バッファ３２に出力しているものとする。
また、第１バッファ５０１、第２バッファ５０２、第３バッファ５０３、第４バッファ５０４、第５バッファ３１、第６バッファ３２、第７バッファ３３、第８バッファ３４のそれぞれは、入力インピーダンスが無限大、出力インピーダンスがゼロ、出力における電流シンク／ソース能力が無限大の理想的なバッファであるものとする。

コンピュータ２０ａは、信号ｓ３を第７バッファ３３に出力する。
第７バッファ３３は、コンピュータ２０ａから信号ｓ３を入力する。第７バッファ３３は、理想バッファであるため、第７バッファ３３の負荷がゼロオーム以外の場合には、信号ｓ３を第３端子３０３に出力する。このとき、第２端子回路４０２ａと第３回路パターン２０１のそれぞれは、第３端子３０３と同一ノードであるため、第３端子３０３と同電位である。

第３バッファ５０３は、信号ｓ３を入力する。第３バッファ５０３は、理想バッファであるため、第３バッファ５０３の負荷がゼロオーム以外の場合には、信号ｓ３を第１ＣＰＵ４０の入力端子ｉｎ１に出力する。

第１ＣＰＵ４０は、第３バッファ５０３から信号ｓ３を入力する。第１ＣＰＵ４０は、第１プログラムに基づいて、入力した信号ｓ３に応じた信号ｓ１を出力端子ｏｕｔ１から第１バッファ５０１に出力する。

第１バッファ５０１は、理想バッファであるため、第１バッファ５０１の負荷がゼロオーム以外の場合には、信号ｓ１を第１回路パターン１０１に出力する。このとき、第１端子回路４０１ａと第１端子３０１のそれぞれは、第１回路パターン１０１と同一ノードであるため、第１回路パターン１０１と同電位である。

第５バッファ３１は、信号ｓ１を入力する。第５バッファ３１は、理想バッファであるため、第５バッファ３１の負荷がゼロオーム以外の場合には、信号ｓ１をコンピュータ２０ａに出力する。

コンピュータ２０ａは、第５バッファ３１から信号ｓ１を入力する。コンピュータ２０ａは、入力した信号ｓ１が第７バッファ３３に出力した信号ｓ３に対応した信号であるか否かに基づいて、第１プログラムのデバッグを行う。具体的には、コンピュータ２０ａは、入力した信号ｓ１が第７バッファ３３に出力した信号ｓ３に対応した信号であると判定した場合、第１プログラムは正しいと判定する。また、コンピュータ２０ａは、入力した信号ｓ１が第７バッファ３３に出力した信号ｓ３に対応した信号でないと判定した場合、第１プログラムが間違っていると判定する。コンピュータ２０ａは、第１プログラムが間違っていると判定した場合、表示、音、振動などを制御して、ユーザに第１プログラムが間違っていることを報知してよい。

同様に、コンピュータ２０ｂは、信号ｓ４を第６バッファ３２に出力する。
第６バッファ３２は、コンピュータ２０ｂから信号ｓ４を入力する。第６バッファ３２は、理想バッファであるため、第６バッファ３２の負荷がゼロオーム以外の場合には、信号ｓ４を第２端子３０２に出力する。このとき、第１端子回路４０１ｂと第２回路パターン１０２のそれぞれは、第２端子３０２と同一ノードであるため、第２端子３０２と同電位である。

第２バッファ５０２は、信号ｓ４を入力する。第２バッファ５０２は、理想バッファであるため、第２バッファ５０２の負荷がゼロオーム以外の場合には、信号ｓ４を第２ＣＰＵ５０の入力端子ｉｎ２に出力する。

第２ＣＰＵ５０は、第２バッファ５０２から信号ｓ４を入力する。第２ＣＰＵ５０は、第２プログラムに基づいて、入力した信号ｓ４に応じた信号ｓ２を出力端子ｏｕｔ２から第４バッファ５０４に出力する。

第４バッファ５０４は、理想バッファであるため、第４バッファ５０４の負荷がゼロオーム以外の場合には、信号ｓ２を第４回路パターン２０２に出力する。このとき、第２端子回路４０２ｂと第４端子３０４のそれぞれは、第４回路パターン２０２と同一ノードであるため、第４回路パターン２０２と同電位である。

第８バッファ３４は、信号ｓ２を入力する。第８バッファ３４は、理想バッファであるため、第８バッファ３４の負荷がゼロオーム以外の場合には、信号ｓ２をコンピュータ２０ｂに出力する。
コンピュータ２０ｂは、第８バッファ３４から信号ｓ２を入力する。コンピュータ２０ｂは、入力した信号ｓ２が第６バッファ３２に出力した信号ｓ４に対応した信号であるか否かに基づいて、第１プログラムのデバッグを行う。具体的には、コンピュータ２０ｂは、入力した信号ｓ２が第６バッファ３２に出力した信号ｓ４に対応した信号であると判定した場合、第１プログラムは正しいと判定する。また、コンピュータ２０ｂは、入力した信号ｓ２が第６バッファ３２に出力した信号ｓ４に対応した信号でないと判定した場合、第２プログラムが間違っていると判定する。コンピュータ２０ｂは、第２プログラムが間違っていると判定した場合、表示、音、振動などを制御して、ユーザに第２プログラムが間違っていることを報知してよい。

なお、第１バッファ５０１、第２バッファ５０２、第５バッファ３１、第６バッファ３２は、理想バッファであるため、第１抵抗１０３の一端の電位は第１バッファ５０１の出力により決定され、第１抵抗１０３の他端の電位は第６バッファ３２の出力により決定される。第２バッファ５０２と第５バッファ３１のそれぞれの入力インピーダンスは無限大であるため、第２バッファ５０２と第５バッファ３１のそれぞれの入力には電流が流れない。
したがって、第１バッファ５０１、第２バッファ５０２、第５バッファ３１、第６バッファ３２のそれぞれが理想バッファである場合、その瞬間毎に第１抵抗１０３の両端の電位差を第１抵抗１０３の抵抗値で除算して算出される電流が、第１バッファ５０１の出力から第６バッファ３２の出力へ、または、第６バッファ３２の出力から第１バッファ５０１の出力へ流れるのみである。この場合、第１バッファ５０１が出力する信号ｓ１は、第２回路パターン１０２に伝送されない。

また同様に、第３バッファ５０３、第４バッファ５０４、第７バッファ３３、第８バッファ３４は、理想バッファであるため、第２抵抗２０３の一端の電位は第４バッファ５０４の出力により決定され、第２抵抗２０３の他端の電位は第７バッファ３３の出力により決定される。第３バッファ５０３と第８バッファ３４のそれぞれの入力インピーダンスは無限大であるため、第３バッファ５０３と第８バッファ３４のそれぞれの入力には電流が流れない。
したがって、第３バッファ５０３、第４バッファ５０４、第７バッファ３３、第８バッファ３４のそれぞれが理想バッファである場合、その瞬間毎に第２抵抗２０３の両端の電位差を第２抵抗２０３の抵抗値で除算して算出される電流が、第４バッファ５０４の出力から第７バッファ３３の出力へ、または、第７バッファ３３の出力から第４バッファ５０４の出力へ流れるのみである。この場合、第４バッファ５０４が出力する信号ｓ２は、第３回路パターン２０１に伝送されない。

なお、本実施形態における第１バッファ５０１、第２バッファ５０２、第３バッファ５０３、第４バッファ５０４、第５バッファ３１、第６バッファ３２、第７バッファ３３、第８バッファ３４のそれぞれは、理想的なバッファとして説明したが、実際のバッファは、有限の入力インピーダンス、ゼロではない出力インピーダンス、出力における有限の電流シンク／ソース能力を有する。バッファの出力インピーダンスがゼロでない場合、バッファから負荷に伝達される信号は、バッファの出力インピーダンスと負荷との分圧比によって決まる信号に減衰するが、負帰還の技術やバッファサイズを適切に決定するなど適切な設計を行うことで、バッファの入力インピーダンス、出力インピーダンス、出力における電流シンク／ソース能力などの特性を理想的なバッファに近づけることができ、理想的なバッファとみなすことができる。また、回路基板１０における第１抵抗１０３及び第２抵抗２０３をバッファの出力インピーダンスに比べて大きくすることで、バッファの有限の出力インピーダンスを第１抵抗１０３及び第２抵抗２０３に対して相対的に小さくすることができ、第１バッファ５０１が出力する信号ｓ１は、第２回路パターン１０２に伝送されない。また、回路基板１０における第１抵抗１０３及び第２抵抗２０３をバッファの出力インピーダンスに比べて大きくすることで、バッファの有限の出力インピーダンスを第１抵抗１０３及び第２抵抗２０３に対して相対的に小さくすることができ、第４バッファ５０４が出力する信号ｓ２は、第３回路パターン２０１に伝送されない。回路基板１０及び信号解析システム１のより詳細な設計は、回路シミュレーションや実験などに基づいて、行えばよい。
また、実際の回路基板１０及び信号解析システム１の設計では、電源電圧、信号振幅、ロジック回路におけるＨｉｇｈレベル、Ｌｏｗレベル、ノイズマージンなどに制限がある場合が考えられる。また、実際の回路基板１０及び信号解析システム１の設計では、バッファの入力インピーダンスや出力インピーダンスが無視できない、出力における電流シンク／ソース能力が不足気味であるなど、理想的なバッファとみなすことができない場合がある。そのような場合、例えば、図４に示すように、第１回路パターン１０１、第２回路パターン１０２、第３回路パターン２０１、第４回路パターン２０２のそれぞれの抵抗値を変更することで分圧比を変更し、ロジック回路の動作が適切になるよう調整してもよい。

以上、本発明の第一の実施形態による信号解析システム１について説明した。上述の信号解析システム１において、第１回路１００は、同一の基板に搭載された第１ＣＰＵ４０の出力と第２ＣＰＵ５０の入力とを接続する。第２回路２００は、第２ＣＰＵ５０の出力と第１ＣＰＵ４０の入力とを接続する。接続端子３００は、第１回路１００及び第２回路２００の途中にそれぞれ抵抗回路を介して接続される。
こうすることで、遊技機において、回路基板を改造しなくても回路基板内の信号をモニタして、プログラムのデバッグを行うことができる。

＜第二の実施形態＞
本発明の第二の実施形態による回路基板１０の構成について説明する。
本実施形態による回路基板１０は、図２で示した第一の実施形態による回路基板１０と同様に、第１回路１００と、第２回路２００と、接続端子３００と、第１の端子回路４０１と、第２の端子回路４０２と、第１のバッファ５０１と、第２のバッファ５０２と、第３のバッファ５０３と、第４のバッファ５０４と、を備える。

次に、本実施形態による回路基板１０を備える信号解析システム１の構成について説明する。
本実施形態による信号解析システム１は、図５に示すように第一の実施形態による信号解析システム１と同様に、回路基板１０と、コンピュータ２０（２０ａ、２０ｂ）と、インターフェース３０（３０ａ、３０ｂ）と、を備える。
ただし、インターフェース３０ａが備える第７バッファ３３は、第３端子３０３に接続されていない。また、インターフェース３０ｂが備える第６バッファ３２は、第２端子３０２に接続されていない。

次に、本実施形態による信号解析システム１における信号の送受信について説明する。
ここでは、信号解析システム１において、第１ＣＰＵ４０と第２ＣＰＵ５０とが連動して動作し、第１ＣＰＵ４０が実行する第１プログラムと、第２ＣＰＵ５０が実行する第２のプログラムのデバッグが並行して行われる場合の信号の送受信について説明する。
なお、第１バッファ５０１、第２バッファ５０２、第３バッファ５０３、第４バッファ５０４、第５バッファ３１、第６バッファ３２、第７バッファ３３、第８バッファ３４のそれぞれは、入力インピーダンスが無限大、出力インピーダンスがゼロ、出力における電流シンク／ソース能力が無限大の理想的なバッファであるものとする。
また、信号解析システム１の起動時には第１ＣＰＵ４０が出力端子ｏｕｔ１から出力する信号ｓ１が決定しているものとする。

第１ＣＰＵ４０は、信号解析システム１の起動時に第１プログラムに基づいて、信号ｓ１を出力端子ｏｕｔ１から第１バッファ５０１に出力する。

第１バッファ５０１は、理想バッファであるため、第１バッファ５０１の負荷がゼロオーム以外の場合には、信号ｓ１を第１回路パターン１０１に出力する。第２バッファ５０２の入力インピーダンスは無限大であるため、第１抵抗１０３には電流が流れない。そのため、このとき、第１端子回路４０１ａ、第１端子３０１、第１抵抗１０３、第２回路パターン１０２、第１端子回路４０１ｂ、第２端子３０２のそれぞれは、第１回路パターン１０１と同電位である。

第５バッファ３１は、信号ｓ１を入力する。第５バッファ３１は、理想バッファであるため、第５バッファ３１の負荷がゼロオーム以外の場合には、信号ｓ１をコンピュータ２０ａに出力する。

コンピュータ２０ａは、第５バッファ３１から信号ｓ１を入力する。コンピュータ２０ａは、入力した信号ｓ１を記録する。コンピュータ２０ａは、記録した信号ｓ１が適切な信号であるか否かに基づいて、第１プログラムのデバッグを行う。具体的には、コンピュータ２０ａは、記録した信号ｓ１が予め定まった信号解析システム１の起動時からの所定の信号と一致する場合、第１プログラムは正しいと判定する。また、コンピュータ２０ａは、記録した信号ｓ１が予め定まった信号解析システム１の起動時からの所定の信号と一致しない場合、第１プログラムが間違っていると判定する。コンピュータ２０ａは、第１プログラムが間違っていると判定した場合、表示、音、振動などを制御して、ユーザに第１プログラムが間違っていることを報知してよい。

また、第２バッファ５０２は、信号ｓ１を入力する。第２バッファ５０２は、理想バッファであるため、第２バッファ５０２の負荷がゼロオーム以外の場合には、信号ｓ１を第２ＣＰＵ５０の入力端子ｉｎ２に出力する。

第２ＣＰＵ５０は、第２バッファ５０２から信号ｓ１を入力する。第２ＣＰＵ５０は、第２プログラムに基づいて、入力した信号ｓ１に応じた処理を行う。または、第２ＣＰＵ５０は、第２プログラムに基づいて、入力した信号ｓ１に応じた信号ｓ２を出力端子ｏｕｔ２から第４バッファ５０４に出力する。

第４バッファ５０４は、理想バッファであるため、第４バッファ５０４の負荷がゼロオーム以外の場合には、信号ｓ２を第４回路パターン２０２に出力する。第３バッファ５０３の入力インピーダンスは無限大であるため、第２抵抗２０３には電流が流れない。そのため、このとき、第２端子回路４０２ｂ、第４端子３０４、第２抵抗２０３、第３回路パターン２０１、第２端子回路４０２ａ、第３端子３０３のそれぞれは、第４回路パターン２０２と同電位である。

第８バッファ３４は、信号ｓ２を入力する。第８バッファ３４は、理想バッファであるため、第８バッファ３４の負荷がゼロオーム以外の場合には、信号ｓ２をコンピュータ２０ｂに出力する。

コンピュータ２０ｂは、第８バッファ３４から信号ｓ２を入力する。コンピュータ２０ｂは、入力した信号ｓ２を記録する。コンピュータ２０ｂは、記録した信号ｓ２が適切な信号であるか否かに基づいて、第２プログラムのデバッグを行う。具体的には、コンピュータ２０ｂは、記録した信号ｓ２が予め定まった信号解析システム１の起動時からの所定の信号と一致する場合、第２プログラムは正しいと判定する。また、コンピュータ２０ｂは、記録した信号ｓ２が予め定まった信号解析システム１の起動時からの所定の信号と一致しない場合、第２プログラムが間違っていると判定する。コンピュータ２０ｂは、第２プログラムが間違っていると判定した場合、表示、音、振動などを制御して、ユーザに第２プログラムが間違っていることを報知してよい。

また、第３バッファ５０３は、信号ｓ２を入力する。第３バッファ５０３は、理想バッファであるため、第３バッファ５０３の負荷がゼロオーム以外の場合には、信号ｓ２を第１ＣＰＵ４０の入力端子ｉｎ１に出力する。

第１ＣＰＵ４０は、第３バッファ５０３から信号ｓ２を入力する。第１ＣＰＵ４０は、第１プログラムに基づいて、入力した信号ｓ２に応じた処理を行う。または、第１ＣＰＵ４０は、第１プログラムに基づいて、入力した信号ｓ２に応じた信号ｓ１を出力端子ｏｕｔ１から第１バッファ５０１に出力する。以降、信号解析システム１において起動後と同様の上述の動作が繰り返される。

なお、本実施形態における第１バッファ５０１、第２バッファ５０２、第３バッファ５０３、第４バッファ５０４、第５バッファ３１、第６バッファ３２、第７バッファ３３、第８バッファ３４のそれぞれは、理想的なバッファとして説明したが、実際のバッファは、有限の入力インピーダンス、ゼロではない出力インピーダンス、出力における有限の電流シンク／ソース能力を有する。バッファの出力インピーダンスがゼロでない場合、バッファから負荷に伝達される信号は、バッファの出力インピーダンスと負荷との分圧比によって決まる信号に減衰するが、負帰還の技術やバッファサイズを適切に決定するなど適切な設計を行うことで、バッファの入力インピーダンス、出力インピーダンス、出力における電流シンク／ソース能力などの特性を理想的なバッファに近づけることができる。回路基板１０及び信号解析システム１の詳細な設計は、回路シミュレーションや実験などに基づいて、行えばよい。
また、実際の回路基板１０及び信号解析システム１の詳細な設計では、電源電圧、信号振幅、ロジック回路におけるＨｉｇｈレベル、Ｌｏｗレベル、ノイズマージンなどに制限がある場合も考えられる。そのような場合、例えば、図６に示すように、第１回路パターン１０１、第２回路パターン１０２、第３回路パターン２０１、第４回路パターン２０２のそれぞれの抵抗値を変更することで分圧比を変更し、ロジック回路の動作が適切になるよう調整してもよい。

以上、本発明の第二の実施形態による信号解析システム１について説明した。上述の信号解析システム１において、第１回路１００は、同一の基板に搭載された第１ＣＰＵ４０の出力と第２ＣＰＵ５０の入力とを接続する。第２回路２００は、第２ＣＰＵ５０の出力と第１ＣＰＵ４０の入力とを接続する。接続端子３００は、第１回路１００及び第２回路２００の途中にそれぞれ抵抗回路を介して接続される。
こうすることで、遊技機において、回路基板を改造しなくても回路基板内の信号をモニタして、プログラムのデバッグを行うことができる。

なお、本発明の実施形態における記憶部は、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、記憶部やメモリは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよいし、並行に行われてもよい。

なお本発明の実施形態について説明したが、上述の信号解析システム１は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記憶部に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記憶部とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。

また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。

１０・・・回路基板
２０、２０ａ、２０ｂ・・・コンピュータ
３０、３０ａ、３０ｂ・・・インターフェース
３１・・・第５のバッファ
３２・・・第６のバッファ
３３・・・第７のバッファ
３４・・・第８のバッファ
４０・・・第１のＣＰＵ
５０・・・第２のＣＰＵ
１００・・・第１の回路
１０１・・・第１の回路パターン
１０２・・・第２の回路パターン
１０３・・・第１の抵抗
２００・・・第２の回路
２０１・・・第３の回路パターン
２０２・・・第４の回路パターン
２０３・・・第２の抵抗
３００・・・接続端子
３０１・・・第１の端子
３０２・・・第２の端子
３０３・・・第３の端子
３０４・・・第４の端子
４０１、４０１ａ、４０１ｂ・・・第１の端子回路
４０２、４０２ａ、４０２ｂ・・・第２の端子回路
５０１・・・第１のバッファ
５０２・・・第２のバッファ
５０３・・・第３のバッファ
５０４・・・第４のバッファ

Claims (5)

1. 同一の基板に搭載された第１のＣＰＵの出力と第２のＣＰＵの入力とを接続する第１の回路と、
   前記第２のＣＰＵの出力と前記第１のＣＰＵの入力とを接続する第２の回路と、
   前記第１の回路及び前記第２の回路の途中にそれぞれ抵抗回路を介して接続された接続端子と、
   を備える回路基板。
2. 前記第１の回路は、
   前記第１のＣＰＵの出力に接続される第１の回路パターンと、
   前記第２のＣＰＵの入力に接続される第２の回路パターンと、
   前記第１の回路パターンと前記第２の回路パターンとを接続する第１の抵抗と、
   を備え、
   前記第２の回路は、
   前記第１のＣＰＵの入力に接続される第３の回路パターンと、
   前記第２のＣＰＵの出力に接続される第４の回路パターンと、
   前記第３の回路パターンと前記第４の回路パターンとを接続する第２の抵抗と、
   を備え、
   前記接続端子は、
   前記第１の回路パターンに接続された第１の端子と、
   前記第２の回路パターンに接続された第２の端子と、
   前記第３の回路パターンに接続された第３の端子と、
   前記第４の回路パターンに接続された第４の端子と、
   を備える、請求項１に記載の回路基板。
3. 前記第１の回路パターンと前記第１のＣＰＵの出力の間に第１のバッファを備え、
   前記第２の回路パターンと前記第２のＣＰＵの入力の間に第２のバッファを備え、
   前記第３の回路パターンと前記第１のＣＰＵの入力の間に第３のバッファを備え、
   前記第４の回路パターンと前記第２のＣＰＵの出力の間に第４のバッファを備える、
   請求項２に記載の回路基板。
4. 前記接続端子が前記基板の端部に備えられている場合、
   前記第１の回路から前記接続端子まで延びる第１の端子回路と、
   前記第２の回路から前記接続端子まで延びる第２の端子回路と、
   を備える請求項１から請求項３の何れか一項に記載の回路基板。
5. 請求項１から請求項４の何れか一項に記載の回路基板と、
   前記回路基板が備える前記接続端子から取得した信号を解析する信号解析装置と、
   を備える信号解析システム。

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