JP2017028181A

JP2017028181A - Wiring board

Info

Publication number: JP2017028181A
Application number: JP2015147318A
Authority: JP
Inventors: 多田　公則; Kiminori Tada; 公則多田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2015-07-27
Filing date: 2015-07-27
Publication date: 2017-02-02
Anticipated expiration: 2035-07-27
Also published as: JP6510349B2

Abstract

PROBLEM TO BE SOLVED: To provide a wiring board having high recognition properties of a recognition mark, in which a plated metal layer is excellently deposited on the surface of the recognition mark by electroless plating, whereby oxidation corrosion of the recognition mark is effectively prevented.SOLUTION: Disclosed is a wiring board 20 which is composed by alternatively laminating a plurality of insulation layers 3, 6 and conductor layers 5, 7, which has a plurality of connection pads 9, 10 consisting of a conduction layer 7 and a recognition mark 11 whose area is smaller than the connection pads 9, 10 on the surface, and which is composed by depositing a plated metal layer on the surface of the connection pads 9, 10 and the recognition mark 11 by electroless plating. The mark 11 is electrically connected to at least one of the connection pads 9, 10.SELECTED DRAWING: Figure 1

Description

本発明は、例えば、半導体素子を検査するために用いられる配線基板に関するものである。 The present invention relates to a wiring board used for inspecting a semiconductor element, for example.

図５〜図７に半導体素子を検査するために用いられる従来の配線基板４０を示す。図５は図６のＢ−Ｂ切断線における概略断面図である。図６は、配線基板４０の概略上面図である。図７は、配線基板４０の要部平面図である。配線基板４０は、コア部２１とビルドアップ部２２とにより構成されている。 5 to 7 show a conventional wiring board 40 used for inspecting a semiconductor element. 5 is a schematic cross-sectional view taken along the line BB of FIG. FIG. 6 is a schematic top view of the wiring board 40. FIG. 7 is a plan view of the main part of the wiring board 40. The wiring board 40 includes a core part 21 and a buildup part 22.

コア部２１は、絶縁層２３とビア導体２４と導体層２５とにより構成されている。各絶縁層２３には、複数のビアホール２３ａが形成されている。ビア導体２４は、各絶縁層２３のビアホール２３ａの内部を充填している。導体層２５は、絶縁層２３の表面に埋入されている。導体層２５の一部は、ビア導体２４に接続している。これにより、絶縁層２３を挟んで上下に位置する導体層２５同士がビア導体２４を介して電気的に接続されている。 The core portion 21 includes an insulating layer 23, a via conductor 24, and a conductor layer 25. In each insulating layer 23, a plurality of via holes 23a are formed. The via conductor 24 fills the inside of the via hole 23 a of each insulating layer 23. The conductor layer 25 is embedded in the surface of the insulating layer 23. A part of the conductor layer 25 is connected to the via conductor 24. Thereby, the conductor layers 25 positioned above and below the insulating layer 23 are electrically connected via the via conductors 24.

ビルドアップ部２２は、絶縁層２６と導体層２７とソルダーレジスト層２８とにより構成されている。各絶縁層２６には、複数のビアホール２６ａが形成されている。ビアホール２６ａの一部は、コア部２１の導体層２５上に形成されている。導体層２７は、ビアホール２６ａ内を充填するようにして各絶縁層２６の表面に被着されている。これにより、ビアホール２６ａを介して上下に位置する導体層２７同士および導体層２５と導体層２７とが電気的に接続されている。 The build-up portion 22 includes an insulating layer 26, a conductor layer 27, and a solder resist layer 28. In each insulating layer 26, a plurality of via holes 26a are formed. A part of the via hole 26 a is formed on the conductor layer 25 of the core portion 21. The conductor layer 27 is deposited on the surface of each insulating layer 26 so as to fill the via hole 26a. Thereby, the conductor layers 27 positioned above and below and the conductor layers 25 and 27 are electrically connected via the via holes 26a.

さらに、ビルドアップ部２２における最表層の絶縁層２６と導体層２７の表面には、ソルダーレジスト層２８が被着されている。ソルダーレジスト層２８は、導体層２７の一部を露出させる開口部を有している。 Further, a solder resist layer 28 is applied to the surfaces of the outermost insulating layer 26 and the conductor layer 27 in the buildup portion 22. The solder resist layer 28 has an opening that exposes a part of the conductor layer 27.

上面側のソルダーレジスト層２８の開口部から露出する導体層２７の一部は、メイン基板接続パッド２９を形成している。メイン基板接続パッド２９の大きさは、直径４００μｍ程度である。メイン基板接続パッド２９は、図示しないメイン基板に接続される。メイン基板は、半導体素子を検査する電気検査機器と配線基板４０とを電気的に接続するための親基板であり、例えばプリント基板から構成される。また、上面側のソルダーレジスト層２８の開口部から露出する導体層２７の一部は、部品接続パッド３０を形成している。部品接続パッド３０の大きさは、メイン基板接続パッド２９と同等以上の大きさである。部品接続パッド３０には、電子部品Ｅが搭載される。電子部品Ｅは、例えばコンデンサ素子である。 A part of the conductor layer 27 exposed from the opening of the solder resist layer 28 on the upper surface side forms a main substrate connection pad 29. The size of the main board connection pad 29 is about 400 μm in diameter. The main board connection pad 29 is connected to a main board (not shown). The main board is a parent board for electrically connecting an electrical inspection device for inspecting a semiconductor element and the wiring board 40, and is composed of, for example, a printed board. A part of the conductor layer 27 exposed from the opening of the solder resist layer 28 on the upper surface side forms a component connection pad 30. The size of the component connection pad 30 is equal to or larger than that of the main board connection pad 29. An electronic component E is mounted on the component connection pad 30. The electronic component E is, for example, a capacitor element.

下面側のソルダーレジスト層２８の開口部から露出する導体層２７の一部は、ピン接続パッド３１を形成している。ピン接続パッド３１には、半導体素子を検査するためのコンタクトピンＰが接続される。コンタクトピンＰは図示しない保持手段によりピン接続パッド３１と接続するように保持されている。コンタクトピンＰをウエハ上に形成された半導体素子の電極に接触させることにより、半導体素子の電気検査が行われる。 A part of the conductor layer 27 exposed from the opening of the solder resist layer 28 on the lower surface side forms a pin connection pad 31. Contact pins P for inspecting semiconductor elements are connected to the pin connection pads 31. The contact pin P is held so as to be connected to the pin connection pad 31 by holding means (not shown). The electrical inspection of the semiconductor element is performed by bringing the contact pin P into contact with the electrode of the semiconductor element formed on the wafer.

このような配線基板４０において、電子部品Ｅを部品接続パッド３０に搭載する際には、画像認識装置を備えた自動機が用いられる。そのため、配線基板４０の上面には、電子部品Ｅの搭載位置を認識するための認識マーク３２が設けられている。認識マーク３２は、上面側の最表層の導体層２７により形成されている。認識マーク３２は、円形の独立した小さなパターンから成り、その中央部をソルダーレジスト層２８に設けた開口部から露出させることにより形成されている。この認識マーク３２を画像認識装置で認識し、その位置情報を基にして電子部品Ｅを所定の部品接続パッド３０上に位置決めして搭載するのである。 In such a wiring board 40, when the electronic component E is mounted on the component connection pad 30, an automatic machine equipped with an image recognition device is used. Therefore, a recognition mark 32 for recognizing the mounting position of the electronic component E is provided on the upper surface of the wiring board 40. The recognition mark 32 is formed by the uppermost conductor layer 27 on the upper surface side. The recognition mark 32 is formed of a circular independent small pattern, and is formed by exposing a central portion thereof from an opening provided in the solder resist layer 28. The recognition mark 32 is recognized by an image recognition device, and the electronic component E is positioned and mounted on a predetermined component connection pad 30 based on the position information.

ここで、認識マーク３２を含む上面側の最表層の導体層２７の一部を図７に示す。図７においては、ソルダーレジスト層２８の開口部の位置を点線で示している。上面側の最表層の導体層２７は、ベタ状パターン２７ａと、長径が５００μｍ程度の大きな円形パターン２７ｂと、１辺の長さが５００μｍ程度の四角形パターン２７ｃと、直径が２００μｍ以下の小さな円形パターン２７ｄとを含んでいる。ベタ状パターン２７ａの一部と大きな円形パターン２７ｂとは、メイン基板接続パッド２９を形成している。ベタ状パターン２７ａの一部と四角形パターン２７ｃとは、部品接続パッド３０を形成している。小さな円形パターン２７ｄは、認識マーク３２を形成している。ベタ状パターン２７ａと、他のパターン２７ｂ，２７ｃ，２７ｄとの間には、幅が５０〜２００μｍ程度の間隙が設けられている。ベタ状パターン７ａと他のパターン２７ｂ，２７ｃ，２７ｄとは互いに電気的に独立している。 Here, a part of the uppermost conductive layer 27 including the recognition mark 32 is shown in FIG. In FIG. 7, the position of the opening of the solder resist layer 28 is indicated by a dotted line. The uppermost conductive layer 27 on the upper surface side is a solid pattern 27a, a large circular pattern 27b having a long diameter of about 500 μm, a square pattern 27c having a side length of about 500 μm, and a small circular pattern having a diameter of 200 μm or less. 27d. Part of the solid pattern 27 a and the large circular pattern 27 b form the main substrate connection pad 29. A part of the solid pattern 27a and the square pattern 27c form a component connection pad 30. The small circular pattern 27d forms a recognition mark 32. A gap having a width of about 50 to 200 μm is provided between the solid pattern 27a and the other patterns 27b, 27c, and 27d. The solid pattern 7a and the other patterns 27b, 27c, 27d are electrically independent from each other.

ところで、この配線基板４０においては、メイン基板接続パッド２９および部品接続パッド３０およびピン接続パッド３１ならびに認識マーク３２の表面に、ニッケルやパラジウム、金等から成るめっき金属層が被着されている。このようなめっき金属層を被着させることで、メイン基板接続パッド２９および部品接続パッド３０およびピン接続パッド３１ならびに認識マーク３２の酸化腐食が防止される。それにより各接続パッド２９，３０，３１における接続信頼性が向上する。また、認識マーク３２とその周囲とのコントラストが上がり認識マーク３２の認識性が向上する。これらの各接続パッド２９，３０，３１および認識マーク３２の表面にめっき金属層を被着させる場合、無電解めっき法が好適に採用される。無電解めっき法では、めっき用のリード配線を設ける必要がなく、微細配線化および高密度配線化した近時の配線基板においては、好都合である。 By the way, in this wiring board 40, a plated metal layer made of nickel, palladium, gold or the like is deposited on the surfaces of the main board connection pad 29, the component connection pad 30, the pin connection pad 31 and the recognition mark 32. By depositing such a plated metal layer, oxidative corrosion of the main board connection pad 29, the component connection pad 30, the pin connection pad 31, and the recognition mark 32 is prevented. Thereby, the connection reliability in each connection pad 29,30,31 improves. Further, the contrast between the recognition mark 32 and its surroundings is increased, and the recognition property of the recognition mark 32 is improved. When a plating metal layer is deposited on the surfaces of the connection pads 29, 30, 31 and the recognition mark 32, an electroless plating method is preferably employed. In the electroless plating method, it is not necessary to provide lead wiring for plating, and it is convenient for a recent wiring board having fine wiring and high density wiring.

しかしながら、微細配線化および高密度配線化した近時の配線基板においては、電子部品Ｅの位置合わせにも高精度が要求される。そのため、認識マーク３２を認識する画像認識装置も高倍率のものが採用されるようになってきている。それに合わせて認識マーク３２を形成するパターンの大きさも例えば直径２００μｍ以下の小さなもとなってきている。このように認識マーク３２を形成するパターンの大きさが直径２００μｍ以下の小さく且つ電気的に独立したものであると、認識マーク３２の表面にめっき金属層が良好に被着されなくなる。これは、認識マーク３２用よりもはるかに大きな面積のメイン基板接続パッド２９や部品接続パッド３０にめっきの析出反応が集中し、同じ面にある面積の小さな認識マーク３２では、めっきの析出反応が進みにくいためである。 However, in recent wiring boards with fine wiring and high-density wiring, high accuracy is required for positioning of the electronic component E. For this reason, an image recognition apparatus for recognizing the recognition mark 32 has been adopted with a high magnification. Accordingly, the size of the pattern for forming the recognition mark 32 is also small, for example, having a diameter of 200 μm or less. Thus, when the size of the pattern forming the recognition mark 32 is small and electrically independent of a diameter of 200 μm or less, the plated metal layer is not satisfactorily deposited on the surface of the recognition mark 32. This is because the deposition reaction of plating concentrates on the main board connection pad 29 and the component connection pad 30 having a much larger area than that for the recognition mark 32, and the plating deposition reaction occurs in the recognition mark 32 having a small area on the same surface. This is because it is difficult to proceed.

認識マーク３２の表面にめっき金属層が良好に被着されない場合、認識マーク３２が酸化腐食しやすくなるとともに、認識マーク３２の認識性が低下してしまう。その結果、電子部品Ｅを画像認識装置を備えた自動機により部品接続パッド３０に正確かつ良好に搭載することが困難となってしまう。 If the plated metal layer is not satisfactorily deposited on the surface of the recognition mark 32, the recognition mark 32 is easily oxidatively corroded and the recognition property of the recognition mark 32 is degraded. As a result, it becomes difficult to mount the electronic component E on the component connection pad 30 accurately and satisfactorily by an automatic machine equipped with an image recognition device.

特開２０１３−１７２１３７号公報JP 2013-172137 A 特開２０１３−００４９３７号公報JP 2013-004937 A

本発明が解決しようとする課題は、認識マークが直径２００μｍ以下の小さなパターンにより形成されていたとしても、認識マークの表面に無電解めっきによるめっき金属層が良好に被着され、それにより認識マークの酸化腐食が有効に防止されるとともに、認識マークの認識性が高い配線基板を提供することにある。 The problem to be solved by the present invention is that even if the recognition mark is formed by a small pattern having a diameter of 200 μm or less, a plated metal layer by electroless plating is satisfactorily deposited on the surface of the recognition mark, thereby It is an object of the present invention to provide a wiring board that can effectively prevent oxidative corrosion and has high recognition mark recognition.

本発明の配線基板は、絶縁層と導体層とを交互に複数積層して成り、上面に前記導体層から成る複数の接続パッドと該接続パッドよりも面積の小さな認識マークとを有し、前記接続パッドおよび前記認識マークの表面に無電解めっきによるめっき金属層が被着されて成る配線基板であって、前記認識マークは、前記接続パッドの少なくとも１つに電気的に接続されていることを特徴とするものである。 The wiring board of the present invention is formed by alternately laminating a plurality of insulating layers and conductor layers, and has a plurality of connection pads made of the conductor layer on the upper surface and a recognition mark having a smaller area than the connection pads, A wiring board in which a plating metal layer by electroless plating is deposited on the surface of a connection pad and the recognition mark, wherein the recognition mark is electrically connected to at least one of the connection pads. It is a feature.

本発明の配線基板によれば、認識マークは、該認識マークよりも大きな面積を有する接続パッドの少なくとも１つに電気的に接続されていることから、接続パッドと同電位となる。そのため、認識マークの面積が接続パッドよりも小さいにも関わらず、認識マークの表面に無電解めっきによるめっき金属層が良好に被着される。したがって、認識マークの酸化腐食が有効に防止されるとともに、認識マークの認識性が高いものとなる。 According to the wiring board of the present invention, the recognition mark is electrically connected to at least one of the connection pads having an area larger than the recognition mark, and therefore has the same potential as the connection pad. Therefore, although the area of the recognition mark is smaller than that of the connection pad, a plated metal layer by electroless plating is satisfactorily deposited on the surface of the recognition mark. Therefore, the oxidative corrosion of the recognition mark is effectively prevented, and the recognition property of the recognition mark is high.

図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing an example of an embodiment of a wiring board according to the present invention. 図２は、図１に示す配線基板の概略上面図である。FIG. 2 is a schematic top view of the wiring board shown in FIG. 図３は、図１および図２に示す配線基板の要部平面図である。FIG. 3 is a plan view of an essential part of the wiring board shown in FIGS. 1 and 2. 図４は、本発明の配線基板の実施形態の別の例を示す概略断面図である。FIG. 4 is a schematic sectional view showing another example of the embodiment of the wiring board of the present invention. 図５は、従来の配線基板の概略断面図である。FIG. 5 is a schematic cross-sectional view of a conventional wiring board. 図６は、図５に示す配線基板の概略上面図である。FIG. 6 is a schematic top view of the wiring board shown in FIG. 図７は、図５および図６に示す配線基板の要部平面図である。FIG. 7 is a plan view of an essential part of the wiring board shown in FIGS.

次に、本発明の配線基板の実施形態の一例を説明する。図１〜図３に本例の配線基板２０を示す。図１は、図２のＡ−Ａ切断線における概略断面図である。図２は、配線基板２０の概略上面図である。図３は、配線基板２０の要部拡大平面図である。配線基板２０は、コア部１とビルドアップ部２とにより構成されている。 Next, an example of an embodiment of the wiring board of the present invention will be described. 1 to 3 show a wiring board 20 of this example. FIG. 1 is a schematic cross-sectional view taken along the line AA in FIG. FIG. 2 is a schematic top view of the wiring board 20. FIG. 3 is an enlarged plan view of a main part of the wiring board 20. The wiring board 20 includes a core part 1 and a buildup part 2.

コア部１は、絶縁層３とビア導体４と導体層５とにより構成されている。絶縁層３の厚みは、１００〜２００μｍ程度である。各絶縁層３には、ビアホール３ａが形成されている。ビアホール３ａの直径は１００〜２００μｍ程度である。絶縁層３は、ガラスクロス等の耐熱性繊維基材にアリル変性ポリフェニレンエーテル樹脂等の熱硬化性樹脂を含浸させた絶縁シートの硬化物から成る。ビアホール３ａは、絶縁層３用の絶縁シートにレーザ加工を施すことにより形成される。 The core portion 1 includes an insulating layer 3, a via conductor 4, and a conductor layer 5. The insulating layer 3 has a thickness of about 100 to 200 μm. In each insulating layer 3, a via hole 3a is formed. The diameter of the via hole 3a is about 100 to 200 μm. The insulating layer 3 is made of a cured product of an insulating sheet in which a heat-resistant fiber base material such as glass cloth is impregnated with a thermosetting resin such as an allyl-modified polyphenylene ether resin. The via hole 3a is formed by subjecting the insulating sheet for the insulating layer 3 to laser processing.

ビア導体４は、各絶縁層３のビアホール３ａの内部を充填している。ビア導体４は、例えば、銀コートされた銅粉末と、錫−銀−ビスマス−銅合金から成る半田粉末および熱硬化性樹脂を含有する導電ペーストの硬化物から成る。ビア導体４は、絶縁層３用の絶縁シートに形成したビアホール３ａ内にビア導体４用の導電ペーストを充填し、その導電ペーストを絶縁層３用の絶縁シートとともに熱硬化させることにより形成される。 The via conductor 4 fills the inside of the via hole 3 a of each insulating layer 3. The via conductor 4 is made of, for example, a hardened material of a conductive paste containing silver-coated copper powder, solder powder made of a tin-silver-bismuth-copper alloy, and a thermosetting resin. The via conductor 4 is formed by filling the via hole 3 a formed in the insulating sheet for the insulating layer 3 with the conductive paste for the via conductor 4 and thermally curing the conductive paste together with the insulating sheet for the insulating layer 3. .

導体層５は、各絶縁層３の表面に埋入されている。導体層５の厚みは５〜２５μｍ程度である。導体層５は、銅箔から成る。導体層５は、その一部がビア導体４に接続するようにして絶縁層３の表面に埋入されている。これにより、絶縁層３を挟んで上下に位置する導体層５同士がビア導体４を介して電気的に接続されている。導体層５は、転写法により絶縁層３の表面に埋入されている。転写法は、ポリエチレンテレフタレート等の耐熱性樹脂から成る転写フィルム上に剥離可能に貼着された導体層５を、絶縁層３用の絶縁シートの表面に熱プレスを用いて熱圧着して埋入させた後、転写フィルムを除去する方法である。なお、導体層５の転写は、ビアホール３ａ内に導電ペーストが充填された絶縁シートに対して行う。コア部１は、導体層５が転写された絶縁層３用の絶縁シートの全てを上下に積層した後、絶縁シートおよび導電ペーストを熱硬化させることにより形成される。 The conductor layer 5 is embedded in the surface of each insulating layer 3. The thickness of the conductor layer 5 is about 5 to 25 μm. The conductor layer 5 is made of copper foil. The conductor layer 5 is embedded in the surface of the insulating layer 3 so that a part thereof is connected to the via conductor 4. As a result, the conductor layers 5 positioned above and below the insulating layer 3 are electrically connected via the via conductor 4. The conductor layer 5 is embedded in the surface of the insulating layer 3 by a transfer method. In the transfer method, the conductor layer 5 detachably attached to a transfer film made of a heat-resistant resin such as polyethylene terephthalate is embedded in the surface of the insulating sheet for the insulating layer 3 by thermocompression bonding using a hot press. Then, the transfer film is removed. The transfer of the conductor layer 5 is performed on an insulating sheet in which a conductive paste is filled in the via hole 3a. The core portion 1 is formed by laminating all the insulating sheets for the insulating layer 3 onto which the conductor layer 5 is transferred, and then thermally curing the insulating sheet and the conductive paste.

ビルドアップ部２は、絶縁層６と導体層７とソルダーレジスト層８により構成されている。絶縁層６の厚みは１０〜５０μｍ程度である。各絶縁層６には、多数のビアホール６ａが形成されている。ビアホール６ａの一部は、コア部１の導体層５上に形成されている。ビアホール６ａの直径は、３０〜１００μｍ程度である。絶縁層６は、エポキシ樹脂等の熱硬化性樹脂にシリカ等の無機絶縁フィラーを分散させた絶縁フィルムの硬化物から成る。絶縁層６は、絶縁層６用の樹脂フィルムを、下層の絶縁層３および導体層５上または下層の絶縁層６および導体層７上に積層した後、熱硬化させることにより形成される。ビアホール６ａは、硬化した絶縁層６にレーザ加工を施すことにより形成される。 The build-up part 2 includes an insulating layer 6, a conductor layer 7, and a solder resist layer 8. The thickness of the insulating layer 6 is about 10 to 50 μm. A large number of via holes 6 a are formed in each insulating layer 6. A part of the via hole 6 a is formed on the conductor layer 5 of the core part 1. The diameter of the via hole 6a is about 30 to 100 μm. The insulating layer 6 is made of a cured product of an insulating film in which an inorganic insulating filler such as silica is dispersed in a thermosetting resin such as an epoxy resin. The insulating layer 6 is formed by laminating a resin film for the insulating layer 6 on the lower insulating layer 3 and the conductor layer 5 or on the lower insulating layer 6 and the conductor layer 7 and then thermosetting. The via hole 6a is formed by subjecting the cured insulating layer 6 to laser processing.

導体層７は、ビアホール６ａ内を完全に充填するようにして絶縁層６の表面およびビアホール６ａ内に被着されている。これにより、ビアホール６ａを介して上下に位置する導体層７同士および導体層５と導体層７とが電気的に接続されている。導体層７は、絶縁層６上での厚みが、５〜２５μｍ程度である。導体層７は、銅めっき層から成る。導体層７は、周知のセミアディティブ法により形成される。 The conductor layer 7 is deposited on the surface of the insulating layer 6 and the via hole 6a so as to completely fill the via hole 6a. Thereby, the conductor layers 7 positioned vertically and the conductor layers 5 and the conductor layers 7 are electrically connected via the via holes 6a. The conductor layer 7 has a thickness on the insulating layer 6 of about 5 to 25 μm. The conductor layer 7 is made of a copper plating layer. The conductor layer 7 is formed by a known semi-additive method.

ソルダーレジスト層８は、最表層の絶縁層６および導体層７の上に形成されている。ソルダーレジスト層８は、導体層７の一部を露出させる開口部を有している。ソルダーレジスト層８の厚みは、最表層の導体層７上で、５〜２５μｍ程度である。ソルダーレジスト層８は、アクリル変性エポキシ樹脂等の感光性熱硬化性樹脂の硬化物から成る。ソルダーレジスト層８は、最表層の絶縁層６および導体層７の上にソルダーレジスト層８用の感光性樹脂ペーストを塗布するとともに、それを所定パターンに露光および現像した後、紫外線硬化および熱硬化させることにより形成される。 The solder resist layer 8 is formed on the outermost insulating layer 6 and the conductor layer 7. The solder resist layer 8 has an opening that exposes a part of the conductor layer 7. The solder resist layer 8 has a thickness of about 5 to 25 μm on the outermost conductor layer 7. The solder resist layer 8 is made of a cured product of a photosensitive thermosetting resin such as an acrylic-modified epoxy resin. The solder resist layer 8 is formed by applying a photosensitive resin paste for the solder resist layer 8 on the outermost insulating layer 6 and the conductor layer 7 and exposing and developing it to a predetermined pattern, followed by ultraviolet curing and thermosetting. Is formed.

上面側のソルダーレジスト層８の開口部から露出する導体層７の一部は、メイン基板接続パッド９を形成している。メイン基板接続パッド９の大きさは、直径４００μｍ程度である。メイン基板接続パッド９は、図示しないメイン基板に接続される。メイン基板は、半導体素子を検査する電気検査機器と配線基板２０とを電気的に接続するための親基板であり、例えばプリント基板から構成される。 A part of the conductor layer 7 exposed from the opening of the solder resist layer 8 on the upper surface side forms a main substrate connection pad 9. The size of the main board connection pad 9 is about 400 μm in diameter. The main board connection pad 9 is connected to a main board (not shown). The main board is a parent board for electrically connecting an electrical inspection device for inspecting a semiconductor element and the wiring board 20, and is composed of, for example, a printed board.

また、上面側のソルダーレジスト層８の開口部から露出する導体層７の一部は、部品接続パッド１０を形成している。部品接続パッド１０の大きさは、メイン基板接続パッド９と同等以上の大きさである。部品接続パッド１０には、電子部品Ｅが搭載される。電子部品Ｅは、例えばコンデンサ素子である。 A part of the conductor layer 7 exposed from the opening of the solder resist layer 8 on the upper surface side forms a component connection pad 10. The size of the component connection pad 10 is equal to or larger than that of the main board connection pad 9. An electronic component E is mounted on the component connection pad 10. The electronic component E is, for example, a capacitor element.

さらに、上面側のソルダーレジスト層８の開口部から露出する導体層７の一部は、認識マーク１１を形成している。認識マーク１１は、電子部品Ｅの搭載位置を認識するためのものである。電子部品Ｅの搭載には画像認識装置を備えた自動機が用いられる。自動機の画像認識装置で認識マーク１１を認識し、その位置情報を基にして電子部品Ｅが自動で所定の部品接続パッド１０上に位置決めされて搭載される。 Furthermore, a part of the conductor layer 7 exposed from the opening of the solder resist layer 8 on the upper surface side forms a recognition mark 11. The recognition mark 11 is for recognizing the mounting position of the electronic component E. An automatic machine equipped with an image recognition device is used to mount the electronic component E. The recognition mark 11 is recognized by an image recognition device of an automatic machine, and the electronic component E is automatically positioned and mounted on a predetermined component connection pad 10 based on the position information.

下面側のソルダーレジスト層８の開口部から露出する導体層７の一部は、ピン接続パッド１２を形成している。ピン接続パッド１２には、半導体素子を検査するためのコンタクトピンＰが接続される。コンタクトピンＰは図示しない保持手段によりピン接続パッド１２と接続するように保持されている。コンタクトピンＰをウエハ上に形成された半導体素子の電極に接触されることにより、半導体素子の電気検査が行われる。 Part of the conductor layer 7 exposed from the opening of the solder resist layer 8 on the lower surface side forms a pin connection pad 12. Contact pins P for inspecting semiconductor elements are connected to the pin connection pads 12. The contact pin P is held so as to be connected to the pin connection pad 12 by holding means (not shown). When the contact pins P are brought into contact with the electrodes of the semiconductor element formed on the wafer, the electrical inspection of the semiconductor element is performed.

なお、この配線基板２０においては、メイン基板接続パッド９および部品接続パッド１０および認識マーク１１ならびにピン接続パッド１２の表面に、ニッケルやパラジウム、金等から成るめっき金属層が無電解めっきにより被着されている。このようなめっき金属層を被着させることで、メイン基板接続パッド９および部品接続パッド１０および認識マーク１１ならびにピン接続パッド１２の酸化腐食が防止される。それにより各接続パッド９，１０，１２における接続信頼性が向上する。また、認識マーク１１とその周囲とのコントラストが上がり認識マーク１１の認識性が向上する。 In this wiring board 20, a plated metal layer made of nickel, palladium, gold or the like is deposited on the surface of the main board connection pad 9, the component connection pad 10, the recognition mark 11 and the pin connection pad 12 by electroless plating. Has been. By applying such a plated metal layer, oxidative corrosion of the main board connection pad 9, the component connection pad 10, the recognition mark 11, and the pin connection pad 12 is prevented. Thereby, the connection reliability in each connection pad 9,10,12 improves. Further, the contrast between the recognition mark 11 and its surroundings is increased, and the recognition property of the recognition mark 11 is improved.

ここで、上面側の最表層の導体層７の一部を図３に示す。図３においては、ソルダーレジスト層８の開口部の位置を点線で示している。上面側の最表層の導体層７は、ベタ状パターン７ａと、長径が５００μｍ程度の大きな円形パターン７ｂと、１辺の長さが５００μｍ程度の四角形パターン７ｃと、直径が２００μｍ以下の小さな円形パターン７ｄとを含んでいる。ベタ状パターン７ａの一部と大きな円形パターン７ｂとは、メイン基板接続パッド９を形成している。ベタ状パターン７ａの一部と四角形パターン７ｃとは、部品接続パッド１０を形成している。小さな円形パターン７ｄは、認識マーク１１を形成している。ベタ状パターン７ａと、他のパターン７ｂ，７ｃ，７ｄとの間には、幅が５０〜２００μｍ程度の間隙が設けられている。ベタ状パターン７ａと大きな円形パターン７ｂおよび四角形パターン７ｃとは互いに電気的に独立している。ベタ状パターン７ａと小さな円形パターン７ｄとは、帯状の接続パターン７ｅにより互いに電気的に接続されている。これにより認識マーク１１はベタ状パターン７ａの一部から成るメイン基板接続パッド９および部品接続パッド１０に電気的に接続されている。 Here, a part of the uppermost conductor layer 7 on the upper surface side is shown in FIG. In FIG. 3, the position of the opening of the solder resist layer 8 is indicated by a dotted line. The uppermost conductive layer 7 on the upper surface side is composed of a solid pattern 7a, a large circular pattern 7b having a long diameter of about 500 μm, a square pattern 7c having a side length of about 500 μm, and a small circular pattern having a diameter of 200 μm or less. 7d. A part of the solid pattern 7a and the large circular pattern 7b form a main substrate connection pad 9. A part of the solid pattern 7a and the square pattern 7c form a component connection pad 10. The small circular pattern 7d forms a recognition mark 11. A gap having a width of about 50 to 200 μm is provided between the solid pattern 7a and the other patterns 7b, 7c, and 7d. The solid pattern 7a, the large circular pattern 7b, and the square pattern 7c are electrically independent from each other. The solid pattern 7a and the small circular pattern 7d are electrically connected to each other by a strip-shaped connection pattern 7e. As a result, the recognition mark 11 is electrically connected to the main board connection pad 9 and the component connection pad 10 which are part of the solid pattern 7a.

このように、本例の配線基板２０によれば、認識マーク１１は、認識マーク１１よりも大きな面積を有する接続パッド９，１０の少なくとも１つに電気的に接続されていることから、その接続パッド９，１０と同電位となる。そのため、認識マーク１１の面積が接続パッド９，１０よりも小さいにも拘わらず、認識マーク１１の表面に無電解めっきによるめっき金属層が良好に被着される。したがって、認識マーク１１の酸化腐食が有効に防止されるとともに、認識マーク１１の認識性が高いものとなる。 Thus, according to the wiring board 20 of the present example, the recognition mark 11 is electrically connected to at least one of the connection pads 9 and 10 having a larger area than the recognition mark 11, so that connection It has the same potential as the pads 9 and 10. Therefore, although the area of the recognition mark 11 is smaller than that of the connection pads 9 and 10, a plated metal layer by electroless plating is satisfactorily deposited on the surface of the recognition mark 11. Therefore, the oxidative corrosion of the recognition mark 11 is effectively prevented and the recognition property of the recognition mark 11 is high.

なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能である。例えば、上述の実施形態の一例では、認識マーク１１を形成するパターン７ｄをベタ状パターン７ａに接続することによって接続パッド９，１０の少なくとも一つに接続したが、図４に示すように、認識マーク１１をその下層に位置する導体層７にビアホール６ａを介して接続することによって接続パッド９，１０の少なくとも一つに電気的に接続するようになしても良い。 In addition, this invention is not limited to an example of the above-mentioned embodiment, A various change is possible if it is a range which does not deviate from the summary of this invention. For example, in the example of the embodiment described above, the pattern 7d forming the recognition mark 11 is connected to at least one of the connection pads 9 and 10 by connecting to the solid pattern 7a. However, as shown in FIG. The mark 11 may be electrically connected to at least one of the connection pads 9 and 10 by connecting to the conductor layer 7 positioned below the mark 11 via the via hole 6a.

３，６・・・絶縁層
５，７・・・導体層
９，１０・・接続パッド
１１・・・・・認識マーク 3, 6 ... Insulating layer 5, 7 ... Conductor layer 9, 10, ... Connection pad 11 ... Recognition mark

Claims

A plurality of insulating layers and conductor layers are alternately laminated, and have a plurality of connection pads made of the conductor layer on the upper surface and a recognition mark having a smaller area than the connection pad. A wiring board having a surface coated with a plating metal layer by electroless plating, wherein the recognition mark is electrically connected to at least one of the connection pads.