JP2017005974A - Synchronous rectification circuit - Google Patents

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JP2017005974A JP2016031955A JP2016031955A JP2017005974A JP 2017005974 A JP2017005974 A JP 2017005974A JP 2016031955 A JP2016031955 A JP 2016031955A JP 2016031955 A JP2016031955 A JP 2016031955A JP 2017005974 A JP2017005974 A JP 2017005974A
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丹羽　章雅
Akimasa Niwa
章雅 丹羽
孝則 今澤
Takanori Imazawa
孝則 今澤
昌弘 山本
Masahiro Yamamoto
昌弘 山本
将嗣 入江
Masatsugu Irie
将嗣 入江
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Abstract

PROBLEM TO BE SOLVED: To provide a synchronous rectification circuit capable of reducing a loss generated at the rectification element side in a half-bridge circuit.SOLUTION: One end of a capacitor Csens is connected to the drain of an FET 2 constituting a half-bridge circuit 3, and a current detection circuit 14 is connected to the other end of the capacitor Csens. When an FET 1 turns OFF, a current flowing on the capacitor Csens is detected by the current detection circuit 14 and when the current exceeds a reference value, the comparator 12 causes a driver 8 to output a signal for forcibly turning ON the FET2.SELECTED DRAWING: Figure 1

Description

本発明は、接続された２つの半導体素子の一方が負荷に通電するための通電用素子，他方が同期整流用素子として機能するハーフブリッジ回路について、同期整流を行う回路に関する。   The present invention relates to a circuit that performs synchronous rectification for a half-bridge circuit in which one of two connected semiconductor elements functions as an energization element for energizing a load and the other functions as an element for synchronous rectification.

例えばＭＯＳＦＥＴなどの半導体素子を用いて同期整流を行う際には、ドレイン，ソース間に接続されているフリーホイールダイオード（ボディダイオード）への通電により生じる損失を極力低減することが望ましい。例えば、特許文献１には、センスセル３０に流れる電流をモニタして、メインセル２０のボディダイオード３がオン状態であることを検出すると、メインＭＯＳＦＥＴ１をオンさせる構成が開示されている。   For example, when performing synchronous rectification using a semiconductor element such as a MOSFET, it is desirable to reduce as much as possible the loss caused by energization of a free wheel diode (body diode) connected between the drain and source. For example, Patent Document 1 discloses a configuration in which the main MOSFET 1 is turned on when the current flowing through the sense cell 30 is monitored and it is detected that the body diode 3 of the main cell 20 is in the on state.

特開２０１４−１４２１３号公報JP 2014-14213 A

特許文献１の構成は、メインＭＯＳＦＥＴ１を負荷に通電するための素子として使用する前提で、当該ＦＥＴ１につき同期整流動作を行っている。例えばハーフブリッジ回路を構成する一方の素子を負荷への通電用とし、他方の素子を同期整流用とする構成では、同期整流用の素子がオフしている期間に、当該素子に接続されているフリーホイールダイオードへの通電を抑制する必要がある。しかしながら、特許文献１に開示されている技術は前提構成を異にするため、上記のようなハーフブリッジ回路には適用できない。   The configuration of Patent Document 1 performs synchronous rectification operation on the FET 1 on the premise that the main MOSFET 1 is used as an element for energizing a load. For example, in a configuration in which one element constituting the half-bridge circuit is for energizing a load and the other element is for synchronous rectification, the element is connected to the element during the period when the synchronous rectification element is off. It is necessary to suppress energization to the freewheel diode. However, since the technique disclosed in Patent Document 1 has a different premise configuration, it cannot be applied to the above half-bridge circuit.

本発明は上記事情に鑑みてなされたものであり、その目的は、ハーフブリッジ回路における整流用素子側で発生する損失を低減できる同期整流回路を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a synchronous rectifier circuit capable of reducing a loss generated on the rectifying element side in a half bridge circuit.

請求項１記載の同期整流回路によれば、コンデンサの一端を、ハーフブリッジ回路を構成する通電用素子の高電位側の導通端子に接続し、前記コンデンサの他端に電流検出回路を接続する。そして、信号出力回路は、整流用素子がオフした際に、前記コンデンサに流れる電流が電流検出回路により検出され、その電流が基準値を超えると、通電用素子を強制的にオンさせる信号を、当該素子を駆動する駆動回路を介して出力させる。   According to the synchronous rectifier circuit of the first aspect, one end of the capacitor is connected to the high-potential side conduction terminal of the energization element constituting the half bridge circuit, and the current detection circuit is connected to the other end of the capacitor. The signal output circuit detects a signal for forcibly turning on the energization element when the current flowing through the capacitor is detected by the current detection circuit when the rectification element is turned off, and the current exceeds a reference value. The output is made via a drive circuit for driving the element.

このように構成すれば、例えば整流用素子に還流電流を流すためのダイオードが接続されている場合には、整流用素子がターンオフすると、当該素子に流れていた電流はダイオードに流れる。このダイオードのアノードは、通電用素子の高電位側の導通端子に接続されているので前記導通端子の電位が上昇し、コンデンサを介して電流検出回路に電流が流れる。   With this configuration, for example, when a diode for flowing a reflux current is connected to the rectifying element, when the rectifying element is turned off, the current flowing in the element flows to the diode. Since the anode of this diode is connected to the conducting terminal on the high potential side of the energizing element, the potential of the conducting terminal rises and a current flows through the current detection circuit via the capacitor.

そして、前記電流が電流検出回路により検出されて基準値を超えると、信号出力回路により通電用素子が強制的にオン状態になる。これにより、電流は通電用素子を介して流れるようになり前記ダイオードへの通電は阻止される。したがって、ダイオードへの通電により発生する損失を低減することが可能になる。また、ダイオードが接続されていなくても逆導通可能な整流用素子についても、逆導通状態で流れている電流に応じて損失が発生するので、その損失を低減できる。   When the current is detected by the current detection circuit and exceeds the reference value, the energization element is forcibly turned on by the signal output circuit. As a result, current flows through the energizing element, and energization of the diode is blocked. Therefore, it is possible to reduce the loss caused by energizing the diode. In addition, since a loss occurs according to the current flowing in the reverse conduction state even for a rectifying element that can conduct reverse conduction even if no diode is connected, the loss can be reduced.

尚、ハーフブリッジ回路を構成する２つの半導体素子の何れか一方が通電用素子として機能する場合に、他方が整流用素子として機能するように制御される構成については、コンデンサ，電流検出回路及び信号出力回路を、各半導体素子に対応してそれぞれ設ければ良い。   Note that when one of the two semiconductor elements constituting the half-bridge circuit functions as a current-carrying element, the other is controlled so that the other functions as a rectifying element. An output circuit may be provided for each semiconductor element.

第１実施形態であり、同期整流回路の構成を示す図The figure which is 1st Embodiment and shows the structure of a synchronous rectifier circuit 同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit 第２実施形態であり、レグＣＲスナバ回路を有するインバータ回路に、同期整流回路を適用した状態を示す図The figure which is a 2nd embodiment and shows the state which applied the synchronous rectifier circuit to the inverter circuit which has a leg CR snubber circuit 同期整流回路の構成を示す図Diagram showing the configuration of a synchronous rectifier circuit 同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit レグＣＲスナバ回路が無いインバータ回路に、第１実施形態の同期整流回路を適用した状態を示す図The figure which shows the state which applied the synchronous rectification circuit of 1st Embodiment to the inverter circuit without a leg CR snubber circuit 同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit レグＣＲスナバ回路の有無に応じた、検出対象信号の周波数特性を示す図The figure which shows the frequency characteristic of the detection object signal according to the presence or absence of the leg CR snubber circuit 第３実施形態であり、同期整流回路の構成を示す図The figure which is 3rd Embodiment and shows the structure of a synchronous rectifier circuit 同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit 第４実施形態であり、同期整流回路の構成を示す図The figure which is 4th Embodiment and shows the structure of a synchronous rectifier circuit 第５実施形態であり、同期整流回路の構成を示す図The figure which is 5th Embodiment and shows the structure of a synchronous rectifier circuit 第６実施形態であり、同期整流回路の構成を示す図The figure which is 6th Embodiment and shows the structure of a synchronous rectifier circuit 同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その１）The figure explaining the effect | action of the synchronous rectifier circuit applied to the half-bridge circuit which comprises an inverter circuit (the 1) インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その２）The figure explaining the effect | action of the synchronous rectifier circuit applied to the half-bridge circuit which comprises an inverter circuit (the 2) 図１６に対応した同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit corresponding to FIG. インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その３）The figure explaining the effect | action of the synchronous rectifier circuit applied to the half-bridge circuit which comprises an inverter circuit (the 3) 図１８に対応した同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit corresponding to FIG. インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その４）The figure explaining the effect | action of the synchronous rectifier circuit applied to the half-bridge circuit which comprises an inverter circuit (the 4) インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その５）The figure explaining the effect | action of the synchronous rectification circuit applied to the half-bridge circuit which comprises an inverter circuit (the 5) 図２１に対応した同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit corresponding to FIG. インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その６）The figure explaining the effect | action of the synchronous rectifier circuit applied to the half-bridge circuit which comprises an inverter circuit (the 6) 図２３に対応した同期整流回路の動作を示す信号波形図Signal waveform diagram showing operation of synchronous rectifier circuit corresponding to FIG.

（第１実施形態）
図１に示すように、電源ＶＨとグランドとの間には、２つの半導体素子であるＮチャネルＭＯＳＦＥＴ１及び２を直列に接続して構成されるハーフブリッジ回路３が接続されている。これらのＦＥＴ１及び２のドレイン，ソース間には、それぞれボディダイオード１Ｄ及び２Ｄが接続されている。ハーフブリッジ回路３の出力端子には、一端が電源Ｅ１の正側端子に接続されているインダクタ４（負荷）の他端が接続されており、電源Ｅ１には平滑コンデンサＣ１が並列に接続されている。インダクタ４は、負荷に相当する。ハーフブリッジ回路３は、下側のＦＥＴ２をオンしてインダクタ４をローサイド駆動し、上側のＦＥＴ１は、同期整流用に使用される。すなわち、ＦＥＴ２が通電用素子に相当し、ＦＥＴ１が整流用素子に相当する。 (First embodiment)
As shown in FIG. 1, a half bridge circuit 3 configured by connecting N-channel MOSFETs 1 and 2 as two semiconductor elements in series is connected between a power supply VH and the ground. Body diodes 1D and 2D are connected between the drains and sources of the FETs 1 and 2, respectively. The output terminal of the half bridge circuit 3 is connected to the other end of the inductor 4 (load) whose one end is connected to the positive terminal of the power source E1, and the smoothing capacitor C1 is connected in parallel to the power source E1. Yes. The inductor 4 corresponds to a load. The half bridge circuit 3 turns on the lower FET 2 to drive the inductor 4 on the low side, and the upper FET 1 is used for synchronous rectification. That is, FET2 corresponds to an energizing element, and FET1 corresponds to a rectifying element.

ＦＥＴ１のゲートには、ゲート駆動信号ＩｎＨが、ドライバ５及びゲート抵抗６を介して入力される。ドライバ５の低電位側端子は、ＦＥＴ１のソースに接続されている。ＮチャネルＦＥＴ２のゲートには、ゲート駆動信号ＩｎＬが、ＯＲゲート７，ドライバ８及びゲート抵抗９を介して入力される。ドライバ８の低電位側端子は、ＦＥＴ２のソース，すなわちグランドに接続されている。ドライバ５及び８は、駆動回路に相当する。   A gate drive signal InH is input to the gate of the FET 1 through the driver 5 and the gate resistor 6. The low potential side terminal of the driver 5 is connected to the source of the FET 1. A gate drive signal InL is input to the gate of the N-channel FET 2 via the OR gate 7, the driver 8, and the gate resistor 9. The low potential side terminal of the driver 8 is connected to the source of the FET 2, that is, the ground. Drivers 5 and 8 correspond to drive circuits.

ＦＥＴ２は、電流検出に使用されるセンスセル１０を備えている。図１では、センスセル１０をダイオードのシンボルで示している。ＦＥＴ２の高電位側導通端子であるドレインには、センスセル１０の一端であるカソードが接続されている。センスセル１０は、電流センス用セルに相当する。また、このセンスセル１０の寄生容量Ｃsensを、センスセル１０に並列接続されているコンデンサのシンボルで示している。また、以下では、寄生容量Ｃsensを「コンデンサＣsens」と称する場合がある。   The FET 2 includes a sense cell 10 used for current detection. In FIG. 1, the sense cell 10 is indicated by a diode symbol. A cathode which is one end of the sense cell 10 is connected to a drain which is a high potential side conduction terminal of the FET 2. The sense cell 10 corresponds to a current sensing cell. Further, the parasitic capacitance Csens of the sense cell 10 is indicated by a symbol of a capacitor connected in parallel to the sense cell 10. Hereinafter, the parasitic capacitance Csens may be referred to as “capacitor Csens”.

センスセル１０のアノードである端子Ａは、コンデンサＣintを介してオペアンプ１１の反転入力端子及び出力端子に接続されている。また、上記端子Ａとグランドとの間には、Ｓensスイッチ（ＳＷ）１３が接続されている。Ｓensスイッチ１３は、スイッチ回路に相当する。オペアンプ１１の非反転入力端子には参照電圧ＶＡが与えられており、オペアンプ１１の仮想接地作用により、端子Ａの電位は参照電圧ＶＡに維持される。 A terminal A which is an anode of the sense cell 10 is connected to an inverting input terminal and an output terminal of the operational amplifier 11 through a capacitor Cint. A Sens switch (SW) 13 is connected between the terminal A and the ground. The Sens switch 13 corresponds to a switch circuit. A reference voltage V A is applied to the non-inverting input terminal of the operational amplifier 11, and the potential of the terminal A is maintained at the reference voltage V A due to the virtual grounding action of the operational amplifier 11.

オペアンプ１１の出力端子は、コンパレータ１２の反転入力端子に接続されている。コンパレータ１２の非反転入力端子には、基準値に相当する閾値電圧が与えられており、コンパレータ１２の出力端子は、ＯＲゲート７の他方に入力端子に接続されている。ＯＲゲート７及びコンパレータ１２は、信号出力回路に相当する。   The output terminal of the operational amplifier 11 is connected to the inverting input terminal of the comparator 12. A threshold voltage corresponding to a reference value is given to the non-inverting input terminal of the comparator 12, and the output terminal of the comparator 12 is connected to the other input terminal of the OR gate 7. The OR gate 7 and the comparator 12 correspond to a signal output circuit.

以上の構成において、コンデンサＣint及びオペアンプ１１は電流検出回路１４を構成している。この電流検出回路１４は、電圧変換回路に相当する。また、ＯＲゲート７，センスセル１０，寄生容量Ｃsens，コンデンサＣint及びオペアンプ１１，コンパレータ１２並びにＳensスイッチ１３は、同期整流制御回路１５を構成している。また、同期整流制御回路１５より寄生容量Ｃsensを除いた部分とドライバ８及びゲート抵抗９とは集積回路，すなわちＩＣ１６を構成している。   In the above configuration, the capacitor Cint and the operational amplifier 11 constitute a current detection circuit 14. The current detection circuit 14 corresponds to a voltage conversion circuit. The OR gate 7, the sense cell 10, the parasitic capacitance Csens, the capacitor Cint, the operational amplifier 11, the comparator 12, and the Sens switch 13 constitute a synchronous rectification control circuit 15. Further, the portion excluding the parasitic capacitance Csens from the synchronous rectification control circuit 15, the driver 8 and the gate resistor 9 constitute an integrated circuit, that is, an IC16.

次に、本実施形態の作用について説明する。コンデンサＣint及びオペアンプ１１からなる回路の積分動作により、同期整流側のＦＥＴ１がターンオフした際のドレイン，ソース間電圧Ｖdsの変動を検出する。図２に示すように、ＦＥＴ１がターンオフすると、ＦＥＴ１に流れていた電流はボディダイオード１Ｄを介して流れるため、ＦＥＴ２のドレイン電圧ＶdsＬは、ボディダイオード１Ｄの順方向電圧であるΔＶdsＬだけ上昇する（（１）参照）。   Next, the operation of this embodiment will be described. The integration operation of the circuit composed of the capacitor Cint and the operational amplifier 11 detects the fluctuation of the drain-source voltage Vds when the synchronous rectification side FET 1 is turned off. As shown in FIG. 2, when the FET 1 is turned off, the current flowing in the FET 1 flows through the body diode 1D, so that the drain voltage VdsL of the FET 2 rises by ΔVdsL that is the forward voltage of the body diode 1D (( 1)).

この時、寄生容量Ｃsensを介して、センスセル１０のカソード→アノード方向に電流が流れるので、この電流をオペアンプ１１により電圧に変換する。オペアンプ１１の出力電圧Ｖoutは、ΔＶdsＬ×（Ｃsens／Ｃint）だけ低下する（（２）参照）。この出力電圧Ｖoutの変動をコンパレータ１２により検出し、ＯＲゲート７を介してＦＥＴ２をターンオンさせる。これによりＦＥＴ２に電流を流し、ボディダイオード１Ｄの導通時間を短縮する（（３）参照）。すなわち、図中にハッチングで示した期間だけＦＥＴ２のターンオンタイミングを早めることになる。   At this time, a current flows in the cathode → anode direction of the sense cell 10 via the parasitic capacitance Csens, and this current is converted into a voltage by the operational amplifier 11. The output voltage Vout of the operational amplifier 11 decreases by ΔVdsL × (Csens / Cint) (see (2)). The fluctuation of the output voltage Vout is detected by the comparator 12 and the FET 2 is turned on via the OR gate 7. As a result, a current is passed through the FET 2 to shorten the conduction time of the body diode 1D (see (3)). That is, the turn-on timing of the FET 2 is advanced by the period indicated by hatching in the drawing.

ここで、上述した回路動作の遅延時間を短縮するには、端子Ａの電位を常に低くする必要がある。図１に示す構成では、コンデンサＣsens及びＣintによる容量カップリングを用いているのでＤＣ成分がカットされ、端子Ａを常時低電位に固定できる。また、ＦＥＴ２のターンオン／オフ時に寄生容量Ｃsensを介して流れる電流を逃がすため、図２に示すように、上記ターンオン／オフのタイミングに合わせてＳensスイッチ１３をオンさせる（（４）参照）。そして、ＦＥＴ１のオンオフ時における端子Ａの電位変動は、オペアンプ１１の仮想接地動作により抑制される（（５）参照）。   Here, in order to shorten the delay time of the circuit operation described above, the potential of the terminal A needs to be constantly lowered. In the configuration shown in FIG. 1, since the capacitive coupling by the capacitors Csens and Cint is used, the DC component is cut and the terminal A can be always fixed at a low potential. Further, in order to release the current flowing through the parasitic capacitance Csens when the FET 2 is turned on / off, the Sens switch 13 is turned on in accordance with the turn-on / off timing as shown in FIG. 2 (see (4)). Then, the potential fluctuation at the terminal A when the FET 1 is turned on and off is suppressed by the virtual grounding operation of the operational amplifier 11 (see (5)).

以上のように本実施形態によれば、コンデンサＣsensの一端を、ハーフブリッジ回路３を構成するＦＥＴ２のドレインに接続し、コンデンサＣsensの他端に電流検出回路１４を接続する。そして、コンパレータ１２は、ＦＥＴ１がオフした際に、コンデンサＣsensに流れる電流が電流検出回路１４により検出され、その電流が基準値を超えると、ＦＥＴ２を強制的にオンさせる信号を、ドライバ８を介して出力させる。このように構成すれば、ＦＥＴ１がターンオフした際に、ボディダイオード１Ｄを介して流れようとする電流をＦＥＴ２に流すことができる。したがって、ダイオード１Ｄへの通電により発生する損失を低減することが可能になる。   As described above, according to the present embodiment, one end of the capacitor Csens is connected to the drain of the FET 2 constituting the half bridge circuit 3, and the current detection circuit 14 is connected to the other end of the capacitor Csens. When the FET 1 is turned off, the comparator 12 detects a current flowing through the capacitor Csens by the current detection circuit 14. When the current exceeds a reference value, the comparator 12 sends a signal for forcibly turning on the FET 2 via the driver 8. Output. If comprised in this way, when FET1 turns off, the electric current which is going to flow through body diode 1D can be sent through FET2. Therefore, it is possible to reduce a loss caused by energizing the diode 1D.

そして、電流検出回路１４は、コンデンサＣsensに流れる電流をコンデンサＣintによりカップリングして、積分動作により電圧信号に変換してドレイン，ソース間電圧ＶdsＬの変動を検出するので、電流検出精度を向上させることができる。また、電流検出回路１４では、オペアンプ１１の反転入力端子がコンデンサＣsensの他端である端子Ａに接続され、端子Ａの電位が、非反転入力端子に付与した参照電圧ＶＡに制御されている。これにより、端子Ａの電位が上昇することを抑制できる。更に、電流検出回路１４及びコンパレータ１２を、ドライバ８と共にＩＣ１６として構成したので、制御時間の遅延を短縮できる。 The current detection circuit 14 couples the current flowing through the capacitor Csens with the capacitor Cint, converts the current into a voltage signal by the integration operation, and detects the fluctuation of the drain-source voltage VdsL, thereby improving the current detection accuracy. be able to. In the current detection circuit 14, the inverting input terminal of the operational amplifier 11 is connected to the terminal A which is the other end of the capacitor Csens, and the potential of the terminal A is controlled to the reference voltage V A applied to the non-inverting input terminal. . Thereby, it can suppress that the electric potential of the terminal A raises. Furthermore, since the current detection circuit 14 and the comparator 12 are configured as the IC 16 together with the driver 8, the delay of the control time can be shortened.

更にまた、端子Ａとグランドとの間を断続するＳensスイッチ１３を、ＦＥＴ２のターンオン又はターンオフに係るタイミングでオンするようにした。これにより、ＦＥＴ２のドレイン電圧が上昇することを抑制し、ＦＥＴ２を保護できると共に、動作電圧を低下させて制御遅延を短縮できる。加えて、コンデンサＣsensに、ＦＥＴ２が備えるセンスセル１０の寄生容量を用いているので、別途外付けの容量素子を用いる必要が無く、同期整流制御回路１５を小型に構成でき、コストアップも抑制できる。   Furthermore, the Sens switch 13 that intermittently connects between the terminal A and the ground is turned on at the timing related to the turn-on or turn-off of the FET 2. Thereby, it is possible to suppress an increase in the drain voltage of the FET 2 and protect the FET 2, and it is possible to reduce the operation voltage and shorten the control delay. In addition, since the parasitic capacitance of the sense cell 10 included in the FET 2 is used for the capacitor Csens, it is not necessary to use a separate external capacitor element, the synchronous rectification control circuit 15 can be configured in a small size, and cost increase can be suppressed.

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分についてのみ説明する。図３に示すように、インバータ回路２１は、３相分のハーフブリッジ回路３Ｕ，３Ｖ，３Ｗにより構成され、これらに対して並列に、コンデンサ２２及び抵抗素子２３の直列回路からなるレグＣＲスナバ回路２４Ｕ，２４Ｖ，２４Ｗが接続されている。インバータ回路２１の正側端子２５（＋）と負側端子２５（−）との間には、駆動電源ＶＨを供給する直流電源２６が接続されており、直流電源２６には平滑コンデンサ２７が並列に接続されている。 (Second Embodiment)
Hereinafter, the same parts as those of the first embodiment are denoted by the same reference numerals, description thereof is omitted, and only different parts will be described. As shown in FIG. 3, the inverter circuit 21 is composed of half-phase circuits 3U, 3V, and 3W for three phases, and a leg CR snubber circuit including a series circuit of a capacitor 22 and a resistance element 23 in parallel with these. 24U, 24V, and 24W are connected. A DC power supply 26 that supplies a drive power supply VH is connected between the positive terminal 25 (+) and the negative terminal 25 (−) of the inverter circuit 21, and a smoothing capacitor 27 is parallel to the DC power supply 26. It is connected to the.

各相のＦＥＴ１，２のゲートには、それぞれドライバ５，８を含む駆動装置２８，２９が配置されている。この構成の場合、ＦＥＴ１，２の機能は交互に、通電用素子と整流用素子とに入れ替わる。したがって、駆動装置２８，２９は何れも、第１実施形態の同期整流制御回路１５を備えている。更に第２実施形態では、下側の駆動装置２９について図４に示すように、同期整流制御回路１５における端子Ａとセンスセル１０のアノードとの間にハイパスフィルタ（ＨＰＦ）３０が挿入されている。そして、ＨＰＦ３０を加えたものが第２実施形態の同期整流制御回路３１を構成している。   Driving devices 28 and 29 including drivers 5 and 8 are arranged at the gates of the FETs 1 and 2 of the respective phases. In the case of this configuration, the functions of the FETs 1 and 2 are alternately switched to the energizing element and the rectifying element. Therefore, both the drive devices 28 and 29 are provided with the synchronous rectification control circuit 15 of the first embodiment. Furthermore, in the second embodiment, as shown in FIG. 4 for the lower drive device 29, a high pass filter (HPF) 30 is inserted between the terminal A in the synchronous rectification control circuit 15 and the anode of the sense cell 10. And what added HPF30 comprises the synchronous rectification control circuit 31 of 2nd Embodiment.

ここで、第２実施形態の作用について説明する前に、図６に示すように、インバータ回路２１がレグＣＲスナバ回路２４を備えていないものに、第１実施形態の同期整流制御回路１５を適用した場合の動作について説明する。尚、図６では、Ｖ相下アームを「ノイズ源アーム」，Ｕ相上アームを「対象アーム」としている。   Here, before describing the operation of the second embodiment, as shown in FIG. 6, the synchronous rectification control circuit 15 of the first embodiment is applied to the inverter circuit 21 that does not include the leg CR snubber circuit 24. The operation in the case of having been performed will be described. In FIG. 6, the V-phase lower arm is the “noise source arm” and the U-phase upper arm is the “target arm”.

図７に示すように、時刻ｔ１においてＶ相下側のＦＥＴ２がターンオフすると、そのスイッチング動作に起因した電圧変動，すなわちリンギングが負側端子２５（−）のｖ点で発生する。前記電圧変動は、対象アームにも伝搬してドレイン，ソース間電圧Ｖds＿ＵＨを変動させる（時点（１）参照）。更に、コンデンサＣsens及びＣintの容量カップリングによりオペアンプ１１の出力電圧Ｖoutにも、同じ周波数の変動が伝搬する。   As shown in FIG. 7, when the V-phase lower FET 2 is turned off at time t1, a voltage variation due to the switching operation, that is, ringing occurs at the point v of the negative terminal 25 (−). The voltage fluctuation propagates to the target arm and fluctuates the drain-source voltage Vds_UH (see time point (1)). Further, the same frequency fluctuation is also propagated to the output voltage Vout of the operational amplifier 11 due to the capacitive coupling of the capacitors Csens and Cint.

また、時刻ｔ２においてＵ相下側のＦＥＴ２がターンオフすると、前記ＦＥＴ２のドレイン，ソース間電圧が上昇するのに伴い、対象アームのドレイン，ソース間電圧Ｖds＿ＵＨも上昇する（時点（２）参照）。この場合も同様に、オペアンプ１１の出力電圧Ｖoutが連動して上昇する。   Also, when the lower U-phase FET 2 is turned off at time t2, the drain-source voltage Vds_UH of the target arm also increases as the drain-source voltage of the FET 2 increases (see time point (2)). In this case as well, the output voltage Vout of the operational amplifier 11 rises in conjunction.

コンパレータ１２により検出したいのは、上記の時刻ｔ２における出力電圧Ｖoutの変化であるが、上述のケースでは、時刻ｔ１におけるスイッチング動作に伴い出力電圧Ｖoutに生じる変動も、時刻ｔ２における変化と同等以上になる。このように、レグＣＲスナバ回路２４が無い構成では、時点（１），（２）共に、相間の寄生インダクタンス（Ｌ）とＦＥＴの寄生容量とで決まる共振周波数により電圧Ｖds＿ＵＨが変動する。そのたため、これらの変動を周波数によって，つまりフィルタによって分離することは困難である。   What the comparator 12 wants to detect is the change in the output voltage Vout at the time t2, but in the case described above, the fluctuation that occurs in the output voltage Vout due to the switching operation at the time t1 is equal to or greater than the change at the time t2. Become. As described above, in the configuration without the leg CR snubber circuit 24, the voltage Vds_UH varies at the time points (1) and (2) depending on the resonance frequency determined by the parasitic inductance (L) between the phases and the parasitic capacitance of the FET. Therefore, it is difficult to separate these fluctuations by frequency, that is, by a filter.

以上を踏まえて、第２実施形態の作用について説明する。図５に示すように、時刻ｔ１においてＶ相下側のＦＥＴ２がターンオフすると、同様の電圧変動が負側端子２５（−）のｖ点で発生するが、レグＣＲスナバ回路２４の作用により電圧変動の幅，すなわち振幅は抑制される。また、変動の周波数は、レグＣＲスナバ回路２４の寄生インダクタンスとＦＥＴの寄生容量とで決まるので、図７に示すケースよりも高くなる。   Based on the above, the operation of the second embodiment will be described. As shown in FIG. 5, when the lower V-phase FET 2 is turned off at time t1, a similar voltage fluctuation occurs at the point v of the negative terminal 25 (−). However, the voltage fluctuation is caused by the action of the leg CR snubber circuit 24. The width, i.e., amplitude, is suppressed. Further, since the frequency of fluctuation is determined by the parasitic inductance of the leg CR snubber circuit 24 and the parasitic capacitance of the FET, it becomes higher than the case shown in FIG.

そして、前記電圧変動は、対象アームにも伝搬して電圧Ｖds＿ＵＨを変動させる（時点（１）参照）。しかしここでは、相間の寄生インダクタンスと、レグＣＲスナバ回路２４を構成するコンデンサ２２の容量とがフィルタとして機能する。したがって、電圧Ｖds＿ＵＨの変動における主たる周波数帯は、上記フィルタを通過したものとなるからより低い帯域になり、その周波数成分も減衰される。つまり、時刻ｔ１におけるスイッチング動作に伴い電圧Ｖds＿ＵＨに重畳されるノイズ成分は、レグＣＲスナバ回路２４が無い構成に比較して低振幅で且つ低周波数になる。   Then, the voltage fluctuation propagates to the target arm and fluctuates the voltage Vds_UH (see time point (1)). However, here, the parasitic inductance between the phases and the capacitance of the capacitor 22 constituting the leg CR snubber circuit 24 function as a filter. Accordingly, the main frequency band in the fluctuation of the voltage Vds_UH is a lower band because it passes through the filter, and its frequency component is also attenuated. That is, the noise component superimposed on the voltage Vds_UH with the switching operation at time t1 has a low amplitude and a low frequency compared to the configuration without the leg CR snubber circuit 24.

そして、時刻ｔ２においてＵ相下側のＦＥＴ２がターンオフすると、前記ＦＥＴ２のドレイン，ソース間電圧が上昇するのに伴い、図７に示すケースと同様に、対象アームの電圧Ｖds＿ＵＨも上昇する（時点（２）参照）。ここでの電圧変化に対して、時刻ｔ１におけるスイッチング動作に伴い電圧Ｖds＿ＵＨに重畳されるノイズ成分は低振幅で且つ低周波数であるから、ハイパスフィルタ３０によって容易に除去できる。したがって、オペアンプ１１の出力電圧Ｖoutにノイズ成分の影響が及ぶことなく、時刻ｔ２における出力電圧Ｖoutの変化のみを、コンパレータ１２によって捉えることが可能になる（図９参照）。   When the lower U-phase FET 2 is turned off at time t2, as the voltage between the drain and source of the FET 2 increases, the voltage Vds_UH of the target arm also increases as in the case shown in FIG. 2)). With respect to the voltage change here, the noise component superimposed on the voltage Vds_UH with the switching operation at time t1 has a low amplitude and a low frequency, and therefore can be easily removed by the high-pass filter 30. Therefore, only the change of the output voltage Vout at time t2 can be captured by the comparator 12 without the influence of the noise component on the output voltage Vout of the operational amplifier 11 (see FIG. 9).

以上のように第２実施形態によれば、ハーフブリッジ回路３に並列に接続される、レグＣＲスナバ回路２４を備えたので、ＦＥＴ１及び２のスイッチング動作に基づくノイズを除去し、ロバスト性を向上させることができる。また、レグＣＲスナバ回路２４を備えたことでノイズの周波数が低下するので、端子Ａとセンスセル１０のアノードとの間に挿入したハイパスフィルタ３０により、電流検出回路１４に入力されるノイズを容易に除去できる。したがって、コンパレータ１２は、ＦＥＴ１が整流用素子として機能した場合にターンオフした際の電圧ＶdsＬの変化を、より確実に捉えることができる。   As described above, according to the second embodiment, since the leg CR snubber circuit 24 connected in parallel to the half bridge circuit 3 is provided, noise based on the switching operation of the FETs 1 and 2 is removed, and robustness is improved. Can be made. Further, since the frequency of noise is reduced by providing the leg CR snubber circuit 24, the high-pass filter 30 inserted between the terminal A and the anode of the sense cell 10 can easily reduce the noise input to the current detection circuit 14. Can be removed. Therefore, the comparator 12 can more reliably capture the change in the voltage VdsL when the FET 1 is turned off when the FET 1 functions as a rectifying element.

（第３実施形態）
図９に示すように、第３実施形態の同期整流制御回路４１は、オペアンプ１１とコンパレータ１２との間に増幅回路４２を備えたものである。電源とグランドとの間には、抵抗素子４３及びＮＰＮトランジスタ４４の直列回路が接続されており、トランジスタ４４のベースは、オペアンプ１１の出力端子に接続されている。これにより、エミッタ接地回路が構成されている。 (Third embodiment)
As shown in FIG. 9, the synchronous rectification control circuit 41 of the third embodiment includes an amplifier circuit 42 between the operational amplifier 11 and the comparator 12. A series circuit of a resistance element 43 and an NPN transistor 44 is connected between the power supply and the ground, and the base of the transistor 44 is connected to the output terminal of the operational amplifier 11. Thereby, a grounded emitter circuit is configured.

抵抗素子４３の電源側端子には、ＰＮＰトランジスタ４５のエミッタが接続され、トランジスタ４４のコレクタには、トランジスタ４５のベースが接続されている。トランジスタ４５のコレクタは、抵抗素子４６及び４７の直列回路を介してグランドに接続されている。そして、抵抗素子４６及び４７の共通接続点が、コンパレータ１２の反転入力端子に接続されている。また、コンパレータ１２の出力端子とＯＲゲート７の入力端子との間には、ワンショットパルス出力回路４８が挿入されている。   The emitter of the PNP transistor 45 is connected to the power supply side terminal of the resistance element 43, and the base of the transistor 45 is connected to the collector of the transistor 44. The collector of the transistor 45 is connected to the ground through a series circuit of resistance elements 46 and 47. The common connection point of the resistance elements 46 and 47 is connected to the inverting input terminal of the comparator 12. A one-shot pulse output circuit 48 is inserted between the output terminal of the comparator 12 and the input terminal of the OR gate 7.

次に、第３実施形態の作用について説明する。図１０に示すように、時刻ｔ０においてＦＥＴ１がターンオフすると、ＦＥＴ２のドレイン，ソース間電圧ＶdsＬが上昇し、コンデンサＣsens及びＣintを介して電流Ｉoutが流れる。この電流Ｉoutに応じてトランジスタ４４及び４５により増幅された電流が抵抗素子４６及び４７の直列回路に流れ、電圧Ｖoutを変化させる。この電圧変化は、電圧ＶdsＬの微分信号である。   Next, the operation of the third embodiment will be described. As shown in FIG. 10, when the FET 1 is turned off at time t0, the drain-source voltage VdsL of the FET 2 rises, and a current Iout flows through the capacitors Csens and Cint. In response to the current Iout, the current amplified by the transistors 44 and 45 flows through the series circuit of the resistance elements 46 and 47, and changes the voltage Vout. This voltage change is a differential signal of the voltage VdsL.

時刻ｔ１において、上記電圧Ｖoutの変化に応じてコンパレータ１２の出力電圧が変化するとワンショットパルス出力回路４８がトリガされて、ハイレベルのワンショットパルス信号，図１０に示す「1shot-out」が出力される。ワンショットパルス信号の発生により、時刻ｔ２でＦＥＴ２のゲート，ソース間電圧ＶgsＬが上昇し、ＦＥＴ２のターンオンが開始される。ここでＦＥＴ２がスイッチング動作する際に、寄生容量Ｃsensを介して流れようとする大きな電流をグランド側に逃がすため、時刻ｔ１におけるワンショットパルス信号の発生を検出して、時刻ｔ２に至るまでの間にＳensスイッチ１３をオンさせる。   At time t1, when the output voltage of the comparator 12 changes according to the change in the voltage Vout, the one-shot pulse output circuit 48 is triggered to output a high-level one-shot pulse signal, “1shot-out” shown in FIG. Is done. Due to the generation of the one-shot pulse signal, the gate-source voltage VgsL of the FET 2 increases at time t2, and the turn-on of the FET 2 is started. Here, when the FET 2 performs the switching operation, a large current that flows through the parasitic capacitance Csens is released to the ground side. Therefore, the generation of the one-shot pulse signal at the time t1 is detected and the time until the time t2 is reached. The Sens switch 13 is turned on.

以上のように第３実施形態によれば、電流検出回路１４が検出した電流信号を増幅する増幅回路４２を備えたので、コンパレータ１２により、ドレイン，ソース間電圧ＶdsＬの変動に基づいて流れる電流の変化を、一層確実に捉えることができる。   As described above, according to the third embodiment, since the amplifier circuit 42 that amplifies the current signal detected by the current detection circuit 14 is provided, the current flowing through the comparator 12 based on the fluctuation of the drain-source voltage VdsL is detected. Change can be captured more reliably.

（第４実施形態）
図１１に示すように、第４実施形態では、ドライバ８に替わるドライバ５１を有している。ドライバ５１は高耐圧仕様であり、内部においてレベルシフト動作を行うための高耐圧ＦＥＴ５３を有している。そして、第４実施形態の同期整流制御回路５４は、センスセル１０の寄生容量Ｃsensに代えて、高耐圧ＦＥＴ５３寄生容量Ｃlsを用いている。このように構成すれば、ドライバ５１と同期整流制御回路５４の構成要素全てを一括して、ＩＣ５５として構成できる。 (Fourth embodiment)
As shown in FIG. 11, the fourth embodiment includes a driver 51 that replaces the driver 8. The driver 51 has a high breakdown voltage specification and has a high breakdown voltage FET 53 for performing a level shift operation therein. The synchronous rectification control circuit 54 according to the fourth embodiment uses a high-voltage FET 53 parasitic capacitance Cls instead of the parasitic capacitance Csens of the sense cell 10. With this configuration, all the components of the driver 51 and the synchronous rectification control circuit 54 can be collectively configured as an IC 55.

（第５実施形態）
図１２に示すように、第５実施形態は、ハーフブリッジ回路３に替えて、ワイドバンドギャップ半導体素子であるＧａＮ（窒化ガリウム）ＦＥＴ６１及び６２を直列に接続して構成したハーフブリッジ回路６３を備えている。そして、第１実施形態の同期整流制御回路１５を、ハーフブリッジ回路６３に適用している。ＧａＮＦＥＴには、ＭＯＳＦＥＴのようにボディダイオードが存在しない。また、ＧａＮＦＥＴは、フリーホイールダイオードを外付けせずとも逆方向（ソース→ドレイン）の導通が可能な素子である。 (Fifth embodiment)
As shown in FIG. 12, the fifth embodiment includes a half bridge circuit 63 configured by connecting GaN (gallium nitride) FETs 61 and 62, which are wide band gap semiconductor elements, in series, instead of the half bridge circuit 3. ing. The synchronous rectification control circuit 15 of the first embodiment is applied to the half bridge circuit 63. A GaNFET does not have a body diode like a MOSFET. The GaNFET is an element capable of conducting in the reverse direction (source → drain) without externally attaching a freewheel diode.

そして、ＦＥＴ６１が整流用素子として機能する際には、第１実施形態のボディダイオード１Ｄと同様に損失が発生することから、各実施形態の同期整流制御回路の構成を適用することで、上記損失を低減する効果が得られる。   When the FET 61 functions as a rectifying element, a loss occurs as in the body diode 1D of the first embodiment. Therefore, by applying the configuration of the synchronous rectification control circuit of each embodiment, the loss Is obtained.

（第６実施形態）
図１３に示すように、第６実施形態のＦＥＴ２側に設けられている同期整流回路７１Ｌでは、ＯＲゲート７が３入力ＯＲゲート７２Ｌに置き換えられている。そして、電流検出回路１４Ｌを構成するオペアンプ１１Ｌの出力端子Ｂは、コンパレータ７３Ｌの非反転入力端子に接続されており、コンパレータ７３Ｌの出力端子はＯＲゲート７２Ｌの入力端子に接続されている。コンパレータ７３Ｌは電圧検出回路に相当する。同期整流回路７１Ｌは、ＩＣ７４Ｌとして構成されている。 (Sixth embodiment)
As shown in FIG. 13, in the synchronous rectifier circuit 71L provided on the FET2 side of the sixth embodiment, the OR gate 7 is replaced with a three-input OR gate 72L. The output terminal B of the operational amplifier 11L constituting the current detection circuit 14L is connected to the non-inverting input terminal of the comparator 73L, and the output terminal of the comparator 73L is connected to the input terminal of the OR gate 72L. The comparator 73L corresponds to a voltage detection circuit. The synchronous rectification circuit 71L is configured as an IC 74L.

また、第６実施形態ではＦＥＴ１側にも、対称に構成された同期整流回路７１Ｈが設けられており、対応する構成には符号の添え字「Ｌ」に替えて「Ｈ」を付して示している。ここで、同期整流回路７１Ｌ側の端子Ａ，Ｂに相当する同期整流回路７１Ｈ側の端子はそれぞれＣ，Ｄとする。   Further, in the sixth embodiment, a symmetrical rectifier circuit 71H is also provided on the FET 1 side, and the corresponding configuration is indicated by “H” instead of the subscript “L”. ing. Here, the terminals on the side of the synchronous rectifier circuit 71H corresponding to the terminals A and B on the side of the synchronous rectifier circuit 71L are C and D, respectively.

次に、第６実施形態の作用について説明する。ＦＥＴ２をオンしてインダクタ４をローサイド駆動した後にＦＥＴ２がターンオフすると、インダクタ４に蓄積された磁気エネルギーによりＦＥＴ１のダイオード１Ｄに遅れ電流，図１４に示す電流ＩｓＨが流れる。これに伴い、電流検出回路１４Ｈを構成するオペアンプ１１Ｈの出力端子から電源ＶＨ側にも電流が流れる。すると、端子Ｄの電位が上昇するので、コンパレータ７３Ｈがその電位上昇を捉えて出力信号をハイレベルにする。この信号により、図１４に示すように、ＯＲゲート７２Ｈを介してＦＥＴ１をターンオンさせてターンオンのタイミングを早めることで、ダイオード１Ｄにおいて発生する損失を低減する。   Next, the operation of the sixth embodiment will be described. When the FET 2 is turned off after the FET 2 is turned on and the inductor 4 is driven low-side, a delayed current, the current IsH shown in FIG. 14, flows to the diode 1D of the FET 1 due to the magnetic energy accumulated in the inductor 4. Accordingly, a current also flows from the output terminal of the operational amplifier 11H constituting the current detection circuit 14H to the power supply VH side. Then, since the potential of the terminal D rises, the comparator 73H detects the potential rise and sets the output signal to a high level. By this signal, as shown in FIG. 14, the FET 1 is turned on via the OR gate 72H to advance the turn-on timing, thereby reducing the loss generated in the diode 1D.

その後、ＦＥＴ１がターンオフすると、次はＦＥＴ２がターンオンすることになり、この際には第１実施形態で述べたように同期整流回路７１Ｌが作用する。この時、ＦＥＴ１及び２が同時にオンして貫通電流が流れることを回避するため、ＦＥＴ１がターンオフした際の中点電位，ハーフブリッジ回路３の出力端子の電位変動の検出を一定期間マスクしてデッドタイムを設けることが望ましい。例えば、コンパレータ１１Ｌの出力端子に遅延回路を配置して対応する。   Thereafter, when the FET 1 is turned off, the FET 2 is next turned on. At this time, the synchronous rectifier circuit 71L acts as described in the first embodiment. At this time, in order to avoid that the FETs 1 and 2 are simultaneously turned on and a through current flows, the detection of the midpoint potential when the FET 1 is turned off and the potential fluctuation of the output terminal of the half bridge circuit 3 are masked for a certain period of time. It is desirable to provide time. For example, a delay circuit is arranged at the output terminal of the comparator 11L.

また、第６実施形態の構成は、ＦＥＴ１及び２のそれぞれに対して同期整流回路７１Ｈ及び７１Ｌを設けたことで、ハーフブリッジ回路３が第２実施形態のようにインバータ回路の各相アームを構成し、ＦＥＴ１及び２の機能が交互に通電用素子，整流用素子に入れ替わる際に、損失を効率的に低減できる。   In the configuration of the sixth embodiment, the synchronous rectifier circuits 71H and 71L are provided for the FETs 1 and 2, respectively, so that the half bridge circuit 3 configures each phase arm of the inverter circuit as in the second embodiment. When the functions of the FETs 1 and 2 are alternately switched to the energizing element and the rectifying element, the loss can be efficiently reduced.

例えば図１５に示すように、インバータ回路２１の各相アーム３Ｕ，３Ｖ，３Ｗを構成するＦＥＴを、それぞれＳＷ１及びＳＷ２，ＳＷ３及びＳＷ４，ＳＷ５１及びＳＷ６とする。尚、各ＦＥＴの寄生ダイオードは図示を省略している。また、各駆動装置は、同期整流回路７１を内蔵しているものとする。   For example, as shown in FIG. 15, the FETs constituting the phase arms 3U, 3V, 3W of the inverter circuit 21 are SW1, SW2, SW3, SW4, SW51, and SW6, respectively. The parasitic diode of each FET is not shown. Each driving device is assumed to incorporate a synchronous rectifier circuit 71.

（１）ＳＷ２及びＳＷ３がオンすることで電流がＶ（＋）→Ｕ（−）に通電されている。（＋）は上アーム，（−）は下アームを示す。この状態から、（２）図１６に示すようにＳＷ２がターンオフすると、ＳＷ２及びＳＷ１の寄生ダイオードに還流電流が流れる。図１７に示すように、これを同期整流回路７１Ｈが検出してＳＷ１をオンすることで損失を低減する。   (1) When SW2 and SW3 are turned on, a current is supplied from V (+) → U (−). (+) Indicates the upper arm and (-) indicates the lower arm. From this state, (2) when SW2 is turned off as shown in FIG. 16, a return current flows through the parasitic diodes of SW2 and SW1. As shown in FIG. 17, the synchronous rectification circuit 71H detects this and turns on SW1, thereby reducing the loss.

（３）次に、図１８，図１９に示すようにＳＷ１をターンオフした後に、同期整流回路７１ＬがＳＷ２の寄生ダイオードに流れている還流電流を検出してＳＷ２をターンオンすることで、損失を低減する。   (3) Next, as shown in FIGS. 18 and 19, after SW1 is turned off, the synchronous rectifier circuit 71L detects the return current flowing through the parasitic diode of SW2 and turns on SW2, thereby reducing the loss. To do.

続いて（４）図２０に示すように、ＳＷ１及びＳＷ４がオンすることで電流がＵ（＋）→Ｖ（−）に通電される。この状態から、（５）図２１に示すようにＳＷ１がターンオフすると、ＳＷ２の寄生ダイオードに還流電流が流れ、Ｕ（−）→Ｖ（−）に通電される。図２２に示すように、これを同期整流回路７１Ｌが検出してＳＷ２をオンすることで損失を低減する。   Subsequently, (4) as shown in FIG. 20, when SW1 and SW4 are turned on, the current is supplied from U (+) → V (−). From this state, (5) when SW1 is turned off as shown in FIG. 21, a reflux current flows through the parasitic diode of SW2, and current is supplied from U (-) to V (-). As shown in FIG. 22, the synchronous rectification circuit 71L detects this and turns on SW2, thereby reducing the loss.

（６）次に、図２３，図２４に示すようにＳＷ２をターンオフした後に、同期整流回路７１ＨがＳＷ２の寄生ダイオードに流れている還流電流を検出してＳＷ１をターンオンすることで、損失を低減する。
これらのように、ハーフブリッジ回路３のＦＥＴ１，２が交互に通電用素子，整流用素子となる場合でも、各寄生ダイオードに還流電流が流れたことを検出して、ＦＥＴ１，２をより早くターンオンさせて損失を低減できる。 (6) Next, as shown in FIGS. 23 and 24, after SW2 is turned off, the synchronous rectifier circuit 71H detects the return current flowing in the parasitic diode of SW2 and turns on SW1, thereby reducing the loss. To do.
As described above, even when the FETs 1 and 2 of the half-bridge circuit 3 are alternately used as energization elements and rectification elements, the FETs 1 and 2 are turned on more quickly by detecting that the return current flows through each parasitic diode. Loss can be reduced.

以上のように第６実施形態によれば、ＦＥＴ２側にコンパレータ７３Ｌを備えた同期整流回路７１Ｌを配置し、ＦＥＴ１側にも同期整流回路７１Ｈを配置することで、それぞれの寄生ダイオードに還流電流が流れることで発生する損失を低減できる。   As described above, according to the sixth embodiment, by arranging the synchronous rectifier circuit 71L including the comparator 73L on the FET2 side and the synchronous rectifier circuit 71H on the FET1 side, the return current is supplied to each parasitic diode. Loss generated by flowing can be reduced.

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ＩＣ化は、必要に応じて行えば良い。
Ｓensスイッチ１３については、必要に応じて設ければ良い。
寄生容量Ｃsensに替えて、外付け素子のコンデンサを用いても良い。
電流検出回路の構成は、オペアンプ１１及びコンデンサＣintを用いるものに限らない。例えば電流センサを用いても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications or expansions are possible.
IC may be performed as necessary.
The Sens switch 13 may be provided as necessary.
Instead of the parasitic capacitance Csens, an external element capacitor may be used.
The configuration of the current detection circuit is not limited to that using the operational amplifier 11 and the capacitor Cint. For example, a current sensor may be used.

信号出力回路は、コンパレータ１２を用いるものに限らない。例えばカレントミラー回路を用いて、電流検出回路が検出した電流を基準電流と比較して強制オン信号を出力しても良い。
第２実施形態において、レグＣＲスナバ回路２４を削除しても良い。
ハイサイド駆動方式の場合、同期整流制御回路は上アーム側の半導体素子のみに対応して設ければ良い。
各実施形態を適宜組み合わせて実施しても良い。 The signal output circuit is not limited to the one using the comparator 12. For example, a current mirror circuit may be used to compare the current detected by the current detection circuit with the reference current and output a forced on signal.
In the second embodiment, the leg CR snubber circuit 24 may be deleted.
In the case of the high side drive system, the synchronous rectification control circuit may be provided corresponding to only the semiconductor element on the upper arm side.
You may implement combining each embodiment suitably.

図面中、１及び２ ＮチャネルＭＯＳＦＥＴ、３ ハーフブリッジ回路、４ インダクタ、５ ドライバ、７ ＯＲゲート、８ ドライバ、１０ センスセル、１１ オペアンプ、１２ コンパレータ、１３ Ｓensスイッチ、１４ 電流検出回路、１５ 同期整流制御回路、１６ ＩＣ。   In the drawing, 1 and 2 N-channel MOSFET, 3 half-bridge circuit, 4 inductor, 5 driver, 7 OR gate, 8 driver, 10 sense cell, 11 operational amplifier, 12 comparator, 13 Sens switch, 14 current detection circuit, 15 synchronous rectification control Circuit, 16 IC.

Claims (13)

双方向に導通可能な２つの半導体素子（１，２，６１，６２）を直列に接続してなり、これらの一方が、負荷に通電するための通電用素子として機能する際に、他方が同期整流を行うための整流用素子として機能するハーフブリッジ回路（３，６３）と、
入力信号に応じて、前記２つの半導体素子をそれぞれオンオフ制御する２つの駆動回路（５，８，５１）と、
一端が前記通電用素子の高電位側の導通端子に接続されるコンデンサ（Ｃsens，Ｃls）と、
このコンデンサの他端に接続され、当該コンデンサに流れる電流を検出する電流検出回路（１４）と、
前記整流用素子がオフした際に、前記コンデンサに流れる電流が前記電流検出回路により検出され、その電流が基準値を超えると、前記通電用素子を強制的にオンさせる信号を、当該素子を駆動する駆動回路を介して出力させる信号出力回路（７，１２，７１）とを備えることを特徴とする同期整流回路。 Two semiconductor elements (1, 2, 61, 62) capable of conducting in both directions are connected in series, and when one of these functions as an energization element for energizing a load, the other is synchronized. A half-bridge circuit (3, 63) that functions as a rectifying element for rectification;
Two drive circuits (5, 8, 51) for controlling on / off of the two semiconductor elements according to an input signal,
A capacitor (Csens, Cls) having one end connected to a high-potential-side conduction terminal of the energization element;
A current detection circuit (14) connected to the other end of the capacitor and detecting a current flowing through the capacitor;
When the rectifying element is turned off, a current flowing through the capacitor is detected by the current detection circuit. When the current exceeds a reference value, a signal for forcibly turning on the energizing element is driven. And a signal output circuit (7, 12, 71) for outputting via a driving circuit. 一端が前記整流用素子の高電位側の導通端子に接続されるコンデンサ（ＣsensＨ，ＣlsＨ）と、
このコンデンサの他端に接続され、当該コンデンサに流れる電流を検出する電流検出回路（１４Ｈ）と、
この電流検出回路の出力端子の電圧を検出する電圧検出回路（７３Ｈ）と、
前記通電用素子がオフした後、前記電圧検出回路により検出される電圧が基準値を超えると、前記整流用素子を強制的にオンさせる信号を、当該素子を駆動する駆動回路を介して出力させる信号出力回路（７１Ｈ）とを備えることを特徴とする請求項１記載の同期整流回路。 Capacitors (CsensH, ClsH) having one end connected to the conduction terminal on the high potential side of the rectifying element;
A current detection circuit (14H) connected to the other end of the capacitor and detecting a current flowing through the capacitor;
A voltage detection circuit (73H) for detecting the voltage at the output terminal of the current detection circuit;
When a voltage detected by the voltage detection circuit exceeds a reference value after the energization element is turned off, a signal for forcibly turning on the rectification element is output via a drive circuit that drives the element. The synchronous rectifier circuit according to claim 1, further comprising a signal output circuit (71H). 前記電流検出回路は、前記コンデンサに流れる電流を、積分動作により電圧信号に変換して検出する電圧変換回路で構成されることを特徴とする請求項１又は２記載の同期整流回路。   3. The synchronous rectifier circuit according to claim 1, wherein the current detection circuit is configured by a voltage conversion circuit that converts a current flowing through the capacitor into a voltage signal by an integration operation and detects the voltage signal. 前記電圧変換回路は、オペアンプ（１１）を備えて構成され、
前記オペアンプの入力端子の一方が前記コンデンサの他端に接続され、前記他端の電位が、前記オペアンプの入力端子の他方に付与した参照電圧（ＶＡ）に制御されていることを特徴とする請求項３記載の同期整流回路。 The voltage conversion circuit includes an operational amplifier (11),
One of the input terminals of the operational amplifier is connected to the other end of the capacitor, and the potential of the other end is controlled by a reference voltage (V A ) applied to the other input terminal of the operational amplifier. The synchronous rectifier circuit according to claim 3. 前記電流検出回路及び前記信号出力回路は、前記駆動回路と共に集積回路（１６）として構成されることを特徴とする請求項４記載の同期整流回路。   5. The synchronous rectifier circuit according to claim 4, wherein the current detection circuit and the signal output circuit are configured as an integrated circuit together with the drive circuit. 前記コンデンサの他端とグランドとの間を断続するスイッチ回路（１３）を備え、
前記スイッチ回路は、前記通電用素子のターンオン又はターンオフに係るタイミングでオンされることを特徴とする請求項１から５の何れか一項に記載の同期整流回路。 A switch circuit (13) for intermittently connecting between the other end of the capacitor and the ground;
6. The synchronous rectifier circuit according to claim 1, wherein the switch circuit is turned on at a timing related to turn-on or turn-off of the energization element. 前記電流検出回路は、前記コンデンサの他端と入力端子との間に挿入されるハイパスフィルタ（３０）を備えることを特徴とする請求項１から６の何れか一項に記載の同期整流回路。   The synchronous rectifier circuit according to any one of claims 1 to 6, wherein the current detection circuit includes a high-pass filter (30) inserted between the other end of the capacitor and an input terminal. 前記ハーフブリッジ回路に並列に接続される、レグＣＲスナバ回路（２４）を備えることを特徴とする請求項１から７の何れか一項に記載の同期整流回路。   The synchronous rectifier circuit according to any one of claims 1 to 7, further comprising a leg CR snubber circuit (24) connected in parallel to the half-bridge circuit. 前記通電用素子は、当該素子を介して流れる電流を検出するための電流センス用セル（１０）を備え、
前記コンデンサ（Ｃsens）は、前記電流センス用セルの寄生容量であることを特徴とする請求項１から８の何れか一項に記載の同期整流回路。 The energization element includes a current sensing cell (10) for detecting a current flowing through the element,
9. The synchronous rectifier circuit according to claim 1, wherein the capacitor (Csens) is a parasitic capacitance of the current sensing cell. 前記通電用素子を駆動する駆動回路（５１）は、当該回路についてレベルシフト動作を行うための半導体素子（５３）を備え、
前記コンデンサ（Ｃls）は、前記半導体素子の寄生容量であることを特徴とする請求項１から８の何れか一項に記載の同期整流回路。 The drive circuit (51) for driving the energization element includes a semiconductor element (53) for performing a level shift operation on the circuit,
9. The synchronous rectifier circuit according to claim 1, wherein the capacitor (Cls) is a parasitic capacitance of the semiconductor element. 前記信号出力回路は、検出した電流が基準値を超えたか否かを判定するコンパレータ（１２）を備えることを特徴とする請求項１から１０の何れか一項に記載の同期整流回路。   The synchronous rectifier circuit according to any one of claims 1 to 10, wherein the signal output circuit includes a comparator (12) for determining whether or not the detected current exceeds a reference value. 前記電流検出回路は、検出した電流信号を増幅する増幅回路（４２）を備えることを特徴とする請求項１から１１の何れか一項に記載の同期整流回路。   The synchronous rectifier circuit according to any one of claims 1 to 11, wherein the current detection circuit includes an amplification circuit (42) for amplifying the detected current signal. 前記半導体素子は、ワイドバンドギャップ半導体素子（６１，６２）であることを特徴とする請求項１から１２の何れか一項に記載の同期整流回路。   The synchronous rectifier circuit according to claim 1, wherein the semiconductor element is a wide band gap semiconductor element (61, 62).
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