JP2017005965A - 昇降圧dc/dcコンバータ - Google Patents

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Abstract

【課題】降圧動作と昇圧動作をシームレスに切り替える。
【解決手段】スイッチング制御回路130は、互いに交差する逆相のスロープ電圧Vs1及びVs2を生成するスロープ電圧生成部131と、スロープ電圧Vs1及びVs2と制御電圧Vcとをそれぞれ比較して比較信号S1及びS2を生成するコンパレータ132及び133と、比較信号S1及びS2から降圧制御信号D0及び昇圧制御信号U0を生成する論理演算部134と、を有し、降圧制御信号D0及び昇圧制御信号U0を用いて昇降圧DC/DCコンバータのスイッチング制御を行う。
【選択図】図4

Description

本発明は、昇降圧DC/DCコンバータに関する。
従来より、入力電圧を昇圧ないしは降圧して所望の出力電圧を生成する昇降圧DC/DCコンバータが広く一般に用いられている。
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
米国特許第6166527号明細書 米国特許第7518346号明細書
昇降圧DC/DCコンバータは、そのスイッチング出力段を形成する回路素子として、一般に4つのスイッチ素子を必要とする。従来の昇降圧DC/DCコンバータでは、それら4つのスイッチ素子を各周期毎にスイッチングさせていたので、スイッチング損失が大きく、効率が悪いという課題があった。
なお、特許文献1では、3つの動作モード(降圧・昇降圧・昇圧)をシームレスに移行することのできる昇降圧DC/DCコンバータが提案されている。しかしながら、入力電圧と出力電圧との電位差が小さい領域では、4つのスイッチを毎周期スイッチングさせており、上記の課題が完全には解決されていなかった。
また、特許文献2では、昇圧用ランプ信号と降圧用ランプ信号を使用してギャップを最小化することにより、2つの動作モード(降圧・昇圧)をシームレスに移行することのできる昇降圧DC/DCコンバータが提案されている。しかしながら、ギャップを完全に取り除くことは必ずしも容易ではなく、その実用化は困難であった。
本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、降圧動作と昇圧動作がシームレスに切り替わる昇降圧DC/DCコンバータ、及び、これに用いられるスイッチング制御回路を提供することを目的とする。
本明細書中に開示されているスイッチング制御回路は、互いに交差する逆相の第1スロープ電圧及び第2スロープ電圧を生成するスロープ電圧生成部と、前記第1スロープ電圧と制御電圧とを比較して第1比較信号を生成する第1コンパレータと、前記第2スロープ電圧と前記制御電圧とを比較して第2比較信号を生成する第2コンパレータと、前記第1比較信号及び前記第2比較信号から降圧制御信号及び昇圧制御信号を生成する論理演算部と、を有し、前記降圧制御信号及び前記昇圧制御信号を用いて昇降圧DC/DCコンバータのスイッチング制御を行う構成(第1の構成)とされている。
第1の構成から成るスイッチング制御回路において、前記論理演算部は、前記第1比較信号及び前記第2比較信号の入力を受け、前記制御電圧が前記第1スロープ電圧及び前記第2スロープ電圧のいずれよりも低い状態と、逆に、前記制御電圧が前記第1スロープ電圧及び前記第2スロープ電圧のいずれよりも高い状態とをそれぞれ抽出し、一方の抽出結果に基づいて前記降圧制御信号を生成し、他方の抽出結果に基づいて前記昇圧制御信号を生成する構成(第2の構成)にするとよい。
第1または第2の構成から成るスイッチング制御回路において、前記第1スロープ電圧及び前記第2スロープ電圧は、いずれも、三角波形、鋸波形、または、これに準じたスロープ波形の電圧信号である構成(第3の構成)にするとよい。
第3の構成から成るスイッチング制御回路において、前記スロープ電圧生成部は、第1電源端と前記第1スロープ電圧の出力端との間に接続された第1電流源と、前記第1スロープ電圧の出力端と第2電源端との間に接続された第1キャパシタと、第3電源端と前記第2スロープ電圧の出力端との間に接続された第2キャパシタと、前記第2スロープ電圧の出力端と前記第2電源端との間に接続された第2電流源と、前記第1スロープ電圧と前記第3電源端の印加電圧とを比較してリセット信号を生成するコンパレータと、前記リセット信号に応じて前記第1キャパシタを放電する第1放電スイッチと、前記リセット信号に応じて前記第2キャパシタを放電する第2放電スイッチと、を含む構成(第4の構成)にするとよい。
第4の構成から成るスイッチング制御回路において、前記論理演算部は、前記第1キャパシタ及び前記第2キャパシタの放電時において、前記第1比較信号及び前記第2比較信号に依ることなく、前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定する構成(第5の構成)にするとよい。
第5の構成から成るスイッチング制御回路において、前記スロープ電圧生成部は、前記リセット信号のパルスエッジをトリガとして所定のパルス幅を持つブランク信号を生成するマスク処理部をさらに含み、前記論理演算部は、前記ブランク信号に応じて前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定する構成(第6の構成)にするとよい。
また、本明細書中に開示されている昇降圧DC/DCコンバータは、スイッチ素子を用いて入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧の入力を受けて制御電圧を生成する制御電圧生成回路と、前記制御電圧の入力を受けて降圧制御信号及び昇圧制御信号を生成する第1〜第5のいずれかの構成から成るスイッチング制御回路と、前記降圧制御信号及び前記昇圧制御信号の入力を受けて前記スイッチ素子を駆動するスイッチング駆動回路と、を有する構成(第7の構成)とされている。
第7の構成から成る昇降圧DC/DCコンバータにおいて、前記スイッチング出力回路は、第1端が前記入力電圧の入力端に接続された第1スイッチ素子と、第1端が前記第1スイッチ素子の第2端に接続されて第2端が接地端に接続された第2スイッチ素子と、第1端が前記第1スイッチ素子の第2端と前記第2スイッチの第1端との接続ノードに接続されたコイルと、第1端が前記コイルの第2端に接続されて第2端が前記接地端に接続された第3スイッチ素子と、第1端が前記コイルの第2端に接続されて第2端が前記出力電圧の出力端に接続された第4スイッチ素子と、第1端が前記出力電圧の出力端に接続されて第2端が前記接地端に接続されたキャパシタを含む構成(第8の構成)にするとよい。
第7または第8の構成から成る昇降圧DC/DCコンバータにおいて、前記制御電圧生成回路は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記制御電圧を生成するエラーアンプを含む構成(第9の構成)にするとよい。
また、本明細書中に開示されている電子機器は、第7〜第9いずれかの構成から成る昇降圧DC/DCコンバータを有する構成(第10の構成)とされている。
本明細書中に開示されている発明によれば、降圧動作と昇圧動作がシームレスに切り替わる昇降圧DC/DCコンバータを提供することが可能となる。
昇降圧DC/DCコンバータの一構成例を示す回路図 降圧駆動信号の生成動作を示すタイミングチャート 昇圧駆動信号の生成動作を示すタイミングチャート スイッチング制御部の第1実施形態を示すブロック図 第1実施形態の降圧動作を示すタイミングチャート 第1実施形態の昇圧動作を示すタイミングチャート 第1実施形態のオープンループ動作を示すタイミングチャート(全体) 第1実施形態のオープンループ動作を示すタイミングチャート(降圧) 第1実施形態のオープンループ動作を示すタイミングチャート(切替) 第1実施形態のオープンループ動作を示すタイミングチャート(昇圧) ジッタ発生の様子を示すタイミングチャート スイッチング制御部の第2実施形態を示すブロック図 スロープ電圧生成動作の一例を示すタイミングチャート 第2実施形態のオープンループ動作を示すタイミングチャート(全体) 第2実施形態のオープンループ動作を示すタイミングチャート(降圧) 第2実施形態のオープンループ動作を示すタイミングチャート(切替) 第2実施形態のオープンループ動作を示すタイミングチャート(昇圧) 第2実施形態の入力スイープ動作を示すタイミングチャート(全体) スロープ電圧の一変形例を示す波形図 テレビの外観図
<昇降圧DC/DCコンバータ>
図1は、昇降圧DC/DCコンバータ100の一構成例を示す回路図である。本構成例の昇降圧DC/DCコンバータ100は、スイッチング出力回路110と、制御電圧生成回路120と、スイッチング制御回路130と、スイッチング駆動回路140と、を有する電圧モード制御方式のスイッチングレギュレータである。
スイッチング出力回路110は、スイッチ素子111〜114と、コイル115と、キャパシタ116と、を含み、入力電圧Vinを降圧ないしは昇圧して所望の出力電圧Voutを生成する。なお、スイッチ素子111〜114としては、それぞれ、MOSFET[metal oxide semiconductor field effect transistor]やIGBT[insulated gate bipolar transistor]などを好適に用いることができる。
スイッチ素子111の第1端は、入力電圧Vinの入力端に接続されている。スイッチ素子111の第2端は、スイッチ素子112の第1端とコイル115の第1端に接続されている。スイッチ素子112の第2端は、接地端に接続されている。コイル115の第2端は、スイッチ素子113の第1端と114の第1端に接続されている。スイッチ素子113の第2端は、接地端に接続されている。スイッチ素子114の第2端は、出力電圧Voutの出力端とキャパシタ116の第1端に接続されている。キャパシタ116の第2端は、接地端に接続されている。
スイッチ素子111は、降圧駆動信号D1がハイレベルであるときにオンして、降圧駆動信号D1がローレベルであるときにオフする。スイッチ素子112は、降圧駆動信号D2がハイレベルであるときにオンして、降圧駆動信号D2がローレベルであるときにオフする。スイッチ素子113は、昇圧駆動信号U1がハイレベルであるときにオンして、昇圧駆動信号U1がローレベルであるときにオフする。スイッチ素子114は、昇圧駆動信号U2がハイレベルであるときにオンして、昇圧駆動信号U2がローレベルであるときにオフする。
制御電圧生成回路120は、エラーアンプ121と、電圧源122と、抵抗123〜125と、キャパシタ126と、を含み、出力電圧Voutの入力を受けて制御電圧Vcを生成する。
エラーアンプ121は、反転入力端(−)に入力される帰還電圧Vfbと非反転入力端(+)に入力される基準電圧Vrefとの差分に応じてキャパシタ126の充放電を行うことにより制御電圧(誤差電圧)Vcを生成する。制御電圧Vcは、帰還電圧Vfbが基準電圧Vrefよりも低いときに上昇し、帰還電圧Vfbが基準電圧Vrefよりも高いときに低下する。なお、エラーアンプ121は、イネーブル信号ENに応じてその動作状態(イネーブル状態/ディセーブル状態)を切り替える機能を備えている。
電圧源122は、エラーアンプ121の非反転入力端(+)と接地端との間に接続されており、所定の基準電圧Vrefを生成する。なお、電圧源122としては、電源依存性や温度依存性の小さいバンドギャップ回路などを好適に用いることができる。
抵抗123及び124は、出力電圧Voutの出力端と接地端との間に直列接続されており、相互間の接続ノードから帰還電圧Vfb(=出力電圧Voutの分圧電圧に相当)を出力する。なお、出力電圧Voutがエラーアンプ121の入力ダイナミックレンジに収まっている場合には、抵抗123及び124を設けることなく、出力電圧Voutをエラーアンプ121の反転入力端(−)に直接入力してもよい。
抵抗125とキャパシタ126は、エラーアンプ121の出力端と接地端との間に接続されており、制御電圧Vcが発振しないようにその位相補償を行う。
スイッチング制御回路130は、制御電圧Vcの入力を受けて降圧制御信号D0及び昇圧制御信号U0を生成し、これらを用いて昇降圧DC/DCコンバータ100のスイッチング制御を行う。降圧制御信号D0及び昇圧制御信号U0は、制御電圧Vcに応じてそれぞれのパルス幅が変調されるPWM[pulse width modulation]信号である。なお、スイッチング制御回路130は、イネーブル信号ENに応じてその動作状態(イネーブル状態/ディセーブル状態)を切り替える機能を備えている。
スイッチング駆動回路140は、降圧制御信号D0及び昇圧制御信号U0の入力を受けて、降圧駆動信号D1及びD2、並びに、昇圧駆動信号U1及びU2を生成し、これらを用いてスイッチ素子111〜114をオン/オフさせる。
図2は、降圧駆動信号D1及びD2の生成動作を示すタイミングチャートであり、降圧制御信号D0、並びに、降圧駆動信号D1及びD2が描写されている。
降圧駆動信号D1は、降圧制御信号D0の立上りエッジから遅延時間dだけ遅れてハイレベルとなり、降圧制御信号D0の立下りエッジと同時にローレベルとなる。これに対して、降圧駆動信号D2は、降圧制御信号D0の立上りエッジと同時にローレベルとなり、降圧制御信号D0の立下りエッジから遅延時間dだけ遅れてハイレベルとなる。
その結果、降圧駆動信号D1及びD2は、基本的に、一方がハイレベルであるときに他方がローレベルとなる。従って、スイッチ素子111及び112は、それぞれが相補的にオン/オフされる。ただし、降圧駆動信号D1及びD2には、遅延時間dに亘って双方をローレベルとする期間(いわゆるデッドタイム)が設けられている。従って、スイッチ素子111及び112の同時オンに起因する貫通電流の発生を防止することが可能となる。
図3は、昇圧駆動信号U1及びU2の生成動作を示すタイミングチャートであり、昇圧制御信号U0、並びに、昇圧駆動信号U1及びU2が描写されている。
昇圧駆動信号U1は、昇圧制御信号U0の立上りエッジと同時にローレベルとなり、昇圧制御信号U0の立下りエッジから遅延時間dだけ遅れてハイレベルとなる。これに対して、昇圧駆動信号U2は、昇圧制御信号U0の立上りエッジから遅延時間dだけ遅れてハイレベルとなり、昇圧制御信号U0の立下りエッジと同時にローレベルとなる。
その結果、昇圧駆動信号U1及びU2は、基本的に、一方がハイレベルであるときに他方がローレベルとなる。従って、スイッチ素子113及び114は、それぞれが相補的にオン/オフされる。ただし、昇圧駆動信号U1及びU2には、遅延時間dに亘って双方をローレベルとする期間(いわゆるデッドタイム)が設けられている。従って、スイッチ素子113及び114の同時オンに起因する貫通電流の発生を防止することが可能となる。
<スイッチング制御部(第1実施形態)>
図4は、スイッチング制御部130の第1実施形態を示すブロック図である。本実施形態のスイッチング制御部130は、スロープ電圧生成部131と、コンパレータ132及び133と、論理演算部134と、を含む。
スロープ電圧生成部131は、互いに交差する逆相のスロープ電圧Vs1及びVs2を生成する。なお、本実施形態のスイッチング制御部130において、スロープ電圧Vs1及びVs2は、それぞれのピーク値とボトム値が等しく、かつ、それぞれの波形が完全に反転している三角波形の電圧信号であるものとする。
コンパレータ132は、非反転入力端(+)に入力されるスロープ電圧Vs1と反転入力端(−)に入力される制御電圧Vcとを比較して比較信号S1を生成する。比較信号S1は、スロープ電圧Vs1が制御電圧Vcよりも高いときにハイレベルとなり、スロープ電圧Vs1が制御電圧Vcよりも低いときにローレベルとなる。
コンパレータ133は、非反転入力端(+)に入力されるスロープ電圧Vs2と反転入力端(−)に入力される制御電圧Vcとを比較して比較信号S2を生成する。比較信号S2は、スロープ電圧Vs2が制御電圧Vcよりも高いときにハイレベルとなり、スロープ電圧Vs2が制御電圧Vcよりも低いときにローレベルとなる。
なお、コンパレータ132及び133は、それぞれ、イネーブル信号ENに応じてその動作状態(イネーブル状態/ディセーブル状態)を切り替える機能を備えている。
論理演算部134は、NANDゲート134aとORゲート134bを含み、比較信号S1及びS2の入力を受けて、降圧制御信号D0及び昇圧制御信号U0を生成する。
NANDゲート134aは、比較信号S1及びS2の否定論理積演算により降圧制御信号D0を生成する。従って、降圧制御信号D0は、比較信号S1及びS2の双方がハイレベルであるときにローレベルとなり、比較信号S1及びS2の少なくとも一方がローレベルであるときにハイレベルとなる。
ORゲート134bは、比較信号S1及びS2の論理和演算により昇圧制御信号U0を生成する。従って、昇圧制御信号U0は、比較信号S1及びS2の双方がローレベルであるときにローレベルとなり、比較信号S1及びS2の少なくとも一方がハイレベルであるときにハイレベルとなる。
すなわち、論理演算部134は、比較信号S1及びS2の入力を受け、制御電圧Vcがスロープ電圧Vs1及びVs2のいずれよりも低い状態(S1=S2=H)と、逆に、制御電圧Vcがスロープ電圧Vs1及びVs2のいずれよりも高い状態(S1=S2=L)とをそれぞれ抽出し、一方の抽出結果に基づいて降圧制御信号D0を生成し、他方の抽出結果に基づいて昇圧制御信号U0を生成する。
図5は、第1実施形態における降圧動作の一例を示すタイミングチャートであり、上から順に、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、制御電圧Vc(一点鎖線)、比較信号S1及びS2、降圧制御信号D0、並びに、昇圧制御信号U0が描写されている。
なお、スロープ電圧Vs1及びVs2は、それぞれのピーク値V1とボトム値V2が等しく、かつ、それぞれの波形が完全に反転している三角波形の電圧信号である。また、スロープ電圧Vs1及びVs2は、それぞれの中間値V3(=(V1+V2)/2)において互いに交差している。
ここで、V2≦Vc≦V3である場合には、昇圧制御信号U0が常にハイレベルとなるので、スイッチ素子113が常にオフし、スイッチ素子114が常にオンする。一方、降圧制御信号D0は、制御電圧Vcに応じたデューティ(=一周期に占めるハイレベル期間の割合)でパルス駆動される状態となるので、スイッチ素子111及び112が相補的にオン/オフされる。
スイッチ素子111がオンしてスイッチ素子112がオフしているときには、コイル115にエネルギが蓄積される。一方、スイッチ素子111がオフしてスイッチ素子112がオンしているときには、コイル115に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Vinを降圧した出力電圧Voutが生成される。
なお、降圧制御信号D0のデューティは、制御電圧Vcの上昇に伴い0から1まで連続的に変化する。従って、降圧動作時には、降圧制御信号D0のデューティに応じて入力電圧Vinを降圧した出力電圧Voutが得られる。
図6は、第1実施形態における昇圧動作の一例を示すタイミングチャートであり、上から順に、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、制御電圧Vc(一点鎖線)、比較信号S1及びS2、降圧制御信号D0、並びに、昇圧制御信号U0が描写されている。
なお、スロープ電圧Vs1及びVs2は、先の図5と同様、それぞれのピーク値V1とボトム値V2が等しく、かつ、それぞれの波形が完全に反転している三角波形の電圧信号である。また、スロープ電圧Vs1及びVs2は、それぞれの中間値V3(=(V1+V2)/2)において互いに交差している。
ここで、V3≦Vc≦V1である場合には、降圧制御信号D0が常にハイレベルとなるので、スイッチ素子111が常にオンし、スイッチ素子112が常にオフする。一方、昇圧制御信号U0は、制御電圧Vcに応じたデューティでパルス駆動される状態となるのでスイッチ素子113及び114が相補的にオン/オフされる。
スイッチ素子113がオンしてスイッチ素子114がオフしているときには、コイル115にエネルギが蓄積される。一方、スイッチ素子113がオフしてスイッチ素子114がオンしているときには、コイル115に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Vinを昇圧した出力電圧Voutが生成される。
なお、昇圧制御信号U0のデューティは、制御電圧Vcの上昇に伴い1から0まで連続的に変化する。従って、昇圧動作時には、昇圧制御信号U0のデューティに応じて入力電圧Vinを昇圧した出力電圧Voutが得られる。
図7〜図10は、それぞれ、第1実施形態におけるオープンループ動作のシミュレーション結果(=制御電圧Vcを任意にスイープさせた場合の挙動)を示すタイミングチャートであり、上から順に、入力電圧Vin(一点鎖線)、出力電圧Vout(実線)、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、制御電圧Vc(一点鎖線)、比較信号S1及びS2、降圧制御信号D0、並びに、昇圧制御信号U0が描写されている。
なお、図8〜図10は、それぞれ、図7における領域α1(降圧部分)、領域α2(昇降圧切替部分)、及び、領域α3(昇圧部分)の部分拡大図に相当する。
各図で示したように、制御電圧Vcをスイープすると、昇降圧DC/DCコンバータ100が降圧動作と昇圧動作との間でシームレスに切り替わり、出力電圧Voutが単調に変化していくことが分かる。
また、スロープ電圧Vs1とスロープ電圧Vs2との交差点を境に、降圧動作と昇圧動作が切り替わるので、両動作のオーバーラップやギャップのない完全な切替を実現することが可能となる。
図11は、第1実施形態におけるジッタ発生の様子を示すタイミングチャートであり、上から順に、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、制御電圧Vc(一点鎖線)、比較信号S1及びS2、降圧制御信号D0、並びに、昇圧制御信号U0が描写されている。
本図で示したように、第1実施形態のスイッチング制御部130では、降圧制御信号D0のパルス幅を決定するスロープ電圧が各周期毎に入れ替わる。そのため、スロープ電圧Vs1及びVs2について、それぞれのピーク値やボトム値が一致していない場合や、それぞれの波形が完全に反転していない場合には、各周期毎のパルス幅T1及びT2にばらつき(ジッタ)を生じてしまう。
なお、ここでは、降圧動作を例に挙げて説明を行ったが、昇圧動作でも同様の不具合を生じることは言うまでもない。
<スイッチング制御部(第2実施形態)>
図12は、スイッチング制御部130の第2実施形態を示すブロック図である。本実施形態のスイッチング制御部130は、先出の第1実施形態をベースとしつつ、スロープ電圧生成部131をその実用化(ジッタ解消)に向けてより具体化した点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図4と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。
第2実施形態のスイッチング制御部130において、スロープ電圧生成部131は、電流源131a及び131bと、キャパシタ131c及び131dと、放電スイッチ131e及び131fと、コンパレータ131gと、マスク処理部131hと、を含む。
電流源131aは、入力電圧Vinの印加端(=第1電源端に相当)とスロープ電圧Vs1の出力端との間に接続されており、定電流Iaを生成する。
電流源131bは、スロープ電圧Vs2の出力端と接地電圧Vssの印加端(=第2電源端に相当)との間に接続されており、定電流Ib(例えばIb=Ia)を生成する。
キャパシタ131cはスロープ電圧Vs1の出力端と接地電圧Vssの印加端との間に接続されている。
キャパシタ131dは、基準電圧Vrefの印加端(=第3電源端に相当)とスロープ電圧Vs2の出力端との間に接続されている。
放電スイッチ131eは、キャパシタ131cに対して並列に接続されており、リセット信号RSTに応じてオン/オフされる。より具体的に述べると、放電スイッチ131eは、リセット信号RSTがハイレベルであるときにオンして、キャパシタ131cに蓄えられた電荷を放電する。
放電スイッチ131fは、キャパシタ131dに対して並列に接続されており、リセット信号RSTに応じてオン/オフされる。より具体的に述べると、放電スイッチ131fは、リセット信号RSTがハイレベルであるときにオンして、キャパシタ131dに蓄えられた電荷を放電する。
コンパレータ131gは、非反転入力端(+)に入力されるスロープ電圧Vs1と反転入力端(−)に入力される基準電圧Vrefを比較してリセット信号RSTを生成する。リセット信号RSTは、スロープ電圧Vs1が基準電圧Vrefより高いときにハイレベルとなり、スロープ電圧Vs1が基準電圧Vrefより低いときにローレベルとなる。なお、コンパレータ131gは、イネーブル信号ENに応じてその動作状態(イネーブル状態/ディセーブル状態)を切り替える機能を備えている。
マスク処理部131hは、リセット信号RSTの立上りエッジをトリガとして所定のパルス幅(=ハイレベル期間)を持つブランク信号BLKを生成し、これを論理演算部134に出力する。なお、ブランク信号BLKのパルス幅は、キャパシタ131c及び131dが放電されてから比較信号S1及びS2の論理レベルが安定するまでの所要時間を鑑みて適宜設定することが望ましい。
上記したスロープ電圧生成部131の具現化に伴い、論理演算部134にも一部変更が加えられている。具体的に述べると、NANDゲート134aにはブランク信号BLKが反転入力されており、ORゲート134bにはブランク信号BLKが入力されている。
従って、キャパシタ131c及び131dの放電時にブランク信号BLKがハイレベルとされている間、降圧制御信号D0及び昇圧制御信号U0は、比較信号S1及びS2の論理レベルに依ることなくハイレベルに固定される。その技術的意義については後述する。
図13は、第2実施形態におけるスロープ電圧生成動作の一例を示すタイミングチャートであり、上から順に、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、リセット信号RST、及び、ブランク信号BLKが描写されている。
リセット信号RSTのローレベル期間には、放電スイッチ131eがオフとなり、キャパシタ131cが定電流Iaにより充電されるので、スロープ電圧Vs1が接地電圧Vssから緩やかに上昇していく。そして、スロープ電圧Vs1が基準電圧Vrefを上回ると、リセット信号RSTがハイレベルに立ち上がるので、放電スイッチ131eがオンとなる。その結果、キャパシタ131cの両端間がショートされるので、スロープ電圧Vs1が接地電圧Vssまで一気に引き下げられる。キャパシタ131cの放電により、リセット信号RSTが再びローレベルに立ち下がると、放電スイッチ131eがオフとなり、キャパシタ131cの充電が再開される。
また、リセット信号RSTのローレベル期間には、放電スイッチ131fがオフし、キャパシタ131dが定電流Ibにより充電されるので、スロープ電圧Vs2が基準電圧Vrefから緩やかに低下していく。その後、リセット信号RSTがハイレベルに立ち上がると、放電スイッチ131fがオンしてキャパシタ131dの両端間がショートされるので、スロープ電圧Vs2が基準電圧Vrefまで一気に引き上げられる。
このように、スロープ電圧生成部131では、リセット信号RSTに同期してキャパシタ131c及び131dの充放電動作が繰り返されることにより、スロープ電圧Vs1及びVs2の発振動作が継続される。なお、スロープ電圧Vs1及びVs2は、互いに逆相の鋸波形を持つ電圧信号となる。
また、リセット信号RSTがハイレベルに立ち上がると、ブランク信号BLKにワンショットパルスが生成される。ブランク信号BLKは、キャパシタ131c及び131dの充放電動作に同期して降圧制御信号D0及び昇圧制御信号U0の論理レベルを固定するためのタイミング制御信号として機能する。このように、スロープ電圧生成部131は、スロープ電圧Vs1及びVs2の生成手段として機能するだけでなく、リセット信号RSTやブランク信号BLKの生成手段(クロック発振器)としても機能する。
図14〜図17は、それぞれ、第2実施形態におけるオープンループ動作のシミュレーション結果(=制御電圧Vcを任意にスイープさせた場合の挙動)を示すタイミングチャートであり、上から順に、入力電圧Vin(一点鎖線)、出力電圧Vout(実線)、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、制御電圧Vc(一点鎖線)、比較信号S1及びS2、降圧制御信号D0、昇圧制御信号U0、リセット信号RST、並びに、ブランク信号BLKが描写されている。
なお、図15〜図17は、それぞれ、図14における領域β1(降圧部分)、領域β2(昇降圧切替部分)、及び、領域β3(昇圧部分)の部分拡大図に相当する。
各図で示したように、制御電圧Vcをスイープすると、先の第1実施形態(図7〜図10)と同様、昇降圧DC/DCコンバータ100が降圧動作と昇圧動作との間でシームレスに切り替わり、出力電圧Voutが単調に変化していくことが分かる。
また、スロープ電圧Vs1とスロープ電圧Vs2との交差点を境に、降圧動作と昇圧動作が切り替わるので、両動作のオーバーラップやギャップのない完全な切替を実現することが可能となる点についても、先の第1実施形態と同様である。
さらに、スロープ電圧Vs1及びVs2のリセット時(=キャパシタ131c及び131dの放電時)には、ブランク信号BLKがハイレベルとなり、降圧用制御信号D0と昇圧用制御信号U0がいずれもハイレベルに固定されるので、比較信号S1及びS2がパルス幅変調制御に反映されない状態となる。
すなわち、第2実施形態のスイッチング制御部130では、スロープ電圧Vs1及びVs2それぞれの片側スロープを用いて、降圧用制御信号D0及び昇圧用制御信号U0のパルス幅変調制御が行われる。
このような構成であれば、先の第1実施形態と異なり、いずれの周期においても同一のスロープ電圧を用いて降圧用制御信号D0及び昇圧用制御信号U0のパルス幅を決定することができるので、パルス幅のばらつき(ジッタ)を生じるおそれがなくなる。
ただし、ブランク信号BLKを用いたマスク処理の導入に伴い、降圧動作時には最小デューティに制限が掛かり、昇圧動作時には最大デューティに制限が掛かることになる。ただし、昇降圧DC/DCコンバータ100は、降圧動作と昇圧動作との切り替わりを生じる電圧範囲(例えば図14の領域β2を参照)で使用されることが多いので、上記のデューティ制限が問題となるおそれは小さいと言える。
図18は、第2実施形態における入力スイープ動作のシミュレーション結果(=入力電圧Vinを任意にスイープさせた場合の挙動)を示すタイミングチャートであり、上から順番に、入力電圧Vin(一点鎖線)、出力電圧Vout(実線)、スロープ電圧Vs1(実線)、スロープ電圧Vs2(破線)、制御電圧Vc(一点鎖線)、降圧制御信号D0及び、昇圧制御信号U0が描写されている。
エラーアンプ121で生成される制御電圧Vcに応じて負帰還制御を行うことにより、昇降圧DC/DCコンバータ100は、基本的に、入力電圧Vinが出力電圧Voutの目標値より高いときに降圧モード(D0:パルス駆動、U0:ハイレベル固定)となり、逆に、入力電圧Vinが出力電圧Voutの目標値よりも低いときに昇圧モード(D0:ハイレベル固定、U0:パルス駆動)となる。
例えば、本図で示したように、入力電圧Vinをスイープすると、昇降圧DC/DCコンバータ100が降圧動作と昇圧動作との間でシームレスに切り替わり、出力電圧Voutが所望の目標値に維持される。
<スロープ電圧の変形例>
図19は、スロープ電圧Vs1及びVs2の一変形例を示す波形図である。スロープ電圧Vs1及びVs2としては、先に例示した三角波形(第1実施形態)や鋸波形(第2実施形態)の電圧信号に限定されるものではなく、これに準じたスロープ波形(例えば、本図で例示したRC充放電波形)の電圧信号を用いることも可能である。
<テレビへの適用>
図20は、テレビXの外観図である。先述の昇降圧DC/DCコンバータ100は、テレビXの電源部として好適に用いることができる。
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている昇降圧DC/DCコンバータは、例えば、種々の電子機器(例えばテレビ)の電源部として、好適に利用することが可能である。
100 昇降圧DC/DCコンバータ
110 スイッチング出力回路
111〜114 スイッチ素子
115 コイル
116 キャパシタ
120 制御電圧生成回路
121 エラーアンプ
122 電圧源
123〜125 抵抗
126 キャパシタ
130 スイッチング制御回路
131 スロープ電圧生成部
131a、131b 電流源
131c、131d キャパシタ
131e、131f 放電スイッチ
131g コンパレータ
131h マスク処理部
132、133 コンパレータ
134 論理演算部
134a NANDゲート
134b ORゲート
140 スイッチング駆動回路
X テレビ

Claims (10)

  1. 互いに交差する逆相の第1スロープ電圧及び第2スロープ電圧を生成するスロープ電圧生成部と、
    前記第1スロープ電圧と制御電圧とを比較して第1比較信号を生成する第1コンパレータと、
    前記第2スロープ電圧と前記制御電圧とを比較して第2比較信号を生成する第2コンパレータと、
    前記第1比較信号及び前記第2比較信号から降圧制御信号及び昇圧制御信号を生成する論理演算部と、
    を有し、
    前記降圧制御信号及び前記昇圧制御信号を用いて昇降圧DC/DCコンバータのスイッチング制御を行うことを特徴とするスイッチング制御回路。
  2. 前記論理演算部は、前記第1比較信号及び前記第2比較信号の入力を受け、前記制御電圧が前記第1スロープ電圧及び前記第2スロープ電圧のいずれよりも低い状態と、逆に、前記制御電圧が前記第1スロープ電圧及び前記第2スロープ電圧のいずれよりも高い状態とをそれぞれ抽出し、一方の抽出結果に基づいて前記降圧制御信号を生成し、他方の抽出結果に基づいて前記昇圧制御信号を生成することを特徴とする請求項1に記載のスイッチング制御回路。
  3. 前記第1スロープ電圧及び前記第2スロープ電圧は、いずれも、三角波形、鋸波形、または、これに準じたスロープ波形の電圧信号であることを特徴とする請求項1または請求項2に記載のスイッチング制御回路。
  4. 前記スロープ電圧生成部は、
    第1電源端と前記第1スロープ電圧の出力端との間に接続された第1電流源と、
    前記第1スロープ電圧の出力端と第2電源端との間に接続された第1キャパシタと、
    第3電源端と前記第2スロープ電圧の出力端との間に接続された第2キャパシタと、
    前記第2スロープ電圧の出力端と前記第2電源端との間に接続された第2電流源と、
    前記第1スロープ電圧と前記第3電源端の印加電圧とを比較してリセット信号を生成するコンパレータと、
    前記リセット信号に応じて前記第1キャパシタを放電する第1放電スイッチと、
    前記リセット信号に応じて前記第2キャパシタを放電する第2放電スイッチと、
    を含むことを特徴とする請求項3に記載のスイッチング制御回路。
  5. 前記論理演算部は、前記第1キャパシタ及び前記第2キャパシタの放電時において、前記第1比較信号及び前記第2比較信号に依ることなく前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定することを特徴とする請求項4に記載のスイッチング制御回路。
  6. 前記スロープ電圧生成部は、前記リセット信号のパルスエッジをトリガとして所定のパルス幅を持つブランク信号を生成するマスク処理部をさらに含み、
    前記論理演算部は、前記ブランク信号に応じて前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定することを特徴とする請求項5に記載のスイッチング制御回路。
  7. スイッチ素子を用いて入力電圧から出力電圧を生成するスイッチング出力回路と、
    前記出力電圧の入力を受けて制御電圧を生成する制御電圧生成回路と、
    前記制御電圧の入力を受けて降圧制御信号及び昇圧制御信号を生成する請求項1〜請求項5のいずれか一項に記載のスイッチング制御回路と、
    前記降圧制御信号及び前記昇圧制御信号の入力を受けて前記スイッチ素子を駆動するスイッチング駆動回路と、
    を有することを特徴とする昇降圧DC/DCコンバータ。
  8. 前記スイッチング出力回路は、
    第1端が前記入力電圧の入力端に接続された第1スイッチ素子と、
    第1端が前記第1スイッチ素子の第2端に接続されて第2端が接地端に接続された第2スイッチ素子と、
    第1端が前記第1スイッチ素子の第2端と前記第2スイッチの第1端との接続ノードに接続されたコイルと、
    第1端が前記コイルの第2端に接続されて第2端が前記接地端に接続された第3スイッチ素子と、
    第1端が前記コイルの第2端に接続されて第2端が前記出力電圧の出力端に接続された第4スイッチ素子と、
    第1端が前記出力電圧の出力端に接続されて第2端が前記接地端に接続されたキャパシタと、
    を含むことを特徴とする請求項7に記載の昇降圧DC/DCコンバータ。
  9. 前記制御電圧生成回路は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記制御電圧を生成するエラーアンプを含むことを特徴とする請求項7または請求項8に記載の昇降圧DC/DCコンバータ。
  10. 請求項7〜請求項9のいずれか一項に記載の昇降圧DC/DCコンバータを有することを特徴とする電子機器。
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