JP2017005965A - 昇降圧ｄｃ／ｄｃコンバータ - Google Patents

昇降圧ｄｃ／ｄｃコンバータ Download PDF

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Abstract

【課題】降圧動作と昇圧動作をシームレスに切り替える。
【解決手段】スイッチング制御回路１３０は、互いに交差する逆相のスロープ電圧Ｖｓ１及びＶｓ２を生成するスロープ電圧生成部１３１と、スロープ電圧Ｖｓ１及びＶｓ２と制御電圧Ｖｃとをそれぞれ比較して比較信号Ｓ１及びＳ２を生成するコンパレータ１３２及び１３３と、比較信号Ｓ１及びＳ２から降圧制御信号Ｄ０及び昇圧制御信号Ｕ０を生成する論理演算部１３４と、を有し、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０を用いて昇降圧ＤＣ／ＤＣコンバータのスイッチング制御を行う。
【選択図】図４

Description

本発明は、昇降圧ＤＣ／ＤＣコンバータに関する。
従来より、入力電圧を昇圧ないしは降圧して所望の出力電圧を生成する昇降圧ＤＣ／ＤＣコンバータが広く一般に用いられている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
米国特許第６１６６５２７号明細書 米国特許第７５１８３４６号明細書
昇降圧ＤＣ／ＤＣコンバータは、そのスイッチング出力段を形成する回路素子として、一般に４つのスイッチ素子を必要とする。従来の昇降圧ＤＣ／ＤＣコンバータでは、それら４つのスイッチ素子を各周期毎にスイッチングさせていたので、スイッチング損失が大きく、効率が悪いという課題があった。
なお、特許文献１では、３つの動作モード（降圧・昇降圧・昇圧）をシームレスに移行することのできる昇降圧ＤＣ／ＤＣコンバータが提案されている。しかしながら、入力電圧と出力電圧との電位差が小さい領域では、４つのスイッチを毎周期スイッチングさせており、上記の課題が完全には解決されていなかった。
また、特許文献２では、昇圧用ランプ信号と降圧用ランプ信号を使用してギャップを最小化することにより、２つの動作モード（降圧・昇圧）をシームレスに移行することのできる昇降圧ＤＣ／ＤＣコンバータが提案されている。しかしながら、ギャップを完全に取り除くことは必ずしも容易ではなく、その実用化は困難であった。
本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、降圧動作と昇圧動作がシームレスに切り替わる昇降圧ＤＣ／ＤＣコンバータ、及び、これに用いられるスイッチング制御回路を提供することを目的とする。
本明細書中に開示されているスイッチング制御回路は、互いに交差する逆相の第１スロープ電圧及び第２スロープ電圧を生成するスロープ電圧生成部と、前記第１スロープ電圧と制御電圧とを比較して第１比較信号を生成する第１コンパレータと、前記第２スロープ電圧と前記制御電圧とを比較して第２比較信号を生成する第２コンパレータと、前記第１比較信号及び前記第２比較信号から降圧制御信号及び昇圧制御信号を生成する論理演算部と、を有し、前記降圧制御信号及び前記昇圧制御信号を用いて昇降圧ＤＣ／ＤＣコンバータのスイッチング制御を行う構成（第１の構成）とされている。
第１の構成から成るスイッチング制御回路において、前記論理演算部は、前記第１比較信号及び前記第２比較信号の入力を受け、前記制御電圧が前記第１スロープ電圧及び前記第２スロープ電圧のいずれよりも低い状態と、逆に、前記制御電圧が前記第１スロープ電圧及び前記第２スロープ電圧のいずれよりも高い状態とをそれぞれ抽出し、一方の抽出結果に基づいて前記降圧制御信号を生成し、他方の抽出結果に基づいて前記昇圧制御信号を生成する構成（第２の構成）にするとよい。
第１または第２の構成から成るスイッチング制御回路において、前記第１スロープ電圧及び前記第２スロープ電圧は、いずれも、三角波形、鋸波形、または、これに準じたスロープ波形の電圧信号である構成（第３の構成）にするとよい。
第３の構成から成るスイッチング制御回路において、前記スロープ電圧生成部は、第１電源端と前記第１スロープ電圧の出力端との間に接続された第１電流源と、前記第１スロープ電圧の出力端と第２電源端との間に接続された第１キャパシタと、第３電源端と前記第２スロープ電圧の出力端との間に接続された第２キャパシタと、前記第２スロープ電圧の出力端と前記第２電源端との間に接続された第２電流源と、前記第１スロープ電圧と前記第３電源端の印加電圧とを比較してリセット信号を生成するコンパレータと、前記リセット信号に応じて前記第１キャパシタを放電する第１放電スイッチと、前記リセット信号に応じて前記第２キャパシタを放電する第２放電スイッチと、を含む構成（第４の構成）にするとよい。
第４の構成から成るスイッチング制御回路において、前記論理演算部は、前記第１キャパシタ及び前記第２キャパシタの放電時において、前記第１比較信号及び前記第２比較信号に依ることなく、前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定する構成（第５の構成）にするとよい。
第５の構成から成るスイッチング制御回路において、前記スロープ電圧生成部は、前記リセット信号のパルスエッジをトリガとして所定のパルス幅を持つブランク信号を生成するマスク処理部をさらに含み、前記論理演算部は、前記ブランク信号に応じて前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定する構成（第６の構成）にするとよい。
また、本明細書中に開示されている昇降圧ＤＣ／ＤＣコンバータは、スイッチ素子を用いて入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧の入力を受けて制御電圧を生成する制御電圧生成回路と、前記制御電圧の入力を受けて降圧制御信号及び昇圧制御信号を生成する第１〜第５のいずれかの構成から成るスイッチング制御回路と、前記降圧制御信号及び前記昇圧制御信号の入力を受けて前記スイッチ素子を駆動するスイッチング駆動回路と、を有する構成（第７の構成）とされている。
第７の構成から成る昇降圧ＤＣ／ＤＣコンバータにおいて、前記スイッチング出力回路は、第１端が前記入力電圧の入力端に接続された第１スイッチ素子と、第１端が前記第１スイッチ素子の第２端に接続されて第２端が接地端に接続された第２スイッチ素子と、第１端が前記第１スイッチ素子の第２端と前記第２スイッチの第１端との接続ノードに接続されたコイルと、第１端が前記コイルの第２端に接続されて第２端が前記接地端に接続された第３スイッチ素子と、第１端が前記コイルの第２端に接続されて第２端が前記出力電圧の出力端に接続された第４スイッチ素子と、第１端が前記出力電圧の出力端に接続されて第２端が前記接地端に接続されたキャパシタを含む構成（第８の構成）にするとよい。
第７または第８の構成から成る昇降圧ＤＣ／ＤＣコンバータにおいて、前記制御電圧生成回路は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記制御電圧を生成するエラーアンプを含む構成（第９の構成）にするとよい。
また、本明細書中に開示されている電子機器は、第７〜第９いずれかの構成から成る昇降圧ＤＣ／ＤＣコンバータを有する構成（第１０の構成）とされている。
本明細書中に開示されている発明によれば、降圧動作と昇圧動作がシームレスに切り替わる昇降圧ＤＣ／ＤＣコンバータを提供することが可能となる。
昇降圧ＤＣ／ＤＣコンバータの一構成例を示す回路図 降圧駆動信号の生成動作を示すタイミングチャート 昇圧駆動信号の生成動作を示すタイミングチャート スイッチング制御部の第１実施形態を示すブロック図 第１実施形態の降圧動作を示すタイミングチャート 第１実施形態の昇圧動作を示すタイミングチャート 第１実施形態のオープンループ動作を示すタイミングチャート（全体） 第１実施形態のオープンループ動作を示すタイミングチャート（降圧） 第１実施形態のオープンループ動作を示すタイミングチャート（切替） 第１実施形態のオープンループ動作を示すタイミングチャート（昇圧） ジッタ発生の様子を示すタイミングチャート スイッチング制御部の第２実施形態を示すブロック図 スロープ電圧生成動作の一例を示すタイミングチャート 第２実施形態のオープンループ動作を示すタイミングチャート（全体） 第２実施形態のオープンループ動作を示すタイミングチャート（降圧） 第２実施形態のオープンループ動作を示すタイミングチャート（切替） 第２実施形態のオープンループ動作を示すタイミングチャート（昇圧） 第２実施形態の入力スイープ動作を示すタイミングチャート（全体） スロープ電圧の一変形例を示す波形図 テレビの外観図
＜昇降圧ＤＣ／ＤＣコンバータ＞
図１は、昇降圧ＤＣ／ＤＣコンバータ１００の一構成例を示す回路図である。本構成例の昇降圧ＤＣ／ＤＣコンバータ１００は、スイッチング出力回路１１０と、制御電圧生成回路１２０と、スイッチング制御回路１３０と、スイッチング駆動回路１４０と、を有する電圧モード制御方式のスイッチングレギュレータである。
スイッチング出力回路１１０は、スイッチ素子１１１〜１１４と、コイル１１５と、キャパシタ１１６と、を含み、入力電圧Ｖｉｎを降圧ないしは昇圧して所望の出力電圧Ｖｏｕｔを生成する。なお、スイッチ素子１１１〜１１４としては、それぞれ、ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］やＩＧＢＴ［insulated gate bipolar transistor］などを好適に用いることができる。
スイッチ素子１１１の第１端は、入力電圧Ｖｉｎの入力端に接続されている。スイッチ素子１１１の第２端は、スイッチ素子１１２の第１端とコイル１１５の第１端に接続されている。スイッチ素子１１２の第２端は、接地端に接続されている。コイル１１５の第２端は、スイッチ素子１１３の第１端と１１４の第１端に接続されている。スイッチ素子１１３の第２端は、接地端に接続されている。スイッチ素子１１４の第２端は、出力電圧Ｖｏｕｔの出力端とキャパシタ１１６の第１端に接続されている。キャパシタ１１６の第２端は、接地端に接続されている。
スイッチ素子１１１は、降圧駆動信号Ｄ１がハイレベルであるときにオンして、降圧駆動信号Ｄ１がローレベルであるときにオフする。スイッチ素子１１２は、降圧駆動信号Ｄ２がハイレベルであるときにオンして、降圧駆動信号Ｄ２がローレベルであるときにオフする。スイッチ素子１１３は、昇圧駆動信号Ｕ１がハイレベルであるときにオンして、昇圧駆動信号Ｕ１がローレベルであるときにオフする。スイッチ素子１１４は、昇圧駆動信号Ｕ２がハイレベルであるときにオンして、昇圧駆動信号Ｕ２がローレベルであるときにオフする。
制御電圧生成回路１２０は、エラーアンプ１２１と、電圧源１２２と、抵抗１２３〜１２５と、キャパシタ１２６と、を含み、出力電圧Ｖｏｕｔの入力を受けて制御電圧Ｖｃを生成する。
エラーアンプ１２１は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとの差分に応じてキャパシタ１２６の充放電を行うことにより制御電圧（誤差電圧）Ｖｃを生成する。制御電圧Ｖｃは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。なお、エラーアンプ１２１は、イネーブル信号ＥＮに応じてその動作状態（イネーブル状態／ディセーブル状態）を切り替える機能を備えている。
電圧源１２２は、エラーアンプ１２１の非反転入力端（＋）と接地端との間に接続されており、所定の基準電圧Ｖｒｅｆを生成する。なお、電圧源１２２としては、電源依存性や温度依存性の小さいバンドギャップ回路などを好適に用いることができる。
抵抗１２３及び１２４は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列接続されており、相互間の接続ノードから帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧に相当）を出力する。なお、出力電圧Ｖｏｕｔがエラーアンプ１２１の入力ダイナミックレンジに収まっている場合には、抵抗１２３及び１２４を設けることなく、出力電圧Ｖｏｕｔをエラーアンプ１２１の反転入力端（−）に直接入力してもよい。
抵抗１２５とキャパシタ１２６は、エラーアンプ１２１の出力端と接地端との間に接続されており、制御電圧Ｖｃが発振しないようにその位相補償を行う。
スイッチング制御回路１３０は、制御電圧Ｖｃの入力を受けて降圧制御信号Ｄ０及び昇圧制御信号Ｕ０を生成し、これらを用いて昇降圧ＤＣ／ＤＣコンバータ１００のスイッチング制御を行う。降圧制御信号Ｄ０及び昇圧制御信号Ｕ０は、制御電圧Ｖｃに応じてそれぞれのパルス幅が変調されるＰＷＭ［pulse width modulation］信号である。なお、スイッチング制御回路１３０は、イネーブル信号ＥＮに応じてその動作状態（イネーブル状態／ディセーブル状態）を切り替える機能を備えている。
スイッチング駆動回路１４０は、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０の入力を受けて、降圧駆動信号Ｄ１及びＤ２、並びに、昇圧駆動信号Ｕ１及びＵ２を生成し、これらを用いてスイッチ素子１１１〜１１４をオン／オフさせる。
図２は、降圧駆動信号Ｄ１及びＤ２の生成動作を示すタイミングチャートであり、降圧制御信号Ｄ０、並びに、降圧駆動信号Ｄ１及びＤ２が描写されている。
降圧駆動信号Ｄ１は、降圧制御信号Ｄ０の立上りエッジから遅延時間ｄだけ遅れてハイレベルとなり、降圧制御信号Ｄ０の立下りエッジと同時にローレベルとなる。これに対して、降圧駆動信号Ｄ２は、降圧制御信号Ｄ０の立上りエッジと同時にローレベルとなり、降圧制御信号Ｄ０の立下りエッジから遅延時間ｄだけ遅れてハイレベルとなる。
その結果、降圧駆動信号Ｄ１及びＤ２は、基本的に、一方がハイレベルであるときに他方がローレベルとなる。従って、スイッチ素子１１１及び１１２は、それぞれが相補的にオン／オフされる。ただし、降圧駆動信号Ｄ１及びＤ２には、遅延時間ｄに亘って双方をローレベルとする期間（いわゆるデッドタイム）が設けられている。従って、スイッチ素子１１１及び１１２の同時オンに起因する貫通電流の発生を防止することが可能となる。
図３は、昇圧駆動信号Ｕ１及びＵ２の生成動作を示すタイミングチャートであり、昇圧制御信号Ｕ０、並びに、昇圧駆動信号Ｕ１及びＵ２が描写されている。
昇圧駆動信号Ｕ１は、昇圧制御信号Ｕ０の立上りエッジと同時にローレベルとなり、昇圧制御信号Ｕ０の立下りエッジから遅延時間ｄだけ遅れてハイレベルとなる。これに対して、昇圧駆動信号Ｕ２は、昇圧制御信号Ｕ０の立上りエッジから遅延時間ｄだけ遅れてハイレベルとなり、昇圧制御信号Ｕ０の立下りエッジと同時にローレベルとなる。
その結果、昇圧駆動信号Ｕ１及びＵ２は、基本的に、一方がハイレベルであるときに他方がローレベルとなる。従って、スイッチ素子１１３及び１１４は、それぞれが相補的にオン／オフされる。ただし、昇圧駆動信号Ｕ１及びＵ２には、遅延時間ｄに亘って双方をローレベルとする期間（いわゆるデッドタイム）が設けられている。従って、スイッチ素子１１３及び１１４の同時オンに起因する貫通電流の発生を防止することが可能となる。
＜スイッチング制御部（第１実施形態）＞
図４は、スイッチング制御部１３０の第１実施形態を示すブロック図である。本実施形態のスイッチング制御部１３０は、スロープ電圧生成部１３１と、コンパレータ１３２及び１３３と、論理演算部１３４と、を含む。
スロープ電圧生成部１３１は、互いに交差する逆相のスロープ電圧Ｖｓ１及びＶｓ２を生成する。なお、本実施形態のスイッチング制御部１３０において、スロープ電圧Ｖｓ１及びＶｓ２は、それぞれのピーク値とボトム値が等しく、かつ、それぞれの波形が完全に反転している三角波形の電圧信号であるものとする。
コンパレータ１３２は、非反転入力端（＋）に入力されるスロープ電圧Ｖｓ１と反転入力端（−）に入力される制御電圧Ｖｃとを比較して比較信号Ｓ１を生成する。比較信号Ｓ１は、スロープ電圧Ｖｓ１が制御電圧Ｖｃよりも高いときにハイレベルとなり、スロープ電圧Ｖｓ１が制御電圧Ｖｃよりも低いときにローレベルとなる。
コンパレータ１３３は、非反転入力端（＋）に入力されるスロープ電圧Ｖｓ２と反転入力端（−）に入力される制御電圧Ｖｃとを比較して比較信号Ｓ２を生成する。比較信号Ｓ２は、スロープ電圧Ｖｓ２が制御電圧Ｖｃよりも高いときにハイレベルとなり、スロープ電圧Ｖｓ２が制御電圧Ｖｃよりも低いときにローレベルとなる。
なお、コンパレータ１３２及び１３３は、それぞれ、イネーブル信号ＥＮに応じてその動作状態（イネーブル状態／ディセーブル状態）を切り替える機能を備えている。
論理演算部１３４は、ＮＡＮＤゲート１３４ａとＯＲゲート１３４ｂを含み、比較信号Ｓ１及びＳ２の入力を受けて、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０を生成する。
ＮＡＮＤゲート１３４ａは、比較信号Ｓ１及びＳ２の否定論理積演算により降圧制御信号Ｄ０を生成する。従って、降圧制御信号Ｄ０は、比較信号Ｓ１及びＳ２の双方がハイレベルであるときにローレベルとなり、比較信号Ｓ１及びＳ２の少なくとも一方がローレベルであるときにハイレベルとなる。
ＯＲゲート１３４ｂは、比較信号Ｓ１及びＳ２の論理和演算により昇圧制御信号Ｕ０を生成する。従って、昇圧制御信号Ｕ０は、比較信号Ｓ１及びＳ２の双方がローレベルであるときにローレベルとなり、比較信号Ｓ１及びＳ２の少なくとも一方がハイレベルであるときにハイレベルとなる。
すなわち、論理演算部１３４は、比較信号Ｓ１及びＳ２の入力を受け、制御電圧Ｖｃがスロープ電圧Ｖｓ１及びＶｓ２のいずれよりも低い状態（Ｓ１＝Ｓ２＝Ｈ）と、逆に、制御電圧Ｖｃがスロープ電圧Ｖｓ１及びＶｓ２のいずれよりも高い状態（Ｓ１＝Ｓ２＝Ｌ）とをそれぞれ抽出し、一方の抽出結果に基づいて降圧制御信号Ｄ０を生成し、他方の抽出結果に基づいて昇圧制御信号Ｕ０を生成する。
図５は、第１実施形態における降圧動作の一例を示すタイミングチャートであり、上から順に、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、制御電圧Ｖｃ（一点鎖線）、比較信号Ｓ１及びＳ２、降圧制御信号Ｄ０、並びに、昇圧制御信号Ｕ０が描写されている。
なお、スロープ電圧Ｖｓ１及びＶｓ２は、それぞれのピーク値Ｖ１とボトム値Ｖ２が等しく、かつ、それぞれの波形が完全に反転している三角波形の電圧信号である。また、スロープ電圧Ｖｓ１及びＶｓ２は、それぞれの中間値Ｖ３（＝（Ｖ１＋Ｖ２）／２）において互いに交差している。
ここで、Ｖ２≦Ｖｃ≦Ｖ３である場合には、昇圧制御信号Ｕ０が常にハイレベルとなるので、スイッチ素子１１３が常にオフし、スイッチ素子１１４が常にオンする。一方、降圧制御信号Ｄ０は、制御電圧Ｖｃに応じたデューティ（＝一周期に占めるハイレベル期間の割合）でパルス駆動される状態となるので、スイッチ素子１１１及び１１２が相補的にオン／オフされる。
スイッチ素子１１１がオンしてスイッチ素子１１２がオフしているときには、コイル１１５にエネルギが蓄積される。一方、スイッチ素子１１１がオフしてスイッチ素子１１２がオンしているときには、コイル１１５に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが生成される。
なお、降圧制御信号Ｄ０のデューティは、制御電圧Ｖｃの上昇に伴い０から１まで連続的に変化する。従って、降圧動作時には、降圧制御信号Ｄ０のデューティに応じて入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが得られる。
図６は、第１実施形態における昇圧動作の一例を示すタイミングチャートであり、上から順に、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、制御電圧Ｖｃ（一点鎖線）、比較信号Ｓ１及びＳ２、降圧制御信号Ｄ０、並びに、昇圧制御信号Ｕ０が描写されている。
なお、スロープ電圧Ｖｓ１及びＶｓ２は、先の図５と同様、それぞれのピーク値Ｖ１とボトム値Ｖ２が等しく、かつ、それぞれの波形が完全に反転している三角波形の電圧信号である。また、スロープ電圧Ｖｓ１及びＶｓ２は、それぞれの中間値Ｖ３（＝（Ｖ１＋Ｖ２）／２）において互いに交差している。
ここで、Ｖ３≦Ｖｃ≦Ｖ１である場合には、降圧制御信号Ｄ０が常にハイレベルとなるので、スイッチ素子１１１が常にオンし、スイッチ素子１１２が常にオフする。一方、昇圧制御信号Ｕ０は、制御電圧Ｖｃに応じたデューティでパルス駆動される状態となるのでスイッチ素子１１３及び１１４が相補的にオン／オフされる。
スイッチ素子１１３がオンしてスイッチ素子１１４がオフしているときには、コイル１１５にエネルギが蓄積される。一方、スイッチ素子１１３がオフしてスイッチ素子１１４がオンしているときには、コイル１１５に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔが生成される。
なお、昇圧制御信号Ｕ０のデューティは、制御電圧Ｖｃの上昇に伴い１から０まで連続的に変化する。従って、昇圧動作時には、昇圧制御信号Ｕ０のデューティに応じて入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔが得られる。
図７〜図１０は、それぞれ、第１実施形態におけるオープンループ動作のシミュレーション結果（＝制御電圧Ｖｃを任意にスイープさせた場合の挙動）を示すタイミングチャートであり、上から順に、入力電圧Ｖｉｎ（一点鎖線）、出力電圧Ｖｏｕｔ（実線）、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、制御電圧Ｖｃ（一点鎖線）、比較信号Ｓ１及びＳ２、降圧制御信号Ｄ０、並びに、昇圧制御信号Ｕ０が描写されている。
なお、図８〜図１０は、それぞれ、図７における領域α１（降圧部分）、領域α２（昇降圧切替部分）、及び、領域α３（昇圧部分）の部分拡大図に相当する。
各図で示したように、制御電圧Ｖｃをスイープすると、昇降圧ＤＣ／ＤＣコンバータ１００が降圧動作と昇圧動作との間でシームレスに切り替わり、出力電圧Ｖｏｕｔが単調に変化していくことが分かる。
また、スロープ電圧Ｖｓ１とスロープ電圧Ｖｓ２との交差点を境に、降圧動作と昇圧動作が切り替わるので、両動作のオーバーラップやギャップのない完全な切替を実現することが可能となる。
図１１は、第１実施形態におけるジッタ発生の様子を示すタイミングチャートであり、上から順に、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、制御電圧Ｖｃ（一点鎖線）、比較信号Ｓ１及びＳ２、降圧制御信号Ｄ０、並びに、昇圧制御信号Ｕ０が描写されている。
本図で示したように、第１実施形態のスイッチング制御部１３０では、降圧制御信号Ｄ０のパルス幅を決定するスロープ電圧が各周期毎に入れ替わる。そのため、スロープ電圧Ｖｓ１及びＶｓ２について、それぞれのピーク値やボトム値が一致していない場合や、それぞれの波形が完全に反転していない場合には、各周期毎のパルス幅Ｔ１及びＴ２にばらつき（ジッタ）を生じてしまう。
なお、ここでは、降圧動作を例に挙げて説明を行ったが、昇圧動作でも同様の不具合を生じることは言うまでもない。
＜スイッチング制御部（第２実施形態）＞
図１２は、スイッチング制御部１３０の第２実施形態を示すブロック図である。本実施形態のスイッチング制御部１３０は、先出の第１実施形態をベースとしつつ、スロープ電圧生成部１３１をその実用化（ジッタ解消）に向けてより具体化した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
第２実施形態のスイッチング制御部１３０において、スロープ電圧生成部１３１は、電流源１３１ａ及び１３１ｂと、キャパシタ１３１ｃ及び１３１ｄと、放電スイッチ１３１ｅ及び１３１ｆと、コンパレータ１３１ｇと、マスク処理部１３１ｈと、を含む。
電流源１３１ａは、入力電圧Ｖｉｎの印加端（＝第１電源端に相当）とスロープ電圧Ｖｓ１の出力端との間に接続されており、定電流Ｉａを生成する。
電流源１３１ｂは、スロープ電圧Ｖｓ２の出力端と接地電圧Ｖｓｓの印加端（＝第２電源端に相当）との間に接続されており、定電流Ｉｂ（例えばＩｂ＝Ｉａ）を生成する。
キャパシタ１３１ｃはスロープ電圧Ｖｓ１の出力端と接地電圧Ｖｓｓの印加端との間に接続されている。
キャパシタ１３１ｄは、基準電圧Ｖｒｅｆの印加端（＝第３電源端に相当）とスロープ電圧Ｖｓ２の出力端との間に接続されている。
放電スイッチ１３１ｅは、キャパシタ１３１ｃに対して並列に接続されており、リセット信号ＲＳＴに応じてオン／オフされる。より具体的に述べると、放電スイッチ１３１ｅは、リセット信号ＲＳＴがハイレベルであるときにオンして、キャパシタ１３１ｃに蓄えられた電荷を放電する。
放電スイッチ１３１ｆは、キャパシタ１３１ｄに対して並列に接続されており、リセット信号ＲＳＴに応じてオン／オフされる。より具体的に述べると、放電スイッチ１３１ｆは、リセット信号ＲＳＴがハイレベルであるときにオンして、キャパシタ１３１ｄに蓄えられた電荷を放電する。
コンパレータ１３１ｇは、非反転入力端（＋）に入力されるスロープ電圧Ｖｓ１と反転入力端（−）に入力される基準電圧Ｖｒｅｆを比較してリセット信号ＲＳＴを生成する。リセット信号ＲＳＴは、スロープ電圧Ｖｓ１が基準電圧Ｖｒｅｆより高いときにハイレベルとなり、スロープ電圧Ｖｓ１が基準電圧Ｖｒｅｆより低いときにローレベルとなる。なお、コンパレータ１３１ｇは、イネーブル信号ＥＮに応じてその動作状態（イネーブル状態／ディセーブル状態）を切り替える機能を備えている。
マスク処理部１３１ｈは、リセット信号ＲＳＴの立上りエッジをトリガとして所定のパルス幅（＝ハイレベル期間）を持つブランク信号ＢＬＫを生成し、これを論理演算部１３４に出力する。なお、ブランク信号ＢＬＫのパルス幅は、キャパシタ１３１ｃ及び１３１ｄが放電されてから比較信号Ｓ１及びＳ２の論理レベルが安定するまでの所要時間を鑑みて適宜設定することが望ましい。
上記したスロープ電圧生成部１３１の具現化に伴い、論理演算部１３４にも一部変更が加えられている。具体的に述べると、ＮＡＮＤゲート１３４ａにはブランク信号ＢＬＫが反転入力されており、ＯＲゲート１３４ｂにはブランク信号ＢＬＫが入力されている。
従って、キャパシタ１３１ｃ及び１３１ｄの放電時にブランク信号ＢＬＫがハイレベルとされている間、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０は、比較信号Ｓ１及びＳ２の論理レベルに依ることなくハイレベルに固定される。その技術的意義については後述する。
図１３は、第２実施形態におけるスロープ電圧生成動作の一例を示すタイミングチャートであり、上から順に、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、リセット信号ＲＳＴ、及び、ブランク信号ＢＬＫが描写されている。
リセット信号ＲＳＴのローレベル期間には、放電スイッチ１３１ｅがオフとなり、キャパシタ１３１ｃが定電流Ｉａにより充電されるので、スロープ電圧Ｖｓ１が接地電圧Ｖｓｓから緩やかに上昇していく。そして、スロープ電圧Ｖｓ１が基準電圧Ｖｒｅｆを上回ると、リセット信号ＲＳＴがハイレベルに立ち上がるので、放電スイッチ１３１ｅがオンとなる。その結果、キャパシタ１３１ｃの両端間がショートされるので、スロープ電圧Ｖｓ１が接地電圧Ｖｓｓまで一気に引き下げられる。キャパシタ１３１ｃの放電により、リセット信号ＲＳＴが再びローレベルに立ち下がると、放電スイッチ１３１ｅがオフとなり、キャパシタ１３１ｃの充電が再開される。
また、リセット信号ＲＳＴのローレベル期間には、放電スイッチ１３１ｆがオフし、キャパシタ１３１ｄが定電流Ｉｂにより充電されるので、スロープ電圧Ｖｓ２が基準電圧Ｖｒｅｆから緩やかに低下していく。その後、リセット信号ＲＳＴがハイレベルに立ち上がると、放電スイッチ１３１ｆがオンしてキャパシタ１３１ｄの両端間がショートされるので、スロープ電圧Ｖｓ２が基準電圧Ｖｒｅｆまで一気に引き上げられる。
このように、スロープ電圧生成部１３１では、リセット信号ＲＳＴに同期してキャパシタ１３１ｃ及び１３１ｄの充放電動作が繰り返されることにより、スロープ電圧Ｖｓ１及びＶｓ２の発振動作が継続される。なお、スロープ電圧Ｖｓ１及びＶｓ２は、互いに逆相の鋸波形を持つ電圧信号となる。
また、リセット信号ＲＳＴがハイレベルに立ち上がると、ブランク信号ＢＬＫにワンショットパルスが生成される。ブランク信号ＢＬＫは、キャパシタ１３１ｃ及び１３１ｄの充放電動作に同期して降圧制御信号Ｄ０及び昇圧制御信号Ｕ０の論理レベルを固定するためのタイミング制御信号として機能する。このように、スロープ電圧生成部１３１は、スロープ電圧Ｖｓ１及びＶｓ２の生成手段として機能するだけでなく、リセット信号ＲＳＴやブランク信号ＢＬＫの生成手段（クロック発振器）としても機能する。
図１４〜図１７は、それぞれ、第２実施形態におけるオープンループ動作のシミュレーション結果（＝制御電圧Ｖｃを任意にスイープさせた場合の挙動）を示すタイミングチャートであり、上から順に、入力電圧Ｖｉｎ（一点鎖線）、出力電圧Ｖｏｕｔ（実線）、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、制御電圧Ｖｃ（一点鎖線）、比較信号Ｓ１及びＳ２、降圧制御信号Ｄ０、昇圧制御信号Ｕ０、リセット信号ＲＳＴ、並びに、ブランク信号ＢＬＫが描写されている。
なお、図１５〜図１７は、それぞれ、図１４における領域β１（降圧部分）、領域β２（昇降圧切替部分）、及び、領域β３（昇圧部分）の部分拡大図に相当する。
各図で示したように、制御電圧Ｖｃをスイープすると、先の第１実施形態（図７〜図１０）と同様、昇降圧ＤＣ／ＤＣコンバータ１００が降圧動作と昇圧動作との間でシームレスに切り替わり、出力電圧Ｖｏｕｔが単調に変化していくことが分かる。
また、スロープ電圧Ｖｓ１とスロープ電圧Ｖｓ２との交差点を境に、降圧動作と昇圧動作が切り替わるので、両動作のオーバーラップやギャップのない完全な切替を実現することが可能となる点についても、先の第１実施形態と同様である。
さらに、スロープ電圧Ｖｓ１及びＶｓ２のリセット時（＝キャパシタ１３１ｃ及び１３１ｄの放電時）には、ブランク信号ＢＬＫがハイレベルとなり、降圧用制御信号Ｄ０と昇圧用制御信号Ｕ０がいずれもハイレベルに固定されるので、比較信号Ｓ１及びＳ２がパルス幅変調制御に反映されない状態となる。
すなわち、第２実施形態のスイッチング制御部１３０では、スロープ電圧Ｖｓ１及びＶｓ２それぞれの片側スロープを用いて、降圧用制御信号Ｄ０及び昇圧用制御信号Ｕ０のパルス幅変調制御が行われる。
このような構成であれば、先の第１実施形態と異なり、いずれの周期においても同一のスロープ電圧を用いて降圧用制御信号Ｄ０及び昇圧用制御信号Ｕ０のパルス幅を決定することができるので、パルス幅のばらつき（ジッタ）を生じるおそれがなくなる。
ただし、ブランク信号ＢＬＫを用いたマスク処理の導入に伴い、降圧動作時には最小デューティに制限が掛かり、昇圧動作時には最大デューティに制限が掛かることになる。ただし、昇降圧ＤＣ／ＤＣコンバータ１００は、降圧動作と昇圧動作との切り替わりを生じる電圧範囲（例えば図１４の領域β２を参照）で使用されることが多いので、上記のデューティ制限が問題となるおそれは小さいと言える。
図１８は、第２実施形態における入力スイープ動作のシミュレーション結果（＝入力電圧Ｖｉｎを任意にスイープさせた場合の挙動）を示すタイミングチャートであり、上から順番に、入力電圧Ｖｉｎ（一点鎖線）、出力電圧Ｖｏｕｔ（実線）、スロープ電圧Ｖｓ１（実線）、スロープ電圧Ｖｓ２（破線）、制御電圧Ｖｃ（一点鎖線）、降圧制御信号Ｄ０及び、昇圧制御信号Ｕ０が描写されている。
エラーアンプ１２１で生成される制御電圧Ｖｃに応じて負帰還制御を行うことにより、昇降圧ＤＣ／ＤＣコンバータ１００は、基本的に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値より高いときに降圧モード（Ｄ０：パルス駆動、Ｕ０：ハイレベル固定）となり、逆に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値よりも低いときに昇圧モード（Ｄ０：ハイレベル固定、Ｕ０：パルス駆動）となる。
例えば、本図で示したように、入力電圧Ｖｉｎをスイープすると、昇降圧ＤＣ／ＤＣコンバータ１００が降圧動作と昇圧動作との間でシームレスに切り替わり、出力電圧Ｖｏｕｔが所望の目標値に維持される。
＜スロープ電圧の変形例＞
図１９は、スロープ電圧Ｖｓ１及びＶｓ２の一変形例を示す波形図である。スロープ電圧Ｖｓ１及びＶｓ２としては、先に例示した三角波形（第１実施形態）や鋸波形（第２実施形態）の電圧信号に限定されるものではなく、これに準じたスロープ波形（例えば、本図で例示したＲＣ充放電波形）の電圧信号を用いることも可能である。
＜テレビへの適用＞
図２０は、テレビＸの外観図である。先述の昇降圧ＤＣ／ＤＣコンバータ１００は、テレビＸの電源部として好適に用いることができる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている昇降圧ＤＣ／ＤＣコンバータは、例えば、種々の電子機器（例えばテレビ）の電源部として、好適に利用することが可能である。
１００ 昇降圧ＤＣ／ＤＣコンバータ
１１０ スイッチング出力回路
１１１〜１１４ スイッチ素子
１１５ コイル
１１６ キャパシタ
１２０ 制御電圧生成回路
１２１ エラーアンプ
１２２ 電圧源
１２３〜１２５ 抵抗
１２６ キャパシタ
１３０ スイッチング制御回路
１３１ スロープ電圧生成部
１３１ａ、１３１ｂ 電流源
１３１ｃ、１３１ｄ キャパシタ
１３１ｅ、１３１ｆ 放電スイッチ
１３１ｇ コンパレータ
１３１ｈ マスク処理部
１３２、１３３ コンパレータ
１３４ 論理演算部
１３４ａ ＮＡＮＤゲート
１３４ｂ ＯＲゲート
１４０ スイッチング駆動回路
Ｘ テレビ

Claims (10)

  1. 互いに交差する逆相の第１スロープ電圧及び第２スロープ電圧を生成するスロープ電圧生成部と、
    前記第１スロープ電圧と制御電圧とを比較して第１比較信号を生成する第１コンパレータと、
    前記第２スロープ電圧と前記制御電圧とを比較して第２比較信号を生成する第２コンパレータと、
    前記第１比較信号及び前記第２比較信号から降圧制御信号及び昇圧制御信号を生成する論理演算部と、
    を有し、
    前記降圧制御信号及び前記昇圧制御信号を用いて昇降圧ＤＣ／ＤＣコンバータのスイッチング制御を行うことを特徴とするスイッチング制御回路。
  2. 前記論理演算部は、前記第１比較信号及び前記第２比較信号の入力を受け、前記制御電圧が前記第１スロープ電圧及び前記第２スロープ電圧のいずれよりも低い状態と、逆に、前記制御電圧が前記第１スロープ電圧及び前記第２スロープ電圧のいずれよりも高い状態とをそれぞれ抽出し、一方の抽出結果に基づいて前記降圧制御信号を生成し、他方の抽出結果に基づいて前記昇圧制御信号を生成することを特徴とする請求項１に記載のスイッチング制御回路。
  3. 前記第１スロープ電圧及び前記第２スロープ電圧は、いずれも、三角波形、鋸波形、または、これに準じたスロープ波形の電圧信号であることを特徴とする請求項１または請求項２に記載のスイッチング制御回路。
  4. 前記スロープ電圧生成部は、
    第１電源端と前記第１スロープ電圧の出力端との間に接続された第１電流源と、
    前記第１スロープ電圧の出力端と第２電源端との間に接続された第１キャパシタと、
    第３電源端と前記第２スロープ電圧の出力端との間に接続された第２キャパシタと、
    前記第２スロープ電圧の出力端と前記第２電源端との間に接続された第２電流源と、
    前記第１スロープ電圧と前記第３電源端の印加電圧とを比較してリセット信号を生成するコンパレータと、
    前記リセット信号に応じて前記第１キャパシタを放電する第１放電スイッチと、
    前記リセット信号に応じて前記第２キャパシタを放電する第２放電スイッチと、
    を含むことを特徴とする請求項３に記載のスイッチング制御回路。
  5. 前記論理演算部は、前記第１キャパシタ及び前記第２キャパシタの放電時において、前記第１比較信号及び前記第２比較信号に依ることなく前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定することを特徴とする請求項４に記載のスイッチング制御回路。
  6. 前記スロープ電圧生成部は、前記リセット信号のパルスエッジをトリガとして所定のパルス幅を持つブランク信号を生成するマスク処理部をさらに含み、
    前記論理演算部は、前記ブランク信号に応じて前記降圧制御信号及び前記昇圧制御信号の論理レベルを固定することを特徴とする請求項５に記載のスイッチング制御回路。
  7. スイッチ素子を用いて入力電圧から出力電圧を生成するスイッチング出力回路と、
    前記出力電圧の入力を受けて制御電圧を生成する制御電圧生成回路と、
    前記制御電圧の入力を受けて降圧制御信号及び昇圧制御信号を生成する請求項１〜請求項５のいずれか一項に記載のスイッチング制御回路と、
    前記降圧制御信号及び前記昇圧制御信号の入力を受けて前記スイッチ素子を駆動するスイッチング駆動回路と、
    を有することを特徴とする昇降圧ＤＣ／ＤＣコンバータ。
  8. 前記スイッチング出力回路は、
    第１端が前記入力電圧の入力端に接続された第１スイッチ素子と、
    第１端が前記第１スイッチ素子の第２端に接続されて第２端が接地端に接続された第２スイッチ素子と、
    第１端が前記第１スイッチ素子の第２端と前記第２スイッチの第１端との接続ノードに接続されたコイルと、
    第１端が前記コイルの第２端に接続されて第２端が前記接地端に接続された第３スイッチ素子と、
    第１端が前記コイルの第２端に接続されて第２端が前記出力電圧の出力端に接続された第４スイッチ素子と、
    第１端が前記出力電圧の出力端に接続されて第２端が前記接地端に接続されたキャパシタと、
    を含むことを特徴とする請求項７に記載の昇降圧ＤＣ／ＤＣコンバータ。
  9. 前記制御電圧生成回路は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記制御電圧を生成するエラーアンプを含むことを特徴とする請求項７または請求項８に記載の昇降圧ＤＣ／ＤＣコンバータ。
  10. 請求項７〜請求項９のいずれか一項に記載の昇降圧ＤＣ／ＤＣコンバータを有することを特徴とする電子機器。
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