JP2016540466A - 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法 - Google Patents

放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法 Download PDF

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Abstract

【課題】 本発明は、放送信号を送信する装置を提供する。【解決手段】 装置は、サービスデータをエンコードするためのエンコーダと、少なくとも一つの信号フレームをビルドするためにエンコードされたサービスデータを複数のＯＦＤＭシンボルにマップするためのマッパと、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方法によって前記ビルドされた少なくとも一つの信号フレーム内のデータを変調するためのモジュレータと、変調されたデータを有する放送信号を送信するための送信機とを含む。【選択図】図１

Description

本発明は、放送信号送信装置、放送信号受信装置、放送信号を送受信する方法に関する。
アナログ放送信号の送信が終了すると共に、デジタル放送信号を送受信する多様な技術が開発されている。デジタル放送信号は、アナログ放送信号より多量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータに加えて、多様なタイプの追加データをさらに含むことができる。
すなわち、デジタル放送システムは、高画質（ＨＤ；ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ）映像、マルチチャネルオーディオ及び多様な追加サービスを提供することができる。しかし、デジタル放送のためには、多量のデータを送信するためのデータ送信効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワーク柔軟性が改善される必要がある。
本発明の目的は、放送信号を送信し、時間領域で２個以上の異なる放送サービスを提供する放送送受信システムのデータをマルチプレクスし、同一のＲＦ信号帯域幅を通じてマルチプレクスされたデータを送信する装置及び方法、及びそれに対応する放送信号を受信する装置及び方法を提供することにある。
本発明の他の目的は、放送信号を送信する装置、放送信号を受信する装置、及び放送信号を送受信し、コンポーネントによってサービスに対応するデータを分類し、各コンポーネントに対応するデータをデータパイプとして送信し、データを受信及び処理する方法を提供することにある。
本発明の他の目的は、放送信号を送信する装置、放送信号を受信する装置、及び放送信号を送受信し、放送信号を提供するのに必要なシグナリング情報をシグナリングする方法を提供することにある。
本発明の目的に従って目的及び他の利点を達成するために、具現され、広く記述されたように、本発明は、放送信号を送信する方法を提供する。放送信号を送信する方法は、サービスデータをエンコードする段階；前記エンコードされたサービスデータを含む少なくとも一つの信号フレームをビルドする段階であって、前記少なくとも一つの信号フレームは複数のＯＦＤＭシンボルを含む前記ビルドする段階；前記ビルドされた少なくとも一つの信号フレーム内のデータをＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）方法によって変調する段階；及び前記変調されたデータを有する放送信号を送信する段階；を含む。
本発明は、各サービス又はサービスコンポーネントに対するＱｏＳ（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅｓ）を制御するサービス特性に応じてデータを処理し、多様な放送サービスを提供することができる。
本発明は、同一のＲＦ信号帯域幅を通じて多様な放送サービスを送信することによって、送信柔軟性を達成することができる。
本発明は、データ送信効率を改善し、ＭＩＭＯシステムを用いて放送信号の送受信のロバスト性を増加させることができる。
本発明によると、モバイル受信装備で又は室内環境でも、誤りなしでデジタル放送信号を受信可能な放送信号送信及び受信方法、及びその装置を提供することができる。
本発明の追加の理解を提供するために含まれ、本出願の一部に含まれたり、その一部を構成する添付の図面は、本発明の実施例を示し、説明と共に本発明の原理を説明する。
本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。 本発明の一実施例に係る入力フォーマッティングブロックを示す図である。 本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。 本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。 本発明の実施例に係るＢＩＣＭブロックを示す図である。 本発明の他の実施例に係るＢＩＣＭブロックを示す図である。 本発明の一実施例に係るフレームビルディングブロックを示す図である。 本発明の実施例に係るＯＦＭＤ生成ブロックを示す図である。 本発明の実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。 本発明の実施例に係るフレーム構造を示す図である。 本発明の実施例に係るフレームのシグナリング層構造を示す図である。 本発明の実施例に係るプリアンブルシグナリングデータを示す図である。 本発明の実施例に係るＰＬＳ１データを示す図である。 本発明の実施例に係るＰＬＳ２データを示す図である。 本発明の他の実施例に係るＰＬＳ２データを示す図である。 本発明の実施例に係るフレームの論理構造を示す図である。 本発明の実施例に係るＰＬＳマッピングを示す図である。 本発明の実施例に係るＥＡＣマッピングを示す図である。 本発明の実施例に係るＦＩＣマッピングを示す図である。 本発明の実施例に係るＤＰのタイプを示す図である。 本発明の実施例に係るＤＰマッピングを示す図である。 本発明の実施例に係るＦＥＣ構造を示す図である。 本発明の実施例に係るビットインタリービングを示す図である。 本発明の実施例に係るセル−ワードデマルチプレキシングを示す図である。 本発明の実施例に係る時間インタリービングを示す図である。 本発明の実施例に係るツイスト行−列ブロックインタリーバの基本動作を示す図である。 本発明の実施例に係るツイスト行−列ブロックインタリーバの動作を示す図である。 本発明の実施例に係るツイスト行−列ブロックインタリーバの対角方向読み取りパターンを示す図である。 本発明の実施例に係るそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。 本発明の実施例に係る周波数インタリーバ７０２０の動作を示す図である。 本発明の実施例に係るＭＵＸ及びＤＥＭＵＸ方法に対する基本スイッチモデルを示す図である。 本発明の実施例に係る単一スーパー−フレームに適用される周波数インタリービングの概念を示す図である。 本発明の実施例に係る単一スーパー−フレームに適用される周波数インタリービングの論理的動作メカニズムを示す図である。 本発明の実施例に係る単一スーパー−フレームに適用される周波数インタリービングの論理的動作メカニズムの数式を示す図である。 本発明の実施例に係るメモリバンクの動作を示す図である。 本発明の実施例に係る周波数デインタリービング方法を示す図である。 本発明の実施例に係る単一信号フレームに適用される周波数インタリービングの概念を示す図である。 本発明の実施例に係る単一信号フレームに適用される周波数インタリービングの論理的動作メカニズムを示す図である。 本発明の実施例に係る単一信号フレームに適用される周波数インタリービングの論理的動作メカニズムの数式を示す図である。 入力順次的ＯＦＤＭシンボルに対する単一−メモリデインタリービングを示す図である。 本発明の実施例に係る時間インタリーバの出力信号を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムシード生成器を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードシンボルオフセット生成器を示す図である。 本発明の実施例に係る０ビット−スプレッダ及び１２ビットＰＮ生成器を含む４Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示す数式を示す図である。 本発明の実施例に係る１ビットスプレッダ及び１１ビットＰＮ生成器を含む４Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示す数式を示す図である。 本発明の実施例に係る２ビットスプレッダ及び１０ビットＰＮ生成器を含む４Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示す数式を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムシード生成器の論理的構成を示す図である。 本発明の実施例に係る時間インタリーバの出力信号を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモード擬似ランダムインタリービングシード（ｑｕａｓｉ−ｒａｎｄｏｍ ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ）生成器を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードビットシャッフリング及び４Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の論理的構成を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムシード生成器を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る０ビットスプレッダ及び１３ビットＰＮ生成器を含む８Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器の動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る１ビットスプレッダ及び１２ビットＰＮ生成器を含む８Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器の動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る２ビットスプレッダ及び１１ビットＰＮ生成器を含む８Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器の動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムシード生成器の論理的構成を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードビットシャッフリング及び８Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の論理的構成を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードランダムインタリービングシード生成器を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードランダムシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る０ビットスプレッダ及び１４ビットＰＮ生成器を含む１６Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器の動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る１ビットスプレッダ及び１３ビットＰＮ生成器を含む１６Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器の動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る２ビットスプレッダ及び１２ビットＰＮ生成器を含む１６Ｋ ＦＦＴモードに対するランダムシンボルオフセット生成器の動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードランダムシード生成器の論理的構成を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードビットシャッフリング及び１６Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の論理的構成を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムシード生成器を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る０ビットスプレッダ及び１５ビットＰＮ生成器を含む３２Ｋ ＦＦＴモードに対するランダムシンボルオフセットの動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る１ビットスプレッダ及び１４ビットＰＮ生成器を含む３２Ｋ ＦＦＴモードに対するランダムシンボルオフセットの動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る２ビットスプレッダ及び１３ビットＰＮ生成器を含む３２Ｋ ＦＦＴモードに対するランダムシンボルオフセットの動作を示す数式及びランダムシンボルオフセット生成器を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムシード生成器の論理的構成を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードビットシャッフリング及び３２Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の動作を示す数式を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモード擬似ランダムインタリービングシード生成器の論理的構成を示す図である。 本発明の実施例に係るそれぞれのメモリバンクのインタリービングシードに対する変化方法を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の動作を示す数式を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の論理的構成を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る４Ｋ ＦＦＴモードビットシャッフリング及び４Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の動作を示す数式を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す数式を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の論理的構成を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードビットシャッフリング及び８Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の動作を示す数式を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る８Ｋ ＦＦＴモードインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の論理的構成を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る１６Ｋ ＦＦＴモードビットシャッフリング及び１６Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の動作を示す数式を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴランダムインタリービングシーケンス生成器の動作を示す数式を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の論理的構成を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器を示す図である。 本発明の実施例に係る３２Ｋ ＦＦＴモードビットシャッフリング及び３２Ｋ ＦＦＴモードランダムインタリービングシーケンス生成器の動作を示す数式を示す図である。 本発明の実施例に係る放送信号を送信する方法を示すフローチャートである。 本発明の実施例に係る放送信号を受信する方法を示すフローチャートである。
発明を実施するための最善の形態
以下、添付の図面を参照して本発明の好ましい実施例を説明する。添付の図面を参照して以下で説明する詳細な説明は、本発明によって具現可能な実施例のみを示すよりは、本発明の例示的な実施例を説明するためのものである。次の詳細な説明は、本発明の完璧な理解を提供するために特定の細部事項を含む。しかし、本発明が、このような特定の細部事項なしでも実行可能であることは当業者にとって自明である。
本発明で使用されるほとんどの用語は、本技術で広く使用されるものから選ばれたが、一部の用語は、出願人によって任意に選ばれたものであって、その意味は、必要に応じて次の説明で詳細に説明する。よって、本発明は、単純な名前又は意味よりは、用語の意図された意味に基づいて理解しなければならない。
本発明は、未来の放送サービスのための放送信号を送受信する装置及び方法を提供する。本発明の実施例に係る未来の放送サービスは、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを含む。
本発明の実施例に係る送信装置及び方法は、地上波放送サービスのためのベースプロファイル、モバイル放送サービスのためのハンドヘルドプロファイル、及びＵＨＤＴＶサービスのためのアドバンスドプロファイルに分類することができる。この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスのためのプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するのに使用することができる。これは、設計者の意図によって変更可能である。
本発明は、一実施例によって、非−ＭＩＭＯ（ｍｕｌｔｉｐｌｅ ｉｎｐｕｔ ｍｕｌｔｉｐｌｅ ｏｕｔｐｕｔ）又はＭＩＭＯを通じて未来の放送サービスのための放送信号を処理することができる。本発明の実施例に係る非−ＭＩＭＯ方式は、ＭＩＳＯ（ｍｕｌｔｉｐｌｅ ｉｎｐｕｔ ｓｉｎｇｌｅ ｏｕｔｐｕｔ）方式、ＳＩＳＯ（ｓｉｎｇｌｅ ｉｎｐｕｔ ｓｉｎｇｌｅ ｏｕｔｐｕｔ）方式などを含むことができる。
ＭＩＳＯ又はＭＩＭＯは、説明の便宜上、以下で２個のアンテナを使用するが、本発明は、２個以上のアンテナを用いるシステムに適用することができる。
本発明は、特定の使用ケースのために要求される性能を獲得しながら、受信機の複雑度を最小化するのにそれぞれ最適化された３個の物理層（ＰＬ）プロファイル（ベース、ハンドヘルド及びアドバンスドプロファイル）を定義することができる。物理層（ＰＨＹ）プロファイルは、該当受信機が具現しなければならないすべての構成のサブセットである。
３個のＰＨＹプロファイルは、機能ブロックのほとんどを共有するが、特定のブロック及び／又はパラメータにおいて少し異なる。追加のＰＨＹプロファイルを未来に定義することができる。また、システム進化のために、未来のプロファイルは、ＦＥＦ（ｆｕｔｕｒｅ ｅｘｔｅｎｓｉｏｎ ｆｒａｍｅ）を通じて単一ＲＦチャネル内の既存のプロファイルとマルチプレクスされ得る。以下では、それぞれのＰＨＹプロファイルの細部事項について説明する。
１．ベースプロファイル
ベースプロファイルは、通常、ルーフトップ（ｒｏｏｆ−ｔｏｐ）アンテナに接続する固定受信装置に対する主要な使用ケースを示す。また、ベースプロファイルは、いずれかの場所に搬送可能であるが、比較的停止した受信カテゴリーに属するポータブル装置を含む。ベースプロファイルの使用は、任意の改善された具現例によってハンドヘルド装置又は車両装置に拡張可能であるが、これら使用ケースは、ベースプロファイル受信機の動作に対しては期待されない。
受信のターゲットＳＮＲ範囲は約１０ｄＢ〜２０ｄＢであって、これは、既存の放送システム（例えば、ＡＴＳＣ Ａ／５３）の１５ｄＢ ＳＮＲ受信能力を含む。受信機の複雑度及び消費電力は、ハンドヘルドプロファイルを使用するバッテリ動作ハンドヘルド装置の場合のように重要ではない。以下では、ベースプロファイルに対する重要なシステムパラメータを表１に列挙する。
２．ハンドヘルドプロファイル
ハンドヘルドプロファイルは、バッテリ電力で動作するハンドヘルド及び車両装置に使用されるように設計された。装置は、歩行者又は車両速度で移動することができる。受信機の複雑度のみならず、消費電力はハンドヘルドプロファイルの装置の具現において非常に重要である。ハンドヘルドプロファイルのターゲットＳＮＲ範囲は約０ｄＢ〜１０ｄＢであるが、より深い室内受信を対象にすると、０ｄＢ未満に到逹するように構成することができる。
低いＳＮＲ能力に加えて、受信機の移動度によって誘発されたドップラー効果に対する弾力性は、ハンドヘルドプロファイルの最も重要な性能属性である。以下では、ハンドヘルドプロファイルに対する重要なパラメータを表２に列挙する。
３．アドバンスドプロファイル
アドバンスドプロファイルは、より多くの具現複雑度を犠牲し、最も高いチャネル容量を提供する。このプロファイルは、ＭＩＭＯ送信及び受信の利用を要求し、ＵＨＤＴＶサービスは、このプロファイルが特別に設計されたターゲット使用ケースである。また、増加した容量は、与えられた帯域幅内で増加した数のサービス、例えば、ＳＤＴＶ又はＨＤＴＶサービスを許容するように使用することができる。
アドバンスドプロファイルのターゲットＳＮＲ範囲は、約２０ｄＢ〜３０ｄＢである。ＭＩＭＯ送信は、初期に既存の楕円偏波（ｅｌｌｉｐｔｉｃａｌｌｙ−ｐｏｌａｒｉｚｅｄ）送信装置を利用できるが、将来的にフル電力交差偏波送信（ｆｕｌｌ−ｐｏｗｅｒ ｃｒｏｓｓ−ｐｏｌａｒｉｚｅｄ ｔｒａｎｓｍｉｓｓｉｏｎ）に拡張される。以下では、アドバンスドプロファイルに対する重要なシステムパラメータを表３に列挙する。
この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスのすべてのためのプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するのに使用することができる。また、アドバンスドプロファイルは、ＭＩＭＯを有するベースプロファイルのためのアドバンスドプロファイル、及びＭＩＭＯを有するハンドヘルドプロファイルのためのアドバンスドプロファイルに分離することができる。また、３個のプロファイルは、設計者の意図によって変更可能である。
次の用語及び定義を本発明に適用することができる。次の用語及び定義は、設計によって変更可能である。
補助ストリーム：未だに定義されていない変調及びコーディングのデータを伝達するセルのシーケンスであって、未来拡張のために、又は、ブロードキャスタ又はネットワークオペレータによる要求通りに使用することができる。
ベースデータパイプ：サービスシグナリングデータを伝達するデータパイプ
ベースバンドフレーム（又はＢＢＦＲＡＭＥ）：一つのＦＥＣエンコーディングプロセス（ＢＣＨ及びＬＤＰＣエンコーディング）への入力を形成するＫｂｃｈビットのセット
セル：ＯＦＤＭ送信の一つのキャリアによって伝達される変調値
コーディングブロック：ＰＬＳ１データのＬＤＰＣエンコーディングブロック及びＰＬＳ２データのＬＤＰＣエンコーディングブロックのうち一つ
データパイプ：サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。
データパイプ単位：フレーム内のＤＰにデータセルを割り当てる基本単位
データシンボル：プリアンブルシンボルでないフレーム内のＯＦＤＭシンボル（フレームシグナリングシンボル及びフレームエッジシンボルはデータシンボルに含まれる。）
ＤＰ＿ＩＤ：この８ビットフィールドは、ＳＹＳＴＥＭ＿ＩＤによって識別されたシステム内のＤＰを固有に識別する。
ダミーセル：ＰＬＳシグナリング、ＤＰ又は補助ストリームに使用されない残りの容量を充填するのに使用される擬似ランダム値を伝達するセル
非常境界チャネル（ｅｍｅｒｇｅｎｃｙ ａｌｅｒｔ ｃｈａｎｎｅｌ；ＥＡＳ）：ＥＡＳ情報データを伝達するフレームの一部
フレーム：プリアンブルから開始し、フレームエッジシンボルで終了する物理層時間スロット
フレーム受信単位：ＦＥＴを含む同一又は異なる物理層プロファイルに属するフレームセットであって、スーパーフレーム内で８回繰り返される。
高速情報チャネル：サービスと対応ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネル
ＦＥＣＢＬＯＣＫ：ＤＰデータのＬＤＰＣエンコーディングビットのセット
ＦＦＴサイズ：特定のモードに使用される公称ＦＦＴサイズであって、基本期間（ｅｌｅｍｅｎｔａｒｙ ｐｅｒｉｏｄ）Ｔの周期で表現されるアクティブシンボル期間Ｔｓと同一である。
フレームシグナリングシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄ ｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組み合わせでフレームの開始時に使用されるより高いパイロット密度を有するＯＦＤＭシンボルであって、ＰＬＳデータの一部を伝達する。
フレームエッジシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄ ｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組み合わせでフレームの終了時に使用されるより高いパイロット密度を有するＯＦＤＭシンボル
フレームグループ：スーパーフレーム内の同一のＰＨＹプロファイルタイプを有するすべてのフレームのセット
将来拡張フレーム：将来拡張のために使用可能なスーパーフレーム内の物理層時間スロットであって、プリアンブルから開始する。
フューチャーキャスト（ｆｕｔｕｒｅｃａｓｔ）ＵＴＢシステム：入力が一つ以上のＭＰＥＧ２−ＴＳ又はＩＰ又は一般ストリームであって、出力がＲＦ信号である提案された物理層放送システム
入力ストリーム：システムによってエンドユーザに伝達されるサービスのアンサンブルのためのデータのストリーム
正常データシンボル：フレームシグナリングシンボル及びフレームエッジシンボルを除いたデータシンボル
ＰＨＹプロファイル：該当受信機が具現しなければならないすべての構成のサブセット
ＰＬＳ：ＰＬＳ１及びＰＬＳ２で構成された物理層シグナリングデータ
ＰＬＳ１：固定サイズ、コーディング及び変調を有するＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２をデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。
注（ｎｏｔｅ）：フレームグループのデュレーションのために、ＰＬＳ１データは一定に維持される。
ＰＬＳ２：ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより細部的なＰＬＳデータを伝達する。
ＰＬＳ２動的データ：フレーム別に動的に変化可能なＰＬＳ２データ
ＰＬＳ２静的データ：フレームグループのデュレーションの間に静的に維持されるＰＬＳ２データ
プリアンブルシグナリングデータ：プリアンブルシンボルによって伝達され、システムの基本モードを識別するのに使用されるシグナリングデータ
プリアンブルシンボル：基本ＰＬＳデータを伝達し、フレームの初期に位置する固定長さパイロットシンボル
注：プリアンブルシンボルは、主に高速初期バンドスキャンのために使用され、システム信号、そのタイミング、周波数オフセット及びＦＦＴサイズを検出する。
将来使用のために予約：現在の文書では定義されないが、将来的に定義可能である。
スーパーフレーム：８個のフレーム反復単位のセット
時間インタリービングブロック（ＴＩブロック）：時間インタリーバメモリの一つの用途に対応する時間インタリービングが行われるセルのセット
ＴＩグループ：特定のＤＰのための動的容量割り当てが行われる単位であって、整数、すなわち、動的に変わる数のＸＦＥＣＢＬＯＣＫで構成される。
注：ＴＩグループは、一つのフレームに直接マップされたり、多数のフレームにマップされ得る。これは、一つ以上のＴＩブロックを含むことができる。
タイプ１ ＤＰ：すべてのＤＰがＴＤＭ方式でマップされるフレームのＤＰ
タイプ２ ＤＰ：すべてのＤＰがＦＤＭ方式でマップされるフレームのＤＰ
ＸＦＥＣＢＬＯＣＫ：一つのＬＤＰＣ ＦＥＣＢＬＯＣＫのすべてのビットを伝達するＮｃｅｌｌｓセルのセット
図１は、本発明の実施例によって将来の放送サービスのための放送信号を送信する装置の構造を示す図である。
本発明の実施例によって将来の放送サービスのための放送信号を送信する装置は、入力フォーマッティングブロック１０００、ＢＩＣＭ（ｂｉｔ ｉｎｔｅｒｌｅａｖｅｄ ｃｏｄｉｎｇ ＆ ｍｏｄｕｌａｔｉｏｎ）ブロック１０１０、フレーム構造ブロック１０２０、ＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）生成ブロック１０３０、及びシグナリング生成ブロック１０４０を含むことができる。以下では、放送信号を送信する装置の各モジュールの動作を説明する。
ＩＰストリーム／パケット及びＭＰＥＧ２−ＴＳはメイン入力フォーマットで、他のストリームタイプは一般ストリームとして処理される。これらデータ入力に加えて、管理情報が入力され、各入力ストリームに対する該当帯域幅のスケジューリング及び割り当てを制御する。一つ又は多数のＴＳストリーム、ＩＰストリーム及び／又は一般ストリームの入力が同時に許容される。
入力フォーマッティングブロック１０００は、各入力ストリームを一つ又は多数のデータパイプにデマルチプレクスし、独立コーディング及び変調がデータパイプに適用される。データパイプ（ＤＰ）は、ロバスト性制御のための基本単位であって、ＱｏＳに影響を与える。一つ又は多数のサービス又はサービスコンポーネントは単一のＤＰによって伝達され得る。入力フォーマッティングブロック１０００の動作の細部事項については後で説明する。
データパイプは、サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。
また、データパイプ単位は、フレーム内のＤＰにデータセルを割り当てる基本ユニットである。
ＢＩＣＭブロック１０１０において、パリティデータが誤り訂正のために追加され、エンコードされたビットストリームは複素数値の星状シンボルにマップされる。シンボルは、該当ＤＰに使用される特定のインタリービング深さを横切ってインタリーブされる。アドバンスドプロファイルに対して、ＭＩＭＯエンコーディングがＢＩＣＭブロック１０１０で行われ、追加のデータ経路はＭＩＭＯ送信のための出力で追加される。ＢＩＣＭブロック１０１０の細部事項については後で説明する。
フレームビルディングブロック１０２０は、入力ＤＰのデータセルをフレーム内のＯＦＤＭシンボルにマップすることができる。マップした後、周波数インタリービングは、周波数領域多様性に使用され、特に、周波数選択フェーディングチャネルを防止する。フレームビルディングブロック１０２０の動作の細部事項については後で説明する。
各フレームの初期にプリアンブルを挿入した後、ＯＦＤＭ生成ブロック１０３０は、保護区間として循環前置（ｃｙｃｌｉｃ ｐｒｅｆｉｘ）を有する従来のＯＦＤＭ変調を適用することができる。アンテナ空間ダイバーシティのために、分散型ＭＩＳＯ方式が送信機に適用される。また、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ ｐｏｗｅｒ ｒｅｄｕｃｔｉｏｎ）方式が時間領域で行われる。柔軟なネットワーク計画のために、この提案は、多様なＦＦＴサイズ、保護区間長さ及び該当パイロットパターンのセットを提供する。ＯＦＤＭ生成ブロック１０３０の動作の細部事項については後で説明する。
シグナリング生成ブロック１０４０は、各機能ブロックの動作に使用される物理層シグナリング情報を生成することができる。また、このシグナリング情報は、関心のあるサービスが受信側で適切に回復されるように送信される。シグナリング生成ブロック１０４０の動作の細部事項については後で説明する。
図２、図３及び図４は、本発明の実施例に係る入力フォーマッティングブロック１０００を示す。以下では、各図面に対して説明する。
図２は、本発明の一実施例に係る入力フォーマッティングブロックを示す図である。図２は、入力信号が単一入力ストリームであるときの入力フォーマッティングブロックを示す。
図２に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。
物理層への入力は、一つ又は多数のデータストリームで構成することができる。各データストリームは一つのＤＰによって伝達される。モード適応モジュールは、入ってくるデータストリームをベースバンドフレーム（ＢＢＦ）のデータフィールドにスライスする。システムは、３つのタイプの入力データストリーム、すなわち、ＭＰＥＧ２−ＴＳ、インターネットプロトコル（ＩＰ）及びＧＳ（ｇｅｎｅｒｉｃ ｓｔｒｅａｍ）をサポートする。ＭＰＥＧ２−ＴＳは、固定長さ（１８８バイト）パケットで特性化され、第１バイトはシンク（ｓｙｎｃ）バイト（０ｘ４７）である。ＩＰストリームは、ＩＰパケットヘッダ内でシグナリングされる可変長さＩＰデータグラムパケットで構成される。システムは、ＩＰストリームのためのＩＰｖ４及びＩＰｖ６をサポートする。ＧＳは、カプセル化パケットヘッダ内でシグナリングされる可変長さパケット又は固定長さパケットで構成することができる。
（ａ）は、信号ＤＰのためのモード適応ブロック２０００及びストリーム適応ブロック２０１０を示し、（ｂ）は、ＰＬＳ信号を生成して処理するＰＬＳ生成ブロック２０２０及びＰＬＳスクランブラ２０３０を示す。以下では、各ブロックの動作を説明する。
入力ストリームスプリッタは、入力ＴＳ、ＩＰ、ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離する。モード適応モジュール２０１０は、ＣＲＣエンコーダ、ＢＢ（ｂａｓｅｂａｎｄ）フレームスライサ及びＢＢフレームヘッダ挿入ブロックで構成される。
ＣＲＣエンコーダは、ユーザパケット（ＵＰ）レベル、すなわち、ＣＲＣ−８、ＣＲＣ−１６及びＣＲＣ−３２で誤り訂正のための３つのタイプのＣＲＣエンコーディングを提供する。計算されたＣＲＣバイトはＵＰの後に添付される。ＣＲＣ−８はＴＳストリームに使用され、ＣＲＣ−３２はＩＰストリームに使用される。ＧＳストリームがＣＲＣエンコーディングを提供しない場合、提案されたＣＲＣエンコーディングが適用されなければならない。
ＢＢフレームスライサは、入力を内部論理ビットフォーマットにマップする。最初に受信されたビットはＭＢＳであると定義される。ＢＢフレームスライサは、利用可能なデータフィールド容量と同一の多数の入力ビットを割り当てる。ＢＢＦペイロードと同一の多数の入力ビットを割り当てるために、ＵＰパケットストリームはＢＢＦのデータフィールドに合わせてスライスされる。
ＢＢフレームヘッダ挿入ブロックは、２バイトの固定長さＢＢＦヘッダをＢＢフレームの前に挿入することができる。ＢＢＦヘッダは、ＳＴＵＦＦＩ（１ビット）、ＳＹＮＣＤ（１３ビット）及びＲＦＵ（２ビット）で構成される。固定２バイトＢＢＦヘッダに加えて、ＢＢＦは、２バイトＢＢＦヘッダの端に拡張フィールド（１バイト又は３バイト）を有することができる。
ストリーム適応ブロック２０１０は、スタッフィング（ｓｔｕｆｆｉｎｇ）挿入ブロック及びＢＢスクランブラで構成される。
スタッフィング挿入ブロックは、スタッフィングフィールドをＢＢフレームのペイロードに挿入することができる。ストリーム適応への入力データがＢＢフレームを充填するのに十分である場合、ＳＴＵＦＦＩは「０」に設定され、ＢＢＦはスタッフィングフィールドを有さない。そうでない場合、ＳＴＵＦＦＩが「１」に設定され、スタッフィングフィールドがＢＢＦヘッダの直後に挿入される。スタッフィングフィールドは、２バイトのスタッフィングフィールドヘッダ及び可変サイズのスタッフィングデータを含む。
ＢＢスクランブラは、エネルギー分散（ｅｎｅｒｇｙ ｄｉｓｐｅｒｓａｌ）のために完全なＢＢＦをスクランブルする。スクランブリングシーケンスはＢＢＦと同時に発生する。スクランブリングシーケンスは、フィードバックされたシフトレジスタによって生成される。
ＰＬＳ生成ブロック２０２０は、物理層シグナリング（ＰＬＳ）データを生成することができる。ＰＬＳは、受信機に物理層ＤＰにアクセスする手段を提供する。ＰＬＳデータは、ＰＬＳ１データ及びＰＬＳ２データで構成される。
ＰＬＳ１データは、固定サイズ、コーディング及び変調を有するフレーム内のＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２データをデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。ＰＬＳ１データは、ＰＬＳ２データの受信及びデコーディングを可能にするのに要求されるパラメータを含む基本送信パラメータを提供する。また、ＰＬＳ１データは、フレームグループのデュレーションの間に一定に維持される。
ＰＬＳ２データは、ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより詳細なＰＬＳデータを伝達する。ＰＬＳ２は、受信機に十分なデータを提供し、所望のＤＰをデコードするパラメータを含む。また、ＰＬＳ２シグナリングは、２つのタイプのパラメータ、すなわち、ＰＬＳ２静的データ（ＰＬＳ２−ＳＴＡＴデータ）及びＰＬＳ２動的データ（ＰＬＳ２−ＤＹＮデータ）で構成される。ＰＬＳ２静的データは、フレームグループのデュレーションの間に静的に残っているＰＬＳ２データで、ＰＬＳ２動的データは、フレーム別に動的に変わり得るＰＬＳ２データである。
ＰＬＳデータの細部事項については後で説明する。
ＰＬＳスクランブラ２０３０は、エネルギー分散のために生成されたＰＬＳデータをスクランブルすることができる。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図３は、本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。
図３に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。
図３は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングブロックのモード適応ブロックを示す。
多数の入力ストリームを処理する入力フォーマッティングブロックのモード適応ブロックは、独立的に多数の入力ストリームを処理することができる。
図３を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、入力ストリームスプリッタ３０００、入力ストリーム同期化器３０１０、補償遅延ブロック３０２０、ヌル（ｎｕｌｌ）パケット削除ブロック３０３０、ヘッド圧縮ブロック３０４０、ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０を含むことができる。以下では、モード適応ブロックの各ブロックを説明する。
ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０の動作は、図２を参照して説明したＣＲＣエンコーダ、ＢＢフレームスライサ及びＢＢヘッダ挿入ブロックに対応するので、それに対する説明は省略する。
入力ストリームスプリッタ３０００は、入力ＴＳ、ＩＰ ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離することができる。
入力ストリーム同期化器３０１０はＩＳＳＹと称することができる。ＩＳＳＹは、任意の入力データフォーマットに対する一定のエンド−ツー−エンド送信遅延及びＣＢＲ（ｃｏｎｓｔａｎｔ ｂｉｔ ｒａｔｅ）を保証する適切な手段を提供することができる。ＩＳＳＹは、常にＴＳを伝達する多数のＤＰの場合に使用され、選択的に、ＧＳストリームを伝達するＤＰに使用される。
補償遅延ブロック３０２０は、ＩＳＳＹ情報の挿入後に分離されたＴＳパケットストリームを遅延させ、受信機内の追加のメモリを要求せずにＴＳパケット再結合メカニズムを許容することができる。
ヌルパケット削除ブロック３０３０は、ＴＳ入力ストリームケースにのみ使用される。任意のＴＳ入力ストリーム又は分離されたＴＳストリームは、ＣＢＲ ＴＳストリームにＶＢＲ（ｖａｒｉａｂｌｅ ｂｉｔ−ｒａｔｅ）サービスを収容するために存在する多数のヌルパケットを有することができる。この場合、不要な送信オーバーヘッドを避けるために、ヌルパケットが識別され、送信されない。受信機において、除去されたヌルパケットは、送信時に挿入されたＤＮＰ（ｄｅｌｅｔｅｄ ｎｕｌｌ−ｐａｃｋｅｔ）カウンタを参照し、本来にあった正確な場所に再挿入され、一定のビットレートを保証し、タイムスタンプ（ＰＣＲ）アップデートに対する必要性を避けることができる。
ヘッド圧縮ブロック３０４０は、パケットヘッダ圧縮を提供し、ＴＳ又はＩＰ入力ストリームに対する送信効率を増加させることができる。受信機がヘッダの所定部分に対する先験的情報（ａ ｐｒｉｏｒｉ ｉｎｆｏｒｍａｔｉｏｎ）を有し得るので、この既知の情報は送信機で削除され得る。
送信ストリームに対して、受信機は、シンク−バイト構成（０ｘ４７）及びパケット長さ（１８８バイト）に関する先験的情報を有する。入力ＴＳストリームが一つのＰＩＤを有するコンテンツを伝達すると、すなわち、一つのサービスコンポーネント（ビデオ、オーディオなど）又はサービスサブコンポーネント（ＳＶＣベース層、ＳＶＣインヘンスメント層、ＭＶＣベースビュー又はＭＶＣ従属ビュー）に対してのみ、ＴＳパケットヘッダ圧縮を（選択的に）送信ストリームに適用することができる。入力ストリームがＩＰストリームであると、ＩＰパケットヘッダ圧縮が選択的に使用される。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図４は、本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。
図４に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。
図４は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングモジュールのストリーム適応ブロックを示す。
図４を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、スケジューラ４０００、１フレーム遅延ブロック４０１０、スタッフィング挿入ブロック４０２０、帯域内（ｉｎ−ｂａｎｄ）シグナリング４０３０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０を含むことができる。以下では、ストリーム適応ブロックのそれぞれのブロックを説明する。
スタッフィング挿入ブロック４０２０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０の動作は、図２を参照して説明したスタッフィング挿入ブロック、ＢＢスクランブラ、ＰＬＳ生成ブロック及びＰＬＳスクランブラに対応するので、それに対する説明は省略する。
スケジューラ４０００は、それぞれのＤＰのＦＥＣＢＬＯＣＫの量から全体のフレームにわたった全体のセル割り当てを決定することができる。ＰＬＳ、ＥＡＣ及びＦＩＣに対する割り当てを含めて、スケジューラはＰＬＳ２−ＤＹＮデータの値を生成し、これは、フレームのＦＳＳ内の帯域内シグナリング又はＰＬＳセルとして送信される。ＦＥＣＢＬＯＣＫ、ＥＡＣ及びＦＩＣの細部事項については後で説明する。
１フレーム遅延ブロック４０１０は、入力データを１送信フレームだけ遅延させ、次のフレームに関するスケジューリング情報を、ＤＰに挿入される帯域内シグナリング情報に対する現在のフレームを通じて送信させることができる。
帯域内シグナリング４０３０は、ＰＬＳ２データの遅延されていない部分をフレームのＤＰに挿入することができる。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図５は、本発明の実施例に係るＢＩＣＭブロックを示す図である。
図５に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。
上述したように、本発明の実施例によって将来の放送サービスのための放送信号を送信する装置は、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを提供することができる。
ＱｏＳは、本発明の実施例によって将来の放送サービスのための放送信号を送信する装置によって提供されるサービスの特性に依存するので、各サービスに対応するデータは、異なる方式を通じて処理される必要がある。よって、本発明の実施例に係るＢＩＣＭブロックは、ＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式をデータ経路にそれぞれ対応するデータパイプに独立的に適用することによって、それに入力されたＤＰを独立的に処理することができる。結果的に、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、それぞれのＤＰを通じて送信されるそれぞれのサービス又はサービスコンポーネントに対するＱｏＳを制御することができる。
（ａ）は、ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロックを示し、（ｂ）は、アドバンスドプロファイルのＢＩＣＭブロックを示す。
ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロック及びアドバンスドプロファイルによって共有されたＢＩＣＭブロックは、各ＤＰを処理する複数の処理ブロックを含むことができる。
以下では、ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロック、及びアドバンスドプロファイルのためのＢＩＣＭブロックのそれぞれの処理ブロックを説明する。
ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００は、データＦＥＣエンコーダ５０１０、ビットインタリーバ５０２０、星状（Ｃｏｎｓｔｅｌｌａｔｉｏｎ）マッパ５０３０、ＳＳＤ（ｓｉｇｎａｌ ｓｐａｃｅ ｄｉｖｅｒｓｉｔｙ）エンコーディングブロック５０４０及び時間インタリーバ５０５０を含むことができる。
データＦＥＣエンコーダ５０１０は、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。アウターコーディング（ＢＣＨ）は選択的なコーディング方法である。データＦＥＣエンコーダ５０１０の動作の細部事項については後で説明する。
ビットインタリーバ５０２０は、データＦＥＣＴエンコーダ５０１０の出力をインタリーブし、効率的に具現可能な構造を提供しながらＬＤＰＣコード及び変調方式の組み合わせで最適化された性能を達成することができる。ビットインタリーバ５０２０の動作の細部事項については後で説明する。
星状マッパ５０３０は、ＱＰＳＫ、ＱＡＭ−１６、不均一ＱＡＭ（ＮＵＱ−６４、ＮＵＱ−２５６、ＮＵＱ−１０２４）又は不均一星状（ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ−１０２４）を用いてベース及びハンドヘルドプロファイル内のビットインタリーバ５０２０からの各セルワード及びアドバンスドプロファイル内のセル−ワードデマルチプレクサ５０１０−１からのセルワードを変調し、電力正規化星状ポイントを提供することができる。この星状マッピングはＤＰに対してのみ適用される。ＱＡＭ−１６及びＮＵＱが方形（ｓｑｕａｒｅ ｓｈａｐｅｄ）であるが、ＮＵＣは任意の形状を有する。それぞれの星状が９０度の任意の倍数で回転すると、回転した星状は正確に本来の星状と重畳する。この「回転−感覚（ｒｏｔａｔｉｏｎ−ｓｅｎｓｅ）」対称特性は、実数成分及び虚数成分の平均電力及び容量を互いに同一にする。ＮＵＱ及びＮＵＣは、各コードレートに対して特別に定義され、使用される特定の一つがＰＬＳ２データで提出されたパラメータ（ＤＰ＿ＭＯＤ）によってシグナリングされる。
ＳＳＤエンコーディングブロック５０４０は、２（２Ｄ）、３（３Ｄ）及び４（４Ｄ）次元でセルをプリコードし、異なるフェーディング条件下で受信ロバスト性を増加させることができる。
時間インタリーバ５０５０はＤＰレベルで動作し得る。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。時間インタリーバ５０５０の動作の細部事項については後で説明する。
アドバンスドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００−１は、データＦＥＣエンコーダ、ビットインタリーバ、星状マッパ及び時間インタリーバを含むことができる。しかし、処理ブロック５０００−１は処理ブロック５０００と区別され、セル−ワードデマルチプレクサ５０１０−１及びＭＩＭＯエンコーディングブロック５０２０−１をさらに含む。
また、処理ブロック５０００−１のデータＦＥＣエンコーダ、ビットインタリーバ、星状マッパ及び時間インタリーバの動作は、上述したデータＦＥＣエンコーダ５０１０、ビットインタリーバ５０２０、星状マッパ５０３０及び時間インタリーバ５０５０に対応するので、それに対する説明は省略する。
セル−ワードデマルチプレクサ５０１０−１は、アドバンスドプロファイルのＤＰに使用され、単一セル−ワードストリームをＭＩＭＯ処理のためのデュアルセル−ワードストリームに分離する。セル−ワードデマルチプレクサ５０１０−１の動作の細部事項については後で説明する。
ＭＩＭＯエンコーディングブロック５０２０−１は、ＭＩＭＯエンコーディング方式を用いてセル−ワードデマルチプレクサ５０１０−１の出力を処理することができる。ＭＩＭＯエンコーディング方式は、放送信号の送信のために最適化された。ＭＩＭＯ技術は、容量を増加させる優れた方式であるが、チャネル特性に依存する。特に、ブロードキャスティングに対して、異なる信号伝播特性によって誘発された２個のアンテナ間の受信された信号電力の差又はチャネルの強いＬＯＳ成分は、ＭＩＭＯから容量利得を得ることを困難にし得る。提案されたＭＩＭＯエンコーディング方式は、ＭＩＭＯ出力信号のうち一つの回転基盤プリコーディング及び位相ランダム化を用いてこの問題を克服する。
ＭＩＭＯエンコーディングは、送信機及び受信機で少なくとも２個のアンテナを必要とする２ｘ２ ＭＩＭＯシステムを目的とすることができる。この提案において、２個のＭＩＭＯエンコーディングモード、すなわち、ＦＲ−ＳＭ（ｆｕｌｌ−ｒａｔｅ ｓｐａｔｉａｌ ｍｕｌｔｉｐｌｅｘｉｎｇ）及びＦＲＦＤ−ＳＭ（ｆｕｌｌ−ｒａｔｅ ｆｕｌｌ−ｄｉｖｅｒｓｉｔｙ ｓｐａｔｉａｌ ｍｕｌｔｉｐｌｅｘｉｎｇ）が定義される。ＦＲ−ＳＭエンコーディングは、受信機側で比較的小さい複雑度の増加と共に容量の増加を提供するが、ＦＲＦＤ−ＳＭエンコーディングは、受信機側で大きい複雑度の増加と共に、容量の増加及び追加の多様性利得を提供する。提案されたＭＩＭＯエンコーディング方式は、アンテナ極性構成に対する制限を有さない。
ＭＩＭＯ処理は、アドバンスドプロファイルフレームのために要求することができ、これは、アドバンスドプロファイルフレーム内のすべてのＤＰがＭＩＭＯエンコーダによって処理されることを意味する。ＭＩＭＯ処理はＤＰレベルで適用することができる。星状マッパ出力（ｃｏｎｓｔｅｌｌａｔｉｏｎ ｍａｐｐｅｒ ｏｕｔｐｕｔ）（ＮＵＱ）のペア（ｅ1,i及びｅ2,i）は、ＭＩＭＯエンコーダの入力に供給することができる。ＭＩＭＯエンコーダ出力のペア（ｇ1,i及びｇ2,i）は、それぞれのＴＸアンテナのＯＦＤＭシンボル（ｌ）及び同一のキャリア（ｋ）によって送信され得る。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図６は、本発明の他の実施例に係るＢＩＣＭブロックを示す図である。
図６に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。
図６は、物理層シグナリング（ＰＬＳ）、非常境界チャネル（ＥＡＣ）及び高速情報チャネル（ＦＩＣ）の保護のためのＢＩＣＭブロックを示す。ＥＡＣは、ＥＡＳ情報を伝達するフレームの一部であって、ＦＩＣは、サービスと該当ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネルである。ＥＡＣ及びＦＩＣの細部事項については後で説明する。
図６を参照すると、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックは、ＰＬＳ ＦＥＣエンコーダ６０００、ビットインタリーバ６０１０、星状マッパ６０２０及びタイムインタリーバ６０３０を含むことができる。
また、ＰＬＳ ＦＥＣエンコーダ６０００は、スクランブラ、ＢＣＨエンコーディング／ゼロ挿入ブロック、ＬＤＰＣエンコーディングブロック及びＬＤＰＣパリティパンクチャリングブロックを含むことができる。以下では、ＢＩＣＭブロックの各ブロックを説明する。
ＰＬＳ ＦＥＣエンコーダ６０００は、スクランブルされたＰＬＳ １／２データ、ＥＡＣ及びＦＩＣセクションをエンコードすることができる。
スクランブラは、ＢＣＨエンコーディング及び短縮及びパンクチャされたＬＤＰＣエンコーディング前にＰＬＳ１データ及びＰＬＳ２データをスクランブルすることができる。
ＢＣＨエンコーディング／ゼロ挿入ブロックは、ＰＬＳ保護のために短縮されたＢＣＨコードを用いてスクランブルされたＰＬＳ １／２データに対してアウターエンコーディングを行い、ＢＣＨエンコーディング後にゼロビットを挿入することができる。ＰＬＳ１データに対してのみ、ＬＤＰＣエンコーディング前にゼロ挿入の出力ビットがパーミュート（ｐｅｒｍｕｔｅ）され得る。
ＬＤＰＣエンコーディングブロックは、ＬＤＰＣコードを用いてＢＣＨエンコーディング／ゼロ挿入ブロックの出力をエンコードすることができる。完全なコーディングブロック（Ｃldpc）を生成するために、パリティビット（Ｐldpc）がそれぞれのゼロ挿入ＰＬＳ情報ブロック（Ｉldpc）から組織的にエンコードされ、その後に添付される。
ＰＬＳ１及びＰＬＳ２に対するＬＤＰＣコードパラメータは、次の表４の通りである。
ＬＤＰＣパリティパンクチャリングブロックは、ＰＬＳ１データ及びＰＬＳ２データに対してパンクチャリングを行うことができる。
ＰＬＳ１データ保護に短縮が適用されると、任意のＬＤＰＣパリティビットは、ＬＤＰＣエンコーディング後にパンクチャされる。また、ＰＬＳ２データの保護のために、ＰＬＳ２のＬＤＰＣパリティビットはＬＤＰＣエンコーディング後にパンクチャされる。これらパンクチャされたビットは送信されない。
ビットインタリーバ６０１０は、それぞれ短縮及びパンクチャされたＰＬＳ１データ及びＰＬＳ２データをインタリーブする。
星状マッパ６０２０は、ビットインタリーブされたＰＬＳ１データ及びＰＬＳ２データを星状にマップすることができる。
時間インタリーバ６０３０は、マップされたＰＬＳ１データ及びＰＬＳ２データをインタリーブすることができる。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図７は、本発明の一実施例に係るフレームビルディングブロックを示す図である。
図７に示したフレームビルディングブロックは、図１を参照して説明したフレームビルディングブロック１０２０の実施例に該当する。
図７を参照すると、フレームビルディングブロックは、遅延補償ブロック７０００、セルマッパ７０１０及び周波数インタリーバ７０２０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。
遅延補償ブロック７０００は、データパイプと対応ＰＬＳデータとの間のタイミングを調節し、送信端で時間が共に合わせられるように保証することができる。ＰＬＳデータは、入力フォーマッティングブロック及びＢＩＣＭブロックによって誘発されたデータパイプの遅延を処理することによって、データパイプと同一の量だけ遅延される。ＢＩＣＭブロックの遅延は、主に時間インタリーバ５０５０による。帯域内シグナリングデータは、次のＴＩグループの情報を伝達し、シグナリングされるＤＰより一つのフレームだけ速く伝達される。よって、遅延補償ブロックは、帯域内シグナリングデータを遅延させる。
セルマッパ７０１０は、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルをフレーム内のＯＦＤＭシンボルのアクティブキャリアにマップすることができる。セルマッパ７０１０の基本機能は、もしあれば、ＤＰ、ＰＬＳセル及びＥＡＣ／ＦＩＣセルのそれぞれに対してＴＩによって生成されたデータセルをフレーム内のＯＦＤＭシンボルのそれぞれに対応するアクティブＯＦＤＭセルのアレイにマップすることである。サービスシグナリングデータ（ＰＳＩ（ｐｒｏｇｒａｍ ｓｐｅｃｉｆｉｃ ｉｎｆｏｒｍａｔｉｏｎ）／ＳＩ））は、データパイプによって個別的に集めて送信することができる。セルマッパは、スケジューラによって生成された動的情報及びフレーム構造の構成によって動作する。フレームの細部事項については後で説明する。
周波数インタリーバ７０２０は、セルマッパ７０１０から受信されたデータセルをランダムにインタリーブし、周波数多様性を提供することができる。また、周波数インタリーバ７０２０は、異なるインタリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ）順序を用いて２個の順次的なＯＦＤＭシンボルで構成されるＯＦＤＭシンボルペアに対して動作し、単一フレーム内の最大のインタリービング利得を得ることができる。周波数インタリーバ７０２０の動作の細部事項については後で説明する。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図８は、本発明の実施例に係るＯＦＤＭ生成ブロックを示す図である。
図８に示したＯＦＤＭ生成ブロックは、図１を参照して説明したＯＦＤＭ生成ブロック１０３０の実施例に該当する。
ＯＦＤＭ生成ブロックは、フレームビルディングブロックによって生成されたセルによってＯＦＤＭキャリアを変調し、パイロットを挿入し、送信される時間領域信号を生成する。また、このブロックは、保護区間を順次挿入し、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ ｐｏｗｅｒ ｒａｔｉｏ）減少処理を適用して最終ＲＦ信号を生成する。
図８を参照すると、フレームビルディングブロックは、パイロット及び予約トーン挿入ブロック８０００、２Ｄ−ｅＳＦＮエンコーディングブロック８０１０、ＩＦＦＴ（ｉｎｖｅｒｓｅ ｆａｓｔ Ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ）ブロック８０２０、ＰＡＰＲ減少ブロック８０３０、保護区間挿入ブロック８０４０、プリアンブル挿入ブロック８０５０、他のシステム挿入ブロック８０６０及びＤＡＣブロック８０７０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。
パイロット及び予約トーン挿入ブロック８０００は、パイロット及び予約トーンを挿入することができる。
ＯＦＤＭシンボル内の多様なセルは、パイロットとして知られた基準情報で変調され、パイロットは、受信機で先験的に知られた送信値を有する。パイロットセルの情報は、分散されたパイロット、反復パイロット（ｃｏｎｔｉｎｕａｌ ｐｉｌｏｔ）、エッジパイロット、ＦＳＳ（ｆｒａｍｅ ｓｉｇｎａｌｉｎｇ ｓｙｍｂｏｌ）パイロット及びＦＥＳ（ｆｒａｍｅ ｅｄｇｅ ｓｙｍｂｏｌ）パイロットで構成される。それぞれのパイロットは、パイロットタイプ及びパイロットパターンによって特定のブースティング電力レベルで送信される。パイロット情報の値は、任意の与えられたシンボル上のそれぞれの送信されたキャリアに対して一連の値である基準シーケンスから導出される。パイロットは、フレーム同期化、周波数同期化、時間同期化、チャネル推定及び送信モード識別に使用することができ、また、位相雑音をフォローする（ｆｏｌｌｏｗｉｎｇ）のに使用することができる。
基準シーケンスから取得された基準情報は、フレームのプリアンブル、ＦＳＳ及びＦＥＳを除いたすべてのシンボルで分散されたパイロットセルで送信される。反復パイロットは、フレームのすべてのシンボルに挿入される。反復パイロットの数と位置は、ＦＦＴサイズ及び分散されたパイロットパターンに依存する。エッジキャリアは、プリアンブルシンボルを除いたすべてのシンボル内のエッジパイロットである。これらは、スペクトルのエッジまで周波数補間を許容するために挿入される。ＦＳＳパイロットはＦＳＳに挿入され、ＦＥＳパイロットはＦＥＳに挿入される。これらは、フレームのエッジまで時間補間を許容するために挿入される。
本発明の実施例に係るシステムは、ＳＦＮネットワークをサポートし、分散型ＭＩＳＯ方式は、選択的に非常にロバストな送信モードをサポートするのに使用される。２Ｄ−ｅＳＦＮは、多数のＴＸアンテナを用いる分散型ＭＩＳＯ方式であって、それぞれのＴＸアンテナはＳＦＮネットワーク内の異なる送信側に配置される。
２Ｄ−ｅＳＦＮエンコーディングブロック８０１０は、ＳＦＮ構成で時間及び周波数多様性を生成するために２Ｄ−ｅＳＦＮ処理を行い、多数の送信機から送信された信号の位相を歪曲することができる。そのため、長い時間の間の低いフラットフェーディング又は深いフェーディングによるバーストエラーを緩和することができる。
ＩＦＦＴブロック８０２０は、ＯＦＤＭ変調方式を用いて２Ｄ−ｅＳＦＮエンコーディングブロック８０１０からの出力を変調することができる。パイロットとして（又は予約トーンとして）指定されていないデータシンボル内の任意のセルは、周波数インタリーバからのデータセルのうち一つを伝達する。セルはＯＦＤＭキャリアにマップされる。
ＰＡＰＲ減少ブロック８０３０は、時間領域内の多様なＰＡＰＲ減少アルゴリズムを用いて入力信号に対するＰＡＰＲ減少を行うことができる。
保護区間挿入ブロック８０４０は保護区間を挿入することができ、プリアンブル挿入ブロック８０５０は信号の前にプリアンブルを挿入することができる。プリアンブルの構造の細部事項については後で説明する。他のシステム挿入ブロック８０６０は、時間領域で複数の放送送受信システムの信号をマルチプレクスし、放送サービスを提供する２個以上の異なる放送送信／受信システムのデータが同一のＲＦ信号帯域幅で同時に送信され得る。この場合、２個以上の異なる放送送受信システムは、異なる放送サービスを提供するシステムを称する。異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを称する。それぞれの放送サービスと関連するデータは、異なるフレームを通じて送信され得る。
ＤＡＣブロック８０７０は、入力デジタル信号をアナログシンホルに変換し、アナログ信号を出力することができる。ＤＡＣブロック８０７０から出力された信号は、物理層プロファイルによって多数の出力アンテナを介して送信され得る。本発明の実施例に係るＴＸアンテナは、垂直又は水平極性（ｐｏｌａｒｉｔｙ）を有することができる。
上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。
図９は、本発明の実施例によって将来の放送サービスのための放送信号を受信する装置の構造を示す図である。
本発明の実施例によって将来の放送サービスのための放送信号を受信する装置は、図１を参照して説明した未来の放送サービスのために放送信号を送信する装置に対応し得る。
本発明の実施例によって将来の放送サービスのための放送信号を受信する装置は、同期化及び復調モジュール９０００、フレームパーシングモジュール９０１０、デマッピング及びデコーディングモジュール９０２０、出力プロセッサ９０３０及びシグナリングデコーディングモジュール９０４０を含むことができる。以下では、放送信号を受信する装置の各モジュールの動作を説明する。
同期化及び復調モジュール９０００は、ｍ個のＲｘアンテナを介して入力信号を受信し、放送信号を受信する装置に対応するシステムに対して信号検出及び同期化を行い、放送信号を送信する装置によって行われる手続の逆の手続に対応する復調を行うことができる。
フレームパーシングモジュール９１００は、入力信号フレームをパースし、ユーザによって選択されたサービスが送信されるデータを抽出することができる。放送信号を送信する装置がインタリービングを行うと、フレームパーシングモジュール９１００は、インタリービングの逆の手続に対応するデインタリービングを行うことができる。この場合、抽出される必要がある信号及びデータの位置は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードし、放送信号を送信する装置によって生成されたシグナリング情報を回復することによって得ることができる。
デマッピング及びデコーディングモジュール９２００は、入力信号をビット領域データに変換した後、必要に応じてデインタリービングを行うことができる。デマッピング及びデコーディングモジュール９２００は、送信効率のために適用されたマッピングに対してデマッピングを行い、デコーディングを通じて送信チャネルに対して生成された誤りを訂正することができる。この場合、デマッピング及びデコーディングモジュール９２００は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードすることによって、デマッピング及びデコーディングに必要な送信パラメータを得ることができる。
出力プロセッサ９３００は、放送信号を送信し、送信効率を改善する装置によって適用される多様な圧縮／信号処理手続の逆の手続を行うことができる。この場合、出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータから必要な制御情報を得ることができる。出力プロセッサ８３００の出力は、放送信号を送信する装置に入力される信号に対応し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４又はｖ６）及び一般ストリームであり得る。
シグナリングデコーディングモジュール９４００は、同期化及び復調モジュール９０００によって復調された信号からＰＬＳ情報を得ることができる。上述したように、フレームパーシングモジュール９１００、デマッピング及びデコーディングモジュール９２００及び出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータを用いてその機能を実行することができる。
図１０は、本発明の実施例に係るフレーム構造を示す図である。
図１０は、スーパーフレーム内のフレームタイプ及びＦＲＵの例示的な構成を示す。（ａ）は、本発明の実施例に係るスーパーフレームを示し、（ｂ）は、本発明の実施例に係るＦＲＵ（ｆｒａｍｅ ｒｅｐｅｔｉｔｉｏｎ ｕｎｉｔ）を示し、（ｃ）は、ＦＲＵ内の可変ＰＨＹプロファイルのフレームを示し、（ｄ）はフレームの構造を示す。
スーパーフレームは８個のＦＲＵで構成することができる。ＦＲＵは、フレームのＴＤＭのための基本マルチプレキシング単位であって、スーパーフレーム内で８回繰り返される。
ＦＲＵ内の各フレームは、ＰＨＹプロファイル（ベース、ハンドヘルド、アドバンスド）及びＦＥＴのうち一つに属する。ＦＲＵ内のフレームの最大許容数は４であり、与えられたＰＨＹプロファイルは、ＦＲＵ（例えば、ベース、ハンドヘルド、アドバンスド）で０倍から４倍までの任意の回数だけ表れ得る。ＰＨＹプロファイルの定義は、必要であれば、プリアンブル内のＰＨＹ＿ＰＲＯＦＩＬＥの予約値を用いて拡張することができる。
ＦＥＦ部分は、含まれるならば、ＦＲＵの端に挿入される。ＦＥＦがＦＲＵに含まれると、スーパーフレームでＦＥＦの最小数は８である。ＦＥＦ部分が互いに隣接することは推薦されない。
また、一つのフレームは、多数のＯＦＤＭシンボル及びプリアンブルに分離される。（ｄ）に示したように、フレームは、プリアンブル、一つ以上のフレームシグナリングシンボル（ＦＳＳ）、正常データシンボル及びフレームエッジシンボル（ＦＥＳ）を含む。
プリアンブルは、高速フューチャーキャストＵＴＢシステム信号の検出が可能であり、信号の効率的な送受信のための基本送信パラメータのセットを提供する特殊シンボルである。プリアンブルの細部説明については後で説明する。
ＦＳＳの主要目的はＰＬＳデータを伝達することにある。高速同期化及びチャネル推定、及びＰＬＳデータの高速デコーディングのために、ＦＳＳは、正常データシンボルより密集したパイロットパターンを有する。ＦＥＳは、正確にＦＳＳと同一のパイロットを有し、これは、ＦＥＳの直前のシンボルに対して外挿せず、ＦＥＳ内の周波数専用補間及び時間補間を可能にする。
図１１は、本発明の実施例に係るフレームのシグナリング層構造を示す図である。
図１１は、３個の主要部分、すなわち、プリアンブルシグナリングデータ１１０００、ＰＬＳ１データ１１０１０及びＰＬＳ２データ１１０２０に分離されたシグナリング層構造を示す。すべてのフレームでプリアンブルシンボルによって伝達されるプリアンブルの目的は、そのフレームの送信タイプ及び基本送信パラメータを指示することにある。ＰＬＳ１は、受信機がＰＬＳ２データにアクセスし、ＰＬＳ２データをデコードするようにし、これは、関心のあるＤＰにアクセスするパラメータを含む。ＰＬＳ２は、すべてのフレームで伝達され、２個の主要部分、すなわち、ＰＬＳ２−ＳＴＡＴデータ及びＰＬＳ２−ＤＹＮデータに分離される。ＰＬＳ２データの静的及び動的部分には、必要であればパディングが後に来る。
図１２は、本発明の実施例に係るプリアンブルシグナリングデータを示す図である。
プリアンブルシグナリングデータは、フレーム構造内で受信機がＰＬＳデータにアクセスし、ＤＰをトレースさせるのに必要な情報の２１ビットを伝達する。プリアンブルシグナリングの細部事項は次の通りである。
ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、現在のフレームのＰＨＹプロファイルタイプを示す。異なるＰＨＹプロファイルタイプのマッピングは、以下の表５に与えられる。
ＦＦＴ＿ＳＩＺＥ：この２ビットフィールドは、以下の表６に記載したように、フレームグループ内の現在のフレームのＦＦＴサイズを示す。
ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、以下の表７に記載したように、現在のスーパーフレーム内の保護区間分数（ｆｒａｃｔｉｏｎ）値を示す。
ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、ＥＡＣが現在のフレームに提供されるか否かを示す。このフィールドが「１」に設定されると、ＥＡＳ（ｅｍｅｒｇｅｎｃｙ ａｌｅｒｔ ｓｅｒｖｉｃｅ）が現在のフレームで提供される。このフィールドが「０」に設定されると、ＥＡＳが現在のフレームで伝達されない。このフィールドは、スーパーフレーム内で動的にスイッチされ得る。
ＰＩＬＯＴ＿ＭＯＤＥ：この１ビットフィールドは、プロファイルモードが現在のフレームグループ内の現在のフレームに対してモバイルモードであるのか、それとも固定モードであるのかを指示する。このフィールドが「０」に設定されると、モバイルパイロットモードが使用される。フィールドが「１」に設定されると、固定パイロットモードが使用される。
ＰＡＰＲ＿ＦＬＡＧ：この１ビットフィールドは、ＰＡＰＲ減少が現在のフレームグループ内の現在のフレームに使用されるか否かを指示する。このフィールドが「１」に設定されると、ＰＡＰＲ減少にトーン予約（ｔｏｎｅ ｒｅｓｅｒｖａｔｉｏｎ）が使用される。このフィールドが「０」に設定されると、ＰＡＰＲ減少が使用されない。
ＦＲＵ＿ＣＯＮＦＩＧＵＲＥ：この３ビットフィールドは、現在のスーパーフレーム内に存在するＦＲＵ（ｆｒａｍｅ ｒｅｐｅｔｉｔｉｏｎ ｕｎｉｔ）のＰＨＹプロファイルタイプ構成を示す。現在のスーパーフレームで伝達されるすべてのプロファイルタイプは、現在のスーパーフレーム内のすべてのフレーム内のこのフィールドで識別される。３ビットフィールドは、以下の表８に示したように、各プロファイルに対する異なる定義を有する。
ＲＥＳＥＲＶＥＤ：この７ビットフィールドが未来の使用のために予約される。
図１３は、本発明の実施例に係るＰＬＳ１データを示す図である。
ＰＬＳ１データは、ＰＬＳ２の受信及びデコーディングを可能にするのに必要なパラメータを含む基本送信パラメータを提供する。上述したように、ＰＬＳ１データは、一つのフレームグループの全体のデュレーションの間に変更されない。ＰＬＳ１データのシグナリングフィールドの詳細な定義は次の通りである。
ＰＲＥＡＭＢＬＥ＿ＤＡＴＡ：この２０ビットフィールドは、ＥＡＣ＿ＦＬＡＧを除いたプリアンブルシグナリングデータの写本である。
ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵ：この２ビットフィールドは、ＦＲＵ当たりのフレームの数を示す。
ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この３ビットフィールドは、フレームグループで伝達されるペイロードデータのフォーマットを指示する。ＰＡＹＬＯＡＤ＿ＴＹＰＥは、表９に示したようにシグナリングされる。
ＮＵＭ＿ＦＳＳ：この２ビットフィールドは、現在のフレーム内のＦＳＳシンボルの数を示す。
ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、送信された信号フォーマットのバージョンを示す。ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮは、２個の４ビットフィールド、すなわち、メジャーバージョン及びマイナーバージョンに分離される。
メジャーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＭＳＢ４ビットは、メジャーバージョン情報を示す。メジャーバージョンフィールドの変化は、非−下位−互換（ｎｏｎ−ｂａｃｋｗａｒｄ−ｃｏｍｐａｔｉｂｌｅ）変化を示す。デフォルト値は「００００」である。この標準に記載したバージョンにおいて、値は「００００」に設定される。
マイナーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮのＬＳＢ４ビットは、マイナーバージョン情報を示す。マイナーバージョンフィールドの変化は下位互換性である。
ＣＥＬＬ＿ＩＤ：これは、ＡＴＳＣネットワークで地理的なセルを固有に識別する１６ビットフィールドである。ＡＴＳＣセルカバレッジ領域は、フューチャーキャストＵＴＢシステムに使用される周波数の数に依存し、一つ以上の周波数で構成することができる。ＣＥＬＬ＿ＩＤの値が知られていないか、特定されていない場合、このフィールドは「０」に設定される。
ＮＥＴＷＯＲＫ＿ＩＤ：これは、現在のＡＴＳＣネットワークを固有に識別する１６ビットフィールドである。
ＳＹＳＴＥＭ＿ＩＤ：この１６ビットフィールドは、ＡＴＳＣネットワーク内のフューチャーキャストＵＴＢシステムを固有に識別する。フューチャーキャストＵＴＢシステムは、入力が一つ以上の入力ストリーム（ＴＳ、ＩＰ、ＧＳ）であって、出力がＲＦ信号である地上波放送システムである。フューチャーキャストＵＴＢシステムは、もしあれば、一つ以上のＰＨＹプロファイル及びＦＥＴを伝達する。同一のフューチャーキャストＵＴＢシステムは、異なる入力ストリームを伝達することができ、異なる地理的領域で異なるＲＦ周波数を使用してローカルサービス挿入を許容する。フレーム構造及びスケジューリングは、一つの場所で制御され、フューチャーキャストＵＴＢシステム内ですべての送信に対して同一である。一つ以上のフューチャーキャストＵＴＢシステムは、すべて同一の物理層構造及び構成を有することを意味する同一のＳＹＳＴＥＭ＿ＩＤを有することができる。
次のループは、各フレームタイプのＦＲＵ構成及び長さを指示するのに使用されるＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ、ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ、ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ及びＲＥＳＥＲＶＥＤで構成される。ループサイズは固定され、４個のＰＨＹプロファイル（ＦＥＴを含む）がＦＲＵ内でシグナリングされる。ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵが４より小さいと、使用されないフィールドはゼロで充填される。
ＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目（ｉは、ループインデックスである）フレームのＰＨＹプロファイルタイプを示す。このフィールドは、表８に示したように、同一のシグナリングフォーマットを使用する。
ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ：この２ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの長さを示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮと共にＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨを用いて、フレームデュレーションの正確な値を得ることができる。
ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの保護区間分数値を示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮは、表７によってシグナリングされる。
ＲＥＳＥＲＶＥＤ：この４ビットフィールドが将来の使用のために予約される。
次のフィールドは、ＰＬＳ２データをデコードするパラメータを提供する。
ＰＬＳ２＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、ＰＬＳ２保護によって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナリングされる。ＬＤＰＣコードの細部事項については後で説明する。
ＰＬＳ２＿ＭＯＤ：この３ビットフィールドは、ＰＬＳ２によって使用される変調タイプを示す。変調タイプは、表１１によってシグナリングされる。
ＰＬＳ２＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、現在のフレームグループで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌ ｃｏｄｅｄ ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃtotal＿partial＿block）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＰＬＳ２＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＰＬＳ２＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＰＬＳ２＿ＲＥＰ＿ＦＬＡＧ：この１ビットフラグは、現在のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。
ＰＬＳ２＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、現在のフレームグループのすべてのフレームで伝達されるＰＬＳ２に対する部分コーディングブロック（ｐａｒｔｉａｌ ｃｏｄｅｄ ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃtotal_partial_block）を示す。反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＰＬＳ２＿ＮＥＸＴ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、次のフレームグループのすべてのフレームで伝達されるＰＬＳ２に使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナリングされる。
ＰＬＳ２＿ＮＥＸＴ＿ＭＯＤ：この３ビットフィールドは、次のフレームグループのすべてのフレームで伝達されるＰＬＳ２に使用される変調タイプを示す。変調タイプは、表１１によってシグナリングされる。
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＦＬＡＧ：この１ビットフィールドは、次のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、次のフレームグループのすべてのフレームで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌ ｃｏｄｅｄ ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃtotal_partial_block）を示す。次のフレームグループで反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループで一定である。
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループで一定である。
ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＰＬＳ２＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、現在のフレームグループ内のＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。下記の表１２は、このフィールドの値を示す。このフィールドが「００」に設定されると、現在のフレームでＰＬＳ２に対して追加のパリティが使用されない。
ＰＬＳ２＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、次のフレームグループでＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。表１２は、このフィールドの値を定義する。
ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、次のフレームグループのすべてのフレームでのＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＲＥＳＥＲＶＥＤ：この３２ビットフィールドが将来の使用のために予約される。
ＣＲＣ＿３２：全体のＰＬＳ１シグナリングに適用される３２ビットエラー検出コード
図１４は、本発明の実施例に係るＰＬＳ２データを示す図である。
図１４は、ＰＬＳ２データのＰＬＳ２−ＳＴＡＴデータを示す。ＰＬＳ２−ＳＴＡＴデータは、フレームグループ内で同一であるが、ＰＬＳ２−ＤＹＮデータは現在のフレームに特定された情報を提供する。
ＰＬＳ２−ＳＴＡＴデータのフィールドの細部事項は次の通りである。
ＦＩＣ＿ＦＬＡＧ：この１ビットフィールドは、ＦＩＣが現在のフレームグループに使用されるか否かを示す。このフィールドが「１」に設定されると、ＦＩＣが現在のフレームで提供される。このフィールドが「０」に設定されると、ＦＩＣが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＡＵＸ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレームグループで補助ストリームが使用されるか否かを示す。このフィールドが「１」に設定されると、補助ストリームが現在のフレームで提供される。このフィールドが「０」に設定されると、補助ストリームが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。
ＮＵＭ＿ＤＰ：この６ビットフィールドは、現在のフレームで伝達されるＤＰの数を示す。このフィールドの値は、１〜６４の範囲内にあり、ＤＰの数はＮＵＭ＿ＤＰ＋１である。
ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内でＤＰを固有に識別する。
ＤＰ＿ＴＹＰＥ：この３ビットフィールドはＤＰのタイプを示す。これは、以下の表１３によってシグナリングされる。
ＤＰ＿ＧＲＯＵＰ＿ＩＤ：この８ビットフィールドは、現在のＤＰが連関したＤＰグループを識別する。これは、受信機が特定のサービスと連関したサービスコンポーネントのＤＰにアクセスするのに使用することができ、これらＤＰは同一のＤＰ＿ＧＲＯＵＰ＿ＩＤを有する。
ＢＡＳＥ＿ＤＰ＿ＩＤ：この６ビットフィールドは、管理層で使用されるサービスシグナリングデータ（ＰＳＩ／ＳＩ）を伝達するＤＰを示す。ＢＡＳＥ＿ＤＰ＿ＩＤで指示されたＤＰは、サービスシグナリングデータのみを伝達する専用ＤＰ又はサービスデータと共にサービスシグナリングデータを伝達する正常ＤＰであり得る。
ＤＰ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、連関したＤＰによって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、以下の表１４によってシグナリングされる。
ＤＰ＿ＣＯＤ：この４ビットフィールドは、連関したＤＰによって使用されるコードレートを示す。コードレートは、以下の表１５によってシグナリングされる。
ＤＰ＿ＭＯＤ：この４ビットフィールドは、連関したＤＰによって使用される変調を示す。変調は、以下の表１６によってシグナリングされる。
ＤＰ＿ＳＳＤ＿ＦＬＡＧ：この１ビットフィールドは、ＳＳＤモードが連関したＤＰで使用されるか否かを示す。このフィールドが値「１」に設定されると、ＳＳＤが使用される。このフィールドが値「０」に設定されると、ＳＳＤが使用されない。
ＰＨＹ＿ＰＲＯＦＩＬＥがアドバンスドプロファイルを示す「０１０」と同一である場合のみに次のフィールドが表れる。
ＤＰ＿ＭＩＭＯ：この３ビットフィールドは、連関したＤＰにいずれのタイプのＭＩＭＯエンコーディングプロセスが適用されるのかを示す。ＭＩＭＯエンコーディングプロセスのタイプは、表１７によってシグナリングされる。
ＤＰ＿ＴＩ＿ＴＹＰＥ：この１ビットフィールドは、時間インタリービングのタイプを示す。「０」の値は、一つのＴＩグループが一つのフレームに対応し、一つ以上のＴＩブロックを含むことを示す。「１」の値は、一つのＴＩグループが１より多いフレームで伝達され、一つのＴＩブロックのみを含むことを示す。
ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：２ビットフィールドの使用（許容される値が１、２、４、８のみである）は、次のようにＤＰ＿ＴＩ＿ＴＹＰＥフィールド内に設定された値によって決定される。
ＤＰ＿ＴＩ＿ＴＹＰＥが値「１」に設定されると、このフィールドは、ＰI、すなわち、各ＴＩグループがマップされるフレームの数を示し、ＴＩグループ当たりに一つのＴＩブロックがある（ＮTI＝１）。２ビットフィールドを有する許容されたＰI値は、以下の表１８で定義される。
ＤＰ＿ＴＩ＿ＴＹＰＥが「０」に設定されると、このフィールドは、ＴＩグループ当たりのＴＩブロックの数（ＮTI）を示し、フレーム当たりに一つのＴＩグループがある（ＰI＝１）。２ビットフィールドを有する許容されたＰI値は、以下の表１８で定義される。
ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ：この２ビットフィールドは、連関したＤＰに対するフレームグループ内のフレーム区間（ＩJUMP）を示し、許容される値は１、２、４、８である（対応する２ビットフィールドは、それぞれ「００」、「０１」、「１０」、「１１」である）。フレームグループのすべてのフレームで表れないＤＰに対して、このフィールドの値は連続的なフレーム間の間隔と同一である。例えば、ＤＰがフレーム１、５、９、１３などで表れると、このフィールドは「４」に設定される。すべてのフレームで表れるＤＰに対して、このフィールドは「１」に設定される。
ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ：この１ビットフィールドは、時間インタリーバ５０５０の利用可能性を決定する。ＤＰに対して時間インタリービングが使用されない場合、これは「１」に設定される。時間インタリービングが使用される場合、これは「０」に設定される。
ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸ：この５ビットフィールドは、現在ＤＰが発生するスーパーフレームの第１フレームのインデックスを示す。ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸの値は０〜３１の範囲内にある。
ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ：この１０ビットフィールドは、このＤＰに対するＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳの最大値を示す。このフィールドの値は、ＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳと同一の範囲を有する。
ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードデータのタイプを示す。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥは、以下の表１９によってシグナリングされる。
ＤＰ＿ＩＮＢＡＮＤ＿ＭＯＤＥ：この２ビットフィールドは、現在のＤＰが帯域内シグナリング情報を伝達するか否かを示す。帯域内シグナリングタイプは、以下の表２０によってシグナリングされる。
ＤＰ＿ＰＲＯＴＯＣＯＬ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードのプロトコルタイプを示す。入力ペイロードタイプが選択されると、以下の表２１によってシグナリングされる。
ＤＰ＿ＣＲＣ＿ＭＯＤＥ：この２ビットフィールドは、入力フォーマッティングブロックでＣＲＣエンコーディングが使用されるか否かを示す。ＣＲＣモードは、以下の表２２によってシグナリングされる。
ＤＮＰ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるヌル−パケット削除モードを示す。ＤＮＰ＿ＭＯＤＥは、以下の表２３によってシグナリングされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＤＮＰ＿ＭＯＤＥは値「００」に設定される。
ＩＳＳＹ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＩＳＳＹモードを示す。ＩＳＳＹ＿ＭＯＤＥは、以下の表２４によってシグナリングされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＩＳＳＹ＿ＭＯＤＥは値「００」に設定される。
ＨＣ＿ＭＯＤＥ＿ＴＳ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＴＳヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＴＳは、以下の表２５によってシグナリングされる。
ＨＣ＿ＭＯＤＥ＿ＩＰ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＩＰ（「０１」）に設定されるときのＩＰヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＩＰは、以下の表２６によってシグナリングされる。
ＰＩＤ：この１３ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定され、ＨＣ＿ＭＯＤＥ＿ＴＳが「０１」又は「１０」に設定されるときのＴＳヘッダ圧縮のためのＰＩＤ番号を示す。
ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、将来の使用のために予約される。
ＦＩＣ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。
ＦＩＣ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、ＦＩＣのバージョン番号を示す。
ＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１３ビットフィールドは、ＦＩＣのバイト長さを示す。
ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、将来の使用のために予約される。
ＡＵＸ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。
ＮＵＭ＿ＡＵＸ：この４ビットフィールドは、補助ストリームの数を示す。ゼロは、補助ストリームが使用されないことを意味する。
ＡＵＸ＿ＣＯＮＦＩＧ＿ＲＦＵ：この８ビットフィールドは、将来の使用のために予約される。
ＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥ：この４ビットフィールドは、現在の補助ストリームのタイプを示すための未来の使用のために予約される。
ＵＸ＿ＰＲＩＶＡＴＥ＿ＣＯＮＦＩＧ：この２８ビットフィールドは、補助ストリームをシグナリングするための将来の使用のために予約される。
図１５は、本発明の他の実施例に係るＰＬＳ２データを示す図である。
図１５は、ＰＬＳ２データのＰＬＳ２−ＤＹＮデータを示す。ＰＬＳ２−ＤＹＮデータの値は、一つのフレームグループのデュレーションの間に変わり、フィールドのサイズは一定に維持される。
ＰＬＳ２−ＤＹＮデータのフィールドの細部事項は次の通りである。
ＦＲＡＭＥ＿ＩＮＤＥＸ：この５ビットフィールドは、スーパーフレーム内の現在のフレームのフレームインデックスを示す。スーパーフレームの第１フレームのインデックスは「０」に設定される。
ＰＬＳ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナリングされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「１」は、次のスーパーフレームで変化があることを意味する。
ＦＩＣ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成（すなわち、ＦＩＣの内容）が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナリングされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「０００１」は、次のスーパーフレームで変化があることを意味する。
ＲＥＳＥＲＶＥＤ：この１６ビットフィールドは、将来の使用のために予約される。
ＮＵＭ＿ＤＰを通じてループで次のフィールドが表れ、これは、現在のフレームで伝達されるＤＰと連関したパラメータを示す。
ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内のＤＰを固有に指示する。
ＤＰ＿ＳＴＡＲＴ：この１５ビット（又は１３ビット）フィールドは、ＤＰＵアドレッシング方式を用いて第１ＤＰの開始位置を示す。ＤＰ＿ＳＴＡＲＴフィールドは、以下の表２７に示したように、ＰＨＹプロファイル及びＦＦＴサイズによって異なる長さを有する。
ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ：この１０ビットフィールドは、現在のＤＰに対する現在のＴＩグループ内のＦＥＣブロックの数を示す。ＤＰ＿ＮＵＭ＿ＢＬＯＣＫの値は０〜１０２３の範囲内にある。
ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、将来の使用のために予約される。
次のフィールドは、ＥＡＣと連関したＦＩＣパラメータを示す。
ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレーム内のＥＡＣの存在を示す。このビットは、プリアンブル内のＥＡＣ＿ＦＬＡＧと同一の値である。
ＥＡＳ＿ＷＡＫＥ＿ＵＰ＿ＶＥＲＳＩＯＮ＿ＮＵＭ：この８ビットフィールドは、ウェイクアップ指示のバージョン番号を示す。
ＥＡＣ＿ＦＬＡＧフィールドが「１」と同一である場合、次の１２ビットは、ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥフィールドに対して割り当てられる。ＥＡＣ＿ＦＬＡＧフィールドが「０」と同一である場合、次の１２ビットは、ＥＡＣ＿ＣＯＵＮＴＥＲに割り当てられる。
ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１２ビットフィールドは、ＥＡＣのバイト長さを示す。
ＥＡＣ＿ＣＯＵＮＴＥＲ：この１２ビットフィールドは、ＥＡＣが到逹するフレームの前のフレームの数を示す。
ＡＵＸ＿ＦＬＡＧフィールドが「１」と同一である場合にのみ次のフィールドが表れる。
ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＤＹＮ：この４８ビットフィールドは、補助ストリームをシグナリングするための将来使用のために予約される。このフィールドの意味は、構成可能なＰＬＳ２−ＳＴＡＴ内のＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥの値に依存する。
ＣＲＣ＿３２：全体のＰＬＳ２に適用される３２ビットエラー検出コード。
図１６は、本発明の実施例に係るフレームの論理構造を示す図である。
上述したように、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルは、フレーム内のＯＦＤＭシンボルのアクティブキャリアにマップされる。ＰＬＳ１及びＰＬＳ２は、まず、一つ以上のＦＳＳにマップされる。その後、もしあれば、ＥＡＣセルがＰＬＳフィールドの直後にマップされ、その後、もしあれば、ＦＩＣセルがマップされる。もしあれば、ＤＰは、ＰＬＳ又はＥＡＣ、ＦＩＣの後にマップされる。まず、タイプ１ ＤＰが来た後、タイプ２ ＤＰが来る。ＤＰのタイプの細部事項については後で説明する。任意の場合、ＤＰは、ＥＡＳのための任意の特殊データ又はサービスシグナリングデータを伝達することができる。もしあれば、補助ストリーム又は各ストリームがＤＰの後に来た後、ダミーセルが来る。これらすべてを上述した順序、すなわち、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーデータセルの順にマップすることは、フレーム内のセル容量を正確に充填する。
図１７は、本発明の実施例に係るＰＬＳマッピングを示す図である。
ＰＬＳセルは、ＦＳＳのアクティブキャリアにマップされる。ＰＬＳによって占有されたセルの数に依存して、一つ以上のシンボルがＦＳＳとして指定され、ＦＳＳの数（ＮFSS）は、ＰＬＳ１内のＮＵＭ＿ＦＳＳによってシグナリングされる。ＦＳＳは、ＰＬＳセルを伝達する特殊シンボルである。ロバスト性及びレイテンシ（ｌａｔｅｎｃｙ）はＰＬＳの重要な問題であるので、ＦＳＳは、ＦＳＳ内の周波数専用補間及び高速同期化を許容するより高い密度のパイロットを有する。
ＰＬＳセルは、図１７の例に示したように、トップ−ダウン（ｔｏｐ−ｄｏｗｎ）方式でＮFSS個のＦＳＳのアクティブキャリアにマップされる。ＰＬＳ１セルは、セルインデックスの増加順に第１ＦＳＳの第１セルから先にマップされる。ＰＬＳ２セルは、ＰＬＳ１の最後のセルの直後にマップされ、第１ＦＳＳの最後のセルインデックスまでマッピングが下向きに継続される。要求されるＰＬＳセルの総数が一つのＦＳＳのアクティブキャリアの数を超えると、マッピングは、次のＦＳＳに進行し、第１ＦＳＳと正確に同一の方式で継続される。
ＰＬＳマッピングの完了後、ＤＰが次に伝達される。ＥＡＣ、ＦＩＣ又はＥＡＣ及びＦＩＣが現在のフレームに存在すると、これらはＰＬＳと「正常」ＤＰとの間に配置される。
図１８は、本発明の実施例に係るＥＡＣマッピングを示す図である。
ＥＡＣは、ＥＡＳメッセージを伝達する専用チャネルであって、ＥＡＳに対するＤＰにリンクされる。ＥＡＳサポートは提供されるが、ＥＡＣ自体は、すべてのフレームに存在することもあり、すべてのフレームに存在しないこともある。もしあれば、ＥＡＣはＰＬＳ２セルの直後にマップされる。ＥＡＣは、ＰＬＳセル以外に、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルのうちいずれかの後に来ない。ＥＡＣセルをマップする順序はＰＬＳと正確に同一である。
ＥＡＣセルは、図１８に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＥＡＳメッセージサイズによって、ＥＡＣセルは、図１８に示したようにいくつかのシンボルを占有する。
ＥＡＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＥＡＣの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは正常データシンボルであって、これは、ＦＳＳより多くのアクティブキャリアを有する。
ＥＡＣマッピングの完了後、もし存在すれば、ＦＩＣが次に伝達される。（ＰＬＳ２フィールドでシグナリングされることによって）ＦＩＣが送信されないと、ＤＰはＥＡＣの最後のセルの直後にマップされる。
図１９は、本発明の実施例に係るＦＩＣマッピングを示す図である。
（ａ）は、ＥＡＣがないＦＩＣの例示的なマッピングを示し、（ｂ）は、ＥＡＣがあるＦＩＣの例示的なマッピングを示す。
ＦＩＣは、高速サービス獲得及びチャネルスキャニングを可能にする層間（ｃｒｏｓｓ−ｌａｙｅｒ）情報に対する専用チャネルである。この情報は、主に各ブロードキャスタのＤＰとサービスとの間の情報を結合するチャネルを含む。高速スキャンのために、受信機は、ＦＩＣをデコードし、ブロードキャスタＩＤ、サービスの数及びＢＡＳＥ＿ＤＰ＿ＩＤなどの情報を得ることができる。高速サービスの獲得のために、ＦＩＣに加えて、ベースＤＰがＢＡＳＥ＿ＤＰ＿ＩＤを用いてデコードされ得る。伝達される内容以外に、ベースＤＰは、正常ＤＰと正確に同一の方式でエンコードされ、フレームにマップされる。そのため、ベースＤＰに対して追加の説明が要求されない。ＦＩＣデータが生成されて管理層で消費される。ＦＩＣデータの内容は、管理層の説明書に記載した通りである。
ＦＩＣデータは選択的であり、ＦＩＣの使用は、ＰＬＳ２の静的部分内のＦＩＣ＿ＦＬＡＧパラメータによってシグナリングされる。ＦＩＣが使用されると、ＦＩＣ＿ＦＬＡＧが「１」に設定され、ＦＩＣのためのシグナリングフィールドはＰＬＳ２の静的部分に定義される。このフィールドでは、ＦＩＣ＿ＶＥＲＳＩＯＮ及びＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥがシグナリングされる。ＦＩＣは、ＰＬＳ２と同一の変調、コーディング及び時間インタリービングパラメータを用いる。ＦＩＣは、ＰＬＳ２＿ＭＯＤＥ及びＰＬＳ２＿ＦＥＣなどの同一のシグナリングパラメータを共有する。もしあれば、ＦＩＣデータは、ＰＬＳ２又は、もしあれば、ＥＡＣの直後にマップされる。ＦＩＣは、任意の正常ＤＰ、補助ストリーム又はダミーセルの後にマップされない。ＦＩＣセルをマップする方法はＥＡＣと正確に同一であり、これはＰＬＳと同一である。
ＰＬＳの後にＥＡＣがない場合、ＦＩＣセルは、（ａ）の例に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＦＩＣデータサイズによって、ＦＩＣセルは、（ｂ）に示したように、いくつかのシンボルにわたってマップされ得る。
ＦＩＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＦＩＣセルの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは、ＦＳＳより多くのアクティブキャリアを有する正常データシンボルである。
ＥＡＳメッセージが現在のフレームで送信されると、ＥＡＣはＦＩＣに先行し、ＦＩＣセルは、（ｂ）に示したように、セルインデックスの増加順にＥＡＣの次のセルからマップされる。
ＦＩＣマッピングの完了後、一つ以上のＤＰがマップされ、その後、もしあれば、補助ストリーム及びダミーセルがマップされる。
図２０は、本発明の実施例に係るＤＰのタイプを示す図である。
図２０の（ａ）はタイプ１ ＤＰを示し、（ｂ）はタイプ２ ＤＰを示す。
先行チャネル、すなわち、ＰＬＳ、ＥＡＣ及びＦＩＣがマップされた後、ＤＰのセルがマップされる。ＤＰは、マッピング方法によって２個のタイプのうち一つに分類される。
タイプ１ ＤＰ：ＤＰは、ＴＤＭによってマップされる。
タイプ２ ＤＰ：ＤＰは、ＦＤＭによってマップされる。
ＤＰのタイプは、ＰＬＳ２の静的部分でＤＰ＿ＴＹＰＥフィールドによって指示される。図２０は、タイプ１ ＤＰ及びタイプ２ ＤＰのマッピング順序を示す。タイプ１ ＤＰは、まず、セルインデックスの増加順にマップされ、最後のセルインデックスに到逹した後、シンボルインデックスが１ずつ増加する。次のシルボル内で、ＤＰは、ｐ＝０からセルインデックスの増加順に継続してマップされる。一つのフレームで共にマップされた多数のＤＰで、タイプ１ ＤＰのそれぞれは、ＤＰのＴＤＭマルチプレキシングと類似する形に時間でグループ化される。
タイプ２ ＤＰは、まず、シンボルインデックスの増加順にマップされ、フレームの最後のＯＦＤＭシンボルに到逹した後、セルインデックスは１ずつ増加し、シンボルインデックスは第１利用可能なシンボルに後退し、そのシンボルインデックスから増加する。一つのフレームで多数のＤＰを共にマップした後、タイプ２ ＤＰのそれぞれは、ＤＰのＦＤＭマルチプレキシングと類似する形に周波数でグループ化される。
一つの制限が必要であれば、すなわち、タイプ１ ＤＰが常にタイプ２ ＤＰに先行すると、タイプ１ ＤＰ及びタイプ２ ＤＰはフレーム内で共存し得る。タイプ１及びタイプ２ ＤＰを伝達するＯＦＤＭセルの総数は、ＤＰの送信のために利用可能なＯＦＤＭセルの総数を超えることができない。
ここで、ＤDP1は、タイプ１ ＤＰによって占有されるＯＦＤＭセルの数であり、ＤDP2は、タイプ２ ＤＰによって占有されるＯＦＤＭセルの数である。ＰＬＳ、ＥＡＣ、ＦＩＣは、いずれもタイプ１ ＤＰと同一の方式でマップされるので、これらはすべて「タイプ１のマッピング規則」に従う。そのため、タイプ１のマッピングは、常にタイプ２のマッピングより先行する。
図２１は、本発明の実施例に係るＤＰマッピングを示す図である。
（ａ）は、タイプ１ ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示し、（ｂ）は、タイプ２ ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示す。
タイプ１ ＤＰ（０，ＤDP1−１）をマップするためのＯＦＤＭセルのアドレッシングは、タイプ１ ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ１ ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナリングするのに使用される。
ＥＡＣ及びＦＩＣなしで、アドレス０は、最後のＦＳＳ内のＰＬＳを伝達する最後のセルの直後のセルを称する。ＥＡＣが送信され、ＦＩＣがその該当フレームでない場合、アドレス０は、ＥＡＣを伝達する最後のセルの直後のセルを称する。ＦＩＣが該当フレームで送信されると、アドレス０は、ＦＩＣを伝達する最後のセルの直後のセルを称する。タイプ１ ＤＰに対するアドレス０は、（ａ）に示したように、２個の異なるケースを考慮して算出することができる。（ａ）に示した例において、ＰＬＳ、ＥＡＣ及びＦＩＣはすべて送信されると仮定する。ＥＡＣ及びＦＩＣのうち一つ又は二つとも省略される場合への拡張は容易である。（ａ）の左側に示したように、ＦＩＣまでのすべてのセルをマップした後、ＦＳＳ内に残りのセルが残っている。
タイプ２ ＤＰ（０，…，ＤDP2−１）をマップするＯＦＤＭセルのアドレッシングは、タイプ２ ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ２ ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナリングするのに使用される。
（ｂ）に示したように、３個の少し異なるケースが可能である。（ｂ）の左側上に示した第１ケースでは、最後のＦＳＳ内のセルはタイプ２ ＤＰマッピングに用いられる。中間に示した第２ケースでは、ＦＩＣが正常シンボルのセルを占めるが、そのシンボル上のＦＩＣセルの数はＣFSSより小さい。（ｂ）の右側に示した第３ケースは、そのシンボル上にマップされたＦＩＣセルの数がＣFSSを超えることを除いては第２ケースと同一である。
ＰＬＳ、ＥＡＣ及びＦＩＣは、タイプ１ ＤＰと同一の「タイプ１のマッピング規則」に従うので、タイプ１ ＤＰがタイプ２ ＤＰに先行する場合への拡張は簡単である。
データパイプ単位（ＤＰＵ）は、データセルをフレーム内のＤＰに割り当てる基本単位である。
ＤＰＵは、フレーム内にＤＰを位置させるシグナリング単位として定義される。セルマッパ７０１０は、ＤＰのそれぞれに対するＴＩによって生成されたセルをマップすることができる。時間インタリーバ５０５０は、一連のＴＩブロックを出力し、それぞれのＴＩブロックは、セルのセットで構成される可変数（ｖａｒｉａｂｌｅ ｎｕｍｂｅｒ）のＸＦＥＣＢＬＯＣＫを含む。ＸＦＥＣＢＬＯＣＫ内のセルの数（Ｎcells）は、ＦＥＣＢＬＯＣＫサイズ（Ｎldpc）及び星状シンボル当たりの送信ビット数に依存する。ＤＰＵは、与えられたＰＨＹプロファイルでサポートされるＸＦＥＣＢＬＯＣＫ内のセルの数のすべての可能な値の最も大きい共通除数（ｄｉｖｉｓｏｒ）（Ｎcells）として定義される。セル内のＤＰＵの長さはＬDPUとして定義される。各ＰＨＹプロファイルがＦＥＣＢＬＯＣＫサイズ及び星状シンボル当たりに異なる数の異なる組み合わせをサポートするので、ＬDPUはＰＨＹプロファイルに基づいて定義される。
図２２は、本発明の実施例に係るＦＥＣ構造を示す図である。
図２２は、ビットインタリービング前の本発明の実施例に係るＦＥＣ構造を示す。上述したように、データＦＥＣエンコーダは、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。図示したＦＥＣ構造はＦＥＣＢＬＯＣＫに対応する。また、ＦＥＣＢＬＯＣＫ及びＦＥＣ構造は、ＬＤＰＣコードワードの長さに対応する同一の値を有する。
図２２に示したように、ＢＣＨエンコーディングはそれぞれのＢＢＦ（Ｋbchビット）に適用され、ＬＤＰＣエンコーディングはＢＣＨエンコーディングＢＢＦ（Ｋldpcビット＝Ｎbchビット）に適用される。
Ｎldpcの値は、６４８００ビット（長いＦＥＣＢＬＯＣＫ）又は１６２００ビット（短いＦＥＣＢＬＯＣＫ）である。
以下の表２８及び表２９は、それぞれ長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するＦＥＣエンコーディングパラメータを示す。
ＢＣＨエンコーディング及びＬＤＰＣエンコーディングの動作の細部事項は次の通りである。
１２誤り訂正ＢＣＨコードは、ＢＢＦのアウターエンコーディングに使用される。短いＦＥＣＢＬＯＣＫ及び長いＦＥＣＢＬＯＣＫに対するＢＣＨ生成器多項式は、すべての多項式を共に乗じることによって得られる。
ＬＤＰＣコードは、アウターＢＣＨエンコーディングの出力をエンコードするのに使用される。完成したＢldpc（ＦＥＣＢＬＯＣＫ）を生成するために、Ｐldpc（パリティビット）は各Ｉldpc（ＢＣＨエンコーディングＢＢＦ）から体系的にエンコードされ、Ｉldpcに添付される。完成したＢldpc（ＦＥＣＢＬＯＣＫ）は次の数式として表現される。
長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するパラメータは、それぞれ前記表２８及び表２９に与えられる。
長いＦＥＣＢＬＯＣＫに対するＮldpc−Ｋldpcを算出する細部手続は次の通りである。
１）パリティビット初期化
２）パリティチェックマトリックスのアドレスの第１行に特定されたパリティビットアドレスで第１情報ビット（ｉ0）を累算する。パリティチェックマトリックスのアドレスの細部事項については後で説明する。例えば、レート１３／１５に対して、
３）次の３５９個の情報ビット（ｉs）（ｓ＝１、２、…、３５９）が次の数式を用いてパリティビットで累算される。
ここで、ｘは、第１ビット（ｉ0）に対応するパリティビット累算器のアドレスを示し、Ｑldpcは、パリティチェックマトリックスのアドレスで特定されたコードレート従属定数である。継続して、例えば、レート１３／１５に対してＱldpc＝２４であって、よって、情報ビット（ｉ1）に対して次の動作が行われる。
４）３６１番目の情報ビット（ｉ360）に対して、パリティビット累算器のアドレスは、パリティチェックマトリックスのアドレスの第２行に与えられる。類似する方式で、次の３５８個の情報ビット（ｉs）（ｓ＝３６１、３６２、…、７１９）に対するパリティビット累算器のアドレスは数式６を用いて得られ、ここで、ｘは、情報ビット（ｉ360）に対応するパリティビット累算器のアドレス、パリティチェックマトリックスのアドレスの第２行内のエントリーを示す。
５）類似する方式で、３６０個の新たな情報ビットのすべてのグループに対して、パリティチェックマトリックスのアドレスからの新たな行がパリティビット累算器のアドレスを探すのに使用される。
情報ビットが全部消尽した後、最終パリティが次のように得られる。
６）ｉ＝１から開始する次の動作を順次行う。
ここで、ｐｉ（ｉ＝０、１、…、Ｎdpc−Ｋldpc−１）の最終内容は、パリティビット（ｐi）と同一である。
短いＦＥＣＢＬＯＣＫに対するこのＬＤＰＣエンコーディング手続は、表３０及び表３１に取り替え、長いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスを短いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスに取り替えることを除いては、長いＦＥＣＢＬＯＣＫに対するｔ ＬＤＰＣエンコーディング手続に従う。
図２３は、本発明の実施例に係るビットインタリービングを示す図である。
ＬＤＰＣエンコーダの出力はビットインタリーブされ、これは、パリティインタリービング、その後のＱＣＢ（ｑｕａｓｉ−ｃｙｃｌｉｃ ｂｌｏｃｋ）インタリービング及び内部グループインタリービングで構成される。
（ａ）は、ＱＣＢインタリービングを示し、（ｂ）は、内部グループインタリービングを示す。
ＦＥＣＢＬＯＣＫはパリティインタリーブされ得る。パリティインタリービングの出力において、ＬＤＰＣコードワードは、長いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロック及び短いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロックで構成される。長い又は短いＦＥＣＢＬＯＣＫ内のそれぞれのＱＣブロックは３６０ビットで構成される。パリティインタリーブされたＬＤＰＣコードワードは、ＱＣＢインタリービングによってインタリーブされる。ＱＣＢインタリービングの単位はＱＣブロックである。パリティインタリービングの出力におけるＱＣブロックは、図２３に示したように、ＱＣＢインタリービングによってパーミュートされ、ここで、ＦＥＣＢＬＯＣＫ長さによってＮcells＝６４８０／ηｍｏｄ又は１６２００／ηｍｏｄである。ＱＣＢインタリービングパターンは、変調タイプ及びＬＤＰＣコードレートの各組み合わせに固有である。
ＱＣＢインタリービング後、内部グループインタリービングは、以下の表３２に定義された変調タイプ及び順序（ηｍｏｄ）に従って行われる。また、一つの内部グループに対するＱＣブロックの数（ＮQCB_IG）が定義される。
内部グループインタリービングプロセスは、ＱＣＢインタリービング出力のＮQCB-IG個のＱＣブロックで行われる。内部グループインタリービングは、３６０個の列とＮQCB_IG個の行を用いて内部グループのビットを記入及び判読するプロセスを有する。記入動作において、ＱＣＢインタリービング出力からのビットが行方向に記入される。判読動作は列方向に行われ、各行からｍ個のビットを判読し、ここで、ｍは、ＮＵＣに対して１と同一であり、ＮＵＱに対して２と同一である。
図２４は、本発明の実施例に係るセル−ワードデマルチプレキシングを示す図である。
（ａ）は、８及び１２ｂｐｃｕ ＭＩＭＯに対するセル−ワードデマルチプレキシングを示し、（ｂ）は、１０ｂｐｃｕ ＭＩＭＯに対するセル−ワードデマルチプレキシングを示す。
（ａ）に示したように、ビットインタリービング出力の各セルワード
は、
及び
にデマルチプレクスされ、これは、一つのＸＦＥＣＢＬＯＣＫに対するセル−ワードデマルチプレキシングプロセスを示す。
ＭＩＭＯエンコーディングのための異なるタイプのＮＵＱを用いた１０ｂｐｃｕ ＭＩＭＯケースに対して、ＮＵＱ−１０２４に対するビットインタリーバが再使用される。（ｂ）に示したように、ビットインタリーバ出力の各セルワード
は、
及び
にデマルチプレクスされる。
図２５は、本発明の実施例に係る時間インタリービングを示す図である。
（ａ）〜（ｃ）は、ＴＩモードの例を示す。
時間インタリーバはＤＰレベルで動作する。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。
ＰＬＳ２−ＳＴＡＴデータの一部で表れる次のパラメータはＴＩを構成する。
ＤＰ＿ＴＩ＿ＴＹＰＥ（許容値：０又は１）：ＴＩモードを示す。；「０」は、ＴＩグループ当たりに多数のＴＩブロック（１より多いＴＩブロック）を有するモードを示す。この場合、一つのＴＩグループは一つのフレームに直接マップされる（インターフレームインタリービングではない）。「１」は、ＴＩグループ当たり一つのみのＴＩブロックを有するモードを示す。この場合、ＴＩブロックは、１より多いフレームに拡散され得る（インターフレームインタリービング）。
ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：ＤＩ＿ＴＩ＿ＴＹＰＥ＝「０」である場合、このパラメータは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）である。ＤＰ＿ＴＩ＿ＴＹＰＥ＝「１」に対して、このパラメータは、一つのＴＩグループから拡散されたフレームの数（ＰI）である。
ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ（許容値：０〜１０２３）：ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの最大数を示す。
ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ（許容値：１、２、４、８）：与えられたＰＨＹプロファイルの同一のＤＰを伝達する２個の連続的なフレーム間のフレームの数（ＩJUMP）を示す。
ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ（許容値：０又は１）：時間インタリービングがＤＰに使用されない場合、このパラメータは「１」に設定される。時間インタリービングが使用される場合、「０」に設定される。
さらに、ＰＬＳ２−ＤＹＮデータからのパラメータ（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ）は、ＤＰの一つのＴＩグループによって伝達されたＸＦＥＣＢＬＯＣＫの数を示すのに使用される。
時間インタリービングがＤＰに使用されない場合、次のＴＩグループ、時間インタリービング動作及びＴＩモードは考慮されない。しかし、スケジューラからの動的構成情報に対する補償ブロックは依然として必要である。各ＤＰにおいて、ＳＳＤ／ＭＩＭＯエンコーディングから受信されたＸＦＥＣＢＬＯＣＫはＴＩグループにグループ化される。すなわち、それぞれのＴＩグループは、整数の（ａｎ ｉｎｔｅｇｅｒ ｎｕｍｂｅｒ ｏｆ）ＸＦＥＣＢＬＯＣＫのセットであり、動的に可変する数のＸＦＥＣＢＬＯＣＫを含む。インデックスのＴＩグループ内のＸＦＥＣＢＬＯＣＫの数（ｎ）はＮxBLOCK_Group（ｎ）で表示され、ＰＬＳ２−ＤＹＮデータのＤＰ＿ＮＵＭ＿ＢＬＯＣＫとしてシグナリングされる。ＮxBLOCK_Group（ｎ）は、０の最小値から最も大きい値が１０２３である最大値（ＮxBLOCK_Group_MAX）（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸに対応）まで変わり得る。
各ＴＩグループは、一つのフレームに直接マップされたり、ＰＩフレームにわたって拡散される。また、それぞれのＴＩグループは、１より多いＴＩブロック（ＮTI）に分離され、それぞれのＴＩブロックは、時間インタリーバメモリの一つの用途に対応する。ＴＩグループ内のＴＩブロックは、少し異なる数のＸＦＥＣＢＬＯＣＫを含むことができる。ＴＩグループが多数のＴＩブロックに分離されると、一つのフレームのみに直接マップされる。以下の表３３に示したように（時間インタリービングをスキップする追加のオプションを除いて）、時間インタリービングのための３個のオプションが存在する。
各ＤＰにおいて、ＴＩメモリは、入力ＸＦＥＣＢＬＯＣＫ（ＳＳＤ／ＭＩＭＯエンコーディングブロックからの出力ＸＦＥＣＢＬＯＣＫ）を格納する。入力ＸＦＥＣＢＬＯＣＫは、
として定義され、ここで、ｄn,s,r,qは、ｎ番目のＴＩグループのｓ番目のＴＩブロック内のｒ番目のＸＦＥＣＢＬＯＣＫのｑ番目のセルであって、次のようにＳＳＤ及びＭＩＭＯエンコーディングの出力を示す。
また、時間インタリーバからの出力ＸＦＥＣＢＬＯＣＫは、次のように定義されると仮定する。
ここで、ｈn,s,iは、ｎ番目のＴＩグループのｓ番目のＴＩブロック内のｉ番目の出力セル
である。
一般に、時間インタリーバは、フレームビルディングプロセス前にＤＰデータのためのバッファとして動作する。これは、それぞれのＤＰに対する２個のメモリバンクによって達成される。第１ＴＩブロックは第１バンクに記入される。第１バンクが判読される間、第２ＴＩブロックが第２バンクに記入される。
ＴＩは、ツイスト行−列ブロックインタリーバである。ｎ番目のＴＩグループのｓ番目のＴＩブロックに対して、ＴＩメモリの行（Ｎr）の数はセルの数（Ｎcell）と同一である。すなわち、Ｎr＝Ｎcellであるが、列の数（Ｎc）は数（ＮxBLOCK_TI（ｎ，ｓ））と同一である。
図２６は、本発明の一実施例に係るツイスト行−列ブロックインタリーバの基本動作を示す図である。
（ａ）は、時間インタリーバの書き込み動作を示し、（ｂ）は、時間インタリーバの読み取り動作を示す。第１ＸＦＥＣＢＬＯＣＫは、ＴＩメモリの第１列に列方向に書き込まれ、第２ＸＦＥＣＢＬＯＣＫは次の列に書き込まれ、その他は（ａ）に示した通りである。そして、インタリービングアレイ内に、各セルは対角線方向に読み取られる。第１行（一番左側の列から始める列に沿って右側にある）から最後の行に対角線方向に読み取る間、Ｎrセルは、（ｂ）に示したように読み取られる。具体的に、連続的に読み取られるＴＩメモリセルの位置を
と仮定すると、そのようなインタリービングアレイにおける読み取りプロセスは、行インデックス
、列インデックス
、及び連関したツイスティングパラメータＴn,s,iを次の表現のように計算することによって行われる。
は、
とは関係なく、対角線方向読み取りプロセスに対する共通シフト値であって、それは、次の表現のように、ＰＬＳ２−ＳＴＡＴに与えられた
によって決定される。
その結果、読み取られるセルの位置は、
のような座標によって計算される。
図２７は、本発明の一実施例に係るツイスト行−列ブロックインタリーバの動作を示す図である。
より具体的に、図２７は、
である場合、仮想ＸＦＥＣＢＬＯＣＫを含む各ＴＩグループのためのＴＩメモリ内のインタリービングアレイを示す。
可変数字
は、
より小さいか又は同一である。そのため、受信側で単一−メモリデインタリービングを達成するために、
とは関係なく、ツイスト行−列ブロックインタリーバで使用されるためのインタリービングアレイは、仮想ＸＦＥＣＢＬＯＣＫをＴＩメモリに挿入することによって
のサイズにセッティングされ、読み取りプロセスは、次の表現のように行われる。
ＴＩグループの数が３にセッティングされる。時間インタリーバのオプションは、ＤＰ＿ＴＩ＿ＴＹＰＥ＝「０」、ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ＝「１」、ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ＝「１」、すなわち、ＮTI＝１、ＩJUMP＝１、及びＰI＝１によってＰＬＳ２−ＳＴＡＴデータでシグナリングされる。各Ｎcells＝３０セルを有する、ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの数は、それぞれＮxBLOCK_TI（０，０）＝３、ＮxBLOCK_TI（１，０）＝６、及びＮxBLOCK_TI（２，０）＝５によってＰＬＳ２−ＤＹＮデータでシグナリングされる。ＸＦＥＣＢＬＯＣＫの最大数は、
につながるＮxBLOCK_Group_MAXによってＰＬＳ２−ＳＴＡＴデータでシグナリングされる。
図２８は、本発明の実施例に係るツイスト行−列ブロックインタリーバの対角線方向読み取りパターンを示す図である。
より具体的に、図２８は、
及びＳshift＝（７−１）／２＝３の各パラメータを有するそれぞれのインタリービングアレイから対角線方向読み取りパターンを示す。前記擬似コード（ｐｓｅｕｄｏｃｏｄｅ）のように示された読み取りプロセスにおいて、
である場合、Ｖiの値はスキップされ、Ｖiの次に計算された値が使用される。
図２９は、本発明の実施例に係るそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。
図２９は、
及びＳshift＝３のパラメータを有するそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。
以下では、本発明の一実施例に係る周波数インタリービング過程に対して説明する。
本発明の単一ＯＦＤＭシンボル上で動作する周波数インタリーバ７０２０の目的は、セルマッパ７０１０から受信したデータセルをランダムにインタリーブすることによって、周波数多様性を提供する。単一信号フレーム（又はフレーム）で最大インタリービングゲインを得るために、二つの連続するＯＦＤＭシンボルで構成された毎ＯＦＤＭシンボルペアごとに異なるインタリービング−シードが使用される。
上述した周波数インタリーバ７０２０は、信号フレームの単位になる送信ブロック内の各セルをインタリーブし、追加的な多様性ゲインを獲得することができる。本発明の周波数インタリーバ７０２０は、少なくとも一つ以上のＯＦＤＭシンボルに対して別個のインタリービングシードを適用したり、複数のＯＦＤＭシンボルを含むフレームに対して別個のインタリービングシードを適用することを一実施例とすることができる。
本発明では、上述した周波数インタリービング方法をランダム周波数インタリービング（ランダムＦＩ）と称することができる。
また、本発明のランダムＦＩは、複数のＯＦＤＭシンボルを含む信号フレームが複数含まれたスーパーフレーム構造に適用されることを一実施例とすることができる。
上述したように、本発明の一実施例に係る放送信号送信装置又は放送信号送信装置内の周波数インタリーバ７０２０は、少なくとも一つ以上のＯＦＤＭシンボル、すなわち、各ＯＦＤＭシンボル又はペアになった二つのＯＦＤＭシンボル（ペア−ワイズＯＦＤＭシンボル又はそれぞれのＯＦＤＭシンボルペア）ごとに別個のインタリービングシード（又はインタリービングパターン）を適用してランダムＦＩを行うので、周波数多様性を獲得することができる。また、本発明の一実施例に係る周波数インタリーバ７０２０は、各信号フレームごとに別個のインタリービングシードを適用してランダムＦＩを行うことによって、追加的な周波数多様性を獲得することができる。
したがって、本発明の一実施例に係る放送信号送信装置又は周波数インタリーバは、二つのメモリバンクを用いて連続した一対のＯＦＤＭシンボル（ペア−ワイズＯＦＤＭシンボル）単位で周波数インタリービングを行うピンポン（ｐｉｎｇ−ｐｏｎｇ）周波数インタリーバ構造を有することができる。以下では、本発明の一実施例に係る周波数インタリーバのインタリービング動作をペア−ワイズシンボルＦＩ（又はペア−ワイズＦＩ）又はピンポン（ｐｉｎｇ−ｐｏｎｇ）ＦＩ（ピンポンインタリービング）と称することができる。上述したインタリービング動作はランダムＦＩの実施例に該当し、呼称は設計者の意図によって変更可能である。
偶数番目のペア−ワイズＯＦＤＭシンボルと奇数番目のペア−ワイズＯＦＤＭシンボルは、別個のＦＩメモリバンクを通じて不連続的にインタリーブされ得る。また、本発明の一実施例に係る周波数インタリーバは、各メモリバンクに入力される連続した一対のＯＦＤＭシンボルに対して任意のインタリービングシードを使用して読み取り及び書き込み動作を同時に行うことができる。具体的な動作に対しては後で説明する。
また、スーパーフレーム内のすべてのＯＦＤＭシンボルを合理的且つ効率的にインタリーブするための論理的な周波数インタリービング動作として、本発明では、基本的にインタリービングシードが一対のＯＦＤＭシンボル単位で変化することを一実施例とすることができる。
この場合、本発明のインタリービングシードは、任意のランダム発生器又は多数のランダム発生器の組み合わせで構成されたランダム発生器で発生することを一実施例とすることができる。また、本発明では、効率的なインタリービングシードの変化のために一つのメインインタリービングシードをサイクリック−シフトし、多様なインタリービングシード、すなわち、各ＯＦＤＭシンボルペアに適用される別個のインタリービングシードを生成することを一実施例とすることができる。この場合、サイクリック−シフティング規則は、ＯＦＤＭシンボルと信号フレーム単位を考慮して階層的に定義することができる。よって、本発明に係るシンボルオフセットは、サイクリック−シフティング値と称される。これは、設計者の意図によって変更可能であり、具体的な内容は後で説明する。
また、本発明の一実施例に係る放送信号受信装置は、上述したランダム周波数インタリービングの逆過程を行うことができる。この場合、本発明の一実施例に係る放送信号受信装置又は放送信号受信装置の周波数デインタリーバは、ダブルメモリを使用するピンポン（ｐｉｎｇ−ｐｏｎｇ）構造を使用せず、連続した入力ＯＦＤＭシンボルに対して単一メモリでデインタリービングを行うことができる。したがって、メモリ使用効率性を増加させることができる。単一メモリデインタリービング動作と呼ばれる読み取り及び書き込み動作は依然として必要である。そのようなデインタリービング方法は、メモリ使用側面で非常に効率的である。
図３０は、本発明の一実施例に係る周波数インタリーバの動作を示した図である。
図３０は、受信機で単一メモリデインタリービングを可能にする、送信機で二つのメモリバンクを使用する周波数インタリーバの基本動作を示す。
上述したように、本発明の一実施例に係る周波数インタリーバは、ピンポン（ｐｉｎｇ−ｐｏｎｇ）インタリービング動作を行うことができる。
一般に、ピンポン（ｐｉｎｇ−ｐｏｎｇ）インタリービング動作は、二つのメモリバンクによって行われる。提案されたＦＩ動作において、二つのメモリバンクは、各ペアワイズＯＦＤＭシンボルのためのものである。
インタリービングのための最大メモリＲＯＭ（読み取り専用メモリ）サイズは、概して最大ＦＦＴサイズの２倍である。送信側において、ＲＯＭサイズ増加は、受信側ほどにはクリティカルではない。
上述したように、偶数番目のペア−ワイズＯＦＤＭシンボルと奇数番目のペア−ワイズＯＦＤＭシンボルは、別個のＦＩメモリバンクを通じて不連続的にインタリーブされ得る。すなわち、第１（偶数番目）ペア−ワイズＯＦＤＭシンボルが第１バンクでインタリーブされる間、第２（奇数番目）ペア−ワイズＯＦＤＭシンボルが第２バンクでインタリーブされる。各ペア−ワイズＯＦＤＭシンボルに対して、単一インタリービングシードが使用される。インタリービングシード及び読み取り−書き込み（又は書き込み−読み取り）動作に基づいて、二つのＯＦＤＭシンボルが連続してインタリーブされる。
本発明の一実施例に係る読み取り−書き込み動作は、衝突なしで同時に行われる。本発明の実施例に係る書き込み−読み取り動作は、衝突なしで同時に行われる。
図３０は、上述した周波数インタリーバの動作を示す。図面に示したように、周波数インタリーバは、ｄｅｍｕｘ １６０００、二つのメモリバンク、メモリバンク−Ａ １６１００及びメモリバンク−Ｂ １６２００及びｄｅｍｕｘ １６３００を含むことができる。
まず、本発明の一実施例に係る周波数インタリーバは、ペア−ワイズＯＦＤＭシンボルＦＩのための入力される順次的ＯＦＤＭシンボルに対するデマルチプレキシングプロセッシングを行うことができる。その後、本発明の一実施例に係る周波数インタリーバ７０２０は、単一インタリービングシードを有する各メモリバンク−Ａ及びＢで読み取り−書き込みＦＩ動作を行う。図３０に示したように、二つのメモリバンクは各ＯＦＤＭシンボルペアに対して使用される。操作上、ＡとＢとの間で交差し、第２（奇数番目）ＯＦＤＭシンボルペアがメモリバンク−Ｂでインタリーブされる間、第１（偶数番目）ＯＦＤＭシンボルペアはメモリバンク−Ａでインタリーブされる。
その後、本発明の一実施例に係る周波数インタリーバは、順次的ＯＦＤＭシンボル送信のためのピンポンＦＩ出力に対してマルチプレキシングプロセッシングを行うことができる。
図３１は、本発明の一実施例に係るＭＵＸ及びＤＥＭＵＸ方法に対する基本スイッチモデルである。
図３１は、上述したピンポン（ｐｉｎｇ−ｐｏｎｇ）ＦＩ構造においてメモリバンクＡ及びＢの入出力に適用されたＤＥＭＵＸとＭＵＸの簡単な動作を示す。
ＤＥＭＵＸ及びＭＵＸは、それぞれ入力される順次的ＯＦＤＭシンボルがインタリーブされるように制御することができ、出力されるＯＦＤＭシンボルペアが出力されるように制御することができる。別個のインタリービングシードは、毎ＯＦＤＭシンボルペアごとに使用される。
以下では、本発明の一実施例に係る周波数インタリービングの読み取り−書き込み動作を説明する。
本発明の一実施例に係る周波数インタリーバは、単一インタリービングシードを選択又は使用することができ、それぞれ第１及び第２ＯＦＤＭシンボルに対する書き込み及び読み取り動作でインタリービングシードを使用することができる。すなわち、本発明の一実施例に係る周波数インタリーバは、選択した一つの任意のインタリービングシードをペア−ワイズＯＦＤＭシンボルの１番目のＯＦＤＭシンボルに対して書き込み動作に使用し、２番目のＯＦＤＭシンボルに対しては読み取り動作に使用することによって効果的にインタリーブすることができる。事実上、別個の二つのインタリービングシードは、二つのＯＦＤＭシンボルにそれぞれ適用される。
本発明の実施例に係る読み取り−書き込み動作の詳細な説明は、次の通りである。
第１ＯＦＤＭシンボルに対して、本発明の一実施例に係る周波数インタリーバは、（インタリービングシードによる）メモリにランダム書き込みを行うことができ、そして、直線の読み取りを行うことができる。第２ＯＦＤＭシンボルに対して、同時に、本発明の一実施例に係る周波数インタリーバは、（第１ＯＦＤＭシンボルに対する直線の読み取り動作によって影響された）メモリに直線の書き込みを行うことができる。その後、本発明の一実施例に係る周波数インタリーバは、（インタリービングシードによって）ランダム読み取りを行うことができる。
上述したように、本発明の一実施例に係る放送信号送信装置は、複数の信号フレームを時間軸上に連続的に送信することができる。本発明では、一定時間の間送信される信号フレームの集合をスーパーフレームと称することができる。したがって、一つのスーパーフレームはＮ個の信号フレームを含むことができ、各信号フレームは複数のＯＦＤＭシンボルを含むことができる。
図３２は、本発明の一実施例に係る単一スーパーフレームに適用される周波数インタリービングの概念図である。
本発明の一実施例に係る周波数インタリーバ７０２０は、単一信号フレーム（シンボルインデックスリセット）内の毎ペア−ワイズＯＦＤＭシンボルごとにインタリービングシードを変更することができ、毎フレーム（フレームインデックスリセット）によって単一信号フレームに使用されるようにインタリービングシードを変更することができる。
したがって、本発明の一実施例に係る周波数インタリーバ７０２０は、スーパーフレーム内のすべてのＯＦＤＭシンボルを合理的且つ効率的にインタリーブすることができる。
図３３は、本発明の一実施例に係る単一スーパーフレームに適用される周波数インタリービングの論理的動作メカニズムを示した図である。
図３３は、図３２を参照して説明した一つのスーパーフレーム内に使用されるインタリービングシードを効果的に変えるための周波数インタリーバの論理的動作メカニズムと関連パラメータを示す。
上述したように、本発明では、一つのメインインタリービングシードを任意のオフセットだけサイクリックシフトし、多様なインタリービングシードを効率的に生成することができる。図面に示したように、本発明では、上述したオフセットを毎フレーム及び毎ペア−ワイズＯＦＤＭシンボルごとに異なる形に生成し、別個のインタリービングシードを生成することを一実施例とすることができる。以下、論理的動作メカニズムを説明する。
図３３の下端ブロックに示したように、本発明の一実施例に係る周波数インタリーバ７０２０は、入力されるフレームインデックスを用いて各信号フレームごとにフレームオフセットをランダムに発生させることができる。本発明の一実施例に係るフレームオフセットは、周波数インタリーバ７０２０に含まれたフレームオフセット生成器によって生成することができる。この場合、各フレームごとに適用可能なフレームオフセットは、スーパーフレームインデックスがリセットされると、スーパーフレームインデックスによって識別される各スーパーフレーム内の各信号フレームに対して発生する。
図３３の中間に位置したブロックに示したように、本発明の一実施例に係る周波数インタリーバ７０２０は、入力されるシンボルインデックスを用いて各信号フレームに含まれた各ＯＦＤＭシンボルに適用するためのシンボルオフセットをランダムに発生させることができる。本発明の一実施例に係るシンボルオフセットは、周波数インタリーバ７０２０に含まれたシンボルオフセット生成器によって生成することができる。この場合、各シンボルに対するシンボルオフセットは、フレームインデックスがリセットされると、フレームインデックスによって識別される各信号フレーム内のシンボルに対して発生する。また、本発明の一実施例に係る周波数インタリーバ７０２０は、毎ＯＦＤＭシンボルに対してメインインタリービングシードをシンボルオフセットだけサイクリックシフトし、多様なインタリービングシードを生成することができる。
その後、図３３の上端に位置したブロックに示したように、本発明の一実施例に係る周波数インタリーバ７０２０は、入力されるセルインデックスを用いて各ＯＦＤＭシンボルに含まれた各セルに対してランダムＦＩを行うことができる。本発明の一実施例に係るランダムＦＩパラメータは、周波数インタリーバ７０２０に含まれたランダムＦＩ生成器によって生成することができる。
図３４は、本発明の一実施例に係る単一スーパーフレームに適用される周波数インタリービングの論理的動作メカニズムの数式を示す。
具体的に、図３４は、上述したフレームオフセットパラメータ、シンボルオフセットパラメータ及び各ＯＦＤＭに含まれたセルに適用されるランダムＦＩのパラメータの関係を示す。図面に示したように、毎ＯＦＤＭシンボルに使用されるオフセットは、上述したフレームオフセット生成器及び上述したシンボルオフセット生成器の階層的な構造を通じて発生し得る。この場合、フレームオフセット生成器及びシンボルオフセット生成器は、任意のランダム生成器を用いて設計することができる。
図３５は、本発明の一実施例に係るメモリバンクの動作を示す。
上述したように、本発明の一実施例に含まれた二つのメモリバンクは、上述した過程を通じて発生した任意のインタリービングシードを各ペア−ワイズＯＦＤＭシンボルに適用することができる。また、各メモリバンクは、毎ペアワイズＯＦＤＭシンボルごとにインタリービングシードを変更することができる。
図３６は、本発明の一実施例に係る周波数デインタリービング過程を示した図である。
本発明の一実施例に係る放送信号受信装置は、単一メモリを用いて上述した周波数インタリービング過程の逆過程を行うことができる。本図面は、入力される順次的ＯＦＤＭシンボルに対する単一メモリデインタリービング（ＦＤＩ）を示す。
基本的に、周波数デインタリービング動作は、周波数インタリービング動作の逆過程に従う。単一メモリの使用のために、追加的方法が要求されない。
図３６の左側に示したペア−ワイズＯＦＤＭシンボルが連続的に入力されると、図３６の右側に示したように、本発明の一実施例に係る放送信号受信装置は、単一メモリを用いて上述した読み取り及び書き込み動作を行うことができる。この場合、本発明の一実施例に係る放送信号受信装置は、メモリインデックスを生成し、放送信号送信装置で行った周波数インタリービング（書き込み及び読み取り）の逆過程に対応する周波数デインタリービング（読み取り及び書き込み）を行うことができる。利得は、本質的に提案されたペアワイズピンポンインタリービング構造によって発生する。
次の数式は、上述した読み取り−書き込み動作を示す。
Ｃj（Ｋ）は、ｉ番目のペアワイズＯＦＤＭシンボル内にランダム生成器によって生成されたランダムシードである。
Ｎdataは、データセルの数である。
Ｃj（Ｋ）は、第１シンボルで使用された同一のランダムシードである。
Ｎdataは、データセルの数である。
第１ＯＦＤＭシンボルに対する上述した数式４０は、すなわち、ｉ番目のペアワイズＯＦＤＭシンボルの（ｊ ｍｏｄ ２）＝０である。第２ＯＦＤＭシンボルに対する数式４１は、すなわち、ｉ番目のペアワイズＯＦＤＭシンボルの（ｊ ｍｏｄ ２）＝１である。Ｆｊは、インタリーブされたｊ番目のＯＦＤＭシンボル（ベクトル）を意味し、Ｘｊは、ｊ番目のＯＦＤＭシンボル（ベクトル）の入力ベクトルを意味する。各数式に示したように、本発明の一実施例に係る読み取り及び書き込み動作は、任意のランダム生成器によって発生した一つのランダムシードをペアワイズＯＦＤＭシンボルに適用して行うことができる。
図３７は、本発明の一実施例に係る単一信号フレームに適用される周波数インタリービングの概念図である。
上述したように、本発明の一実施例に係る周波数インタリーバ７０２０は、単一フレームで毎ペアワイズＯＦＤＭシンボルインタリービングシードを変更することができる。具体的な内容は後で説明する。
図３８は、本発明の一実施例に係る単一信号フレームに適用される周波数インタリービングの論理的動作メカニズムを示した図である。
図３８は、図３７を参照して説明した一つの単一信号フレーム内に使用されるインタリービングシードを効果的に変えるための周波数インタリーバの論理的動作メカニズム及び関連パラメータを示す。
上述したように、本発明では、一つのメインインタリービングシードを任意のシンボルオフセットだけサイクリックシフトし、多様なインタリービングシードを効率的に生成することができる。図面に示したように、本発明では、上述したシンボルオフセットを毎ペアワイズＯＦＤＭシンボルごとに異なる形に生成し、別個のインタリービングシードを生成することを一実施例とすることができる。この場合、シンボルオフセットは、任意のランダムシンボルオフセット生成器を用いて毎ペアワイズＯＦＤＭシンボルごとに異なる形に発生する。
以下、論理的動作メカニズムを説明する。
図３８の下端に位置したブロックに示したように、本発明の一実施例に係る周波数インタリーバ７０２０は、入力されるシンボルインデックスを用いて各信号フレームに含まれた各ＯＦＤＭシンボルに適用するためのシンボルオフセットをランダムに発生させることができる。本発明の一実施例に係るシンボルオフセット（又はランダムシンボルオフセット）は、周波数インタリーバ７０２０に含まれた任意のランダム生成器（又はシンボルオフセット生成器）によって生成することができる。この場合、各シンボルに対するシンボルオフセットは、フレームインデックスがリセットされると、フレームインデックスによって識別される各信号フレーム内の各シンボルに対して発生する。また、本発明の一実施例に係る周波数インタリーバ７０２０は、毎ＯＦＤＭシンボルに対してメインインタリービングシードを発生したシンボルオフセットだけサイクリックシフトし、多様なインタリービングシードを生成することができる。
その後、図３８の上端に位置したブロックに示したように、本発明の一実施例に係る周波数インタリーバ７０２０は、入力されるセルインデックスを用いて各ＯＦＤＭシンボルに含まれた各セルに対してランダムＦＩを行うことができる。本発明の一実施例に係るランダムＦＩパラメータは、周波数インタリーバ７０２０に含まれたランダムＦＩ生成器によって生成することができる。
図３９は、本発明の一実施例に係る単一信号フレームに適用される周波数インタリービングの論理的動作メカニズムの数式を示す。
図３９は、上述したシンボルオフセットパラメータ及び各ＯＦＤＭに含まれたセルに適用されるランダムＦＩのパラメータの関係を示す。図面に示したように、毎ＯＦＤＭシンボルに使用されるオフセットは、上述したシンボルオフセット生成器の階層的な構造を通じて発生し得る。この場合、シンボルオフセット生成器は任意のランダム生成器を用いて設計することができる。
以下の数式は、上述した各メモリバンク内でのインタリービングの変化方法を示す。
Ｔ（Ｋ）は、メインＦＩで使用される、ランダム生成器によって生成されたメインインタリービングシードである。
は、ｊ番目のペアワイズＯＦＤＭシンボルで使用される、ランダム生成器によって生成されたランダムシンボルオフセットである。
Ｃj（Ｋ）は、第１シンボルに対する同一のランダムシードである。
上述した数式４２は、第１ＯＦＤＭシンボルのためのものである。すなわち、ｉ番目のペアワイズＯＦＤＭシンボルの（ｊ ｍｏｄ ２）＝０である。上述した数式４４は、第２ＯＦＤＭシンボルに対するものである。すなわち、ｉ番目のペアワイズＯＦＤＭシンボルの（ｊ ｍｏｄ ２）＝１である。
図４０は、入力される順次的ＯＦＤＭシンボルの単一メモリデインタリービングを示す図である。
図４０は、放送信号送信装置（又は周波数インタリーバ７０２０で使用されたインタリービングシードを毎ペアワイズＯＦＤＭシンボルに適用してデインタリービングを行う放送信号受信装置又は放送信号受信装置の周波数デインタリーバの動作を概念化して示した図である。
上述したように、本発明の一実施例に係る放送信号受信装置は、単一メモリを用いて上述した周波数インタリービング過程の逆過程を行うことができる。図４０は、入力される順次的ＯＦＤＭシンボルのための単一メモリデインタリービング（ＦＤＩ）を処理する放送信号受信装置の動作を示す。
本発明の一実施例に係る放送信号受信装置は、上述した周波数インタリーバ７０２０の動作の逆過程を行うことができる。したがって、各デインタリービングシードは、上述したインタリービングシードに対応する。
上述したように、ＯＦＤＭ生成ブロック１０３０は、入力されたデータに対してＦＦＴ変換を行うことができる。本発明の一実施例に係るＦＦＴサイズは４Ｋ、８Ｋ、１６Ｋ、３２Ｋなどになり、ＦＦＴサイズを指示するためにＦＦＴモードを定義することができる。上述したＦＦＴモードは、信号フレーム内のプリアンブル（又はプリアンブル信号、プリアンブルシンボル）を通じてシグナリングされてもよく、ＰＬＳ−ｐｒｅ、ＰＬＳ−ｐｒｏｓｔを通じてシグナリングされてもよい。ＦＦＴサイズは、設計者の意図によって変更可能である。
本発明の一実施例に係る周波数インタリーバ７０２０又は周波数インタリーバに含まれたインタリービングシード生成器は、上述したＦＦＴモードによって動作を行うことができる。また、本発明の一実施例に係るインタリービングシード生成器は、ランダムシード生成器又は擬似ランダムインタリービングシード生成器を含むことができる。擬似ランダムインタリービングシード生成器は、ランダムシード生成器の一実施例であり得る。ランダムシード生成器及び擬似ランダムインタリービングシード生成器は、インタリービングアドレス生成器と称することができ、設計者の意図によって変更可能である。また、ランダムシード生成器及び擬似ランダムインタリービングシード生成器は、いずれも第１生成器及び第２生成器を含むことができる。第１生成器は、メインインタリービングシード生成器を生成するためのものであって、第２生成器は、シンボルオフセットを生成するためのものである。第１生成器及び第２生成器という名称は、設計者の意図によって変更可能である。以下では、各ＦＦＴモードによるインタリービングシード生成器の動作をランダムシード生成器及び擬似ランダムインタリービングシード生成器の動作に分けて説明する。
以下では、４Ｋ ＦＦＴモードに対するランダムシード生成器を説明する。
本発明の一実施例に係るランダムシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。ランダムシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのランダムメインシード生成器（又はランダムメインインタリービングシード生成器）（Ｃj（Ｋ））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
ランダムメインシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、ランダムメインシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、４Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１１ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシード生成器又はランダマイザは、１１ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されるメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、Ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２kの場合だけスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、４Ｋ ＦＦＴモードの場合、（１２−ｋ）ビットランダマイザインであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１２−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義された、サブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
図４１は、本発明の一実施例に係るタイプインタリーバの出力信号を示した図である。
上述したように、本発明の一実施例に係るタイムインタリーバは、図４１の左側に示したように、一つのＦＥＣブロックに対して列方向書き込みを行い、行方向読み取り動作を行うことができる。図４１の右側に示したブロックは、タイムインタリーバの出力信号であって、本発明の一実施例に係る周波数インタリーバ７０２０に入力される。
したがって、一つのＦＥＣブロックは、各ＦＩブロックで周期的にスプレッドされる。したがって、周期的な性質の強いチャネルのロバスト性を増加させるために、上述したランダムインタリービングシード生成器を使用することができる。
図４２は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムシード生成器を示した図である。
本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムシード生成器は、スプレッダ（１ビットトグリング（１−ｂｉｔ ｔｏｇｇｌｉｎｇ））、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータ（ｍｏｄｕｌｏ ｏｐｅｒａｔｏｒ）を含むことができる。上述したように、ランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１２ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブル（ｌｏｏｋ−ｕｐ ｔａｂｌｅ）を基盤とするマルチプレクサとして動作可能である。４Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、４Ｋ ＦＦＴモードの場合、１１ビットを考慮したＰＮ生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、それぞれマルチプレクサ及びＰＮ生成器を通じて動作し得る。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。本発明の一実施例に係るＮdataは、データセルの個数を意味する。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は後で説明する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図４３は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムシード生成器の動作を表現する数式である。
図４３の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は、１１th原始多項式になり、初期値は任意の値に変更可能である。
図４３の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図４４は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムシンボルオフセット生成器を示した図である。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
以下、各ブロックを説明する。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器を通じて動作し、ランダムさを提供するように設計することができる。
４Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１２／１１／１０ビットランダム生成器（又はＰＮ生成器）を含むことができる。具体的な内容は後で説明する。
図４５は、本発明の一実施例に係る４Ｋ ＦＦＴモードの０ビットスプレッダ及び１２ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、０ビットスプレッダと１２ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、４Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは、全体のＯＦＤＭシンボル長さの半分に該当する。
図４６は、本発明の一実施例に係る４Ｋ ＦＦＴモードの１ビットスプレッダと１１ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、１ビットスプレッダ及び１１ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、４Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１１th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは、全体のＯＦＤＭシンボル長さの半分に該当する。
図４７は、本発明の一実施例に係る４Ｋ ＦＦＴモードの２ビットスプレッダ及び１０ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、２ビットスプレッダ及び１０ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、４Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１０th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは、全体のＯＦＤＭシンボル長さの半分に該当する。
図４８は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムシード生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図４８は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された４Ｋモードのランダムシード生成器の論理的構造を示す。図４８は、ランダムメインインタリービングシード生成器は１ビットスプレッダ及び１１ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１０ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、４Ｋ ＦＦＴモードに対する擬似ランダムインタリービングシード生成器を説明する。
本発明の一実施例に係る擬似ランダムインタリービングシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。擬似ランダムインタリービングシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのメイン擬似ランダムシード生成器（又は擬似ランダムメインインタリービングシード生成器）（（Ｃj（Ｋ）））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
メインランダムシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、メイン擬似ランダムシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るメイン擬似ランダム生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、４Ｋ ＦＦＴモードの場合、３ビットスプレッダ及び９ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るメイン擬似ランダムシード生成器又はランダマイザは、１１ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、ランダムシンボルオフセット生成器は、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、４Ｋ ＦＦＴモードの場合、（１２−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１２−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
スプレッダ及びランダマイザの主要役割は、次の通りである。
スプレッダ：周波数インタリービング（ＦＩ）に対するスプレッディング効果のレンダリング
ランダマイザ：ＦＩに対するランダム効果のレンダリング
図４９は、本発明の他の実施例に係るタイムインタリーバの出力信号を示した図である。
本発明の一実施例に係るタイムインタリーバは、図面の左側に示したように、５のサイズを有する各ＦＥＣブロックに対して列方向書き込みを行い、行方向読み取り動作を行うことができる。図面の右側に示したブロックは、タイムインタリーバの出力信号であって、本発明の一実施例に係る周波数インタリーバ７０２０に入力される。
したがって、一つのＦＥＣブロックは、各ＦＩブロックで５の長さを有し、バースト（ｂｕｒｓｔ）の形態で凝集される。したがって、バーストエラー性質が強いチャネルのロバスト性を増加させるために、ランダムさのみならず、スプレッディング性質が良いインタリービングシードが必要である。したがって、上述した擬似ランダムインタリービングシード生成器を使用することができる。
図５０は、本発明の一実施例に係る４Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器を示した図である。
本発明の一実施例に係る４Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、スプレッダ（３ビットトグリング）、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータを含むことができる。上述したように、擬似ランダムメインインタリービングシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
スプレッダは、ｎビットマルチプレクサを通じて動作することができ、セル間スプレッディングを最大化（又はセル間コリレーションを最小化）することができる。４Ｋ ＦＦＴモードの場合、３ビットを考慮したルックアップテーブルを使用することができる。
ランダマイザは、（１２−ｎ）ビットＰＮ生成器として動作し、ランダムさ（又はコリレーション性質）を提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。４Ｋ ＦＦＴモードの場合、９ビットＰＮ生成器を使用することができ、これは変更可能である。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、４Ｋモードのランダムメインシード生成器で説明した通りであるので省略する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図５１は、本発明の一実施例に係る４Ｋ ＦＦＴモードのビットシャッフリング及び４Ｋモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）は、上述した４Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、４Ｋモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）に示したように、４Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時、ＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は９th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図５２は、本発明の一実施例に係る４Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る４Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、擬似ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図５２は、擬似ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された４Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造を示す。図５２は、擬似ランダムメインインタリービングシード生成器は３ビットスプレッダ及び９ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１０ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、８Ｋ ＦＦＴモードに対するランダムシード生成器を説明する。
本発明の一実施例に係るランダムシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。ランダムシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのランダムメインシード生成器（又はランダムメインインタリービングシード生成器）（Ｃj（Ｋ））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
ランダムメインシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、ランダムメインシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、８Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１２ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシード生成器又はランダマイザは、１２ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができるし、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、８Ｋ ＦＦＴモードの場合、（１３−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１３−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
本発明の一実施例に係るタイムインタリーバの出力は、上述した通りである。
図５３は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムシード生成器を示した図である。
本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムシード生成器は、スプレッダ（１ビットトグリング（１−ｂｉｔ ｔｏｇｇｌｉｎｇ））、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータ（ｍｏｄｕｌｏ ｏｐｅｒａｔｏｒ）を含むことができる。上述したように、ランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１３ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブル（ｌｏｏｋ−ｕｐ ｔａｂｌｅ）を基盤とするマルチプレクサとして動作可能である。８Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、８Ｋ ＦＦＴモードの場合、１２ビットを考慮したＰＮ生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、それぞれマルチプレクサ及びＰＮ生成器を通じて動作し得る。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。本発明に係るＮdataの数は、データセルの数と同一である。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は後で説明する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図５４は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムシード生成器の動作を表現する数式である。
図５４の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。
図５４の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図５５は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムシンボルオフセット生成器を示した図である。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
以下、各ブロックを説明する。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器を通じて動作し、ランダムを提供するように設計することができる。
８Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１３／１２／１１ビットランダム生成器（又はＰＮ生成器）を含むことができる。具体的な内容は後で説明する。
図５６は、本発明の一実施例に係る８Ｋ ＦＦＴモードの０ビットスプレッダ及び１３ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、０ビットスプレッダ及び１３ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、８Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１３th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図５７は、本発明の一実施例に係る８Ｋ ＦＦＴモードの１ビットスプレッダ及び１２ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、１ビットスプレッダ及び１２ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、８Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図５８は、本発明の一実施例に係る８Ｋ ＦＦＴモードの２ビットスプレッダ及び１１ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、２ビットスプレッダ及び１１ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、８Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１１th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図５９は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムシード生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図５９は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された８Ｋモードのランダムシード生成器の論理的構造を示す。この場合、ランダムメインインタリービングシード生成器は、１ビットスプレッダ及び１２ビットランダマイザを含むことができ、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１１ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、８Ｋ ＦＦＴモードに対する擬似ランダムインタリービングシード生成器を説明する。
本発明の一実施例に係る擬似ランダムインタリービングシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。擬似ランダムインタリービングシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのメイン擬似ランダムシード生成器（又は擬似ランダムメインインタリービングシード生成器）（（Ｃj（Ｋ）））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
メイン擬似ランダムシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、メイン擬似ランダムシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るメイン擬似ランダム生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、８Ｋ ＦＦＴモードの場合、３ビットスプレッダ及び１０ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るメイン擬似ランダムシード生成器又はランダマイザは、１０ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、ランダムシンボルオフセット生成器は、上述したシンボルオフセットを生成することができる。すなわち、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、８Ｋ ＦＦＴモードの場合、（１３−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１３−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
スプレッダ及びランダマイザの主要役割は、次の通りである。
スプレッダ：周波数インタリービング（ＦＩ）に対するスプレッディング効果のレンダリング
ランダマイザ：ＦＩに対するランダム効果のレンダリング
本発明の他の実施例に係るタイムインタリーバの出力は、上述した通りである。
図６０は、本発明の一実施例に係る８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器を示した図である。
本発明の一実施例に係る８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、スプレッダ（３ビットトグリング）、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータを含むことができる。上述したように、擬似ランダムメインインタリービングシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
スプレッダは、ｎビットマルチプレクサを通じて動作することができ、セル間スプレッディングを最大化（又はセル間コリレーションを最小化）することができる。８Ｋ ＦＦＴモードの場合、３ビットを考慮したルックアップテーブルを使用することができる。
ランダマイザは、（１３−ｎ）ビットＰＮ生成器として動作し、ランダムさ（又はコリレーション性質）を提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。８Ｋ ＦＦＴモードの場合、１０−ビットＰＮ生成器を使用することができ、これは変更可能である。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、８Ｋモードのランダムメインシード生成器で説明した通りであるので省略する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図６１は、本発明の一実施例に係る８Ｋ ＦＦＴモードのビットシャッフリング及び８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）は、上述した８Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）に示したように、８Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時、ＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１０th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図６２は、本発明の一実施例に係る８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、擬似ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図６２は、擬似ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された８Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造を示す。図６２は、擬似ランダムメインインタリービングシード生成器は３ビットスプレッダ及び１０ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１１ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、１６Ｋ ＦＦＴモードに対するランダムシード生成器を説明する。
本発明の一実施例に係るランダムシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。ランダムシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのランダムメインシード生成器（又はランダムメインインタリービングシード生成器）（Ｃj（Ｋ））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
ランダムメインシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、ランダムメインシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、１６Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１３ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシード生成器又はランダマイザは、１３ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、１６Ｋ ＦＦＴモードの場合、（１４−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１４−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
本発明の一実施例に係るタイムインタリーバの出力は、上述した通りである。
図６３は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムシード生成器を示した図である。
本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムシード生成器は、スプレッダ（１ビットトグリング（１−ｂｉｔ ｔｏｇｇｌｉｎｇ））、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータ（ｍｏｄｕｌｏ ｏｐｅｒａｔｏｒ）を含むことができる。上述したように、ランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１４ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブル（ｌｏｏｋ−ｕｐ ｔａｂｌｅ）を基盤とするマルチプレクサとして動作可能である。１６Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、１６Ｋ ＦＦＴモードの場合、１３ビットを考慮したＰＮ生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、それぞれマルチプレクサ及びＰＮ生成器を通じて動作し得る。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は後で説明する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図６４は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムシード生成器の動作を表現する数式である。
図６４の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１３th原始多項式になり、初期値は任意の値に変更可能である。
図６４の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図６５は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムシンボルオフセット生成器を示した図である。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
以下、各ブロックを説明する。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器を通じて動作し、ランダムさを提供するように設計することができる。
１６Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１４／１３／１２ビットランダム生成器（又はＰＮ生成器）を含むことができる。具体的な内容は後で説明する。
図６６は、本発明の一実施例に係る１６Ｋ ＦＦＴモードの０ビットスプレッダ及び１４ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、０ビットスプレッダ及び１４ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、１６Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１４th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図６７は、本発明の一実施例に係る１６Ｋ ＦＦＴモードの１ビットスプレッダ及び１３ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、１ビットスプレッダ及び１３ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、１６Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１３th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図６８は、本発明の一実施例に係る１６Ｋ ＦＦＴモードの２ビットスプレッダ及び１２ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、２ビットスプレッダ及び１２ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、１６Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図６９は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムシード生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図６９は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された１６Ｋモードのランダムシード生成器の論理的構造を示す。この場合、ランダムメインインタリービングシード生成器は、１ビットスプレッダ及び１３ビットランダマイザを含むことができ、ランダムシンボルオフセット生成器は、２ビットスプレッダ及び１２ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、１６Ｋ ＦＦＴモードに対する擬似ランダムインタリービングシード生成器を説明する。
本発明の一実施例に係る擬似ランダムインタリービングシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。擬似ランダムインタリービングシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのメイン擬似ランダムシード生成器（又は擬似ランダムメインインタリービングシード生成器）（（Ｃj（Ｋ）））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
メイン擬似ランダムシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、メイン擬似ランダムシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るメイン擬似ランダム生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、１６Ｋ ＦＦＴモードの場合、３ビットスプレッダ及び１１ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るメイン擬似ランダムシード生成器又はランダマイザは、１１ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、ランダムシンボルオフセット生成器は、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、１６Ｋ ＦＦＴモードの場合、（１４−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１４−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
スプレッダ及びランダマイザの主要役割は、次の通りである。
スプレッダ：周波数インタリービング（ＦＩ）に対するスプレッディング効果のレンダリング
ランダマイザ：ＦＩに対するランダム効果のレンダリング
本発明の他の実施例に係るタイムインタリーバの出力は、上述した通りである。
図７０は、本発明の一実施例に係る１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器を示した図である。
本発明の一実施例に係る１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、スプレッダ（３ビットトグリング）、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータを含むことができる。上述したように、擬似ランダムメインインタリービングシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
スプレッダは、ｎビットマルチプレクサを通じて動作することができ、セル間スプレッディングを最大化（又はセル間コリレーションを最小化）することができる。１６Ｋ ＦＦＴモードの場合、３ビットを考慮したルックアップテーブルを使用することができる。
ランダマイザは、（１４−ｎ）ビットＰＮ生成器として動作し、ランダムさ（又はコリレーション性質）を提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。１６Ｋ ＦＦＴモードの場合、１１ビットＰＮ生成器を使用することができ、これは変更可能である。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、１６Ｋ ＦＦＴモードのランダムメインシード生成器で説明した通りであるので省略する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図７１は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのビットシャッフリング及び１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）は、上述した１６Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）に示したように、１６Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時、ＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１１th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図７２は、本発明の一実施例に係る１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、擬似ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図７２は、擬似ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された１６Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造を示す。図７２は、擬似ランダムメインインタリービングシード生成器は３ビットスプレッダ及び１１ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１２ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、３２Ｋ ＦＦＴモードに対するランダムシード生成器を説明する。
本発明の一実施例に係るランダムシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。ランダムシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのランダムメインシード生成器（又はランダムメインインタリービングシード生成器）（Ｃj（Ｋ））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器
を含むことができる。
ランダムメインシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、ランダムメインシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、３２Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１４ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシード生成器又はランダマイザは、１４ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、３２Ｋ ＦＦＴモードの場合、（１５−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１５−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
本発明の一実施例に係るタイムインタリーバの出力は、上述した通りである。
図７３は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシード生成器を示した図である。
本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシード生成器は、スプレッダ（１ビットトグリング（１−ｂｉｔ ｔｏｇｇｌｉｎｇ））、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータ（ｍｏｄｕｌｏ ｏｐｅｒａｔｏｒ）を含むことができる。上述したように、ランダムメインシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１５ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブル（ｌｏｏｋ−ｕｐ ｔａｂｌｅ）を基盤にするマルチプレクサとして動作可能である。３２Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、３２Ｋ ＦＦＴモードの場合、１４ビットを考慮したＰＮ生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、それぞれマルチプレクサ及びＰＮ生成器を通じて動作し得る。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は後で説明する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図７４は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシード生成器の動作を表現する数式である。
図７４の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１４th原始多項式になり、初期値は任意の値に変更可能である。
図７４の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図７５は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシンボルオフセット生成器を示した図である。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
以下、各ブロックを説明する。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器を通じて動作し、ランダムさを提供するように設計することができる。
３２Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１５／１４／１３ビットランダム生成器（又はＰＮ生成器）を含むことができる。具体的な内容は後で説明する。
図７６は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの０ビットスプレッダ及び１５ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、０ビットスプレッダ及び１５ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、３２Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１５th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図７７は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの１ビットスプレッダ及び１４ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、１ビットスプレッダ及び１４ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、３２Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１４th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図７８は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの２ビットスプレッダ及び１３ビットＰＮ生成器を含むランダムシンボルオフセット生成器及びランダムシンボルオフセット生成器の動作を示した数式である。
（ａ）は、２ビットスプレッダ及び１３ビットＰＮ生成器を含むランダムシンボルオフセット生成器を示し、（ｂ）は、３２Ｋ ＦＦＴモードのランダムシンボルオフセット生成器の動作を示した数式を示す。
（ａ）に示したランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１３th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してシンボルオフセットを計算及び出力する過程を示す。数式に示したように、ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとに動作し得る。したがって、全体の出力されるオフセットの長さは全体のＯＦＤＭシンボル長さの半分に該当する。
図７９は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシード生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図７９は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された３２Ｋモードのランダムシード生成器の論理的構造を示す。図７９は、ランダムメインインタリービングシード生成器は１ビットスプレッダ及び１４ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１３ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、３２Ｋ ＦＦＴモードに対する擬似ランダムインタリービングシード生成器を説明する。
本発明の一実施例に係る擬似ランダムインタリービングシード生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。擬似ランダムインタリービングシード生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのメイン擬似ランダムシード生成器（又は擬似ランダムメインインタリービングシード生成器）（（Ｃj（Ｋ）））及びシンボルオフセットを変更するためのランダムシンボルオフセット生成器（）を含むことができる。
メイン疑似ランダムシード生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、メイン擬似ランダムシード生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るメイン擬似ランダム生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、３２Ｋ ＦＦＴモードの場合、３ビットスプレッダ及び１２ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るメイン擬似ランダムシード生成器又はランダマイザは、１２ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、３２Ｋ ＦＦＴモードの場合、（１５−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１５−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
スプレッダ及びランダマイザの主要役割は、次の通りである。
スプレッダ：周波数インタリービング（ＦＩ）に対するスプレッディング効果のレンダリング
ランダマイザ：ＦＩに対するランダム効果のレンダリング
本発明の他の実施例に係るタイムインタリーバの出力は、上述した通りである。
図８０は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器を示した図である。
本発明の一実施例に係る３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、スプレッダ（３ビットトグリング）、ランダマイザ、メモリインデックスチェック、ランダムシンボルオフセット生成器、モジュロオペレータを含むことができる。上述したように、擬似ランダムメインインタリービングシード生成器は、スプレッダ及びランダマイザを含むことができる。以下、各ブロックの動作を説明する。
スプレッダは、ｎビットマルチプレクサを通じて動作することができ、セル間スプレッディングを最大化（又はセル間コリレーションを最小化）することができる。３２Ｋ ＦＦＴモードの場合、３ビットを考慮したルックアップテーブルを使用することができる。
ランダマイザは、（１５−ｎ）ビットＰＮ生成器として動作し、ランダムさ（又はコリレーション性質）を提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。３２Ｋ ＦＦＴモードの場合、１２ビットＰＮ生成器を使用することができ、これは変更可能である。
メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdataより大きい場合、シードを使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdataを超えないように調節する役割をすることができる。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにメインインタリービングシード生成器によって発生するメインインタリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、３２Ｋモードのランダムメインシード生成器で説明した通りであるので省略する。
モジュロオペレータは、メモリインデックスチェックによって出力されるメモリインデックス値に毎ペアワイズＯＦＤＭシンボルごとにランダムシンボルオフセット生成器によって出力されるシンボルオフセットを合わせた結果がＮdataを超える場合に動作し得る。図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図８１は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのビットシャッフリング及び３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）は、上述した３２Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の動作を表現する数式である。
（ａ）に示したように、３２Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時、ＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対してメインインタリービングシードを計算及び出力する過程を示す。数式に示したように、一つのランダムシンボルオフセットは毎ペアワイズＯＦＤＭシンボルに同一に適用することができる。
図８２は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造図である。
上述したように、本発明の一実施例に係る３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器は、擬似ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図８２は、擬似ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された３２Ｋ ＦＦＴモードの擬似ランダムインタリービングシード生成器の論理的構造を示す。図８２は、擬似ランダムメインインタリービングシード生成器は３ビットスプレッダ及び１２ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１３ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
図８３は、本発明の他の実施例に係る各メモリバンク内でのインタリービングシードの変化方法を示す。
図８３の上端に位置したブロックは、第１ＯＦＤＭシンボル、すなわち、ｉ番目のＯＦＤＭシンボルペアの（ｊ ｍｏｄ ２）＝０に対する数式を示し、図面の下端に位置したブロックは、第２ＯＦＤＭシンボル、すなわち、ｉ番目のＯＦＤＭシンボルペアの（ｊ ｍｏｄ ２）＝１に対する数式を示す。
図８３に示したランダム生成器は、後述するランダムインタリービングシーケンス生成器であって、ランダムインタリービングシーケンス生成器は、周波数インタリーバ７０２０に含むことができる。
図８３の上端ブロックに示したＴ（ｋ）は、ランダムシーケンスであって、本発明のメインランダムインタリービングシーケンス又は単一インタリービングシード（又はインタリービングシード）と同一の概念として使用することができる。ランダムシーケンスは、ランダムインタリービングシーケンス生成器又は後で説明するランダムメインシーケンス生成器で生成することができる。
は、シンボルオフセットであって、サイクリックシフティング値と称することができ、サブＰＲＢＳシーケンスを基盤にして生成することができる。これについては具体的に後で説明する。
以上では、単一インタリービングシードを用いる各メモリバンクＡ／ＢにおけるＯＦＤＭシンボルペアに対するインタリービング方法を説明した。利用可能なデータセル（セルマッパ７０１０から出力されたセル）は、一つのＯＦＤＭシンボルでインタリーブされる。本発明の実施例に係るＮdataは、データセルの数と同一である。Ｎdataの最大値はＮmaxと称することができ、Ｎmaxは、各ＦＦＴモードによって異なる形に定義される。各メモリバンクのＯＦＤＭシンボルペアに対する、インタリーブされたＯＦＤＭシンボルペアは図８３に示している。
Ｈｊ（ｋ）は、各ＦＦＴモードに対するランダムインタリービングシーケンス生成器によって生成されたインタリービングシードのインタリービングアドレスである。ランダムインタリービングシーケンス生成器の構成については後で説明する。上述したように、単一ＯＦＤＭシンボル上に動作する、周波数インタリーバ７０２０の目的は、データセルをランダムにインタリーブすることによって周波数多様性を提供することにある。単一フレームで最大のインタリービングゲインを得るために、別個のインタリービングシードが二つの順次的なＯＦＤＭシンボルを含む毎ＯＦＤＭシンボルペアに対して使用される。図８３に示したように、別個のインタリービングシードは、ランダムインタリービングシーケンス生成器によって生成されたインタリービングアドレスに基づいて生成することができる。また、別個のインタリービングシードは、上述したように、サイクリックシフティング値に基づいて生成することができる。すなわち、毎シンボルペアに使用される別個のインタリービングアドレスは、毎ＯＦＤＭシンボルペアに対するサイクリックシフティング値を使用することによって生成することができる。
上述したように、ＯＦＤＭ生成ブロック１０３０は、入力データにＦＦＴ変換を行うことができる。以下では、一実施例に係るランダムインタリービングシーケンス生成器を有する周波数インタリーバ７０２０の動作を説明する。ランダムインタリービングシーケンス生成器は、上述したインタリービングシード生成器の他の実施例であり得る。よって、ランダムインタリービングシーケンスは、ランダムシード生成器、擬似ランダムインタリービングシード生成器又はインタリービングアドレス生成器と称することができ、設計者の意図によって変更可能である。ランダムインタリービングシーケンス生成器は、第１生成器及び第２生成器を含むことができる。第１生成器は、メインインタリービングシード生成器を生成するためのものであって、第２生成器は、シンボルオフセットを生成するためのものである。第１生成器及び第２生成器の名称は、設計者の意図によって変更可能である。
上述したように、本発明の実施例に係るＦＦＴサイズは、４Ｋ、８Ｋ、１６Ｋ、３２Ｋなどになり、設計者の意図によって変更可能である。したがって、インタリービングシード（又はメインインタリービングシード）はＦＦＴサイズに基づいて可変的である。
以下では、４Ｋ ＦＦＴモードに対するランダムインタリービングシーケンス生成器（又はランダムシード生成器）を説明する。本発明の一実施例に係るランダムインタリービングシーケンス生成器は、上述した周波数インタリーバ７０２０に含むことができ、ランダムシード生成器と類似するが、構造において差を有する。
本発明の一実施例に係るランダムインタリービングシーケンス生成器は、上述したように、毎ＯＦＤＭシンボルごとに別個のインタリービングシードを適用し、周波数多様性を獲得することができる。ランダムインタリービングシーケンス生成器の論理的構成は、単一ＯＦＤＭシンボルでセルをインタリーブするためのランダムメインシーケンス生成器（又はランダムメインインタリービングシーケンス生成器又はランダムメインインタリービングシード生成器）（Ｃj（Ｋ））及びシンボルオフセット（サイクリックシフティング値）を変更するためのランダムシンボルオフセット生成器
を含むことができる。本発明の一実施例に係るランダムメインシーケンス生成器は、上述したランダムメインシード生成器と類似するが、構造において差を有する。また、ランダムメインシーケンス生成器又はランダムメインシーケンス生成器内のランダマイザは、メインＰＲＢＳ生成器と称することができ、設計者の意図によって変更可能である。
ランダムメインシーケンス生成器は、上述したランダムＦＩパラメータを生成することができる。すなわち、ランダムメインシーケンス生成器は、単一ＯＦＤＭシンボル内の各セルをインタリーブするためのシードを生成することができる。
本発明の実施例に係るランダムメインシーケンス生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、４Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１１ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシーケンス生成器又はランダマイザは、１１ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、４Ｋ ＦＦＴモードの場合、（１２−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１２−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
また、この実施例において、インタリービング値の生成において、ＰＲＢＳ動作オーダーは、アクティブキャリアの数が単一フレーム内における最初及び最後のＯＦＤＭシンボルで異なる場合に備えるために修正される。
図８４は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、上述した４Ｋ ＦＦＴモードのランダムメインシード生成器と比較すると、メモリインデックスチェック及びモジュロオペレータの位置が異なるという点において差を有する。
図８４に示したメモリインデックスチェック及びモジュロオペレータの位置変更は、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスを増加させるためのものである。上述したように、本発明の一実施例に係る信号フレーム（又はフレーム）は、正常データシンボル（又はデータシンボル）、フレームエッジシンボル及びフレームシグナリングシンボルを含むことができる。この場合、フレームエッジシンボル及びフレームシグナリングシンボルは、正常データシンボルより長さが短いので、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスが低下し得る。したがって、本発明では、周波数デインタリービングパフォーマンスを増加させるために、メモリインデックスチェック及びモジュロオペレータの位置変更を提案する。
以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１２ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブルを基盤にするマルチプレクサとして動作可能である。４Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、４Ｋ ＦＦＴモードの場合、１１ビットを考慮したＰＮ生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、各マルチプレクサ及びＰＮ生成器を通じて動作する。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにランダムメインインタリービングシーケンス生成器によって発生するメインインタリービングシーケンスをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、上述した通りであるので省略する。
モジュロオペレータは、入力値がＮdata又はＮmaxを超える場合に動作し得る。４Ｋ ＦＦＴモードに対するＮdata（Ｎmax）の最大値は４０９６であり得る。
その後、メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値より大きい場合、モジュロオペレータから出力された出力値を使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値を超えないように調節する役割をすることができる。
図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図８５は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
図８５の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１１th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用できるバイナリワードシーケンスを示す。
図８５の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は毎ＯＦＤＭシンボルペアに同一に適用することができる。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器（又はＮビットサブＰＲＢＳ生成器）を通じて動作し、ランダムを提供するように設計することができる。
４Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１２／１１／１０ビットランダム生成器（又はＰＮ生成器）を含むことができる。これは、設計者の意図によって変更可能である。
図８６は、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の論理的構造図である。
上述したように、本発明の一実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図８６は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の論理的構造を示す。図８６は、ランダムメインインタリービングシード生成器は１ビットスプレッダ及び１１ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１０ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例を説明する。
４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例は、ランダムメインインタリービングシーケンス生成器のランダマイザがビットシャッフリングをさらに含むという点において差を有する。
図８７は、本発明の他の実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の他の実施例に係る４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインインタリービングシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
ビットシャッフリングを除いた残りのブロックの動作は、上述した通りであるので省略する。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。４Ｋ ＦＦＴモードの場合、１１ビットＰＮ生成器を使用することができ、これは変更可能である。
図８８は、本発明の一実施例に係る４Ｋ ＦＦＴモードのビットシャッフリング及び４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）は、上述した４Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、４Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）に示したように、４Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時、ＰＮ生成器の各レジスタのビットを混ぜることができる。
（ａ）の上端は、ビットシャッフリング動作を示し、下端は、１１ビットの場合のビットシャッフリングの実施例を示す。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
以下では、８Ｋ ＦＦＴモードに対するランダムインタリービングシーケンス生成器（又はランダムシード生成器）を説明する。本発明の一実施例に係るランダムインタリービングシーケンス生成器は、上述した周波数インタリーバ７０２０に含むことができ、ランダムシード生成器と類似するが、構造において差を有する。
本発明の実施例に係るランダムシーケンス生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、８Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１２ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシーケンス生成器又はランダマイザは、１２ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、８Ｋ ＦＦＴモードの場合、（１３−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１３−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
また、この実施例において、インタリービング値の生成において、ＰＲＢＳ動作オーダーは、アクティブキャリアの数が単一フレーム内における最初及び最後のＯＦＤＭシンボルで異なる場合に備えるために修正される。
図８９は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、上述した８Ｋ ＦＦＴモードのランダムメインシード生成器と比較したとき、メモリインデックスチェック及びモジュロオペレータの位置が異なるという点において差を有する。
このようなメモリインデックスチェック及びモジュロオペレータの位置変更は、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスを増加させるためのものである。上述したように、本発明の一実施例に係る信号フレーム（又はフレーム）は、正常データシンボル（又はデータシンボル）、フレームエッジシンボル及びフレームシグナリングシンボルを含むことができる。この場合、フレームエッジシンボル及びフレームシグナリングシンボルは、正常データシンボルより長さが短いので、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスが低下し得る。したがって、本発明では、周波数デインタリービングパフォーマンスを増加させるために、メモリインデックスチェック及びモジュロオペレータの位置変更を提案する。
以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１３ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブルを基盤にするマルチプレクサとして動作可能である。４Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、８Ｋ ＦＦＴモードの場合、１２ビットを考慮したＰＮ生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、各マルチプレクサ及びＰＮ生成器を通じて動作する。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにランダムメインインタリービングシーケンス生成器によって発生するメインインタリービングシーケンスをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、上述した通りであるので省略する。
モジュロオペレータは、入力値がＮdata又はＮmaxを超える場合に動作し得る。８Ｋ ＦＦＴモードに対するＮdata（Ｎmax）の最大値は８１９２であり得る。
その後、メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値より大きい場合、モジュロオペレータから出力された出力値を使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値を超えないように調節する役割をすることができる。
図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図９０は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
図９０の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
図９０の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器（又はＮビットサブＰＲＢＳ生成器）を通じて動作し、ランダムさを提供するように設計することができる。
８Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１３／１２／１１ビットランダム生成器（又はＰＮ生成器）を含むことができる。これは、設計者の意図によって変更可能である。
図９１は、本発明の一実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の論理的構造図である。
上述したように、本発明の一実施例に係る８Ｋモードのランダムインタリービングシーケンス生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図９１は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された８Ｋ ＦＦＴモードのランダムインタリービングシード生成器の論理的構造を示す。図９１は、ランダムメインインタリービングシード生成器は１ビットスプレッダ及び１２ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１１ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例を説明する。
８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例は、ランダムメインインタリービングシーケンス生成器のランダマイザがビットシャッフリングをさらに含むという点において差を有する。
図９２は、本発明の他の実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の他の実施例に係る８Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインインタリービングシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
ビットシャッフリングを除いた残りのブロックの動作は、上述した通りであるので省略する。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。８Ｋ ＦＦＴモードの場合、１２ビットＰＮ生成器を使用することができ、これは変更可能である。
図９３は、本発明の一実施例に係る８Ｋ ＦＦＴモードのビットシャッフリング及び８Ｋモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）は、上述した８Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、８Ｋモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）の上端は、８Ｋ ＦＦＴモードのビットシャッフリング動作を示し、下端は、１２ビットの場合、８Ｋ ＦＦＴモードのビットシャッフリングの実施例を示す。
（ａ）に示したように、８Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時にＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１２th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
以下では、１６Ｋ ＦＦＴモードに対するランダムインタリービングシーケンス生成器（又はランダムシード生成器）を説明する。本発明の一実施例に係るランダムインタリービングシーケンス生成器は、上述した周波数インタリーバ７０２０に含むことができ、ランダムシード生成器と類似するが、構造において差を有する。
本発明の実施例に係るランダムシーケンス生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、１６Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１３ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシーケンス生成器又はランダマイザは、１３ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、１６Ｋ ＦＦＴモードの場合、（１４−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１４−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
また、この実施例において、インタリービング値の生成において、ＰＲＢＳ動作オーダーは、アクティブキャリアの数が単一フレーム内における最初及び最後のＯＦＤＭシンボルで異なる場合に備えるために修正される。
図９４は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、上述した１６Ｋ ＦＦＴモードのランダムメインシード生成器と比較したとき、メモリインデックスチェック及びモジュロオペレータの位置が異なるという点において差を有する。
このようなメモリインデックスチェック及びモジュロオペレータの位置変更は、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスを増加させるためのものである。上述したように、本発明の一実施例に係る信号フレーム（又はフレーム）は、正常データシンボル（又はデータシンボル）、フレームエッジシンボル及びフレームシグナリングシンボルを含むことができる。この場合、フレームエッジシンボル及びフレームシグナリングシンボルは、正常データシンボルより長さが短いので、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスが低下し得る。したがって、本発明では、周波数デインタリービングパフォーマンスを増加させるためにメモリインデックスチェック及びモジュロオペレータの位置変更を提案する。
以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１４ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブルを基盤にするマルチプレクサとして動作可能である。１６Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ（又はＰＲＢＳ）生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、１６Ｋ ＦＦＴモードの場合、１３ビットを考慮したＰＮ（又はＰＲＢＳ）生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、各マルチプレクサ及びＰＮ生成器を通じて動作する。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにランダムメインインタリービングシーケンス生成器によって発生するメインインタリービングシーケンスをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、上述した通りであるので省略する。
モジュロオペレータは、入力値がＮdata又はＮmaxを超える場合に動作し得る。１６Ｋ ＦＦＴモードに対するＮdata（Ｎmax）の最大値は１６３８４であり得る。
その後、メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値より大きい場合、モジュロオペレータから出力された出力値を使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値を超えないように調節する役割をすることができる。
図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図９５は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
図９５の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１３th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
図９５の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
ｋビットスプレッダは、２ｋマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器（又はＮビットサブＰＲＢＳ生成器）を通じて動作し、ランダムさを提供するように設計することができる。
１６Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１４／１３／１２ビットランダム生成器（又はＰＮ生成器）を含むことができる。これは、設計者の意図によって変更可能である。
図９６は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の論理的構造図である。
上述したように、本発明の一実施例に係る１６Ｋモードのランダムインタリービングシーケンス生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図９６は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された１６Ｋ ＦＦＴモードのランダムインタリービングシード生成器の論理的構造を示す。図９６は、ランダムメインインタリービングシード生成器は１ビットスプレッダ及び１３ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１２ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例を説明する。
１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例は、ランダムメインインタリービングシーケンス生成器のランダマイザがビットシャッフリングをさらに含むという点において差を有する。
図９７は、本発明の他の実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の他の実施例に係る１６Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインインタリービングシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
ビットシャッフリングを除いた残りのブロックの動作は、上述した通りであるので省略する。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。１６Ｋ ＦＦＴモードの場合、１３ビットＰＮ生成器を使用することができ、これは変更可能である。
図９８は、本発明の一実施例に係る１６Ｋ ＦＦＴモードのビットシャッフリング及び１６Ｋモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）は、上述した１６Ｋ ＦＦＴモードのビットシャッフリングを示し、（ｂ）は、１６Ｋモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）の上端は、１６Ｋ ＦＦＴモードのビットシャッフリング動作を示し、下端は、１３ビットの場合、１６Ｋ ＦＦＴモードのビットシャッフリングの実施例を示す。
（ａ）に示したように、１６Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時にＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１３th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（又はシンボルオフセット又はサイクリックシフティング値）が使用され、サイクリックシフティング値は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
以下では、３２Ｋ ＦＦＴモードに対するランダムインタリービングシーケンス生成器（又はランダムシード生成器）を説明する。本発明の一実施例に係るランダムインタリービングシーケンス生成器は、上述した周波数インタリーバ７０２０に含むことができ、ランダムシード生成器と類似するが、構造において差を有する。
本発明の実施例に係るランダムシーケンス生成器は、スプレッダ及びランダマイザを含むことができ、周波数領域で完全なランダムさのレンダリングを行うことができる。本発明では、３２Ｋ ＦＦＴモードの場合、１ビットスプレッダ及び１４ビットランダマイザを含むことを一実施例とすることができる。本発明の実施例に係るランダムメインシーケンス生成器又はランダマイザは、１４ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたメインＰＲＢＳ生成器と称することができる。
本発明の実施例に係るランダムシンボルオフセット生成器は、毎ＯＦＤＭシンボルのシンボルオフセットを変更することができる。すなわち、上述したシンボルオフセットを生成することができる。本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができ、時間領域で２ｋの場合だけのスプレッディングのレンダリングを行うことができる。Ｘ値は、ＦＦＴモードごとに異なる形に設定することができる。本発明では、３２Ｋ ＦＦＴモードの場合、（１５−ｋ）ビットランダマイザであることを一実施例とすることができる。本発明の実施例に係る（Ｘ−ｋ）ビットランダマイザは、（１５−ｋ）ビットバイナリワードシーケンス（又はバイナリシーケンス）に基づいて定義されたサブＰＲＢＳ生成器と称することができる。
上述したスプレッダ及びランダマイザは、インタリービングシードの生成時、スプレッディング効果とランダム効果を発生させるために使用することができる。
また、この実施例において、インタリービング値の生成において、ＰＲＢＳ動作オーダーは、アクティブキャリアの数が単一フレーム内における最初及び最後のＯＦＤＭシンボルで異なる場合に備えるために修正される。
図９９は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、上述した３２Ｋ ＦＦＴモードのランダムメインシード生成器と比較するとき、メモリインデックスチェック及びモジュロオペレータの位置が異なるという点において差を有する。
このようなメモリインデックスチェック及びモジュロオペレータの位置変更は、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスを増加させるためのものである。上述したように、本発明の一実施例に係る信号フレーム（又はフレーム）は、正常データシンボル（又はデータシンボル）、フレームエッジシンボル及びフレームシグナリングシンボルを含むことができる。この場合、フレームエッジシンボル及びフレームシグナリングシンボルは、正常データシンボルより長さが短いので、単一メモリを有する周波数デインタリーバのデインタリービングパフォーマンスが低下し得る。したがって、本発明では、周波数デインタリービングパフォーマンスを増加させるためにメモリインデックスチェック及びモジュロオペレータの位置変更を提案する。
以下、各ブロックの動作を説明する。
（セル）スプレッダは、全体１５ビットのうちｎビット上位部分を用いて動作することができ、ルックアップテーブルを基盤にするマルチプレクサとして動作可能である。３２Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（又はトグリング）になり得る。
ランダマイザは、ＰＮ（又はＰＲＢＳ）生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。上述したように、３２Ｋ ＦＦＴモードの場合、１４ビットを考慮したＰＮ（又はＰＲＢＳ）生成器になり得る。これは、設計者の意図によって変更可能である。また、スプレッダ及びランダマイザは、各マルチプレクサ及びＰＮ生成器を通じて動作する。
ランダムシンボルオフセット生成器は、毎ペアワイズＯＦＤＭシンボルごとにランダムメインインタリービングシーケンス生成器によって発生するメインインタリービングシーケンスをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は、上述した通りであるので省略する。
モジュロオペレータは、入力値がＮdata又はＮmaxを超える場合に動作し得る。３２Ｋ ＦＦＴモードに対するＮdata（Ｎmax）の最大値は３２７６８であり得る。
その後、メモリインデックスチェックは、スプレッダ及びランダマイザによって発生するメモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値より大きい場合、モジュロオペレータから出力された出力値を使用せず、反復的にスプレッダとランダマイザを動作させ、出力メモリインデックス値がＮdata又はＮdata（Ｎmax）の最大値を超えないように調節する役割をすることができる。
図面に示したメモリインデックスチェック及びモジュロオペレータの位置は、設計者の意図によって変更可能である。
図１００は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
図１００の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１４th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
図１００の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
上述したように、本発明の実施例に係るランダムシンボルオフセット生成器は、ｋビットスプレッダ及び（Ｘ−ｋ）ビットランダマイザを含むことができる。
ｋビットスプレッダは、２kマルチプレクサを通じて動作し、シンボル間のスプレッディング性質を最大化（又はコリレーション性質を最小化）するように最適化して設計することができる。
ランダマイザは、ＮビットＰＮ生成器（又はＮビットサブＰＲＢＳ生成器）を通じて動作し、ランダムさを提供するように設計することができる。
３２Ｋ ＦＦＴモードのランダムシンボルオフセット生成器は、０／１／２ビットスプレッダ及び１５／１４／１３ビットランダム生成器（又はＰＮ生成器）を含むことができる。これは、設計者の意図によって変更可能である。
図１０１は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の論理的構造図である。
上述したように、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、ランダムメインインタリービングシード生成器、ランダムシンボルオフセット生成器、メモリインデックスチェック及びモジュロオペレータを含むことができる。
図１０１は、ランダムメインインタリービングシード生成器及びランダムシンボルオフセット生成器が結合された３２Ｋ ＦＦＴモードのランダムインタリービングシード生成器の論理的構造を示す。図１０１は、ランダムメインインタリービングシード生成器は１ビットスプレッダ及び１４ビットランダマイザを含み、ランダムシンボルオフセット生成器は２ビットスプレッダ及び１３ビットランダマイザを含む場合の実施例を示す。具体的な説明は、上述した通りであるので省略する。
以下では、３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例を説明する。
３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器の他の実施例は、ランダムメインインタリービングシーケンス生成器のランダマイザがビットシャッフリングをさらに含むという点において差を有する。
図１０２は、本発明の他の実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器を示した図である。
本発明の他の実施例に係る３２Ｋ ＦＦＴモードのランダムインタリービングシーケンス生成器は、スプレッダ（１ビットトグリング）、ランダマイザ、ランダムシンボルオフセット生成器、モジュロオペレータ、メモリインデックスチェックを含むことができる。上述したように、ランダムメインインタリービングシーケンス生成器は、スプレッダ及びランダマイザを含むことができる。
ビットシャッフリングを除いた残りのブロックの動作は、上述した通りであるので省略する。
ランダマイザは、ＰＮ生成器を通じて動作し、インタリーブ時に完全なランダムさを提供することができる。本発明の一実施例に係るランダマイザは、ビットシャッフリングを含むことができる。ビットシャッフリングは、スプレッディング性質又はランダム性質を最適化する機能を行い、Ｎdataを考慮して設計される。３２Ｋ ＦＦＴモードの場合、１４ビットＰＮ生成器を使用することができ、これは変更可能である。
図１０３は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのビットシャッフリング及び３２Ｋモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）は、上述した３２Ｋ ＦＦＴモードのビットシャッフリングを示す数式で、（ｂ）は、３２Ｋモードのランダムインタリービングシーケンス生成器の動作を表現する数式である。
（ａ）の上端は、３２Ｋ ＦＦＴモードのビットシャッフリング動作を示し、下端は、１４ビットの場合、３２Ｋ ＦＦＴモードのビットシャッフリングの実施例を示す。
（ａ）に示したように、３２Ｋ ＦＦＴモードのビットシャッフリングは、メモリインデックスの計算時にＰＮ生成器の各レジスタのビットを混ぜることができる。
（ｂ）の上端に示した数式は、ランダマイザの初期値設定及び原始多項式を示す。この場合、原始多項式は１４th原始多項式になり、初期値は任意の値に変更可能である。すなわち、図面の上端に示した数式は、上述したメインＰＲＢＳ生成器を定義するために使用可能なバイナリワードシーケンスを示す。
（ｂ）の下端に示した数式は、スプレッダとランダマイザの出力信号に対して別個のインタリービングシーケンスのためのインタリービングアドレスを計算及び出力する過程を示す。数式に示したように、別個のインタリービングシーケンスを計算するためにランダムシンボルオフセット（サイクリックシフティング値）が使用され、一つのランダムシンボルオフセット（サイクリックシフティング値）は、毎ＯＦＤＭシンボルペアに同一に適用することができる。
図１０４は、本発明の一実施例に係る放送信号送信方法のフローチャートである。
本発明の一実施例に係る放送信号送信装置は、サービスデータをエンコードすることができる（Ｓ１０４０００）。上述したように、サービスデータは、一つ又は複数のサービス又はサービスコンポーネントを運ぶことができる、サービスデータ又は関連するメタデータを運ぶ物理層で論理的チャネルである、データパイプを介して送信される。データパイプで送信されるデータは、ＤＰデータ又はサービスデータと称することができる。具体的なエンコーディング方法は、図１、図５〜図６、図２２を参照して説明した通りである。
本発明の一実施例に係る放送信号送信装置は、エンコードされたサービスデータを含む少なくとも一つ以上の信号フレームを生成することができる（Ｓ１０４０１０）。具体的な内容は、図７及び図１０〜図２１を参照して説明した通りである。
この場合、本発明の一実施例に係る放送信号送信装置は、信号フレームのＯＦＤＭシンボルに上述したエンコードされたサービスデータをマップした後、周波数インタリービングを行うことができる。上述したように、セルマッパ７０１０の基本構造は、もしあれば、単一フレーム内に各ＯＦＤＭシンボルに対応するアクティブＯＦＤＭセルに各ＤＰ、ＰＬＳデータに対する各データセルをマップする。その後、周波数インタリーバ７０３０は、単一ＯＦＤＭシンボル基準上で動作することができ、セルマッパ７０２０から受信された各セルをランダムにインタリーブすることによって、周波数多様性を提供することができる。本発明において、単一ＯＦＤＭシンボル上に動作する、周波数インタリーバ７０３０の目標は、セルマッパ７０１０から受信された各データセルをランダムにインタリーブすることによって周波数多様性を提供することにある。単一信号フレーム（又はフレーム）で最大インタリービングゲインを得るために、二つの連続するＯＦＤＭシンボルで構成された毎ＯＦＤＭシンボルペアごとに異なるインタリービングシードが使用される。具体的な周波数インタリービング方法は、図３０〜図１０３を参照して説明した通りである。
その後、本発明の一実施例に係る放送信号送信装置は、生成された少なくとも一つ以上の信号フレームに含まれたデータをＯＦＤＭ方式で変調することができる（Ｓ１０４０２０）。具体的な内容は、図１及び図８を参照して説明した通りである。
その後、本発明の一実施例に係る放送信号送信装置は、変調された少なくとも一つ以上の信号フレームを含む放送信号を送信することができる（Ｓ１０４０３０）。具体的な内容は、図１及び図８を参照して説明した通りである。
図１０５は、本発明の一実施例に係る放送信号受信方法のフローチャートである。
図１０５は、図１０４を参照して説明した放送信号送信方法の逆過程に該当する。
本発明の一実施例に係る放送信号受信装置は、各放送信号を受信することができる（Ｓ１０５０００）。
その後、本発明の一実施例に係る放送信号受信装置は、受信した各放送信号をＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式で復調することができる（Ｓ１０５０１０）。具体的な過程は、図９を参照して説明した通りである。
その後、本発明の一実施例に係る放送信号受信装置は、復調された各放送信号から少なくとも一つ以上の信号フレームを獲得することができる（Ｓ１０５０２０）。具体的な過程は、図９を参照して説明した通りである。この場合、本発明の一実施例に係る放送信号受信装置は、上述した周波数インタリービングの逆過程に該当する周波数デインタリービングを行うことができる。具体的な周波数インタリービング方法は、図３０〜図１０３を参照して説明した通りである。
その後、本発明の一実施例に係る放送信号受信装置は、パースされた少なくとも一つ以上の信号フレームに含まれたサービスデータをデコードすることができる（Ｓ１０５０３０）。具体的な過程は、図９を参照して説明した通りである。
上述したように、サービスデータは、一つ又は複数のサービス又はサービスコンポーネントを運ぶことができる、サービスデータ又は関連するメタデータを運ぶ物理層で論理的チャネルである、データパイプを介して送信される。データパイプで送信されるデータは、ＤＰデータ又はサービスデータと称することができる。
当業者は、本発明の思想及び範囲を逸脱することなく、本発明の多様な変形及び変更が可能であることを認識できるだろう。したがって、本発明は、添付の特許請求の範囲及びその同等物の範囲内で提供される本発明の変形及び変更をカバーする。
装置及び方法発明を本明細書に言及し、これら装置及び方法発明の説明は相互補完的に適用することができる。
多様な実施例が本発明を行う最上のモードで記載された。
本発明は、放送信号提供フィールドで有用である。
本発明の思想又は範囲から逸脱することなく、本発明の多様な変形と変更が可能であることは当業者にとって自明である。よって、本発明は、添付の特許請求の範囲及びその同等物の範囲内で提供される本発明のすべての変形と変更をカバーするものと意図される。

Claims (8)

  1. 放送信号を送信する方法において、
    サービスデータをエンコードする段階；
    前記エンコードされたサービスデータを含む少なくとも一つの信号フレームをビルドする段階であって、前記少なくとも一つの信号フレームは複数のＯＦＤＭシンボルを含む、前記ビルドする段階；
    ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方法によって前記ビルドされた少なくとも一つの信号フレーム内のデータを変調する段階；及び
    前記変調されたデータを有する放送信号を送信する段階；を含む、放送信号を送信する方法。
  2. 二つの連続するＯＦＤＭシンボルを含む毎ＯＦＤＭシンボルペアに対して使用される別個のインタリービングシードを使用することによって、前記少なくとも一つの信号フレーム内のデータを周波数インタリーブする段階であって、前記別個のインタリービングシードはサイクリックシフティング値に基づいて生成され、インタリービングシードは、前記変調する段階のＦＦＴサイズに基づいて可変的な、前記周波数インタリーブする段階をさらに含む、請求項１に記載の放送信号を送信する方法。
  3. 放送信号を送信する装置において、
    サービスデータをエンコードするエンコーダ；
    少なくとも一つの信号フレームをビルドするために複数のＯＦＤＭシンボルに前記エンコードされたサービスデータをマッチングするためのマッパ；
    ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方法によって前記ビルドされた少なくとも一つの信号フレームを変調するためのモジュレータ；及び
    前記変調されたデータを有する放送信号を送信するための送信機；を含む放送信号を送信する装置。
  4. 二つの連続するＯＦＤＭシンボルを含む毎ＯＦＤＭシンボルペアに対して使用される別個のインタリービングシードを使用することによって、前記少なくとも一つの信号フレーム内のデータを周波数インタリーブするための周波数インタリーバを含み、前記インタリービングシードは、サイクリックシフティング値及び前記変調のＦＦＴサイズに基づいて生成される、請求項３に記載の放送信号を送信する装置。
  5. 放送信号を受信する方法において、
    前記放送信号を受信する段階；
    ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方法によって前記受信された放送信号を復調する段階；
    前記復調された放送信号から少なくとも一つの信号フレームをパースする段階；及び
    サービスデータを出力するために前記パースされた少なくとも一つの信号フレーム内のデータをデコードする段階；を含む、放送信号を受信する方法。
  6. 前記復調された放送信号を周波数デインタリーブする段階であって、前記放送信号は、二つの連続するＯＦＤＭシンボルを含む毎ＯＦＤＭシンボルペアに対して使用される別個のインタリービングシードを使用することによって周波数インタリーブされ、前記別個のインタリービングシードは、サイクリックシフティング値によって生成され、インタリービングシードは、前記復調する段階のＦＦＴサイズに基づいて可変的である、前記周波数デインタリーブする段階を含む、請求項５に記載の放送信号を受信する方法。
  7. 放送信号を受信する装置において、
    前記放送信号を受信するための受信機；
    ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方法によって前記受信された放送信号を復調するためのデモジュレータ；
    前記復調された放送信号内の少なくとも一つの信号フレームからサービスデータをデマップするためのデマッパ；及び
    前記少なくとも一つの信号フレーム内のサービスデータをデコードするためのデコーダ；を含む、放送信号を受信する装置。
  8. 前記復調された放送信号を周波数デインタリーブするための周波数デインタリーバをさらに含み、前記放送信号は、二つの連続するＯＦＤＭシンボルを含む毎ＯＦＤＭシンボルペアに対して使用される別個のインタリービングシードを使用することによって周波数インタリーブされ、前記別個のインタリービングシードはサイクリックシフティング値に基づき、インタリービングシードは、前記復調のＦＦＴサイズに基づいて可変的な、請求項７に記載の放送信号を受信する装置。

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