JP2016533682A - 増強された船舶自動識別システム - Google Patents

Abstract

【課題】本発明は、既存の船舶自動識別システム（ＡＩＳ）など、ラン・レングス制限（ＲＬＬ）されたメッセージを使用する通信システムの性能を改善するための方法および装置に関する。【解決手段】バイナリ・データ系列は、前方誤り訂正（ＦＥＣ）符号化され、次に、系列は、符号化系列がＲＬＬ要件を満たすことを保証するために、ビット・スタッフィングが必要とされないように、またはビット・スタッファがアクティブ化されないように、例えば、ビット消去によって対処される。ＦＥＣ符号化器およびビット消去モジュールのための異なるアーキテクチャまたは入力ポイントを扱うための、様々な実施形態が説明される。ビット消去モジュールは、ダミー・ビットを追加して、ＲＬＬ遵守のＣＲＣを保証することも、またはヘッダにおける後ほどのビット・スタッフィングに対処するために、ビットをリザーブ・バッファに選択的に追加することもできる。受信機捕捉を支援するために、追加のＲＬＬトレーニング系列を追加することもできる。【選択図】図５Ｅ

Description

優先権書類
本出願は、２０１３年８月２３日に出願された「Ｅｎｈａｎｃｅｄ Ａｕｔｏｍａｔｉｃ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｓｙｓｔｅｍ」と題するオーストラリア仮特許出願第２０１３９０３２１９号の優先権を主張し、その内容全体が参照により本明細書に組み込まれる。

参照による組み込み
以下の公表文献が、本出願において参照され、その内容全体が参照により本明細書に組み込まれる。
ＩＴＵ−Ｒ勧告Ｍ．１３７１−４。「Ｔｅｃｈｎｉｃａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｆｏｒ ａｎ ａｕｔｏｍａｔｉｃ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｓｙｓｔｅｍ ｕｓｉｎｇ ｔｉｍｅ−ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ ｉｎ ｔｈｅ ＶＨＦ ｍａｒｉｔｉｍｅ ｍｏｂｉｌｅ ｂａｎｄ」、ＩＴＲ−Ｒ、Ｔｅｃｈ． Ｒｅｐ．、２０１０年４月。
以下の同時係属中の特許出願が、本出願において参照され、その内容全体が参照により本明細書に組み込まれる。
２０１２年１２月２０日に出願された「Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ」と題するオーストラリア仮特許出願第２０１２９０５５８８号の優先権を主張する、２０１３年１２月２０日に出願された「Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ」と題するＰＣＴ／ＡＵ２０１３／００１５０１。

本発明は、電気通信システムに関する。詳細には、本発明は、船舶などの追跡および衝突回避のための海事電気通信システムである、国際海事機関（ＩＭＯ）が仕様を定めた船舶自動識別システム（ＡＩＳ）に関する。

ＡＩＳは、海洋航行、安全および保安のために、船舶を他の船舶、基地局、または衛星によって自動的に追跡するための、ＩＭＯによって義務付けられたシステムである。船舶に搭載されたＡＩＳ送信機は、位置情報などを含むＡＩＳメッセージを、規則的な時間間隔で送出する。船舶、基地局、または衛星上のＡＩＳ受信機は、これらのメッセージを正しく検出しようと試みる。ＡＩＳは、非コヒーレント検出のために設計されている。これは、信頼性の高い通信のために高い信号対雑音比（ＳＮＲ）および高い再送率という代償を払って、単純な受信機構造を可能にする。

ＡＩＳシステムの技術的特徴は、ＩＴＵ−Ｒ勧告Ｍ．１３７１−４、「Ｔｅｃｈｎｉｃａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｆｏｒ ａｎ ａｕｔｏｍａｔｉｃ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｓｙｓｔｅｍ ｕｓｉｎｇ ｔｉｍｅ−ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ ｉｎ ｔｈｅ ＶＨＦ ｍａｒｉｔｉｍｅ ｍｏｂｉｌｅ ｂａｎｄ」、ＩＴＲ−Ｒ、Ｔｅｃｈ． Ｒｅｐ．、２０１０年４月（これ以降「ＡＩＳ仕様書」）において説明されており、それは、その全体が参照により本明細書に組み込まれる。

ここで図１を参照すると、図２に示された一般的なフィールド構造１０を有するＡＩＳ準拠のメッセージを送信するために使用される、ＡＩＳ準拠の送信機１００のブロック図が示されている。ＡＩＳ仕様書は、データ部が後に続くメッセージ・ヘッダ部内に１つまたは複数のヘッダ・フィールドを一般に含むバイナリ系列である、様々なＡＩＳメッセージ・タイプを定義している。送信機は、データ・ペイロード・フィールド２０内に挿入されるバイナリ・データ系列として、ＡＩＳメッセージを提供される（１１０）。データ・ペイロード・フィールドは、最大１６８ビットの可変の長さを有することができる。より長いメッセージは、いくつかの送信スロットにわたるように分割することができる。巡回冗長検査（ＣＲＣ）ブロック１２０が、ＡＩＳメッセージ１１０内のデータ部から１６ビットのＣＲＣ値を計算し、ＣＲＣ値は、ＡＩＳメッセージに付け加えられて、１６ビットのフレーム・チェック・シーケンス（ＦＣＳ）フィールド２９内に収められる。ＦＣＳフィールドは、ＣＲＣフィールドとも呼ばれる（図２ではＦＣＳ（ＣＲＣ）と表記されている）。

ＡＩＳ仕様書は、ＡＩＳメッセージおよびＣＲＣが、連続するバイナリ状態「１」の最大連続が５になるようにビット・スタッフィングによってラン・レングス制限（ＲＬＬ）されるべきことを定めている。ビット・スタッフィング・モジュール１３０は、ＡＩＳメッセージおよびＣＲＣ値をスキャンし、バイナリ状態の１が５つ連続した後にバイナリ状態の０を挿入する。次に、ビット・スタッフィングされたデータ・ペイロード・フィールド２０およびＣＲＣフィールド３０は、８ビットの開始フィールド１６と８ビットの終了フィールド１８とに前後から挟まれ、どちらのフィールドも、同じ８ビットのフラグ系列（０１１１１１１０）を含む。フラグ系列は、連続する６つの１を含むが、ビット・スタッフィングの影響を受けない。０と１とが交互に現れる２４ビットの系列を含むトレーニング系列フィールド１４が、受信機同期のために開始フラグの前に追加される。８ビットのランプ・アップ・フィールドを含む開始バッファ１２が、トレーニング系列フィールド１４の前に追加される。終了バッファ３０が、終了フラグ・フィールド１８の後に付け加えられる。終了バッファは、通常は２４ビット長であり、４ビットのビット・スタッフィング・フィールド３２と、１２ビットの距離遅延フィールド３４と、２ビットのリピータ遅延フィールド３６と、６ビットの同期ジッタ・フィールド３８とを含む。開始バッファおよび終了バッファは、ビット・スタッフィングの影響を受けないことに留意されたい。

したがって、パケット１０は、ＣＲＣと、ビット・スタッフィングと、開始および終了フラグと、トレーニング系列と、開始および終了バッファとを追加することによって、ＡＩＳメッセージから形成される。パケット１０は、２５６ビットの公称長さを有する。パケットの形成は、フレーミング・ブロック１４０によって実行することができ、フレーミング・ブロック１４０は、パケットが送信されるべき１つまたは複数のスロットも選択することができる。パケットは、単一のスロットで送信されることも、またはいくつかのスロットに拡散されることもある。ＡＩＳ仕様書は、送信機（または送信局）が１つの連続的送信のために最大で５つの連続するスロットを占有してよく、その場合、長い送信パケットのために、オーバヘッド（ランプ・アップ、トレーニング系列、フラグ、ＦＣＳ、バッファ）を１度だけ適用することが必要とされることを定めている。ＦＣＳフィールドが１６ビットであることを考慮すると、パケット内のデータ・フィールドの長さは、それぞれ、１７２、４２８、６８４、９０４、および１１９６ビットである。

フレーミングの後、パケットは、非ゼロ復帰反転（ＮＲＺＩ）符号化器モジュール１５０に渡され、そこでは、０が入力されると、出力においてレベルを変化させ、１は、出力を変化させない。最後に、この系列は、（最大）パラメータＢＴ＝０．４であるガウス最小偏移変調（ＧＭＳＫ）変調器１６０に供給される。パケットの開始時のＮＲＺＩ符号化器およびＧＭＳＫ変調器の状態は、ＡＩＳ仕様書において規定されていないことに留意されたい。

ＡＩＳシステムは、一般に有効であるが、一般にＡＩＳ信号を検出し損なう原因となるのは、（ａ）ノイズまたは他のチャネル妨害に起因する送信エラー、および（ｂ）同時に送信している他のＡＩＳデバイスによる干渉である。

ＡＩＳシステムを改善するために潜在的に使用することができる１つの手法は、前方誤り訂正（ＦＥＣ）符号化原理の採用である（ＡＩＳ仕様書はＦＥＣが使用されないことを述べている）。前方誤り訂正（ＦＥＣ）符号化では、実際のデータに加えて、冗長なデータが送信される。この冗長性は、送信エラーを訂正するために、受信機によって利用される。この手法が有効である利点は、誤り率を劇的に低減させることである。ＦＥＣ符号化と変調との組み合わせは、符号化変調と呼ばれる。ＦＥＣ符号化は、低い誤り率を提供し、一方、変調は、より高次の変調の場合は高いスループットを、および／またはメモリを用いる変調の場合は帯域幅の効率性を提供する。符号化変調の例は、トレリス符号化変調、マルチレベル符号化変調、ビット・インターリーブ符号化変調、ならびにＬＤＰＣ符号化変調およびＩＲＡ符号化変調などの最新の方式を含む。

しかしながら、単純に、送信機（すなわち、図１のエントリ・ポイント４）に与えられるＡＩＳメッセージ内のデータをＦＥＣ符号化し、追加のトレーニング系列を提供することは、以下の理由で可能ではない。第１に、また最も重要なこととして、ビット・スタッフィング・ステップは、符号語にビットを追加するので、実現不可能ではない場合でも、軟ＦＥＣ復号を法外に複雑なものにする。加えて、ＣＲＣは、符号化されずに送信されるが、データは、ＦＥＣ符号化されるので、誤りを検出するために、ＣＲＣを使用することができない。さらに、ＮＲＺＩは、高性能な反復復号のために軟復号される必要があり、ＮＲＺＩ／ＧＭＳＫ状態は、捕捉のために使用されるいずれのトレーニング系列の開始時にも明確に定義される必要がある。加えて、送信機構造は、既存のＡＩＳハードウェアおよびソフトウェアを再使用することができるように、ならびに結果の波形がＡＩＳ規格に準拠するように設計されることが望ましい。

したがって、ＡＩＳシステムの有効性を改善する方法および装置を提供すること、または少なくとも、有益な代替策をユーザに提供することが必要とされている。

第１の態様によれば、システムにおいて送信するメッセージを生成するための方法が提供され、システムは、ビット・スタッフィングによって、メッセージを連続するｎ個の第１のバイナリ状態にラン・レングス制限（ＲＬＬ）する必要があり、ビット・スタッフィングは、第ｎの第１のバイナリ状態の後に第２のバイナリ状態を挿入することを含み、方法は、
送信するバイナリ系列の少なくともデータ部を、前方誤り訂正（ＦＥＣ）符号を使用して符号化して、バイナリ系列のＦＥＣ符号化部分を生成するステップと、
追加のビットの挿入を必要とせずにＦＥＣ符号化部分がＲＬＬされるように、バイナリ系列のＦＥＣ符号化部分内の連続するｎ個の第１のバイナリ状態に対処するために、少なくともＦＥＣ符号化部分内の１つまたは複数のビットをビット消去するステップと、
バイナリ系列を、変調およびその後の送信のために送信機に提供するステップであって、ビット・スタッフィング・ステップを、ビット消去ステップの後に実行することができる、ステップと
を含む。

一態様では、ビット・スタッフィングは、実行されず、バイナリ系列の少なくともデータ部がラン・レングス制限され、またはビット・スタッフィング・ステップは、符号化ステップの前に、バイナリ系列の少なくともデータ部に対して実行され、ビット消去は、連続するｎ個の第１のバイナリ状態の後の第ｎ＋１のビットを第２のバイナリ状態になるように設定することを含む。一態様では、ビット消去は、連続するｎ個の第１のバイナリ状態の中の第ｎのビットを第２のバイナリ状態になるように設定することを含む。一態様では、ビット消去ステップの後に（しかし、ビット・スタッフィング・ステップが実行される場合は、ビット・スタッフィング・ステップの前に）、以下のステップが、すなわち、１組のｍ個のダミー・ビットをＦＥＣ符号化部分に追加するステップと、ＦＥＣ符号化部分および付け加えられたｍ個のダミー・ビットについての巡回冗長検査（ＣＲＣ）値を生成するステップと、ＣＲＣ値が連続するｎ個の第１のバイナリ状態を含むかどうかを検査し、ＣＲＣ値が連続するｎ個の第１のバイナリ状態を含む場合、追加、生成、および検査ステップを繰り返すステップであって、追加ステップが繰り返されるたびに、異なる１組のｍ個のダミー・ビットが追加される、ステップとが実行される。一態様では、バイナリ系列は、データ部の前に置かれるヘッダ部をさらに含む場合、ビット・スタッフィング・ステップが、ヘッダ部およびＦＥＣ符号化部分に対して実行され、方法は、符号化ステップの前に、以下のステップを、すなわち、ビット・スタッファがヘッダ部に追加することができるビットの最大数ｉを、ヘッダ部のサイズに基づいて決定するステップと、ヘッダ部を検査し、ビット・スタッフィング・ステップがヘッダ部に追加するビットの数ｊを計算するステップと、ｋ＝ｉ−ｊ個のバッファ・ビットを、ヘッダ部の後に挿入するステップとをさらに含む。ビット・スタッフィング・ステップが、ビット消去ステップの後に実行され、ビット消去ステップが、選択的なビット消去を実施する一態様では、連続するｎ個の第１のバイナリ状態の後の第ｎ＋１のビットが、第１のバイナリ状態に等しい場合、第ｎのビットが、第２のバイナリ状態になるように設定され、連続するｎ個の第１のバイナリ状態の後の第ｎ＋１のビットが、第２のバイナリ状態に等しい場合、第ｎ＋１のビットが、バイナリ系列から取り除かれる。一態様では、符号化ステップは、データ部から巡回冗長検査（ＣＲＣ）データ値を生成するステップと、ＦＥＣ符号化部分を生成するために、データ部およびＣＲＣデータ値を符号化するステップとをさらに含む。

一態様では、方法は、トレリス終端系列を終了フラグの前に追加するステップであって、トレリス終端系列が、終了フラグのさらなるトレーニング系列としての使用を可能にするために、終了フラグの開始前に送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスを定義された状態に置く系列であり、トレリス終端系列が、ラン・レングス制限される、ステップをさらに含む。さらなる態様では、送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスは、ｐビットのメモリを有し、トレリス終端系列は、ｐビットの系列であり、終了フラグの前の最後のｐ個のビットが、トレリス終端系列のために確保される。一態様では、方法は、トレーニング系列をデータ部またはＦＥＣ符号化部分に挿入するステップをさらに含み、トレーニング系列は、ＦＥＣ符号化されず、第１のＦＥＣ符号化部分と第２のＦＥＣ符号化部分との間に配置される。さらなる態様では、方法は、トレリス終端系列を、挿入されたトレーニング系列の前に挿入するステップであって、トレリス終端系列が、トレーニング系列の開始前に送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスを定義された状態に置く系列であり、トレリス終端系列が、ラン・レングス制限される、ステップをさらに含む。さらなる態様では、送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスは、ｐビットのメモリを有し、トレリス終端系列は、ｐビットの系列であり、挿入されたトレーニング系列の前のＦＥＣ符号化系列の最後のｐ個のビットが、ｐビットのトレリス終端系列のために確保される。一態様では、送信機は、バイナリ系列を一連のメッセージとして複数のスロットに収めて送信する。一態様では、バイナリ系列は、ＡＩＳシステムにおいて送信する船舶自動識別システム（ＡＩＳ）準拠のメッセージであり、ｎ＝５である。一態様では、バイナリ系列は、ＡＩＳシステムにおいて送信する船舶自動識別システム（ＡＩＳ）準拠のメッセージであり、ｎ＝５であり、ＡＩＳ準拠のメッセージは、６、８、２５、または２６のＡＩＳメッセージ・タイプを有する。トレリス終端系列および／またはトレーニング系列を追加することに関連する上述の態様は、ＦＥＣ符号化およびビット消去の代わりに実行することもできる。

第２の態様によれば、前方誤り訂正（ＦＥＣ）符号化を組み込む船舶自動識別システム（ＡＩＳ）準拠のメッセージを受信するための方法が提供され、方法は、
ＦＥＣ符号化を使用して符号化された符号化部分を組み込むメッセージを受信するステップと、
終了条件が満たされるまで、またはメッセージの符号化部分にＣＲＣデータ値が存在する場合、復号された系列が復号されたＣＲＣデータ値を使用するＣＲＣ検査に合格するまで、軟復調器と軟復号器とを、介在するインターリーバ／デインターリーバ・モジュールを介して、交互に反復的に用いることによって、受信メッセージを反復的に復調および復号するステップと
を含む。

一態様では、軟復調器は、ジョイント・トレリス上でＧＭＳＫ復調およびＮＲＺＩ復号を実行する。一態様では、軟復号器は、ＲＬＬ復号器モジュールを使用するラン・レングス制限（ＲＬＬ）復号を実行し、続いて、ＦＥＣ復号器モジュールを使用するＦＥＣ復号を実行し、ＲＬＬ復号は、ＲＬＬ符号化器のトレリス表現を使用して実行される。一態様では、ＲＬＬ復号は、ＢＣＪＲアルゴリズムを使用して実行される。一態様では、軟復号器は、ＲＬＬ復号器モジュールとＦＥＣ復号器モジュールとを交互に反復的に用いる。一態様では、ＲＬＬ復号器モジュールとＦＥＣ復号器モジュールとを交互に反復的に用いることは、復調された系列および事前情報をＲＬＬ復号器に提供することを含み、ＲＬＬ復号器は、ＲＬＬ出力を生成し、ＲＬＬ復号器に提供された事前情報は、ＲＬＬ出力から取り除かれ、ＦＥＣ復号器に事前情報として渡される前にインターリーブされ、ＦＥＣ復号器は、ＦＥＣ出力を生成し、ＦＥＣ復号器に提供された事前情報は、ＦＥＣ出力から取り除かれ、ＲＬＬ復号器に事前情報として渡される前にデインターリーブされ、反復は、停止基準が満たされた後に終了され、その後、ＦＥＣ復号器は、最終的なＦＥＣ出力を次の受信機ステージに提供する。一態様では、ＮＲＺＩモジュールおよびＧＭＳＫ変調器モジュールは、メッセージのランプ・アップ部分が送信されるときに、明確に定義された状態で開始され、複数の入力ビットが、開始フラグの開始時におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定義するために、ランプ・アップ中にＮＲＺＩモジュールに提供され、受信機は、開始フラグを追加のトレーニング系列として使用する。一態様では、ジョイントＮＲＺＩ／ＧＭＳＫトレリスは、ｐビットのメモリを有し、受信メッセージ内の符号語の最後のｐ個のビットが、終了フラグの開始前のジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定義するためのｐ個のダミー・ビットのために確保され、受信機は、終了フラグを追加のトレーニング系列として使用する。一態様では、ジョイントＮＲＺＩ／ＧＭＳＫトレリスは、ｐビットのメモリを有し、送信メッセージは、メッセージ内に追加のトレーニング系列を含み、追加のトレーニング系列の前の受信メッセージ内の符号語の最後のｐ個のビットが、追加のトレーニング系列の開始前のジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定義するためのｐ個のダミー・ビットのために確保される。一態様では、メッセージは、信号の捕捉を支援するために、メッセージの符号化部分の後に非符号化トレーニング系列を含み、受信機は、可能な開始トレリス状態の各々から得られるトレーニング系列についての各可能な波形を検討することによって捕捉を実行し、さらなる復調のために、最も可能性の高い波形を選択する。一態様では、ＮＲＺＩモジュールおよびＧＭＳＫ変調器モジュールは、追加のトレーニング系列の前に明確に定義された状態に置かれ、受信メッセージのデータ部内の開始フラグ、終了フラグ、またはトレーニング系列のうちの１つまたは複数は、受信メッセージの捕捉を支援するための追加のトレーニング系列として使用される。

上述の方法を実施する対応する送信機および受信機も、提供することができ、ならびにＡＩＳ準拠の送信機および受信機との統合のためのされたモジュールも、提供することができる。これらの送信機および受信機を使用するＡＩＳ準拠のシステム、または統合されたモジュールを含むＡＩＳ送信機および受信機も、提供することができる。

本発明の実施形態が、添付の図面を参照して説明される。

ＡＩＳ準拠の送信機のブロック図である。

単一のスロットで送信される標準的なＡＩＳパケットの一般的なフィールド構造の概略図である。

一実施形態による、ＦＥＣ符号化ＧＭＳＫ変調のための送信機のブロック図である。

一実施形態による、ＦＥＣ符号化ＧＭＳＫ変調送信のための反復受信機のブロック図である。

一実施形態による、送信機内のＦＥＣ符号化器構造のブロック図である。

一実施形態による、第１のビット消去方式の概略図である。

一実施形態による、第２のビット消去方式の概略図である。

一実施形態による、第３のビット消去方式の概略図である。

一実施形態による、送信機内のＦＥＣ符号化器アーキテクチャのブロック図である。

一実施形態による、ヘッダ部と、バッファ部と、データ部とを含む、ＡＩＳ準拠のメッセージのフィールド構造の概略図である。

一実施形態による、図６Ａに示されたフィールド構造とともに使用する、ビット・スタッフィングに対処するためのビット消去方法のフローチャートである。

一実施形態による、ｍ＝４である場合のラン・レングス制限符号化器についてのブロック図である。

一実施形態による、ラン・レングス制限符号化器のトレリス図である。

一実施形態による、受信機内の反復復号器のブロック図である。

一実施形態による、標準的なＡＩＳのパケット誤り率をＦＥＣ符号化ＡＩＳと比較したプロットである。

一実施形態による、追加のトレーニング系列を含むマルチスロットＡＩＳ準拠のパケットの一般的なフィールド構造の概略図である。

一実施形態による、標準的なＡＩＳおよび追加のトレーニング系列を使用するＦＥＣ符号化ＡＩＳの高度な捕捉についての時間推定のプロットである。

一実施形態による、標準的なＡＩＳおよび追加のトレーニング系列を使用するＦＥＣ符号化ＡＩＳの高度な捕捉についての周波数時間推定のプロットである。

一実施形態による、ＡＩＳシステムにおいて送信するメッセージを生成するための方法のフローチャートである。

一実施形態による、コンピューティング・デバイスのブロック図である。

以下の説明では、どの図においても、同様の参照文字は、同様のまたは対応する部分を指し示す。

送信波形がＡＩＳ仕様書によって課される要件内に留まることを保証しながら、前方誤り訂正（ＦＥＣ）符号化および高度な捕捉を追加することによって、既存のＡＩＳシステムの性能を効率的に改善するための方法および装置の実施形態が、今から説明される。ＡＩＳ波形へのＦＥＣ符号化の追加は、（ａ）誤り訂正、および（ｂ）反復マルチユーザ復号を可能にすることによって、ＡＩＳの性能を大幅に高めることができる。畳み込み符号および代数的ブロック符号などの従来の技法、ならびにターボ符号、低密度パリティ・チェック（ＬＤＰＣ）符号、および不規則反復蓄積（ＩＲＡ）符号などの最新の符号を含む、様々なＦＥＣ符号を実施することができる。後者のクラスの符号は、最先端を代表しており、通信の原理的限界に接近することができる。

ＡＩＳ規格は、様々なメッセージ・タイプを定義している。ＡＩＳメッセージ・タイプ６、８、２５、２６は、バイナリ・データの送信を可能にし、これらのメッセージ・タイプは、復号および捕捉を改善するための追加のトレーニング系列とともに、ＦＥＣ符号化データを搬送するために使用することができる。代替として、新しいメッセージ・タイプを定義することもできる。上で説明されたように、ＡＩＳメッセージは、１つから５つの連続するスロットにわたって展開することができる。ＦＥＣ符号の性能は、符号長につれて増加するので、より長いパケットは、増強されたＡＩＳシステムにとって特に魅力的である。

我々は、現行の規格内でＡＩＳシステムを拡張することに関心がある。それを行うために、我々は、任意のバイナリ・データを搬送することができるＡＩＳメッセージ・タイプ６、８、２５、２６、またはより効率的な新しいメッセージ・タイプを使用する。我々のケースでは、このバイナリ・データは、ＦＥＣ符号化データを含み、場合によっては、復号および捕捉を改善するためのトレーニング系列をさらに含む。提案される方法は、単一スロットのメッセージ、または長いメッセージ（２から５スロット）に適用することができる。ＦＥＣ符号の性能は、符号長につれて増加するので、より長いメッセージが好ましい。送信されるデータは、情報源符号化することができる。

ＡＩＳシステムを拡張するために、我々は、以下で説明されるように送信機および受信機を変更することを提案する。ＡＩＳ仕様書は、ＧＭＳＫを、すなわち、メモリを用いる変調方式および反復符号化構造を使用する。それをＦＥＣ符号化を用いて増強するには、ビット・インターリーブ符号化変調が、適切な選択である。ここで図３および図４を参照すると、それぞれ、送信機３００および受信機４００の機能的ブレークダウンが示されている。図３は、一実施形態による、ＦＥＣ符号化ＧＭＳＫ変調のための送信機のブロック図であり、図４は、一実施形態による、ＦＥＣ符号化ＧＭＳＫ変調送信のための反復受信機のブロック図である。図３に示されるように、送信機３００において、データ・ビットは、ＦＥＣ符号化器３１０によって符号語に符号化され、インターリーブされ（３２０）、その後、ＧＭＳＫ変調器３３０に供給される。受信機４００は、図４に示されるように、一般に反復方式で動作し、チャネル観測は、符号ビットの軟推定に復調され（４１０）、デインターリーブされ（４２０）、ＦＥＣ復号器４３０によって軟復号され、その後、結果が、軟復調器４１０にフィードバックされる。この復号プロセスは、符号語が見つかるまで、または他のいずれかの終了基準が達成されるまで反復される。その後、ＦＥＣ復号器は、推定されたデータ・ビットを提供する。非反復処理も可能である。ＧＭＳＫとの関連におけるＦＥＣ符号化の利点は、ＰＣＴ／ＡＵ２０１３／００１５０１において説明されている。したがって、以下で説明されるような、増強された捕捉およびコヒーレント復調を用いるＦＥＣ符号化は、ＡＩＳの性能を大幅に改善する。

図１４は、ビット・スタッフィングによってメッセージをｎ個の第１のバイナリ状態の連続までにラン・レングス制限（ＲＬＬ）する必要がある、ＡＩＳシステムなどのシステムにおいて送信するメッセージを生成するための方法のフローチャート１４００であり、ビット・スタッフィングは、第ｎの第１のバイナリ状態の後に、第２のバイナリ状態を挿入することを含む。

方法は、前方誤り訂正（ＦＥＣ）符号を使用して送信するために、バイナリ系列の少なくともデータ部を符号化して、バイナリ系列のＦＥＣ符号化部分を生成することを含む、符号化ステップ１４０１を含む。次に、ＦＥＣ符号化部分が（例えば、ビット・スタッファによる）追加のビットの挿入を必要とせずにＲＬＬされるように、バイナリ系列のＦＥＣ符号化部分内の連続するｎ個の第１のバイナリ状態に対処するために、少なくともＦＥＣ符号化部分内の１つまたは複数のビットをビット消去することによって、ビット消去ステップ１４０２が実行される。最後に、ステップ１４０３において、バイナリ系列が、変調およびその後の送信のために、送信機に提供される。ビット・スタッフィング・ステップが、実行されることがあるが、実行される場合は、ビット消去ステップの後に実行することができ、バイナリ系列の一部分に対して、その部分（例えば、バイナリ系列のデータ部）をラン・レングス制限（ＲＬＬ）するために実行することができる。ビット・スタッフィングは、ｎ個の第１のバイナリ状態が連続した後に、第２のバイナリ状態を挿入することによって実行される。例えば、ＡＩＳでは、第１のバイナリ状態は１であり、第２のバイナリ状態は０であり（他のシステムでは、これは逆にすることができる）、バイナリ系列は、５個の１までにラン・レングス制限されて（ｎ＝５）、その結果、系列１１１１１Ｘは、１１１１１０Ｘになる（すなわち、Ｘの前の０の挿入を通して１ビットだけ長くなる）。

上述の方法では、ビット消去ステップ１４０２は、ＦＥＣ符号化部分がラン・レングス制限されること、および送信機に提供されるバイナリ系列内のＦＥＣ符号化部分の長さが符号化ステップ後のＦＥＣ符号化部分と同じ長さを有することを保証するために、ビット・スタッフィングによって挿入される任意のビットに事前に対処する。すなわち、ビット・スタッフィングが必要とされないように、またはビット消去モジュールの後にビット・スタッファが存在する場合、ＦＥＣ符号化の結果として、ビット・スタッファがアクティブ化されないように、対処が実行される。ビット消去は、ビットがビット・ストリームまたは系列から削除（またはパンクチャ）されることを必ずしも意味しないことに留意されたい（しかし、以下で説明されるあるケースでは、ビットが削除されることがある）。むしろ、値は、実際の値とは無関係に、消去または０に設定される。したがって、０であるビットは、実際上、同じに留まり（０は消去されて０になる）、１であるビットは、消去されて（または反転して）０になる。したがって、この文脈では、ビット消去は、条件付きのビット反転、ゼロ設定、またはリセットとして理解することができる。

以下の詳細な説明は、使用される送信機ハードウェアおよび／またはソフトウェアに応じた、ＦＥＣ符号化および改善された捕捉をＡＩＳ波形に追加するための、いくつかの方法について説明している。これは、例えばＡＩＳ送信機内の標準的モジュールの入力（または出力）ポイントにアクセスし、ＦＥＣ符号化器およびビット消去モジュール、ならびに／またはトレーニング系列モジュールを追加することによって、既存のＡＩＳ送信機の変更を可能にする。代替として、ＦＥＣ符号化器およびビット消去モジュール、ならびに／またはトレーニング系列モジュールを組み込んだ、ＡＩＳ準拠の送信機を開発することができる。代替として、慎重に構成されたビット系列を送信機に提供することによって、既存の（標準的な）ＡＩＳ送信機を使用することができる。例えば、送信するデータ部またはＡＩＳメッセージを提供する代わりに、ＦＥＣ符号化器およびビット消去モジュール、ならびに／またはトレーニング系列モジュールは、ＡＩＳ送信機に提供される結果の系列が、ＡＩＳ送信機におけるビット・スタッファのアクティブ化を回避するためにすでにラン・レングス制限されているように、またはＡＩＳ送信機によって実行されるいずれのビット・スタッフィングにも事前に対処するように変更されるように、標準的なＡＩＳメッセージのデータ部を最初に処理することができる。すなわち、入力系列は、ＦＥＣ符号化に悪影響を与えないように、ビット・スタッファが条件付きでアクティブ化されるように、慎重に設計され、または生成される。

図１は、上述の方法の様々な実施形態による、ＦＥＣ符号化を追加するための様々なエントリ・ポイントを示しており、今から説明される。エントリ・ポイント１、２、３に対して、我々は、これはより大きな柔軟性を与えるので、新しいＡＩＳメッセージが使用されることを仮定する。エントリ・ポイント４に対して、我々は、既存のメッセージ・タイプ６、８、２５、または２６が利用されることを仮定する。しかしながら、望ましい場合は、エントリ・ポイント１、２、３に対しても、エントリ・ポイント４に関して以下で説明される方法を使用して、メッセージ・タイプ６、８、２５、２６を適用することができる。

以下の説明は、データ部が１８２ビット（１６８のデータ・ビットと１６のＣＲＣビット）である、デフォルトのメッセージ長を仮定する。（最大で５スロットの）長いメッセージの場合、データの長さは、対応して（それぞれ、４２８、６８４、９０４、１１９６ビットに）拡張されなければならない。図２の影付きのフィールドは、ビット・スタッフィングの影響を受けるバイナリ系列の部分を示している。上で概説されたように、ビット消去は、ラン制限されたバイナリ系列であるＡＩＳ準拠のパケットを依然として維持しながら、ＦＥＣ符号化を含むことを可能にするために、ビット・スタッフィングの影響に対処するように実行される。ビット消去を使用すべきかの選択は、エントリ・ポイントおよびメッセージ構造に依存する。

第１の実施形態−エントリ・ポイント１−ＡＩＳ ＣＲＣおよびビット・スタッフィングの後、フレーミングの前。

フレーミングの前に（図１のエントリ・ポイント１において）ＡＩＳ送信機にアクセスすることができることについて考察する。このケースでは、データ・フィールド（１６８ビット）、ＣＲＣフィールド（１６）ビット、およびビット・スタッフィング・フィールド（４ビット）を含む、長さが１８８ビットのフィールドが、チャネル符号のために利用可能である。ビット系列は、ＡＩＳ準拠の波形を生成するために、最大で５つの連続する１しか存在しないように、ラン・レングス制限されなければならない。

図５Ａは、一実施形態による、送信機内のＦＥＣ符号化器構造のブロック図である。これは、図１のエントリ・ポイント１のために使用することができる。

我々は、入力５０１において、送信するバイナリ・データ系列ｂから開始する。エントリ・ポイント１のケースでは、バイナリ・データ系列ｂは、データ部２０を有する。送信されるバイナリ・データｂは、ＣＲＣ２モジュール５１０による系列ｂ内のデータ部のＣＲＣ検査から生成されたデータＣＲＣ値（オプション）を付け加えられ、系列ｂ’を形成することができる。我々は、このＣＲＣを、図１に示されるような（以下においてＡＩＳ−ＣＲＣと表記することがある）ＡＩＳにおいて規定されているＣＲＣと区別するために、ＣＲＣ２と表記し、またはデータＣＲＣ値と呼ぶ。次に、系列は、ＦＥＣ符号化器モジュール５２０によってＦＥＣ符号語に符号化される。データのＦＥＣ符号化は、ＦＥＣ符号化データがラン・レングス制限されていないような１の連続を生成することがあり、そのケースでは、送信された場合、メッセージは、ＲＬＬを遵守していない。しかしながら、ＦＥＣ符号化データにビット・スタッファ・モジュールを単純に通過させることは、さらなるビットを追加し、受信機における復号の複雑さを著しく増加させ、それは、非常に望ましくない。したがって、ＲＬＬを遵守することを保証するために、ＦＥＣ符号化系列（符号語）にビット・スタッフィングを施す代わりに、ＦＥＣ符号化系列は、ビット消去器モジュール５３０に供給されて、ラン・レングス制限された系列（ラン・レングス制限された符号語）ｃ’を生成する。この手順は、ラン・レングス制約を満たすことを保証する。５つの１が連続した後に０を挿入するビット・スタッフィングとは対照的に、ビット消去は、ビット系列の長さを変化させず、以下のように機能することに、すなわち、（現在の入力ビットを除く）先行するｎ個の入力ビットが１でない限り、ビット消去ユニットの出力ビットは入力ビットに等しく、この場合は、入力ビットの値とは無関係に、出力ビットは０に設定されることに留意されたい。すなわち、ビット消去は、ｎ個の第１のバイナリ状態が連続した後、第ｎ＋１のビットを第２のバイナリ状態になるように設定することを含む。図５Ｂは、ｎ＝５である一実施形態による、第１のビット消去方式の概略図５３０ａである。入力系列５３１は、５つの１を含む。第ｎの１の後、次のビットは、１または０であることができ、その後に何らかの他のビットＸが続く（５３２）。どちらのケースでも、ビット消去器は、次のビット（すなわち、第ｎ＋１のビット）の値を０になるように設定し、したがって、次のビットの値にかかわらず、同じ出力系列５３３または５３４を生成する（すなわち、１１１１１１Ｘ→１１１１１０Ｘ、１１１１１０Ｘ→１１１１１０Ｘ）。したがって、この系列は、ビット・スタッフィングが行われていないとしても、ビット・スタッフィングを施された見かけを有し、符号化系列がＲＬＬされていること、および符号語系列の長さが変えられていないことを保証する。系列がひとたびビット消去されると、それは、フレーム化され、任意選択でインターリーブされ、ＮＲＺＩ符号化され、ＧＭＳＫ変調され、その後、送信される。以下で説明されるように、追加のトレーニング系列も追加されることがある（以下で説明されるように、それも符号語の末尾の変更を必要とすることがある）。

我々は、今度は、上述のビット消去方法を使用する送信のための受信機について考察する。符号化ＧＭＳＫシステムを十分に利用するために、例えば、ＰＣＴ／ＡＵ２０１３／００１５０１において説明されているように、受信機は、軟復調器と軟ＦＥＣ復号器とを交互に反復的に用いる。ＧＭＳＫ復調およびＮＲＺＩ復号は、好ましくは、単一の軟復調器においてジョイント・トレリス上で実行される（以下のＮＲＺＩの軟復号およびＰＣＴ／ＡＵ２０１３／００１５０１を参照）。送信機側において実行されるビット消去は、無視され、ビット消去器によって導入されるいずれのエラーも、ＦＥＣ復号器によって送信エラーとして扱われる。これは、ＦＥＣ符号の設計において、考慮されなければならない。復号は、適切な終了基準が満たされた場合（ＰＣＴ／ＡＵ２０１３／００１５０１を参照）、またはデータＣＲＣ値（ＣＲＣ２）が存在するときに、復号された系列がＣＲＣ検査に合格した場合（これは、オプションの追加のＣＲＣ「ＣＲＣ２」であり、ＡＩＳによって定義されるようなＣＲＣではないことに留意されたい）、終了させられる。ビット消去モジュール５３０、および受信機側における対応するモジュールについてのさらなる詳細は、以下で説明される。

第２の実施形態−エントリ・ポイント２−ビット・スタッフィングの前。

ビット・スタッフィングの前に（図１のエントリ・ポイント２において）ＡＩＳ送信機にアクセスすることができることについて考察する。このケースでは、出力系列の長さが一定であり、可変でないように、ビット・スタッフィング・ユニットにビット・スタッフィングを必要としない系列を供給することが望ましい。これは、受信機における複雑さを低減する。ビット・スタッファの軟復号は、可能ではあるが、複雑であり、以下で説明されるように、利益は限られたものである。先のケースと同様に、長さが１８８ビットのフィールドが、チャネル符号のために利用可能である。

送信機におけるビット消去器モジュール５３０に対して、２つの手法が存在する。

図５Ｃに示されるようなビット消去器モジュール５３０ｂを実施する送信機１。

送信機構造は、先のケースと同じであるが、１つだけ相違があり、すなわち、４つの連続する１からなるいずれの系列の後にも、ビット消去器は、続くビットを０になるように設定する。すなわち、ビット消去ステップは、連続するｎ個の１における第ｎのビットを０になるように設定することを含む。これは、図５Ｃに示されている。第ｎの１の後、次のビットは、１または０であることができ、その後に何らかの他のビットＸが続く（５３２）。どちらのケースでも、ビット消去器は、第ｎのビットの値を０になるように設定し、出力系列５３５または５３５を生成する（すなわち、１１１１１１Ｘ→１１１１０１Ｘ、１１１１１０Ｘ→１１１１００Ｘ）。これは、符号語系列の長さが変えられていないことを保証する。これは、実際上、（図５Ｂに示された）上述のケースと同じ動作であるが、ｎがｎ−１に置き換えられている。

図５Ｄに示されるようなビット消去器モジュール５３０ｃを実施する送信機２。

送信機構造は、先のケースと同じである。しかしながら、ラン・レングス制約は、条件付きビット消去を実行することによって満たされる。５つの連続する１が存在し、次のビットも１である場合、第５の１を０で置き換え、すなわち、それを「消去」する。５つの連続する１が存在し、次のビットは０である場合、この０を削除し、すなわち、ＡＩＳビット・スタッファ１３０がこの０を後で再挿入するので、ビット・ストリームからそれを取り除く。すなわち、ｎ個の１が連続した後の第ｎ＋１のビットが１である場合、第ｎのビットは、０になるように設定され、ｎ個の１が連続した後の第ｎ＋１のビットが０に等しい場合、第ｎ＋１のビット（０）は、バイナリ系列から取り除かれる。この手法は、先の第１の手法と比較して、ビット消去器によって導入されるエラーの平均数を半分にすることに留意されたい。これは、図５Ｄに示されている。第ｎの１の後、次のビットは、１または０であることができ、その後に何らかの他のビットＸが続く（５３２）。次のビットが１であるケースでは、第ｎのビットは、出力系列５３７において０になるように設定される（すなわち、１１１１１１Ｘ→１１１１０１Ｘ）。次のビットが０であるケースでは、第ｎ＋１のビットは、（これはビット・スタッファによって元通りに追加されるので）出力系列５３８から取り除かれ、それは、５３７とは異なる（１１１１１０Ｘ→１１１１１Ｘ）。

受信機：受信機構造は先のセクションにおけるのと同じである。

送信機におけるビット消去器は、ビット・スタッファが非アクティブに留まること、または生成された符号語の長さがビット・スタッファを通過することによって変えられないように、いずれのビット・スタッフィングもビット消去器によって事前に対処されることを確実なものにする。（エントリ・ポイント１の場合のように）連続する１の最大長を５に制限する場合、ビットを消去する確率は約０．０１５９であり、（エントリ・ポイント２の場合のように）連続する１の最大長を４に制限する場合、ビットを消去する確率は約０．０３２３である。これらの手順によってビット誤りを導入する対応する確率は、これらの値を２で除算することによって与えられる。したがって、今説明している方法は、先の方法（エントリ・ポイント１）よりも最大で２倍多いビット誤りを導入する。これは、ＦＥＣ符号の設計において、考慮されなければならない。

第３の実施形態−エントリ・ポイント３−ＣＲＣの前。

ＡＩＳ−ＣＲＣの前に（図１のエントリ・ポイント３において）ＡＩＳ送信機にアクセスすることができることについて考察する。このケースでは、データはＦＥＣ符号化されるが、ＡＩＳ−ＣＲＣはされず、したがって、ＡＩＳ−ＣＲＣは、誤り検出のために使用することができない。先のケースと同様に、我々は、ビット・スタッフィングがいかなる追加のビットも生成しないような、ビット・スタッファへの入力系列を設計することを望んでいる。今説明しているケースでは、我々は、ＡＩＳ−ＣＲＣへの入力系列を制御することができるだけである。したがって、我々は、（１６ビットの長さを有する）ＡＩＳ−ＣＲＣの出力をラン・レングス制約が満たされるような値にするために、ｍ＝１６個のダミー・ビットを確保する必要がある。対応して、データ・フィールド（１６８ビット）およびビット・スタッフィング・フィールド（４ビット）からＣＲＣの後にラン・レングス制約を満たすためのダミー・ビット（ｍ＝１６ビット）を差し引いたものを含む、長さが１５６ビットのフィールドが、チャネル符号のために利用可能である。

送信機：図５Ｅは、この実施形態によるＦＥＣ符号化器アーキテクチャのブロック図である。この実施形態では、図５Ａのアーキテクチャは、ビット消去ステップの後、ビット・スタッフィング・ステップの前に、追加、ＣＲＣ生成、および検査ステップを実行するための追加のモジュールを備えるように変更される。したがって、以前のように、送信されるデータｂは、ＣＲＣ（オプション）を付け加えられ、ＦＥＣ符号によって符号語ｃに符号化され、その後、（ビット消去器モジュール５３０ｃも使用することができるが）このケースでは連続する４つの１の後のビットを０になるように設定するビット消去器モジュール５３０ｂであるビット消去器に供給されて、ビット消去された系列ｃ’を形成することができ、これは、先のケースと同じである。この系列ｃ’の末尾に、ダミー・ビット追加器モジュール５４０は、ｍ個のダミー・ビットｄを付け加えて、系列ａ＝［ｃ’，ｄ］を生成する。付け加える代わりに、ダミー・ビットは、系列ｃ’内の他の知られた（または事前決定された）位置に追加（挿入）することができることに留意されたい。次に、ＦＥＣ符号化部分および付け加えられたｍ個のダミー・ビットのためのＡＩＳ ＣＲＣ値を生成するために、ＡＩＳ ＣＲＣモジュール１２０が使用される（すなわち、系列ａの生成は、図１のエントリ・ポイント３において提供される）。次に、出力系列が依然としてラン・レングス制限されているかどうかを検査するために、ＲＬＬ検査モジュール５５０は、ＣＲＣ値が連続するｎ個の１を含むかどうかを検査（またはテスト）する。ＣＲＣ値が連続するｎ個の１を含む（すなわち、ＲＬＬを遵守していない）場合、命令５５２がダミー・ビット追加器モジュール５４０に返送されて、追加、生成、および検査ステップを繰り返す。追加ステップ５４０が繰り返されるたびに、異なる１組のｍ個のダミー・ビットが、異なるＣＲＣ値を生成するために追加される（または付け加えられる）（これは、同じビットを異なる位置に追加することを許可してもよい）。すなわち、結果の系列が、ラン・レングス制約を満たしていない、すなわち、連続する５つ以上の１を有する場合、ダミー・ビットの異なる値が選択され、ＣＲＣユニットの出力が再び計算される。この手順は、ラン・レングス制約が満たされるまで繰り返される。その後、系列ａが、エントリ・ポイント１に供給される。このように、ビット・スタッファは、望み通り、決してアクティブ化されないことに留意されたい。ＣＲＣ符号の代数的特性を利用して、ダミー・ビットを計算する、またはダミー・ビットのためのルックアップ・テーブルを使用するなど、ダミー・ビットｄの値を決定するための他の方法も可能である。ｍ＝１６個のダミー・ビットを用いる場合、ＡＩＳ−ＣＲＣの任意の望ましい値を達成することができ、したがって、ラン・レングス制約を常に満たすことができることに留意されたい。他の実施形態では、他の何らかの方法を使用して、より僅かな数のビットの挿入を可能にすることができる。

受信機：反復受信機構造は、先のセクションにおけるのと同じである。ＡＩＳ ＣＲＣビットについての軟情報は、軟復号器と軟ＮＲＺＩ／ＧＭＳＫ復調器との間で交換されず、すなわち、ＡＩＳ ＣＲＣビットは、復号プロセスのために使用されない。

第４の実施形態−エントリ・ポイント４：既存のＡＩＳメッセージ・タイプの使用。

既存のＡＩＳメッセージ・タイプ６、８、２５、または２６を使用すること（図１のエントリ・ポイント４）について考察する。これは、最も一般的なシナリオであり、どの既存のＡＩＳ送信機にも適用することができることに留意されたい。図６Ａは、ヘッダ部６０と、データ部６８とを含む、（タイプ２５または２６などの）ＡＩＳ準拠のメッセージのフィールド構造の概略図である。これらのメッセージでは、実際のバイナリ・データの前に、ヘッダ部６０（またはヘッダ・フィールド）が追加される。ＡＩＳメッセージ・タイプ２５または２６の場合、図６Ａに示されるように、ヘッダ部６０は、メッセージＩＤ（６ビット）６１と、繰り返しインジケータ（２ビット）６２と、ソースＩＤ（３０ビット）６３と、宛先インジケータ（１ビット）６４と、バイナリ・データ・フラグ（１ビット）６５とを含み、ヘッダ部（またはフィールド）６０に４０ビットの全体サイズを与える。これは、チャネル符号化および追加のトレーニングのために利用可能なビットの数を減らす。この実施形態では、我々は、８ビットのバッファ・フィールド６６を追加する。バッファおよびデータの（それぞれの）影付きフィールド６６、６８はともに、ＦＥＣ符号化のためにアクセス可能なバイナリ・データである。しかしながら、ヘッダ部６０、バッファ部６６、およびデータ部６８を含む、メッセージ全体２０が、ビット・スタッフィングの対象となる。

このケースにおいて取られる方策は、先のケース（エントリ・ポイント３）におけるものと同じである。加えて、４０個のヘッダ（またはパラメータ）ビットは、ＡＩＳビット・スタッファをアクティブ化することがあるので、特別な配慮を行わなければならない。これは、可変長パケット、および符号語の可変開始位置をもたらすが、どちらも望ましくない。以下の方法は、固定長パケット、および符号語の明確に定義された開始を保証する。

ここで説明される方法は、長さが４０ビットのヘッダを有する、ブロードキャスト・モードのバイナリ・メッセージ・タイプ２５、２６という例示的なケースを使用している。方法は、異なる長さのヘッダを有することがある他のバイナリ・メッセージ・タイプとともに使用するために容易に適合される。４０ビットを与えた場合、ビット・スタッファは、最大で８個の追加のビットを生成することがある。明確に定義された長さの系列を獲得するために、我々は、データ・フィールドの最初の８ビットをバッファとして使用する。送信パラメータが知られていると仮定すると、最初の４０ビットは、知られており、したがって、ビット・スタッファが何個のビットを導入するかを決定することができる。その後、同数のビットが、バッファから取り除かれる。その後、残りのバッファとデータ（図６Ａを参照）は、ＡＩＳメッセージ（２５または２６）内のデータ・フィールドのために使用される。結果として、望み通り、実際のデータは、（メッセージＩＤの第１ビットから数えて）ビット番号４９から常に開始し、メッセージ全体は、固定長を有する。

図６Ｂは、（例えば、知られたサイズのヘッダ部を有する、メッセージ・タイプ６、８、２５、または２６などのＡＩＳメッセージとともに使用する）この方法のフローチャートである。方法は、ヘッダ部のサイズに基づいて、ビット・スタッファがヘッダ部に追加することができるビットの最大数ｉを決定するステップ６１０と、ヘッダ部を検査し、ビット・スタッフィング・ステップがヘッダ部に追加するビットの数ｊを計算するステップと、次に、ｋ＝ｉ−ｊ個のバッファ・ビットをヘッダ部の後に挿入するステップとを含む。

代替的実施として、チャネル符号が、４０個のヘッダ・ビットを含むことができる。これは、システマティック部が少なくとも４０個のヘッダ・ビット上に広がる、システマティック符号を使用することによって行うことができる。

ビット消去器モジュール５３０（図５Ｃ）の目的は、与えられた長さｎを超える連続する１を回避することである。ビット消去器によって実行される操作は、ＡＩＳ仕様書において定義されているようなビット・スタッフィングと異なることに、すなわち、ビット・スタッフィングは、与えられた数の１の後に０を挿入するのに対して、ビット消去は、与えられた数の１の後に続くビットを強制的に０にする（それによって、それを変えずにおくか、またはエラーを導入する）ことに留意されたい。したがって、ビット消去器の出力は、長さが変化していない。

この符号化方式は、それだけで逆転することはできず、エラーのない再構成を達成するために、ＦＥＣと組み合わせて使用しなければならない。しかしながら、この方式は、ＦＥＣシステムと容易に組み合わせることができ、通信システムにいかなる追加のオーバヘッドも導入しない。図７は、一実施形態による、ラン・レングス制限符号化器についてのブロック図７００である。この実施形態では、ｎ連続は、４つの１に制限される（すなわち、ｎ＝４）。シフト・レジスタ７１０は、入力７０６を介して、各先行出力ビットを順次的に受け取り、４ビットが、ＡＮＤモジュール７２０に提供される。出力は、補数化され（７２２）、入力ビット７０２も受け取るさらなるＡＮＤモジュール７３０に提供される。その後、さらなるＡＮＤモジュールの出力は、シフト・レジスタ７１０にフィードバックされる。シフト・レジスタが、ｍ個の１で満たされた場合、出力は、強制定期に０にされ、それ以外の場合、出力に渡される入力は、変えずにおかれる。すなわち、４つの連続する１を含むパターンが検出された場合、次のシンボルは、０になるように設定される。この実施形態は、長さｎのシフト・レジスタ（すなわち、ｎ個のスロット）を使用して、長さｎの連続の制限を実行するように変更することができる。別の実施形態では、シフト・レジスタは、連続する１の数を数え、それがｎに達した場合に出力を強制的に０にするカウンタによって置き換えられる。

今度は、我々は、ＡＩＳシステムの受信側に目を向ける。上で概説され、図４に示されたように、受信機は、ＦＥＣ符号を使用して符号化された符号化部分を組み込むメッセージを受信するように構成される。受信機は、終了基準が満たされるまで、またはメッセージの符号化部分にＣＲＣデータ値が存在する場合、復号された系列が復号されたＣＲＣデータ値を使用するＣＲＣ検査に合格するまで、軟復調器（例えば、軟ＧＭＳＫ復調器４１０）と軟復号器（例えば、軟ＦＥＣ復号器４３０）とを、介在するインターリーバ／デインターリーバ・モジュール４２０を介して、交互に反復的に用いることによって、受信メッセージを反復的に復調および復号するように構成することができる。

ＮＲＺＩの軟復号。反復的復号および復調は、ＮＲＺＩの軟復号を必要とする。１つの手法は、軟ＧＭＳＫ復調器と、軟ＮＲＺＩ復号器と、軟ＦＥＣ復号器とを有し、これら３つのユニットを交互に反復的に用いることである。しかしながら、ＮＲＺＩ符号化器とＧＭＳＫ変調器との間にインターリーバが存在しないので、性能は貧弱である。効率的な代替的手法が、ＰＣＴ／ＡＵ２０１３／００１５０１において提案されており、ＮＲＺＩトレリスをＧＭＳＫトレリスと合体させ、ジョイント・トレリスの複雑さは、ＧＭＳＫトレリスのそれと同じにすることができる。その場合、軟ジョイントＮＲＺＩ／ＧＭＳＫ復調器は、このジョイント・トレリス上で動作する。

ＮＲＺＩ／ＧＭＳＫトレリスの定義された状態。ＡＩＳ仕様書は、パケットの先頭に配置され、非コヒーレント復調に関連して使用されることが意図されている、（これ以降、ＡＩＳトレーニング系列と呼ばれる）捕捉用の長さが２４ビットのトレーニング系列を定義している。ＡＩＳ信号の衛星受信がそうであるが、時間変動チャネル、低ＳＮＲチャネル、またはマルチアクセス・チャネルの場合、結果の性能は、十分ではないことがある。したがって、一実施形態では、開始フラグおよび終了フラグを追加のトレーニング系列として使用することによって、チャネル推定（捕捉）およびコヒーレント復調を適用することができる。さらに追加のトレーニング系列を、パケットの中間に挿入することもできる。

以下の説明では、我々は、データ・フィールド全体が利用可能であるような、新しいメッセージ・タイプが使用されることを仮定する。既存のメッセージ・タイプ６、８、２５、または２６が利用される場合、ビット・スタッフィングに対処するための上で説明されたような方法が、固定パケット長、およびデータ・フィールドの明確に定義された開始を保証するために、同様に必要とされる。

ＡＩＳトレーニング系列に加えて、開始フラグ１６および終了フラグ１８の一方、または好ましくは両方が、捕捉用のさらなるトレーニング・データとして使用される。両方の使用は、（標準的なトレーニング系列１４の）２４個だけの代わりに、合計で４０個のトレーニング・ビット（２４個のトレーニング・ビット、８ビットの開始フラグ、８ビットの終了フラグ）を提供する。さらなる追加のトレーニング系列を、パケットのデータ・セクション内に含むことができ、それは、符号語のために利用可能なビットの数を減らす。これらの系列のいずれも、ＮＲＺＩ／ＧＭＳＫトレリスの状態が各系列の開始時に知られている場合、結果の波形が明確に定義されるので、捕捉のために容易に利用することができる。ＮＲＺＩ／ＧＭＳＫトレリスを明確に定義された状態にすることは、トレリス終端とも呼ばれる。

以下の手法は、ＮＲＺＩ／ＧＭＳＫトレリスが、知られた系列（トレーニング、開始フラグ、終了フラグ）の開始時に、明確に定義された状態を有することを可能にする。

開始フラグ。ランプ・アップの開始時に、明確に定義された状態で、ＮＲＺＩユニットおよびＧＭＳＫ変調器を開始する。さらに、ランプ・アップ時間中、ＮＲＺＩへの入力ビットが定められる（ＡＩＳ規格は、状態も、ランプ・アップ・ビットも規定していない）。次に、開始フラグの開始時およびトレーニング・セクションの開始時のジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態が明確に定義され、軟復調器が開始フラグを追加のトレーニング系列として使用することを可能にする。

終了フラグ。ＡＩＳ信号のためのジョイントＮＲＺＩ／ＧＭＳＫトレリスは、４ビットのメモリ長を有する（ＧＭＳＫ復調器の実施に応じて、これは僅か３ビットとすることができる）。したがって、４つの入力ビットを用いて、ＮＲＺＩ／ＧＭＳＫ有限状態機械を、任意の所望の状態にすることができる。上で説明された方法のいずれにおいても、符号語は、４ビットだけ短縮され、これらの４つのダミー・ビットは、ＮＲＺＩ／ＧＭＳＫトレリスが終了フラグの開始時に明確に定義された状態にあるような値（トレリス終端系列）になるように設定される。符号語の短縮、およびダミー・ビット（またはトレリス終端系列）による置き換えは、送信機において、例えば、ＦＥＣ符号化器によって、または送信機内の別個のモジュールによって実行することができ、ビット消去の前または後に実行することができる。しかしながら、ダミー・ビットの追加が１の禁止された連続を発生させないことを保証するために、配慮を行わなければならず、したがって、符号語がラン・レングス制限されたままであることを保証するために、ダミー・ビットの前のビットを０になるように設定する必要があることもある。ビットの値は、試行錯誤によって、ルックアップ・テーブルによって、または他の方法によって決定することができる。より一般には、ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有する場合、メッセージ内の符号語の最後のｐ個のビットは、ｐ個のダミー・ビットによって置き換えられる（またはそれのために確保される）。ｐ個のダミー・ビットは、終了フラグの開始前に、ジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定めるために使用され、軟復調器は、終了フラグを追加のトレーニング系列として使用する。一実施形態では、ダミー・ビットは、ラン・レングス制限される。一実施形態では、符号語の最後のｐ＋１個のビットは、符号語がラン・レングス制限されることを保証するために、０とその後に続くｐ個のダミー・ビットによって置き換えられる。一実施形態では、トレリス終端系列は、ＦＥＣ符号化データを上書きすることなく、トレーニング系列の直前に挿入され、受信機は、（定義されたメッセージ・フォーマットを植え付けることを通して、または先行するメッセージで情報を送信することによって）符号化系列が終了する位置を通知される。

追加のトレーニング系列。１つまたは複数の追加のトレーニング系列を、パケットのデータ部内に追加することができ、それは、しかるべく符号語長を減らす。終了フラグの場合と同じ方法を用いて、これらのトレーニング系列の各々の開始時におけるＮＲＺＩ／ＧＭＳＫトレリスの状態は、明確に定義された値になるように設定される。より一般には、ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、受信メッセージが、メッセージ内に追加のトレーニング系列を含む場合、追加のトレーニング系列の前の受信メッセージ内の符号語の最後のｐ個のビットは、ｐ個のダミー・ビットによって置き換えられる。ｐ個のダミー・ビットは、追加のトレーニング系列の開始前に、ジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定めるために使用される。

ＮＲＺＩ／ＧＭＳＫトレリスが、捕捉用に使用される系列の開始時に送信されない場合、依然としてこの系列を利用することはできるが、複雑さがより高くなる。（ＡＩＳ規格から得られる）ジョイントＮＲＺＩ／ＧＭＳＫトレリスは、４つの状態を有する。対応して、トレーニング系列は、４つの異なる波形をもたらすことができ、各波形は、この系列の開始時のトレリス状態の１つに対応する。次に、これら４つの可能性の各々に捕捉方法を適用することができ、最も可能性の高い仮説を、さらなる復調のために選択することができる。

トレーニング系列、ならびに開始フラグおよび終了フラグに対応する波形に基づいて、チャネル推定のためのいずれかの方法を適用することができる。

今度は、我々は、軟復号モジュール４３０に目を向ける。図７に示されるラン・レングス制限符号化器は、観測された連続する１の数によって状態が決定される、有限状態機械として表すことができる。この状態機械に対応する単一のトレリス・ステージを生成することができ、図８は、図７に示されるもののような、連続する１をｎに制限するためのラン・レングス制限符号化器のトレリス図であり、ここで、ｎ＝４である。

図８は、開始状態（０．．ｎ）８１０、８１１、８１４、８１６、８１８を表す状態のグループ８０２と、終了状態８２０、８２１、８２４、８２６、８２８を表す状態のグループ８０４とを示している。各エッジ上の第１の数は、入力（８３０、８３１、８３４、８３６、８３８）を表し、第２の数は、符号化器の出力（８４０、８４１、８４４、８４６、８４８）を表す。したがって、入力系列は、符号化器が状態ｎにない限り、変化せずに符号化器を通過し、状態ｎにある場合、出力は常に０である（エッジ８３８、８４８）。

復号器。図９は、一実施形態による、受信機内の反復軟復号器のブロック図９００である。軟復号器４３０は、ＲＬＬ復号器モジュール９１０を使用するラン・レングス制限（ＲＬＬ）復号を実行し、続いて、ＦＥＣ復号器モジュール９２０を使用するＦＥＣ復号を実行し、ＲＬＬ復号は、ＲＬＬ符号化器のトレリス表現を使用して実行される。ＲＬＬ復号器の好ましい実施は、上で説明され、図８に示されたトレリスを復号するために、ＢＣＪＲアルゴリズム（Ｌ．Ｒ．Ｂａｈｌ、Ｊ．Ｃｏｃｋｅ、Ｆ．Ｊｅｌｉｎｅｋ、Ｊ．Ｒａｖｉｖ、「Ｏｐｔｉｍａｌ ｄｅｃｏｄｉｎｇ ｏｆ ｌｉｎｅａｒ ｃｏｄｅｓ ｆｏｒ ｍｉｎｉｍｉｚｉｎｇ ｓｙｍｂｏｌ ｅｒｒｏｒ ｒａｔｅ」、ＩＥＥＥ Ｔｒａｎｓ． Ｉｎｆｏｒｍ． Ｔｈｅｏｒｙ、ｖｏｌ．２０、２８４〜２８７ページ、１９７４年３月）を使用することである。ＢＣＪＲアルゴリズムは、事前情報を含むことができるので、軟入力／軟出力チャネル復号器を、ラン・レングス制限符号のための復号器と組み合わせることは簡単である。他の適切な復号器アルゴリズムは、ｌｏｇＭＡＰ（対数最大事後確率）、ＳＯＶＡ（軟出力ビタビ・アルゴリズム）、および適切な変形を含む。

ＢＣＪＲアルゴリズムは、図８の例にあるようなトレリス上で処理を行う。ＢＣＪＲ復号器の出力から、事前情報が取り除かれ、インターリーブされた外来性情報が、事前情報としてＦＥＣ復号器に渡される。ＦＥＣ復号器は、前方誤り訂正符号の制約を利用し、ＢＣＪＲ復号器に同様にして事前情報を提供する。すなわち、ＲＬＬ復号器モジュール９１０とＦＥＣ復号器モジュール９２０とを交互に反復的に用いることは、軟ＮＲＺＩ／ＧＭＳＫ復調器からの復調された系列とすることができる入力復調器系列９０２と、事前情報９１２とをＲＬＬ復号器に提供することを含み、ＲＬＬ復号器は、ＲＬＬ出力９１４を生成する。ＲＬＬ復号器に提供される事前情報は、ＲＬＬ出力９３１から取り除かれ（９３８）、外来性情報を用いてインターリーブされ（９３２）、その後、事前情報９２２としてＦＥＣ復号器に渡される。次に、ＦＥＣ復号器が、事後情報９２４としてＲＬＬ復号器に渡すことができる、ＦＥＣ出力を生成する。ＦＥＣ復号器に提供される事前情報９３３は、ＦＥＣ出力から取り除かれ（９３４）、外来性情報を用いてデインターリーブされ（９３６）、その後、事前情報９１２としてＲＬＬ復号器に渡される。

使用されるＦＥＣ（例えば、低密度パリティ・チェック符号）に応じて、インターリーバ９３０は、取り除くことができる。最後に、ＲＬＬ／ＢＣＪＲ復号器とＦＥＣ復号器とを事前決定された回数だけ交互に反復的に用いた後、または他の何らかの適切な停止基準の後、ＦＥＣ復号器は、最終的な出力９０４を次の受信機ブロックに渡す。別の実施形態では、受信機は、ＲＬＬ復号器９１０とＦＥＣ復号器９２０とを交互に反復的に用いず、すなわち、ＲＬＬ復号器が１回実行され、続いて、ＦＥＣ復号器が１回実行される。この実施は、最小限の性能低下をもたらすだけで、複雑さを低減する。

別の実施形態では、受信機は、ビット消去器の存在を無視し、すなわち、ビット消去器によって導入されたすべてのエラーは、それらが通信チャネルによって導入されたかのように扱われる。この実施形態では、図９に示されるＲＬＬ復号器モジュール９１０およびインターリーバ・モジュール９３０は、省くことができ、したがって、この実施は、最小限の性能低下をもたらすだけで、複雑さをさらに低下させる。

今度は、我々は、ＦＥＣ符号化および改善された捕捉のおかげで性能が改善されたことを示すために、２つの数値的な例を提示する。我々は、最初に、ＡＷＧＮチャネル上で１６８個のデータ・ビットを送信することについて考察する。標準的なＡＩＳの場合、これは、単一スロット・メッセージに対応し、我々は、（ＡＷＧＮチャネルの場合、最適な非コヒーレント復調と同じである）最適なコヒーレント復調を仮定する。増強されたＦＥＣ符号化ＡＩＳの場合、我々は、２スロットＡＩＳメッセージに対して、エントリ・ポイント３に対応する方法を適用する。我々は、可変ノード次数が３、チェック・ノード次数が３、情報ワード長が１６８、符号語長が３３６である、レート１／２システマティック規則的反復累積符号について考察する（この符号語のパリティ部、すなわち、累算器の出力は、通常通り、復号性能の改善のためにインターリーブされる）。複雑さを低減するために、我々は、非反復復号を仮定し、すなわち、雑音のあるチャネルの観測結果は、軟ＮＲＺＩ／ＧＭＳＫ復調され、ビット消去トレリス（上を参照）上で軟復号され、ＩＲＡ復号される。非符号化システムと符号化システムは、公平な比較のために、パケット当たり同数のデータ・ビットを送信することに留意されたい。

結果のパケット誤り率が、図１０に示されており、図１０は、一実施形態による、標準的なＡＩＳのパケット誤り率１０１０をＦＥＣ符号化ＡＩＳ１０２０と比較したプロット１０００である。１０^−２のメッセージ誤り率（パケット誤り率）を達成するために、標準的なＡＩＳは、約９ｄＢのＳＮＲを必要とするが、提案されるＦＥＣ符号化ＡＩＳシステムは、同じ性能を僅か２ｄＢのＳＮＲにおいて達成する。７ｄＢのこの劇的な改善は、より長い距離にわたるサービスを提供するために、または衛星からの受信を改善するために利用することができる。この大幅に増強された性能は、送信レートがチャネル符号のせいで低減されるという代償を払って得られたものである。誤り訂正能力を優先するか、それとも送信レートを優先するかというこのトレード・オフは、応用例の要件に応じて決定することができる。

今度は、我々は、時間遅延、周波数オフセット、および周波数レートの推定を必要とする、典型的な衛星チャネル上のＦＥＣ増強ＡＩＳの送信について調査する。衛星チャネルの場合、我々は、±１ｋＨｚの間のランダム一様周波数オフセット（ドップラ速度なし）と、６００ｋｍと２０００ｋｍの間のランダム一様リンク距離とを仮定する。

我々は、４２８個のデータ・ビットを有する２スロットＡＩＳメッセージについて考察する。メッセージ・フォーマットが、図１１に示されており、この実施形態では、パケットは、パケットの中間と末尾に長さがｌ_ｔ１およびｌ_ｔ２の２つの追加のトレーニング系列を有する、高度な捕捉のための２スロット・メッセージである。ＡＩＳから透過的なデータ・セクションは、４２８ビットから成る。このセクションは、長さがｌ_ｄ１およびｌ_ｄ２の２つのデータ・セクション２１、２２（データ・セクションは描かれているよりも長いことに留意されたい）と、長さがｌ_ｔ１およびｌ_ｔ２の２つのトレーニング・セクション２５、２６（トレーニング１およびトレーニング２）とを含む。各トレーニング・セクションの前には、トレリス終端用（ＴＴ）の４つのビット２３、２４が追加されることに留意されたい。複雑さを低減するために、ＡＩＳ ＣＲＣおよび終了フラグは、ここでは使用されず、したがって、これら２つの部分のためのビット・スタッフィングを無効にするために、ダミー・ビットは必要とされない。

我々は、追加のトレーニング・データが提供された場合の、その結果のチャネル推定の品質を研究することに関心がある。我々は、トレーニング・データの以下の異なる組が使用された、タイミング推定および周波数推定のためのシミュレーション結果を提示する。異なる組とは、ＡＩＳトレーニング系列と開始フラグのみ、ＡＩＳトレーニング系列と開始フラグ、および２つの追加のトレーニング系列、ｌ_ｄ１＝２５６、ｌ_ｔ１＝２０、ｌ_ｔ２＝４、ならびにＡＩＳトレーニング系列と開始フラグ、および２つの追加のトレーニング系列、ｌ_ｄ１＝２５６、ｌ_ｔ１＝２０、ｌ_ｔ２＝１２である。タイミング推定および周波数推定の結果が、それぞれ、図１２および図１３に示されている。図１２は、標準的なＡＩＳおよび追加のトレーニング系列を使用する増強されたＡＩＳの高度な捕捉についての時間推定のプロット１２００である。曲線１２１０は、標準的なＡＩＳをプロットしており、曲線１２２０は、追加の２０ビットのトレーニング系列と追加の４ビットのトレーニング系列とを使用する増強されたＡＩＳをプロットしており、曲線１２３０は、追加の２０ビットのトレーニング系列と追加の１２ビットのトレーニング系列とを使用する増強されたＡＩＳをプロットしている。図１３は、標準的なＡＩＳおよび追加のトレーニング系列を使用する増強されたＡＩＳの高度な捕捉についての周波数推定のプロット１３００である。曲線１３１０は、標準的なＡＩＳをプロットしており、曲線１３２０は、追加の２０ビットのトレーニング系列と追加の４ビットのトレーニング系列とを使用する増強されたＡＩＳをプロットしており、曲線１３３０は、追加の２０ビットのトレーニング系列と追加の１２ビットのトレーニング系列とを使用する増強されたＡＩＳをプロットしている。追加のトレーニング系列は、５ｄＢより下のＳＮＲについて、タイミング推定を改善するのに明らかに役立っている。周波数推定に対する効果は、はるかに強い。追加のトレーニング系列の使用は、ＡＩＳトレーニング系列のみの使用と比べて、性能を劇的に改善する。

本明細書で説明される提案されるシステムおよび方法は、送信波形がＡＩＳ仕様書によって課された要件内に留まることを保証しながら、ＡＩＳシステムの性能を効率的に改善することができる、ＡＩＳシステムにおけるＦＥＣ符号化および高度な捕捉を可能にする。ＦＥＣ符号化の後にビット消去を実行することは、符号語がラン・レングス制限されることを保証し、その結果、さらなるビット・スタッフィング・ステージが必要とされず、またはビット・スタッファが存在する場合、それはアクティブ化されず、もしくは入力系列の慎重な設計によって条件付きでアクティブ化される。ＦＥＣ符号化器およびビット消去モジュールの異なるアーキテクチャまたは入力ポイントを扱うための、様々な実施形態が説明された。ビット消去モジュールは、ダミー・ビットを追加して、ＲＬＬ遵守のＣＲＣを保証することも、またはヘッダにおける後ほどのビット・スタッフィングに対処するために、ビットをリザーブ・バッファに選択的に追加することもできる。捕捉を支援するために、追加のトレーニング系列を追加することもできる。数値的な結果は、標準的なＡＩＳと比べて、大きく改善された誤り率およびチャネル推定を示した。これらの利点は、（送信エラーが原因の）再送率をより低くし、したがって、より高いスループット、またはより多くのユーザを可能にし、誤り率性能の改善のために反復捕捉、復調、および復号を行う可能性を可能にし、誤り率性能の改善のためにパケット衝突を解決するためのマルチユーザ復号を行う可能性を可能にする。最後の２つのポイントは、衛星からの高性能受信のために特に不可欠である。

本明細書で説明された方法および装置は、ＡＩＳシステムに関連して説明された。しかしながら、方法および装置の実施形態は、送信するメッセージがビット・スタッフィングによってラン・レングス制限される、およびＦＥＣ符号化の使用を可能にするために、ビット・スタッフィングに対処することが望ましいことがある、または捕捉を支援するために、追加のトレーニング系列を追加することが望ましいことがある、他の通信システムでも使用することができることを理解されたい。

本明細書で説明される方法は、１つまたは複数のコンピューティング・デバイスを使用して実施されるコンピュータとすることができる。コンピューティング・デバイスは、プロセッサおよびメモリ、ならびに１つまたは複数の入力または出力デバイスを備えることができる。メモリは、本明細書で説明された方法をプロセッサに実行させる命令を含むことができる。これらの命令は、ロードされて実行されるコンピュータ・コードとして記憶することができる。コンピューティング・デバイスは、デスクトップ・コンピュータ、サーバ、もしくはラップトップ・コンピュータなどのポータブル・コンピューティング・デバイスなどの標準的なコンピューティング・デバイスとすることができ、またはそれらは、カスタマイズされたデバイスもしくはシステム内に含まれることができる。コンピューティング・デバイスは、単一のコンピューティングもしくはプログラム可能デバイス、または有線もしくは無線接続を介して動作可能（もしくは機能的）に接続されたいくつかのコンポーネントを含む分散デバイスとすることができる。コンピューティング・デバイス１５００の一実施形態が、図１５に示されており、それは、中央処理装置（ＣＰＵ）１５０１と、メモリ１５０５と、任意選択で、ディスプレイ装置１５０６と、キーボード、マウスなどの入力デバイス１５０７とを備える。ＣＰＵ１５０１は、入力／出力インターフェース１５０２と、算術および論理ユニット（ＡＬＵ）１５０３と、入力／出力インターフェースを通して入力デバイスおよび出力デバイス（例えば、入力デバイス１５０７およびディスプレイ装置１５０６）と通信する、制御ユニットおよびプログラム・カウンタ要素１５０３とを備える。入力／出力インターフェースは、事前定義された通信プロトコル（例えば、Ｂｌｕｅｔｏｏｔｈ、Ｚｉｇｂｅｅ、ＩＥＥＥ８０２．１５、ＩＥＥＥ８０２．１１、ＴＣＰ／ＩＰ、ＵＤＰなど）を使用して、別のデバイス内の同等の通信モジュールと通信するための、ネットワーク・インターフェースおよび／または通信モジュールを含むことができる。グラフィカル処理ユニット（ＧＰＵ）も含むことができる。ディスプレイ装置は、フラット・スクリーン・ディスプレイ（例えば、ＬＣＤ、ＬＥＤ、プラズマ、タッチ・スクリーンなど）、プロジェクタ、ＣＲＴなどを含むことができる。コンピューティング・デバイスは、単一のＣＰＵ（コア）または複数のＣＰＵ（マルチコア）を備えることができる。コンピューティング・デバイスは、並列プロセッサ、ベクトル・プロセッサを使用することができ、または分散コンピューティング・デバイスとすることができる。メモリは、プロセッサに動作可能に結合され、ＲＡＭおよびＲＯＭコンポーネントを含むことができ、デバイス内部または外部で提供することができる。メモリは、プロセッサによってロードして実行することができる、オペレーティング・システムおよび追加のソフトウェア・モジュールを記憶するために使用することができる。

情報および信号を、様々な技術および技法のいずれかを使用して表すことができることを、当業者であれば理解するであろう。例えば、上述の説明のいたるところで言及されたであろうデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表すことができる。

本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズム・ステップは、電子的ハードウェア、コンピュータ・ソフトウェア、または両方の組み合わせとして実施することができることを、当業者であればさらに理解するであろう。ハードウェアとソフトウェアのこの交換可能性を明らかに示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップは、上では一般にそれらの機能の観点から説明された。そのような機能がハードウェアとして実施されるか、それともソフトウェアとして実施されるかは、特定の応用例、およびシステム全体に課される設計制約に依存する。当業者は、説明された機能を特定の応用例毎に様々な方法で実施することができるが、そのような実施の決定は、本発明の範囲からの逸脱を引き起こすと解釈されるべきではない。

本明細書で開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェア・モジュールで、または２つの組み合わせで実装することができる。ハードウェア実施の場合、処理は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラム可能論理デバイス（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、本明細書で説明された機能を実行するように設計された他の電子ユニット、またはそれらの組み合わせの中で実施することができる。コンピュータ・プログラム、コンピュータ・コード、または命令としても知られているソフトウェア・モジュールは、数々のソース・コードまたはオブジェクト・コードのセグメントまたは命令を含むことができ、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、着脱可能ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、またはコンピュータ可読媒体の他の任意の形態などの任意のコンピュータ可読媒体内に存在することができる。代替として、コンピュータ可読媒体は、プロセッサと一体化することができる。プロセッサおよびコンピュータ可読媒体は、ＡＳＩＣまたは関連デバイス内に存在することができる。ソフトウェア・コードは、メモリ・ユニット内に記憶し、プロセッサによって実行することができる。メモリ・ユニットは、プロセッサ内部または外部で実施することができ、どちらのケースでも、当技術分野で知られているような様々な手段を介してプロセッサに通信可能に結合することができる。

本明細書および以下の請求の範囲のどこにおいても、文脈が他のことを要求しない限り、「ｃｏｍｐｒｉｓｅ（含む）」および「ｉｎｃｌｕｄｅ（含む）」という単語、ならびに「ｃｏｍｐｒｉｓｉｎｇ」および「ｉｎｃｌｕｄｉｎｇ」などの活用形は、述べられた整数または整数のグループを含むことを暗示するが、他の任意の整数または整数のグループを排除することは暗示しないと理解される。

本明細書におけるいかなる先行技術への言及も、そのような先行技術が共有の一般的な知識の一部を形成することの暗示をどのような形でも認めたものではなく、または認めたものと見なされるべきではない。

本発明は、その使用において、説明された特定の応用例に限定されないことが、当業者によって理解されよう。本発明は、本明細書で説明されたまたは示された特定の要素および／または特徴に関する好ましい実施形態に限定されることはない。本発明は、開示された１つまたは複数の実施形態に限定されず、以下の請求の範囲によって説明および確定されるような本発明の範囲から逸脱することなく、様々な再配置、変更、および置き換えが可能であることが理解されよう。

Claims (36)

1. システムにおいて送信するメッセージを生成するための方法であって、該システムが、ビット・スタッフィングによって、該メッセージを連続するｎ個の第１のバイナリ状態にラン・レングス制限（ＲＬＬ）する必要があり、ビット・スタッフィングが、第ｎの第１のバイナリ状態の後に第２のバイナリ状態を挿入することを含む方法において、
   送信するバイナリ系列の少なくともデータ部を、前方誤り訂正（ＦＥＣ）符号を使用して符号化して、該バイナリ系列のＦＥＣ符号化部分を生成するステップと、
   追加のビットの挿入を必要とせずに該ＦＥＣ符号化部分がＲＬＬされるように、該バイナリ系列の該ＦＥＣ符号化部分内の連続するｎ個の第１のバイナリ状態に対処するために、少なくとも該ＦＥＣ符号化部分内の１つまたは複数のビットをビット消去するステップと、
   該バイナリ系列を、変調およびその後の送信のために送信機に提供するステップであって、ビット・スタッフィング・ステップを、該ビット消去ステップの後に実行することができる、ステップと
   を含む方法。
2. ビット・スタッフィングが、実行されず、前記バイナリ系列の少なくとも前記データ部が、ラン・レングス制限され、またはビット・スタッフィング・ステップが、前記符号化ステップの前に、該バイナリ系列の少なくとも該データ部に対して実行され、ビット消去が、連続するｎ個の第１のバイナリ状態の後の第ｎ＋１のビットを前記第２のバイナリ状態になるように設定することを含む、請求項１に記載の方法。
3. ビット消去が、連続するｎ個の第１のバイナリ状態の中の第ｎのビットを前記第２のバイナリ状態になるように設定することを含む、請求項１に記載の方法。
4. 前記ビット消去ステップの後に、しかし、ビット・スタッフィング・ステップが実行される場合は、ビット・スタッフィング・ステップの前に、以下のステップを、すなわち、
   １組のｍ個のダミー・ビットを前記ＦＥＣ符号化部分に追加するステップと、
   該ＦＥＣ符号化部分および付け加えられたｍ個のダミー・ビットについての巡回冗長検査（ＣＲＣ）値を生成するステップと、
   該ＣＲＣ値が連続するｎ個の第１のバイナリ状態を含むかどうかを検査し、該ＣＲＣ値が連続するｎ個の第１のバイナリ状態を含む場合、該ＣＲＣ値が連続するｎ個の第１のバイナリ状態を含まないような、ｍ個のダミー・ビットが見つかるまで、該追加、生成、および検査ステップを繰り返すステップであって、該追加ステップが繰り返されるたびに、異なる１組のｍ個のダミー・ビットが追加される、ステップと
   をさらに含む、請求項３に記載の方法。
5. 前記バイナリ系列が、前記データ部の前に置かれるヘッダ部をさらに含み、前記ビット・スタッフィング・ステップが、該ヘッダ部および前記ＦＥＣ符号化部分に対して実行され、前記方法が、前記符号化ステップの前に、以下のステップを、すなわち、
   ビット・スタッファが該ヘッダ部に追加することができるビットの最大数ｉを、該ヘッダ部のサイズに基づいて決定するステップと、
   該ヘッダ部を検査し、該ビット・スタッフィング・ステップが該ヘッダ部に追加するビットの数ｊを計算するステップと、
   ｋ＝ｉ−ｊ個のバッファ・ビットを、該ヘッダ部の後に挿入するステップと
   をさらに含む、請求項３または４に記載の方法。
6. ビット・スタッフィング・ステップが、前記ビット消去ステップの後に実行され、該ビット消去ステップが、選択的なビット消去を実施し、連続するｎ個の第１のバイナリ状態の後の第ｎ＋１のビットが、該第１のバイナリ状態に等しい場合、第ｎのビットが、前記第２のバイナリ状態になるように設定され、連続するｎ個の第１のバイナリ状態の後の第ｎ＋１のビットが、該第２のバイナリ状態に等しい場合、該第ｎ＋１のビットが、前記バイナリ系列から取り除かれる、請求項１に記載の方法。
7. 前記符号化ステップが、前記データ部から巡回冗長検査（ＣＲＣ）データ値を生成するステップと、前記ＦＥＣ符号化部分を生成するために、該データ部および該ＣＲＣデータ値を符号化するステップとをさらに含む、請求項１から６のいずれかに記載の方法。
8. トレリス終端系列を終了フラグの前に追加するステップであって、該トレリス終端系列が、該終了フラグのさらなるトレーニング系列としての使用を可能にするために、該終了フラグの開始前に前記送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスを定義された状態に置く系列であり、該トレリス終端系列が、ラン・レングス制限される、ステップ
   をさらに含む、請求項１から７のいずれかに記載の方法。
9. 前記送信機における前記ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、前記トレリス終端系列が、ｐビットの系列であり、前記終了フラグの前の最後のｐ個のビットが、該トレリス終端系列のために確保される、請求項８に記載の方法。
10. トレーニング系列を前記データ部またはＦＥＣ符号化部分に挿入するステップ
    をさらに含み、
    該トレーニング系列が、ＦＥＣ符号化されず、第１のＦＥＣ符号化部分と第２のＦＥＣ符号化部分との間に配置される、
    請求項１から７のいずれか１項に記載の方法。
11. トレリス終端系列を、前記挿入されたトレーニング系列の前に挿入するステップであって、該トレリス終端系列が、該トレーニング系列の開始前に前記送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスを定義された状態に置く系列であり、該トレリス終端系列が、ラン・レングス制限される、ステップをさらに含む、請求項１０に記載の方法。
12. 前記送信機における前記ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、前記トレリス終端系列が、ｐビットの系列であり、挿入されたトレーニング系列の前のＦＥＣ符号化系列の最後のｐ個のビットが、該ｐビットのトレリス終端系列のために確保される、請求項１０に記載の方法。
13. 前記送信機が、前記バイナリ系列を一連のメッセージとして複数のスロットに収めて送信する、請求項１から１２のいずれかに記載の方法。
14. 前記バイナリ系列が、ＡＩＳシステムにおいて送信する船舶自動識別システム（ＡＩＳ）準拠のメッセージであり、ｎ＝５である、請求項１から１３のいずれかに記載の方法。
15. 前記バイナリ系列が、ＡＩＳシステムにおいて送信する船舶自動識別システム（ＡＩＳ）準拠のメッセージであり、ｎ＝５であり、該ＡＩＳ準拠のメッセージが、６、８、２５、または２６のＡＩＳメッセージ・タイプを有する、請求項５に記載の方法。
16. 船舶自動識別システム（ＡＩＳ）準拠のシステムにおいて送信するメッセージを生成するための方法であって、
    ＡＩＳメッセージにおいて、トレリス終端系列を終了フラグの前に追加するステップであって、該トレリス終端系列が、該終了フラグのさらなるトレーニング系列としての使用を可能にするために、該終了フラグの開始前に送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスを定義された状態に置く系列であり、該トレリス終端系列が、ラン・レングス制限される、ステップ
    を含む方法。
17. 前記送信機における前記ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、前記トレリス終端系列が、ｐビットの系列であり、前記終了フラグの前の最後のｐ個のビットが、該トレリス終端系列のために確保される、請求項１６に記載の方法。
18. 船舶自動識別システム（ＡＩＳ）準拠のシステムにおいて送信するメッセージを生成するための方法であって、
    トレーニング系列をＡＩＳメッセージのデータ部に挿入するステップ
    を含む方法。
19. トレリス終端系列を、前記挿入されたトレーニング系列の前に挿入するステップであって、該トレリス終端系列が、該トレーニング系列の開始前に送信機におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスを定義された状態に置く系列である、ステップをさらに含む、
    請求項１８に記載の方法。
20. 前記送信機における前記ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、前記トレリス終端系列が、ｐビットの系列であり、挿入されたトレーニング系列の前のＦＥＣ符号化系列の最後のｐ個のビットが、該ｐビットのトレリス終端系列のために確保される、請求項１９に記載の方法。
21. 請求項１から２０のいずれか１項に記載の方法を実施するように構成された、船舶自動識別システム（ＡＩＳ）準拠の送信機。
22. 前方誤り訂正（ＦＥＣ）符号化を組み込む船舶自動識別システム（ＡＩＳ）準拠のメッセージを受信するための方法であって、
    ＦＥＣ符号化を使用して符号化された符号化部分を組み込むメッセージを受信するステップと、
    終了条件が満たされるまで、または該メッセージの該符号化部分にＣＲＣデータ値が存在する場合、復号された系列が復号されたＣＲＣデータ値を使用するＣＲＣ検査に合格するまで、軟復調器と軟復号器とを、介在するインターリーバ／デインターリーバ・モジュールを介して、交互に反復的に用いることによって、該受信メッセージを反復的に復調および復号するステップと
    を含む方法。
23. 前記軟復調器が、ジョイント・トレリス上でＧＭＳＫ復調およびＮＲＺＩ復号を実行する、請求項２２に記載の方法。
24. 前記軟復号器が、ＲＬＬ復号器モジュールを使用するラン・レングス制限（ＲＬＬ）復号を実行し、続いて、ＦＥＣ復号器モジュールを使用するＦＥＣ復号を実行し、該ＲＬＬ復号が、ＲＬＬ符号化器のトレリス表現を使用して実行される、請求項２２に記載の方法。
25. 前記ＲＬＬ復号が、ＢＣＪＲ、ｌｏｇＭＡＰ、またはＳＯＶＡアルゴリズムを使用して実行される、請求項２４に記載の方法。
26. 前記軟復号器が、前記ＲＬＬ復号器モジュールと前記ＦＥＣ復号器モジュールとを交互に反復的に用いる、請求項２４または２５に記載の方法。
27. 前記ＲＬＬ復号器モジュールと前記ＦＥＣ復号器モジュールとを交互に反復的に用いることが、復調された系列および事前情報を該ＲＬＬ復号器に提供することを含み、ＲＬＬ復号器が、ＲＬＬ出力を生成し、該ＲＬＬ復号器に提供された該事前情報が、該ＲＬＬ出力から取り除かれ、該ＦＥＣ復号器に事前情報として渡される前にインターリーブされ、該ＦＥＣ復号器が、ＦＥＣ出力を生成し、該ＦＥＣ復号器に提供された該事前情報が、該ＦＥＣ出力から取り除かれ、該ＲＬＬ復号器に事前情報として渡される前にデインターリーブされ、停止基準が満たされた後に反復が終了され、その後、該ＦＥＣ復号器が、最終的なＦＥＣ出力を次の受信機ステージに提供する、請求項２６に記載の方法。
28. ＮＲＺＩモジュールおよびＧＭＳＫ変調器モジュールが、メッセージのランプ・アップ部分が送信されるときに、明確に定義された状態で開始され、複数の入力ビットが、開始フラグの開始時におけるジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定義するために、ランプ・アップ中に該ＮＲＺＩモジュールに提供され、受信機が、該開始フラグを追加のトレーニング系列として使用する、請求項２６に記載の方法。
29. 前記ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、前記受信メッセージ内の符号語の最後のｐ個のビットが、終了フラグの開始前の該ジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定義するためのｐ個のダミー・ビットのために確保され、前記受信機が、該終了フラグを追加のトレーニング系列として使用する、請求項２６に記載の方法。
30. 前記ジョイントＮＲＺＩ／ＧＭＳＫトレリスが、ｐビットのメモリを有し、送信メッセージが、該メッセージ内に追加のトレーニング系列を含み、該追加のトレーニング系列の前の前記受信メッセージ内の前記符号語の最後のｐ個のビットが、該追加のトレーニング系列の開始前の該ジョイントＮＲＺＩ／ＧＭＳＫトレリスの状態を定義するためのｐ個のダミー・ビットのために確保される、請求項２６に記載の方法。
31. 前記メッセージが、信号の捕捉を支援するために、該メッセージの符号化部分の後に非符号化トレーニング系列を含み、前記受信機が、可能な開始トレリス状態の各々から得られるトレーニング系列についての各可能な波形を検討することによって捕捉を実行し、さらなる復調のために、最も可能性の高い波形を選択する、請求項２６に記載の方法。
32. 船舶自動識別システム（ＡＩＳ）準拠のメッセージを受信するための方法であって、受信機が、ジョイント・トレリス上でＧＭＳＫ復調およびＮＲＺＩ復号を実行する軟復調器を備える方法において、
    追加のトレーニング系列の前にＮＲＺＩモジュールおよびＧＭＳＫ変調器モジュールを明確に定義された状態に置くステップであって、受信メッセージのデータ部内の開始フラグ、終了フラグ、またはトレーニング系列のうちの１つまたは複数が、該受信メッセージの捕捉を支援するための追加のトレーニング系列として使用される、ステップ
    を含む方法。
33. 請求項２２から３２のいずれか１項に記載の方法を実施するように構成された、船舶自動識別システム（ＡＩＳ）準拠のメッセージを受信するための船舶自動識別システム（ＡＩＳ）準拠の受信機。
34. 請求項１から２０のいずれか１項に記載の方法を実施するように構成された、船舶自動識別システム（ＡＩＳ）準拠の送信機と統合されたモジュール。
35. 請求項２２から３２のいずれか１項に記載の方法を実施するように構成された、船舶自動識別システム（ＡＩＳ）準拠の受信機と統合されたモジュール。
36. 請求項２１に従って構成された送信機と、
    請求項３３に従って構成された受信機と
    を含むＡＩＳ準拠の通信システム。

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