JP2016515355A5 - - Google Patents

Claims (19)

1. 負荷を駆動するための電子回路であって、
   電源から第１の電圧を受け取るように結合された第１の電圧端子と、
   電源から第２の電圧を受け取るように結合された第２の電圧端子と、
   前記第１の電圧端子と前記第２の電圧端子との間の高電圧状態または通常の電圧状態中に電子スイッチをオンにするために、前記電子スイッチの制御端子の電圧を中間電圧レベルまで駆動するように構成された、ソースフォロワ構成またはエミッタフォロワ構成で結合された駆動トランジスタを含む、駆動回路と、
   アクティブであるとき、前記第１の電圧端子と前記第２の電圧端子との間の低電圧状態中に前記電子スイッチをオンにするために、前記電子スイッチの前記制御端子の前記電圧を前記第２の電圧端子にクランプし、その結果、前記電子スイッチが、前記低電圧状態中に負荷に供給される電力を増強することができるように構成された、ソース共通構成またはエミッタ共通構成で結合されたクランプトランジスタを含む、クランプ回路と、
   前記第１の電圧端子および前記クランプ回路と電気通信する低電圧検出回路であって、前記低電圧状態を検出し、前記低電圧状態中に前記クランプ回路がアクティブになることを可能にする前記クランプ回路に信号を供給するように構成された低電圧検出回路と
   を備える、電子回路。
2. 前記電子スイッチが、ＢＪＴまたはＤＭＯＳである、請求項１に記載の電子回路。
3. 前記電子スイッチがＦＥＴであり、前記制御端子が前記ＦＥＴのゲートである、請求項１に記載の電子回路。
4. 前記ＦＥＴがｐチャネルＦＥＴであり、前記第１の電圧端子が電力線電圧端子であり、前記第２の電圧がグランド電圧である、請求項３に記載の電子回路。
5. 前記ＦＥＴがｎチャネルＦＥＴであり、前記第１の電圧がグランド電圧であり、前記第２の電圧が電力線電圧である、請求項３に記載の電子回路。
6. 前記駆動回路が、前記ＦＥＴの前記ゲートに吸い込むか、前記ＦＥＴの前記ゲートから電流を吐き出すように構成された１象限駆動回路である、請求項３に記載の電子回路。
7. 前記駆動回路が、前記ＦＥＴの前記ゲートに電流を吸い込み、前記ＦＥＴの前記ゲートから電流を吐き出すように構成された２象限駆動回路である、請求項３に記載の電子回路。
8. 前記電子スイッチの前記制御端子を前記第１の電圧端子にクランプするように結合された第２のクランプ回路をさらに備える、請求項１に記載の電子回路。
9. 前記第２のクランプ回路が、前記ＦＥＴの前記ゲートを前記第１の電圧端子にクランプすることによって前記ＦＥＴをオフにするために、前記ＦＥＴの前記ゲートに結合されたドレイン端子および前記第１の電圧端子に結合されたソース端子を有するソース共通構成のトランジスタを備える、請求項８に記載の電子回路。
10. トランジスタがオンになると、前記電子スイッチの前記制御端子の前記電圧が、前記第２の電圧端子に対して浮くように、前記ソースフォロワ構成で結合された前記駆動トランジスタが、前記電子スイッチの前記制御端子に結合されたソース端子および前記第２の電圧端子に結合されたドレイン端子を含む、請求項１に記載の電子回路。
11. 前記高電圧状態下で、前記ＦＥＴの前記ゲートと前記ＦＥＴのソース端子との間のゲート−ソース電圧（Ｖ_ＧＳ）が、前記ＦＥＴに損傷を与えることになるレベルまで増大することができないように、前記トランジスタのゲート端子の基準を前記第１の電圧端子とする、請求項１０に記載の電子回路。
12. 前記クランプ回路がアクティブであるとき、前記トランジスタが前記電子スイッチの前記制御端子を前記第２の電圧端子にクランプすることができるように、前記ソース共通構成で結合された前記クランプトランジスタが、前記第２の電圧端子に結合されたソース端子および前記電子スイッチの前記制御端子に結合されたドレイン端子を含む、請求項１に記載の電子回路。
13. 前記検出回路が、前記第１および第２の電圧のうちのより高い電圧が低電圧閾値と交差したかどうかを判断するためのコンパレータを含む、請求項１に記載の電子回路。
14. 前記第１および第２の電圧のうちの１つまたは両方が、バッテリ、交流発電機、発電機、電圧もしくは電流レギュレータ、自動車制御装置、または高電圧状態および低電圧状態を受けやすい自動車電源によって供給される、請求項１に記載の電子回路。
15. 前記電子スイッチが、モータを駆動するように構成される、請求項１に記載の電子回路。
16. 前記モータが、ポンプモータである、請求項１５に記載の電子回路。
17. 前記検出回路が、前記第１の電圧の急速な電圧変動が前記第２のクランプ回路を連動させるのを制限する、ヒステリシス、フィルタ、または両方を備える、請求項１に記載の電子回路。
18. 電界効果トランジスタ（ＦＥＴ）のゲートを駆動する方法であって、
    ソースフォロワ構成またはエミッタフォロワ構成で結合された駆動トランジスタを含む駆動回路を用いて前記ＦＥＴの前記ゲートを駆動するステップであって、前記駆動回路が、第１または第２の端子の高電圧または通常の電圧状態下で、前記ＦＥＴが負荷に電力を供給することが可能になるように、前記ＦＥＴの前記ゲートを前記第１の端子の電圧と前記第２の端子の電圧との間の中間電圧レベルまで駆動するように構成された、駆動するステップと、
    前記第１または第２の端子が、低電圧状態下にあるかどうかを検出するステップと、
    前記低電圧状態が検出される場合、前記ＦＥＴが、前記低電圧状態下で前記負荷に供給される電力を増強することができるように、前記第１または第２の電圧端子のどちらかに前記ゲートをクランプする、ソース共通構成またはエミッタ共通構成で結合されたクランプトランジスタを含む、クランプ回路を用いて前記ゲートを駆動するステップと
    を含む方法。
19. 負荷を駆動するための電子回路であって、
    電源から電圧を受け取るように結合された電源端子と、
    前記電源のグランドに結合されたグランド端子と、
    ｐチャネル電界効果トランジスタ（ＦＥＴ）のゲートを駆動するための回路であって、
    前記電源端子と前記グランド端子との間の高電圧状態または通常の電圧状態中に、前記ｐチャネルＦＥＴをオンにするために、前記ｐチャネルＦＥＴの前記ゲートの電圧を中間電圧レベルまで駆動するように構成された、ソースフォロワ構成またはエミッタフォロワ構成で結合された第１の駆動トランジスタを含む、第１の駆動回路、および
    アクティブであるとき、前記第１の電圧端子と前記第２の電圧端子との間の低電圧状態中に前記ｐチャネルＦＥＴをオンにするために、前記ｐチャネルＦＥＴの前記ゲートの前記電圧を前記グランド端子にクランプし、その結果、前記ｐチャネルＦＥＴが、前記低電圧状態中に負荷に供給される電力を増強することができるように構成された、ソース共通構成またはエミッタ共通構成で結合された第１のクランプトランジスタを含む、第１のクランプ回路
    を含む回路と、
    ｎチャネルＦＥＴのゲートを駆動するための回路であって、
    前記電源端子と前記グランド端子との間の前記高電圧状態または前記通常の電圧状態中に、前記ｎチャネルＦＥＴをオンにするために、前記ｎチャネルＦＥＴの前記ゲートの電圧を中間電圧レベルまで駆動するように構成された、ソースフォロワ構成またはエミッタフォロワ構成で結合された第２の駆動トランジスタを含む、第２の駆動回路、および
    アクティブであるとき、前記第１の電圧端子と前記第２の電圧端子との間の低電圧状態中に、前記ｎチャネルＦＥＴをオンにするために、前記ｎチャネルＦＥＴの前記ゲートの前記電圧を前記電源端子にクランプし、その結果、前記ｎチャネルＦＥＴが、前記低電圧状態中に前記負荷に供給される電力を増強することができるように構成された、ソース共通構成またはエミッタ共通構成で結合された第２のクランプトランジスタを含む、第２のクランプ回路
    を含む回路と、
    前記電子回路が前記低電圧状態下で動作中かどうかを判断するために前記電源端子と通信し、前記第１および第２のクランプ回路が前記低電圧状態中にアクティブになることを可能にする信号を供給するために前記第１および第２のクランプ回路と通信する検出回路と
    を備える電子回路。