JP2016505972A5

JP2016505972A5 -

Info

Publication number: JP2016505972A5
Application number: JP2015549797A
Authority: JP
Filing date: 2013-12-20
Publication date: 2017-12-28

Claims

プロセッサによって実行されるべき命令シーケンスのうちの命令を受け取るステップであって、前記命令の各々は、メモリ内に記憶される、ステップと、
ページクロスバッファにおけるルックアップを実行して、前記ページクロスバッファが、前記命令に対応する関連付けられたエントリを有するか否かを判定するステップであって、前記ページクロスバッファが、1つまたは複数のエントリを記憶するように構成され、前記1つまたは複数のエントリの各々が、特定の命令の命令アドレスと、前記命令シーケンス内の前記特定の命令に続く次の順次的な命令に対応する物理アドレスとを含む、ステップと、
を含み、
前記ページクロスバッファが、前記命令に対応する前記関連付けられたエントリを有するとの判定に基づき、
前記ページクロスバッファ内の前記関連付けられたエントリから取得される第1の物理アドレスを選択するステップであって、前記第1の物理アドレスが、前記命令シーケンス内の前記命令に続く第2の命令に対応する、ステップと、
前記選択された第1の物理アドレスに基づきタグ配列演算を実行して、前記第2の命令に対応するタグ配列エントリを配置するステップ
をさらに含む方法。
前記ページクロスバッファ内の各エントリの前記命令アドレスおよび前記物理アドレスはそれぞれ、第1のメモリページ、および前記第1のメモリページとは異なる第2のメモリページに対応する、請求項1に記載の方法。
前記ページクロスバッファ内の各エントリの前記命令アドレスおよび前記物理アドレスは、第1の対応する命令および第2の対応する命令をそれぞれ特定し、前記第1の対応する命令および前記第2の対応する命令は、順次的なメモリアドレスに配置されている、請求項1に記載の方法。
最後の物理アドレスバッファに、命令変換ルックアサイドバッファ演算の結果を記憶するステップ、をさらに備える請求項1に記載の方法。
前記ページクロスバッファが、前記命令に対応するいかなるエントリも有していないとの判定に基づき、前記最後の物理アドレスバッファから、最後の物理アドレスを選択するステップ、をさらに備える請求項4に記載の方法。
プリフェッチステージ間において、前記第1の物理アドレスに対応するキャッシュラインを取得するステップをさらに備える請求項1に記載の方法。
前記特定の命令の前記命令アドレスは、前記命令の仮想アドレスを特定し、前記タグ配列演算は、第1の期間中、処理のプリフェッチステージにおいて、前記命令の推測的なアドレッシングを実行するステップを含み、前記第1の期間は、前記処理のプリフェッチステージにおいて、前記第2の命令のために推測的なアドレッシングが実行される第2の期間の前であり、前記第2の期間中、処理のフェッチステージにおいて、前記命令のフェッチを実行するステップをさらに含む、請求項1に記載の方法。
タグ配列演算をリプレイするか否かを判定するために、前記特定の物理アドレスを、命令変換ルックアサイドバッファ演算の結果と比較するステップと、
前記命令変換ルックアサイドバッファ演算の結果を用いて前記ページクロスバッファを更新するステップと、をさらに備える請求項7に記載の方法。
前記第1の物理アドレスは、処理パイプラインのフェッチステージに先立って、前記関連付けられたエントリから読まれる、請求項1に記載の方法。
前記命令は、第1のメモリページの最後のアドレスに配置され、前記第2の命令は、次のメモリページの第1のアドレスに配置される、請求項3に記載の方法。
1つまたは複数のエントリを記憶するように構成されるページクロスバッファであって、前記1つまたは複数のエントリの各々は、特定の命令の命令アドレスと、メモリ内に記憶される命令シーケンス内の前記特定の命令に続く次の順次的な命令に対応する物理アドレスとを含む、ページクロスバッファと、
前記ページクロスバッファが、命令に対応するエントリを含むとの判定に基づいて、第1の物理アドレスを選択するように構成されるマルチプレクサであって、前記第1の物理アドレスは、前記ページクロスバッファ内の前記エントリから取得され、前記第1の物理アドレスは、前記命令シーケンス内の前記命令に続く第2の命令に対応する、マルチプレクサと、
前記選択された第1の物理アドレスに基づきタグ配列演算を実行して、前記第2の命令に対応するタグ配列エントリを配置するように構成されるタグ配列と
を備える装置。
命令変換ルックアサイドバッファ演算の結果が、最後の物理アドレスバッファに記憶され、前記マルチプレクサはさらに、前記ページクロスバッファが前記命令に対応するいかなるエントリを有していないとの判定に基づき、前記最後の物理アドレスバッファの出力を選択するように構成された、請求項11に記載の装置。
前記タグ配列は、前記マルチプレクサによって選択された前記最後の物理アドレスバッファの出力を用いて、タグ配列演算を実行するように構成された、請求項12に記載の装置。
前記第1の物理アドレスと、命令変換ルックアサイドバッファ演算の結果とを比較して、前記タグ配列演算をリプレイするか否かを判定するように構成されるコンパレータをさらに備える、請求項11に記載の装置。
前記ページクロスバッファは、前記命令変換ルックアサイドバッファ演算の前記結果で更新される、請求項14に記載の装置。
前記コンパレータの結果と前記命令変換ルックアサイドバッファ演算の前記結果とが一致するときに、最後の物理アドレスバッファが、前記第1の物理アドレスを記憶する請求項14に記載の装置。
前記ページクロスバッファ内の各エントリの前記命令アドレスおよび前記物理アドレスが、第1のメモリページ、および前記第１のメモリページとは異なる第2のメモリページにそれぞれ対応する、請求項16に記載の装置。
前記タグ配列は、処理パイプラインのフェッチステージに先立って、タグ配列演算を実行するように構成され、前記タグ配列演算は、前記ページクロスバッファから取得された前記第1の物理アドレスを用いる、請求項11に記載の装置。
1つまたは複数のエントリを記憶するための手段であって、前記1つまたは複数のエントリの各々が、特定の命令に関連付けられた命令アドレスと、命令シーケンス内の前記特定の命令に続く次の順次的な命令に対応する物理アドレスとを含む、手段と、
前記記憶するための手段が、前記命令シーケンスのうちの命令に対応する関連付けられたエントリを含むとの判定に応答して、第1の物理アドレスを選択するための手段であって、前記第1の物理アドレスが、前記記憶するための手段内の前記関連付けられたエントリから取得され、前記第１の物理アドレスが、前記命令シーケンス内の前記命令に続く第2の命令に対応する、手段と、
前記選択された第1の物理アドレスに基づいてタグ配列演算を実行して、前記第2の命令に対応するタグ配列エントリを配置するための手段と
を備える装置。
前記タグ配列演算を実行するための前記手段が、処理パイプラインのプリフェッチステージの前に、前記タグ配列演算を実行するように構成され、前記タグ配列演算は、前記記憶するための手段から取得される前記第1の物理アドレスを使用する、請求項19に記載の装置。
命令を記憶するコンピュータ可読記憶媒体であって、処理システム内において前記命令は、
前記処理システムに、プロセッサによって実行のための命令シーケンスのうちの命令を受け取らせることであって、前記命令シーケンスの各々は、メモリ内に記憶される、ことと、
ページクロスバッファにおけるルックアップを実行して、前記ページクロスバッファが、前記命令に対応する関連付けられたエントリを有するか否かを判定することであって、前記ページクロスバッファが、1つまたは複数のエントリを含み、前記1つまたは複数のエントリの各々が、特定の命令の命令アドレスと、前記命令シーケンス内の前記特定の命令に続く次の順次的な命令に対応する物理アドレスとを含む、ことと、
前記ページクロスバッファが、前記命令に対応する前記関連付けられたエントリを有するとの判定に基づき、
前記ページクロスバッファ内の前記関連付けられたエントリから取得される第1の物理アドレスを選択することであって、前記第1の物理アドレスが、前記命令シーケンス内の前記命令に続く第2の命令に対応する、ことと、
前記選択された第1の物理アドレスに基づきタグ配列演算を実行して、前記第2の命令に対応するタグ配列エントリを配置することと
を行うように実行可能である、コンピュータ可読記憶媒体。
前記ページクロスバッファ内の各エントリの前記命令アドレスおよび前記物理アドレスが、第1のメモリページ、および前記第1のメモリページとは異なる第2のメモリページにそれぞれ対応する、請求項21に記載のコンピュータ可読記憶媒体。
前記エントリの前記命令アドレスおよび前記物理アドレスは、第1の命令および第2の命令をそれぞれ特定し、前記第1の命令および前記第2の命令は、順次的なメモリアドレスに配置される、請求項11に記載の装置。
前記第1の命令は、第1のメモリページの第1のメモリページの最後のアドレスに配置され、前記第2の命令は、次のメモリページの第1のアドレスに配置される、請求項23に記載の装置。