JP2016504757A - ウェハレベルパッケージされた回路デバイスのための集積型接合ラインスペーサ - Google Patents

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Abstract

ウェハレベルパッケージされた回路デバイスを形成する方法は、デバイスウェハを形成するステップを含み、当該デバイスウェハは、当該デバイスウェハの基板の第1の領域に残された第1の1以上の材料層の群を含む。前記方法は、さらに、前記デバイスウェハに取り付けられるように構成されたキャップウェハを形成するステップを含み、当該キャップウェハは、当該キャップウェハの基板の第2の領域に残された第2の1以上の材料層の群を含む。そして、前記デバイスウェハと前記キャップウェハとを接合した時に、前記第1の1以上の材料層の群と前記第2の1以上の材料層の群との結合層により、集積型接合ギャップ調整構造が画定される。

Description

本開示は、概して半導体デバイスの製造に関し、より詳細には、ウェハレベルパッケージされた光学微小電気機械システム(MEMS)デバイスのための接合ギャップ調整機構(BGCS)に関する。
微小電気機械システム(MEMS)は、電気部品と機械的部品とを組み合わせた集積マイクロデバイス又はシステムである。MEMSデバイスは、例えば、標準的な集積回路バッチ処理技術を用いて製造され得る。MEMSデバイスの用途例は、マイクロスケールでの検出、制御及び作動を含む。このようなMEMSデバイスが、個々に又は配列されて機能することで、マクロスケールで効果を生じ得る。
多くのMEMSデバイスは、最大の性能を得るために真空環境を必要とする。また、真空パッケージはMEMSデバイスに保護をもたらし、最適な動作環境を提供する。これらのMEMSデバイスの具体的な例は、赤外MEMS、例えばボロメータ、及び、幾つかの慣性MEMS、例えば、ジャイロ、及び加速度計を含む。以前は、MEMSデバイスは、MEMSデバイスの作製及びダイシング後、真空適合性パッケージに個々にパッケージングされていた。しかし、従来の金属又はセラミックパッケージでのMEMSデバイスのパッケージングコストは、製造コストの10〜100倍になる場合がある。これは特に、パッケージ内が真空でなければならない場合に当てはまる。従って、これらの高いパッケージングコストが、商業的に実現可能な真空パッケージMEMSデバイスの開発を困難にしている。また、MEMSデバイスは、ダイシング後に特に壊れやすい。これらのデバイスの取扱いには注意を払わなければならず、従来の集積回路製造装置は、MEMSデバイスを適切にハンドリング及び保護できない。真空パッケージングが完成されるまでMEMSデバイスを保護するための特別なハンドリング技術も開発されてきた。これらの特別なハンドリング手順もまた、MEMSデバイスの製造コストを高くする。
米国特許第5232962号明細書 米国特許第6586831号明細書 米国特許出願公開第2012/0096813号明細書 米国特許出願公開第2012/0111492号明細書 米国特許出願公開第2011/0156074号明細書 米国特許出願公開第2005/0263878号明細書 米国特許出願公開第2012/0132522号明細書 米国特許出願公開第2009/0266480号明細書
MEMSデバイスのパッケージングの高コストに対処するために、従来のパッケージを省略する、ウェハレベルパッケージング(WLP)が開発された。WLPプロセスでは、2つの半導体ウェハが、結合材料を用いて互いに接合され接合ウェハを生成する。例えば、デバイスウェハをリッドウェハに接着剤又ははんだを用いて接合して、パッケージングされたMEMSデバイスを形成し得る。幾つかの用途では、ほぼ均一な接合(ボンド)ラインを結合材料が形成することを必要とする。幾つかの状況において、基板(例えばシリコンウェハ)は、結合材料を用いて互いに接合され得る。接合後、結合材料は基板間に接合ラインを形成する。しかし、接合ラインの均一性が、基板の平坦性、及び、ウェハを接合するために用いられる接合力の均一性により影響を受ける場合がある。接合ラインの均一性は、スペーサを、一方又は両方の基板の面にわたり所定の間隔で配置することにより制御することが可能である。しかし、スペーサの付加は、通常、製造プロセスにプロセスステップを追加することを必要とする。
例示的な一実施形態において、ウェハレベルパッケージされた回路デバイスを形成する方法は、デバイスウェハを形成するステップを含み、当該デバイスウェハは、当該デバイスウェハの基板の第1の領域に残された第1の1以上の材料層の群を含む。前記方法は、さらに、前記デバイスウェハに取り付けられるように構成されたキャップウェハを形成するステップを含み、当該キャップウェハは、当該キャップウェハの基板の第2の領域に残された第2の1以上の材料層の群を含む。そして、前記デバイスウェハと前記キャップウェハとを接合した時に、前記第1の1以上の材料層の群と前記第2の1以上の材料層の群との結合層(combined thickness)により、集積型接合ギャップ調整構造が画定される。
別の実施形態において、ウェハレベルパッケージされた回路デバイスを形成する方法は、デバイスウェハを形成するステップを含み、当該デバイスウェハが、前記デバイスウェハの基板の第1の領域に形成されたポリイミド層と、前記ポリイミド層上に形成された第1のはんだ金属スタック層とを含む。前記ポリイミド層は、前記デバイスウェハ上の集積回路の微小電気機械システム(MEMS)デバイスの形成においても用いられたポリイミド層と同一のポリイミド層であり、前記第1のはんだ金属スタック層もまた、前記デバイスウェハのためのシールリングを形成するために用いられた第1のはんだ金属スタック層と同一の第1のはんだ金属スタック層である。前記方法は、さらに、キャップウェハを形成するステップを含み、当該キャップウェハ層は、当該キャップウェハの基板の第2の領域に形成された反射防止コーティング層と、前記反射防止コーティング層上に形成された第2のはんだ金属スタック層とを含み、前記反射防止コーティング層は、前記キャップウェハのキャビティ部上にも形成された反射防止コーティング層と同一の反射防止コーティング層であり、前記第2のはんだ金属スタック層もまた、前記キャップウェハのためのシールリングを形成するために用いられた第2のはんだ金属スタック層と同一の第2のはんだ金属スタック層である。前記方法は、さらに、前記キャップウェハを前記デバイスウェハに接合し、それにより、前記ポリイミド層、前記第1のはんだ金属スタック層、前記第2のはんだ金属スタック層、及び、前記反射防止コーティング層を含む集積型接合ギャップ調整構造を画成するステップを含む。ゲッタがパッケージで使用される場合、それはまた上記のBGCS機構に含まれてもよい。
別の実施形態において、ウェハレベルパッケージされた回路デバイスは、キャップウェハに接合されたデバイスウェハを含む。当該デバイスウェハは、当該デバイスウェハの基板の第1の領域に形成されたポリイミド層と、当該ポリイミド層上に形成された第1のはんだ金属スタック層とを含み、前記ポリイミド層は、前記デバイスウェハ上の集積回路の形成においても用いられたポリイミド層と同一のポリイミド層であり、且つ、前記第1のはんだ金属スタック層もまた、前記デバイスウェハのためのシールリングを形成するために用いられた第1のはんだ金属スタック層と同一の第1のはんだ金属スタック層である。前記キャップウェハは、前記キャップウェハの基板の第2の領域に形成された反射防止コーティング層と、前記反射防止コーティング層上に形成された第2のはんだ金属スタック層とを含み、前記反射防止コーティング層は、前記キャップウェハのキャビティ部上にも形成された反射防止コーティング層と同一の反射防止コーティング層であり、前記第2のはんだ金属スタック層もまた、前記キャップウェハのためのシールリングを形成するために用いられた第2のはんだ金属スタック層と同一の第2のはんだ金属スタック層である。前記回路デバイスは、さらに、前記デバイスウェハと前記キャップウェハとの間に配置された、集積型接合ギャップ調整構造(BGCS)を備え、前記集積型BGCSは、前記ポリイミド層、前記第1のはんだ金属スタック層、前記第2のはんだ金属スタック層、及び、前記反射防止コーティング層を含む。
別の実施形態において、ウェハレベルパッケージされた回路デバイスを形成する方法は、デバイスウェハを形成するステップと、キャップウェハを形成するステップと、前記キャップウェハ又は前記デバイスウェハのいずれかの上に、前記キャップウェハ又は前記デバイスウェハのいずれかの形成において用いられ、且つ前記キャップウェハ又は前記デバイスウェハのいずれかの基板の所定領域に残された1以上の材料層を含む接合ギャップ調整構造を形成するステップと、前記キャップウェハを前記デバイスウェハに接合するステップとを含む。
ここで、本開示がより完全に理解されるように、以下に、添付図面に関する簡単な説明と、詳細な説明を行う。図面において、類似の参照番号は類似の部品を示す。
ウェハの、BGCSを有さない接合ペアの、接合ラインが非均一になっている様子を示す上面音響画像である。 ウェハの、BGCSを有さない接合ペアの、接合ラインが非均一で、且つはんだが特定のボンド領域の外側に流出されている様子を示す側方断面図である。 本明細書の教示に従って用いられ得る例示的なキャップウェハのパターン側の上面図である。 本明細書の教示に従って用いられ得る例示的なキャップウェハのパターン側の拡大上面図である。 例示的な実施形態による、デバイスウェハの一部がキャップウェハの対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図である。 図4のデバイスウェハとキャップウェハの接合を示す側方断面図である。 別の例示的な実施形態による、デバイスウェハの一部がキャップウェハの対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図である。 図6のデバイスウェハとキャップウェハとの接合を示す側方断面図である。 図6及び図7の実施形態におけるキャップウェハのはんだベース金属層上の真空ゲッタ層の配置を示す上面図である。 図8のはんだ金属層上の真空ゲッタ層の配置を示す断面斜視図である。 別の例示的な実施形態による、デバイスウェハの一部がキャップウェハの対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図である。 図10のデバイスウェハとキャップウェハとの接合を示す側方断面図である。 別の例示的な実施形態による、デバイスウェハの一部がキャップウェハの対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図である。 図12のデバイスウェハとキャップウェハとの接合を示す側方断面図である。
図示の簡略化及び明瞭化のために、異なる図面間で対応しているか又は類似の要素を示すため、必要に応じて参照番号が繰り返し用いられていることが理解されよう。また、本明細書中に記載される実施形態が完全に理解されるように、様々な特定の詳細を記載した。しかし、当業者には、本明細書中に記載された実施形態が、これらの特定の詳細なしでも実施できることが理解されよう。その他の例として、方法、手順及び部品は、記載されている関連する特徴を不明瞭にしないために、詳細には記載していない。また、説明は、本明細書に記載される実施形態の範囲を限定するものと見なされるべきではない。
先に記載したように、赤外MEMSデバイス及びその他の幾つかの慣性MEMSデバイスは、最大性能を得るために真空環境を必要とする。例えば、赤外マイクロボロメータは、検出器素子から基板及びパッケージ壁への熱伝達を最小限にするために、10ミリトル(mT)より低い動作圧を必要とする。従って、真空適合性の材料プロセス及び設備を用いなければならない。また、赤外デバイスは、光学的に透明なカバーも必要とする。これらのパッケージングの必要条件が、労働費及び資本経費を高くし、また、商業的に実現可能なMEMSデバイスに対するコスト障壁を大きくしている。従来のMEMSデバイスのパッケージングコストは、適度に高容積な場合でも、基本的なデバイス製造コストの10倍〜100倍になり得る。
高いパッケージングコストの解決方法は、完成したダイを従来のように個別真空パッケージすることを省くことである。より具体的には、これは、パッケージング工程をウェハ作製領域(工程)に移動することにより達成される。キャップウェハをデバイスウェハに位置合わせし、はんだ又はその他のシーリング材料から成る環状シールリングによりデバイスウェハに取り付けて、密閉セルを各ダイ位置にて形成する。このキャップ取り付けプロセスは真空環境で完了し、各MEMSデバイスは真空セル内に置かれる。はんだシールリング下で相互接続が形成され、これらは誘電体層により分離される。
図1(a)は、ウェハ100の接合ペアの画像を示す。2つのウェハを互いに接合するとき、結合材料が、はんだ、接着剤又はその他の何らかの介在物であるかどうかに関係なく、基板の平坦性及び接合力の量及び均一性が、主に接合ラインのギャップ(厚さ)及び幅に関する形状寸法を決定する。図中に円で囲んだ領域102に示されているように、ウェハ100の接合ペアは、接合ギャップ調整構造すなわちスペーサ(BGCS)が無い場合、接合幅及びギャップ均一性の問題を呈する。図1(b)の側方断面図にさらに示されているように、BGCSを有さないウェハ104,106の接合ペアは、さらに、はんだ108を特定の接合領域の外側に流出させることになる。
BGCSは、はんだ、接着剤、又はその他の結合材料により結合された2つの面間の接合ラインの厚さを調整する機械的ストップ(止め具)として機能し、また、結合材料が不都合に拡散することを防止する。幾つかの実施形態において、BGCSは使い捨てであり得る(すなわち、ウェハダイシング中に除去し得る)。BGCSが、キャップウェハ又はデバイスウェハのいずれかの形成以外では使用されない材料(例えば、ポリイミド又はその他の材料)から形成される場合、追加の処理ステップが生じることになる。そして、さらなる1以上のプロセスはいずれも、除去が困難な分子又は化学残留物の形態として、光学窓表面への汚染を加える危険性を高めるであろう。
従って、本発明の実施形態においては、集積回路ウェハ(例えば赤外(IR)検出器)及び/又はキャップウェハの形成に使用される既存の層を、ボンドギャップスペーサの形成においても有利に利用することができる。完成したデバイスウェハ及びキャップウェハ上に追加の層を形成するのではなく、パッケージ製造プロセスを、既にプロセスに組み込まれている材料からスペーサを形成するためにこれらの既存層の小さい領域を残すように容易に変更し得る。こうして、本発明の実施形態は、キャップウェハ作製における別個のスペーサ形成ステップを省略する。この(別個のスペーサ形成)ステップは、ウェハ上に別個の材料(例えば)ポリイミド層をスプレー又はスピニングし、スペーサをフォトパターニングし、材料を焼結して硬化し、光学面から全ての残留痕跡を除去するステップを含んでいる。さらに、本発明の方法は、ポリイミドのスプレー蒸着のための主要装置の必要性も、この装置がフォトレジスト分布装置と非互換性の場合が多いため、排除する。さらに別の利点は、パッケージングプロセスの簡略化、及び、光学面上に残留物を残す危険性を低減することによる、製品生産量の増大である。残留物及び粒子は、光学的欠陥に関する不良品の主要原因であり、パッケージ内の有機残留物は、真空不足による損失及び製品寿命の短縮の主要原因である。
ここで図2を参照すると、本明細書の教示に従って用いられ得る例示的なキャップウェハ200のパターン側の上面図が示されている。一実施形態において、キャップウェハ200はシリコン基板202を含み得るが、任意の適切なウェハ基板材料を用いてもよい。キャップウェハ200は、集積回路デバイスウェハ(図2に示さず)上のデバイスシールリングに対応する個数の複数のキャップシールリング204を含む。キャップウェハ200がデバイスウェハと対になって結合する(mate with)ように、キャップシールリング204の各々がデバイスシールリングに対応している。キャビティ206及びボンディングパッドチャネル208がキャップウェハ200に、適切なプロセス、例えば、ウェットエッチング又はドライエッチングを用いて形成される。
キャビティ206は、真空パッケージされたMEMSデバイス(図2に示さず)のための容積を増大させ、これは、真空セル内の、より低い真空圧力レベルをもたらす。ボンディングパッド(図2に示さず)上にクリアランスを設けるためにボンディングパッドチャネル208を用いることが可能であり、ダイシングソー、エッチングプロセス、又はその他の適切なプロセスを後半のステップで用いて、キャップウェハを、ウェハのダイシング前の装置テストのために開けてボンディングパッドを露出させることが可能である。
図2にさらに示されているように、キャップウェハ200は、キャップシールリング204の外周に隣接した複数の接合ギャップ調整構造210を含む。この場合も接合ギャップ調整構造210は、2つの接合面間の接合ラインの厚さを調整する機械的ストップとして機能する。示されている実施形態において、接合ギャップ調整構造210は、図2に関してy軸方向に配置された個々の構造体として概略的に示され、一方、ボンディングパッドチャネル208は、概して、図2に関してx軸方向に配置されている。しかし、キャップウェハ200に関するその他の構成も可能である。
例えば、図3は、これもまた本明細書の教示に従って用いられ得る例示的なキャップウェハ300のパターン側の拡大上面図である。図示の簡略化のために、図2に関して用いた参照番号を図3においても用いる。図3の、より詳細な図に示されているように、基板202は、基板202がその場所で切断されるスクライブ領域304のほぼ中央に示されたソーライン302を有する。この実施形態において、複数のBGCS210がスクライブ領域304内のx軸方向及びy軸方向の両方に配置されて、キャップシールリング204の接合ラインの形状寸法を制御する機械的ストップとして機能する。例示的な一実施形態において、BGCSは、x軸方向又はy軸方向のいずれかに配置されていればよい。接合ラインの形状寸法は、ギャップの厚さ及び幅の両方を含む。ギャップとは、接合された基板間の間隙のことであり、ギャップ厚さは基板202の平面に対して垂直の方向にて測定される。幅は基板202の平面に沿って測定される。BGCS210は、任意の適切な寸法及び形状を有し得る。例えば、各BGCS210の幅は、以下の範囲、すなわち、1〜10ミクロン(μm)、10〜50μm、50〜100μm、又は、100μmより大きい、のいずれでもあり得る。長さは、以下の範囲、すなわち、50〜100μm、100〜200μm、又は、200μmより大きい、のいずれでもよく、厚さは、以下の範囲、すなわち、1〜5、5〜10、10〜20、又は20より大きい、のいずれでもよい。
ここで図4を参照すると、デバイスウェハ400の一部がキャップウェハ200の対応する部分に接合される様子を示す側方断面図が示されている。この場合も図示の簡略化のために、図2及び図3のキャップウェハに用いた参照番号と類似の参照番号を図4でも用いる。図4に示されているように、キャップウェハ200は、底部からキャビティを上にした向きで示され、基板202、エッチアウトされたキャビティ206、及び、キャビティ206を囲んでいるキャップシールリング204aを含む。キャップウェハ202上の隣接するキャビティのための隣接するシールリング204bも例示のために示されている。各BGCS210のキャップウェハ部も、図4にてキャップウェハ200上に示されている。
先に述べたように、BGCSを形成するために特別な材料を使用するのではなく、その代わりに、BGCSを、キャップウェハ200及びデバイスウェハ400の両方のための既存の材料を用いて形成する。キャップウェハ200の場合、BGCS210のための第1の層が、反射防止(AR)コーティング層402を含み得る。コーティング層402は、基板202の薄化部分(すなわち、デバイスウェハ400上の対応するMEMSデバイスを覆うことになるキャビティ206の位置に対応する部分)の上にも形成されている。これは、赤外検出器又はその他のこのような光学デバイスの作製に従うものである。例示的な実施形態において、BGCS210のAR部は、約5.5μm〜約8.0μmの、より具体的には約7.0μmの厚さを有し得る。ARコーティング層402を、キャップウェハ上の既存の位置に加えてBGCS位置に形成するために、適用可能なパターニングマスクを、AR材料がBGCS位置に残るように変更する。
さらに、BGCS210のための第2の層が、はんだベースの金属スタック層404を含み得る。この層404もまた、シールリング204a,204bのためのはんだベースとして用いられている。はんだ金属スタック層は、例えば、チタン(Ti)層と、それに続くニッケル(Ni)層と、それに続く金(Au)層とを含み得る。しかし、その他の金属を用いてもよい。こうして結合された金属スタック層404の厚さは、例えば、約0.4μm〜約0.8μmであり得、より具体的には、約0.6μmであり得る。キャップウェハの形成は、シールリング204a,204bの金属スタック層404の上に適切なはんだ金属層406を付加することにより完了する。熱活性化はんだ以外のシーリング方法を用いる場合、はんだ金属層406を、真空気密シールを得るために選択される材料に置き換える。はんだ金属層406は、従来の集積回路製造技術又はその他の適切な蒸着プロセス(電気めっき、無電解めっき、及び真空蒸着を含むがこれらに限定されない)により蒸着され得る。
ここでデバイスウェハ400を参照すると、基板ウェハ410(例えばシリコン)が、基板410上に形成された複数のICデバイス412を有する。ICデバイス412は、例えば、従来の集積回路製造方法を用いて形成されたMEMSデバイス、例えばボロメータであり得る。本発明の実施形態を、MEMSデバイスのための真空パッケージングに関して論じるが、本明細書にて開示する原理は、基板材料上に形成されて真空パッケージ内に収容されるいずれの集積回路装置又は類似の装置の真空パッケージングにも適用可能である。各ICデバイス412は、キャップウェハ200上の対応するキャビティ206に位置合わせされるように構成されている。キャップウェハ200と同様に、デバイスウェハ400も1以上の材料を用いて形成されることができ、これらの材料がキャップウェハ200上の材料と組み合わされて、集積されたBGCSを形成する。図4において、各BGCSのデバイスウェハ部分が番号414で示されている。すなわち、BGCSのデバイスウェハ部分414と、BGCSのキャップウェハ部分210とが結合されて集積型BGCSを形成する。これについては以下に説明する。
デバイスウェハ400に関し、BGCSのデバイスウェハ部分414のための第1の層は、ICデバイス412(例えばボロメータ)を基板410から熱的に絶縁するために用いられる犠牲ポリイミド層416を含み得る。この意味で、ポリイミド層416はBGCS領域においては犠牲的でない。なぜならポリイミドがBGCSの全厚の一部となるように残されるように、層パターニングが調整されるからである。例示的な実施形態において、ポリイミド層416は、約1.8μm〜約2.0μmの厚さを有し得る。
キャップウェハ200と同様に、デバイスウェハ400にはんだベースの金属スタック層418が設けられ、金属スタック層418は、シールリング204a,204bの金属スタック層404の上のはんだ金属406と結合するためのはんだベースとして用いられる。また、はんだ金属スタック層418は、スタック404と類似のTi/Ni/Auスタックを含むことができ、且つ、スタック404と同一の厚さであり得る。金属スタック層418は、デバイスウェハ上のシールリングのためのはんだベースとして機能することに加えて、BGCSのデバイスウェハ部分414のための第2の層としても機能し得る。図4に詳細に示されているように、金属スタック層418のパターニングは、ポリイミド層416の上面のみでなく、ポリイミド層416の側面も覆うようになっている。
キャップウェハ200及びデバイスウェハ400の両方が、図4に示されているように構成されると、装置は最終組立の準備ができている。組立を準備するために、キャップウェハ200を組立ホルダ(図示せず)内に、はんだ層406を上に向けた状態で配置し得る。金属スタック層418(集積型BGCSの一部としての金属スタック層418ではない)が、対応するキャップウェハシールリング204a,204bの上に位置合わせされるようにデバイスウェハ400をキャップウェハ200の上に位置合わせする。
図5は、キャップウェハ200をデバイスウェハ400に結合させて組立体500を形成する様子を示す。図からわかるように、図の円で囲んだ領域502に示されている集積型BGCSは、キャップウェハ200からのAR層及びはんだ金属層402,404と、デバイスウェハ400からのはんだ金属層及びポリイミド層418,416とを含む結合された金属スタックにより画成されている。この集積型BGCSは、従来のスペーサと同様に、十分なはんだ接合幅及びギャップ均一性の特徴を、図5の今や形成された接合ライン504のために実現する。しかし、このBGCSを形成するために、キャップウェハ200又はデバイスウェハ400のいずれかの形成以外では使用しない付加的材料を用いる必要はない。概して、接合ラインの厚さの例は、キャップウェハ及びデバイスウェハのスクライブ領域に残されたAR層、ポリイミド層、及び、金属層の厚さを合わせた結果、約10μmであり得る。
MEMSデバイス12の任意の適切な検査後、組立体500を、例えば、図3に示されているようなソーライン302に沿ってダイシングし、これにより、図5の502に示されている集積型BGCSが除去されても、また、されなくてもよい。組立体500のダイシングは、完成した集積回路を有する半導体ウェハの慣用のダイシング方法を用いて達成され得る。MEMSデバイス412をウェハレベルで真空パッケージングすることにより、真空パッケージが、繊細なMEMSデバイス412を保護するため、集積回路装置の慣用のハンドリング方法を用いることが可能である。真空パッケージされたMEMSデバイス412に相当する完成ダイは、チップオンボード法により取り付けられても、又は、射出成形によりプラスチックパッケージ(図示せず)にされてもよい。また、完成したダイをその他の部品(図示せず)と共に非真空パッケージ内に配置してもよい。
図5に示した集積型BGCS502は、隣接する接合ライン504間のスクライブ領域又はその付近に配置されるように示されているが、集積型BGCS502をさらなる位置に配置し得ることも想定できる。例えば、キャップウェハ200及びデバイスウェハ400からのBGCS材料のパターニングを、シールされたキャビティ内に(例えば位置506などに)1以上のBGCS502が配置されるように行うことも可能である。この場合、ダイシング後にBGCS502が、完成製品の一部として残ることになる。
ここで図6を参照すると、別の例示的な実施形態による、デバイスウェハ400の一部がキャップウェハ200の対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図が示されている。この実施形態において、キャップウェハの処理にて用いられる付加的層もまた、基板202のスクライブ領域に意図的に残され、これにより、BGCSの全厚の一部となる。より具体的には、キャップウェハ200は真空ゲッタ層602を含む。真空ゲッタ層602は、キャップ基板202の内面上のAR層上に、エッチングされたキャビティ領域206に対応して最初に形成される。一般に、ゲッタは、真空を完成及び維持するために真空システム内に配置された反射性材料の蒸着物である。気体分子がゲッタ材料に衝突すると、分子がゲッタと化学的に結合し、又は吸収により、真空空間から少量の気体を除去する。ゲッタ層602は、チタン、ジルコニウム、鉄、及びバナジウムなどの元素(これらはほんの数例)から成る1以上の層を含み得る。
図6にさらに見られるように、ゲッタ層602は、AR層及びはんだベース金属層402,404のそれぞれの上に残されて、これにより、各BGCS210のキャップウェハ部分の一部にされる。図7の接合状態の図において、組立体700は、図に点線円領域702で示されている集積型BGCSを含む。例示的な実施形態において、ゲッタ層602は、約0.3μm〜約2.0μmの、より具体的には、約0.9μmの厚さを有し得る。従って、BGCSの形成に付加的なゲッタ層602を用いる図6及び図7の実施形態は、図4及び図5の実施形態と比較して、約1.0μm以上のさらなる接合ライン厚さを提供し得る。
BGCSの一部となるゲッタ層602部分の所望の台(plateau)幅を得るために、図8及び図9により具体的に示されているようにゲッタ蒸着マスクのシャドウイングを考慮し得る。図8の上面図において、参照番号802は、キャップウェハ基板のスクライブ領域上のソーレーンの幅を示す。ソーレーン802は、約480μmであり得る。領域804は、BGCSの、AR層(図8に示さず)の上面及び側壁面を覆うはんだ金属スタック部を示す。領域806は、BGCSの、はんだベース金属の上面又は台(plateau)の上に重なるゲッタ層部を示し、点線808により図示されている。一実施形態において、ゲッタ層のシャドウイングされたエッジ重なり部の例示的な幅810は、約40μmである。
図9は、図8のはんだ金属層スタック804の上に真空ゲッタ層806を配置した様子を示す断面斜視図である。この図に、領域902により表示されたAR層が示されている。点線904は、ゲッタシャドーマスクの領域を示しており、これらの領域間の間隔906(すなわち、シャドーマスク開き幅)は、はんだ金属スタック804の上部の台幅に、シャドウイングされたエッジ幅810を加えた長さを示す。
上記の実施形態において、BGCSは、キャップウェハ200及びデバイスウェハ400の両方ための既存の材料を用いて形成される。しかし、BGCSの材料を、キャップウェハ200上だけ、或いは、デバイスウェハ400上だけのいずれかの既存の層から形成することも可能であると考えられる。このような場合、BGCSの全厚は低減され得る。及び/又は別法として、キャップウェハ200又はデバイスウェハ400を形成するために使用される既存層を、より大きい初期厚さで形成し、これにより、BGCS材料が2つのウェハの一方のみの上に形成されることを補償することも可能である。
例として、図10は、別の例示的な実施形態による、デバイスウェハ400の一部がキャップウェハ200の対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図である。この実施形態において、BGCS層(単数又は複数)は、キャップウェハ200上にのみ形成される。ここで、BGCS層(単数又は複数)は、その全体が参照番号1000により示されており、キャップウェハ200上に形成される層として先に記載した特定の層、例えば、AR層、はんだベースの金属スタック層、及び、ゲッタ層の1以上を含み得る。図11の接合状態の図において、BGCS層(単数又は複数)1000は、組立体1100のための集積型BGCS全体として機能する。この実施形態においても、先に述べた実施形態と同様に、集積型BGCS1000を、スクライブ領域付近のその他の位置に配置し得る。
これとは逆に、図12は、別の例示的な実施形態による、デバイスウェハ400の一部がキャップウェハ200の対応する部分に接合されて集積型BGCSの形成をもたらす様子を示す側方断面図である。この実施形態において、BGCS層(単数又は複数)は、デバイスウェハ400上にのみ形成される。BGCS層(単数又は複数)は、その全体が参照番号1200により示されており、キャップウェハ400上に形成される層として先に記載した特定の層、例えば、はんだベースの金属スタック層、及び、ポリイミド層の1以上を含み得る。図13の接合状態の図において、BGCS層(単数又は複数)1200は、組立体1300のための集積型BGCS全体として機能する。
こうして理解されるように、上記の実施形態の技術的な利点の中でも、特に、デバイスウェハ又はキャップウェハ構造物の調製に使用されない材料から接合ギャップ調整スペーサを作製する追加の処理ステップを省くことが重要である。処理ステップが少なくなることがコスト低減をもたらし、また、歩留まり損失の可能性を低減する。むしろ、BGCS材料は、キャップウェハ/デバイスウェハ上に形成された、ウェハのスクライブ領域から通常であれば除去される(又は最初から形成されない)既存の層から有利に取り出される。これらの材料の例は、ARコーティング、はんだベースの金属、ポリイミド層及び真空ゲッタ層を含むが、必ずしもこれらに限定されない。
本開示を、好ましい実施形態を参照しつつ記載してきたが、当業者には、本開示の範囲から逸脱せずに様々な変更を行うことができ、また本開示の要素の均等物を代替的に用い得ることが理解されよう。さらに、本開示の本質的な範囲から逸脱せずに、特定の状況又は材料を本開示の教示に適合させるように多くの修正を行うことが可能である。従って、本開示は、本開示の実行のために想定される最良のモードとして開示された特定の実施形態に限定されるものではなく、本発明は、添付の特許請求の範囲内に含まれる全ての実施形態を包含するものとする。

Claims (26)

  1. ウェハレベルパッケージされた回路デバイスを形成する方法であって、
    デバイスウェハを形成するステップを含み、当該デバイスウェハが、当該デバイスウェハの基板の第1の領域に残された第1の1以上の材料層の群を含み、前記方法が、さらに、
    前記デバイスウェハに取り付けられるように構成されたキャップウェハを形成するステップを含み、当該キャップウェハが、当該キャップウェハの基板の第2の領域に残された第2の1以上の材料層の群を含み、
    前記デバイスウェハと前記キャップウェハとを接合した時に、前記第1の1以上の材料層の群と前記第2の1以上の材料層の群との結合層により、集積型接合ギャップ調整構造が画定される、前記方法。
  2. 前記第1の1以上の材料層の群が、前記デバイスウェハのための集積回路及びシールリングの1以上を形成するために用いられる材料であり、
    前記第2の1以上の材料層の群が、前記キャップウェハのための反射防止コーティング及びシールリングの1以上を形成するために用いられる材料である、請求項1に記載の方法。
  3. 前記第1の1以上の材料層の群が、さらに、
    前記デバイスウェハの前記基板上に形成されたポリイミド層と、
    前記ポリイミド層上に形成されたはんだ金属スタック層とを含む、請求項2に記載の方法。
  4. 前記はんだ金属スタック層が、チタン/ニッケル/金スタック層を含む、請求項3に記載の方法。
  5. 前記第2の1以上の材料層の群が、さらに、
    前記デバイスウェハの前記基板上に形成された反射防止コーティング層と、
    前記反射防止コーティング層上に形成されたはんだ金属スタック層とを含む、請求項2に記載の方法。
  6. 前記はんだ金属スタック層が、チタン/ニッケル/金スタック層を含む、請求項5に記載の方法。
  7. 前記第2の1以上の材料層の群が、さらに、前記はんだ金属層スタック層の上に形成された真空ゲッタ層を含む、請求項5に記載の方法。
  8. 前記真空ゲッタ層が、チタン、ジルコニウム、鉄、及びバナジウムの1以上を含む、請求項7に記載の方法。
  9. さらに、前記キャップウェハを前記デバイスウェハに接合することで、前記集積型接合ギャップ調整構造(BGCS)が確定されるステップを含む、請求項1に記載の方法。
  10. 前記集積型BGCSが約10ミクロン(μm)の厚さを有する、請求項9に記載の方法。
  11. 前記第1の領域が前記デバイスウェハのスクライブ領域に対応し、且つ、前記第2の領域が前記キャップウェハのスクライブ領域に対応している、請求項1に記載の方法。
  12. ウェハレベルパッケージされた回路デバイスを形成する方法であって、
    デバイスウェハを形成するステップを含み、当該デバイスウェハが、当該デバイスウェハの基板の第1の領域に形成されたポリイミド層と、前記ポリイミド層上に形成された第1のはんだ金属スタック層とを含み、前記ポリイミド層が、前記デバイスウェハ上の集積回路の微小電気機械システム(MEMS)の形成においても用いられたポリイミド層と同一のポリイミド層であり、前記第1のはんだ金属スタック層もまた、前記デバイスウェハのためのシールリングを形成するために用いられた第1のはんだ金属スタック層と同一の第1のはんだ金属スタック層であり、前記方法が、さらに、
    キャップウェハを形成するステップを含み、当該キャップウェハが、当該キャップウェハの基板の第2の領域に形成された反射防止コーティング層と、前記反射防止コーティング層上に形成された第2のはんだ金属スタック層とを含み、前記反射防止コーティング層が、前記キャップウェハのキャビティ部上にも形成された反射防止コーティング層と同一の反射防止コーティング層であり、前記第2のはんだ金属スタック層もまた、前記キャップウェハのためのシールリングを形成するために用いられた第2のはんだ金属スタック層と同一の第2のはんだ金属スタック層であり、前記方法が、さらに、
    前記キャップウェハが前記デバイスウェハに接合され、それにより、前記ポリイミド層、前記第1のはんだ金属スタック層、前記第2のはんだ金属スタック層、及び、前記反射防止コーティング層を含む集積型接合ギャップ調整構造が画定されるステップを含む、前記方法。
  13. 前記キャップウェハを形成するステップが、さらに、真空ゲッタ層を前記第2のはんだ金属スタック層上に形成するステップを含み、前記真空ゲッタ層が、前記キャップウェハの前記キャビティ部の前記反射防止コーティング層上にも形成された真空ゲッタ層と同一の真空ゲッタ層であり、
    前記集積型接合ギャップ調整構造が、前記ポリイミド層、前記第1のはんだ金属スタック層、前記真空ゲッタ層、前記第2のはんだ金属スタック層、及び、前記反射防止コーティング層を含む、請求項12に記載の方法。
  14. 前記第1の及びはんだ金属スタック層が、チタン/ニッケル/金スタック層を含む、請求項13に記載の方法。
  15. 前記集積型接合ギャップ調整構造が約10ミクロン(μm)の厚さを有する、請求項13に記載の方法。
  16. 前記ポリイミド層が約1.0ミクロン(μm)〜約2.0μmの厚さを有し、
    前記第1のはんだ金属スタック層が約0.4μm〜約0.8μmの厚さを有し、
    前記真空ゲッタ層が約0.3μm〜約2.0μmの厚さを有し、
    前記第2のはんだ金属スタック層が約0.4μm〜約0.8μmの厚さを有し、
    前記反射防止コーティング層が約5.5μm〜約8.0μmの厚さを有する、請求項13に記載の方法。
  17. 前記第1の領域が前記デバイスウェハのスクライブ領域に対応し、且つ、前記第2の領域が前記キャップウェハのスクライブ領域に対応している、請求項12に記載の方法。
  18. ウェハレベルパッケージされた回路デバイスであって、
    キャップウェハに接合されたデバイスウェハを備え、
    前記デバイスウェハが、前記デバイスウェハの基板の第1の領域に形成されたポリイミド層と、前記ポリイミド層上に形成された第1のはんだ金属スタック層とを含み、前記ポリイミド層が、前記デバイスウェハ上の集積回路の形成においても用いられたポリイミド層と同一のポリイミド層であり、且つ、前記第1のはんだ金属スタック層もまた、前記デバイスウェハのためのシールリングを形成するために用いられた第1のはんだ金属スタック層と同一の第1のはんだ金属スタック層であり、
    前記キャップウェハが、前記キャップウェハの基板の第2の領域に形成された反射防止コーティング層と、前記反射防止コーティング層上に形成された第2のはんだ金属スタック層とを含み、前記反射防止コーティング層が、前記キャップウェハのキャビティ部上にも形成された反射防止コーティング層と同一の反射防止コーティング層であり、且つ、前記第2のはんだ金属スタック層もまた、前記キャップウェハのためのシールリングを形成するために用いられた第2のはんだ金属スタック層と同一の第2のはんだ金属スタック層であり、前記回路デバイスが、さらに、
    前記デバイスウェハと前記キャップウェハとの間に配置された、集積型接合ギャップ調整構造(BGCS)を備え、前記集積型BGCSが、前記ポリイミド層、前記第1のはんだ金属スタック層、前記第2のはんだ金属スタック層、及び、前記反射防止コーティング層を含む、前記回路デバイス。
  19. 前記キャップウェハが、さらに、前記第2のはんだ金属スタック層上に形成された真空ゲッタ層を含み、前記真空ゲッタ層が、前記キャップウェハの前記キャビティ部の前記反射防止コーティング層上にも形成された真空ゲッタ層と同一の真空ゲッタ層であり、
    前記集積型接合ギャップ調整構造が、前記ポリイミド層、前記第1のはんだ金属スタック層、前記真空ゲッタ層、前記第2のはんだ金属スタック層、及び、前記反射防止コーティング層を含む、請求項18に記載の装置。
  20. 前記第1の及びはんだ金属スタック層が、チタン/ニッケル/金スタック層を含む、請求項18に記載の装置。
  21. 前記集積型接合ギャップ調整構造が約10ミクロン(μm)の厚さを有する、請求項18に記載の装置。
  22. 前記ポリイミド層が約1.0ミクロン(μm)〜約2.0μmの厚さを有し、
    前記第1のはんだ金属スタック層が約0.4μm〜約0.8μmの厚さを有し、
    前記真空ゲッタ層が約0.3μm〜約2.0μmの厚さを有し、
    前記第2のはんだ金属スタック層が約0.4μm〜約0.8μmの厚さを有し、
    前記反射防止コーティング層が約5.5μm〜約8.0μmの厚さを有する、請求項18に記載の装置。
  23. 前記第1の領域が前記デバイスウェハのスクライブ領域に対応し、且つ、前記第2の領域が前記キャップウェハのスクライブ領域に対応している、請求項18に記載の装置。
  24. ウェハレベルパッケージされた回路デバイスを形成する方法であって、
    デバイスウェハを形成するステップと、
    キャップウェハを形成するステップと、
    前記キャップウェハ又は前記デバイスウェハのいずれかの上に、前記キャップウェハ又は前記デバイスウェハのいずれかの形成において用いられ、且つ前記キャップウェハ又は前記デバイスウェハのいずれかの基板の所定領域に残された1以上の材料層を含む接合ギャップ調整構造を形成するステップと、
    前記キャップウェハを前記デバイスウェハに接合するステップとを含む、前記方法。
  25. 前記接合ギャップ調整構造が前記キャップ層上に形成され、さらに、真空ゲッタ層、はんだ金属スタック層、及び、反射防止コーティング層の1以上を含む、請求項24に記載の方法。
  26. 前記接合ギャップ調整構造が前記ウェハ層上に形成され、さらに、はんだ金属スタック層、及び、ポリイミド層の1以上を含む、請求項24に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019208072A (ja) * 2015-10-20 2019-12-05 レイセオン カンパニー パッケージ圧力を低下させるための外部ゲッターの使用

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736045B1 (en) * 2012-11-02 2014-05-27 Raytheon Company Integrated bondline spacers for wafer level packaged circuit devices
US9673169B2 (en) 2013-02-05 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a wafer seal ring
US9287188B2 (en) * 2013-02-05 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a seal ring structure
US9540231B2 (en) * 2014-01-28 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS device with a bonding layer embedded in the cap
CN104851848A (zh) * 2014-02-17 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种c-sam中接合晶圆的密封结构及其制备方法
US9688529B2 (en) * 2014-06-10 2017-06-27 Qorvo Us, Inc. Glass wafer assembly
US9334154B2 (en) 2014-08-11 2016-05-10 Raytheon Company Hermetically sealed package having stress reducing layer
US9637372B2 (en) 2015-04-27 2017-05-02 Nxp Usa, Inc. Bonded wafer structure having cavities with low pressure and method for forming
US9771258B2 (en) * 2015-06-24 2017-09-26 Raytheon Company Wafer level MEMS package including dual seal ring
US20170081178A1 (en) * 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Semiconductor device package with seal structure
DE102015224519A1 (de) * 2015-12-08 2017-06-08 Robert Bosch Gmbh MEMS-Bauteil mit zwei unterschiedlichen Innendrücken
CN105731355B (zh) * 2016-04-29 2017-05-31 合肥芯福传感器技术有限公司 一体化多功能陶瓷封装管壳
US10950567B2 (en) * 2017-03-29 2021-03-16 Mitsubishi Electric Corporation Hollow sealed device and manufacturing method therefor
CN107055456A (zh) * 2017-04-14 2017-08-18 上海华虹宏力半导体制造有限公司 微机电系统器件的封装结构及方法
CN107572474B (zh) * 2017-08-22 2019-04-12 华中科技大学 一种封装间距可高精度控制的mems封装结构的封装方法
CN109879240B (zh) * 2017-12-06 2021-11-09 有研工程技术研究院有限公司 一种厚膜吸气材料的制备方法
CN113603053B (zh) * 2018-01-23 2024-01-23 苏州明皜传感科技股份有限公司 微机电系统装置
US10830787B2 (en) * 2018-02-20 2020-11-10 General Electric Company Optical accelerometers for use in navigation grade environments

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010017805A (ja) * 2008-07-09 2010-01-28 Tohoku Univ 機能デバイス及びその製造方法
JP2012104815A (ja) * 2010-11-05 2012-05-31 Raytheon Co ディスポーザブル接合ギャップ制御構造

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5232962A (en) 1991-10-09 1993-08-03 Quantum Materials, Inc. Adhesive bonding composition with bond line limiting spacer system
US6521477B1 (en) 2000-02-02 2003-02-18 Raytheon Company Vacuum package fabrication of integrated circuit components
US20020179921A1 (en) * 2001-06-02 2002-12-05 Cohn Michael B. Compliant hermetic package
US7952189B2 (en) * 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
US7576427B2 (en) 2004-05-28 2009-08-18 Stellar Micro Devices Cold weld hermetic MEMS package and method of manufacture
US7442570B2 (en) * 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
US20070190747A1 (en) * 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
US20120132522A1 (en) 2007-07-19 2012-05-31 Innovative Micro Technology Deposition/bonding chamber for encapsulated microdevices and method of use
US20090266480A1 (en) 2008-04-29 2009-10-29 International Business Machines Corporation Process for Preparing a Solder Stand-Off
DE102008042106A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Verkapselung, MEMS sowie Verfahren zum Verkapseln
US8644125B2 (en) * 2008-09-30 2014-02-04 Intel Corporation Seek scan probe (SSP) cantilever to mover wafer bond stop
TWI511243B (zh) 2009-12-31 2015-12-01 Xintec Inc 晶片封裝體及其製造方法
US8809784B2 (en) 2010-10-21 2014-08-19 Raytheon Company Incident radiation detector packaging
US8736045B1 (en) 2012-11-02 2014-05-27 Raytheon Company Integrated bondline spacers for wafer level packaged circuit devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010017805A (ja) * 2008-07-09 2010-01-28 Tohoku Univ 機能デバイス及びその製造方法
JP2012104815A (ja) * 2010-11-05 2012-05-31 Raytheon Co ディスポーザブル接合ギャップ制御構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019208072A (ja) * 2015-10-20 2019-12-05 レイセオン カンパニー パッケージ圧力を低下させるための外部ゲッターの使用

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