JP2016502304A - デューティサイクル不均衡補償を備えた線対用のデジタル通信受信器インターフェース回路 - Google Patents

デューティサイクル不均衡補償を備えた線対用のデジタル通信受信器インターフェース回路 Download PDF

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Abstract

回路200は、DALIバスに結合するための極性非依存性入力端子並びに正及び負出力端子を有するダイオードブリッジ210を含み、該ダイオードブリッジはDALIバスから受信信号を受信する。該回路200は、更に、上記ダイオードブリッジから上記受信信号を入力するための入力部並びに上記ダイオードブリッジ及びDALIバスからガルバニック絶縁された該受信信号を出力するための出力部を有するガルバニック絶縁デバイス220と、該ガルバニック絶縁デバイスが上記受信信号に応答するための閾電圧を設定する受信信号閾基準デバイス235と、上記ガルバニック絶縁デバイスから上記ガルバニック絶縁された受信信号を入力すると共にローパスフィルタ290を介して二進デジタル信号を出力する増幅器280と、上記ガルバニック絶縁された受信信号の立ち上がりエッジのタイミングを該信号の立ち下がりエッジに対して調整する第1デューティサイクル制御デバイス230,270と、を含む。

Description

[0001]本発明は、広くはデジタル通信インターフェースに係り、更に詳細には、装置をデジタルアドレッサブル照明インターフェース(DALI)等の線対にインターフェースするためのインターフェース回路に関する。
[0002]近年、照明システムには、エネルギ節約に対して増大される要件、及び異なる駆動要件を持つ異なるタイプの光源(例えば、白熱電球、蛍光灯、発光ダイオード等)を用いる益々多様な異なるタイプの照明ユニットに適応する必要性等の新たな又は一層厳しい要求が課されてきており、異なるタイプの照明ユニットは、しばしば、同一の建物又は同一の部屋にさえ配備される。これらの要求は、施設内での照明ユニットの制御の一層多くのオプション及び柔軟性に対する要求を駆り立てている。また、これらの要求は多くの施設内での照明ネットワークの発展及び設置につながっている。
[0003]特に、照明業界は、照明ネットワークに接続された照明システムの個々の構成部品の間のデジタル通信のためのデジタルアドレッサブル照明インターフェース(DALI)規格を開発した。DALIネットワークは、1以上のDALI制御装置及び1以上のDALIスレーブ装置を含むことができる。異なる製造者からの多様な異なるDALI装置を、一緒に接続し、照明システム内に統合することができる。このことは、全ての装置間の相互動作可能性が確保されながら、照明システムを構成する高いレベルの柔軟性を提供する。制御及びアドレス指定能力は、DALI準拠照明システムが、照明器具の各々の光レベルを個々に制御し、及び光レベルを照明器具のグループ毎に容易に制御することを可能にする。
[0004]一群のDALI装置は、DALIバス(時には、DALIループ又はDALIネットワークとも称すことができる)と称される2線式差動制御/データバスに一緒に接続することができる。DALI装置間でDALIバスを介して伝達されるDALIメッセージは、直列データストリームであって、二相符号化マンチェスタIEEE 802.3規格に準拠し、該規格において、ビット遷移は、典型的には16ボルト(H)及び0ボルト(L)である2つの状態又は電圧レベルの間で生じる。各DALI装置は、当該装置をDALIバスに接続するための対応するDALIインターフェースを含む。異なる製造者からの異なるDALI装置の間の相互運用性を維持するために、DALI規格は、DALI制御装置及びDALIスレーブ装置のDALIインターフェースに、DALI装置互換性を保証するための要件を課している。
[0005]図1は、DALIバスの差動2線式線路(“線対”)のための電圧範囲関係を図示している。
[0006]各DALI装置は、直列データストリームのビット値を表す当該DALIバス上の受信信号の電圧変化を決定することにより情報を受信し、2線式DALIバスの間の電圧をクランプしないか又はクランプする(短絡する)ことにより情報を送信する。電源は、通常、当該DALIバスのマスタコントローラに組み込まれ、該DALI上に必要な電圧レベルを供給する。
[0007]DALIインターフェースは、DALIバスから受信された信号を整え、対応する二進デジタル信号を、該二進デジタル信号を使用する1以上の構成部品(例えば、該二進デジタル信号の所要の復号も実施するマイクロコントローラ(MCU))に、DALIバスと上記MCUとの間に所要のガルバニック絶縁を設けるガルバニック絶縁手段を介して伝達する。
[0008]最適な復号のために、DALIインターフェースにより出力される二進デジタル信号のデューティサイクルを、該信号が上記MCU又は他のデコーダに到達する際に50%に可能な限り近くし、当該二進デジタル信号により伝達される直列データがノイズの存在時にも正確に復号及び検出されることを保証することが望ましい。しかしながら、DALI規格(IEC 62386-101)は、DALIバス上に存在する信号の立ち上がり及び立ち下がり遷移時間並びにデューティサイクル(即ち、ロー及びハイの持続時間)に制限を課すのみで、DALIインターフェースに、当該MCU/デコーダの入力端に供給される信号のデューティサイクルが該DALIインターフェースの1以上の構成部品により過度に歪まされないことを保証することは任せている。
[0009]これらの要件に対処するために、幾つかの異なる通信インターフェース回路が開発されている。特に、DALIインターフェース回路の幾つかの例が、米国特許出願公開第2004/0225811号公報、米国特許出願公開第2005/0152439号公報、米国特許出願公開第2008/0143402号公報及び米国特許出願公開第2009/0003417号公報に開示されている。
[0010]しかしながら、これらの通信インターフェース回路の各々は、複雑さ、コスト及び/又は性能に関係する特定の欠点及び制限を有している。
[0011]このように、デューティサイクルの柔軟な制御を提供することができると共に、当該インターフェース回路の電気部品の指定された性能の変動を考慮に入れながら、受信された信号のデューティサイクルを理想的な50%の値の周辺で可能な限り厳しく指定された範囲内に入るように維持することができる通信インターフェースを提供することが望ましいであろう。更に、DALIバスから受信された信号のエッジ遷移の立ち上がり及び立ち下がり時間の柔軟な制御を行うことができる通信インターフェース回路を提供することが望ましいであろう。
[0012]本開示は、装置をデジタル通信のための線対にインターフェースする発明的方法及び装置に向けられたもので、更に詳細には、装置をデジタルアドレッサブル照明インターフェース(DALI)バスにインターフェースするためのインターフェース回路に向けられたものである。
[0013]通常、一態様において、装置はデジタルアドレッサブル照明インターフェース(DALI)バスをコントローラにインターフェースするように構成されたインターフェース回路を含む。該インターフェース回路は:前記DALIバスに結合されるように構成された極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を更に有し、前記DALIバスから受信信号を受けるように構成されたダイオードブリッジと;前記DALIバスから該ダイオードブリッジを介して前記インターフェース回路に供給される入力電流を制限するように構成された電流リミタと;前記ダイオードブリッジから前記受信信号を入力するように構成された入力部を有すると共に、前記ダイオードブリッジ及びDALIバスからガルバニック絶縁された前記受信信号を出力するように構成された出力部を有するオプトカプラと;該オプトカプラが前記受信信号に応答する閾電圧を設定するように構成された受信信号閾基準デバイスと;前記インターフェース回路に供給される前記電流の少なくとも一部を、前記オプトカプラの入力部に供給されることから迂回させるように構成されたオプトカプラ入力電流制御デバイスと;前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を前記コントローラにローパスフィルタ(LPF)を介して出力するように構成された増幅器と;前記ガルバニック絶縁された受信信号の立ち上がりエッジを該ガルバニック絶縁された受信信号の立ち下がりエッジよりも実質的に多く遅延させるか、又は前記ガルバニック絶縁された受信信号の立ち下がりエッジを該ガルバニック絶縁された受信信号の立ち上がりエッジよりも実質的に多く遅延させるように構成された可変エッジ遅延回路とを有する。
[0014]一実施態様において、前記可変エッジ遅延回路は、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部の間に接続されたコンデンサを有する。
[0015]他の実施態様において、前記オプトカプラ入力電流制御デバイスは、前記ダイオードブリッジの正出力端子と負出力端子との間の直列電流経路において前記オプトカプラの入力部に並列に接続された抵抗を有する。
[0016]他の実施態様において、前記電流リミタは第1電流リミタ部と第2電流リミタ部とを有し、前記第1電流リミタ部は前記入力電流を前記DALIバスから前記インターフェース回路に供給するように構成され、前記第2電流リミタ部は前記入力電流を前記インターフェース回路から前記ダイオードブリッジを介して前記DALIバスへ戻すように構成される。
[0017]この実施態様の1つのオプション的フィーチャによれば、前記第1電流リミタ部は:ソース、ドレイン及びゲートを有するデプレッションモードNチャンネル電界効果トランジスタ(FET)であって、前記ドレインが前記ダイオードブリッジの正出力端子に接続され、前記ソースが前記入力電流を前記インターフェース回路に出力するように構成されたFETと;前記ゲート及び前記ソースの間に接続された第1抵抗と;を有し、前記第2電流リミタ部は:コレクタ、エミッタ及びベースを有するバイポーラ接合トランジスタであって、前記エミッタが前記ダイオードブリッジの負出力端子に接続され、前記コレクタが前記FETのゲートに接続されたバイポーラ接合トランジスタと;前記ベース及び前記エミッタの間に接続された第2抵抗と;を有し、前記バイポーラ接合トランジスタ及び前記第2抵抗は前記入力電流を前記インターフェース回路から前記ダイオードブリッジに戻すように構成される。
[0018]他の実施態様において、前記オプトカプラの出力部は、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端は該オプトカプラトランジスタのコレクタに接続される。
[0019]この実施態様の1つのオプション的フィーチャによれば、前記増幅器は、ベース、エミッタ及びコレクタを備える増幅器トランジスタを有する。該増幅器トランジスタのベースは、前記オプトカプラトランジスタのコレクタに接続される。前記可変エッジ遅延回路は、前記増幅器トランジスタのベースとエミッタとの間に接続されたコンデンサを有する。
[0020]この実施態様の他のオプション的フィーチャによれば、前記増幅器は、1対の整合されたトランジスタと、該整合されたトランジスタの少なくとも一方のエミッタと直列の少なくとも1つの抵抗とを備えるカレントミラーを有する。
[0021]他の実施態様において、前記オプトカプラの出力部は、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端は該オプトカプラトランジスタのエミッタに接続される。
[0022]他の実施態様において、前記受信信号は2つの状態を持つ二進デジタル信号であり、前記オプトカプラの出力部はオプトカプラトランジスタを有し、該オプトカプラトランジスタは前記受信信号の2つの状態に応答してカットオフ領域と活性領域との間で切り換わる。
[0023]他の実施態様において、前記受信信号閾基準デバイスは、前記ダイオードブリッジの正出力端子と負出力端子との間において前記オプトカプラの入力部と直列な経路に接続されたツェナーダイオードを有する。
[0024]一般的に、他の態様において、装置はデジタルアドレッサブル照明インターフェース(DALI)バスをコントローラにインターフェースするインターフェース回路を有する。該インターフェース回路は:前記DALIバスに結合されるように構成された極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有し、前記DALIバスから受信信号を受けるように構成されたダイオードブリッジと;前記ダイオードブリッジから前記受信信号を受けるように構成された入力部を有すると共に、前記ダイオードブリッジ及びDALIバスからガルバニック絶縁された前記受信信号を出力するように構成された出力部を有するガルバニック絶縁デバイスと;前記ガルバニック絶縁デバイスが前記受信信号に応答する閾電圧を設定するように構成された受信信号閾基準デバイスと;前記ガルバニック絶縁された受信信号の立ち上がりエッジのタイミングを該ガルバニック絶縁された受信信号の立ち下がりエッジに対して調整するように構成された第1デューティサイクル制御デバイスと;を有する。
[0025]一実施態様において、前記ガルバニック絶縁デバイスはオプトカプラを有し、前記第1デューティサイクル制御デバイスは該オプトカプラのダイオードを経る順方向電流を制御する。
[0026]この実施態様の1つのオプション的フィーチャによれば、前記第1デューティサイクル制御デバイスは、前記DALIバスから前記ダイオードブリッジを介して前記インターフェース回路に供給される入力電流の選択された部分を、前記オプトカプラのダイオードに供給されないように迂回させる抵抗を有する。
[0027]この実施態様の1つのオプション的フィーチャによれば、当該装置は、前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を出力するように構成された増幅器と、前記二進デジタル信号の立ち上がりエッジのタイミングを該二進デジタル信号の立ち下がりエッジに対して調整するように構成された第2デューティサイクル制御デバイスと、を含む。
[0028]この実施態様の1つのオプション的フィーチャによれば、前記第2デューティサイクル制御デバイスは、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部に対して並列に接続されたコンデンサを有する。
[0029]この実施態様の1つのオプション的フィーチャによれば、前記第2デューティサイクル制御デバイスは前記増幅器の出力部に配置される。
[0030]この実施態様の1つのオプション的フィーチャによれば、前記オプトカプラはオプトカプラトランジスタを含み、該オプトカプラトランジスタは前記受信信号に応答してカットオフ領域と活性領域との間で切り換わる。
[0031]この実施態様の1つのオプション的フィーチャによれば、前記増幅器は前記ガルバニック絶縁された受信信号に応答してカットオフ領域と飽和領域との間で切り換わる。
[0032]他の実施態様において、前記オプトカプラはオプトカプラトランジスタを含み、該オプトカプラトランジスタは前記受信信号に応答してカットオフ領域と飽和領域との間で切り換わる。
[0033]本開示の目的のため本明細書で使用される場合、“光源”なる用語は、これらに限定されるものではないが、LED光源(先に定義したような1以上のLEDを含む)、白熱光源(例えば、フィラメント電球、ハロゲン電球等)、蛍光光源、燐光光源、高輝度放電光源(例えば、ナトリウム蒸気、水銀蒸気及び金属ハライド電球)、レーザ、他のタイプのエレクトロルミネッセント光源、熱発光光源(例えば、炎)、キャンドル発光光源(例えば、ガスマントル、炭素アーク放射光源)、光ルミネッセント光源(例えば、ガス放電光源)、電子飽和を使用するカソード発光光源、電流発光光源、結晶発光光源、キネ発光光源、熱発光光源、摩擦発光光源、音発光光源、電波発光光源及び発光ポリマを含む種々の放射光源の何れか1以上を指すと理解されたい。
[0034]“照明ドライバ”は、ここでは、電力を1以上の光源に対し該光源に光を放出させる形態で供給する装置を指すために使用されている。特に、照明ドライバは電力を第1の形態(例えば、AC主電源、一定のDC電圧等)で入力することができると共に、該ドライバが駆動する光源(例えば、LED光源)の要件に調整された第2の形態で電力を供給する。
[0035]“照明モジュール”なる用語は、ここでは、実装された1以上の光源を有する回路基板(例えば、印刷回路基板)及びセンサ、電流源等の1以上の関連する電子部品を含み得ると共に、照明ドライバに接続されるように構成されたモジュールを指すために使用されている。このような照明モジュールは、上記照明ドライバを設けることができる照明器具又はマザーボードのスロットにプラグ接続することができる。
[0036]“照明ユニット”なる用語は、ここでは、同一又は異なるタイプの1以上の光源を含む装置を指すために使用されている。所与の照明ユニットは、光源(又は複数の光源)のための種々の取付配置、エンクロージャ/ハウジング配置及び形状、並びに/又は電気的及び機械的接続構造の何れかを有することができる。更に、所与の照明ユニットは、オプションとして、当該光源(又は複数の光源)の動作に関係する種々の他の部品(例えば、制御回路、照明ドライバ等)に関連され得る(例えば、含む、結合される及び/又は一緒にパッケージ化される)。
[0037]“照明器具/照明固定具(lighting fixture)”及び“照明器具(luminaire)”なる用語は、ここでは、1以上の照明ユニットの特定のフォームファクタ、アセンブリ又はパッケージでの構成又は装置であって、他の部品と関連され(例えば、含み、結合され及び/又は一緒にパッケージ化され)得るものを指すために入れ替え可能に使用されている。
[0038]“コントローラ”なる用語は、ここでは、1以上の光源の動作に関係する種々の装置を広く記述するために使用されている。コントローラは、ここで述べる種々の機能を果たすために、多数の形態で(例えば、専用のハードウェアによる等)実施化することができる。“プロセッサ”は、ここで述べる種々の機能を実行するために、ソフトウェア(例えば、マイクロコード)を用いてプログラムすることができる1以上のマイクロプロセッサを使用するコントローラの一例である。コントローラは、プロセッサを使用するか又は使用しないで実施化することができ、幾つかの機能を実行するための専用のハードウェアと、他の機能を実行するためのプロセッサ(例えば、1以上のプログラムされたマイクロプロセッサ及び関連する回路)との組み合わせとして実施化することもできる。本開示の種々の実施態様で使用することが可能なコントローラ部品の例は、これらに限定されるものではないが、通常のマイクロプロセッサ、特定用途向け集積回路(ASIC)及びフィールド・プログラマブル・ゲート・アレイ(FPGA)を含む。
[0039]或るエレメントが他のエレメントに“接続される”又は“結合される”と言及される場合、該エレメントは上記他のエレメントに直接的に接続することができるか若しくは結合することができ、又は介在エレメントが存在し得ると理解される。対照的に、或るエレメントが他のエレメントに“直接接続される”又は“直接結合される”と言及される場合、介在エレメントは存在しない。
[0040]本明細書で使用される場合、“約(大凡)”なる用語は、±5%の範囲内を意味する。“実質的に同一”なる用語は、正確に同一であるものの±10%の範囲内を意味する。実質的に等しい”なる用語は、正確に等しいものの±10%の範囲内を意味する。“より実質的に少ない(小さい)”及び“より実質的に多い(大きい)”なる用語は、より少なくとも10%少ない(小さい)、及び、より少なくとも10%多い(大きい)を、各々、意味する。
[0041]上述した概念及び後に詳述する追加の概念の全ての組み合わせ(斯かる概念が互いに矛楯しない限り)は、ここに開示される本発明の主題の一部であると意図されることに注意すべきである。特に、この開示の巻末に現れる請求項に記載の主題の全ての組み合わせは、ここに開示される本発明の主題の一部であると意図される。また、参照により本明細書に組み込まれる何れかの文献にも現れる、ここで明示的に使用される用語は、ここに開示される特定の概念と最も一貫性のある意味が付与されるべきであると理解されるべきである。
[0042]尚、図面において同様の符号は、異なる図を通して、同様の部分を概して示している。また、各図は必ずしも寸法通りではなく、代わりに本発明の原理を解説するに当たり概して誇張されている。
[0043] 図1は、送信ユニット及び受信ユニットの両方におけるDALIバスの2本の差動電圧ライン(1つの“線対”)に関する電圧範囲の関係を示す。 [0044] 図2は、装置をDALIバスにインターフェースするためのインターフェース回路を有する装置の一実施態様の機能ブロック図である。 [0045] 図3は、装置をDALIバスにインターフェースするためのインターフェース回路の一実施態様の詳細ブロック図である。 [0046] 図4は、装置をDALIバスにインターフェースするためのインターフェース回路の他の実施態様の詳細ブロック図である。 [0047] 図5は、装置をDALIバスにインターフェースするためのインターフェース回路の一実施態様の回路図である。 [0048] 図6は、装置をDALIバスにインターフェースするためのインターフェース回路の他の実施態様の回路図である。 [0049] 図7は、装置をDALIバスにインターフェースするためのインターフェース回路の更に他の実施態様の回路図である。
[0050]前述したように、当該通信インターフェース回路により受信され、当該装置の残部に出力される信号のデューティサイクルが指定された範囲(通常は、理想的50%デューティサイクルの周辺の固有な範囲)内に維持されることを保証することができる通信インターフェース回路に対する一般的需要が存在する。
[0051]かくして、本発明者は、受信される信号のデューティサイクルの一層柔軟な制御をもたらす通信インターフェース回路を提供することが有益であることを認識及び理解した。また、本発明者は、受信される信号の立ち上がり時間及び立ち下がり時間の一層柔軟な制御ももたらす通信インターフェース回路を提供することが更に有益であることも認識及び理解した。
[0052]上記に鑑み、本発明の種々の実施態様及び構成例は、通信インターフェース及び通信インターフェースを含む装置に向けられたものである。特に、本発明の種々の実施態様及び構成例は、DALIループ自体により及び/又は当該インターフェース回路の他の構成部品により取り込まれ得る受信信号のデューティサイクルの非対称性を補償する回路を含むインターフェース回路に向けられたものである。更に、本発明の種々の実施態様及び構成例は、受信信号のエッジ遷移の立ち上がり時間及び立ち下がり時間を独立に調整することもできるインターフェース回路に向けられたものである。
[0053]前述したように、最適な復号(デコーディング)のためには、二進デジタル信号のデューティサイクルを、MCUに到達する際に、50%に可能な限り近づけることが望ましい。しかしながら、DALI規格(IEC 62386-101)は、DALIバス上に存在するデジタル信号の立ち上がり及び立ち下がり遷移時間並びにデューティサイクル(即ち、ロー及びハイの持続時間)に制限を課すのみで、該デューティサイクルが当該MCU/デコーダの入力端に過度に歪まされた状態で到達しないことを保証することはインターフェースに任されている。
[0054]DALIインターフェースは、DALIバスとインターフェースするために差動線対を採用することができる。DALIバスを介してのDALI信号の受信に関しては、上記差動線対を介して当該デジタル信号を受信した後、DALIインターフェースは、DALIバスから受信された信号を整えると共に、対応する二進デジタル信号を、該二進デジタル信号を使用する1以上の構成部品(例えば、該二進デジタル信号の所要の復号も実行するMCU)に、DALIバスと該MCUとの間の所要のガルバニック絶縁を提供するガルバニック絶縁手段を介して伝達する。
[0055]DALIインターフェース回路は、DALIバスとMCUとの間のガルバニック絶縁を行うためにオプトカプラを採用することができる。
[0056]オプトカプラの重要なパラメータは、通常、LED順方向電流Iに対するフォトトランジスタのコレクタ電流Iの比である電流伝達率(CTR、即ちCTR=I/I)として測定される伝達効率である。
[0057]本発明者は、オプトカプラのCTRは、しばしば、非常に広い許容誤差範囲で指定されるということも認識及び理解した。更に、CTRは、同一のオプトカプラモデル及び製造ロットのサンプルの間でさえも、1つの個別のサンプルから他のサンプルへと広く変化し得る。また、CTRは、温度及びI(又はI)の関数であり、オプトカプラの出力トランジスタが飽和領域で動作される場合(より低いCTR)と比較して、該オプトカプラの出力トランジスタが活性領域で動作される場合には相違する(より高いCTR)。
[0058]例えば、良く知られたToshiba TLP181は、汎用バージョンの場合1:12(50%〜600%)の公開された(データシート)CTR範囲を有し、これは特定のI=5mA、VCE=5V(活性領域動作)及びT=25℃に対するものである。より厳しい等級のオプトカプラ(例えば、1:3のCTR範囲の、又は最も厳しい1:2のCTR範囲のもの)にしても、支払わなければならない割り増し価格以外に、特定のトランジスタ電流I(又は順方向電流I)、周囲温度(T)範囲及び特定の動作領域(即ち、当該オプトカプラの出力トランジスタが活性領域で動作された場合、CTRは、より小さいCTRを特徴とする飽和領域で動作された場合と比較して、より大きくなる)による付加的なCTR範囲の拡大も考慮しなければならない。例示として、上記考察を、I=5mA、VCE=5V及びT=25℃に対して1:3(100%〜300%)なる公開されたCTR範囲を持つGR等級のTLP181に適用すると、少なくとも60〜80℃の温度範囲に対して適切な工学的余裕を保証するために、当該設計は20〜200%の控えめな飽和CTR範囲及び35〜350%の活性領域CTR範囲を考慮しなければならない。結論として、インターフェース回路の設計は、サンプル毎の及び該インターフェース回路が現場で動作する条件における潜在的に広い範囲のCTRによる深刻な問題に直面する。
[0059]本発明者は、オプトカプラのCTRの幅広い変動は、ノイズが存在していても受信信号により伝達される直列データが正確に復号されることを保証するために該受信信号がDALI装置のマイクロコントローラ又は他の復号エレメントに望ましいデューティサイクルで供給されることを保証することを困難にさせ得ることを認識及び理解した。特に、本発明者は、受信信号がオプトカプラを介して結合される場合、該オプトカプラにより立ち上がり及び立ち下がりエッジに付与される遅延は、非対称であって、該オプトカプラのCTRの関数となることを認識及び理解した。従って、オプトカプラは、受信信号のデューティサイクルを変化させ、受信信号のデューティサイクルを非対称にさせると共に、マイクロコントローラ等の後続のデータ復号回路の適切な動作のための所望の範囲外に位置させ得る。更に、デューティサイクルの変化の程度はCTRに依存するものであり、該CTRは前述したように装置毎に、並びに温度及び駆動条件にわたって広範囲に変化し得る。
[0060]前述したように、CTRが厳しい誤差範囲内に指定されるオプトカプラを得ることは可能であるが、このことは、インターフェース回路の価格を著しく増加させ得る。
[0061]本発明者は、更に、オプトカプラに供給される順方向電流Iを調整することにより、該オプトカプラのCTRの変化を補償することができることを認識及び理解した。
[0062]本発明者は、更に、オプトカプラの出力端側に増幅器を追加することにより、当該インターフェース回路により(例えば、MCUへ)出力される二進デジタル信号がオプトカプラのCTRの広い範囲にわたって完全な電圧の振れを示す一方、CTRが一層大きな活性領域において該オプトカプラが動作することを可能にすることが保証され得ることを認識及び理解した。
[0063]本発明者は、更に、上記オプトカプラの出力端側における増幅器の追加は、受信信号のデューティサイクルの非対称性を増加させ得ることを認識及び理解した。例えば、幾つかの実施態様において、上記増幅器は、典型的には飽和から脱する出力デバイス(例えば、BJTトランジスタ)の蓄積時間により、変動する(利得依存性の)立ち下がり又は立ち上がりエッジ遅延を有し得る。従って、本発明者は、この現象及び当該インターフェース回路における他の遷移エッジ非対称性を補償することができるデューティサイクル制御装置を含むインターフェース回路を提供することが望ましいということを理解した。
[0064]これらの問題に対処するために、幾つかの実施態様において、インターフェース回路は入力電流制御デバイスを含み、該入力電流制御デバイスは該インターフェース回路のガルバニック絶縁デバイス(例えば、オプトカプラ)の入力部に供給される順方向電流を設定又は調整することができる。該入力電流制御デバイスは、これにより、前記立ち下がり及び立ち上がりエッジの一方又は両方の傾斜を制御又は調整して、インターフェース回路の1以上のエレメント(特に、上記ガルバニック絶縁デバイス)により受信信号に導入されるデューティサイクルの非対称性を補償することができる。
[0065]更に、幾つかの実施態様において、インターフェース回路はオプトカプラにより出力される受信信号の立ち上がりエッジを該オプトカプラにより出力される受信信号の立ち下がりエッジより実質的に多く遅延させるか、又はオプトカプラにより出力される受信信号の立ち下がりエッジを該オプトカプラにより出力される受信信号の立ち上がりエッジより実質的に多く遅延させるように構成された可変エッジ遅延回路を更に含む。該可変エッジ遅延回路は、前述したように当該DALIループ自体により又は当該インターフェース回路の1以上のエレメント(例えば、前記オプトカプラ及び/又は増幅器)により受信信号に導入されたデューティサイクルの非対称性を補償するためのデューティサイクル補償回路として動作することができる。該可変エッジ遅延回路は前記増幅器の出力側に配置することができるが、有利なフィーチャでは、該可変エッジ遅延回路はオプトカプラの出力端と増幅器の入力端との間に配置して、該増幅器の入力部における単一方向性デバイス(半導体接合)を利用するようにすることができる。例えば、前述したように幾つかの実施態様では該増幅器は変化する(利得依存性)立ち下がりエッジ遅延を有し得、その場合、上記可変エッジ遅延回路はオプトカプラの入力端において反対側のエッジを多く遅延することができる。
[0066]幾つかの実施態様において、上記増幅器及び可変エッジ遅延回路の両方は省略することができる。このような実施態様は、簡素さ及び電流消費の低減の点で利点を有するが、当該オプトカプラが一層厳しく指定されたCTRを有さねばならないことを犠牲にする。
[0067]本特許出願において開示される本発明の概念を具体的に解説するために、図2は、当該装置をDALIバスにインターフェースするためのインターフェース回路200を有する装置20の一実施態様の機能ブロック図を示す。本発明思想の適用例としてDALI装置が提示されるが、本発明思想は他の通信インターフェース、特に装置を他の線対にインターフェースするためのインターフェース回路にも適用することができると理解されるべきである。
[0068]図2に示された実施態様において、装置20は、DALI装置であり、DALIバスを介して通信される信号により1以上の照明ユニット又は照明器具の動作を制御するためのコントローラ27を含むことができる。各照明ユニット又は照明器具は照明ドライバ及び/又はバラストを、1以上の光源と共に含むことができる。
[0069]インターフェース回路200は、ダイオードブリッジ210;第1電流リミタ部215;第2電流リミタ部215-2;ガルバニック絶縁デバイス220;オプトカプラ入力電流制御デバイス230;送信電源225;受信信号閾基準デバイス235;単方向性デバイス245;ガルバニック絶縁を備える送信回路260;可変エッジ遅延回路270;増幅器280;及びローパスフィルタ290を含む。
[0070]送信回路260、送信電源225及び単方向性デバイス245は、コントローラ27からの送信信号を、ダイオードブリッジ210を介してDALIバス上に伝達するように動作する。送信回路260、送信電源225及び単方向性デバイス245を実現するために、種々の異なる回路構成及び部品を使用することができる。送信回路260、送信電源225及び単方向性デバイス245を実現するための回路構成の実施例は、共に出願人Stefan-Cristian Rezeanuによる、2012年4月12日に出願された“DIGITAL COMMUNICATION INTERFACE CIRCUIT FOR LINE-PAIR WITH INDIVIDUALLY ADJUSTABLE TRANSITION EDGES”なる発明の名称の米国予備特許出願第61/623,198号及び2012年7月20日に出願された“DIGITAL COMMUNICATION INTERFACE CIRCUIT FOR LINE-PAIR WITH DUTY CYCLE IMBALANCE COMPENSATION”なる発明の名称の米国予備特許出願第61/673,780号に見られる。これらの回路の更なる詳細は、ここでは説明しない。
[0071]ダイオードブリッジ210は、線対(例えば、DALIバス)に結合される1対の極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有する。ダイオードブリッジ210は、DALIバスから受信信号を受けるように構成される。前述したように、該受信信号は二相符号化、マンチェスタIEEE 802.3を採用した直列データストリームを有することができ、該規格において、ビット遷移は、典型的には16ボルト(H)及び0ボルト(L)である2つの状態又は電圧レベルの間に生じる。
[0072]第1電流リミタ部215及び第2電流リミタ部215-2は、共同で、DALIバスからダイオードブリッジ210を介してインターフェース回路200に供給される入力電流を動作時に制限する電流リミタを有する。通常、DALI仕様は、DALIバスに付属したスレーブ装置により引き込まれる最大アイドル(即ち、DALIバス上での高電圧レベルを伴う)電流は2mA以下とするという要件を課す。該電流リミタは、この要件に装置20が従うことを保証する。第1電流リミタ部215はDALIバスからの入力電流をインターフェース回路200に供給する一方、第2電流リミタ部215-2は当該入力電流をインターフェース回路200からダイオードブリッジ210を介してDALIバスに戻す。
[0073]更に、幾つかの場合において、インターフェース回路200は、設置者が誤って装置20のインターフェース回路200をDALIバスではなくAC主電源の電力搬送線に接続した場合から保護すべく、305Vまでもの高さの入力電圧に耐えることを必要とされ得る。従って、上記電流リミタは、例えば305V(約277V+10%)等の指定された値までの入力電圧に耐えるための当該インターフェース回路200のための過電圧保護を提供することができる。
[0074]幾つかの実施態様において、第2電流リミタ部215-2は省略することができる。その場合、オプトカプラ入力電流制御デバイス230及び受信信号閾基準デバイス235は、インターフェース回路200の戻り電流をダイオードブリッジ210に供給するために、該ダイオードブリッジ210の負出力端子に直接接続することができる。
[0075]ガルバニック絶縁デバイス220は、ダイオードブリッジ210に動作的に接続され、DALIバスからダイオードブリッジ210を介して受信されたガルバニック絶縁された受信信号を出力する。装置20において、ガルバニック絶縁デバイス220は該ガルバニック絶縁された受信信号を該装置20のコントローラ27へ、可変エッジ遅延回路270、増幅器280及びローパスフィルタ290を介して出力する。ガルバニック絶縁デバイス220は、インターフェース回路200が上記受信信号をコントローラ27へ伝達する能力を、一方におけるDALIバスと他方におけるコントローラ27との間のガルバニック絶縁を維持しながら提供する。特に、ガルバニック絶縁デバイス220は、該デバイスの入力端と該デバイスの出力端との間のガルバニック絶縁を提供する。
[0076]受信信号閾基準デバイス235は、ガルバニック絶縁デバイス220が前記受信信号に応答するための閾電圧を設定する。特に、受信信号が図1に図示した特性に従う場合、該受信信号閾基準デバイス235は、ガルバニック絶縁デバイスにより出力されるガルバニック絶縁された受信信号が、受信されたDALIループ信号が6.5Vと9.5Vとの間の範囲内の閾電圧(例えば、8.0V)を経て遷移する場合に高(ハイ)出力レベル又は状態と低(ロー)出力レベル又は状態との間で遷移するための閾を設定する。通常、受信信号閾基準デバイス235は、後に詳述するように、上記閾を他の基準電圧(例えば、ガルバニック絶縁デバイス220及び/又は電流リミタ215若しくは215-2の種々の実施態様に存在し得る順方向ダイオード及び/又は接合電圧)と一緒に設定する。
[0077]オプトカプラ入力電流制御デバイス230は、ガルバニック絶縁デバイス220の入力部に供給される順方向電流Iを制御又は設定する。幾つかの実施態様において、該入力電流制御デバイス230は、これにより、ガルバニック絶縁された受信信号の立ち下がりエッジ及び立ち上がりエッジの一方又は両方の傾斜を制御又は調整することができる。該入力電流制御デバイス230は、受信信号にDALIループ自体により又はインターフェース回路200の1以上のエレメント(特に、ガルバニック絶縁デバイス220)により導入されるデューティサイクルの非対称性を補償するためのデューティサイクル補償回路として動作することができる。可変エッジ遅延回路270の種々の実施態様の詳細は後述する。
[0078]増幅器280は、ガルバニック絶縁された受信信号をガルバニック絶縁デバイス220から可変エッジ遅延回路270を介して入力するための入力端と、対応する二進デジタル信号をローパスフィルタ290の入力端に供給するための出力端とを有している。有利には、増幅器280は、当該インターフェース回路200によりコントローラ27へ出力される上記二進デジタル信号が広い範囲の異なる受信信号レベル、異なる環境条件及び該インターフェース回路200における種々の部品の異なる性能特性に対して完全な電圧の振れを示すことを保証するように構成される。
[0079]可変エッジ遅延回路270は、ガルバニック絶縁デバイス220からガルバニック絶縁された受信信号を入力すると共に、該ガルバニック絶縁された受信信号の立ち上がりエッジを該ガルバニック絶縁された受信信号の立ち下がりエッジより実質的に多く遅延させ、又は該ガルバニック絶縁された受信信号の立ち下がりエッジを該ガルバニック絶縁された受信信号の立ち上がりエッジより実質的に多く遅延させるように構成される。該可変エッジ遅延回路270は、伝送信号にDALIループ自体により、又はインターフェース回路200の他のエレメント(例えば、前述したようにガルバニック絶縁デバイス220及び/又は増幅器280)により導入されるデューティサイクルの非対称性を補償するためのデューティサイクル補償回路として動作することができる。該可変エッジ遅延回路270の種々の実施態様の更なる詳細は後述する。
[0080]ローパスフィルタ290は、増幅器280により出力される二進デジタル信号に存在するノイズ(特に、高周波数ノイズ)を低減することができる。
[0081]幾つかの実施態様において、当該インターフェース回路200の幾つかのエレメントは省略することができ、通常、一方における性能と他方におけるコスト/複雑さとの間の取引を行う。例えば、後に、可変エッジ遅延回路270及び増幅器280が省略された実施態様を説明する。
[0082]更に、インターフェース回路200は増幅器280の入力側に配置された可変エッジ遅延回路270を示しているが、通常、可変エッジ遅延回路270は増幅器280の上流若しくは下流に、又はガルバニック絶縁デバイス220の上流にさえも配置することができる。
[0083]図3は、装置30をDALIバスにインターフェースするためのインターフェース回路300を有する装置30の一実施態様の更に詳細なブロック図である。特に、インターフェース回路300はインターフェース回路200の一実施態様であり得る。
[0084]図3に示された実施態様において、インターフェース回路300は、DALIバスを、該DALIバスを介して伝達された信号により1以上の照明ユニット又は照明器具の動作を制御するためのコントローラ(図3には示されていない)にインターフェースするためのDALIインターフェースを有することができる。各照明ユニット又は照明器具は照明ドライバ及び/又はバラストを、1以上の光源と一緒に含むことができる。
[0085]インターフェース回路300は、ダイオードブリッジ210;第1電流リミタ部215;第2電流リミタ部215-2;オプトカプラ320;オプトカプラ入力電流制御デバイス230;送信電源225;受信信号閾基準デバイス235;単方向性デバイス245;ガルバニック絶縁を備える送信回路260;可変エッジ遅延回路270;増幅器280;及びローパスフィルタ290を含む。
[0086]インターフェース回路300は、第1及び第2電流リミタ部215及び215-2の両方を含むインターフェース回路200の一実施態様であり、ガルバニック絶縁デバイスはオプトカプラ320である。
[0087]オプトカプラ320は、(1)入力ダイオード並びに該入力ダイオードのアノード及びカソードに対応する第1及び第2入力端子を有する入力部と、(2)オプトカプラトランジスタ並びに該オプトカプラトランジスタのコレクタ及びエミッタに接続された第1及び第2出力端子を有する出力部とを有している。オプトカプラ320の第1入力端子は第1電流リミタ部215を介してダイオードブリッジ210に動作的に接続されて受信信号を受ける一方、該オプトカプラ320の第2入力端子は受信信号閾基準デバイス235に接続されている。上記オプトカプラトランジスタのエミッタ(第2出力端子)は接地点に接続され、コレクタ(第1出力端子)はガルバニック絶縁された受信信号を出力するように構成されている。
[0088]DALIバスからダイオードブリッジ210を介して受信され、第1電流リミタ部215により出力される入力電流の一部は、上記第1入力端子を介してオプトカプラ320に供給される。この電流は、オプトカプラ320のダイオードを経る順方向電流Iを有する。
[0089]有利には、オプトカプラ入力電流制御デバイス230は、オプトカプラ320の入力部/ダイオードへ供給される順方向電流Iの量を制御又は設定する。前述したように、オプトカプラ320の電流伝達比(CTR)は、なかでも、オプトカプラ320の入力部/ダイオードに供給される順方向電流Iの関数である。例えば、オプトカプラ320の前記オプトカプラトランジスタが活性領域で動作される場合、該オプトカプラ320のダイオードを経る順方向電流Iが増加すると、該オプトカプラ320のCTRは増加する。更に、オプトカプラ320のオプトカプラトランジスタが、前記受信信号が第1レベル(例えば、0ボルト)と第2レベル(例えば、16ボルト)との間で切り換わることに応答して、オフモードと活性領域との間で切り換わる場合、受信信号に応答してオプトカプラ320のオプトカプラトランジスタがオンする際の遅延は、上記CTRの関数として変化する。
[0090]従って、オプトカプラ320の入力ダイオードを経る順方向電流Iを制御、設定又は調整することにより、該オプトカプラ320のオプトカプラトランジスタが受信信号に応答してオンする際の遅延を調整することができ、これにより、該オプトカプラ320により出力されるガルバニック絶縁された受信信号のデューティサイクルを調整することもできる。
[0091]一方、オプトカプラ入力電流制御デバイス230は、オプトカプラ320と受信信号閾基準デバイス235との直列結合に対して並列に接続されている。(1)オプトカプラ入力電流制御デバイス230と、(2)オプトカプラ320/受信信号閾基準デバイス235との上記並列結合に対する入力電流は、前記電流リミタにより制限されるので、当該オプトカプラ320の入力ダイオードを経る順方向電流Iは、上記制御デバイス230が迂回させる電流の量を制御、調整又は設定することにより制御、調整又は設定することができる。
[0092]幾つかの実施態様において、オプトカプラ入力電流制御デバイス230により迂回される電流の量は、当該インターフェース回路300の製造の間に設定することができる。その様にして、オプトカプラ320のCTRのサンプル毎及びインターフェース回路毎の変動を補償することができる。更に詳細には、オプトカプラ320のオプトカプラトランジスタがオンする際の公称遅延は、製造作業の間にオプトカプラ入力電流制御デバイス230を調整することにより設定することができ、これにより、該オプトカプラ320により出力されるガルバニック絶縁された受信信号のデューティサイクルを所望の公称値になるように調整する、又は、より一般的には、当該インターフェース回路300のローパスフィルタ290により出力される二進デジタル信号のデューティサイクルを公称値(例えば、50%)となるように調整することができる。
[0093]これを更に進めると、幾つかの実施態様において、オプトカプラ入力電流制御デバイス230により迂回される電流の量は、オプトカプラ320のCTRのサンプル毎及びインターフェース回路毎の変動のみならず、温度によるCTRの変動も補償し、及び/又はDALIバスから受信される受信信号の電圧の振れの変動に対処し、これにより、ローパスフィルタ290により出力される二進デジタル信号のデューティサイクルを調整するために、当該インターフェース回路300の動作の間において動的に変化させることもできる。
[0094]有利には、オプトカプラ320のオプトカプラトランジスタは、受信信号が第1レベル(例えば、0ボルト)と第2レベル(例えば、16ボルト)との間で切り換わることに応答して、オフモードと活性領域との間で切り換わるように構成される。その場合、増幅器280は、オプトカプラ320のCTRの潜在的に広い範囲にわたり該増幅器の出力負荷(R)における電圧の完全な範囲の振れを保証するように構成される。有利には、増幅器280はガルバニック絶縁された受信信号に応答してオフ(遮断)状態と飽和状態との間で切り換わるように構成される。上記振れの振幅はVCC電源(通常は、良好に調整された基準)及び当該増幅器の出力段により決定される。
[0095]幾つかの実施態様において、増幅器280は、該増幅器280がオフされた際の変化する(利得依存性の)立ち下がりの(又は、当該増幅器280の出力段トポロジに依存して、立ち上がりの)エッジ遅延を有し得る。有利には、これは、オプトカプラ入力電流制御デバイス230及び可変エッジ遅延回路270の何れか又は両方により、対応するオン時遅延により補償することができる。増幅器280における上記立ち下がりエッジ遅延は物理的現象(例えば、増幅器280の飽和された出力PNP BJTにより導入される蓄積時間遅延による)によるものであり得る一方、上記オン時遅延は所望のデューティサイクル補償を達成するであろう。
[0096]幾つかの実施態様において、可変エッジ遅延回路270は、増幅器280により導入される不均衡のみならず、DALIループ自体を含む当該回路の残部(オプトカプラ320の上流又は下流)により導入される出力デューティサイクルの非対称性も補償する。増幅器280によりオプトカプラ320の大きなCTR範囲の補償のために支払われるべき代価は、該増幅器280の出力段における物理的スイッチ時間による遅延不均衡の増加である。幾つかの実施態様において、これも、オプトカプラ入力電流制御デバイス230及び可変エッジ遅延回路270により補償することができ、可変エッジ遅延回路270は単一の遷移の遅延を狙った微調整を実行する。従って、インターフェース回路300においては、デューティサイクル不均衡補償は2つの別個のメカニズムにより、即ち、(1)オプトカプラ320に供給される入力電流Iを設定又は制御するオプトカプラ入力電流制御デバイス230;及び(2)オプトカプラ320の出力側(下流)の可変エッジ遅延回路270により実行されることに注意すべきである。
[0097]図4は装置の他の実施態様40の回路図であり、該実施態様は装置40をDALIバスにインターフェースするためのインターフェース回路400を有している。特に、インターフェース回路400は前記インターフェース回路200の一実施態様であり得る。
[0098]簡略化のために、インターフェース回路400とインターフェース回路300との間の相違点のみを明らかにする。
[0099]インターフェース回路400は、インターフェース回路300からは2つの主要な変更を示している。第1に、インターフェース回路400は第2電流リミタ部215-2を省略し、1つの電流リミタ部215しか含んでいない。第2に、インターフェース回路400において、可変エッジ遅延回路270及び増幅器280は、インターフェース回路300におけるコレクタとは反して、オプトカプラ320のエミッタ(第2出力端子)に接続され、該エミッタにより駆動される。このことは、インターフェース回路300におけるのとは異なり、インターフェース回路400における負荷抵抗(R)の別の電圧レールへの接続により暗示されているように、増幅器280の二進デジタル出力信号の異なる極性の使用も含み得る。
[0100]簡略化のために、これら変更の両方が図4において1つの図面に示されているが、これら変更は独立であって、他の実施態様はインターフェース回路300に対するこれら変更のうちの一方又は他方のみを含むこともできると理解されるべきである。即ち、幾つかの実施態様は第1及び第2電流リミタ部215及び215-2を含むことができる一方、可変エッジ遅延回路270及び増幅器280はオプトカプラ320のエミッタ(第2出力端子)に接続され、該エミッタにより駆動される。他の実施態様は、第2電流リミタ部215-2を省略して、1つの電流リミタ部215のみを含むことができる一方、可変エッジ遅延回路270及び増幅器280はオプトカプラ320のコレクタ(第1出力端子)に接続され、該コレクタにより駆動される。
[0101]図5は装置の一実施態様50の回路図であり、該実施態様は装置50をDALIバスにインターフェースするためのインターフェース回路500を有している。インターフェース回路500は、ダイオードブリッジ210;第1電流リミタ部515及び第2電流リミタ部515-2を有する電流リミタ;オプトカプラ320;入力電流制御デバイス530;送信電源525;受信信号閾基準デバイス535;単方向性デバイス545;ガルバニック絶縁を備える送信回路260;可変エッジ遅延回路570;増幅器580;並びにローパスフィルタ590を含んでいる。
[0102]第1電流リミタ部515は、デプレッションモードNチャンネル金属酸化膜半導体電界効果トランジスタ(MOSFET)Q及びゲート-ソース抵抗RGSを有している。第2電流リミタ部515-2は、NPNバイポーラ接合トランジスタ(BJT)Q及び電流制限抵抗RCLを有している。動作時において、Qは電圧破壊保護を提供する一方、RGSはQのコレクタを経る電流を設定する。RGSの両端間の電圧降下の極性が、図5に示される簡単な構成のためにデプレッションモードNチャンネルMOSFETの使用を強いていることに注意されたい。RGSは、典型的に、数十kΩの範囲内であり、従って、アイドル状態におけるDALIバス電流の殆どはRCL及びオプトカプラ320の入力ダイオードを介して流れるであろう。幾つかの実施態様において、RCLは、アイドルDALIバス電流を、必要とされる2mA(DALI規格による)より小さな(しかし近い)値に制限するために300〜400Ωの範囲内の値を有することができる。
[0103]単方向性デバイス545は単純なダイオードであり、該ダイオードは、送信電源525を形成するCTXと直列になって、送信回路260がDALIバスの短絡を強制しない期間の間に該送信電源525の電荷を補給する。
[0104]当該インターフェース回路500において、オプトカプラ入力電流制御デバイス530は抵抗RIFに過ぎず、該抵抗はDALIバス電流の一部を単に分路して、オプトカプラ320の入力ダイオードを経る順方向電流Iを低減し、その結果として、該オプトカプラ320のCTRを低減する。
[0105]幾つかの実施態様において、RIFの値は、インターフェース回路500の製造の間において各インターフェース回路500に対して個別に(例えば、抵抗ラダーにおけるヒューズを飛ばすことにより)選択することができる。その様にすることにより、オプトカプラ320のサンプル毎及びインターフェース回路毎のCTRの変化を補償することができる。更に詳細には、オプトカプラ320のオプトカプラトランジスタがオンする際の公称遅延は、製造作業の間にRIFの値を選択することにより設定することができ、これにより、該オプトカプラ320により出力されるガルバニック絶縁された受信信号のデューティサイクルを所望の公称値となるように調整し、又は(もっと一般的には)当該インターフェース回路500のローパスフィルタ590により出力される二進デジタル信号のデューティサイクルを公称値(例えば、50%)となるように調整する。
[0106]これを更に進めると、幾つかの実施態様において、RIFの値は、オプトカプラ320のCTRをサンプル毎に及びインターフェース回路毎に調整すると共に、温度による及び/又はDALIバスから受信される受信信号の電圧の振れの変動等の他の要因によるCTRの変化を補償するために、インターフェース回路500の動作の間に動的に変化させることができる。例えば、幾つかの実施態様において、温度補償を、インターフェース回路500に温度測定デバイス及び測定された温度に応答するルックアップテーブルを含めることにより達成することができ、これらは、オプトカプラ320の所与のサンプル及び所与の温度に対してRIFの特定の値を選択するために抵抗ラダーに種々の抵抗値を動的に追加又は削除するために使用され、これにより、インターフェース回路500のローパスフィルタ590により出力される二進デジタル信号のデューティサイクルを公称値(例えば、50%)となるように調整する。他の実施態様においては、インターフェース回路500の出力デューティサイクル又は何らかの他のパラメータが動作中に測定され、該インターフェース回路500のローパスフィルタ590により出力される二進デジタル信号に対して所望のデューティサイクル(例えば、50%)を達成するためにRIFの値を動的に調整するためのフィードバックループを採用することも考えられる。
[0107]受信信号閾基準デバイス535は、ツェナーダイオードDREFを有する。幾つかの実施態様において、該ツェナーダイオードDREFの閾電圧は4.5〜6.5Vの範囲内とすることができ、該電圧は、オプトカプラ320の入力ダイオード及び前記電流リミタのQ(NPN BJT)におけるベース-エミッタ接合の両端間のV(順方向接合)電圧降下との組み合わせで、DALIバス上の受信信号の電圧の振れに対して閾電圧を所望の値に設定することができる。
[0108]増幅器580は、負荷抵抗R(幾つかの実施態様では、低kΩ範囲の値を有し得る)を駆動するPNPバイポーラトランジスタ(BJT)を含む。幾つかの実施態様において、電圧VCCは3.3Vの公称値を有することができる。他の実施態様において、VCCは5Vの公称値を有することができ、この値は、より高い消散電力を犠牲にして、MCUまでの信号経路における一層良好なノイズ余裕度を保証することができる。
[0109]可変エッジ遅延回路570は、増幅器580におけるPNP BJTのベース-エミッタ接合に対して並列なコンデンサCEDを含んでいる。幾つかの実施態様において、オプションとしての抵抗(点線で描かれている)を、上記コンデンサCEDと並列に設けることができると共に、該コンデンサCEDの所望の値及び増幅器580により負荷抵抗Rに出力される二進デジタル信号の完全な振れを保証するための所望のBJT電流利得の量に依存して、該可変エッジ遅延回路570及び増幅器580により共用することができる。この場合、DALIバスからの受信信号はオプトカプラ320を典型的にカットオフと活性領域との間で切り換えさせ、このことは該オプトカプラが一層高いCTRで動作することを保証する一方、増幅器580は典型的にカットオフと飽和状態との間で切り換えるようにさせられる。幾つかの実施態様において、CEDは数nFの範囲内の値を有し得る。CEDと並列に上記抵抗が設けられる場合、幾つかの実施態様において、該抵抗は低kΩ範囲内の値を有し得る。
[0110]ローパスフィルタ590は直列抵抗RLPF及び並列コンデンサCLPFを有している。他の構成も可能であり、幾つかの実施態様では、RLPFは省略することができる。幾つかの実施態様において、CLPFは数nFの値を有することができる。
[0111]インターフェース回路500は、増幅器580の出力端における潜在的に大きなエッジ遅延が、RIF値の適切な選択により、及び/又は可変エッジ遅延回路570における反対側のエッジの遅延により補償される場合に経済的な構成を提供する。これは、そこに本来的に存在する単方向性素子(BJTの入力接合)を利用することができるからである。しかしながら、これを限定として見てはならない。一般的に、可変エッジ遅延回路570(デューティサイクル制御デバイス)は増幅器580の上流若しくは下流に、又はガルバニック絶縁デバイス320の上流にさえ存在することができる。
[0112]インターフェース回路500において、デューティサイクル不均衡補償は2つの別個のメカニズムにより、即ち、(1)オプトカプラ320に供給される入力電流を設定又は制御するオプトカプラ入力電流制御デバイス530;及び(2)オプトカプラ320の出力側(下流)の可変エッジ遅延回路570により実行されることに注意すべきである。
[0113]図6は装置の他の実施態様60の回路図であり、該実施態様は装置60をDALIバスにインターフェースするためのインターフェース回路600を有している。インターフェース回路600は、ダイオードブリッジ210;電流リミタ615;オプトカプラ320;オプトカプラ入力電流制御デバイス530;送信電源525;受信信号閾基準デバイス535;単方向性デバイス545;ガルバニック絶縁を備える送信回路260;可変エッジ遅延回路570;増幅器680;及びローパスフィルタ590を含んでいる。
[0114]簡略化のために、インターフェース回路600とインターフェース回路500との間の相違点のみを明らかにする。
[0115]インターフェース回路600は、インターフェース回路500からは2つの主要な変更を示している。第1に、インターフェース回路600は、第1及び第2電流リミタ部515及び515-2を有するインターフェース回路500の電流リミタを、単一の電流リミタ615に置換している。第2に、インターフェース回路600はカレントミラー構成を採用した増幅器680を用いている。
[0116]電流リミタ615は、第1及び第2のPNPバイポーラ接合トランジスタ(BJT)Q及びQ、電流制限抵抗RCL、並びに(1)ベース直列抵抗RBS及び(2)ベース並列抵抗RBPの一方を有している。Q及びRCLの組み合わせは、インターフェース回路600によりDALIバスから消費される最大アイドル入力電流IMAXを、IMax=0.6/RCLと設定する。幾つかの実施態様において、RCLは300〜400Ω範囲内の値を有することができる一方、RBS(又は、RBSの代わりにRBPが使用される実施態様ではRBP)は、例えば、100〜200kΩ範囲内の値を有し得る。通常、Qの両端間の電圧降下(VCE)は約1.2ボルトであろう。トランジスタQはインターフェース回路600に対して過電圧保護を提供し、通常、例えば400〜500Vの高絶縁破壊電圧を有し得る。
[0117]増幅器680は、マスタ及びスレーブPNPバイポーラ接合トランジスタ(BJT)Q及びQ;マスタトランジスタQのエミッタ脚におけるカレントミラー利得抵抗RCMG;並びに、オプションとして、スレーブトランジスタQのエミッタ脚における抵抗を有している。マスタトランジスタQはダイオード構成で接続されている。幾つかの実施態様において、RCMGは500〜1000Ωの範囲内の値を有することができ、その場合、当該カレントミラーは約5〜50の範囲内の電流利得を有することができる(Qのエミッタに抵抗が存在しない場合)。
[0118]ここでも、典型的に、DALIバスからの受信信号はオプトカプラ320をカットオフと活性動作領域(一層高いCTR範囲を保証する)との間で切り換えさせる電圧の振れを有する一方、増幅器680の出力部(カレントミラーのスレーブトランジスタQ)はカットオフと飽和状態との間で切り換わるようにされる。図5と同様に、抵抗(図6における点線)をオプションとしてCEDと並列に配置することができる。
[0119]簡略化のために、これらの変更の両方が図6において1つの図面で示されているが、これら変更は独立であって、他の実施態様は、インターフェース回路500に対して、これら変更の一方又は他方のみを含むことができると理解されるべきである。即ち、幾つかの実施態様は第1及び第2電流リミタ部515及び515-2を含むことができる一方、カレントミラー構成を有する増幅器680を採用することができる。他の実施態様は、第1及び第2電流リミタ部515及び515-2を電流リミタ615により置換するが、インターフェース回路500の単一トランジスタ増幅器580を採用する。
[0120]図7は、装置の更に他の実施態様70の回路図であり、該実施態様は装置70をDALIバスにインターフェースするためのインターフェース回路700を有している。インターフェース回路700は、可変エッジ遅延回路570及び増幅器680が省略されている点を除き、インターフェース回路600と同一である。この場合、DALIバスからの受信信号は、ローパスフィルタ590の出力端において最大の電圧の振れを提供するためにオプトカプラ320をカットオフと飽和状態との間で切り換えさせるような電圧の振れを有することが望ましい。このようなオプトカプラ320の動作は、カットオフと能動領域との間で切り換える動作と比較して、オプトカプラ320のCTR範囲を低下させる。
[0121]インターフェース回路700は、オプトカプラ入力電流制御エレメント530(RIF)を介してデューティサイクルの制御を行う。即ち、RIFの値を増加させることにより、オプトカプラ320を経る順方向電流Iが増加され、その値が1〜2mAの範囲内であると仮定すると、このことはオプトカプラ320のCTRの増加を生じさせる。このことは、オプトカプラ320の出力端におけるガルバニック絶縁された受信信号の一層速い立ち上がりエッジを、増加された蓄積時間(オプトカプラトランジスタの一層深い飽和により生じる)による立ち下がりエッジの遅延と一緒に生じさせる。明らかなことに、RIFの値を減少させることにより、デューティサイクルに対する反対の効果を達成することができる。
[0122]インターフェース回路500及び600と比較すると、インターフェース回路700は、性能の低下を犠牲にするが(即ち、該インターフェース回路は、DALI規格に提示されるデューティサイクル要件を恐らくは満たさなくなり始めるまで、オプトカプラ320の大幅に少ない下端側のCTRしか許容することができない)、簡単さという利点を有している。
[0123]他の変形例も可能である。
[0124]具体的な解説を行うために、上記では実施態様をDALIバスにインターフェースするDALI装置に関連して説明したが、上述した概念は斯様に限定されるものではなく、他のネットワーク、システム、バス又はループのための他の通信インターフェース(特には、線対のための通信インターフェース)にも適用することができると理解されるべきである。
[0125]以上、本発明の幾つかの実施態様を説明及び図示したが、当業者であれば、ここに記載した機能を実行し、及び/又はここに記載した結果及び/又は利点の1以上を得るための種々の他の手段及び/又は構成を容易に着想することができる。このような変形例及び/又は修正例の各々は、ここに記載した本発明の実施態様の範囲内に入ると見なされる。もっと一般的には、当業者であれば、ここに記載した全てのパラメータ、寸法、材料及び構成は例示的であることを意図するものであり、実際のパラメータ、寸法、材料及び構成は本発明の教示内容が用いられる特定の用途又はアプリケーションに依存することを容易に理解するであろう。また、当業者であれば、ここに説明した本発明の特定の実施態様の多数の均等物を認識し、又は通例の実験を用いるだけで確かめることができるであろう。従って、上述した実施態様は例示としてのみ提示されたものであり、添付請求項及び該請求項の均等物の範囲内において、本発明の実施態様は特定的に説明及び請求項に記載されたもの以外の形で実施することができると理解されるべきである。本開示による本発明の実施態様は、ここで述べた各フィーチャ、システム、物品、材料、キット及び/又は方法に向けられたものである。更に、2以上の斯様なフィーチャ、システム、物品、材料、キット及び/又は方法の如何なる組み合わせも、このようなフィーチャ、システム、物品、材料、キット及び/又は方法が相互に矛楯しないならば、本開示の発明の範囲内に含まれるものである。
[0126]ここで定められ及び使用された全ての定義は、辞書の定義、参照により組み込まれた文献における定義及び/又は定義された用語の通常の意味を規制すると理解されるべきである。
[0127]本明細書及び請求項で使用される単数形は、そうでないと明示しない限り、“少なくとも1つの”を意味すると理解されるべきである。
[0128]本明細書及び請求項における“及び/又は”なる語句は、そのように結合されたエレメントの“何れか又は両方”を、即ち或る場合には連接的に存在し、他の場合には離接的に存在するエレメントを意味すると理解されるべきである。“及び/又は”で列挙された複数のエレメントは、同様に、即ちそのように結合されたエレメントの“1以上”であると見なされたい。“及び/又は”なる文により固有に識別されたエレメント以外の他のエレメントも、これらの固有に識別されたエレメント関係するか関係しないかによらず、オプションとして存在することができる。
[0129]本明細書及び請求項で使用される場合、1以上のエレメントのリストを参照する“少なくとも1つの”なる語句は、該エレメントのリストにおけるエレメントの何れか1以上から選択された少なくとも1つのエレメントを意味するものであり、該エレメントのリスト内の各及び全エレメントの少なくとも1つを必ずしも含むものではなく、該エレメントのリスト内のエレメントの如何なる組み合わせをも除くものではないと理解されるべきである。この定義は、上記“少なくとも1つの”なる語句が参照する上記エレメントのリスト内で固有に識別されるエレメント以外のエレメントが、上記の固有に識別されたエレメントに関係するか又は関係しないかに拘わらず、オプションとして存在することも可能にする。また、明確にそうでないと示さない限り、請求項に記載された2以上のステップ又は動作を含む如何なる方法においても、該方法のステップ又は動作の順序は、これらステップ又は動作が記載された順序に必ずしも限定されるものではないと理解されるべきである。また、請求項の括弧内に記載された符号(もし、あるなら)は、便宜のためにのみ設けられたものであり、如何なる形でも当該請求項を限定するものとみなしてはならない。

Claims (20)

  1. デジタルアドレッサブル照明インターフェース(DALI)バスをコントローラにインターフェースするインターフェース回路を有する装置であって、前記インターフェース回路が、
    前記DALIバスに結合される極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有し、前記DALIバスから受信信号を受けるダイオードブリッジと、
    前記DALIバスから前記ダイオードブリッジを介して前記インターフェース回路に供給される入力電流を制限する電流リミタと、
    前記ダイオードブリッジから前記受信信号を受ける入力部を有すると共に、前記ダイオードブリッジ及びDALIバスからガルバニック絶縁された前記受信信号を出力する出力部を有するオプトカプラと、
    前記オプトカプラが前記受信信号に応答する閾電圧を設定する受信信号閾基準デバイスと、
    前記インターフェース回路に供給される前記入力電流の少なくとも一部を、前記オプトカプラの入力部に供給されることから迂回させるオプトカプラ入力電流制御デバイスと、
    前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を出力する増幅器と、
    前記二進デジタル信号を前記コントローラに出力するローパスフィルタと、
    前記ガルバニック絶縁された受信信号の立ち上がりエッジを該ガルバニック絶縁された受信信号の立ち下がりエッジよりも実質的に多く遅延させるか、又は前記ガルバニック絶縁された受信信号の立ち下がりエッジを該ガルバニック絶縁された受信信号の立ち上がりエッジよりも実質的に多く遅延させる可変エッジ遅延回路と、
    を有する、装置。
  2. 前記可変エッジ遅延回路が、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部の間に接続されたコンデンサを有する、請求項1に記載の装置。
  3. 前記オプトカプラ入力電流制御デバイスが、前記ダイオードブリッジの正出力端子と負出力端子との間の直列電流経路内において前記オプトカプラの入力部に並列に接続された抵抗を有する、請求項1に記載の装置。
  4. 前記電流リミタが第1電流リミタ部と第2電流リミタ部とを有し、前記第1電流リミタ部は前記入力電流を前記DALIバスから前記インターフェース回路に供給し、前記第2電流リミタ部は前記入力電流を前記インターフェース回路から前記ダイオードブリッジを介して前記DALIバスへ戻す、請求項1に記載の装置。
  5. 前記第1電流リミタ部が、
    ソース、ドレイン及びゲートを有するデプレッションモードNチャンネル電界効果トランジスタ(FET)であって、前記ドレインが前記ダイオードブリッジの正出力端子に接続され、前記ソースが前記入力電流を前記インターフェース回路に出力するFETと、
    前記ゲート及び前記ソースの間に接続された第1抵抗と、
    を有し、
    前記第2電流リミタ部が、
    コレクタ、エミッタ及びベースを有するバイポーラ接合トランジスタであって、前記エミッタが前記ダイオードブリッジの負出力端子に接続され、前記コレクタが前記FETのゲートに接続されたバイポーラ接合トランジスタと、
    前記ベース及び前記エミッタの間に接続された第2抵抗と、
    を有し、前記バイポーラ接合トランジスタ及び前記第2抵抗が前記入力電流を前記インターフェース回路から前記ダイオードブリッジに戻す、
    請求項4に記載の装置。
  6. 前記オプトカプラの出力部が、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端が該オプトカプラトランジスタのコレクタに接続される、請求項1に記載の装置。
  7. 前記増幅器が、ベース、エミッタ及びコレクタを備える増幅器トランジスタを有し、
    前記増幅器トランジスタのベースが前記オプトカプラトランジスタのコレクタに接続され、
    前記可変エッジ遅延回路が、前記増幅器トランジスタのベースとエミッタとの間に接続されたコンデンサを有する、
    請求項6に記載の装置。
  8. 前記増幅器が、1対の整合されたトランジスタと、該整合されたトランジスタの少なくとも一方のエミッタに直列な少なくとも1つの抵抗とを備えたカレントミラーを有する、請求項6に記載の装置。
  9. 前記オプトカプラの出力部は、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端が該オプトカプラトランジスタのエミッタに接続される、請求項1に記載の装置。
  10. 前記受信信号は2つの状態を持つ二進デジタル信号であり、前記オプトカプラの出力部はオプトカプラトランジスタを有し、該オプトカプラトランジスタは前記受信信号の2つの状態に応答してカットオフ領域と活性領域との間で切り換わる、請求項1に記載の装置。
  11. 前記受信信号閾基準デバイスが、前記ダイオードブリッジの正出力端子と負出力端子との間において前記オプトカプラの入力部と直列な経路に接続されたツェナーダイオードを有する、請求項1に記載の装置。
  12. デジタルアドレッサブル照明インターフェース(DALI)バスをコントローラにインターフェースするインターフェース回路を有する装置であって、前記インターフェース回路が、
    前記DALIバスに結合される極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有し、前記DALIバスから受信信号を受けるダイオードブリッジと、
    前記ダイオードブリッジから前記受信信号を受ける入力部を有すると共に、前記ダイオードブリッジ及びDALIバスからガルバニック絶縁された前記受信信号を出力する出力部を有するガルバニック絶縁デバイスと、
    前記ガルバニック絶縁デバイスが前記受信信号に応答する閾電圧を設定する受信信号閾基準デバイスと、
    前記ガルバニック絶縁された受信信号の立ち上がりエッジのタイミングを、該ガルバニック絶縁された受信信号の立ち下がりエッジに対して調整する第1デューティサイクル制御デバイスと、
    を有する、装置。
  13. 前記ガルバニック絶縁デバイスがオプトカプラを有し、前記第1デューティサイクル制御デバイスが該オプトカプラのダイオードを経る順方向電流を制御する、請求項12に記載の装置。
  14. 前記第1デューティサイクル制御デバイスが、前記DALIバスから前記ダイオードブリッジを介して前記インターフェース回路に供給される入力電流の選択された部分を、前記オプトカプラのダイオードに供給されることから迂回させる抵抗を有する、請求項13に記載の装置。
  15. 前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を出力する増幅器と、
    前記二進デジタル信号の立ち上がりエッジのタイミングを該二進デジタル信号の立ち下がりエッジに対して調整する第2デューティサイクル制御デバイスと、
    を更に有する、請求項13に記載の装置。
  16. 前記第2デューティサイクル制御デバイスが、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部に対して並列に接続されたコンデンサを有する、請求項15に記載の装置。
  17. 前記第2デューティサイクル制御デバイスが前記増幅器の出力部に配置される、請求項15に記載の装置。
  18. 前記オプトカプラがオプトカプラトランジスタを含み、該オプトカプラトランジスタが前記受信信号に応答してカットオフ領域と活性領域との間で切り換わる、請求項15に記載の装置。
  19. 前記増幅器が前記ガルバニック絶縁された受信信号に応答してカットオフ領域と飽和領域との間で切り換わる、請求項18に記載の装置。
  20. 前記オプトカプラがオプトカプラトランジスタを含み、該オプトカプラトランジスタが前記受信信号に応答してカットオフ領域と飽和領域との間で切り換わる、請求項12に記載の装置。
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