JP2016502304A - デューティサイクル不均衡補償を備えた線対用のデジタル通信受信器インターフェース回路 - Google Patents

Abstract

回路２００は、ＤＡＬＩバスに結合するための極性非依存性入力端子並びに正及び負出力端子を有するダイオードブリッジ２１０を含み、該ダイオードブリッジはＤＡＬＩバスから受信信号を受信する。該回路２００は、更に、上記ダイオードブリッジから上記受信信号を入力するための入力部並びに上記ダイオードブリッジ及びＤＡＬＩバスからガルバニック絶縁された該受信信号を出力するための出力部を有するガルバニック絶縁デバイス２２０と、該ガルバニック絶縁デバイスが上記受信信号に応答するための閾電圧を設定する受信信号閾基準デバイス２３５と、上記ガルバニック絶縁デバイスから上記ガルバニック絶縁された受信信号を入力すると共にローパスフィルタ２９０を介して二進デジタル信号を出力する増幅器２８０と、上記ガルバニック絶縁された受信信号の立ち上がりエッジのタイミングを該信号の立ち下がりエッジに対して調整する第１デューティサイクル制御デバイス２３０，２７０と、を含む。

Description

［０００１］本発明は、広くはデジタル通信インターフェースに係り、更に詳細には、装置をデジタルアドレッサブル照明インターフェース（ＤＡＬＩ）等の線対にインターフェースするためのインターフェース回路に関する。

［０００２］近年、照明システムには、エネルギ節約に対して増大される要件、及び異なる駆動要件を持つ異なるタイプの光源（例えば、白熱電球、蛍光灯、発光ダイオード等）を用いる益々多様な異なるタイプの照明ユニットに適応する必要性等の新たな又は一層厳しい要求が課されてきており、異なるタイプの照明ユニットは、しばしば、同一の建物又は同一の部屋にさえ配備される。これらの要求は、施設内での照明ユニットの制御の一層多くのオプション及び柔軟性に対する要求を駆り立てている。また、これらの要求は多くの施設内での照明ネットワークの発展及び設置につながっている。

［０００３］特に、照明業界は、照明ネットワークに接続された照明システムの個々の構成部品の間のデジタル通信のためのデジタルアドレッサブル照明インターフェース（ＤＡＬＩ）規格を開発した。ＤＡＬＩネットワークは、１以上のＤＡＬＩ制御装置及び１以上のＤＡＬＩスレーブ装置を含むことができる。異なる製造者からの多様な異なるＤＡＬＩ装置を、一緒に接続し、照明システム内に統合することができる。このことは、全ての装置間の相互動作可能性が確保されながら、照明システムを構成する高いレベルの柔軟性を提供する。制御及びアドレス指定能力は、ＤＡＬＩ準拠照明システムが、照明器具の各々の光レベルを個々に制御し、及び光レベルを照明器具のグループ毎に容易に制御することを可能にする。

［０００４］一群のＤＡＬＩ装置は、ＤＡＬＩバス（時には、ＤＡＬＩループ又はＤＡＬＩネットワークとも称すことができる）と称される２線式差動制御／データバスに一緒に接続することができる。ＤＡＬＩ装置間でＤＡＬＩバスを介して伝達されるＤＡＬＩメッセージは、直列データストリームであって、二相符号化マンチェスタIEEE 802.3規格に準拠し、該規格において、ビット遷移は、典型的には１６ボルト（Ｈ）及び０ボルト（Ｌ）である２つの状態又は電圧レベルの間で生じる。各ＤＡＬＩ装置は、当該装置をＤＡＬＩバスに接続するための対応するＤＡＬＩインターフェースを含む。異なる製造者からの異なるＤＡＬＩ装置の間の相互運用性を維持するために、ＤＡＬＩ規格は、ＤＡＬＩ制御装置及びＤＡＬＩスレーブ装置のＤＡＬＩインターフェースに、ＤＡＬＩ装置互換性を保証するための要件を課している。

［０００５］図１は、ＤＡＬＩバスの差動2線式線路（“線対”）のための電圧範囲関係を図示している。

［０００６］各ＤＡＬＩ装置は、直列データストリームのビット値を表す当該ＤＡＬＩバス上の受信信号の電圧変化を決定することにより情報を受信し、２線式ＤＡＬＩバスの間の電圧をクランプしないか又はクランプする（短絡する）ことにより情報を送信する。電源は、通常、当該ＤＡＬＩバスのマスタコントローラに組み込まれ、該ＤＡＬＩ上に必要な電圧レベルを供給する。

［０００７］ＤＡＬＩインターフェースは、ＤＡＬＩバスから受信された信号を整え、対応する二進デジタル信号を、該二進デジタル信号を使用する１以上の構成部品（例えば、該二進デジタル信号の所要の復号も実施するマイクロコントローラ（ＭＣＵ））に、ＤＡＬＩバスと上記ＭＣＵとの間に所要のガルバニック絶縁を設けるガルバニック絶縁手段を介して伝達する。

［０００８］最適な復号のために、ＤＡＬＩインターフェースにより出力される二進デジタル信号のデューティサイクルを、該信号が上記ＭＣＵ又は他のデコーダに到達する際に５０％に可能な限り近くし、当該二進デジタル信号により伝達される直列データがノイズの存在時にも正確に復号及び検出されることを保証することが望ましい。しかしながら、ＤＡＬＩ規格（IEC 62386-101）は、ＤＡＬＩバス上に存在する信号の立ち上がり及び立ち下がり遷移時間並びにデューティサイクル（即ち、ロー及びハイの持続時間）に制限を課すのみで、ＤＡＬＩインターフェースに、当該ＭＣＵ／デコーダの入力端に供給される信号のデューティサイクルが該ＤＡＬＩインターフェースの１以上の構成部品により過度に歪まされないことを保証することは任せている。

［０００９］これらの要件に対処するために、幾つかの異なる通信インターフェース回路が開発されている。特に、ＤＡＬＩインターフェース回路の幾つかの例が、米国特許出願公開第2004/0225811号公報、米国特許出願公開第2005/0152439号公報、米国特許出願公開第2008/0143402号公報及び米国特許出願公開第2009/0003417号公報に開示されている。

［００１０］しかしながら、これらの通信インターフェース回路の各々は、複雑さ、コスト及び／又は性能に関係する特定の欠点及び制限を有している。

［００１１］このように、デューティサイクルの柔軟な制御を提供することができると共に、当該インターフェース回路の電気部品の指定された性能の変動を考慮に入れながら、受信された信号のデューティサイクルを理想的な５０％の値の周辺で可能な限り厳しく指定された範囲内に入るように維持することができる通信インターフェースを提供することが望ましいであろう。更に、ＤＡＬＩバスから受信された信号のエッジ遷移の立ち上がり及び立ち下がり時間の柔軟な制御を行うことができる通信インターフェース回路を提供することが望ましいであろう。

［００１２］本開示は、装置をデジタル通信のための線対にインターフェースする発明的方法及び装置に向けられたもので、更に詳細には、装置をデジタルアドレッサブル照明インターフェース（ＤＡＬＩ）バスにインターフェースするためのインターフェース回路に向けられたものである。

［００１３］通常、一態様において、装置はデジタルアドレッサブル照明インターフェース（ＤＡＬＩ）バスをコントローラにインターフェースするように構成されたインターフェース回路を含む。該インターフェース回路は：前記ＤＡＬＩバスに結合されるように構成された極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を更に有し、前記ＤＡＬＩバスから受信信号を受けるように構成されたダイオードブリッジと；前記ＤＡＬＩバスから該ダイオードブリッジを介して前記インターフェース回路に供給される入力電流を制限するように構成された電流リミタと；前記ダイオードブリッジから前記受信信号を入力するように構成された入力部を有すると共に、前記ダイオードブリッジ及びＤＡＬＩバスからガルバニック絶縁された前記受信信号を出力するように構成された出力部を有するオプトカプラと；該オプトカプラが前記受信信号に応答する閾電圧を設定するように構成された受信信号閾基準デバイスと；前記インターフェース回路に供給される前記電流の少なくとも一部を、前記オプトカプラの入力部に供給されることから迂回させるように構成されたオプトカプラ入力電流制御デバイスと；前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を前記コントローラにローパスフィルタ（ＬＰＦ）を介して出力するように構成された増幅器と；前記ガルバニック絶縁された受信信号の立ち上がりエッジを該ガルバニック絶縁された受信信号の立ち下がりエッジよりも実質的に多く遅延させるか、又は前記ガルバニック絶縁された受信信号の立ち下がりエッジを該ガルバニック絶縁された受信信号の立ち上がりエッジよりも実質的に多く遅延させるように構成された可変エッジ遅延回路とを有する。

［００１４］一実施態様において、前記可変エッジ遅延回路は、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部の間に接続されたコンデンサを有する。

［００１５］他の実施態様において、前記オプトカプラ入力電流制御デバイスは、前記ダイオードブリッジの正出力端子と負出力端子との間の直列電流経路において前記オプトカプラの入力部に並列に接続された抵抗を有する。

［００１６］他の実施態様において、前記電流リミタは第１電流リミタ部と第２電流リミタ部とを有し、前記第１電流リミタ部は前記入力電流を前記ＤＡＬＩバスから前記インターフェース回路に供給するように構成され、前記第２電流リミタ部は前記入力電流を前記インターフェース回路から前記ダイオードブリッジを介して前記ＤＡＬＩバスへ戻すように構成される。

［００１７］この実施態様の１つのオプション的フィーチャによれば、前記第１電流リミタ部は：ソース、ドレイン及びゲートを有するデプレッションモードＮチャンネル電界効果トランジスタ（ＦＥＴ）であって、前記ドレインが前記ダイオードブリッジの正出力端子に接続され、前記ソースが前記入力電流を前記インターフェース回路に出力するように構成されたＦＥＴと；前記ゲート及び前記ソースの間に接続された第１抵抗と；を有し、前記第２電流リミタ部は：コレクタ、エミッタ及びベースを有するバイポーラ接合トランジスタであって、前記エミッタが前記ダイオードブリッジの負出力端子に接続され、前記コレクタが前記ＦＥＴのゲートに接続されたバイポーラ接合トランジスタと；前記ベース及び前記エミッタの間に接続された第２抵抗と；を有し、前記バイポーラ接合トランジスタ及び前記第２抵抗は前記入力電流を前記インターフェース回路から前記ダイオードブリッジに戻すように構成される。

［００１８］他の実施態様において、前記オプトカプラの出力部は、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端は該オプトカプラトランジスタのコレクタに接続される。

［００１９］この実施態様の１つのオプション的フィーチャによれば、前記増幅器は、ベース、エミッタ及びコレクタを備える増幅器トランジスタを有する。該増幅器トランジスタのベースは、前記オプトカプラトランジスタのコレクタに接続される。前記可変エッジ遅延回路は、前記増幅器トランジスタのベースとエミッタとの間に接続されたコンデンサを有する。

［００２０］この実施態様の他のオプション的フィーチャによれば、前記増幅器は、１対の整合されたトランジスタと、該整合されたトランジスタの少なくとも一方のエミッタと直列の少なくとも１つの抵抗とを備えるカレントミラーを有する。

［００２１］他の実施態様において、前記オプトカプラの出力部は、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端は該オプトカプラトランジスタのエミッタに接続される。

［００２２］他の実施態様において、前記受信信号は２つの状態を持つ二進デジタル信号であり、前記オプトカプラの出力部はオプトカプラトランジスタを有し、該オプトカプラトランジスタは前記受信信号の２つの状態に応答してカットオフ領域と活性領域との間で切り換わる。

［００２３］他の実施態様において、前記受信信号閾基準デバイスは、前記ダイオードブリッジの正出力端子と負出力端子との間において前記オプトカプラの入力部と直列な経路に接続されたツェナーダイオードを有する。

［００２４］一般的に、他の態様において、装置はデジタルアドレッサブル照明インターフェース（ＤＡＬＩ）バスをコントローラにインターフェースするインターフェース回路を有する。該インターフェース回路は：前記ＤＡＬＩバスに結合されるように構成された極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有し、前記ＤＡＬＩバスから受信信号を受けるように構成されたダイオードブリッジと；前記ダイオードブリッジから前記受信信号を受けるように構成された入力部を有すると共に、前記ダイオードブリッジ及びＤＡＬＩバスからガルバニック絶縁された前記受信信号を出力するように構成された出力部を有するガルバニック絶縁デバイスと；前記ガルバニック絶縁デバイスが前記受信信号に応答する閾電圧を設定するように構成された受信信号閾基準デバイスと；前記ガルバニック絶縁された受信信号の立ち上がりエッジのタイミングを該ガルバニック絶縁された受信信号の立ち下がりエッジに対して調整するように構成された第１デューティサイクル制御デバイスと；を有する。

［００２５］一実施態様において、前記ガルバニック絶縁デバイスはオプトカプラを有し、前記第１デューティサイクル制御デバイスは該オプトカプラのダイオードを経る順方向電流を制御する。

［００２６］この実施態様の１つのオプション的フィーチャによれば、前記第１デューティサイクル制御デバイスは、前記ＤＡＬＩバスから前記ダイオードブリッジを介して前記インターフェース回路に供給される入力電流の選択された部分を、前記オプトカプラのダイオードに供給されないように迂回させる抵抗を有する。

［００２７］この実施態様の１つのオプション的フィーチャによれば、当該装置は、前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を出力するように構成された増幅器と、前記二進デジタル信号の立ち上がりエッジのタイミングを該二進デジタル信号の立ち下がりエッジに対して調整するように構成された第２デューティサイクル制御デバイスと、を含む。

［００２８］この実施態様の１つのオプション的フィーチャによれば、前記第２デューティサイクル制御デバイスは、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部に対して並列に接続されたコンデンサを有する。

［００２９］この実施態様の１つのオプション的フィーチャによれば、前記第２デューティサイクル制御デバイスは前記増幅器の出力部に配置される。

［００３０］この実施態様の１つのオプション的フィーチャによれば、前記オプトカプラはオプトカプラトランジスタを含み、該オプトカプラトランジスタは前記受信信号に応答してカットオフ領域と活性領域との間で切り換わる。

［００３１］この実施態様の１つのオプション的フィーチャによれば、前記増幅器は前記ガルバニック絶縁された受信信号に応答してカットオフ領域と飽和領域との間で切り換わる。

［００３２］他の実施態様において、前記オプトカプラはオプトカプラトランジスタを含み、該オプトカプラトランジスタは前記受信信号に応答してカットオフ領域と飽和領域との間で切り換わる。

［００３３］本開示の目的のため本明細書で使用される場合、“光源”なる用語は、これらに限定されるものではないが、ＬＥＤ光源（先に定義したような1以上のＬＥＤを含む）、白熱光源（例えば、フィラメント電球、ハロゲン電球等）、蛍光光源、燐光光源、高輝度放電光源（例えば、ナトリウム蒸気、水銀蒸気及び金属ハライド電球）、レーザ、他のタイプのエレクトロルミネッセント光源、熱発光光源（例えば、炎）、キャンドル発光光源（例えば、ガスマントル、炭素アーク放射光源）、光ルミネッセント光源（例えば、ガス放電光源）、電子飽和を使用するカソード発光光源、電流発光光源、結晶発光光源、キネ発光光源、熱発光光源、摩擦発光光源、音発光光源、電波発光光源及び発光ポリマを含む種々の放射光源の何れか1以上を指すと理解されたい。

［００３４］“照明ドライバ”は、ここでは、電力を１以上の光源に対し該光源に光を放出させる形態で供給する装置を指すために使用されている。特に、照明ドライバは電力を第１の形態（例えば、ＡＣ主電源、一定のＤＣ電圧等）で入力することができると共に、該ドライバが駆動する光源（例えば、ＬＥＤ光源）の要件に調整された第２の形態で電力を供給する。

［００３５］“照明モジュール”なる用語は、ここでは、実装された１以上の光源を有する回路基板（例えば、印刷回路基板）及びセンサ、電流源等の１以上の関連する電子部品を含み得ると共に、照明ドライバに接続されるように構成されたモジュールを指すために使用されている。このような照明モジュールは、上記照明ドライバを設けることができる照明器具又はマザーボードのスロットにプラグ接続することができる。

［００３６］“照明ユニット”なる用語は、ここでは、同一又は異なるタイプの１以上の光源を含む装置を指すために使用されている。所与の照明ユニットは、光源（又は複数の光源）のための種々の取付配置、エンクロージャ／ハウジング配置及び形状、並びに／又は電気的及び機械的接続構造の何れかを有することができる。更に、所与の照明ユニットは、オプションとして、当該光源（又は複数の光源）の動作に関係する種々の他の部品（例えば、制御回路、照明ドライバ等）に関連され得る（例えば、含む、結合される及び／又は一緒にパッケージ化される）。

［００３７］“照明器具／照明固定具（lighting fixture）”及び“照明器具（luminaire）”なる用語は、ここでは、１以上の照明ユニットの特定のフォームファクタ、アセンブリ又はパッケージでの構成又は装置であって、他の部品と関連され（例えば、含み、結合され及び／又は一緒にパッケージ化され）得るものを指すために入れ替え可能に使用されている。

［００３８］“コントローラ”なる用語は、ここでは、1以上の光源の動作に関係する種々の装置を広く記述するために使用されている。コントローラは、ここで述べる種々の機能を果たすために、多数の形態で（例えば、専用のハードウェアによる等）実施化することができる。“プロセッサ”は、ここで述べる種々の機能を実行するために、ソフトウェア（例えば、マイクロコード）を用いてプログラムすることができる１以上のマイクロプロセッサを使用するコントローラの一例である。コントローラは、プロセッサを使用するか又は使用しないで実施化することができ、幾つかの機能を実行するための専用のハードウェアと、他の機能を実行するためのプロセッサ（例えば、1以上のプログラムされたマイクロプロセッサ及び関連する回路）との組み合わせとして実施化することもできる。本開示の種々の実施態様で使用することが可能なコントローラ部品の例は、これらに限定されるものではないが、通常のマイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）及びフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含む。

［００３９］或るエレメントが他のエレメントに“接続される”又は“結合される”と言及される場合、該エレメントは上記他のエレメントに直接的に接続することができるか若しくは結合することができ、又は介在エレメントが存在し得ると理解される。対照的に、或るエレメントが他のエレメントに“直接接続される”又は“直接結合される”と言及される場合、介在エレメントは存在しない。

［００４０］本明細書で使用される場合、“約（大凡）”なる用語は、±５％の範囲内を意味する。“実質的に同一”なる用語は、正確に同一であるものの±１０％の範囲内を意味する。実質的に等しい”なる用語は、正確に等しいものの±１０％の範囲内を意味する。“より実質的に少ない（小さい）”及び“より実質的に多い（大きい）”なる用語は、より少なくとも１０％少ない（小さい）、及び、より少なくとも１０％多い（大きい）を、各々、意味する。

［００４１］上述した概念及び後に詳述する追加の概念の全ての組み合わせ（斯かる概念が互いに矛楯しない限り）は、ここに開示される本発明の主題の一部であると意図されることに注意すべきである。特に、この開示の巻末に現れる請求項に記載の主題の全ての組み合わせは、ここに開示される本発明の主題の一部であると意図される。また、参照により本明細書に組み込まれる何れかの文献にも現れる、ここで明示的に使用される用語は、ここに開示される特定の概念と最も一貫性のある意味が付与されるべきであると理解されるべきである。

［００４２］尚、図面において同様の符号は、異なる図を通して、同様の部分を概して示している。また、各図は必ずしも寸法通りではなく、代わりに本発明の原理を解説するに当たり概して誇張されている。

［００４３］ 図１は、送信ユニット及び受信ユニットの両方におけるＤＡＬＩバスの２本の差動電圧ライン（１つの“線対”）に関する電圧範囲の関係を示す。 ［００４４］ 図２は、装置をＤＡＬＩバスにインターフェースするためのインターフェース回路を有する装置の一実施態様の機能ブロック図である。 ［００４５］ 図３は、装置をＤＡＬＩバスにインターフェースするためのインターフェース回路の一実施態様の詳細ブロック図である。 ［００４６］ 図４は、装置をＤＡＬＩバスにインターフェースするためのインターフェース回路の他の実施態様の詳細ブロック図である。 ［００４７］ 図５は、装置をＤＡＬＩバスにインターフェースするためのインターフェース回路の一実施態様の回路図である。 ［００４８］ 図６は、装置をＤＡＬＩバスにインターフェースするためのインターフェース回路の他の実施態様の回路図である。 ［００４９］ 図７は、装置をＤＡＬＩバスにインターフェースするためのインターフェース回路の更に他の実施態様の回路図である。

［００５０］前述したように、当該通信インターフェース回路により受信され、当該装置の残部に出力される信号のデューティサイクルが指定された範囲（通常は、理想的５０％デューティサイクルの周辺の固有な範囲）内に維持されることを保証することができる通信インターフェース回路に対する一般的需要が存在する。

［００５１］かくして、本発明者は、受信される信号のデューティサイクルの一層柔軟な制御をもたらす通信インターフェース回路を提供することが有益であることを認識及び理解した。また、本発明者は、受信される信号の立ち上がり時間及び立ち下がり時間の一層柔軟な制御ももたらす通信インターフェース回路を提供することが更に有益であることも認識及び理解した。

［００５２］上記に鑑み、本発明の種々の実施態様及び構成例は、通信インターフェース及び通信インターフェースを含む装置に向けられたものである。特に、本発明の種々の実施態様及び構成例は、ＤＡＬＩループ自体により及び／又は当該インターフェース回路の他の構成部品により取り込まれ得る受信信号のデューティサイクルの非対称性を補償する回路を含むインターフェース回路に向けられたものである。更に、本発明の種々の実施態様及び構成例は、受信信号のエッジ遷移の立ち上がり時間及び立ち下がり時間を独立に調整することもできるインターフェース回路に向けられたものである。

［００５３］前述したように、最適な復号（デコーディング）のためには、二進デジタル信号のデューティサイクルを、ＭＣＵに到達する際に、５０％に可能な限り近づけることが望ましい。しかしながら、ＤＡＬＩ規格（IEC 62386-101）は、ＤＡＬＩバス上に存在するデジタル信号の立ち上がり及び立ち下がり遷移時間並びにデューティサイクル（即ち、ロー及びハイの持続時間）に制限を課すのみで、該デューティサイクルが当該ＭＣＵ／デコーダの入力端に過度に歪まされた状態で到達しないことを保証することはインターフェースに任されている。

［００５４］ＤＡＬＩインターフェースは、ＤＡＬＩバスとインターフェースするために差動線対を採用することができる。ＤＡＬＩバスを介してのＤＡＬＩ信号の受信に関しては、上記差動線対を介して当該デジタル信号を受信した後、ＤＡＬＩインターフェースは、ＤＡＬＩバスから受信された信号を整えると共に、対応する二進デジタル信号を、該二進デジタル信号を使用する１以上の構成部品（例えば、該二進デジタル信号の所要の復号も実行するＭＣＵ）に、ＤＡＬＩバスと該ＭＣＵとの間の所要のガルバニック絶縁を提供するガルバニック絶縁手段を介して伝達する。

［００５５］ＤＡＬＩインターフェース回路は、ＤＡＬＩバスとＭＣＵとの間のガルバニック絶縁を行うためにオプトカプラを採用することができる。

［００５６］オプトカプラの重要なパラメータは、通常、ＬＥＤ順方向電流Ｉ_Ｆに対するフォトトランジスタのコレクタ電流Ｉ_Ｃの比である電流伝達率（ＣＴＲ、即ちＣＴＲ＝Ｉ_Ｃ/Ｉ_Ｆ）として測定される伝達効率である。

［００５７］本発明者は、オプトカプラのＣＴＲは、しばしば、非常に広い許容誤差範囲で指定されるということも認識及び理解した。更に、ＣＴＲは、同一のオプトカプラモデル及び製造ロットのサンプルの間でさえも、１つの個別のサンプルから他のサンプルへと広く変化し得る。また、ＣＴＲは、温度及びＩ_Ｃ（又はＩ_Ｆ）の関数であり、オプトカプラの出力トランジスタが飽和領域で動作される場合（より低いＣＴＲ）と比較して、該オプトカプラの出力トランジスタが活性領域で動作される場合には相違する（より高いＣＴＲ）。

［００５８］例えば、良く知られたToshiba TLP181は、汎用バージョンの場合１：１２（５０％〜６００％）の公開された（データシート）ＣＴＲ範囲を有し、これは特定のＩ_Ｆ＝５ｍＡ、Ｖ_CE＝５Ｖ（活性領域動作）及びＴ_ａ＝２５℃に対するものである。より厳しい等級のオプトカプラ（例えば、１：３のＣＴＲ範囲の、又は最も厳しい１：２のＣＴＲ範囲のもの）にしても、支払わなければならない割り増し価格以外に、特定のトランジスタ電流Ｉ_Ｃ（又は順方向電流Ｉ_Ｆ）、周囲温度（Ｔ_ａ）範囲及び特定の動作領域（即ち、当該オプトカプラの出力トランジスタが活性領域で動作された場合、ＣＴＲは、より小さいＣＴＲを特徴とする飽和領域で動作された場合と比較して、より大きくなる）による付加的なＣＴＲ範囲の拡大も考慮しなければならない。例示として、上記考察を、Ｉ_Ｆ＝５ｍＡ、Ｖ_CE＝５Ｖ及びＴ_ａ＝２５℃に対して１：３（１００％〜３００％）なる公開されたＣＴＲ範囲を持つＧＲ等級のTLP181に適用すると、少なくとも６０〜８０℃の温度範囲に対して適切な工学的余裕を保証するために、当該設計は２０〜２００％の控えめな飽和ＣＴＲ範囲及び３５〜３５０％の活性領域ＣＴＲ範囲を考慮しなければならない。結論として、インターフェース回路の設計は、サンプル毎の及び該インターフェース回路が現場で動作する条件における潜在的に広い範囲のＣＴＲによる深刻な問題に直面する。

［００５９］本発明者は、オプトカプラのＣＴＲの幅広い変動は、ノイズが存在していても受信信号により伝達される直列データが正確に復号されることを保証するために該受信信号がＤＡＬＩ装置のマイクロコントローラ又は他の復号エレメントに望ましいデューティサイクルで供給されることを保証することを困難にさせ得ることを認識及び理解した。特に、本発明者は、受信信号がオプトカプラを介して結合される場合、該オプトカプラにより立ち上がり及び立ち下がりエッジに付与される遅延は、非対称であって、該オプトカプラのＣＴＲの関数となることを認識及び理解した。従って、オプトカプラは、受信信号のデューティサイクルを変化させ、受信信号のデューティサイクルを非対称にさせると共に、マイクロコントローラ等の後続のデータ復号回路の適切な動作のための所望の範囲外に位置させ得る。更に、デューティサイクルの変化の程度はＣＴＲに依存するものであり、該ＣＴＲは前述したように装置毎に、並びに温度及び駆動条件にわたって広範囲に変化し得る。

［００６０］前述したように、ＣＴＲが厳しい誤差範囲内に指定されるオプトカプラを得ることは可能であるが、このことは、インターフェース回路の価格を著しく増加させ得る。

［００６１］本発明者は、更に、オプトカプラに供給される順方向電流Ｉ_Ｆを調整することにより、該オプトカプラのＣＴＲの変化を補償することができることを認識及び理解した。

［００６２］本発明者は、更に、オプトカプラの出力端側に増幅器を追加することにより、当該インターフェース回路により（例えば、ＭＣＵへ）出力される二進デジタル信号がオプトカプラのＣＴＲの広い範囲にわたって完全な電圧の振れを示す一方、ＣＴＲが一層大きな活性領域において該オプトカプラが動作することを可能にすることが保証され得ることを認識及び理解した。

［００６３］本発明者は、更に、上記オプトカプラの出力端側における増幅器の追加は、受信信号のデューティサイクルの非対称性を増加させ得ることを認識及び理解した。例えば、幾つかの実施態様において、上記増幅器は、典型的には飽和から脱する出力デバイス（例えば、ＢＪＴトランジスタ）の蓄積時間により、変動する（利得依存性の）立ち下がり又は立ち上がりエッジ遅延を有し得る。従って、本発明者は、この現象及び当該インターフェース回路における他の遷移エッジ非対称性を補償することができるデューティサイクル制御装置を含むインターフェース回路を提供することが望ましいということを理解した。

［００６４］これらの問題に対処するために、幾つかの実施態様において、インターフェース回路は入力電流制御デバイスを含み、該入力電流制御デバイスは該インターフェース回路のガルバニック絶縁デバイス（例えば、オプトカプラ）の入力部に供給される順方向電流を設定又は調整することができる。該入力電流制御デバイスは、これにより、前記立ち下がり及び立ち上がりエッジの一方又は両方の傾斜を制御又は調整して、インターフェース回路の１以上のエレメント（特に、上記ガルバニック絶縁デバイス）により受信信号に導入されるデューティサイクルの非対称性を補償することができる。

［００６５］更に、幾つかの実施態様において、インターフェース回路はオプトカプラにより出力される受信信号の立ち上がりエッジを該オプトカプラにより出力される受信信号の立ち下がりエッジより実質的に多く遅延させるか、又はオプトカプラにより出力される受信信号の立ち下がりエッジを該オプトカプラにより出力される受信信号の立ち上がりエッジより実質的に多く遅延させるように構成された可変エッジ遅延回路を更に含む。該可変エッジ遅延回路は、前述したように当該ＤＡＬＩループ自体により又は当該インターフェース回路の１以上のエレメント（例えば、前記オプトカプラ及び／又は増幅器）により受信信号に導入されたデューティサイクルの非対称性を補償するためのデューティサイクル補償回路として動作することができる。該可変エッジ遅延回路は前記増幅器の出力側に配置することができるが、有利なフィーチャでは、該可変エッジ遅延回路はオプトカプラの出力端と増幅器の入力端との間に配置して、該増幅器の入力部における単一方向性デバイス（半導体接合）を利用するようにすることができる。例えば、前述したように幾つかの実施態様では該増幅器は変化する（利得依存性）立ち下がりエッジ遅延を有し得、その場合、上記可変エッジ遅延回路はオプトカプラの入力端において反対側のエッジを多く遅延することができる。

［００６６］幾つかの実施態様において、上記増幅器及び可変エッジ遅延回路の両方は省略することができる。このような実施態様は、簡素さ及び電流消費の低減の点で利点を有するが、当該オプトカプラが一層厳しく指定されたＣＴＲを有さねばならないことを犠牲にする。

［００６７］本特許出願において開示される本発明の概念を具体的に解説するために、図２は、当該装置をＤＡＬＩバスにインターフェースするためのインターフェース回路２００を有する装置２０の一実施態様の機能ブロック図を示す。本発明思想の適用例としてＤＡＬＩ装置が提示されるが、本発明思想は他の通信インターフェース、特に装置を他の線対にインターフェースするためのインターフェース回路にも適用することができると理解されるべきである。

［００６８］図２に示された実施態様において、装置２０は、ＤＡＬＩ装置であり、ＤＡＬＩバスを介して通信される信号により１以上の照明ユニット又は照明器具の動作を制御するためのコントローラ２７を含むことができる。各照明ユニット又は照明器具は照明ドライバ及び／又はバラストを、１以上の光源と共に含むことができる。

［００６９］インターフェース回路２００は、ダイオードブリッジ２１０；第１電流リミタ部２１５；第２電流リミタ部２１５-2；ガルバニック絶縁デバイス２２０；オプトカプラ入力電流制御デバイス２３０；送信電源２２５；受信信号閾基準デバイス２３５；単方向性デバイス２４５；ガルバニック絶縁を備える送信回路２６０；可変エッジ遅延回路２７０；増幅器２８０；及びローパスフィルタ２９０を含む。

［００７０］送信回路２６０、送信電源２２５及び単方向性デバイス２４５は、コントローラ２７からの送信信号を、ダイオードブリッジ２１０を介してＤＡＬＩバス上に伝達するように動作する。送信回路２６０、送信電源２２５及び単方向性デバイス２４５を実現するために、種々の異なる回路構成及び部品を使用することができる。送信回路２６０、送信電源２２５及び単方向性デバイス２４５を実現するための回路構成の実施例は、共に出願人Stefan-Cristian Rezeanuによる、2012年４月12日に出願された“DIGITAL COMMUNICATION INTERFACE CIRCUIT FOR LINE-PAIR WITH INDIVIDUALLY ADJUSTABLE TRANSITION EDGES”なる発明の名称の米国予備特許出願第61/623,198号及び2012年７月20日に出願された“DIGITAL COMMUNICATION INTERFACE CIRCUIT FOR LINE-PAIR WITH DUTY CYCLE IMBALANCE COMPENSATION”なる発明の名称の米国予備特許出願第61/673,780号に見られる。これらの回路の更なる詳細は、ここでは説明しない。

［００７１］ダイオードブリッジ２１０は、線対（例えば、ＤＡＬＩバス）に結合される1対の極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有する。ダイオードブリッジ２１０は、ＤＡＬＩバスから受信信号を受けるように構成される。前述したように、該受信信号は二相符号化、マンチェスタIEEE 802.3を採用した直列データストリームを有することができ、該規格において、ビット遷移は、典型的には１６ボルト（Ｈ）及び０ボルト（Ｌ）である２つの状態又は電圧レベルの間に生じる。

［００７２］第１電流リミタ部２１５及び第２電流リミタ部２１５-2は、共同で、ＤＡＬＩバスからダイオードブリッジ２１０を介してインターフェース回路２００に供給される入力電流を動作時に制限する電流リミタを有する。通常、ＤＡＬＩ仕様は、ＤＡＬＩバスに付属したスレーブ装置により引き込まれる最大アイドル（即ち、ＤＡＬＩバス上での高電圧レベルを伴う）電流は２ｍＡ以下とするという要件を課す。該電流リミタは、この要件に装置２０が従うことを保証する。第１電流リミタ部２１５はＤＡＬＩバスからの入力電流をインターフェース回路２００に供給する一方、第２電流リミタ部２１５-2は当該入力電流をインターフェース回路２００からダイオードブリッジ２１０を介してＤＡＬＩバスに戻す。

［００７３］更に、幾つかの場合において、インターフェース回路２００は、設置者が誤って装置２０のインターフェース回路２００をＤＡＬＩバスではなくＡＣ主電源の電力搬送線に接続した場合から保護すべく、３０５Ｖまでもの高さの入力電圧に耐えることを必要とされ得る。従って、上記電流リミタは、例えば３０５Ｖ（約２７７Ｖ＋１０％）等の指定された値までの入力電圧に耐えるための当該インターフェース回路２００のための過電圧保護を提供することができる。

［００７４］幾つかの実施態様において、第２電流リミタ部２１５-2は省略することができる。その場合、オプトカプラ入力電流制御デバイス２３０及び受信信号閾基準デバイス２３５は、インターフェース回路２００の戻り電流をダイオードブリッジ２１０に供給するために、該ダイオードブリッジ２１０の負出力端子に直接接続することができる。

［００７５］ガルバニック絶縁デバイス２２０は、ダイオードブリッジ２１０に動作的に接続され、ＤＡＬＩバスからダイオードブリッジ２１０を介して受信されたガルバニック絶縁された受信信号を出力する。装置２０において、ガルバニック絶縁デバイス２２０は該ガルバニック絶縁された受信信号を該装置２０のコントローラ２７へ、可変エッジ遅延回路２７０、増幅器２８０及びローパスフィルタ２９０を介して出力する。ガルバニック絶縁デバイス２２０は、インターフェース回路２００が上記受信信号をコントローラ２７へ伝達する能力を、一方におけるＤＡＬＩバスと他方におけるコントローラ２７との間のガルバニック絶縁を維持しながら提供する。特に、ガルバニック絶縁デバイス２２０は、該デバイスの入力端と該デバイスの出力端との間のガルバニック絶縁を提供する。

［００７６］受信信号閾基準デバイス２３５は、ガルバニック絶縁デバイス２２０が前記受信信号に応答するための閾電圧を設定する。特に、受信信号が図１に図示した特性に従う場合、該受信信号閾基準デバイス２３５は、ガルバニック絶縁デバイスにより出力されるガルバニック絶縁された受信信号が、受信されたＤＡＬＩループ信号が６.５Ｖと９.５Ｖとの間の範囲内の閾電圧（例えば、８.０Ｖ）を経て遷移する場合に高（ハイ）出力レベル又は状態と低（ロー）出力レベル又は状態との間で遷移するための閾を設定する。通常、受信信号閾基準デバイス２３５は、後に詳述するように、上記閾を他の基準電圧（例えば、ガルバニック絶縁デバイス２２０及び／又は電流リミタ２１５若しくは２１５-2の種々の実施態様に存在し得る順方向ダイオード及び／又は接合電圧）と一緒に設定する。

［００７７］オプトカプラ入力電流制御デバイス２３０は、ガルバニック絶縁デバイス２２０の入力部に供給される順方向電流Ｉ_Ｆを制御又は設定する。幾つかの実施態様において、該入力電流制御デバイス２３０は、これにより、ガルバニック絶縁された受信信号の立ち下がりエッジ及び立ち上がりエッジの一方又は両方の傾斜を制御又は調整することができる。該入力電流制御デバイス２３０は、受信信号にＤＡＬＩループ自体により又はインターフェース回路２００の１以上のエレメント（特に、ガルバニック絶縁デバイス２２０）により導入されるデューティサイクルの非対称性を補償するためのデューティサイクル補償回路として動作することができる。可変エッジ遅延回路２７０の種々の実施態様の詳細は後述する。

［００７８］増幅器２８０は、ガルバニック絶縁された受信信号をガルバニック絶縁デバイス２２０から可変エッジ遅延回路２７０を介して入力するための入力端と、対応する二進デジタル信号をローパスフィルタ２９０の入力端に供給するための出力端とを有している。有利には、増幅器２８０は、当該インターフェース回路２００によりコントローラ２７へ出力される上記二進デジタル信号が広い範囲の異なる受信信号レベル、異なる環境条件及び該インターフェース回路２００における種々の部品の異なる性能特性に対して完全な電圧の振れを示すことを保証するように構成される。

［００７９］可変エッジ遅延回路２７０は、ガルバニック絶縁デバイス２２０からガルバニック絶縁された受信信号を入力すると共に、該ガルバニック絶縁された受信信号の立ち上がりエッジを該ガルバニック絶縁された受信信号の立ち下がりエッジより実質的に多く遅延させ、又は該ガルバニック絶縁された受信信号の立ち下がりエッジを該ガルバニック絶縁された受信信号の立ち上がりエッジより実質的に多く遅延させるように構成される。該可変エッジ遅延回路２７０は、伝送信号にＤＡＬＩループ自体により、又はインターフェース回路２００の他のエレメント（例えば、前述したようにガルバニック絶縁デバイス２２０及び／又は増幅器２８０）により導入されるデューティサイクルの非対称性を補償するためのデューティサイクル補償回路として動作することができる。該可変エッジ遅延回路２７０の種々の実施態様の更なる詳細は後述する。

［００８０］ローパスフィルタ２９０は、増幅器２８０により出力される二進デジタル信号に存在するノイズ（特に、高周波数ノイズ）を低減することができる。

［００８１］幾つかの実施態様において、当該インターフェース回路２００の幾つかのエレメントは省略することができ、通常、一方における性能と他方におけるコスト／複雑さとの間の取引を行う。例えば、後に、可変エッジ遅延回路２７０及び増幅器２８０が省略された実施態様を説明する。

［００８２］更に、インターフェース回路２００は増幅器２８０の入力側に配置された可変エッジ遅延回路２７０を示しているが、通常、可変エッジ遅延回路２７０は増幅器２８０の上流若しくは下流に、又はガルバニック絶縁デバイス２２０の上流にさえも配置することができる。

［００８３］図３は、装置３０をＤＡＬＩバスにインターフェースするためのインターフェース回路３００を有する装置３０の一実施態様の更に詳細なブロック図である。特に、インターフェース回路３００はインターフェース回路２００の一実施態様であり得る。

［００８４］図３に示された実施態様において、インターフェース回路３００は、ＤＡＬＩバスを、該ＤＡＬＩバスを介して伝達された信号により１以上の照明ユニット又は照明器具の動作を制御するためのコントローラ（図３には示されていない）にインターフェースするためのＤＡＬＩインターフェースを有することができる。各照明ユニット又は照明器具は照明ドライバ及び／又はバラストを、１以上の光源と一緒に含むことができる。

［００８５］インターフェース回路３００は、ダイオードブリッジ２１０；第１電流リミタ部２１５；第２電流リミタ部２１５-2；オプトカプラ３２０；オプトカプラ入力電流制御デバイス２３０；送信電源２２５；受信信号閾基準デバイス２３５；単方向性デバイス２４５；ガルバニック絶縁を備える送信回路２６０；可変エッジ遅延回路２７０；増幅器２８０；及びローパスフィルタ２９０を含む。

［００８６］インターフェース回路３００は、第１及び第２電流リミタ部２１５及び２１５-2の両方を含むインターフェース回路２００の一実施態様であり、ガルバニック絶縁デバイスはオプトカプラ３２０である。

［００８７］オプトカプラ３２０は、（１）入力ダイオード並びに該入力ダイオードのアノード及びカソードに対応する第１及び第２入力端子を有する入力部と、（２）オプトカプラトランジスタ並びに該オプトカプラトランジスタのコレクタ及びエミッタに接続された第１及び第２出力端子を有する出力部とを有している。オプトカプラ３２０の第１入力端子は第１電流リミタ部２１５を介してダイオードブリッジ２１０に動作的に接続されて受信信号を受ける一方、該オプトカプラ３２０の第２入力端子は受信信号閾基準デバイス２３５に接続されている。上記オプトカプラトランジスタのエミッタ（第２出力端子）は接地点に接続され、コレクタ（第１出力端子）はガルバニック絶縁された受信信号を出力するように構成されている。

［００８８］ＤＡＬＩバスからダイオードブリッジ２１０を介して受信され、第１電流リミタ部２１５により出力される入力電流の一部は、上記第１入力端子を介してオプトカプラ３２０に供給される。この電流は、オプトカプラ３２０のダイオードを経る順方向電流Ｉ_Ｆを有する。

［００８９］有利には、オプトカプラ入力電流制御デバイス２３０は、オプトカプラ３２０の入力部／ダイオードへ供給される順方向電流Ｉ_Ｆの量を制御又は設定する。前述したように、オプトカプラ３２０の電流伝達比（ＣＴＲ）は、なかでも、オプトカプラ３２０の入力部／ダイオードに供給される順方向電流Ｉ_Ｆの関数である。例えば、オプトカプラ３２０の前記オプトカプラトランジスタが活性領域で動作される場合、該オプトカプラ３２０のダイオードを経る順方向電流Ｉ_Ｆが増加すると、該オプトカプラ３２０のＣＴＲは増加する。更に、オプトカプラ３２０のオプトカプラトランジスタが、前記受信信号が第１レベル（例えば、０ボルト）と第２レベル（例えば、１６ボルト）との間で切り換わることに応答して、オフモードと活性領域との間で切り換わる場合、受信信号に応答してオプトカプラ３２０のオプトカプラトランジスタがオンする際の遅延は、上記ＣＴＲの関数として変化する。

［００９０］従って、オプトカプラ３２０の入力ダイオードを経る順方向電流Ｉ_Ｆを制御、設定又は調整することにより、該オプトカプラ３２０のオプトカプラトランジスタが受信信号に応答してオンする際の遅延を調整することができ、これにより、該オプトカプラ３２０により出力されるガルバニック絶縁された受信信号のデューティサイクルを調整することもできる。

［００９１］一方、オプトカプラ入力電流制御デバイス２３０は、オプトカプラ３２０と受信信号閾基準デバイス２３５との直列結合に対して並列に接続されている。（１）オプトカプラ入力電流制御デバイス２３０と、（２）オプトカプラ３２０／受信信号閾基準デバイス２３５との上記並列結合に対する入力電流は、前記電流リミタにより制限されるので、当該オプトカプラ３２０の入力ダイオードを経る順方向電流Ｉ_Ｆは、上記制御デバイス２３０が迂回させる電流の量を制御、調整又は設定することにより制御、調整又は設定することができる。

［００９２］幾つかの実施態様において、オプトカプラ入力電流制御デバイス２３０により迂回される電流の量は、当該インターフェース回路３００の製造の間に設定することができる。その様にして、オプトカプラ３２０のＣＴＲのサンプル毎及びインターフェース回路毎の変動を補償することができる。更に詳細には、オプトカプラ３２０のオプトカプラトランジスタがオンする際の公称遅延は、製造作業の間にオプトカプラ入力電流制御デバイス２３０を調整することにより設定することができ、これにより、該オプトカプラ３２０により出力されるガルバニック絶縁された受信信号のデューティサイクルを所望の公称値になるように調整する、又は、より一般的には、当該インターフェース回路３００のローパスフィルタ２９０により出力される二進デジタル信号のデューティサイクルを公称値（例えば、５０％）となるように調整することができる。

［００９３］これを更に進めると、幾つかの実施態様において、オプトカプラ入力電流制御デバイス２３０により迂回される電流の量は、オプトカプラ３２０のＣＴＲのサンプル毎及びインターフェース回路毎の変動のみならず、温度によるＣＴＲの変動も補償し、及び／又はＤＡＬＩバスから受信される受信信号の電圧の振れの変動に対処し、これにより、ローパスフィルタ２９０により出力される二進デジタル信号のデューティサイクルを調整するために、当該インターフェース回路３００の動作の間において動的に変化させることもできる。

［００９４］有利には、オプトカプラ３２０のオプトカプラトランジスタは、受信信号が第１レベル（例えば、０ボルト）と第２レベル（例えば、１６ボルト）との間で切り換わることに応答して、オフモードと活性領域との間で切り換わるように構成される。その場合、増幅器２８０は、オプトカプラ３２０のＣＴＲの潜在的に広い範囲にわたり該増幅器の出力負荷（Ｒ_Ｌ）における電圧の完全な範囲の振れを保証するように構成される。有利には、増幅器２８０はガルバニック絶縁された受信信号に応答してオフ（遮断）状態と飽和状態との間で切り換わるように構成される。上記振れの振幅はＶＣＣ電源（通常は、良好に調整された基準）及び当該増幅器の出力段により決定される。

［００９５］幾つかの実施態様において、増幅器２８０は、該増幅器２８０がオフされた際の変化する（利得依存性の）立ち下がりの（又は、当該増幅器２８０の出力段トポロジに依存して、立ち上がりの）エッジ遅延を有し得る。有利には、これは、オプトカプラ入力電流制御デバイス２３０及び可変エッジ遅延回路２７０の何れか又は両方により、対応するオン時遅延により補償することができる。増幅器２８０における上記立ち下がりエッジ遅延は物理的現象（例えば、増幅器２８０の飽和された出力PNP BJTにより導入される蓄積時間遅延による）によるものであり得る一方、上記オン時遅延は所望のデューティサイクル補償を達成するであろう。

［００９６］幾つかの実施態様において、可変エッジ遅延回路２７０は、増幅器２８０により導入される不均衡のみならず、ＤＡＬＩループ自体を含む当該回路の残部（オプトカプラ３２０の上流又は下流）により導入される出力デューティサイクルの非対称性も補償する。増幅器２８０によりオプトカプラ３２０の大きなＣＴＲ範囲の補償のために支払われるべき代価は、該増幅器２８０の出力段における物理的スイッチ時間による遅延不均衡の増加である。幾つかの実施態様において、これも、オプトカプラ入力電流制御デバイス２３０及び可変エッジ遅延回路２７０により補償することができ、可変エッジ遅延回路２７０は単一の遷移の遅延を狙った微調整を実行する。従って、インターフェース回路３００においては、デューティサイクル不均衡補償は２つの別個のメカニズムにより、即ち、（１）オプトカプラ３２０に供給される入力電流Ｉ_Ｆを設定又は制御するオプトカプラ入力電流制御デバイス２３０；及び（２）オプトカプラ３２０の出力側（下流）の可変エッジ遅延回路２７０により実行されることに注意すべきである。

［００９７］図４は装置の他の実施態様４０の回路図であり、該実施態様は装置４０をＤＡＬＩバスにインターフェースするためのインターフェース回路４００を有している。特に、インターフェース回路４００は前記インターフェース回路２００の一実施態様であり得る。

［００９８］簡略化のために、インターフェース回路４００とインターフェース回路３００との間の相違点のみを明らかにする。

［００９９］インターフェース回路４００は、インターフェース回路３００からは２つの主要な変更を示している。第１に、インターフェース回路４００は第２電流リミタ部２１５-2を省略し、１つの電流リミタ部２１５しか含んでいない。第２に、インターフェース回路４００において、可変エッジ遅延回路２７０及び増幅器２８０は、インターフェース回路３００におけるコレクタとは反して、オプトカプラ３２０のエミッタ（第２出力端子）に接続され、該エミッタにより駆動される。このことは、インターフェース回路３００におけるのとは異なり、インターフェース回路４００における負荷抵抗（Ｒ_Ｌ）の別の電圧レールへの接続により暗示されているように、増幅器２８０の二進デジタル出力信号の異なる極性の使用も含み得る。

［０１００］簡略化のために、これら変更の両方が図４において１つの図面に示されているが、これら変更は独立であって、他の実施態様はインターフェース回路３００に対するこれら変更のうちの一方又は他方のみを含むこともできると理解されるべきである。即ち、幾つかの実施態様は第１及び第２電流リミタ部２１５及び２１５-2を含むことができる一方、可変エッジ遅延回路２７０及び増幅器２８０はオプトカプラ３２０のエミッタ（第２出力端子）に接続され、該エミッタにより駆動される。他の実施態様は、第２電流リミタ部２１５-2を省略して、１つの電流リミタ部２１５のみを含むことができる一方、可変エッジ遅延回路２７０及び増幅器２８０はオプトカプラ３２０のコレクタ（第１出力端子）に接続され、該コレクタにより駆動される。

［０１０１］図５は装置の一実施態様５０の回路図であり、該実施態様は装置５０をＤＡＬＩバスにインターフェースするためのインターフェース回路５００を有している。インターフェース回路５００は、ダイオードブリッジ２１０；第１電流リミタ部５１５及び第２電流リミタ部５１５-2を有する電流リミタ；オプトカプラ３２０；入力電流制御デバイス５３０；送信電源５２５；受信信号閾基準デバイス５３５；単方向性デバイス５４５；ガルバニック絶縁を備える送信回路２６０；可変エッジ遅延回路５７０；増幅器５８０；並びにローパスフィルタ５９０を含んでいる。

［０１０２］第１電流リミタ部５１５は、デプレッションモードＮチャンネル金属酸化膜半導体電界効果トランジスタ（MOSFET）Ｑ_１及びゲート-ソース抵抗Ｒ_GSを有している。第２電流リミタ部５１５-2は、ＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）Ｑ_２及び電流制限抵抗Ｒ_CLを有している。動作時において、Ｑ_１は電圧破壊保護を提供する一方、Ｒ_GSはＱ_２のコレクタを経る電流を設定する。Ｒ_GSの両端間の電圧降下の極性が、図５に示される簡単な構成のためにデプレッションモードＮチャンネルMOSFETの使用を強いていることに注意されたい。Ｒ_GSは、典型的に、数十ｋΩの範囲内であり、従って、アイドル状態におけるＤＡＬＩバス電流の殆どはＲ_CL及びオプトカプラ３２０の入力ダイオードを介して流れるであろう。幾つかの実施態様において、Ｒ_CLは、アイドルＤＡＬＩバス電流を、必要とされる２ｍＡ（ＤＡＬＩ規格による）より小さな（しかし近い）値に制限するために３００〜４００Ωの範囲内の値を有することができる。

［０１０３］単方向性デバイス５４５は単純なダイオードであり、該ダイオードは、送信電源５２５を形成するＣ_TXと直列になって、送信回路２６０がＤＡＬＩバスの短絡を強制しない期間の間に該送信電源５２５の電荷を補給する。

［０１０４］当該インターフェース回路５００において、オプトカプラ入力電流制御デバイス５３０は抵抗Ｒ_IFに過ぎず、該抵抗はＤＡＬＩバス電流の一部を単に分路して、オプトカプラ３２０の入力ダイオードを経る順方向電流Ｉ_Ｆを低減し、その結果として、該オプトカプラ３２０のＣＴＲを低減する。

［０１０５］幾つかの実施態様において、Ｒ_IFの値は、インターフェース回路５００の製造の間において各インターフェース回路５００に対して個別に（例えば、抵抗ラダーにおけるヒューズを飛ばすことにより）選択することができる。その様にすることにより、オプトカプラ３２０のサンプル毎及びインターフェース回路毎のＣＴＲの変化を補償することができる。更に詳細には、オプトカプラ３２０のオプトカプラトランジスタがオンする際の公称遅延は、製造作業の間にＲ_IFの値を選択することにより設定することができ、これにより、該オプトカプラ３２０により出力されるガルバニック絶縁された受信信号のデューティサイクルを所望の公称値となるように調整し、又は（もっと一般的には）当該インターフェース回路５００のローパスフィルタ５９０により出力される二進デジタル信号のデューティサイクルを公称値（例えば、５０％）となるように調整する。

［０１０６］これを更に進めると、幾つかの実施態様において、Ｒ_IFの値は、オプトカプラ３２０のＣＴＲをサンプル毎に及びインターフェース回路毎に調整すると共に、温度による及び／又はＤＡＬＩバスから受信される受信信号の電圧の振れの変動等の他の要因によるＣＴＲの変化を補償するために、インターフェース回路５００の動作の間に動的に変化させることができる。例えば、幾つかの実施態様において、温度補償を、インターフェース回路５００に温度測定デバイス及び測定された温度に応答するルックアップテーブルを含めることにより達成することができ、これらは、オプトカプラ３２０の所与のサンプル及び所与の温度に対してＲ_IFの特定の値を選択するために抵抗ラダーに種々の抵抗値を動的に追加又は削除するために使用され、これにより、インターフェース回路５００のローパスフィルタ５９０により出力される二進デジタル信号のデューティサイクルを公称値（例えば、５０％）となるように調整する。他の実施態様においては、インターフェース回路５００の出力デューティサイクル又は何らかの他のパラメータが動作中に測定され、該インターフェース回路５００のローパスフィルタ５９０により出力される二進デジタル信号に対して所望のデューティサイクル（例えば、５０％）を達成するためにＲ_IFの値を動的に調整するためのフィードバックループを採用することも考えられる。

［０１０７］受信信号閾基準デバイス５３５は、ツェナーダイオードＤ_REFを有する。幾つかの実施態様において、該ツェナーダイオードＤ_REFの閾電圧は４.５〜６.５Ｖの範囲内とすることができ、該電圧は、オプトカプラ３２０の入力ダイオード及び前記電流リミタのＱ_２（NPN BJT）におけるベース-エミッタ接合の両端間のＶ_Ｆ（順方向接合）電圧降下との組み合わせで、ＤＡＬＩバス上の受信信号の電圧の振れに対して閾電圧を所望の値に設定することができる。

［０１０８］増幅器５８０は、負荷抵抗Ｒ_Ｌ（幾つかの実施態様では、低ｋΩ範囲の値を有し得る）を駆動するＰＮＰバイポーラトランジスタ（ＢＪＴ）を含む。幾つかの実施態様において、電圧ＶＣＣは３.３Ｖの公称値を有することができる。他の実施態様において、ＶＣＣは５Ｖの公称値を有することができ、この値は、より高い消散電力を犠牲にして、ＭＣＵまでの信号経路における一層良好なノイズ余裕度を保証することができる。

［０１０９］可変エッジ遅延回路５７０は、増幅器５８０におけるＰＮＰ ＢＪＴのベース-エミッタ接合に対して並列なコンデンサＣ_EDを含んでいる。幾つかの実施態様において、オプションとしての抵抗（点線で描かれている）を、上記コンデンサＣ_EDと並列に設けることができると共に、該コンデンサＣ_EDの所望の値及び増幅器５８０により負荷抵抗Ｒ_Ｌに出力される二進デジタル信号の完全な振れを保証するための所望のＢＪＴ電流利得の量に依存して、該可変エッジ遅延回路５７０及び増幅器５８０により共用することができる。この場合、ＤＡＬＩバスからの受信信号はオプトカプラ３２０を典型的にカットオフと活性領域との間で切り換えさせ、このことは該オプトカプラが一層高いＣＴＲで動作することを保証する一方、増幅器５８０は典型的にカットオフと飽和状態との間で切り換えるようにさせられる。幾つかの実施態様において、Ｃ_EDは数ｎＦの範囲内の値を有し得る。Ｃ_EDと並列に上記抵抗が設けられる場合、幾つかの実施態様において、該抵抗は低ｋΩ範囲内の値を有し得る。

［０１１０］ローパスフィルタ５９０は直列抵抗Ｒ_LPF及び並列コンデンサＣ_LPFを有している。他の構成も可能であり、幾つかの実施態様では、Ｒ_LPFは省略することができる。幾つかの実施態様において、Ｃ_LPFは数ｎＦの値を有することができる。

［０１１１］インターフェース回路５００は、増幅器５８０の出力端における潜在的に大きなエッジ遅延が、Ｒ_IF値の適切な選択により、及び／又は可変エッジ遅延回路５７０における反対側のエッジの遅延により補償される場合に経済的な構成を提供する。これは、そこに本来的に存在する単方向性素子（ＢＪＴの入力接合）を利用することができるからである。しかしながら、これを限定として見てはならない。一般的に、可変エッジ遅延回路５７０（デューティサイクル制御デバイス）は増幅器５８０の上流若しくは下流に、又はガルバニック絶縁デバイス３２０の上流にさえ存在することができる。

［０１１２］インターフェース回路５００において、デューティサイクル不均衡補償は２つの別個のメカニズムにより、即ち、（１）オプトカプラ３２０に供給される入力電流を設定又は制御するオプトカプラ入力電流制御デバイス５３０；及び（２）オプトカプラ３２０の出力側（下流）の可変エッジ遅延回路５７０により実行されることに注意すべきである。

［０１１３］図６は装置の他の実施態様６０の回路図であり、該実施態様は装置６０をＤＡＬＩバスにインターフェースするためのインターフェース回路６００を有している。インターフェース回路６００は、ダイオードブリッジ２１０；電流リミタ６１５；オプトカプラ３２０；オプトカプラ入力電流制御デバイス５３０；送信電源５２５；受信信号閾基準デバイス５３５；単方向性デバイス５４５；ガルバニック絶縁を備える送信回路２６０；可変エッジ遅延回路５７０；増幅器６８０；及びローパスフィルタ５９０を含んでいる。

［０１１４］簡略化のために、インターフェース回路６００とインターフェース回路５００との間の相違点のみを明らかにする。

［０１１５］インターフェース回路６００は、インターフェース回路５００からは２つの主要な変更を示している。第１に、インターフェース回路６００は、第１及び第２電流リミタ部５１５及び５１５-2を有するインターフェース回路５００の電流リミタを、単一の電流リミタ６１５に置換している。第２に、インターフェース回路６００はカレントミラー構成を採用した増幅器６８０を用いている。

［０１１６］電流リミタ６１５は、第１及び第２のＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）Ｑ_１及びＱ_２、電流制限抵抗Ｒ_CL、並びに（１）ベース直列抵抗Ｒ_BS及び（２）ベース並列抵抗Ｒ_BPの一方を有している。Ｑ_１及びＲ_CLの組み合わせは、インターフェース回路６００によりＤＡＬＩバスから消費される最大アイドル入力電流Ｉ_MAXを、Ｉ_Max＝０.６/Ｒ_CLと設定する。幾つかの実施態様において、Ｒ_CLは３００〜４００Ω範囲内の値を有することができる一方、Ｒ_BS（又は、Ｒ_BSの代わりにＲ_BPが使用される実施態様ではＲ_BP）は、例えば、１００〜２００ｋΩ範囲内の値を有し得る。通常、Ｑ_１の両端間の電圧降下（Ｖ_CE）は約１.２ボルトであろう。トランジスタＱ_２はインターフェース回路６００に対して過電圧保護を提供し、通常、例えば４００〜５００Ｖの高絶縁破壊電圧を有し得る。

［０１１７］増幅器６８０は、マスタ及びスレーブＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）Ｑ_３及びＱ_４；マスタトランジスタＱ_３のエミッタ脚におけるカレントミラー利得抵抗Ｒ_CMG；並びに、オプションとして、スレーブトランジスタＱ_４のエミッタ脚における抵抗を有している。マスタトランジスタＱ_３はダイオード構成で接続されている。幾つかの実施態様において、Ｒ_CMGは５００〜１０００Ωの範囲内の値を有することができ、その場合、当該カレントミラーは約５〜５０の範囲内の電流利得を有することができる（Ｑ_４のエミッタに抵抗が存在しない場合）。

［０１１８］ここでも、典型的に、ＤＡＬＩバスからの受信信号はオプトカプラ３２０をカットオフと活性動作領域（一層高いＣＴＲ範囲を保証する）との間で切り換えさせる電圧の振れを有する一方、増幅器６８０の出力部（カレントミラーのスレーブトランジスタＱ_４）はカットオフと飽和状態との間で切り換わるようにされる。図５と同様に、抵抗（図６における点線）をオプションとしてＣ_EDと並列に配置することができる。

［０１１９］簡略化のために、これらの変更の両方が図６において１つの図面で示されているが、これら変更は独立であって、他の実施態様は、インターフェース回路５００に対して、これら変更の一方又は他方のみを含むことができると理解されるべきである。即ち、幾つかの実施態様は第１及び第２電流リミタ部５１５及び５１５-2を含むことができる一方、カレントミラー構成を有する増幅器６８０を採用することができる。他の実施態様は、第１及び第２電流リミタ部５１５及び５１５-2を電流リミタ６１５により置換するが、インターフェース回路５００の単一トランジスタ増幅器５８０を採用する。

［０１２０］図７は、装置の更に他の実施態様７０の回路図であり、該実施態様は装置７０をＤＡＬＩバスにインターフェースするためのインターフェース回路７００を有している。インターフェース回路７００は、可変エッジ遅延回路５７０及び増幅器６８０が省略されている点を除き、インターフェース回路６００と同一である。この場合、ＤＡＬＩバスからの受信信号は、ローパスフィルタ５９０の出力端において最大の電圧の振れを提供するためにオプトカプラ３２０をカットオフと飽和状態との間で切り換えさせるような電圧の振れを有することが望ましい。このようなオプトカプラ３２０の動作は、カットオフと能動領域との間で切り換える動作と比較して、オプトカプラ３２０のＣＴＲ範囲を低下させる。

［０１２１］インターフェース回路７００は、オプトカプラ入力電流制御エレメント５３０（Ｒ_IF）を介してデューティサイクルの制御を行う。即ち、Ｒ_IFの値を増加させることにより、オプトカプラ３２０を経る順方向電流Ｉ_Ｆが増加され、その値が１〜２ｍＡの範囲内であると仮定すると、このことはオプトカプラ３２０のＣＴＲの増加を生じさせる。このことは、オプトカプラ３２０の出力端におけるガルバニック絶縁された受信信号の一層速い立ち上がりエッジを、増加された蓄積時間（オプトカプラトランジスタの一層深い飽和により生じる）による立ち下がりエッジの遅延と一緒に生じさせる。明らかなことに、Ｒ_IFの値を減少させることにより、デューティサイクルに対する反対の効果を達成することができる。

［０１２２］インターフェース回路５００及び６００と比較すると、インターフェース回路７００は、性能の低下を犠牲にするが（即ち、該インターフェース回路は、ＤＡＬＩ規格に提示されるデューティサイクル要件を恐らくは満たさなくなり始めるまで、オプトカプラ３２０の大幅に少ない下端側のＣＴＲしか許容することができない）、簡単さという利点を有している。

［０１２３］他の変形例も可能である。

［０１２４］具体的な解説を行うために、上記では実施態様をＤＡＬＩバスにインターフェースするＤＡＬＩ装置に関連して説明したが、上述した概念は斯様に限定されるものではなく、他のネットワーク、システム、バス又はループのための他の通信インターフェース（特には、線対のための通信インターフェース）にも適用することができると理解されるべきである。

［０１２５］以上、本発明の幾つかの実施態様を説明及び図示したが、当業者であれば、ここに記載した機能を実行し、及び／又はここに記載した結果及び／又は利点の1以上を得るための種々の他の手段及び／又は構成を容易に着想することができる。このような変形例及び／又は修正例の各々は、ここに記載した本発明の実施態様の範囲内に入ると見なされる。もっと一般的には、当業者であれば、ここに記載した全てのパラメータ、寸法、材料及び構成は例示的であることを意図するものであり、実際のパラメータ、寸法、材料及び構成は本発明の教示内容が用いられる特定の用途又はアプリケーションに依存することを容易に理解するであろう。また、当業者であれば、ここに説明した本発明の特定の実施態様の多数の均等物を認識し、又は通例の実験を用いるだけで確かめることができるであろう。従って、上述した実施態様は例示としてのみ提示されたものであり、添付請求項及び該請求項の均等物の範囲内において、本発明の実施態様は特定的に説明及び請求項に記載されたもの以外の形で実施することができると理解されるべきである。本開示による本発明の実施態様は、ここで述べた各フィーチャ、システム、物品、材料、キット及び／又は方法に向けられたものである。更に、２以上の斯様なフィーチャ、システム、物品、材料、キット及び／又は方法の如何なる組み合わせも、このようなフィーチャ、システム、物品、材料、キット及び／又は方法が相互に矛楯しないならば、本開示の発明の範囲内に含まれるものである。

［０１２６］ここで定められ及び使用された全ての定義は、辞書の定義、参照により組み込まれた文献における定義及び／又は定義された用語の通常の意味を規制すると理解されるべきである。

［０１２７］本明細書及び請求項で使用される単数形は、そうでないと明示しない限り、“少なくとも１つの”を意味すると理解されるべきである。

［０１２８］本明細書及び請求項における“及び／又は”なる語句は、そのように結合されたエレメントの“何れか又は両方”を、即ち或る場合には連接的に存在し、他の場合には離接的に存在するエレメントを意味すると理解されるべきである。“及び／又は”で列挙された複数のエレメントは、同様に、即ちそのように結合されたエレメントの“１以上”であると見なされたい。“及び／又は”なる文により固有に識別されたエレメント以外の他のエレメントも、これらの固有に識別されたエレメント関係するか関係しないかによらず、オプションとして存在することができる。

［０１２９］本明細書及び請求項で使用される場合、１以上のエレメントのリストを参照する“少なくとも１つの”なる語句は、該エレメントのリストにおけるエレメントの何れか１以上から選択された少なくとも１つのエレメントを意味するものであり、該エレメントのリスト内の各及び全エレメントの少なくとも１つを必ずしも含むものではなく、該エレメントのリスト内のエレメントの如何なる組み合わせをも除くものではないと理解されるべきである。この定義は、上記“少なくとも１つの”なる語句が参照する上記エレメントのリスト内で固有に識別されるエレメント以外のエレメントが、上記の固有に識別されたエレメントに関係するか又は関係しないかに拘わらず、オプションとして存在することも可能にする。また、明確にそうでないと示さない限り、請求項に記載された２以上のステップ又は動作を含む如何なる方法においても、該方法のステップ又は動作の順序は、これらステップ又は動作が記載された順序に必ずしも限定されるものではないと理解されるべきである。また、請求項の括弧内に記載された符号（もし、あるなら）は、便宜のためにのみ設けられたものであり、如何なる形でも当該請求項を限定するものとみなしてはならない。

Claims (20)

1. デジタルアドレッサブル照明インターフェース（ＤＡＬＩ）バスをコントローラにインターフェースするインターフェース回路を有する装置であって、前記インターフェース回路が、
   前記ＤＡＬＩバスに結合される極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有し、前記ＤＡＬＩバスから受信信号を受けるダイオードブリッジと、
   前記ＤＡＬＩバスから前記ダイオードブリッジを介して前記インターフェース回路に供給される入力電流を制限する電流リミタと、
   前記ダイオードブリッジから前記受信信号を受ける入力部を有すると共に、前記ダイオードブリッジ及びＤＡＬＩバスからガルバニック絶縁された前記受信信号を出力する出力部を有するオプトカプラと、
   前記オプトカプラが前記受信信号に応答する閾電圧を設定する受信信号閾基準デバイスと、
   前記インターフェース回路に供給される前記入力電流の少なくとも一部を、前記オプトカプラの入力部に供給されることから迂回させるオプトカプラ入力電流制御デバイスと、
   前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を出力する増幅器と、
   前記二進デジタル信号を前記コントローラに出力するローパスフィルタと、
   前記ガルバニック絶縁された受信信号の立ち上がりエッジを該ガルバニック絶縁された受信信号の立ち下がりエッジよりも実質的に多く遅延させるか、又は前記ガルバニック絶縁された受信信号の立ち下がりエッジを該ガルバニック絶縁された受信信号の立ち上がりエッジよりも実質的に多く遅延させる可変エッジ遅延回路と、
   を有する、装置。
2. 前記可変エッジ遅延回路が、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部の間に接続されたコンデンサを有する、請求項１に記載の装置。
3. 前記オプトカプラ入力電流制御デバイスが、前記ダイオードブリッジの正出力端子と負出力端子との間の直列電流経路内において前記オプトカプラの入力部に並列に接続された抵抗を有する、請求項１に記載の装置。
4. 前記電流リミタが第１電流リミタ部と第２電流リミタ部とを有し、前記第１電流リミタ部は前記入力電流を前記ＤＡＬＩバスから前記インターフェース回路に供給し、前記第２電流リミタ部は前記入力電流を前記インターフェース回路から前記ダイオードブリッジを介して前記ＤＡＬＩバスへ戻す、請求項１に記載の装置。
5. 前記第１電流リミタ部が、
   ソース、ドレイン及びゲートを有するデプレッションモードＮチャンネル電界効果トランジスタ（ＦＥＴ）であって、前記ドレインが前記ダイオードブリッジの正出力端子に接続され、前記ソースが前記入力電流を前記インターフェース回路に出力するＦＥＴと、
   前記ゲート及び前記ソースの間に接続された第１抵抗と、
   を有し、
   前記第２電流リミタ部が、
   コレクタ、エミッタ及びベースを有するバイポーラ接合トランジスタであって、前記エミッタが前記ダイオードブリッジの負出力端子に接続され、前記コレクタが前記ＦＥＴのゲートに接続されたバイポーラ接合トランジスタと、
   前記ベース及び前記エミッタの間に接続された第２抵抗と、
   を有し、前記バイポーラ接合トランジスタ及び前記第２抵抗が前記入力電流を前記インターフェース回路から前記ダイオードブリッジに戻す、
   請求項４に記載の装置。
6. 前記オプトカプラの出力部が、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端が該オプトカプラトランジスタのコレクタに接続される、請求項１に記載の装置。
7. 前記増幅器が、ベース、エミッタ及びコレクタを備える増幅器トランジスタを有し、
   前記増幅器トランジスタのベースが前記オプトカプラトランジスタのコレクタに接続され、
   前記可変エッジ遅延回路が、前記増幅器トランジスタのベースとエミッタとの間に接続されたコンデンサを有する、
   請求項６に記載の装置。
8. 前記増幅器が、１対の整合されたトランジスタと、該整合されたトランジスタの少なくとも一方のエミッタに直列な少なくとも１つの抵抗とを備えたカレントミラーを有する、請求項６に記載の装置。
9. 前記オプトカプラの出力部は、コレクタ及びエミッタを備えるオプトカプラトランジスタを有し、前記増幅器の入力端が該オプトカプラトランジスタのエミッタに接続される、請求項１に記載の装置。
10. 前記受信信号は２つの状態を持つ二進デジタル信号であり、前記オプトカプラの出力部はオプトカプラトランジスタを有し、該オプトカプラトランジスタは前記受信信号の２つの状態に応答してカットオフ領域と活性領域との間で切り換わる、請求項１に記載の装置。
11. 前記受信信号閾基準デバイスが、前記ダイオードブリッジの正出力端子と負出力端子との間において前記オプトカプラの入力部と直列な経路に接続されたツェナーダイオードを有する、請求項１に記載の装置。
12. デジタルアドレッサブル照明インターフェース（ＤＡＬＩ）バスをコントローラにインターフェースするインターフェース回路を有する装置であって、前記インターフェース回路が、
    前記ＤＡＬＩバスに結合される極性非依存性入力端子を有すると共に、正出力端子及び負出力端子を有し、前記ＤＡＬＩバスから受信信号を受けるダイオードブリッジと、
    前記ダイオードブリッジから前記受信信号を受ける入力部を有すると共に、前記ダイオードブリッジ及びＤＡＬＩバスからガルバニック絶縁された前記受信信号を出力する出力部を有するガルバニック絶縁デバイスと、
    前記ガルバニック絶縁デバイスが前記受信信号に応答する閾電圧を設定する受信信号閾基準デバイスと、
    前記ガルバニック絶縁された受信信号の立ち上がりエッジのタイミングを、該ガルバニック絶縁された受信信号の立ち下がりエッジに対して調整する第１デューティサイクル制御デバイスと、
    を有する、装置。
13. 前記ガルバニック絶縁デバイスがオプトカプラを有し、前記第１デューティサイクル制御デバイスが該オプトカプラのダイオードを経る順方向電流を制御する、請求項１２に記載の装置。
14. 前記第１デューティサイクル制御デバイスが、前記ＤＡＬＩバスから前記ダイオードブリッジを介して前記インターフェース回路に供給される入力電流の選択された部分を、前記オプトカプラのダイオードに供給されることから迂回させる抵抗を有する、請求項１３に記載の装置。
15. 前記オプトカプラから前記ガルバニック絶縁された受信信号を入力すると共に、二進デジタル信号を出力する増幅器と、
    前記二進デジタル信号の立ち上がりエッジのタイミングを該二進デジタル信号の立ち下がりエッジに対して調整する第２デューティサイクル制御デバイスと、
    を更に有する、請求項１３に記載の装置。
16. 前記第２デューティサイクル制御デバイスが、立ち上がり及び立ち下がり二進信号入力エッジの間で異なる入力抵抗を示す前記増幅器の入力部に対して並列に接続されたコンデンサを有する、請求項１５に記載の装置。
17. 前記第２デューティサイクル制御デバイスが前記増幅器の出力部に配置される、請求項１５に記載の装置。
18. 前記オプトカプラがオプトカプラトランジスタを含み、該オプトカプラトランジスタが前記受信信号に応答してカットオフ領域と活性領域との間で切り換わる、請求項１５に記載の装置。
19. 前記増幅器が前記ガルバニック絶縁された受信信号に応答してカットオフ領域と飽和領域との間で切り換わる、請求項１８に記載の装置。
20. 前記オプトカプラがオプトカプラトランジスタを含み、該オプトカプラトランジスタが前記受信信号に応答してカットオフ領域と飽和領域との間で切り換わる、請求項１２に記載の装置。