JP2016212342A - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】ＭＬＳ駆動を行う駆動回路と表示データを記憶する表示ＲＡＭの効率的なレイアウト配置の実現が可能な表示ドライバー、電気光学装置及び電子機器等を提供すること。
【解決手段】表示ドライバーは、表示パネルのｎラインを同時駆動する表示ドライバーである。表示ドライバーは、表示パネルを駆動する駆動回路１０と、表示データを記憶する表示ＲＡＭ５０と、表示ＲＡＭ５０の読み出し回路４０と、を含む。そして、読み出し回路４０は、１画素の表示データのビット数をｍビットとした場合に、ｎライン×ｍビットの表示データを、表示パネルの１セグメント分の表示データとして、表示ＲＡＭから同時に読み出す。
【選択図】 図４

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

表示パネルを駆動する表示ドライバーにおいて、表示ＲＡＭから読み出された複数ライン分の表示データに対してＭＬＳデコード処理を行って、そのＭＬＳデコード処理された表示データにより表示パネルの複数ラインを同時駆動するＭＬＳ駆動が知られている。例えば特許文献１、２には、表示データを記憶する表示ＲＡＭと、表示データに基づいて表示パネルのＭＬＳ駆動を行う駆動回路を有する表示ドライバーが開示されている。

特開２０１１−１３７９２９号公報 特開２００６−０６４９６５号公報

このようなＭＬＳ駆動を行う表示ドライバーでは、セグメントを駆動する駆動回路の駆動ユニットやＭＬＳデコーダーのピッチが、表示ＲＡＭのメモリーユニットのピッチに対して相対的に横に広くなり、それらのピッチを合わせるのが難しいという課題がある。このため、回路のレイアウト面積が増大するなどの問題が生じる。

ＭＬＳ駆動を行う駆動回路と表示データを記憶する表示ＲＡＭの効率的なレイアウト配置の実現が可能な表示ドライバー、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、表示パネルのｎライン（ｎは２以上の整数）を同時駆動する表示ドライバーであって、前記表示パネルを駆動する駆動回路と、表示データを記憶する表示ＲＡＭと、前記表示ＲＡＭの読み出し回路と、を含み、前記読み出し回路は、１画素の表示データのビット数をｍビット（ｍは１以上の整数）とした場合に、ｎライン×ｍビットの表示データを、前記表示パネルの１セグメント分の表示データとして、前記表示ＲＡＭから同時に読み出す表示ドライバーに関係する。

本発明の一態様によれば、１画素の表示データのビット数をｍビットとした場合に、ｎライン×ｍビットの表示データが、表示パネルの１セグメント分の表示データとして表示ＲＡＭから同時に読み出されて、表示パネルのＭＬＳ駆動が行われる。これにより、例えば１セグメントに対してｎ×ｍ本のビット線を設けることになるので、表示ＲＡＭの幅を広げることができる。これにより、回路の効率的なレイアウト配置が可能になる。

また本発明の一態様では、前記１セグメント分の表示データに基づいて前記表示パネルのセグメントを駆動する出力ドライバーを含み、複数の前記出力ドライバーが並ぶ方向を第１の方向とした場合に、前記出力ドライバーと、前記表示ＲＡＭのｎ×ｍ本のビット線に対応するメモリーセルアレイとは、前記第１の方向において同じピッチ間隔で配置されてもよい。

本発明の一態様によれば、表示ＲＡＭのｎ×ｍ本のビット線に対応するメモリーセルアレイが、１つの出力ドライバーに対応して設けられる。そして、その１セグメントに対応するメモリーセルアレイと出力ドライバーが第１の方向において同じピッチ間隔で配置されることで、チップレイアウトを矩形にすることが可能になる。

また本発明の一態様では、前記表示パネルのセグメント本数をｉとし、コモン本数をｊとした場合（ｉ、ｊは２以上の整数）に、前記表示ＲＡＭは、ｊ/ｎ本のワード線とｉ×ｎ×ｍ本のビット線とを有してもよい。

このようにすれば、ｊ×ｉ画素の表示パネルに対して、表示ＲＡＭは（ｊ／ｎ）行（ｉ×ｎ×ｍ）列のメモリーセルアレイとなる。これにより、従来のｊ行（ｉ×ｍ）列のメモリーセルアレイに比べて、表示ＲＡＭの幅（列数）をｎ倍に広げることができる。

また本発明の一態様では、前記読み出し回路は、前記１セグメント分の表示データがｎライン×ｍビットの表示データであるｋセグメント分（ｋは２以上の整数）の表示データを読み出してもよい。

また本発明の一態様では、表示ドライバーはＭＬＳデコーダーを含み、前記読み出し回路は、前記ｋセグメント分の表示データを前記１セグメント分ずつ順次に読み出し、前記ＭＬＳデコーダーは、前記読み出し回路により順次に読み出された前記１セグメント分の表示データを順次にＭＬＳデコード処理してもよい。

このように、ｋセグメント分のＭＬＳデコード処理を１つのＭＬＳデコーダーが時分割に行うことで、ｋ個の出力ドライバーに対して１つのＭＬＳデコーダーを配置すればよくなり、効率的なレイアウトが可能になる。

また本発明の一態様では、表示ドライバーは複数のＭＬＳデコーダーを含み、前記駆動回路は、複数の駆動ユニットを有し、前記複数のＭＬＳデコーダーの各ＭＬＳデコーダーは、前記読み出し回路により読み出された前記ｋセグメント分の表示データに対するＭＬＳデコード処理を行い、前記複数の駆動ユニットの各駆動ユニットは、前記各ＭＬＳデコーダーからの出力信号に基づいてｋ本のセグメントを駆動するｋ個の出力ドライバーを有してもよい。

また本発明の一態様では、前記表示ＲＡＭは、各メモリーユニットが前記ｋセグメント分の表示データを記憶する複数のメモリーユニットを有し、前記複数の駆動ユニットが並ぶ方向を第１の方向とした場合に、前記複数の駆動ユニットと、前記複数のＭＬＳデコーダーと、前記複数のメモリーユニットは、前記第１の方向において同じピッチ間隔で配置されてもよい。

このように、１つのメモリーユニットがｋセグメント分の表示データを記憶し、そのｋセグメント分の表示データを読み出し回路が同時に読み出すことで、メモリーユニットとＭＬＳデコーダーの配置ピッチを合わせることが可能になる。そして、駆動ユニットとＭＬＳデコーダーとメモリーユニットを同じピッチで配置することで、チップレイアウトを矩形にすることが可能になる。

また本発明の一態様では、前記表示ＲＡＭは、各メモリーユニットが第１面のメモリーユニットと第２面のメモリーユニットとを有する複数のメモリーユニットを含み、前記表示パネルのコモン本数をｊとした場合（ｊは２以上の整数）に、前記第１面、第２面のメモリーユニットの各面のメモリーユニットは、ｊ/ｎ本のワード線とｋ×ｎ本のビット線とを有してもよい。

このようにすれば、モノクロ表示モードと４階調表示モードの切り替えが可能になる。即ち、表示データが１ビットであるモノクロ表示モードでは、いずれか１面のメモリーユニットを用い、表示データが２ビットである４階調モードでは、２面のメモリーユニットを用いることができる。

また本発明の一態様では、前記１画素の表示データのビット数がｍ＝１ビットである場合に、前記読み出し回路は、前記第１面のメモリーユニット又は前記第２面のメモリーユニットから、ｎライン×１ビットの表示データを、前記表示パネルの１セグメント分の表示データとして読み出してもよい。

このように、モノクロ表示モードでは、第１面又は第２面のいずれか一方のメモリーユニットを用いる。これにより、１画素あたり１ビットの表示データの表示ＲＡＭへの書き込みと、その表示データの表示ＲＡＭからの読み出しとが可能になる。

また本発明の一態様では、前記１画素の表示データのビット数がｍ＝２ビットである場合に、前記読み出し回路は、前記第１面のメモリーユニットからｎライン×１ビットの表示データを読み出し、前記第２面のメモリーユニットからｎライン×１ビットの表示データを読み出すことで、ｎライン×２ビットの表示データを前記表示パネルの１セグメント分の表示データとして読み出してもよい。

このように、４階調表示モードでは、第１面及び第２面の両方のメモリーユニットを用いる。これにより、１画素あたり２ビットの表示データの表示ＲＡＭへの書き込みと、その表示データの表示ＲＡＭからの読み出しとが可能になる。

また本発明の他の態様は、上記のいずれかに記載された表示ドライバーと、前記表示パネルと、を含む電気光学装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された表示ドライバーを含む電子機器に関係する。

表示ドライバーのレイアウト構成の比較例。 比較例の表示ドライバーの動作説明図。 比較例の表示ドライバーのチップレイアウト。 本実施形態の表示ドライバーのレイアウト構成例。 本実施形態の表示ドライバーの動作説明図。 本実施形態の表示ドライバーのチップレイアウト。 本実施形態の表示ドライバーの第２レイアウト構成例。 第２構成例の表示ドライバーの動作説明図。 第２構成例の表示ドライバーの動作説明図。 第２構成例の表示ドライバーの動作説明図。 第２構成例の表示ドライバーの動作説明図。 第２構成例の表示ドライバーの動作説明図。 表示ドライバーの構成例のブロック図。 電気光学装置、電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１に、表示ドライバーのレイアウト構成の比較例を示す。図１は、表示パネルのセグメント４本分に対応する構成要素のレイアウト図である。図１の表示ドライバーは、駆動ユニットＤＲＵ１、ＭＬＳデコーダーＭＤ１（MLS: Multi Line Selection）、読み出し回路ユニットＲＡ１、メモリーユニットＢＡ１（RAM: Random Access Memory）を含む。駆動ユニットＤＲＵ１は、出力ドライバーＤＲ１〜ＤＲ４を含む。

メモリーユニットＢＡ１は、１２８行４列のマトリックス状に配置されたメモリーセルアレイで構成される。メモリーセルは、例えばＳＲＡＭ等のメモリーセルで実現される。第１の方向Ｄ１に沿って各行のメモリーセルが配置され、その行方向にはワード線が配線される。また、第１の方向Ｄ１に直交する（広義には交差する）第２の方向Ｄ２に沿って各列のメモリーセルが配置され、その列方向にはビット線が配線される。メモリーセルは、ワード線とビット線の交点に設けられ、その交点でのワード線とビット線に接続されている。

読み出し回路ユニットＲＡ１は、４行４列のマトリックス状に配置された１６個のセンスアンプ部を含む。１本のビット線には４個のセンスアンプ部が接続される。図１では、“Ｙ”と記載された１個の四角が１個のセンスアンプ部を表す。各センスアンプ部は、例えばセンスアンプとラッチ回路を含み、センスアンプにより読み出されたデータがラッチ回路にラッチされる。

ＭＬＳデコーダーＭＤ１は、メモリーユニットＢＡ１から読み出された表示データをデコード処理（ＭＬＳ演算）して、ＭＬＳ駆動用の表示データを生成する。ＭＬＳデコーダーＭＤ１は、例えばゲートアレイ等のロジック回路で実現できる。

出力ドライバーＤＲ１〜ＤＲ４は、そのＭＬＳ駆動用の表示データに対応する駆動電圧で表示パネルのセグメントを駆動する。出力ドライバーＤＲ１〜ＤＲ４は、例えば、ＭＬＳデコード処理された表示データをセグメント電圧に変換するＤ／Ａ変換回路（電圧選択回路）や、そのセグメント電圧をバッファリングしてセグメントを駆動するアンプ回路等で実現される。

以下、図１、図２を用いて比較例の動作について説明する。図１のメモリーユニットＢＡ１のメモリーセルには、そのメモリーセルに対応する表示パネルのコモン線の番号を付しており、１つの四角が１つのメモリーセルを表す。ここでは、表示パネルが１２８×１２８画素のモノクロパネルである場合を例に図示しており、１個のメモリーセルに１画素分のデータ（１ビット）が記憶される。１列のメモリーセルが１本のセグメントに対応するので、メモリーセルの第１行〜第１２８行がコモン線の第１本〜第１２８本（番号“１”〜“１２８”）に対応している。但し、実際にはＭＬＳ駆動を行うので、メモリーセルと画素が１対１に対応するわけではない。例えば番号“１”〜“４”のメモリーセルのデータからＭＬＳデコード処理により、コモン線の１本目〜４本目の画素の表示データが生成される。

図２は、比較例の表示ドライバーの動作タイミングチャートである。なお、ＳＥＧ１〜ＳＥＧ４は表示パネルの第１〜第４セグメントを意味しており、その各セグメントの駆動動作に関するタイミングチャートであることを表す。図２に示すように、読み出し回路ユニットＲＡ１の第１行第１列〜第４行第１列のセンスアンプ部が、メモリーユニットＢＡ１の第１行第１列〜第４行第１列のメモリーセルから順次にデータを読み出す。図２のタイミングチャートに示すパルスは、例えばラッチパルスを示しており、そのラッチパルスによりラッチが読み出しデータをラッチする。ラッチされた４ビットのデータはＭＬＳデコーダーＭＤ１に転送され、ＭＬＳデコード処理され、出力ドライバーＤＲ１に転送される。出力ドライバーＤＲ１は、そのデータに基づいて第１セグメントの第１〜第４コモン線の画素を駆動する。

第１セグメントのＭＬＳデコード処理が行われた後、第２セグメントのデータ読み出しとＭＬＳデコード処理が、同様にして行われる。そして、この時分割のデータ読み出しとＭＬＳデコード処理が第１２８セグメントまで繰り返される。第１２８セグメントまで終わったら、次に第５〜第８コモン線の画素についてのデータ読み出しとＭＬＳデコード処理が、第１〜第１２８セグメントについて順次に行われる。そして、これを１画面の駆動が終了するまで繰り返す。

さて、上記比較例のような構成にした場合、チップ（集積回路装置）全体でのレイアウトが非効率になるという課題がある。図１、図３を用いて説明する。

図３は、比較例の表示ドライバーのチップレイアウトである。この表示ドライバーは、駆動回路１０、ＭＬＳデコーダーＭＤ１〜ＭＤ３２、読み出し回路２０、表示ＲＡＭ３０を含む。

駆動回路１０は、駆動ユニットＤＲＵ１〜ＤＲＵ３２を含む。即ち、４×３２＝１２８個の出力ドライバーを含んでおり、その１２８個の出力ドライバーが第１の方向Ｄ１に沿って一列に配置される。ＭＬＳデコーダーＭＤ１〜ＭＤ３２は、第１の方向Ｄ１に沿って一列に配置され、その第２の方向Ｄ２側に駆動回路１０が設けられる。読み出し回路２０は、第１の方向Ｄ１に沿って配置される読み出し回路ユニットＲＡ１〜ＲＡ３２を含む。即ち、４行で４×３２＝１２８列のセンスアンプ部で構成される。表示ＲＡＭ３０は、第１の方向Ｄ１に沿って配置されるメモリーユニットＢＡ１〜ＢＡ３２を含む。即ち、１２８行で４×３２＝１２８列のメモリーセルアレイで構成される。表示ＲＡＭ３０と読み出し回路２０の第２の方向Ｄ２側にＭＬＳデコーダーＭＤ１〜ＭＤ３２が設けられる。

図１に示すように、１つの駆動ユニットＤＲＵ１の横幅（第１の方向Ｄ１での幅）は、１つのメモリーユニットＢＡ１の横幅に比べて非常に大きくなる（例えば横幅の比が４：１等）。これは、１２８セグメント×１２８コモンの表示パネルに対して１２８行×１２８列のメモリーセルアレイが設けられ、１個の出力ドライバーＤＲ１に対して１列のメモリーセルが対応する構成となっているためである。出力ドライバーがアンプ等の面積が比較的大きい回路で構成されるのに比べて、ＳＲＡＭ等のメモリーセルの面積は小さいため、１対１で比べると出力ドライバーＤＲ１の横幅の方が大きくなる。

このような図１の構成を３２個並べたものが図３のチップレイアウトに相当するので、チップレイアウトにおいて、駆動回路１０の横幅は、表示ＲＡＭ３０の横幅に比べて大きくなってしまう。チップレイアウトは一般的に矩形に構成するので、表示ＲＡＭ３０の横の空いたスペースには別の回路（例えば電圧生成回路等）を配置して、そのスペースを埋めることになる。しかしながら、その別の回路の面積によっては、デッドスペースが生まれ、非効率なレイアウト配置になる（即ち、無駄な面積が生じ、最小の面積にならない）可能性がある。

２．表示ドライバー
図４に、上記のような課題を解決できる本実施形態の表示ドライバーのレイアウト構成例を示す。図４は、表示パネルのセグメント４本分に対応する構成要素のレイアウト図である。図４の表示ドライバーは、駆動ユニットＤＲＵ１、ＭＬＳデコーダーＭＤ１、読み出し回路ユニットＲＢ１、メモリーユニットＢＢ１を含む。駆動ユニットＤＲＵ１は、出力ドライバーＤＲ１〜ＤＲ４を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

メモリーユニットＢＢ１は、１２８／４＝３２行で４×４＝１６列のメモリーセルがマトリックス状に配置される。即ち、１つの出力ドライバーＤＲ１（１本のセグメント）に対応して、３２行１６列のメモリーセルが設けられる。第１の方向Ｄ１に沿って各行にワード線が配線され、第２の方向Ｄ２に沿って各列にビット線が配線される。

読み出し回路ユニットＲＢ１は、１行１６列に配置された１６個のセンスアンプ部を含む。１本のビット線には１個のセンスアンプが接続される。図４では、“Ｙ”と記載された１個の四角が１個のセンスアンプ部を表す。各センスアンプ部は、例えばセンスアンプとラッチ回路を含み、センスアンプにより読み出されたデータがラッチ回路にラッチされる。

以下、図４、図５を用いて本実施形態の動作について説明する。図４のメモリーユニットＢＢ１のメモリーセルには、そのメモリーセルに対応する表示パネルのコモン線の番号を付している。ここでは、表示パネルが１２８×１２８画素のモノクロパネルである場合を例に図示している。４列のメモリーセルが１本のセグメントに対応するので、メモリーセルの１行がコモン線の４本に対応している。例えばメモリーセルの第１行は、コモン線の番号“１”〜“４”の画素のデータを記憶する。但し、実際にはＭＬＳ駆動を行うので、メモリーセルと画素が１対１に対応するわけではない。例えば番号“１”〜“４”のメモリーセルのデータからＭＬＳデコード処理により、コモン線の１本目〜４本目の画素の表示データが生成される。

図５は、本実施形態の表示ドライバーの動作タイミングチャートである。なお、ＳＥＧ１〜ＳＥＧ４は表示パネルの第１〜第４セグメントを意味しており、その各セグメントの駆動動作に関するタイミングチャートであることを表す。図５に示すように、読み出し回路ユニットＲＢ１の第１行第１列〜第１行第４列のセンスアンプ部が、メモリーユニットＢＢ１の第１行第１列〜第１行第４列のメモリーセルから１回でデータを読み出す。図５のタイミングチャートに示すパルスは、例えばラッチパルスを示しており、そのラッチパルスによりラッチが読み出しデータをラッチする。ラッチされた４ビットのデータはＭＬＳデコーダーＭＤ１に転送され、ＭＬＳデコード処理され、出力ドライバーＤＲ１に転送される。出力ドライバーＤＲ１は、そのデータに基づいて第１セグメントの第１〜第４コモン線の画素を駆動する。

第１セグメントのＭＬＳデコード処理が行われた後、第２セグメントのデータ読み出しとＭＬＳデコード処理が、同様にして行われる。そして、この時分割のＭＬＳデコード処理が第１２８セグメントまで繰り返される。第１２８セグメントまで終わったら、次に第５〜第８コモン線の画素についてのデータ読み出しとＭＬＳデコード処理が、第１〜第１２８セグメントについて順次に行われる。そして、これを１画面の駆動が終了するまで繰り返す。

図６に、本実施形態の表示ドライバーのチップレイアウトを示す。この表示ドライバーは、駆動回路１０、ＭＬＳデコーダーＭＤ１〜ＭＤ３２、読み出し回路４０、表示ＲＡＭ５０を含む。

読み出し回路４０は、第１の方向Ｄ１に沿って配置される読み出し回路ユニットＲＢ１〜ＲＢ３２を含む。即ち、１行で４×４×３２＝５１２列のセンスアンプ部で構成される。表示ＲＡＭ５０は、第１の方向Ｄ１に沿って配置されるメモリーユニットＢＢ１〜ＢＢ３２を含む。即ち、１２８／４＝３２行で４×４×３２＝５１２列のメモリーセルアレイで構成される。表示ＲＡＭ５０と読み出し回路４０の第２の方向Ｄ２側にＭＬＳデコーダーＭＤ１〜ＭＤ３２が設けられ、ＭＬＳデコーダーＭＤ１〜ＭＤ３２の第２の方向Ｄ２側に駆動回路１０が設けられる。

以上の実施形態によれば、表示ドライバーは、表示パネルのｎライン（ｎは２以上の整数）を同時駆動する表示ドライバーであり、表示パネルを駆動する駆動回路１０と、表示データを記憶する表示ＲＡＭ５０と、表示ＲＡＭ５０の読み出し回路４０と、を含む。そして、読み出し回路４０は、１画素の表示データのビット数をｍビット（ｍは１以上の整数）とした場合に、ｎライン×ｍビットの表示データを、表示パネルの１セグメント分の表示データとして、表示ＲＡＭ５０から同時に読み出す。

例えば図４〜図６の例では、表示ドライバーは、表示パネルのｎ＝４ライン（４本のコモン線）を同時駆動するＭＬＳ駆動の表示ドライバーである。そして、１画素の表示データはｍ＝１ビットであり、読み出し回路４０は、ｎライン×ｍビット＝４ライン×１ビットの表示データを、表示パネルの１セグメント分の表示データとして、表示ＲＡＭ５０から同時に読み出す（図５のタイミングチャートにおける１パルスで同時にラッチする）。

このようにすれば、１個の出力ドライバーに対して（ｎ×ｍ）列のメモリーセルが対応する構成にできる。例えば図４の例では、１個の出力ドライバーＤＲ１に対して（ｎ×ｍ）列＝（４×１）列のメモリーセルが対応する。比較例のように１個の出力ドライバーＤＲ１に対して１列のメモリーセルが対応する場合に比べて、表示ＲＡＭ５０の横幅を広げる（図４〜図６の例では４倍）ことができるので、駆動回路１０とのピッチ合わせが容易になる。これにより、回路の効率的なレイアウト配置が可能になり、回路のレイアウト面積の縮小化等を図ることができる。

具体的には、表示ＲＡＭ５０の横幅が比較例より広くなるため、図６のように表示ＲＡＭ５０の横幅を駆動回路１０の横幅に合わせたり、近づけたりすることができる。これにより、デッドスペースの発生を抑制し、効率的なレイアウトが可能になる。また、表示ＲＡＭ５０のアレイの行数が比較例の１／ｎになる（図４〜図６の例では１２８行／４＝３２行）ので、チップレイアウトの縦幅（第２の方向Ｄ２における幅）を短くできる。また、比較例では表示ＲＡＭ３０とＭＬＳデコーダーＭＤ１〜ＭＤ３２のピッチが合っていないため、読み出し回路２０とＭＬＳデコーダーＭＤ１〜ＭＤ３２の配線が横方向（第１の方向Ｄ１）のものが多くなり、配線領域が縦方向（第２の方向Ｄ２）に広くなる。一方、本実施形態では表示ＲＡＭ５０とＭＬＳデコーダーＭＤ１〜ＭＤ３２のピッチが合っているため、読み出し回路４０とＭＬＳデコーダーＭＤ１〜ＭＤ３２の配線が縦方向のものが多くなり、比較例に比べて配線領域を縦方向に狭くでき、チップレイアウトの縦幅を削減できる。

なお、上記では１画素の表示データがｍ＝１ビットである場合を例に説明しているが、これに限定されず、１画素の表示データのビット数ｍは２以上であってもよい。例えば１画素の表示データが２ビットの階調データである場合を例にとると、１個の出力ドライバーＤＲ１に対して（ｎ×ｍ）列＝（４×２）列のメモリーセルが対応する構成にすればよい。即ち、メモリーユニットＢＢ１は３２行３２列のメモリーセルアレイとなり、表示ＲＡＭ５０は３２行１０２４列のメモリーセルアレイとなる。そして、読み出し回路４０は、（ｎライン×ｍビット）＝（４ライン×２ビット）の表示データを、表示パネルの１セグメント分の表示データとして、表示ＲＡＭ５０から同時に読み出す。例えば、同時に読み出された８ビットのうち、隣接する２ビットずつを各画素の表示データに対応させればよい。

また本実施形態では、表示ドライバーは、１セグメント分の表示データに基づいて表示パネルのセグメントを駆動する出力ドライバー（例えばＤＲ１）を含む。そして、複数の出力ドライバーＤＲ１〜ＤＲ４が並ぶ方向を第１の方向Ｄ１とした場合に、出力ドライバーＤＲ１と、表示ＲＡＭ５０の（ｎ×ｍ）本＝（４×１）本のビット線に対応するメモリーセルアレイ（３２行４列のメモリーセルアレイ）とは、第１の方向Ｄ１において同じピッチ間隔で配置される。

比較例では１セグメントにｍ本のビット線が対応していたため、出力ドライバーＤＲ１の幅に対してｍ列のメモリーセルアレイの幅が小さく、レイアウトが非効率であった。この点、本実施形態では表示パネルの１セグメント分の表示データとして（ｎ×ｍ）ビットの表示データを同時に読み出す。即ち、（ｎ×ｍ）本のビット線に対応するメモリーセルアレイが１セグメント（１個の出力ドライバーＤＲ１）に対応している。これにより、出力ドライバーＤＲ１の幅と、それに対応するメモリーセルアレイの幅をそろえることが可能となり、第１の方向Ｄ１において同じピッチ間隔で配置できる。同じピッチ間隔で配置することで、効率的なレイアウトが可能になり、チップ面積を削減できる。

また本実施形態では、表示パネルのセグメント本数をｉとし、コモン本数をｊとした場合（ｉ、ｊは２以上の整数）に、表示ＲＡＭ５０は、ｊ/ｎ本のワード線とｉ×ｎ×ｍ本のビット線とを有する。

例えば図４〜図６の例では、表示パネルのセグメント本数はｉ＝１２８であり、コモン本数はｊ＝１２８である。そして、表示ＲＡＭ５０は、ｊ/ｎ＝１２８／４＝３２本のワード線とｉ×ｎ×ｍ＝１２８×４×１＝５１２本のビット線とを有する。

比較例では、ｊ×ｉ＝１２８×１２８画素の表示パネルに対して、ｊ×（ｉ×ｍ）＝１２８×１２８のメモリーセルアレイからなる表示ＲＡＭ３０が設けられていた。一方、本実施形態では、ｊ×ｉ＝１２８×１２８画素の表示パネルに対して、（ｊ／ｎ）×（ｉ×ｎ×ｍ）＝３２×５１２のメモリーセルアレイからなる表示ＲＡＭ５０が設けられることになる。即ち、ｎラインの表示データを同時に読み出すことによって、ビット線の本数をｉ×ｎ×ｍにすることができ、比較例に比べて表示ＲＡＭ５０のメモリーセルアレイの横幅をｎ倍に広げることができる。また、ワード線の本数をｊ／ｎにすることができ、比較例に比べて表示ＲＡＭ５０のメモリーセルアレイの縦幅を１／ｎにできる。

また本実施形態では、読み出し回路４０は、１セグメント分の表示データがｎライン×ｍビットの表示データであるｋセグメント分（ｋは２以上の整数）の表示データを読み出す。

より具体的には、表示ドライバーはＭＬＳデコーダーＭＤ１を含む。読み出し回路４０は、ｋセグメント分の表示データを１セグメント分ずつ順次に読み出す。そして、ＭＬＳデコーダーＭＤ１は、読み出し回路４０により順次に読み出された１セグメント分の表示データを順次にＭＬＳデコード処理する。

例えば図４〜図６の例では、読み出し回路４０の読み出し回路ユニットＲＢ１が、１セグメント分の表示データを読み出し、ＭＬＳデコーダーＭＤ１が、その１セグメント分の表示データをＭＬＳデコード処理する。１セグメント分の表示データは、ｎライン×ｍビット＝４ライン×１ビットの表示データである。読み出し回路ユニットＲＢ１とＭＬＳデコーダーＭＤ１は、この動作を順次にｋ＝４セグメント分繰り返し、第１〜第４セグメントの読み出しとＭＬＳデコード処理を行う。次のｋ＝４セグメント分（即ち、第５〜第８セグメント）については、読み出し回路ユニットＲＢ２が順次に読み出し、ＭＬＳデコーダーＭＤ２が順次にＭＬＳデコード処理を行う。

このように、本実施形態ではｋセグメント分のＭＬＳデコード処理を１つのＭＬＳデコーダーが時分割に行う。これにより、ｋ個の出力ドライバー（１つの駆動ユニット）に対して１つのＭＬＳデコーダーを配置すればよくなり、効率的なレイアウトが可能になる。また、ＭＬＳデコーダーはゲートアレイ等のロジック回路で構成されることから、ｋ個の出力ドライバーとのピッチ合わせも容易である。

また、本実施形態では１セグメント分の表示データ（ｎ＝４ラインの表示データ）を１回の読み出し動作（図５の１パルス）で表示ＲＡＭ５０から読み出すことができるので、比較例のようにｎ回の読み出し動作で読み出す場合に比べて表示データの読み出しに掛かる時間を短くできる。これにより、１回の読み出しとＭＬＳデコード処理に掛かる時間が短くなり、ＭＬＳデコード処理の時分割数（ｋ）を増やすことが可能になる。時分割数を増やすことで、更にレイアウト面積を削減することが可能である。

また本実施形態では、表示ドライバーは、複数のＭＬＳデコーダーＭＤ１〜ＭＤ３２を含む。駆動回路１０は、複数の駆動ユニットＤＲＵ１〜ＤＲＵ３２を有する。そして、複数のＭＬＳデコーダーＭＤ１〜ＭＤ３２の各ＭＬＳデコーダーは、読み出し回路４０により読み出されたｋセグメント分の表示データに対するＭＬＳデコード処理を行う。複数の駆動ユニットＤＲＵ１〜ＤＲＵ３２の各駆動ユニットは、各ＭＬＳデコーダーからの出力信号に基づいてｋ本のセグメントを駆動するｋ個の出力ドライバーを有する。

より具体的には、表示ＲＡＭ５０は、各メモリーユニットがｋセグメント分の表示データを記憶する複数のメモリーユニットＢＢ１〜ＢＢ３２を有する。そして、複数の駆動ユニットＤＲＵ１〜ＤＲＵ３２が並ぶ方向を第１の方向Ｄ１とした場合に、複数の駆動ユニットＤＲＵ１〜ＤＲＵ３２と、複数のＭＬＳデコーダーＭＤ１〜ＭＤ３２と、複数のメモリーユニットＢＢ１〜ＢＢ３２は、第１の方向Ｄ１において同じピッチ間隔で配置される。

例えば図４〜図６の例では、駆動ユニットＤＲＵ１は、ＭＬＳデコーダーＭＤ１からの出力信号に基づいてｋ＝４本のセグメントを駆動するｋ＝４個の出力ドライバーＤＲ１〜ＤＲ４を有する。また、メモリーユニットＢＢ１はｋ＝４セグメント分の表示データを記憶する。そして、駆動ユニットＤＲＵ１とＭＬＳデコーダーＭＤ１とメモリーユニットＢＢ１は、第１の方向Ｄ１において同じ（略同一を含む）幅を有する。即ち、駆動ユニットＤＲＵ１〜ＤＲＵ３２と、ＭＬＳデコーダーＭＤ１〜ＭＤ３２と、メモリーユニットＢＢ１〜ＢＢ３２は、第１の方向Ｄ１において同じピッチ間隔で配置される。

このように、本実施形態では１つのメモリーユニットＢＢ１がｋ＝４セグメント分の表示データを記憶し、そのｋ＝４セグメント分の表示データを読み出し回路４０が順次に読み出すことで、メモリーユニットＢＢ１とＭＬＳデコーダーＭＤ１の配置ピッチを合わせることが可能になる。そして、駆動ユニットＤＲＵ１とＭＬＳデコーダーＭＤ１とメモリーユニットＢＢ１を同じピッチで配置することで、チップレイアウトを矩形にすることが可能になる。これにより、比較例のような非同一ピッチのレイアウトに場合に比べて、効率的なレイアウトが可能になり、チップ面積を削減できる。また、メモリーユニットとＭＬＳデコーダーが同じピッチで配置されることで、それらを主に縦方向の配線で接続することが（比較例に比べて横方向の配線を削減することが）可能となり、配線領域の縦幅を削減できる。

３．第２レイアウト構成例
図７に、本実施形態の表示ドライバーの第２レイアウト構成例を示す。図７は、表示パネルのセグメント４本分に対応する構成要素のレイアウト図である。図７の表示ドライバーは、駆動ユニットＤＲＵ１、ＭＬＳデコーダーＭＤ１、読み出し回路ユニットＲＣ１、メモリーユニットＢＣ１を含む。駆動ユニットＤＲＵ１は、出力ドライバーＤＲ１〜ＤＲ４を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

メモリーユニットＢＣ１は、３２行で４×４×２＝３２列のメモリーセルがマトリックス状に配置される。即ち、１つの出力ドライバーＤＲ１（１本のセグメント）に対応して、３２行８列のメモリーセルが設けられる。第１の方向Ｄ１に沿って各行にワード線が配線され、第２の方向Ｄ２に沿って各列にビット線が配線される。例えば駆動回路１０が３２個の駆動ユニットＤＲＵ１〜ＤＲＵ３２を含む場合、表示ＲＡＭ５０は３２行で３２×３２＝１０２４列のメモリーセルアレイとなる。

メモリーユニットＢＣ１は、Ａ面（第１面）のメモリーユニットとＢ面（第２面）のメモリーユニットを含む。各面は３２行４列のメモリーセルアレイで構成され、Ａ面とＢ面が第１の方向Ｄ１に沿って交互に配置される。そして、１組のＡ面のメモリーユニットとＢ面のメモリーユニットが１本のセグメント（１個の出力ドライバー）に対応し、メモリーユニットＢＣ１には、４組のＡ面のメモリーユニットとＢ面のメモリーユニットが含まれる。

読み出し回路ユニットＲＣ１は、１行１６列のマトリックス状に配置された１６個のセンスアンプ部を含む。図７では、“Ｙ”と記載された１個の四角が１個のセンスアンプ部を表す。

例えば、各センスアンプ部は、セレクターとセンスアンプとラッチ回路を含む。そして、セレクターにはＡ、Ｂ面のメモリーセルの各１本のビット線が接続される。セレクターは選択信号に基づいていずれかのビット線を選択し、そのビット線からセンスアンプがデータを読み出し、そのデータをラッチ回路がラッチする。選択信号は、例えば図１３で後述するアドレスデコーダー１２０或いは制御回路１１０から供給される。

或いは、各センスアンプ部は、２つのセンスアンプとセレクターとラッチ回路を含んでもよい。そして、一方のセンスアンプにＡ面のメモリーセルの１本のビット線が接続され、他方のセンスアンプにＢ面のメモリーセルの１本のビット線が接続され、それら２つのセンスアンプの出力がセレクターに接続される。セレクターは選択信号に基づいていずれかのセンスアンプの出力を選択し、その出力をラッチ回路がラッチする。

以下、図８〜図１２を用いて第２構成例の動作について説明する。以下では、表示パネルが１２８×１２８画素である場合を例に説明する。

図８は、メモリーセルと表示パネルのコモン線との対応を示す図である。図８には１セグメント分のメモリーセルアレイが示されており、そのメモリーセルの四角の中に示す数字は、そのメモリーセルに対応するコモン線の番号である。

Ａ面とＢ面のメモリーユニットともに、第１行の第１列〜第４列は“１”〜“４”番のコモン線の画素のデータを記憶し、第２行の第１列〜第４列は“５”〜“８”番のコモン線の画素のデータを記憶し、同様に繰り返して第３２行の第４列は“１２８”番のコモン線の画素のデータを記憶する。

図９は、モノクロ表示モードにおける表示ＲＡＭ５０のデータアクセス順を示す図である。図９には、第１〜第４セグメントＳＥＧ１〜ＳＥＧ４に対応するメモリーユニットが示されており、そのメモリーセルの四角の中に示す数字は、そのメモリーセルの読み出し順番である。また、図１０は、モノクロ表示モードにおける表示パネルの画素の駆動順を示す図である。図１０において、１つの四角が１つの画素を表し、その画素の四角の中に示す数字は、その画素の駆動順番である。

モノクロ表示モードでは、Ａ面又はＢ面のメモリーユニットを使って表示を行う。Ａ面を使う場合を例に説明すると、まず第１セグメントＳＥＧ１のＡ面のメモリーユニットの第１行（番号“１”）から４ビットの表示データを同時に読み出す。そして、ＭＬＳデコード処理を行い、表示パネルの第１セグメントＳＥＧ１の第１〜第４コモン線ＣＯＭ１〜ＣＯＭ４の画素を駆動する。次に、第２セグメントＳＥＧ２のＡ面のメモリーユニットの第１行（番号“２”）から４ビットの表示データを同時に読み出し、同様にして表示パネルの第２セグメントＳＥＧ２の第１〜第４コモン線ＣＯＭ１〜ＣＯＭ４の画素を駆動する。これを第１２８セグメントＳＥＧ１２８まで繰り返す。次に、第１セグメントＳＥＧ１のＡ面のメモリーユニットの第２行（番号“１２９”）から４ビットの表示データを同時に読み出し、同様にして表示パネルの第１セグメントＳＥＧ１の第５〜第８コモン線ＣＯＭ５〜ＣＯＭ８の画素を駆動し、これを第１２８セグメントＳＥＧ１２８まで繰り返す。そして、同様の動作を第１２８コモン線まで繰り返す。Ｂ面を用いる場合も、同様の動作で表示データの読み出しと画素の駆動を行う。

例えば分散駆動を行う場合、４フィールドで１画面（１フレーム）を描画する。ＭＬＳ駆動では、４本のコモン線の画素を４回同時駆動するが、その第１回〜第４回の駆動を、それぞれ第１〜第４フィールドで行う。即ち、第１フィールドでは、図９、図１０の順番で各画素を１回ずつ駆動していき、１画面を駆動する。これが１回目の駆動に対応する。そして、第２〜第４フィールドにおいて同様に第２回〜第４回の駆動を行い、１画面のＭＬＳ駆動が完了する。

図１１は、４階調表示モードにおける表示ＲＡＭ５０のデータアクセス順を示す図である。図１１には、第１〜第４セグメントＳＥＧ１〜ＳＥＧ４に対応するメモリーユニットが示されており、そのメモリーセルの四角の中に示す数字は、そのメモリーセルの読み出し順番である。また、図１２は、４階調表示モードにおける表示パネルの画素の駆動順を示す図である。図１２において、１つの実線の四角が１つの画素を表し、その破線で区切られた四角の中に示す数字は、メモリーセルの読み出し順番との対応を表す。

４階調表示モードでは、Ａ面及びＢ面のメモリーユニットを使って表示を行う。４階調は２ビットの表示データで表されるが、その表示データの上位側ビットをＡ面のメモリーユニットが記憶し、下位側ビットをＢ面のメモリーユニットが記憶する。

表示動作を説明すると、まず第１セグメントＳＥＧ１のＡ面のメモリーユニットの第１行（番号“１”）から４ビットの表示データを同時に読み出し、その後に第１セグメントＳＥＧ１のＢ面のメモリーユニットの第１行（番号“２”）から４ビットの表示データを同時に読み出す。この２×４ビットの表示データを４画素の表示データとしてＭＬＳデコード処理を行い、表示パネルの第１セグメントＳＥＧ１の第１〜第４コモン線ＣＯＭ１〜ＣＯＭ４の画素を駆動する。次に、第２セグメントＳＥＧ２のＡ面のメモリーユニットの第１行（番号“３”）から４ビットの表示データを同時に読み出し、その後に第２セグメントＳＥＧ２のＢ面のメモリーユニットの第１行（番号“４”）から４ビットの表示データを同時に読み出し、同様にして表示パネルの第２セグメントＳＥＧ２の第１〜第４コモン線ＣＯＭ１〜ＣＯＭ４の画素を駆動する。これを第１２８セグメントＳＥＧ１２８まで繰り返す。次に、第１セグメントＳＥＧ１のＡ面のメモリーユニットの第２行（番号“２５７”）から４ビットの表示データを同時に読み出し、その後に第１セグメントＳＥＧ１のＢ面のメモリーユニットの第１行（番号“２５８”）から４ビットの表示データを同時に読み出し、同様にして表示パネルの第１セグメントＳＥＧ１の第５〜第８コモン線ＣＯＭ５〜ＣＯＭ８の画素を駆動し、これを第１２８セグメントＳＥＧ１２８まで繰り返す。そして、同様の動作を第１２８コモン線まで繰り返す。

以上の実施形態によれば、表示ＲＡＭ５０は、各メモリーユニットが第１面（Ａ面）のメモリーユニットと第２面（Ｂ面）のメモリーユニットとを有する複数のメモリーユニットを含む。そして、表示パネルのコモン本数をｊとした場合（ｊは２以上の整数）に、各面のメモリーユニットは、ｊ/ｎ本のワード線とｋ×ｎ本のビット線とを有する（ｋ、ｎは２以上の整数）。

例えば図７の例では、メモリーユニットＢＣ１が１つのメモリーユニットに対応し、表示ＲＡＭ５０は３２個のメモリーユニットを含む。表示パネルのコモン本数はｊ＝１２８であり、表示パネルのｎ＝４ライン（ｎ＝４本のコモン線）が同時駆動され、ｋ＝４セグメント分の表示データが１つのメモリーユニットＢＣ１に記憶される。各面のメモリーユニットは、ｊ／ｎ＝１２８／４＝３２本のワード線とｋ×ｎ＝４×４＝１６本のビット線とを有する。

このようにすれば、モノクロ表示モードと４階調表示モードの切り替えが可能になる。即ち、モノクロ表示モードでは表示データが１ビットであり、４階調表示モードでは表示データが２ビットであるため、それぞれのデータ量に対応した表示ＲＡＭを用意する必要がある。本実施形態では、２面のメモリーユニットを用いることで、各モードに対応したデータ量でのアクセスが可能になる。即ち、モノクロ表示モードでは１面のメモリーユニットを用い、４階調モードでは２面のメモリーユニットを用いることができる。

また本実施形態では、１画素の表示データのビット数がｍ＝１ビットである場合に、読み出し回路４０は、第１面（Ａ面）のメモリーユニット又は第２面（Ｂ面）のメモリーユニットから、ｎライン×１ビットの表示データを、表示パネルの１セグメント分の表示データとして読み出す。

例えば図９、図１０の例では、（ｎ＝４ライン）×（ｍ＝１ビット）の表示データを、表示パネルの１セグメント分の表示データとして、Ａ面又はＢ面のメモリーユニットから読み出す。

このように、モノクロ表示モードでは、第１面又は第２面のいずれか一方のメモリーユニットを用いる。これにより、１画素あたり１ビットの表示データの表示ＲＡＭ５０への書き込みと、その表示データの表示ＲＡＭ５０からの読み出しとが可能になる。

また本実施形態では、１画素の表示データのビット数がｍ＝２ビットである場合に、読み出し回路４０は、第１面（Ａ面）のメモリーユニットからｎライン×１ビットの表示データを読み出し、第２面のメモリーユニットからｎライン×１ビットの表示データを読み出すことで、ｎライン×２ビットの表示データを表示パネルの１セグメント分の表示データとして読み出す。

例えば図１１、図１２の例では、Ａ面、Ｂ面のメモリーユニットからそれぞれ（ｎ＝４ライン）×１ビットの表示データを読み出すことで、（ｎ＝４ライン）×（ｍ＝２ビット）の表示データを１セグメント分の表示データとして読み出す。

このように、４階調表示モードでは、第１面及び第２面の両方のメモリーユニットを用いる。これにより、１画素あたり２ビットの表示データの表示ＲＡＭ５０への書き込みと、その表示データの表示ＲＡＭ５０からの読み出しとが可能になる。

４．表示ドライバー
図１３に、上記のレイアウト構成例を適用できる表示ドライバーの構成例のブロック図を示す。表示ドライバーは、駆動回路１０、ＭＬＳデコーダー６０、表示ＲＡＭ５０、インターフェース回路１３０、電圧生成回路１００、制御回路１１０、アドレスデコーダー１２０を含む。

インターフェース回路１３０は、外部の処理部との間の通信を行う。例えば、外部の処理部からシリアルインターフェースにより表示データを受信し、その受信データを表示ＲＡＭ５０に転送する。或いは、外部の処理部からのコマンドがインターフェース回路１３０を介して制御回路１１０に入力される。或いは、外部の処理部から不図示のレジスターへの書き込みや、外部の処理部による不図示のレジスターからの読み出しがインターフェース回路１３０を介して行われる。不図示のレジスターは、例えば制御回路１１０に含まれる。インターフェース回路１３０は、例えば種々のＩ／Ｏバッファーで構成できる。

制御回路１１０は、表示ドライバーの各部の制御を行う。例えば、表示ＲＡＭ５０への表示データの書き込みにおけるアドレスやタイミングの制御、表示ＲＡＭ５０からの表示データの読み出しにおけるアドレスやタイミングの制御を行う。また、表示ＲＡＭ５０やＭＬＳデコーダー６０や駆動回路１０の動作タイミングを制御して、表示パネルの駆動タイミングを制御する。制御回路１１０は、例えばゲートアレイ等のロジック回路で実現できる。また、モノクロ表示モードと４階調表示モードの設定を行う。例えばインターフェース回路１３０を介して外部の処理部から入力されたコマンドやレジスター値に基づいてモード設定を行ってもよいし、或いは、端子設定（端子から入力される電圧レベル）に基づいてモード設定を行ってもよい。

アドレスデコーダー１２０は、制御回路１１０からのローアドレスとカラムアドレスをデコードし、表示ＲＡＭのワード線とビット線を選択する。アドレスデコーダー１２０は、例えばゲートアレイ等のロジック回路で実現できる。

表示ＲＡＭ５０は、アドレスデコーダー１２０により選択されたワード線とビット線のメモリーセルにアクセスする。即ち、インターフェース回路１３０から転送される表示データの書き込み、又は、ＭＬＳデコーダー６０へ転送する表示データの読み出しを行う。

ＭＬＳデコーダー６０は、表示ＲＡＭ５０から転送される表示データのＭＬＳデコード処理を行う。

電圧生成回路１００は、ＭＬＳ駆動用の複数の電圧を生成する。即ち、セグメント駆動用、コモン駆動用の多値（例えば５値や、７値）の電圧を生成する。電圧生成回路１００は、例えば抵抗分割回路や、レギュレーター等によって実現できる。

駆動回路１０は、ＭＬＳデコード処理された表示データに対応する電圧を、セグメント駆動用の複数の電圧の中から選択し、その電圧によりセグメントを駆動する。

５．電気光学装置、電子機器
図１４に、本実施形態の表示ドライバーを適用できる電気光学装置、電子機器の構成例を示す。本実施形態の電子機器として、例えば種々のウェアラブル機器や、車載用の機器等を想定できる。ウェアラブル機器としては、例えば腕時計や、生体の活動量計等を想定できる。車載用の機器としては、例えば、車速や燃料残量等を表示するメーターパネル等を想定できる。

図１４に示す電子機器は、処理部３００、記憶部３１０、操作部３２０（ユーザーインターフェース部）、通信部３３０（データインターフェース部）、電気光学装置３４０を含む。

電気光学装置３４０は、表示パネル３４２と、表示パネル３４２のセグメントを駆動するセグメントドライバー３４４（表示ドライバー）と、表示パネル３４２のコモン線を駆動するコモンドライバー３４６と、を含む。表示パネル３４２は、例えばマトリックス型（例えば単純マトリックス型）の液晶表示パネルである。或は、表示パネル３４２は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。例えば、表示パネル３４２はガラス基板上に構成され、そのガラス基板上にセグメントドライバー３４４とコモンドライバー３４６が実装される。表示パネル３４２とセグメントドライバー３４４とコモンドライバー３４６は、ガラス基板上において例えばＩＴＯ配線（透明電極の配線、ITO: Indium-Tin Oxide）で接続される。

操作部３２０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル３４２に設けられたタッチパネル等で構成される。通信部３３０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３１０は、通信部３３０から入力された画像データを記憶する。或は、記憶部３１０は、処理部３００のワーキングメモリーとして機能する。処理部３００は、例えばＣＰＵ等で構成され、電子機器の各部の制御処理や種々のデータ処理を行う。例えば、処理部３００は、通信部３３０や記憶部３１０から転送された画像データを、セグメントドライバー３４４が受け付け可能な形式に変換し、その変換された画像データ（表示データ）をセグメントドライバー３４４へ出力する。セグメントドライバー３４４は、処理部３００から転送された画像データに基づいて表示パネル３４２を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また駆動回路、ＭＬＳデコーダー、読み出し回路、表示ＲＡＭ、表示ドライバー、電気光学装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ 駆動回路、２０ 読み出し回路、３０ 表示ＲＡＭ、４０ 読み出し回路、
５０ 表示ＲＡＭ、１００ 電圧生成回路、１１０ 制御回路、
１２０ アドレスデコーダー、１３０ インターフェース回路、３００ 処理部、
３１０ 記憶部、３２０ 操作部、３３０ 通信部、３４０ 電気光学装置、
３４２ 表示パネル、３４４ セグメントドライバー、３４６ コモンドライバー、
ＢＡ１，ＢＢ１，ＢＣ１ メモリーユニット、ＣＯＭ１ コモン線、
Ｄ１ 第１の方向、Ｄ２ 第２の方向、ＤＲ１ 出力ドライバー、
ＤＲＵ１ 駆動ユニット、ＭＤ１ ＭＬＳデコーダー、
ＲＡ１，ＲＢ１，ＲＣ１ 読み出し回路ユニット、ＳＥＧ１ セグメント

Claims (12)

1. 表示パネルのｎライン（ｎは２以上の整数）を同時駆動する表示ドライバーであって、
   前記表示パネルを駆動する駆動回路と、
   表示データを記憶する表示ＲＡＭと、
   前記表示ＲＡＭの読み出し回路と、
   を含み、
   前記読み出し回路は、
   １画素の表示データのビット数をｍビット（ｍは１以上の整数）とした場合に、ｎライン×ｍビットの表示データを、前記表示パネルの１セグメント分の表示データとして、前記表示ＲＡＭから同時に読み出すことを特徴とする表示ドライバー。
2. 請求項１において、
   前記１セグメント分の表示データに基づいて前記表示パネルのセグメントを駆動する出力ドライバーを含み、
   複数の前記出力ドライバーが並ぶ方向を第１の方向とした場合に、
   前記出力ドライバーと、前記表示ＲＡＭのｎ×ｍ本のビット線に対応するメモリーセルアレイとは、前記第１の方向において同じピッチ間隔で配置されることを特徴とする表示ドライバー。
3. 請求項１又は２において、
   前記表示パネルのセグメント本数をｉとし、コモン本数をｊとした場合（ｉ、ｊは２以上の整数）に、
   前記表示ＲＡＭは、
   ｊ/ｎ本のワード線とｉ×ｎ×ｍ本のビット線とを有することを特徴とする表示ドライバー。
4. 請求項１乃至３のいずれかにおいて、
   前記読み出し回路は、
   前記１セグメント分の表示データがｎライン×ｍビットの表示データであるｋセグメント分（ｋは２以上の整数）の表示データを読み出すことを特徴とする表示ドライバー。
5. 請求項４において、
   ＭＬＳデコーダーを含み、
   前記読み出し回路は、
   前記ｋセグメント分の表示データを前記１セグメント分ずつ順次に読み出し、
   前記ＭＬＳデコーダーは、
   前記読み出し回路により順次に読み出された前記１セグメント分の表示データを順次にＭＬＳデコード処理することを特徴とする表示ドライバー。
6. 請求項４において、
   複数のＭＬＳデコーダーを含み、
   前記駆動回路は、
   複数の駆動ユニットを有し、
   前記複数のＭＬＳデコーダーの各ＭＬＳデコーダーは、
   前記読み出し回路により読み出された前記ｋセグメント分の表示データに対するＭＬＳデコード処理を行い、
   前記複数の駆動ユニットの各駆動ユニットは、
   前記各ＭＬＳデコーダーからの出力信号に基づいてｋ本のセグメントを駆動するｋ個の出力ドライバーを有することを特徴とする表示ドライバー。
7. 請求項６において、
   前記表示ＲＡＭは、
   各メモリーユニットが前記ｋセグメント分の表示データを記憶する複数のメモリーユニットを有し、
   前記複数の駆動ユニットが並ぶ方向を第１の方向とした場合に、
   前記複数の駆動ユニットと、前記複数のＭＬＳデコーダーと、前記複数のメモリーユニットは、前記第１の方向において同じピッチ間隔で配置されることを特徴とする表示ドライバー。
8. 請求項４乃至７のいずれかにおいて、
   前記表示ＲＡＭは、
   各メモリーユニットが第１面のメモリーユニットと第２面のメモリーユニットとを有する複数のメモリーユニットを含み、
   前記表示パネルのコモン本数をｊとした場合（ｊは２以上の整数）に、
   前記第１面、第２面のメモリーユニットの各面のメモリーユニットは、
   ｊ/ｎ本のワード線とｋ×ｎ本のビット線とを有することを特徴とする表示ドライバー。
9. 請求項６において、
   前記１画素の表示データのビット数がｍ＝１ビットである場合に、
   前記読み出し回路は、
   前記第１面のメモリーユニット又は前記第２面のメモリーユニットから、ｎライン×１ビットの表示データを、前記表示パネルの１セグメント分の表示データとして読み出すことを特徴とする表示ドライバー。
10. 請求項８において、
    前記１画素の表示データのビット数がｍ＝２ビットである場合に、
    前記読み出し回路は、
    前記第１面のメモリーユニットからｎライン×１ビットの表示データを読み出し、前記第２面のメモリーユニットからｎライン×１ビットの表示データを読み出すことで、ｎライン×２ビットの表示データを前記表示パネルの１セグメント分の表示データとして読み出すことを特徴とする表示ドライバー。
11. 請求項１乃至１０のいずれかに記載された表示ドライバーと、
    前記表示パネルと、
    を含むことを特徴とする電気光学装置。
12. 請求項１乃至１０のいずれかに記載された表示ドライバーを含むことを特徴とする電子機器。

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