JP2016167235A - 表示装置及び半導体集積回路の設計方法 - Google Patents

Abstract

【課題】一つの実施形態は、レイアウト図の再設計を効率化できる表示装置を提供することを目的とする。【解決手段】一つの実施形態によれば、表示部と表示制御部とを備えた表示装置が提供される。表示制御部は、第１の情報に基づいて、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を表示部上に表示させる。第１の情報は、アンテナ比がスケマティック素子の識別子に対応付けられた情報である。アンテナ比は、プラズマダメージに関連するパラメータである。【選択図】図８

Description

本実施形態は、表示装置及び半導体集積回路の設計方法に関する。

半導体集積回路の設計では、スケマティックエディタでスケマティック図（回路図）の設計が行われ、スケマティックデータが生成される。レイアウトエディタにより、スケマティックデータに応じたレイアウト図の設計が行われ、レイアウトデータが生成される。検証ツールにより、レイアウト図の設計がスケマティック図の設計と一致するかの検証と、プラズマダメージに関連するアンテナ比が物理的な設計基準を満たしているかの検証（アンテナデザインルールチェック）とが行われる。そして、レイアウトエディタにより、検証結果に応じたレイアウト図の再設計が行われ、レイアウトデータが再び生成される。このとき、レイアウト図の再設計を効率化することが望まれる。

宮本浩二ら， "ＬＳＩ に対するプラズマダメージの影響およびその回避策，" 東芝レビュー１９９７ 年１０月号．

一つの実施形態は、レイアウト図の再設計を効率化できる表示装置及び半導体集積回路の設計方法を提供することを目的とする。

一つの実施形態によれば、表示部と表示制御部とを備えた表示装置が提供される。表示制御部は、第１の情報に基づいて、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を表示部上に表示させる。第１の情報は、アンテナ比がスケマティック素子の識別子に対応付けられた情報である。アンテナ比は、プラズマダメージに関連するパラメータである。

実施形態におけるアンテナ比の設計基準を示す図。 実施形態にかかる表示装置のハードウェア構成を示す図。 実施形態にかかる表示装置の動作を示すデータフロー図。 実施形態における第２の情報のデータ構造を示す図。 実施形態における第３の情報のデータ構造を示す図。 実施形態における第４の情報のデータ構造を示す図。 実施形態における第１の情報のデータ構造を示す図。 実施形態における表示部上に表示される情報を示す図。 実施形態にかかる表示装置を用いた半導体集積回路の設計方法を示すフローチャート。 実施形態におけるＰＩＤ−ＢＡ処理を示すフローチャート。 実施形態の変形例にかかる表示装置の動作を示すデータフロー図。 実施形態の変形例における第５の情報のデータ構造を示す図。 実施形態の変形例における第６の情報のデータ構造を示す図。 実施形態の変形例における第７の情報のデータ構造を示す図。 実施形態の変形例における第８の情報のデータ構造を示す図。 実施形態の変形例における表示部上に表示される情報を示す図。 実施形態の変形例における第９の情報のデータ構造を示す図。 実施形態の他の変形例におけるシミュレーション結果を示す図。 実施形態の他の変形例にかかる表示装置を用いた半導体集積回路の設計方法を示すフローチャート。

以下に添付図面を参照して、実施形態にかかる表示装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる表示装置１について説明する。表示装置１は、半導体集積回路の設計に用いられる。半導体集積回路の設計では、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールを用いた設計が行われる。ＥＤＡツールは、例えば、スケマティックエディタ４１、レイアウトエディタ４２、及び検証ツール４３（図２参照）を含む。ＥＤＡツールによる半導体集積回路の設計では、スケマティックエディタ４１により、スケマティック図（回路図）の設計が行われ、スケマティックデータが生成される。レイアウトエディタ４２により、スケマティックデータに応じたレイアウト図の設計が行われ、レイアウトデータが生成される。検証ツール４３により、レイアウト図の設計がスケマティック図の設計と一致するかの検証、あるいは物理的な設計基準（デザインルール）を満たしているかの検証（デザインルールチェック）が行われる。そして、レイアウトエディタにより、検証結果に応じたレイアウト図の再設計が行われ、レイアウトデータが再び生成される。

高集積LSI 回路のMOS トランジスタは、メタル配線製造工程のプラズマエッチングによる帯電により損傷を受ける。これを、PID (Plasma Induced Damage, プラズマダメージ) という。MOS トランジスタのゲートポリには、ゲートコンタクトを介しメタル(金属)配線が接続される。このコンタクトやメタル配線、VIA の製造工程でコンタクトやメタル配線、VIA が帯電し、それがMOS トランジスタのゲート酸化膜に静電破壊をもたらし、トランジスタの特性に影響を与える。PID の強度を決めるパラメータはいくつか知られており、その代表的なものとして、アンテナ比(Antenna Ratio, AR) がある。AR は、配線等のアンテナ効果を決めるパラメータであり、配線等(メタル配線やVIA、コンタクト) の面積とそのゲートポリの面積の比で表される。AR については、検証ツール４３を用いて、レイアウトデータを検証(検査)し、静電破壊が発生しないよう設計される。すなわち、検証ツール４３は、アンテナ比がエラー閾値（図１に示すＤＲＣエラー閾値）を超えるレイアウト素子について、レイアウト素子の識別子がその座標値に対応付けられたエラーファイルを出力する。これをアンテナデザインルールチェックという。そして、エラーファイルが参照されながら、レイアウトエディタ４２によりレイアウト図の再設計が行われる。

PID、特にAR には、前節で述べたように破壊を防ぐための設計基準が存在する。これに対し、設計基準に適合、すなわちAR を設計基準未満としている場合であっても、回路に対し影響がないということではない。この設計基準はMOS トランジスタが破壊される基準であり、アナログ回路においては、この基準よりも下のAR において、回路に悪影響が出始める。破壊基準未満のAR ではMOS トランジスタに対し、Vth が増大したり、Vth のばらつきが増大するといった悪影響が出る。差動回路やカレントミラー回路等においては、ペア性が重要なMOS トランジスタ同士で Vth がずれることは好ましくない。したがって、Vth のペア性が重要なMOS トランジスタでは、それぞれのトランジスタのAR が等しくなるようなレイアウト設計が求められる。以上では AR が揃っていること、すなわちAR の相対値について述べたが、一方、アナログ回路ではAR の絶対値も低いことが望ましい。

前節で述べたように、Vth のペア性が重要なMOS トランジスタ同士では、AR が揃っていることが望ましい。これは通常は、MOS トランジスタおよびそれに接続されるメタル配線を対称な形状に描くことにより(厳密ではないかもしれないが) 自然に達成されることになるが、チップ面積における制約が厳しい場合などでは真の形状対称性は達成されないことがある。また、AR を等しくすることは、メタル配線の形状の対称性だけでなく、使用しているメタル層構成まで含めた対称性が必要となるため、目視検図では確認不足になることがある。また、DC 回路(直流電圧を出す回路)などでは必ずしも形状対称性までは必要なく、AR が値として揃っていれば十分だが、その場合目視検図は有効な確認手段とはなりにくい。また、ペア性が重要なトランジスタについて、回路図とレイアウトの対応をとるのは時間がかかるため、どのレイアウト素子のアンテナ比が揃っていないのか把握しにくい。このため、アナログ回路の特性が要求仕様を満たすために、レイアウト図におけるどのレイアウト素子を再設計すべきであるのか特定するのに時間がかかりやすく、レイアウト図の再設計が非効率になりやすい。

さらに、アナログ回路では、注目するトランジスタの回路全体の特性に対する寄与度がトランジスタ毎に異なることがあり、アナログ回路の特性が要求仕様を満たすために再設計すべき重要度がトランジスタ毎に異なることがある。そのような再設計すべき重要度は、回路構成を考慮して検討する必要があるため、レイアウト図からは直感的に把握しにくい。このため、アナログ回路の特性が要求仕様を満たすために、レイアウト図におけるどのレイアウト素子を再設計すべきであるのか特定するのに時間がかかりやすく、レイアウト図の再設計が非効率になりやすい。

以上のような理由から、AR の対称性が自動的あるいは半自動的に確認できるような仕組みの構築が望まれる。すなわち、AR をレイアウトから自動的に抽出して、全てのMOS トランジスタについて可視化すれば、アナログ回路の性能向上やばらつき低減、歩留改善につながる可能性がある。

そこで、本実施形態では、表示装置１において、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を表示部３０上に表示させ、スケマティック図上でアンテナ比を可視化することで、再設計すべきレイアウト素子の特定を容易化し、レイアウト図の再設計の効率化を図る。以下では、スケマティック図上でアンテナ比を可視化するための処理をＰＩＤ−ＢＡ（Ｐｌａｓｍａ Ｉｎｄｕｃｅｄ Ｄａｍａｇｅ − Ｂａｃｋ Ａｎｎｏｔａｔｉｏｎ）処理と呼ぶことにする。

具体的には、表示装置１は、図２に示すような構成を有する。図２は、表示装置１のハードウェア構成を示す図である。

表示装置１は、バス配線９０、制御部２０、表示部３０、記憶部４０、入力部６０及び媒体インターフェース７０を備える。

制御部２０、表示部３０、記憶部４０、入力部６０及び媒体インターフェース７０は、バス配線９０を介して相互に接続されている。媒体インターフェース７０は、記録媒体８０を接続可能に構成されている。

表示部３０は、例えば、ＣＲＴディスプレイや液晶ディスプレイなどの表示デバイスである。記憶部４０は、例えば、メモリやハードディスクなどである。入力部６０は、例えば、キーボードやマウスなどである。媒体インターフェース７０は、例えば、フレキシブルディスクドライブ、ＣＤ−ＲＯＭドライブやＵＳＢインターフェースなどである。記録媒体８０は、フレキシブルディスク、ＣＤ−ＲＯＭやＵＳＢメモリなどである。

記憶部４０には、スケマティックエディタ４１、レイアウトエディタ４２、検証ツール４３、スケマティックデータ４４、レイアウトデータ４５、データベース４９、及びＰＩＤ−ＢＡプログラム５０が格納されている。

スケマティックエディタ４１は、集積回路などの設計において、スケマティック（回路図）レベルの設計を行うためのＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールである。レイアウトエディタ４２は、集積回路などの設計において、レイアウトレベルでの設計を行うためのＥＤＡツールである。検証ツール４３は、集積回路などの設計において、レイアウト図の設計がスケマティック図の設計と一致するかの検証（ＬＶＳ：レイアウトバーサススケマティック）、あるいは物理的な設計基準（デザインルール）を満たしているかの検証（ＤＲＣ：デザインルールチェック）を行うためのＥＤＡツールである。スケマティックデータ４４は、スケマティックエディタ４１により生成されたスケマティック図（回路図）のデータである。レイアウトデータ４５は、レイアウトエディタ４２により生成されたレイアウト図のデータである。データベース４９は、レイアウト図の設計がスケマティック図の設計と一致するかの検証（ＬＶＳ）の結果を含むデータベースである。ＰＩＤ−ＢＡプログラム５０は、ＰＩＤ−ＢＡ処理（スケマティック図上でアンテナ比を可視化するための処理）を実行するためのプログラムである。

制御部２０は、例えば、ＣＰＵ，ＧＰＵ，ＤＳＰ又はマイコンなどであり、一時記憶のためのキャッシュメモリをさらに含む。また、制御部２０は、スケマティック生成部２１、レイアウト生成部２２、レイアウト検証部２３、第１の生成部２４、第２の生成部２５、第３の生成部２６、及び表示制御部２７を含む。

スケマティック生成部２１は、スケマティックエディタ４１が実行されることで制御部２０内に機能的に実現される。例えば、スケマティック生成部２１は、所定のライブラリからスケマティック素子のシンボルを呼び出してスケマティック図上に配置してスケマティックデータ４４を生成する。スケマティック生成部２１は、スケマティックデータ４４を記憶部４０に格納する。

レイアウト生成部２２は、レイアウトエディタ４２が実行されることで制御部２０内に機能的に実現される。レイアウト生成部２２は、スケマティック生成部２１により生成されたスケマティックデータ４４に応じて、レイアウト素子のオブジェクトをレイアウト図上に配置してレイアウトデータ４５を生成する。レイアウト生成部２２は、レイアウトデータ４５を記憶部４０に格納する。

レイアウト検証部２３は、検証ツール４３が実行されることで制御部２０内に機能的に実現される。レイアウト検証部２３は、レイアウト図の設計がスケマティック図の設計と一致するかの検証（ＬＶＳ）、あるいは物理的な設計基準（デザインルール）を満たしているかの検証（ＤＲＣ）を行う。

例えば、図３に示すように、レイアウト検証部２３は、レイアウトデータ４５とスケマティックデータ４４とをそれぞれ記憶部４０から読み出す。レイアウト検証部２３は、レイアウトデータ４５とスケマティックデータ４４との一致度合いを検証して、検証結果に関するデータベース４９を生成する。図３は、表示装置１の動作を示すデータフロー図である。

データベース４９では、レイアウト図上の座標位置とレイアウト素子の識別子との対応情報が、レイアウト素子の識別子がスケマティック素子の識別子の対応情報と別個に独立して管理されている。データベース４９は、レイアウト図上の座標位置とレイアウト素子の識別子との対応情報を、レイアウト素子の識別子がスケマティック素子の識別子の対応情報と直接関連付ける機能を有していない。ただし、典型的なデータベースでは、レイアウト素子の識別子をスケマティック素子の識別子の対応情報と直接関連付ける機能を有していないが、直接関連付ける機能を有したデータベースを用いる場合でも、同様に構成することができる。

なお、スケマティック素子の識別子はユーザがスケマティックエディタ４１を介してトランジスタに付与した識別子であるのに対して、レイアウト素子の識別子は、検証ツール４３が任意に決定してトランジスタに付与した識別子である。このため、レイアウト素子の識別子を見ても、どのスケマティック素子に対応しているのか把握しにくい。

レイアウト検証部２３は、レイアウトデータ４５からレイアウト素子ごとにアンテナ比を抽出して、第２の情報５２を生成する。第２の情報５２は、アンテナ比がレイアウト図上の位置に対応付けられた情報である。レイアウト素子ごとのアンテナ比の抽出は、アンテナ比がエラー閾値を超えたレイアウト素子についてエラーファイルを出力するという検証ツール４３の機能を利用できる。例えば、検証ツール４３にエラー閾値として「０」を設定すると、全てのレイアウト素子についてエラーファイルを出力することができるので、このエラーファイルを第２の情報５２として利用できる。

第２の情報５２は、図４に示すように、アンテナ比がレイアウト図上の位置に対応付けられた情報である。図４は、第２の情報５２のデータ構造を示す図である。例えば、第２の情報５２は、アンテナ比欄５２１及び位置欄５２２を有する。アンテナ比欄５２１には、レイアウトデータ４５から抽出されたアンテナ比が記録されている。位置欄５２２には、レイアウト図上におけるレイアウト素子の座標位置が記録されている。第２の情報５２を参照することにより、アンテナ比ＡＲ１１３のレイアウト素子が座標位置（Ｘ１１３，Ｙ１１３）に配されていることが分かり、アンテナ比ＡＲ１１６のレイアウト素子が座標位置（Ｘ１１６，Ｙ１１６）に配されていることが分かる。なお、ＡＲ１１３，ＡＲ１１６，Ｘ１１３，Ｙ１１３，Ｘ１１６，Ｙ１１６は、ここでは記号を用いて記載されているが、実際には具体的な数値である。

第２の情報５２は、スケマティック素子についての情報が含まれていないので、アンテナ比をスケマティック図上で可視化するための情報としてそのままでは使用不可である。スケマティック図上で可視化するために、データベース４９の機能を用いて、スケマティック素子についての情報を得る。上記のように、データベース４９は、レイアウト図上の座標位置とレイアウト素子の識別子との対応情報を、レイアウト素子の識別子がスケマティック素子の識別子の対応情報と直接関連付ける機能を有していない。そのため、レイアウト図上の座標位置→レイアウト素子の識別子→スケマティック素子の識別子と段階的に対応付ける必要がある。

例えば、第１の生成部２４、第２の生成部２５、第３の生成部２６は、ＰＩＤ−ＢＡプログラム５０が実行されることで制御部２０内に機能的に実現される。

第１の生成部２４は、図３に示すように、レイアウト図上の座標位置に対応するレイアウト素子の識別子を、データベース４９に問い合わせてその応答を得る。すなわち、第１の生成部２４は、データベース４９を参照して、第３の情報５３を生成する。第３の情報５３は、図５に示すように、レイアウト図上の位置がレイアウト素子の識別子に対応付けられた情報である。図５は、第３の情報５３のデータ構造を示す図である。例えば、第３の情報５３は、位置欄５３１及びレイアウト素子の識別子欄５３２を有する。位置欄５３１にはレイアウト図上におけるレイアウト素子の座標位置が記録されている。レイアウト素子の識別子５３２には、レイアウト素子の識別子（例えば、レイアウト素子名）が記録されている。第３の情報５３を参照することにより、座標位置（Ｘ１１３，Ｙ１１３）にレイアウト素子Ｍ１１３が配されていることが分かり、座標位置（Ｘ１１６，Ｙ１１６）にレイアウト素子Ｍ１１６が配されていることが分かる。

第２の生成部２５は、図３に示すように、レイアウト素子の識別子に対応するスケマティック素子の識別子を、データベース４９に問い合わせてその応答を得る。すなわち、第２の生成部２５は、データベース４９を参照して、第４の情報５４を生成する。第２の生成部２５は、図６に示すように、レイアウト素子の識別子がスケマティック素子の識別子に対応付けられた情報である。図６は、第４の情報５４のデータ構造を示す図である。例えば、第４の情報５４は、レイアウト素子の識別子欄５４１及びスケマティック素子の識別子欄５４２を有する。レイアウト素子の識別子欄５４１には、レイアウト素子の識別子（例えば、レイアウト素子名）が記録されている。スケマティック素子の識別子５３２には、スケマティック素子の識別子（例えば、スケマティック素子名）が記録されている。第３の情報５３を参照することにより、座標位置（Ｘ１１３，Ｙ１１３）にレイアウト素子Ｍ１１３が配されていることが分かり、座標位置（Ｘ１１６，Ｙ１１６）にレイアウト素子Ｍ１１６が配されていることが分かる。

第３の生成部２６は、図３に示すように、第２の情報５２をレイアウト検証部２３から受け、第３の情報５３を第１の生成部２４から受け、第４の情報５４を第２の生成部２５から受ける。第３の生成部２６は、第２の情報５２と第３の情報５３と第４の情報５４とに基づいて、第１の情報５１を生成する。第１の情報５１は、アンテナ比がスケマティック素子の識別子に対応付けられた情報である。例えば、第３の生成部２６は、第３の情報５３と第４の情報５４とから、レイアウト図上の座標位置とスケマティック素子の識別子との対応関係を、レイアウト図上の各座標位置について特定できる。第３の生成部２６は、特定された対応関係を用いて、第２の情報５２を第１の情報５１へ変換する。

なお、１つのスケマティック素子が複数のレイアウト素子でレイアウト設計されている場合、複数のレイアウト図上の座標位置が１つのスケマティック素子の識別子と対応することになる。この場合、複数のレイアウト図上の座標位置のうちアンテナ比が最も大きい座標位置を選択してスケマティック素子の識別子と対応させた対応関係を用いて、第２の情報５２を第１の情報５１へ変換することができる。

第１の情報５１は、図７に示すように、アンテナ比がスケマティック素子の識別子に対応付けられた情報である。図７は、第１の情報５１のデータ構造を示す図である。例えば、第１の情報５１は、アンテナ比欄５１１及びスケマティック素子の識別子５１２を有する。アンテナ比欄５２１には、レイアウトデータ４５から抽出されたアンテナ比の数値が記録されている。スケマティック素子の識別子５１２には、スケマティック素子の識別子（例えば、スケマティック素子名）が記録されている。第１の情報５１を参照することにより、スケマティック素子ＭＡ１１３がアンテナ比ＡＲ１１３を有することが分かり、スケマティック素子ＭＡ１１６がアンテナ比ＡＲ１１６を有することが分かる。

表示制御部２７は、ファームウェアが実行されることで制御部２０内に機能的に実現される。表示制御部２７は、図３に示すように、スケマティックデータ４４を記憶部４０から読み出し、第１の情報５１を第３の生成部２６から受ける。表示制御部２７は、スケマティックデータ４４と第１の情報５１とに基づいて、表示情報３１を生成して表示部３０上に表示させる。表示情報３１は、図８に示すように、スケマティック素子のシンボルとアンテナ比の情報とが各スケマティック素子について互いに関連付けられたスケマティック図を含む。例えば、スケマティック素子ＭＡ１１３のシンボルの付近に、スケマティック素子ＭＡ１１３のアンテナ比ＡＲ１１３の値が表示されている。スケマティック素子ＭＡ１１６のシンボルの付近に、スケマティック素子ＭＡ１１６のアンテナ比ＡＲ１１６の値が表示されている。

図８に示すようなスケマティック図を閲覧したユーザは、スケマティック図上でアンテナ比を把握できる。これにより、スケマティック図を参照しながらレイアウト図を見ることにより、どのレイアウト素子が差動対の関係にありペア性のずれがどの程度であるかを容易に把握できる。

例えば、図８に示す場合、スケマティック素子ＭＡ１１３とスケマティック素子ＭＡ１１６とが差動対の関係にあり、両者のアンテナ比ＡＲ１１３，ＡＲ１１６の値を比較することで、ペア性のずれがどの程度であるかを把握できる。例えば、スケマティック素子ＭＡ１１３及びスケマティック素子ＭＡ１１６のアンテナ比ＡＲ１１３，ＡＲ１１６のペア性のずれは、（負相のアンテナ比）／（正相のアンテナ比）＝（ＡＲ１１６）／（ＡＲ１１３）を評価指標とすることができる。（ＡＲ１１６）／（ＡＲ１１３）が許容範囲を超えて大きくなっていた場合、レイアウトエディタ４２によりレイアウト図上でスケマティック素子ＭＡ１１３及びスケマティック素子ＭＡ１１６に接続されている配線の形状を変更して、これらのアンテナ比が一致するように修正できる。もしくは、レイアウトエディタ４２によりレイアウト図上でスケマティック素子ＭＡ１１３及びスケマティック素子ＭＡ１１６に対応するトランジスタのディメンジョンを変更することによりばらつき耐性を上げる（ばらつきにくくする）ことができる。これにより、ペア性のずれが許容範囲内に収まるようにすることができる。

また、スケマティック図を参照しながらレイアウト図を見ることにより、どのレイアウト素子が重要度の高いレイアウト素子であるかを把握できる。これにより、アナログ回路の特性が要求仕様を満たすために、レイアウト図におけるどのレイアウト素子を再設計すべきであるのかを容易に特定できる。

例えば、図８に示すスケマティック図を参照することにより、スケマティック素子ＭＡ１１４，ＭＡ１１５の重要度がスケマティック素子ＭＡ１１３，ＭＡ１１６の重要度より高いことが理解できる場合を考える。この場合、スケマティック素子ＭＡ１１４，ＭＡ１１５のアンテナ比ＡＲ１１４，ＡＲ１１５に対する閾値ＡＲｔｈ１は、スケマティック素子ＭＡ１１３，ＭＡ１１６のアンテナ比ＡＲ１１３，ＡＲ１１６に対する閾値ＡＲｔｈ２より厳しめに設定できる。これにより、アンテナ比ＡＲ１１４，ＡＲ１１５の値とアンテナ比ＡＲ１１３，ＡＲ１１６の値とが同程度であっても、
ＡＲ１１４＞ＡＲｔｈ１
ＡＲ１１５＞ＡＲｔｈ１
ＡＲ１１３＜ＡＲｔｈ２
ＡＲ１１６＜ＡＲｔｈ２
となっていれば、レイアウト図におけるスケマティック素子ＭＡ１１４，ＭＡ１１５に対応したレイアウト素子を再設計することで、回路全体の特性を要求仕様に効率的に近づけることができることを特定できる。

次に、表示装置１を用いた半導体集積回路の設計方法について図９及び図１０を用いて説明する。図９は、表示装置１を用いた半導体集積回路の設計方法を示すフローチャートである。図１０は、ＰＩＤ−ＢＡ処理を示すフローチャートである。

表示装置１は、スケマティックエディタ４１を実行して回路設計を行う（Ｓ１）。例えば、表示装置１は、所定のライブラリからスケマティック素子のシンボルを呼び出してスケマティック図上に配置してスケマティックデータ４４を生成する。表示装置１は、スケマティックデータ４４を記憶部４０に格納する。

表示装置１は、レイアウトエディタ４２を実行してレイアウト設計を行う（Ｓ２）。例えば、表示装置１は、スケマティックデータ４４に応じて、レイアウト素子のオブジェクトをレイアウト図上に配置してレイアウトデータ４５を生成する。表示装置１は、レイアウトデータ４５を記憶部４０に格納する。

表示装置１は、ＰＩＤ−ＢＡ処理を行い（Ｓ３）、スケマティック図上でアンテナ比を可視化する。

ＰＩＤ−ＢＡ処理（Ｓ３）では、表示装置１は、検証ツール４３に閾値「０」を設定し、検証ツール４３によりアンテナデザインルールチェックを実行する（Ｓ１１）。表示装置１は、検証ツール４３により、アンテナデザインルールチェックのエラーファイルを生成し（Ｓ１２）、エラーファイルを、アンテナ比がレイアウト図上の位置に対応付けられた第２の情報５２として保持する（Ｓ１３）。

また、表示装置１は、検証ツール４３により、レイアウトデータ４５とスケマティックデータ４４との一致度合いを検証して検証結果に関するデータベース４９を生成する。表示装置１は、データベース４９を参照して、レイアウト図上の位置がレイアウト素子の識別子に対応付けられた第３の情報５３を生成する（Ｓ１４）。表示装置１は、データベース４９を参照して、レイアウト素子の識別子がスケマティック素子の識別子に対応付けられた第４の情報５４を生成する（Ｓ１５）。表示装置１は、第２の情報５２と第３の情報５３と第４の情報５４とに基づいて、第１の情報５１を生成する（Ｓ１６）。表示装置１は、第１の情報５１に基づいて、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を表示部３０上に表示させる（Ｓ１７）。

ＰＩＤ−ＢＡ処理（Ｓ３）が完了すると、表示装置１により表示部３０上にスケマティック素子に関連付けて表示されたアンテナ比に応じて、スケマティック素子に対応するレイアウト素子について修正（再設計）が必要であるか否かが判断される（Ｓ４）。レイアウト素子について修正（再設計）が必要（Ｓ４でＹｅｓ）であれば、処理がＳ２に戻され、レイアウト素子について修正（再設計）が不要（Ｓ４でＮｏ）であれば、処理が終了される。

以上のように、実施形態では、表示装置１において、アンテナ比がスケマティック素子の識別子に対応付けられた第１の情報５１を生成し、第１の情報５１に基づいて、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を表示部３０上に表示させる。これにより、アナログ回路の特性が要求仕様を満たすために、レイアウト図におけるどのレイアウト素子を再設計すべきであるのかを容易に特定でき、レイアウト図の再設計を効率化できる。

なお、事前に、ペア性が必要なトランジスタを表示装置１に入力しておき、その設定に基づき、アンテナ比がずれているトランジスタを自動的に抽出し、警告情報を表示するようにしてもよい。例えば、図１１に示すように、入力部６０（図２参照）には、ＰＩＤ−ＢＡ処理が行われる前に、第５の情報５５、第６の情報５６、第７の情報５７、第８の情報５８がユーザにより入力される。

第５の情報５５は、図１２に示すように、ランクとペア性の閾値範囲とが対応付けられた情報である。図１２は、第５の情報５５のデータ構造を示す図である。例えば、第５の情報５５は、ランク欄５５１及び閾値範囲欄５５２を有する。ランク欄５５１には、スケマティック素子の重要度のランクが記録されている。閾値範囲欄５５２には、ペア性の評価指標（＝（負相のアンテナ比）／（正相のアンテナ比））の閾値範囲が記録されている。第５の情報５５を参照することにより、ランクＳのスケマティック素子について
１−Ｒｔｈ１≦（負相のアンテナ比）／（正相のアンテナ比）≦１＋Ｒｔｈ１
が閾値範囲であることが分かる。（ランクＳより低い）ランクＡのスケマティック素子について
１−Ｒｔｈ２≦（負相のアンテナ比）／（正相のアンテナ比）≦１＋Ｒｔｈ２
ただし、Ｒｔｈ２＞Ｒｔｈ１
が閾値範囲であることが分かる。（ランクＡより低い）ランクＢのスケマティック素子について
１−Ｒｔｈ３≦（負相のアンテナ比）／（正相のアンテナ比）≦１＋Ｒｔｈ３
ただし、Ｒｔｈ３＞Ｒｔｈ２
が閾値範囲であることが分かる。

第６の情報５６は、図１３に示すように、ペア性を取るべき一対のスケマティック素子の識別子とランクとが対応付けられた情報である。図１３は、第６の情報５６のデータ構造を示す図である。例えば、第６の情報５６は、ペア性を取るべきスケマティック素子欄５６１及びランク欄５６２を有する。ペア性を取るべきスケマティック素子欄５６１には、ペア性を取るべき一対のスケマティック素子の識別子が記録されている。ランク欄５６２には、スケマティック素子の重要度のランクが記録されている。第６の情報５６を参照することにより、一対のスケマティック素子ＭＡ１１３，ＭＡ１１６がランクＡの重要度を有していることが分かり、一対のスケマティック素子ＭＡ１１４，ＭＡ１１５がランクＳの重要度を有していることが分かる。

第７の情報５７は、図１４に示すように、ランクとアンテナ比の閾値とが対応付けられた情報である。図１４は、第７の情報５７のデータ構造を示す図である。例えば、第７の情報５７は、ランク欄５７１及び閾値欄５７２を有する。ランク欄５７１には、スケマティック素子の重要度のランクが記録されている。閾値欄５７２には、アンテナ比の閾値が記録されている。第７の情報５７を参照することにより、ランクＳのスケマティック素子の閾値がＡＲｔｈ１であることが分かり、ランクＡのスケマティック素子の閾値がＡＲｔｈ２（＞ＡＲｔｈ１）であることが分かり、ランクＢのスケマティック素子の閾値がＡＲｔｈ３（＞ＡＲｔｈ２）であることが分かる。

第８の情報５８は、図１５に示すように、スケマティック素子の識別子とランクとが対応付けられた情報である。図１５は、第８の情報５８のデータ構造を示す図である。例えば、第８の情報５８は、スケマティック素子欄５８１及びランク欄５８２を有する。スケマティック素子欄５８１には、スケマティック素子の識別子が記録されている。ランク欄５８２には、スケマティック素子の重要度のランクが記録されている。第８の情報５８を参照することにより、スケマティック素子ＭＡ１１３，ＭＡ１１６がランクＡの重要度を有していることが分かり、スケマティック素子ＭＡ１１４，ＭＡ１１５がランクＳの重要度を有していることが分かる。

表示制御部２７は、図１１に示すように、スケマティックデータ４４を記憶部４０から読み出し、第１の情報５１を第３の生成部２６（図３参照）から受け、第５の情報５５、第６の情報５６、第７の情報５７、第８の情報５８を入力部６０から受ける。表示制御部２７は、スケマティックデータ４４、第１の情報５１、第５の情報５５、第６の情報５６、第７の情報５７、第８の情報５８に基づいて、表示情報３１ａを生成して表示部３０上に表示させる。表示情報３１ａは、図１６に示すように、スケマティック素子のシンボルとアンテナ比の情報とが各スケマティック素子について互いに関連付けられたスケマティック図を含む。また、表示情報３１ａは、一対のスケマティック素子のシンボルとペア性がランクに応じた閾値範囲を超えていることを示す第１の警告情報とを互いに関連付けたスケマティック図を含む。表示情報３１ａは、スケマティック素子のシンボルとアンテナ比がランクに応じた閾値を超えていることを示す第２の警告情報とを互いに関連付けたスケマティック図を含む。
例えば、
（ＡＲ１１６）／（ＡＲ１１３）＜１−Ｒｔｈ１
又は
１＋Ｒｔｈ１＜（ＡＲ１１６）／（ＡＲ１１３）
となっていれば、第１の警告情報として、一対のスケマティック素子ＭＡ１１３，ＭＡ１１６のシンボルを第１の色で点滅させる。これにより、一対のスケマティック素子ＭＡ１１３，ＭＡ１１６のペア性がランクに応じた閾値範囲を超えていることを容易に把握できる。また、第１の警告情報は、第１の色で点滅させることである代わりに、一対のスケマティック素子ＭＡ１１３，ＭＡ１１６のシンボルの色を他のシンボルと異なる第３の色に変えることであってもよい。
例えば、
ＡＲ１１４＞ＡＲｔｈ１
ＡＲ１１５＞ＡＲｔｈ１
ＡＲ１１３＜ＡＲｔｈ２
ＡＲ１１６＜ＡＲｔｈ２
となっていれば、第２の警告情報として、スケマティック素子ＭＡ１１４，ＭＡ１１５のシンボルを第２の色で点滅させる。これにより、スケマティック素子ＭＡ１１４，ＭＡ１１５のアンテナ比がランクに応じた閾値を超えていることを容易に把握できる。また、第２の警告情報は、第２の色で点滅させることである代わりに、スケマティック素子ＭＡ１１４，ＭＡ１１５のシンボルの色を他のシンボルと異なる第４の色に変えることであってもよい。

あるいは、第６の情報５６及び第８の情報５８は、図１１に破線の矢印で示すように、第４の生成部２８により生成されてもよい。第４の生成部２８は、感度解析シミュレータ４６が実行されることで制御部２０内に機能的に実現される。感度解析シミュレータ４６が実行されると、回路に含まれた各スケマティック素子毎に、回路全体の出力に対する寄与度を見積もることができる。これにより、第４の生成部２８は、回路に含まれた各スケマティック素子毎にその素子の重要度のランクを割り振ることができ、第６の情報５６及び第８の情報５８をそれぞれ生成できる。この場合、入力部６０に入力するのは第５の情報５５と第７の情報５７とで済むため、ユーザの負担を軽減できる。

あるいは、第１の警告情報及び第２の警告情報は、表示部３０上に表示される代わりに、ログファイルとして記憶部４０に格納されてもよい。例えば、第５の生成部２９は、図１１に一点鎖線の矢印で示すように、第５の情報５５、第６の情報５６、第７の情報５７、第８の情報５８を入力部６０から受ける。第５の生成部２９は、第５の情報５５、第６の情報５６、第７の情報５７、第８の情報５８に基づいて、第９の情報５９を生成して記憶部４０に格納する。

第９の情報５９は、図１７に示すように、アンテナ比と、エラー対象となるスケマティック素子の識別子と、エラーの種類とが対応付けられた情報である。図１７は、第９の情報５９のデータ構造を示す図である。例えば、第９の情報５９は、アンテナ比欄５９１、スケマティック素子の識別子５９２、及びエラーの種類欄５９３を有する。アンテナ比欄５９１には、レイアウトデータ４５から抽出されたアンテナ比が記録されている。スケマティック素子の識別子５９２には、スケマティック素子の識別子（例えば、スケマティック素子名）が記録されている。エラーの種類欄５９３には、エラーの種類（すなわち、第１の警告情報と第２の警告情報とのいずれであるかを示す情報）が記録されている。第９の情報５９を参照することにより、一対のスケマティック素子ＭＡ１１３，ＭＡ１１６のペア性がランクに応じた閾値範囲を超えていることが分かり、スケマティック素子ＭＡ１１４，ＭＡ１１５のアンテナ比がランクに応じた閾値を超えていることが分かる。

あるいは、ＰＩＤ−ＢＡ処理で生成された第１の情報５１に基づいて、回路シミュレーション及びモンテカルロシミュレーションを行い、レイアウト素子を再設計（修正）する際の修正量を見積もってもよい。例えば、ＰＩＤ−ＢＡ処理により、回路図中の全てのトランジスタのアンテナ比を抽出できる。これに対し、それぞれのトランジスタのアンテナ比とその閾値電圧Ｖｔｈずれとの間には、図１８に示すように、相関がある。図１８に示す相関領域１４９は、予め実験的に取得でき、関数やテーブルの形で記憶部４０に格納しておくことができる。

例えば、表示装置１は、図１９に示すように、ＰＩＤ−ＢＡ処理（Ｓ３）により所定のトランジスタのアンテナ比ＡＲ１００が得られた場合、アンテナ比ＡＲ１００における相関領域１４９の中心値（Ｖｔｈずれの値）を回路シミュレータ４７（図２参照）に入力し、アンテナ比ＡＲ１００における相関領域１４９の幅（Ｖｔｈばらつきの値）をモンテカルロシミュレータ４８（図２参照）に入力し、それぞれシミュレーションを実行する（Ｓ５ｂ，Ｓ６ｂ）。これにより、表示装置１は、シミュレーション結果に応じて、回路全体の性能が要求仕様に対して、収まっているのか否かを判断できる（Ｓ７ｂ）。表示装置１は、回路全体の性能が要求仕様からずれていれば、レイアウトの修正が必要である（Ｓ７ｂでＹｅｓ）として、シミュレーション結果に示された回路全体の性能の要求仕様からのずれ量に応じて、レイアウト素子の修正量を決定する（Ｓ８ｂ）。このように、回路シミュレーション及びモンテカルロシミュレーションによりアンテナ比に応じた回路全体の性能の定量化が可能となり、レイアウト素子の修正量を見積もることができるので、レイアウト図の再設計をさらに効率化できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 表示装置、２７ 表示制御部、３０ 表示部。

Claims (6)

1. 表示部と、
   プラズマダメージに関連するアンテナ比がスケマティック素子の識別子に対応付けられた第１の情報に基づいて、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を前記表示部上に表示させる表示制御部と、
   を備えた表示装置。
2. 半導体集積回路のレイアウトデータとスケマティックデータとの一致度合いを検証して検証結果に関するデータベースを生成するとともに、前記レイアウトデータからアンテナ比を抽出してアンテナ比がレイアウト図上の位置に対応付けられた第２の情報を生成するレイアウト検証部と、
   前記データベースを参照して、レイアウト図上の位置がレイアウト素子の識別子に対応付けられた第３の情報を生成する第１の生成部と、
   前記データベースを参照して、レイアウト素子の識別子がスケマティック素子の識別子に対応付けられた第４の情報を生成する第２の生成部と、
   前記第２の情報と前記第３の情報と前記第４の情報とに基づいて、前記第１の情報を生成する第３の生成部と、
   をさらに備えた
   請求項１に記載の表示装置。
3. 前記表示制御部は、前記第１の情報と、ランクとペア性の閾値範囲とが対応付けられた第５の情報と、ペア性を取るべき一対のスケマティック素子の識別子とランクとが対応付けられた第６の情報とに基づいて、一対のスケマティック素子のシンボルとペア性がランクに応じた前記閾値範囲を超えていることを示す第１の警告情報とを互いに関連付けたスケマティック図を前記表示部上に表示させる
   請求項１又は２に記載の表示装置。
4. 前記表示制御部は、前記第１の情報と、ランクとアンテナ比の閾値とが対応付けられた第７の情報と、スケマティック素子の識別子とランクとが対応付けられた第８の情報とに基づいて、スケマティック素子のシンボルとアンテナ比がランクに応じた前記閾値を超えていることを示す第２の警告情報とを互いに関連付けたスケマティック図を前記表示部上に表示させる
   請求項１から３のいずれか１項に記載の表示装置。
5. 半導体集積回路のレイアウトデータとスケマティックデータとの一致度合いを検証して検証結果に関するデータベースを生成することと、
   前記レイアウトデータからアンテナ比を抽出して、プラズマダメージに応じたアンテナ比がレイアウト図上の位置に対応付けられた第２の情報を生成することと、
   前記データベースを参照して、レイアウト図上の位置がレイアウト素子の識別子に対応付けられた第３の情報を生成することと、
   前記データベースを参照して、レイアウト素子の識別子がスケマティック素子の識別子に対応付けられた第４の情報を生成することと、
   前記第２の情報と前記第３の情報と前記第４の情報とに基づいて、アンテナ比がスケマティック素子の識別子に対応付けられた第１の情報を生成することと、
   前記第１の情報に基づいて、スケマティック素子のシンボルとアンテナ比の情報とを互いに関連付けたスケマティック図を表示部上に表示させることと、
   を備えた半導体集積回路の設計方法。
6. 前記第１の情報に基づいて、回路シミュレーション及びモンテカルロシミュレーションを行うことをさらに備えた
   請求項５に記載の半導体集積回路の設計方法。

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