JP2016152585A - Control device - Google Patents
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Abstract
Description
本発明の実施形態は、制御装置に関する。 Embodiments described herein relate generally to a control device.
従来、コンピュータと接続可能な制御装置が知られている。 Conventionally, a control device that can be connected to a computer is known.
上記のような技術では、コンピュータと制御装置との間の通信を正常に実行するために、コンピュータが使用する通信プロトコルと、制御装置が使用する通信プロトコルとを一致させる必要がある。そして、従来では、通信プロトコルを一致させるために、コンピュータおよび制御装置に予め種々の設定を行っておくなどの手間が必要なことがあった。 In the technology as described above, in order to normally execute communication between the computer and the control device, it is necessary to match the communication protocol used by the computer with the communication protocol used by the control device. Conventionally, in order to match the communication protocols, there are cases where it is necessary to make various settings in advance in the computer and the control device.
実施形態による制御装置は、コンピュータと接続可能な制御装置であって、受信部と、特定部と、設定部とを備える。受信部は、コンピュータと制御装置との接続が確立された場合にコンピュータから送信される信号を受信するように構成されている。特定部は、コンピュータが使用している通信プロトコルを受信部により受信された信号に基づいて特定するように構成されている。設定部は、特定部により特定された通信プロトコルを制御装置が使用する通信プロトコルとして設定するように構成されている。 The control device according to the embodiment is a control device that can be connected to a computer, and includes a receiving unit, a specifying unit, and a setting unit. The receiving unit is configured to receive a signal transmitted from the computer when a connection between the computer and the control device is established. The specifying unit is configured to specify a communication protocol used by the computer based on a signal received by the receiving unit. The setting unit is configured to set the communication protocol specified by the specifying unit as a communication protocol used by the control device.
以下、実施形態を図面に基づいて説明する。 Hereinafter, embodiments will be described with reference to the drawings.
まず、図１を参照して、実施形態による通信システムの概略的構成について説明する。 First, a schematic configuration of a communication system according to an embodiment will be described with reference to FIG.
図１に示すように、実施形態による通信システムは、制御装置１００と、コンピュータ２００とを備える。制御装置１００およびコンピュータ２００は、ＲＳ−２３２Ｃに準拠したシリアル通信で用いられる通信ケーブル３００を介して接続されている。以下では、制御装置１００とコンピュータ２００との間で行われる通信がＲＳ−２３２Ｃに準拠したシリアル通信であるものとする。ここで、ＲＳ−２３２Ｃに準拠したシリアル通信では、通信プロトコルとして、クロック周波数、パリティ、データビット長、ストップビット長、およびボーレートといったパラメータの取り決めが送信側および受信側の双方で必要である。
As shown in FIG. 1, the communication system according to the embodiment includes a
次に、図２を参照して、実施形態による制御装置１００およびコンピュータ２００の内部構成について説明する。
Next, with reference to FIG. 2, the internal configuration of the
図２に示すように、制御装置１００は、シリアルＩ／Ｆ（インターフェース）１０１と、プロトコル切換部１０２と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０３と、入出力Ｉ／Ｆ１０４とを備える。シリアルＩ／Ｆ１０１は、「受信部」の一例である。また、コンピュータ２００は、シリアルＩ／Ｆ２０１と、通信制御部２０２とを備える。なお、図２は、制御装置１００およびコンピュータ２００の主要な構成のみを図示したものであり、図２に図示された構成以外の構成が制御装置１００およびコンピュータ２００に設けられていてもよい。
As shown in FIG. 2, the
制御装置１００のシリアルＩ／Ｆ１０１は、ＲＳ−２３２Ｃに準拠したシリアル通信を行うためのインターフェースである。同様に、コンピュータ２００のシリアルＩ／Ｆ２０１も、ＲＳ−２３２Ｃに準拠したシリアル通信を行うためのインターフェースである。これらのシリアルＩ／Ｆ１０１および２０１は、通信ケーブル３００に接続可能に構成されている。
The serial I /
コンピュータ２００の通信制御部２０２は、コンピュータ２００が実行する通信を制御するように構成されている。たとえば、通信制御部２０２は、制御装置１００とコンピュータ２００とのシリアル接続が確立された場合に、シリアルＩ／Ｆ２０１を介して所定のシリアル信号を出力するように構成されている。ここで、所定のシリアル信号とは、コンピュータ２００（通信制御部２０２）が使用している通信プロトコルを制御装置１００に特定（判別）させるためのシリアル信号（以下、判別信号という）である。なお、実施形態において用いられる判別信号の詳細については、後で説明するため、ここでは説明を省略する。
The
制御装置１００のプロトコル切換部１０２は、シリアルＩ／Ｆ１０１を介して受信される判別信号に基づいてコンピュータ２００が使用している通信プロトコルを特定し、特定した通信プロトコルを制御装置１００が使用する通信プロトコルとして設定するように構成されている。つまり、プロトコル切換部１０２は、制御装置１００が使用する通信プロトコルを、制御装置１００に接続されるコンピュータ２００に応じて切り換えることが可能なように構成されている。これにより、プロトコル切換部１０２に接続されたＣＰＵ１０３と、プロトコル切換部１０２に入出力バス１０５を介して接続された入出力Ｉ／Ｆ１０４とは、コンピュータ２００との間でデータを正常に送受信することができる。
The
なお、制御装置１００のＣＰＵ１０３は、各種の制御を行うように構成された演算処理部である。また、制御装置１００の入出力Ｉ／Ｆ１０４は、ディスプレイなどの出力装置と、キーボードなどの入力装置とを制御装置１００に接続するためのインターフェースである。
The
次に、図３を参照して、実施形態による制御装置１００のプロトコル切換部１０２の具体的構成について説明する。
Next, a specific configuration of the
図３に示すように、プロトコル切換部１０２は、シリアルＩ／Ｆ接続部１０６と、プロトコル判別部１０７と、パラレル／シリアル変換部１０８と、ＣＰＵ Ｉ／Ｆ１０９と、バスＩ／Ｆ１１０とを備える。
As shown in FIG. 3, the
シリアルＩ／Ｆ接続部１０６は、プロトコル切換部１０２とシリアルＩ／Ｆ１０１とを接続するためのインターフェースである。プロトコル判別部１０７は、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）などによって構成されたデバイスであり、プロトコル切換部１０２の主機能を実現するためのデバイスである。ここで、プロトコル切換部１０２の主機能とは、コンピュータ２００が使用している通信プロトコルを特定し、特定した通信プロトコルを制御装置１００が使用する通信プロトコルとして設定する機能のことである。
The serial I /
パラレル／シリアル変換部１０８は、プロトコル判別部１０７により設定された通信プロトコルに基づいて、制御装置１００側で用いられるパラレル信号と、コンピュータ２００側で用いられるシリアル信号とを相互に変換するように構成されたデバイスである。ＣＰＵ Ｉ／Ｆ１０９は、プロトコル切換部１０２とＣＰＵ１０３とを接続するためのインターフェースである。バスＩ／Ｆ１１０は、プロトコル切換部１０２と入出力バス１０５とを接続するためのインターフェースである。
The parallel /
次に、図４を参照して、実施形態による制御装置１００のプロトコル判別部１０７、およびコンピュータ２００の通信制御部２０２の具体的構成について説明する。
Next, specific configurations of the
図４に示すように、制御装置１００のプロトコル判別部１０７は、３つのプロトコル解析部１１１乃至１１３と、応答制御部１１４と、プロトコル情報保存部１１５と、プロトコル設定部１１６とを備える。プロトコル解析部１１１は、「特定部」の一例であるとともに、「第１特定部」の一例である。プロトコル解析部１１２は、「特定部」の一例であるとともに、「第２特定部」の一例である。プロトコル解析部１１３は、「特定部」の一例であるとともに、「第３特定部」の一例である。プロトコル設定部１１６は、「設定部」の一例である。また、コンピュータ２００の通信制御部２０２は、判別信号生成部２０３を備える。
As shown in FIG. 4, the
制御装置１００のプロトコル解析部１１１は、ＲＳ−２３２Ｃに準拠した通信で使用される通信プロトコルのうちのボーレートを特定するための回路である。また、制御装置１００のプロトコル解析部１１２は、ＲＳ−２３２Ｃに準拠した通信で使用される通信プロトコルのうちのボーレート以外のパラメータ、すなわちデータビット長、ストップビット長、およびパリティを特定するための回路である。また、制御装置１００のプロトコル解析部１１３は、プロトコル解析部１１２がデータビット長、ストップビット長、およびパリティのうちの１以上のパラメータを特定できない場合において未特定の１以上のパラメータを特定するための回路である。なお、実施形態では、データビット長、ストップビット長、およびパリティを特定する処理は、ボーレートを特定する処理が完了した後に実行される。
The
制御装置１００の応答制御部１１４は、コンピュータ２００（通信制御部２０２）に信号（以下、応答信号という）を出力することにより、プロトコル判別部１０７の状態変化をコンピュータ２００（通信制御部２０２）に通知するための回路である。たとえば、応答制御部１１４は、制御装置１００とコンピュータ２００とのシリアル接続が確立されたことによりプロトコル判別部１０７が通信プロトコルを特定する処理を実行することが可能な状態になった旨や、ボーレートを特定する処理が完了したことによりデータビット長、ストップビット長、およびパリティを特定する処理を実行することが可能な状態になった旨や、ボーレート、データビット長、ストップビット長、およびパリティの全てのパラメータが特定された状態になった旨などをコンピュータ２００に通知するように構成されている。
The
制御装置１００のプロトコル情報保存部１１５は、プロトコル解析部１１１乃至１１３によって特定されたパラメータを保存するための回路である。また、制御装置１００のプロトコル設定部１１６は、プロトコル情報保存部１１５に保存されたパラメータをパラレル／シリアル変換部１０８に設定することにより、プロトコル情報保存部１１５に保存されたパラメータで規定される通信プロトコルを制御装置１００が使用する通信プロトコルとして設定するための回路である。言い換えれば、制御装置１００のプロトコル設定部１１６は、制御装置１００が使用する通信プロトコルをコンピュータ２００が使用している通信プロトコルと同一に設定するための回路である。
The protocol
コンピュータ２００の判別信号生成部２０３は、コンピュータ２００（通信制御部２０２）が使用している通信プロトコルを制御装置１００に特定（判別）させるための判別信号を生成および出力するための回路である。この通信制御部２０２は、後述するように、制御装置１００（応答制御部１１４）から入力される応答信号に応じて、制御装置１００に出力する判別信号を切り換えるように構成されている。
The discrimination
ここで、図５を参照して、実施形態において用いられる通信プロトコルについて簡単に説明する。 Here, a communication protocol used in the embodiment will be briefly described with reference to FIG.
図５に示すように、実施形態において用いられる通信プロトコルでは、スタートビットの値が０に設定され、データビット長が７ビットまたは８ビットに設定され、ストップビット長が１ビットまたは２ビットに設定される。なお、図５に示した例では、パリティが存在しているが、実施形態では、パリティが存在していなくてもよい。 As shown in FIG. 5, in the communication protocol used in the embodiment, the start bit value is set to 0, the data bit length is set to 7 bits or 8 bits, and the stop bit length is set to 1 bit or 2 bits. Is done. In the example shown in FIG. 5, the parity exists, but in the embodiment, the parity may not exist.
このように、実施形態では、１フレーム分のシリアル信号のビット長が９ビット乃至１１ビットに設定される。なお、実施形態では、シリアル信号の伝送方式が、クロック同期方式であってもよいし、調歩同期方式であってもよい。 Thus, in the embodiment, the bit length of the serial signal for one frame is set to 9 bits to 11 bits. In the embodiment, the serial signal transmission method may be a clock synchronization method or an asynchronous method.
以下、図４および図６乃至図１４を参照して、実施形態による制御装置１００が通信プロトコルを特定する手順について具体的に説明する。
Hereinafter, with reference to FIG. 4 and FIGS. 6 to 14, a procedure for the
実施形態による制御装置１００およびコンピュータ２００は、制御装置１００とコンピュータ２００とのシリアル接続が確立された場合、図６に示すようなシーケンスに従って動作する。
When the serial connection between the
より具体的には、図６に示すように、制御装置１００の応答制御部１１４は、まず、Ｓ１において、コンピュータ２００に出力する応答信号を０から１に立ち上げる（図４の矢印Ａ１参照）。これにより、応答制御部１１４は、制御装置１００とコンピュータ２００とのシリアル接続が確立された旨をコンピュータ２００に通知する。なお、実施形態では、初期状態において応答制御部１１４から出力される応答信号が０になっているものとする。
More specifically, as shown in FIG. 6, the
Ｓ１の処理が完了すると、コンピュータ２００の通信制御部２０２は、Ｓ２において、ボーレートを特定（判別）するための判別信号として、クロック信号または第１信号を制御装置１００のプロトコル解析部１１１に送信する。なお、クロック信号は、クロック線が存在する場合、つまり伝送方式がクロック同期方式である場合に送信される（図４の矢印Ａ２参照）。また、第１信号は、クロック線が存在しない場合、つまり伝送方式が調歩同期方式である場合に送信される（図４の矢印Ａ３参照）。ここで、図７に示すように、第１信号とは、データビットの値が１ビットごとに１、０、１、…と変化するシリアル信号である。
When the processing of S1 is completed, the
図６に戻り、Ｓ２の処理が完了すると、制御装置１００のプロトコル解析部１１１は、Ｓ３において、クロック信号または第１信号に基づいて、通信プロトコルのうちのボーレートを特定する。具体的には、プロトコル解析部１１１は、クロック信号を受信した場合、そのクロック周波数に基づいてボーレートを算出する。また、プロトコル解析部１１１は、第１信号を受信した場合、その第１信号の値が１、０、１、…と遷移する時間に基づいてボーレートを算出する。
Returning to FIG. 6, when the process of S <b> 2 is completed, the
なお、プロトコル解析部１１１は、ボーレートの算出が完了すると、算出したボーレートをプロトコル情報保存部１１５に格納し（図４の矢印Ａ４参照）、ボーレートの算出が完了した旨の通知をプロトコル解析部１１２および応答制御部１１４に送信する（図４の矢印Ａ５参照）。また、プロトコル解析部１１１は、算出したボーレートに対応する周波数をプロトコル解析部１１２および１１３に送信する（図４の矢印Ａ６参照）。そして、プロトコル解析部１１１は、動作を終了する。
When the calculation of the baud rate is completed, the
図６に戻り、Ｓ３の処理が完了すると、制御装置１００の応答制御部１１４は、Ｓ４において、コンピュータ２００に出力する応答信号を１から０に立ち下げる（図４の矢印Ａ１参照）。具体的には、応答制御部１１４は、ボーレートの算出が完了した旨の通知をプロトコル解析部１１１から受信した場合に、応答信号を１から０に立ち下げる。これにより、応答制御部１１４は、ボーレートの特定が完了した旨をコンピュータ２００に通知する。
Returning to FIG. 6, when the process of S3 is completed, the
Ｓ４において応答信号が０から１に立ち下がると、コンピュータ２００の通信制御部２０２は、Ｓ５において、データビット長、ストップビット長、およびパリティを特定（判別）するための判別信号として、第２信号を制御装置１００のプロトコル解析部１１２に出力する（図４の矢印Ａ７参照）。図８に示すように、第２信号とは、データビットに対応する部分が全て０に設定されたシリアル信号である。実施形態による第２信号は、２フレーム連続で送信される。
When the response signal falls from 0 to 1 in S4, the
図６に戻り、Ｓ５の処理が完了すると、制御装置１００のプロトコル解析部１１２は、Ｓ６において、コンピュータ２００から受信した第２信号に基づいて、通信プロトコルのうちのボーレート以外のパラメータ、すなわちデータビット長、ストップビット長、およびパリティを特定する。
Returning to FIG. 6, when the process of S5 is completed, the protocol analysis unit 112 of the
ここで、実施形態では、上記のように、第２信号は、２フレーム連続で送信される。そして、プロトコル解析部１１２は、２フレーム分の第２信号を、図１０に示すようなデータ構造を有するレジスタ（図示せず）に１ビットずつ順番に格納する。なお、図１０の［０］、［１］、…、［１１］、…は、レジスタの各ビットに便宜上付けた番号である。 Here, in the embodiment, as described above, the second signal is transmitted continuously for two frames. Then, the protocol analysis unit 112 stores the second signal for two frames in a bit order in a register (not shown) having a data structure as shown in FIG. In FIG. 10, [0], [1],..., [11],... Are numbers assigned to the bits of the register for convenience.
プロトコル解析部１１２は、第２信号の一部のビットの値（ビットパターン）と、所定の第１テーブルＴ１とに基づいて、データビット長、ストップビット長、およびパリティを特定する。図１１に示すように、第１テーブルＴ１には、図１０に示したデータ構造のうち［８］乃至［１１］のビットに格納される第２信号の値と、データビット長、ストップビット長、およびパリティとの対応関係が登録されている。したがって、プロトコル解析部１１２は、図１０に示したデータ構造のうち［８］乃至［１１］のビットに格納された値を参照し、図１１に示した第１テーブルＴ１の「１１−８」の欄と照合することにより、データビット長、ストップビット長、およびパリティを特定することができる。なお、図１１に示した第１テーブルＴ１の「１１−８」の欄には、図１０に示したデータ構造における［８］乃至［１１］のビットの値を［１１］乃至［８］の順番で並べた場合における全てのビットパターンが登録されている。 The protocol analysis unit 112 specifies the data bit length, the stop bit length, and the parity based on the values (bit patterns) of some bits of the second signal and the predetermined first table T1. As shown in FIG. 11, in the first table T1, the value of the second signal stored in the bits [8] to [11], the data bit length, and the stop bit length in the data structure shown in FIG. And the correspondence with parity are registered. Therefore, the protocol analysis unit 112 refers to the values stored in the bits [8] to [11] in the data structure shown in FIG. 10, and “11-8” in the first table T1 shown in FIG. The data bit length, the stop bit length, and the parity can be specified by collating with the columns of In the column “11-8” of the first table T1 shown in FIG. 11, the values of bits [8] to [11] in the data structure shown in FIG. 10 are set to [11] to [8]. All bit patterns in the case where they are arranged in order are registered.
ここで、実施形態では、第１テーブルＴ１を用いても、データビット長、ストップビット長、およびパリティのうちの１以上のパラメータを特定することができない場合がある（図１１の「未確定」のセル参照）。この場合、プロトコル解析部１１２は、特定することができた分のパラメータをプロトコル情報保存部１１５に格納し（図４の矢印Ａ８参照）、第１テーブルＴ１を用いたパラメータの特定が完了した旨の通知をプロトコル解析部１１３および応答制御部１１４に送信する（図４の矢印Ａ９参照）。また、プロトコル解析部１１２は、パラメータの特定に使用したビットパターンをプロトコル解析部１１３に送信する（図４の矢印Ａ１０参照）。そして、プロトコル解析部１１２は、動作を終了する。
Here, in the embodiment, even if the first table T1 is used, one or more parameters of the data bit length, the stop bit length, and the parity may not be specified (“indeterminate” in FIG. 11). Cell reference). In this case, the protocol analysis unit 112 stores parameters that can be specified in the protocol information storage unit 115 (see arrow A8 in FIG. 4), and that the specification of parameters using the first table T1 has been completed. Is sent to the
図６に戻り、Ｓ６の処理が完了すると、制御装置１００の応答制御部１１４は、Ｓ７において、コンピュータ２００に出力する応答信号を０から１に立ち上げる（図４の矢印Ａ１参照）。具体的には、応答制御部１１４は、第１テーブルＴ１を用いたパラメータの特定が完了した旨の通知をプロトコル解析部１１２から受信した場合に、応答信号を０から１に立ち上げる。これにより、応答制御部１１４は、第１テーブルＴ１を用いたパラメータの特定が完了した旨をコンピュータ２００に通知する。
Returning to FIG. 6, when the process of S6 is completed, the
Ｓ７の処理が完了すると、コンピュータ２００の判別信号生成部２０３は、Ｓ８において、未特定のパラメータを特定（判別）するための判別信号として、第３信号を制御装置１００のプロトコル解析部１１３に出力する（図４の矢印Ａ１１参照）。図９に示すように、第３信号とは、データビットに対応する部分が２（２進数表記では１０）に設定されたシリアル信号である。実施形態による第３信号は、第２信号と同様に、２フレーム連続で送信される。そして、２フレーム分の第３信号は、第２信号と同様に、図１０に示すようなデータ構造を有するレジスタ（図示せず）に１ビットずつ順番に格納される。
When the processing of S7 is completed, the discrimination
図６に戻り、Ｓ８の処理が完了すると、制御装置１００のプロトコル解析部１１３は、Ｓ９において、コンピュータ２００から受信した第３信号に基づいて、未特定のパラメータを特定する。より具体的には、プロトコル解析部１１３は、プロトコル解析部１１２から受信される第２信号の一部のビットパターン（図４の矢印Ａ１０参照）と、第３信号の一部のビットパターンと、所定の第２テーブルＴ２、Ｔ３またはＴ４とに基づいて、未特定のパラメータを特定する。
Returning to FIG. 6, when the process of S <b> 8 is completed, the
図１２乃至図１４に示すように、実施形態による第２テーブルＴ２乃至Ｔ４は、データビット長、ストップビット長、およびパリティのうち１以上のパラメータが未確定となる場合における第２信号の複数のビットパターンに対応するように複数存在する。つまり、実施形態では、１以上のパラメータが未確定となる場合のビットパターンが、「００１１」、「００１０」、および「０１１０」の３つであるため（図１１参照）、これら３つのビットパターンに対応するように、３つの第２テーブルＴ２乃至Ｔ４が存在する。なお、第２テーブルＴ２（図１２参照）は、「００１１」というビットパターンに対応し、第２テーブルＴ３（図１３参照）は、「００１０」というビットパターンに対応し、第２テーブルＴ４（図１４参照）は、「０１１０」というビットパターンに対応する。 As illustrated in FIGS. 12 to 14, the second tables T2 to T4 according to the embodiment include a plurality of second signals in the case where one or more parameters of the data bit length, the stop bit length, and the parity are indeterminate. There are a plurality of bit patterns corresponding to the bit patterns. That is, in the embodiment, since there are three bit patterns “0011”, “0010”, and “0110” when one or more parameters are undefined (see FIG. 11), these three bit patterns There are three second tables T2 to T4 corresponding to. The second table T2 (see FIG. 12) corresponds to the bit pattern “0011”, the second table T3 (see FIG. 13) corresponds to the bit pattern “0010”, and the second table T4 (see FIG. 12). 14) corresponds to the bit pattern “0110”.
図１２乃至図１４に示すように、第２テーブルＴ２乃至Ｔ４には、図１０に示したデータ構造のうち［８］乃至［１１］のビットに格納される第３信号の値と、データビット長、ストップビット長、およびパリティとの対応関係が登録されている。したがって、プロトコル解析部１１３は、図１０に示したデータ構造のうち［８］乃至［１１］のビットに格納された値を参照し、プロトコル解析部１１２から受信したビットパターンに対応する第２テーブルＴ２、Ｔ３またはＴ４の「１１−８」の欄と照合することにより、未特定のデータビット長、ストップビット長、およびパリティを特定することができる。
As shown in FIGS. 12 to 14, in the second tables T2 to T4, the value of the third signal stored in the bits [8] to [11] of the data structure shown in FIG. Correspondences with length, stop bit length, and parity are registered. Therefore, the
なお、プロトコル解析部１１３は、第２テーブルＴ２、Ｔ３またはＴ４を用いたパラメータの特定が完了すると、特定したパラメータをプロトコル情報保存部１１５に格納し（図４の矢印Ａ１２参照）、未特定のパラメータの特定が完了した旨の通知をプロトコル情報保存部１１５および応答制御部１１４に送信する（図４の矢印Ａ１３参照）。そして、プロトコル解析部１１３は、動作を終了し、プロトコル情報保存部１１５は、特定されたボーレート、データビット長、ストップビット長、およびパリティをプロトコル設定部１１６に送信する。
When the specification of the parameters using the second table T2, T3, or T4 is completed, the
図６に戻り、Ｓ９の処理が完了すると、制御装置１００の応答制御部１１４は、Ｓ１０において、コンピュータ２００に出力する応答信号を１から０に立ち下げる（図４の矢印Ａ１参照）。具体的には、応答制御部１１４は、第２テーブルＴ２、Ｔ３またはＴ４を用いたパラメータの特定が完了した旨の通知をプロトコル解析部１１３から受信した場合に、応答信号を１から０に立ち下げる。これにより、応答制御部１１４は、第２テーブルＴ２、Ｔ３またはＴ４を用いたパラメータの特定、つまり通信プロトコルの全てのパラメータの特定が完了した旨をコンピュータ２００に通知する。
Returning to FIG. 6, when the process of S9 is completed, the
Ｓ１０の処理が完了すると、制御装置１００のプロトコル設定部１１６は、プロトコル情報保存部１１５から受信したパラメータ、すなわちプロトコル解析部１１１乃至１１３により特定されたパラメータに基づいて、制御装置１００の通信プロトコルを設定する。これにより、制御装置１００の通信プロトコルとコンピュータ２００の通信プロトコルとが同一に設定されるので、制御装置１００とコンピュータ２００とのシリアル通信を正常に行うことができる。
When the processing of S10 is completed, the
なお、実施形態では、プロトコル解析部１１２によるＳ６の処理によってデータビット長、ストップビット長、およびパリティの全てのパラメータが特定される場合もある。この場合、制御装置１００は、Ｓ７の処理を実行し、Ｓ８の処理に基づく第３信号を受信した後に、Ｓ９の処理を省略してＳ１０およびＳ１１の処理を実行する。つまり、実施形態では、プロトコル解析部１１３がプロトコル解析部１１２から受信したビットパターン（図４の矢印Ａ１０参照）が「００１１」、「００１０」または「０１１０」のいずれかである場合（図１１参照）、Ｓ９の処理を含めたＳ７乃至Ｓ１１の処理が実行され、プロトコル解析部１１３がプロトコル解析部１１２から受信したビットパターンが上記以外の「０００１」、「０１１１」、「１１１０」、「０１００」または「１１００」のいずれかである場合、Ｓ９の処理を含まないＳ７、Ｓ８、Ｓ１０およびＳ１１の処理が実行される。
In the embodiment, all parameters of the data bit length, the stop bit length, and the parity may be specified by the process of S6 by the protocol analysis unit 112. In this case, the
以上説明したように、実施形態による制御装置１００は、コンピュータ２００と制御装置１００とのシリアル接続が確立された場合にコンピュータ２００から送信される判別信号を受信するシリアルＩ／Ｆ１０１と、コンピュータ２００が使用している通信プロトコルを判別信号に基づいて特定するプロトコル解析部１１１乃至１１３と、特定された通信プロトコルを制御装置１００が使用する通信プロトコルとして設定するプロトコル設定部１１６とを備える。これにより、制御装置１００とコンピュータ２００との通信プロトコルを一致させるための種々の設定を予め行うことなく、コンピュータ２００と制御装置１００とを接続するだけで、簡単に、制御装置１００の通信プロトコルとコンピュータ２００の通信プロトコルとを一致させることができる。
As described above, the
なお、上記では、ＲＳ−２３２Ｃに準拠したシリアル通信に実施形態の技術を適用した例について説明したが、実施形態の技術は、ＲＳ−２３２Ｃに準拠したシリアル通信以外の通信にも適用され得る。ここで、ＲＳ−２３２Ｃに準拠したシリアル通信以外の通信では、通信プロトコルとして、クロック周波数、パリティ、データビット長、ストップビット長、およびボーレート以外の他のパラメータの取り決めが必要になる場合がある。この場合、図１１乃至図１４と同様のテーブルなどの適切な情報を用いれば、他のパラメータを適切に特定することができる。 In addition, although the example which applied the technique of embodiment to the serial communication based on RS-232C was demonstrated above, the technique of embodiment may be applied also to communications other than the serial communication based on RS-232C. Here, in communication other than serial communication compliant with RS-232C, it may be necessary to determine parameters other than the clock frequency, parity, data bit length, stop bit length, and baud rate as the communication protocol. In this case, other parameters can be appropriately specified by using appropriate information such as tables similar to those in FIGS.
また、上記では、通信プロトコルの各パラメータを特定するために、図１１乃至図１４に示したようなテーブル形式の情報が用いられる例について説明したが、実施形態では、通信プロトコルの各パラメータを特定することが可能であれば、テーブル形式以外の任意の形式の情報を用いることが可能である。 In the above description, an example in which information in the table format as illustrated in FIGS. 11 to 14 is used to specify each parameter of the communication protocol has been described. However, in the embodiment, each parameter of the communication protocol is specified. If possible, information in any format other than the table format can be used.
また、上記では、制御装置１００からコンピュータ２００に送信される応答信号の値が０または１のみである例について説明したが、応答信号は、次のように構成されてもよい。たとえば、０００という値の応答信号により、特定が完了したパラメータがボーレートである旨を通知し、００１という値の応答信号により、特定が完了したパラメータがストップビット長である旨を通知する、などといったように、特定が完了したパラメータが何であるかを示す情報を応答信号に持たせてもよい。このように応答信号を構成すれば、応答信号に応じてコンピュータ２００側の処理を分岐させることが可能になるので、上記図６のＳ６の処理により全てのパラメータが特定された場合に、コンピュータ２００側で実行される上記図６のＳ８などの処理を省略することが可能になる。しかしながら、一般的に、シリアル通信では、データが１ｂｉｔ毎に転送されるため、応答信号の情報量はなるべく少ないことが望ましい。
In the above description, the example in which the value of the response signal transmitted from the
以上、本発明の実施形態を説明したが、上記実施形態はあくまで一例であって、発明の範囲を限定することは意図していない。上記実施形態は、様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although embodiment of this invention was described, the said embodiment is an example to the last, Comprising: It is not intending limiting the range of invention. The above embodiment can be implemented in various forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. The above embodiments are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１００ 制御装置
１０１ シリアルＩ／Ｆ（受信部）
１１１ プロトコル解析部（特定部、第１特定部）
１１２ プロトコル解析部（特定部、第２特定部）
１１３ プロトコル解析部（特定部、第３特定部）
１１６ プロトコル設定部（設定部）
２００ コンピュータ
Ｔ１ 第１テーブル
Ｔ２、Ｔ３、Ｔ４ 第２テーブル
100
111 Protocol analysis unit (specification unit, first identification unit)
112 Protocol analysis part (specifying part, second specifying part)
113 Protocol analysis unit (specification unit, third identification unit)
116 Protocol setting part (setting part)
200 computer T1 first table T2, T3, T4 second table
Claims (5)
前記コンピュータと前記制御装置との接続が確立された場合に前記コンピュータから送信される信号を受信する受信部と、
前記コンピュータが使用している通信プロトコルを前記受信部により受信された信号に基づいて特定する特定部と、
前記特定部により特定された通信プロトコルを前記制御装置が使用する通信プロトコルとして設定する設定部とを備える、制御装置。 A control device connectable to a computer,
A receiving unit for receiving a signal transmitted from the computer when a connection between the computer and the control device is established;
A specifying unit for specifying a communication protocol used by the computer based on a signal received by the receiving unit;
And a setting unit configured to set the communication protocol specified by the specifying unit as a communication protocol used by the control device.
Priority Applications (1)
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| JP2015030551A JP2016152585A (en) | 2015-02-19 | 2015-02-19 | Control device |
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| JP2015030551A JP2016152585A (en) | 2015-02-19 | 2015-02-19 | Control device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021095088A1 (en) * | 2019-11-11 | 2021-05-20 | 株式会社Ｆｕｊｉ | Multiplex communication device and working machine |
-
2015
- 2015-02-19 JP JP2015030551A patent/JP2016152585A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021095088A1 (en) * | 2019-11-11 | 2021-05-20 | 株式会社Ｆｕｊｉ | Multiplex communication device and working machine |
| JPWO2021095088A1 (en) * | 2019-11-11 | 2021-05-20 | ||
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