JP2016143840A

JP2016143840A - 半導体装置

Info

Publication number: JP2016143840A
Application number: JP2015020662A
Authority: JP
Inventors: 正幸安部; Masayuki Abe
Original assignee: National Institute of Information and Communications Technology
Current assignee: National Institute of Information and Communications Technology
Priority date: 2015-02-04
Filing date: 2015-02-04
Publication date: 2016-08-08

Abstract

【課題】デバイス動作の高耐圧化・大電流化・高効率化・安定動作化・高信頼化・低価格化を実現する半導体装置を提供する。
【解決手段】基板上面に、ワイドギャップ半導体、もしくは、ワイドギャップ系混晶半導体を形成してなる動作層（ドリフト層）の上面に、前記動作層よりエネルギーギャップが小さい異種半導体のN型半導体障壁層、もしくは、N型とP型半導体障壁層の両者を形成してなるヘテロ接合障壁層の上面に、ソース電極（もしくは、エミッタ電極）、及び、前記ヘテロ接合障壁層にトレンチ構造を形成してなる信号入力のためのゲート電極を夫々設け、前記基板背面にドレイン電極を設けてなる縦型ヘテロ接合構造の電界効果型トランジスタを形成してなるVHMOSFET構造を有する。
【選択図】図１ａ

Description

本発明は、基板上面に、ソース電極（もしくは、エミッタ電極）及び電気信号入力のためのゲート電極を、基板背面にドレイン電極（もしくは、コレクタ電極）を夫々設けてある縦型ヘテロ接合構造の電界効果型トランジスタ動作、もしくは、絶縁ゲート型バイポーラトランジスタにおける半導体装置の高耐圧化・大電流化・安定動作化技術、もしくは、半導体装置の高出力化・高信頼化・低価格化技術に関する。

この種の半導体装置は、基板上面に、ソース電極（もしくは、エミッタ電極）及び電気信号入力のためのゲート電極を、基板背面にドレイン電極（もしくは、コレクタ電極）を夫々設けてある縦型電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ）における半導体装置にあって、高耐圧・大電流回路制御を実施する構成となっている。

A. Agarwal, S.-H. Ryu, and J. Palmour: Silicon Carbide, Recent Major Advances, W. J. Choyke, H. Matsunami, and G. Pensl (Eds.), Springer-Verlag, pp. 785-811, August 2003. T. Hayashi, Y. Shimoda, H. Tanaka, S. Yamagami, S. Tanimoto, and M. Hoshi: Material Science Forum Vols. 527-529, pp.1453-1456, 2006. T. Hashizume: OYO BUTURI, Vol.81, No.6, pp.479-484, 2012. A. O. Konstantinov, Q. Wahab, N. Nordell, and U. Lindefelt: Appl. Phys. Lett. 71(1), pp. 90-92, July 1997. M. Higashiwaki, K. Sasaki, Man Hoi Wong, T. Kamimura, D. Krishnamurthy, A. Kumakura, T. Matsui, and S. Yamakoshi: Proceeding of Int. Electron Devices Meeting, IEDM2013, 28.7.1-28.7.2, 2013. J. Suda, T. Okuda, H. Uchida, A. Minami, N. Hatta, T. Sakata, T. Kawahara, K. Yagi, K. Imaoka, Y. Kurashima, and H. Takagi: Proceeding of Int. Conf. on SiC and Related Materials, ICSCRM 2013, pp. 357-358, 2013. S. Fujita, T. Oshima, K. Kaneko: OYO BUTURI, Vol.78, No.12, pp.1150-1154, 2009. Y. Morishima, Y. Yamashita, S. Sato, K. Tisuka, A. Kuramata, and S. Yamakoshi: 5th International Symposium on Growth of III-Nitrides , ISGN5, 12:25 PM N4 , p. 52, 2014. S. Nakagomi and Y. Kokubun: 61th Spring Meetintg, Oyo-Buturi Gakkai, 19p-E10-11, p. 172, 2014.

上記した半導体装置において電気信号の入力及び出力信号を制御して利用する場合において、デバイス動作の高耐圧化・大電流化・安定動作化・高信頼化・低価格化の向上を図るために、結晶欠陥や不純物の少ない高品質な結晶を実現することが必要である。この目的のためには、欠陥や不純物の少ない高品質な結晶を用いて、高耐圧、大電流動作において、不必要なリーク電流等の寄生効果等を減少させて安定動作を実現出来る半導体装置を構成することが必要である。

本発明は、上記の問題に鑑みてなされたものであり、その目的は、基板上面に、ソース電極（もしくは、エミッタ電極）及び電気信号入力のためのゲート電極を、基板背面にドレイン電極（もしくは、コレクタ電極）を夫々設けてある縦型ヘテロ接合構造の電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ）における半導体装置にあって、デバイス動作の高耐圧化・大電流化・高効率化・安定動作化・高信頼化・低価格化が可能なものを提供する点にある。

この目的を達成するための本発明に係る半導体装置の第１の特徴構成は、特許請求の範囲の欄の請求項１、２、３、４、５、６、又は、７に記載した如く、基板上面に、ワイドギャップ半導体、もしくは、ワイドギャップ系混晶半導体を形成してなる動作層(ドリフト層)の上面に、前記動作層よりエネルギーギャップが小さい異種半導体のN型半導体障壁層、もしくは、N型とP型半導体障壁層の両者を形成してなるヘテロ接合障壁層の上面に、ソース電極（もしくは、エミッタ電極）、及び、前記ヘテロ接合障壁層にトレンチ構造を形成してなる信号入力のためのゲート電極を夫々設けてあり、前記基板背面にドレイン電極を設けてなる縦型ヘテロ接合構造の電界効果型トランジスタを形成してなるVHMOS（Vertical Heterojunction Metal Oxide Semiconductor）FET構造（もしくは、絶縁ゲート型バイポーラトランジスタHIGBT(Heterojunction Insulated Gate Bipolar Transistor) 構造）を有する点にある。

同第２の特徴構成は、特許請求の範囲の欄の請求項２、３、４に記載した如く、前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga₂O₃、In₂O₃、もしくは、Al₂O₃からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAsの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、もしくは、Si、Geの単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ）を形成してなる構造を有する点にある。

同第３の特徴構成は、特許請求の範囲の欄の請求項５、６、７に記載した如く、前記動作層として、SiC、GaN、InN、AlNの化合物半導体、もしくは、前記化合物半導体の混晶半導体で動作する半導体装置にあって、前記ヘテロ障壁層として、GaAs、InSb、 InAsの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、もしくは、 Si、Geの単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ）を形成してなる構造を有する点にある。

同第４の特徴構成は、特許請求の範囲の欄の請求項８に記載した如く、前記動作層として、N型酸化ガリウム、もしくは、前記N型酸化ガリウム系半導体の内、Ga₂O₃、In₂O₃、もしくは、Al₂O₃からなるN型混晶半導体にて動作する半導体装置にあって、前記動作層として、ホモエピタキシャル層のn型ドーピング濃度範囲及び膜厚範囲が、3.0x10¹⁵/cm³−1.0x10¹⁸/cm³及び0.15−30 μmに限定して使用する点にある。

同第５の特徴構成は、特許請求の範囲の欄の請求項９に記載した如く、前記ゲート電極周辺の電界緩和領域として、前記ヘテロ接合障壁層に、pガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成する縦型ヘテロ接合構造の電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ）を形成してなる構造を有する点にある。

同第６の特徴構成は、特許請求の範囲の欄の請求項１０に記載した如く、前記縦型ヘテロ接合電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）における半導体装置にあって、複数のソース電極間（もしくは、エミッタ電極間）、もしくは、複数のゲート電極間の並列配線をAl薄膜、もしくは、多結晶Si薄膜、もしくは、TiN/Al 薄膜、もしくは、前記薄膜を組合せて形成し、全体の薄膜厚さが0.5 μm以上を限定して使用する点にある。

同第７の特徴構成は、特許請求の範囲の欄の請求項１１、又は、１２に記載した如く、前記基板として、酸化ガリウム半導体の単結晶材料を使用する、もしくは、前記酸化ガリウム半導体の単結晶材料を、SiC、GaN、AlN、ZnO、Si半導体の単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料の上に接合形成・一体化した材料を使用し、基板上面に酸化ガリウム半導体、もしくは、酸化ガリウム系混晶半導体を形成し、ソース電極（もしくは、エミッタ電極）及び信号入力のためのゲート電極を夫々設けてある縦型ヘテロ接合構造の電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ）における半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層(バッファ層)を形成してなる構造を有する点にある。

本発明の係る半導体装置のエピタキシャル結晶構造とVHMOSFETデバイス構造の構成を表すものである。本発明の係る半導体装置のエピタキシャル結晶構造とHIGBTデバイス構造の構成を表すものである。本発明に係る絶縁破壊電圧と動作活性層であるドリフト層厚の不純物濃度の関係を表すものである。本発明が係る縦型電界効果型トランジスタVDMOSFETのデバイス構造を表すものである。本発明が係る絶縁ゲート型バイポーラトランジスタHIGBT(Heterojunction Insulated Gate Bipolar Transistor) のデバイス構造を表すものである。

図１ａは本発明の係る半導体装置のエピタキシャル結晶構造とVHMOSFETデバイス構造の構成を表すものである。

第１の実施の形態は、前記n型Ga₂O₃導電性基板上面に、前記動作活性層として、MBE法によりn型ホモエピタキシャル層（(010)面、Snドープ3x10¹⁶/cm³、膜厚4 μm）を形成する。引続いて、前記ヘテロ接合障壁層として、p- Si障壁層（Bドープ、1x10¹⁸/cm³、膜厚0.5 μm）、n⁺Siコンタクト層（Pドープ、1x10¹⁹/cm³、膜厚0.5 μm）を形成する。前記Ga₂O₃動作活性層とp- Si障壁層とのバンドオフセットは、伝導帯端では、ΔE_c=1.1 eV、充満帯端では、ΔE_v=2.8 eVであることが推定される。ゲート電極領域のヘテロ接合障壁層をエッチングにより除去し、CVD法によりSiO₂酸化膜（膜厚20 nm）を形成した上に、多結晶Siゲート電極（膜厚60 nm）を形成し、引続いて、Ti/TiN/Ti膜のソース電極を、最後に、基板背面に、Ti/TiN/Ti膜のドレイン電極を形成する。図１ｂは本発明の係る半導体装置のエピタキシャル結晶構造とHIGBTデバイス構造の構成を表すものである。図２は本発明に係る絶縁破壊電圧と動作活性層であるドリフト層厚の不純物濃度の関係を表すものである。

第２の実施の形態は、前記n型Ga₂O₃導電性基板上面に、前記動作活性層として、MBE法によりn型ホモエピタキシャル層（(-201)面、Snドープ3x10¹⁶/cm³、膜厚4 μm）を形成した。引続いて、MOCVD法により前記ヘテロ接合障壁層として、p- GaN障壁層（Mgドープ、1x10¹⁸/cm³、膜厚0.5 μm）、n⁺GaNコンタクト層（Siドープ、1x10¹⁹/cm³、膜厚0.5 μm）を形成する。前記Ga₂O₃動作活性層とp- GaN障壁層とのバンドオフセットは、伝導帯端では、ΔE_c=0.5 eV、充満帯端では、ΔE_v=1.1 eVであることが推定される。ゲート電極領域のヘテロ接合障壁層をエッチングにより除去し、CVD法によりAl₂O₃酸化膜（膜厚20 nm）を形成した上に、多結晶Siゲート電極（膜厚60 nm）を形成し、引続いて、Ti/TiN/Ti膜のソース電極を、最後に、基板背面に、Ti/TiN/Ti膜のドレイン電極を形成する。

第３の実施の形態は、前記n型Ga₂O₃導電性基板上面に、前記動作活性層として、MBE法によりn型ホモエピタキシャル層（(010)面、Snドープ3x10¹⁶/cm³、膜厚4 μm）を形成した。引続いて、前記ヘテロ接合障壁層として、p- SiC障壁層（Alドープ、1x10¹⁸/cm³、膜厚0.5 μm）、n⁺SiCコンタクト層（Pドープ、1x10¹⁹/cm³、膜厚0.5 μm）を形成する。前記Ga₂O₃動作活性層とp- SiC障壁層とのバンドオフセットは伝導帯端では、ΔE_c=0.6 eV、充満帯端では、ΔE_v=1.2 eVであることが推定される。ゲート電極領域のヘテロ接合障壁層をエッチングにより除去し、CVD法によりSiO₂酸化膜（膜厚20 nm）を形成した上に、多結晶Siゲート電極（膜厚60 nm）を形成し、引続いて、Ti/TiN/Ti膜のソース電極を、最後に、基板背面に、Ti/TiN/Ti膜のドレイン電極を形成する。

第４の実施の形態は、前記ゲート電極周辺の電界緩和領域として、前記ヘテロ接合障壁層の内のn⁺コンタクト層を除去し、pガードリング（GR）、表面電界緩和領域（RESURF）、接合端拡張領域（JTE）を形成する。引続いて、Ti/TiN/Ti膜のソース電極を形成し、複数のソース電極、もしくは、複数のゲート電極間をAl薄膜（膜厚0.5 μm）で並列配線形成をした。最後に、基板背面に、Ti/TiN/Ti膜のドレイン電極を形成する。

第５の実施の形態は、前記基板として、n型導電性の単斜晶系β−Ga₂O₃単結晶材料（(010)面、Snドープ10¹⁹/cm³）を使用する。又、前記β−Ga₂O₃単結晶材料（膜厚0.5 μm）を多結晶SiC材料の上に貼り合せ技術（SAB:Surface Activated Bonding）により接合形成・一体化した材料を使用する。図３ａは本発明が係る縦型電界効果型トランジスタVDMOSFETのデバイス構造を表すものである。図３ｂは本発明が係る絶縁ゲート型バイポーラトランジスタHIGBT(Heterojunction Insulated Gate Bipolar Transistor) のデバイス構造を表すものである。

Claims

基板上面に、ワイドギャップ半導体、もしくは、ワイドギャップ系混晶半導体を形成してなる動作層（ドリフト層）の上面に、ヘテロ接合障壁層として、前記動作層よりエネルギーギャップが小さい異種半導体のp型半導体障壁層、もしくは、p型とn型半導体障壁層の両者を形成した上面に、前記異種半導体からなるn⁺コンタクト層を形成した上面に、ソース電極（もしくは、エミッタ電極）及び、ゲート領域にトレンチ構造を形成してなる信号入力のためのゲート電極を夫々設けてあり、前記基板背面にドレイン電極（もしくは、コレクタ電極）を設けてなる縦型ヘテロ接合構造の電界効果型トランジスタ動作（もしくは、絶縁ゲート型バイポーラトランジスタ動作）をする半導体装置。
前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga₂O₃、In₂O₃、もしくは、Al₂O₃からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAs、Ga₂O₃、 In₂O_3、 Al₂O_3、 ZnOの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、もしくは、Si、Geの単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１記載の半導体装置。
前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga₂O₃、In₂O₃、もしくは、Al₂O₃からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAs、Ga₂O₃、 In₂O_3、 Al₂O_3、 ZnOの化合物半導体多結晶材料、もしくは、前記化合物半導体の混晶半導体多結晶材料、もしくは、Si、Geの単元素半導体多結晶材料、もしくは、前記単元素半導体の混晶半導体多結晶材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１記載の半導体装置。
前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga₂O₃、In₂O₃、もしくは、Al₂O₃からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAs、Ga₂O₃、 In₂O_3、 Al₂O_3、 ZnOの化合物半導体非晶質材料、もしくは、前記化合物半導体の混晶半導体非晶質材料、もしくは、Si、Geの単元素半導体非晶質材料、もしくは、前記単元素半導体の混晶半導体非晶質材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１記載の半導体装置。
前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、前記化合物半導体の混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb、 InAsの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、もしくは、Si、Geの単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１記載の半導体装置。
前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb、 InAsの化合物半導体多結晶材料、もしくは、前記化合物半導体の混晶半導体多結晶材料、もしくは、Si、Geの単元素半導体多結晶材料、もしくは、前記単元素半導体の混晶半導体多結晶材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１記載の半導体装置。
前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb、 InAsの化合物半導体非晶質材料、もしくは、前記化合物半導体の混晶半導体非晶質材料、もしくは、Si、Geの単元素半導体非晶質材料、もしくは、前記単元素半導体の混晶半導体非晶質材料を形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１記載の半導体装置。
前記動作層として、n型酸化ガリウム、もしくは、前記n型酸化ガリウム系半導体の内、Ga₂O₃、In₂O₃、もしくは、Al₂O₃からなるn型混晶半導体にて動作する半導体装置にあって、前記動作層として、ホモエピタキシャル層のn型ドーピング濃度範囲及び膜厚範囲が、3.0x10¹⁵/cm³−1.0x10¹⁸/cm³及び0.15−30 μmに限定して使用する請求項１、２、３、または４記載の半導体装置。
前記ゲート電極周辺の電界緩和領域として、前記ヘテロ接合障壁層に、pガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成する縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）にあって請求項１、２、３、４、５、６、７、または８記載の半導体装置。
前記縦型ヘテロ接合電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）における半導体装置にあって、複数のソース電極間（もしくは、エミッタ電極間）、もしくは、複数のゲート電極間の並列配線をAl薄膜、もしくは、多結晶Si薄膜、もしくは、TiN/Al 薄膜、もしくは、前記薄膜を組合せて形成し、全体の薄膜厚さが0.5 μm以上を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、７、８、または９記載の半導体装置。
基板上面に酸化ガリウム半導体、もしくは、酸化ガリウム系混晶半導体を形成し、ソース電極（もしくは、エミッタ電極）及び信号入力のためのゲート電極を夫々設けてある縦型ヘテロ接合構造の電界効果型トランジスタ（もしくは、絶縁ゲート型バイポーラトランジスタ）における半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層(バッファ層)を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、または１０記載の半導体装置。
前記基板として、酸化ガリウム半導体の単結晶材料を使用する、もしくは、前記酸化ガリウム半導体の単結晶材料を、SiC、GaN、AlN、Ga₂O₃、ZnO、Si半導体の単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料の上に接合形成・一体化した材料を使用する請求項１、２、３、４、５、６、７、８、９、１０、または１１記載の半導体装置。