JP2016136547A - Field effect transistor - Google Patents

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大佑 栗田
信明 寺口
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信明 寺口
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Yoshihisa Fujii
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Abstract

PROBLEM TO BE SOLVED: To provide a field effect transistor that reduces a leak current, is excellent in collapse characteristics, and is capable of suppressing element breakage in a high voltage state.SOLUTION: A thickness of a first insulating film 21 is 20 nm or more and 70 nm or less. Thereby, it becomes possible to reduce a leak current, suppress current collapse characteristics, and ease concentration of an electric field under a high voltage state to suppress element breakage.SELECTED DRAWING: Figure 1

Description

この発明は、例えば、窒化物半導体層上にソース電極、ドレイン電極およびゲート電極が形成された電界効果トランジスタに関する。   The present invention relates to a field effect transistor in which a source electrode, a drain electrode, and a gate electrode are formed on a nitride semiconductor layer, for example.

従来、電界効果トランジスタとしては、特開２００４−２００２４８号公報（特許文献１）に記載されたものがある。この電界効果トランジスタは、窒化物半導体層上にソース電極とドレイン電極が離間して形成され、このソース電極とドレイン電極との間にゲート電極が形成され、窒化物半導体層上に第１の絶縁膜と第２の絶縁膜が積層されている。   Conventionally, as a field effect transistor, there exist some which were described in Unexamined-Japanese-Patent No. 2004-200248 (patent document 1). In this field effect transistor, a source electrode and a drain electrode are formed on a nitride semiconductor layer so as to be separated from each other, a gate electrode is formed between the source electrode and the drain electrode, and a first insulation is formed on the nitride semiconductor layer. A film and a second insulating film are stacked.

この電界効果トランジスタは、ゲート電極がフィールドプレート構造であり、第１の絶縁膜をシリコン窒化膜で形成することにより電流コラプスを抑えようとしている。この電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。   In this field effect transistor, the gate electrode has a field plate structure, and an attempt is made to suppress current collapse by forming the first insulating film with a silicon nitride film. This current collapse is a particular problem in GaN-based semiconductor devices, and the on-resistance of a transistor in high-voltage operation is significantly higher than the on-resistance of the transistor in low-voltage operation. It is a phenomenon.

しかしながら、上記従来の電界効果トランジスタでは、電流コラプス現象を抑えることができても、高電圧下ではリーク電流が生じて耐圧が低下し、素子破壊が発生するという問題がある。   However, the conventional field effect transistor has a problem that even if the current collapse phenomenon can be suppressed, a leakage current is generated under a high voltage, the breakdown voltage is lowered, and element breakdown occurs.

特開２００４−２００２４８号公報JP 2004-200248 A

そこで、この発明の課題は、リーク電流を低減し、コラプス特性に優れ、さらには高電圧状態での素子破壊を抑制可能な電界効果トランジスタを提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a field effect transistor that can reduce leakage current, has excellent collapse characteristics, and can suppress element breakdown in a high voltage state.

上記課題を解決するため、この発明の電界効果トランジスタは、
窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部と、この基部から上記ドレイン電極と上記ソース電極に向かって延在しているフィールドプレート部とを有するゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に、上記ゲート電極の上記フィールドプレート部の下で上記基部に隣接している端縁部を有する第１の絶縁膜と、
上記第１の絶縁膜上に形成されている第２の絶縁膜と
を備え、
上記第１の絶縁膜のソース電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のソース電極側の端縁部から上記窒化物半導体層に沿ってドレイン電極側に突き出ており、
上記第１の絶縁膜のドレイン電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のドレイン電極側の端縁部から上記窒化物半導体層に沿ってソース電極側に突き出ており、
上記第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下であることを特徴としている。 In order to solve the above problems, the field effect transistor of the present invention is
A nitride semiconductor layer;
A source electrode and a drain electrode which are at least partially formed on or in the nitride semiconductor layer and spaced apart from each other;
A base portion for Schottky junction is disposed between the source electrode and the drain electrode, and extends from the base portion toward the drain electrode and the source electrode. A gate electrode having a field plate portion;
A first electrode formed on the nitride semiconductor layer between the source electrode and the drain electrode and having an edge portion adjacent to the base portion under the field plate portion of the gate electrode; An insulating film;
A second insulating film formed on the first insulating film,
The edge of the first insulating film on the source electrode side is below the gate electrode, and extends from the edge of the second insulating film on the source electrode side along the nitride semiconductor layer to the drain electrode side. Stick out,
The edge of the first insulating film on the drain electrode side is below the gate electrode and extends from the edge of the second insulating film on the drain electrode side along the nitride semiconductor layer to the source electrode side. Stick out,
The first insulating film has a thickness of 20 nm to 70 nm.

また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜のソース電極側の端縁部と上記第２の絶縁膜のソース電極側の端縁部との間のソース電極側の突出長ａと上記第１の絶縁膜のドレイン電極側の端縁部と上記第２の絶縁膜のドレイン電極側の端縁部との間のドレイン電極側の突出長ｂとの和ｃと、上記ゲート電極の上記基部の長さｄとは、０＜ｃ／ｄ＜１を満たす。   Further, in the field effect transistor of one embodiment, the protruding length on the source electrode side between the edge on the source electrode side of the first insulating film and the edge on the source electrode side of the second insulating film. a sum c of the protrusion length b on the drain electrode side between the edge a on the drain electrode side of the first insulating film and the edge on the drain electrode side of the second insulating film, and the gate The length d of the base portion of the electrode satisfies 0 <c / d <1.

また、一実施形態の電界効果トランジスタでは、上記ゲート電極の直下に第３の絶縁膜を備えている。   In one embodiment, the field effect transistor includes a third insulating film immediately below the gate electrode.

この発明の電界効果トランジスタによれば、上記第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下であるので、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制することができる。   According to the field effect transistor of the present invention, since the film thickness of the first insulating film is not less than 20 nm and not more than 70 nm, the leakage current is reduced, the current collapse characteristic is suppressed, and the element in the high voltage state Destruction can be suppressed.

本発明の第１実施形態の電界効果トランジスタを示す断面模式図である。It is a cross-sectional schematic diagram which shows the field effect transistor of 1st Embodiment of this invention. 電界効果トランジスタの製造工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the manufacturing process of a field effect transistor. 図２Ａの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2A. 図２Ｂの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2B. 図２Ｃの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2C. 図２Ｄの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2D. 図２Ｅの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2E. 図２Ｆの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2F. 図２Ｇの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 2G. 電界効果トランジスタのゲート電極下部の拡大図である。It is an enlarged view of the lower part of the gate electrode of a field effect transistor. 電界効果トランジスタの第１の絶縁膜の膜厚を変化させたときの電界強度の変化を表すグラフである。It is a graph showing the change of the electric field strength when changing the film thickness of the 1st insulating film of a field effect transistor. 本発明の第３実施形態の電界効果トランジスタを示す断面模式図である。It is a cross-sectional schematic diagram which shows the field effect transistor of 3rd Embodiment of this invention. 電界効果トランジスタの製造工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the manufacturing process of a field effect transistor. 図６Ａの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 6A. 図６Ｂの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 6B. 図６Ｃの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 6C. 図６Ｄの工程に続く工程を説明する断面模式図である。It is a cross-sectional schematic diagram explaining the process following the process of FIG. 6D.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

（第１の実施形態）
図１は、この発明の第１実施形態の電界効果トランジスタを示す断面模式図である。この電界効果トランジスタは、ＧａＮ系ＨＦＥＴであり、図１に示すように、Ｓｉ基板１０上に、バッファ層１１を介して、アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３とを順に形成している。アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３との界面に、２ＤＥＧ（２次元電子ガス）が発生する。アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３は、窒化物半導体層の一例である。 (First embodiment)
FIG. 1 is a schematic sectional view showing a field effect transistor according to a first embodiment of the present invention. This field effect transistor is a GaN-based HFET, and as shown in FIG. 1, an undoped GaN layer 12 and an undoped AlGaN layer 13 are sequentially formed on a Si substrate 10 via a buffer layer 11. 2DEG (two-dimensional electron gas) is generated at the interface between the undoped GaN layer 12 and the undoped AlGaN layer 13. The undoped GaN layer 12 and the undoped AlGaN layer 13 are examples of a nitride semiconductor layer.

なお、上記基板１０は、Ｓｉ基板に限らず、サファイア基板やＳｉＣ基板を用いてもよく、サファイア基板やＳｉＣ基板上に窒化物半導体層を成長させてもよい。または、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層１１を基板１０と各層間に形成してもよい。また、アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、ＡｌＧａＮ層１３上にＧａＮキャップ層を形成してもよい。   In addition, the said board | substrate 10 may use not only a Si substrate but a sapphire substrate or a SiC substrate, and may grow a nitride semiconductor layer on a sapphire substrate or a SiC substrate. Alternatively, a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor, such as growing an AlGaN layer on a GaN substrate. Further, the buffer layer 11 may be formed between the substrate 10 and each layer as appropriate. Further, an AlN layer having a thickness of about 1 nm may be formed as a hetero improvement layer between the undoped GaN layer 12 and the undoped AlGaN layer 13. A GaN cap layer may be formed on the AlGaN layer 13.

上記アンドープＡｌＧａＮ層１３を貫通して上記アンドープＧａＮ層１２内に達するリセス４０が予め定められた間隔をあけて形成され、このリセス４０上に、ソース電極３１とドレイン電極３２を形成している。ソース電極３１とドレイン電極３２との間にゲート電極３３を形成している。   A recess 40 that penetrates through the undoped AlGaN layer 13 and reaches the undoped GaN layer 12 is formed at a predetermined interval, and a source electrode 31 and a drain electrode 32 are formed on the recess 40. A gate electrode 33 is formed between the source electrode 31 and the drain electrode 32.

なお、上記リセス４０を形成せずに、上記アンドープＡｌＧａＮ層１３上にソース電極３１とドレイン電極３２を形成してもよい。この場合は、上記アンドープＡｌＧａＮ層１３の厚さを例えば２０ｎｍとしてソース電極３１とドレイン電極３２をアニールすることでオーミックコンタクト可能にできる。また、上記アンドープＡｌＧａＮ層１３の厚さを例えば３０ｎｍとしてアンドープＡｌＧａＮ層１３のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。   Note that the source electrode 31 and the drain electrode 32 may be formed on the undoped AlGaN layer 13 without forming the recess 40. In this case, ohmic contact can be achieved by annealing the source electrode 31 and the drain electrode 32 with the undoped AlGaN layer 13 having a thickness of 20 nm, for example. Further, the thickness of the undoped AlGaN layer 13 may be set to 30 nm, for example, and the ohmic contact portion of the undoped AlGaN layer 13 may be preliminarily doped with Si so as to be n-type, thereby enabling ohmic contact of the electrode.

上記ソース電極３１と上記ドレイン電極３２との間で上記窒化物半導体層１２，１３上に、第１の絶縁膜２１が形成され、上記第１の絶縁膜２１上に第２の絶縁膜２２が形成されている。第１、第２の絶縁膜２１，２２は、ＳｉＮを用いて形成してもよく、ＳｉＯを用いてもよい。   A first insulating film 21 is formed on the nitride semiconductor layers 12 and 13 between the source electrode 31 and the drain electrode 32, and a second insulating film 22 is formed on the first insulating film 21. Is formed. The first and second insulating films 21 and 22 may be formed using SiN or SiO.

上記ゲート電極３３は、一例として、ＷＮ層，Ｗ層が順に積層されたＷＮ／Ｗ、ＷＮ／Ｗ／ＴｉＮ、Ｐｔ、Ｎｉ、Ｐｄ、または、ＴｉＮで作製される。また、上記ソース電極３１およびドレイン電極３２は、Ｔｉ層，Ａｌ層が順に積層されたＴｉ／Ａｌ、または、Ｔｉ／Ａｌ／ＴｉＮ、または、Ｈｆ／Ａｌ上にＨｆ／Ａｕを積層したＨｆ／Ａｌ／Ｈｆ／Ａｕで作製される。   For example, the gate electrode 33 is made of WN / W, WN / W / TiN, Pt, Ni, Pd, or TiN in which a WN layer and a W layer are sequentially stacked. The source electrode 31 and the drain electrode 32 are Ti / Al in which a Ti layer and an Al layer are sequentially stacked, or Ti / Al / TiN, or Hf / Al in which Hf / Au is stacked on Hf / Al. / Hf / Au.

上記ゲート電極３３は、基部３３ａと、この基部３３ａから上記ドレイン電極３２と上記ソース電極３１に向かって延在しているフィールドプレート部３３ｂとを有する。基部３３ａは、ソース電極３１とドレイン電極３２との間で窒化物半導体層１２，１３上に配置され、窒化物半導体層１３とショットキー接合する。   The gate electrode 33 includes a base portion 33 a and a field plate portion 33 b extending from the base portion 33 a toward the drain electrode 32 and the source electrode 31. The base portion 33 a is disposed on the nitride semiconductor layers 12 and 13 between the source electrode 31 and the drain electrode 32, and forms a Schottky junction with the nitride semiconductor layer 13.

上記第１の絶縁膜２１は、端縁部２１ａを有する。この端縁部２１ａは、上記ゲート電極３３の上記フィールドプレート部３３ｂの下で上記基部３３ａに隣接している。   The first insulating film 21 has an edge portion 21a. The edge portion 21 a is adjacent to the base portion 33 a under the field plate portion 33 b of the gate electrode 33.

上記第１の絶縁膜２１のソース電極３１側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のソース電極３１側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってドレイン電極３２側に突き出ている。上記第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってソース電極３１側に突き出ている。第１の絶縁膜２１の膜厚は、２０ｎｍ以上７０ｎｍ以下である。   The edge portion 21a on the source electrode 31 side of the first insulating film 21 is below the gate electrode 33 and extends from the edge portion 22a on the source electrode 31 side of the second insulating film 22 to the nitride semiconductor layer. 12 and 13 project toward the drain electrode 32 side. An edge 21a of the first insulating film 21 on the drain electrode 32 side is a lower part of the gate electrode 33 and extends from the edge 22a of the second insulating film 22 on the drain electrode 32 side to the nitride semiconductor layer. 12 and 13 project toward the source electrode 31 side. The film thickness of the first insulating film 21 is 20 nm or more and 70 nm or less.

次に、上記構成の電界効果トランジスタの製造方法を説明する。   Next, a method for manufacturing the field effect transistor having the above configuration will be described.

まず、図２Ａに示すように、Ｓｉ基板１０上に、ＭＯＣＶＤ（有機金属気相成長）法を用いて、ＧａＮ、ＡｌＧａＮからなるバッファ層１１、アンドープＧａＮ層１２、アンドープＡｌＧａＮ層１３、を順に形成する。なお、上記基板１０は、Ｓｉ基板に限らず、サファイア基板やＳｉＣ基板を用いてもよく、サファイア基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層１１を基板１０と各層間に形成してもよい。   First, as shown in FIG. 2A, a buffer layer 11 made of GaN and AlGaN, an undoped GaN layer 12, and an undoped AlGaN layer 13 are formed in this order on a Si substrate 10 by using MOCVD (metal organic chemical vapor deposition). To do. The substrate 10 is not limited to the Si substrate, and may be a sapphire substrate or a SiC substrate, a nitride semiconductor layer may be grown on the sapphire substrate or the SiC substrate, and an AlGaN layer is grown on the GaN substrate. For example, a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor. Further, the buffer layer 11 may be formed between the substrate 10 and each layer as appropriate.

次に、上記アンドープＡｌＧａＮ層１３上に、プラズマＣＶＤ法を用いて、シリコン窒化膜からなる第１の絶縁膜２１を３０ｎｍ形成する。この第１の絶縁膜２１の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記第１の絶縁膜２１の膜厚は、一例として、３０ｎｍとしたが、リーク電流の低減、電流コラプスの抑制、高圧状態での素子破壊の抑制のため、最終製品状態での膜厚が２０ｎｍ〜７０ｎｍの範囲になるように設定する必要がある。   Next, a first insulating film 21 made of a silicon nitride film is formed on the undoped AlGaN layer 13 by a plasma CVD method to a thickness of 30 nm. The growth temperature of the first insulating film 21 is 225 ° C. as an example, but may be set in the range of 200 ° C. to 400 ° C. The film thickness of the first insulating film 21 is 30 nm as an example, but the film thickness in the final product state is used to reduce leakage current, suppress current collapse, and suppress element breakdown in a high voltage state. Needs to be set in a range of 20 nm to 70 nm.

次に、図２Ｂに示すように、上記第１の絶縁膜２１上にフォトレジスト（図示せず）を形成し、露光、現像することにより、ゲート電極３３下の開口を形成すべき領域の上記フォトレジストを除去し、このフォトレジストをマスクとして、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、上記第１の絶縁膜２１のうち、ゲート電極３３下の開口を形成すべき領域を除去して、開口部２１ｂを形成し、この開口部２１ｂからアンドープＡｌＧａＮ層１３を露出させる。   Next, as shown in FIG. 2B, a photoresist (not shown) is formed on the first insulating film 21, exposed, and developed, so that the region above the region where the opening under the gate electrode 33 is to be formed is formed. The photoresist is removed, and wet etching using buffered hydrofluoric acid (BHF) is performed using the photoresist as a mask. Next, the photoresist is removed. As a result, a region in the first insulating film 21 where the opening under the gate electrode 33 is to be formed is removed to form an opening 21b, and the undoped AlGaN layer 13 is exposed from the opening 21b.

次に、図２Ｃに示すように、プラズマＣＶＤ（化学的気相成長）法により、第２の絶縁膜２２となるシリコン窒化膜を全面に形成する。次に、図２Ｄに示すように、フォトレジスト（図示せず）を用いたパターニングにより、上記第２の絶縁膜２２のうち、ゲート電極３３下の開口を形成すべき領域の上記フォトレジストを除去する。次に、バッファードふっ酸（ＢＨＦ）を用いたウェットエッチングを行い、上記第２の絶縁膜２２を開口し、上記第１の絶縁膜２１が突出した形状の開口部２２ｂを作成する。次に、上記フォトレジストを剥離する。   Next, as shown in FIG. 2C, a silicon nitride film to be the second insulating film 22 is formed on the entire surface by plasma CVD (chemical vapor deposition). Next, as shown in FIG. 2D, the photoresist in the region where the opening under the gate electrode 33 is to be formed in the second insulating film 22 is removed by patterning using a photoresist (not shown). To do. Next, wet etching using buffered hydrofluoric acid (BHF) is performed, the second insulating film 22 is opened, and an opening 22b in which the first insulating film 21 protrudes is formed. Next, the photoresist is removed.

次に、図２Ｅに示すように、ＷＮ／Ｗ積層膜３０を全面スパッタし、フォトリソグラフィでゲート電極３３を形成すべき電極形成領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、上記電極形成領域以外のＷＮ／Ｗ積層膜を除去して、図２Ｆに示すように、ＷＮ／Ｗ電極によるゲート電極３３を形成する。   Next, as shown in FIG. 2E, the entire surface of the WN / W laminated film 30 is sputtered, and a resist pattern (not shown) is formed in an electrode formation region where the gate electrode 33 is to be formed by photolithography. As a mask, dry etching is performed to remove the WN / W laminated film other than the electrode formation region, and as shown in FIG. 2F, a gate electrode 33 is formed using WN / W electrodes.

次に、フォトリソグラフィにより、リセス４０を形成すべき領域が開口したフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして、ドライエッチングを行なう。これにより、図２Ｇに示すように、上記第２の絶縁膜２２、上記第１の絶縁膜２１およびアンドープＡｌＧａＮ層１３を貫通してアンドープＧａＮ層１２内まで達するリセス４０を形成する。   Next, a photoresist (not shown) having an opening in the region where the recess 40 is to be formed is formed by photolithography, and dry etching is performed using this photoresist as a mask. As a result, as shown in FIG. 2G, a recess 40 that penetrates through the second insulating film 22, the first insulating film 21, and the undoped AlGaN layer 13 to reach the undoped GaN layer 12 is formed.

次に、フォトリソグラフィにより、ソース電極３１，ドレイン電極３２を形成すべき領域（上記リセス４０の領域）が開口したフォトレジスト（図示せず）を形成し、このフォトレジスト上にＴｉ，Ａｌを順に蒸着し、リフトオフにより、図２Ｈに示すように、上記リセス４０上にＴｉ／Ａｌ電極によるソース電極３１，ドレイン電極３２を形成する。上記Ｔｉ／Ａｌ電極は、Ｔｉ層，Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極３１，ドレイン電極３２を、熱処理してオーミック電極にする。この熱処理（オーミックアニール）の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。   Next, by photolithography, a photoresist (not shown) in which a region where the source electrode 31 and the drain electrode 32 are to be formed (the region of the recess 40) is formed, and Ti and Al are sequentially formed on the photoresist. As shown in FIG. 2H, the source electrode 31 and the drain electrode 32 made of Ti / Al electrodes are formed on the recess 40 by evaporation. The Ti / Al electrode is an electrode having a laminated structure in which a Ti layer and an Al layer are sequentially laminated. Next, the source electrode 31 and the drain electrode 32 are heat-treated to form ohmic electrodes. The condition of this heat treatment (ohmic annealing) is set to 500 ° C. for 30 minutes as an example, but the condition of the heat treatment is not limited to this. For example, the heat treatment temperature is set within a range of 400 ° C. to 600 ° C. May be.

図３は、上記構成の電界効果トランジスタのゲート電極３３下部の拡大図である。図４は、図３のＡ点、Ｂ点、Ｃ点の各点における電界強度の、第１の絶縁膜２１の厚さによる違いを示したグラフである。   FIG. 3 is an enlarged view of the lower portion of the gate electrode 33 of the field effect transistor having the above-described configuration. FIG. 4 is a graph showing the difference in electric field strength at points A, B, and C in FIG. 3 depending on the thickness of the first insulating film 21.

第１の絶縁膜２１の厚さが２０ｎｍより薄い場合、Ｂ点における電界強度は３．３ＭＶ／ｃｍ以上であり、ドレイン電極３２に６００Ｖ、ゲート電極３３に−１０Ｖを印加した高電圧状況下でトランジスタの破壊が生じた。解析の結果、Ｂ点を起点とする破壊痕が発見された。しかしながら、第１の絶縁膜２１の厚さを２０ｎｍ以上にすることによって、高電圧状況でもＢ点における電界が低減されたことにより、素子が破壊することはなかった。ただし、第１の絶縁膜２１の膜厚が７０ｎｍを超えると、高電圧状況下で素子破壊が発生した。解析の結果、Ｂ点での破壊ではなく、Ｃ点を起点とする破壊が発見された。第１の絶縁膜２１の膜厚が７０ｎｍを超えると、Ｂ点よりもＣ点の電界強度が高くなっており、それにより、破壊位置が変化したと考えられる。以上の結果から、第１の絶縁膜２１を２０ｎｍ以上７０ｎｍ以下に設定することにより、高電圧状況下での素子の破壊を防止できることが判明した。   When the thickness of the first insulating film 21 is less than 20 nm, the electric field strength at the point B is 3.3 MV / cm or more, and under a high voltage condition in which 600 V is applied to the drain electrode 32 and −10 V is applied to the gate electrode 33. Transistor breakdown occurred. As a result of the analysis, a fracture mark starting from point B was found. However, by setting the thickness of the first insulating film 21 to 20 nm or more, the electric field at the point B was reduced even in a high voltage state, so that the element was not destroyed. However, when the film thickness of the first insulating film 21 exceeded 70 nm, element breakdown occurred under high voltage conditions. As a result of the analysis, it was found that the break originated from the C point, not the break at the B point. When the thickness of the first insulating film 21 exceeds 70 nm, the electric field strength at the point C is higher than the point B, and it is considered that the breakdown position has changed. From the above results, it has been found that by setting the first insulating film 21 to 20 nm or more and 70 nm or less, the element can be prevented from being destroyed under a high voltage condition.

要するに、本願発明者は、窒化物半導体デバイスのリーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制するため鋭意検討を行ったところ、特許文献１において提案されている構造だけでは効果が不十分であり、窒化物半導体表面に形成する絶縁膜特性を詳細に規定しなければ、本願発明の課題は解決できないことを見出したのである。   In short, the inventor of the present application has made extensive studies to reduce the leakage current of the nitride semiconductor device, suppress the current collapse characteristic, and suppress the element breakdown in a high voltage state. It has been found that the effect of the present invention is insufficient with the structure alone, and the problem of the present invention cannot be solved unless the characteristics of the insulating film formed on the surface of the nitride semiconductor are specified in detail.

上記構成の電界効果トランジスタによれば、第１の絶縁膜２１の膜厚を２０ｎｍ以上７０ｎｍ以下に設定することにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状況下での電界の集中を緩和して素子の破壊を抑制することが可能となる。   According to the field effect transistor having the above configuration, by setting the film thickness of the first insulating film 21 to 20 nm or more and 70 nm or less, the leakage current is reduced and the current collapse characteristic is suppressed. It is possible to reduce the concentration of the electric field and suppress the destruction of the element.

（第２の実施形態）
この発明の第２実施形態の電界効果トランジスタでは、図３に示すように、第１の絶縁膜２１のソース電極３１側の端縁部２１ａと第２の絶縁膜２２のソース電極３１側の端縁部２２ａとの間のソース電極３１側の突出長ａと第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａと第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａとの間のドレイン電極３２側の突出長ｂとの和ｃと、ゲート電極３３の基部３３ａの長さｄとは、０＜ｃ／ｄ＜１を満たしている。これにより、高電圧状況下での電界の集中を緩和し、素子の破壊を抑制することが可能となる。 (Second Embodiment)
In the field effect transistor according to the second embodiment of the present invention, as shown in FIG. 3, the edge 21 a on the source electrode 31 side of the first insulating film 21 and the end on the source electrode 31 side of the second insulating film 22. The protruding length a on the source electrode 31 side between the edge 22a, the edge 21a on the drain electrode 32 side of the first insulating film 21, and the edge 22a on the drain electrode 32 side of the second insulating film 22 The sum c of the protrusion length b on the drain electrode 32 side and the length d of the base portion 33a of the gate electrode 33 satisfy 0 <c / d <1. Thereby, it is possible to alleviate the concentration of the electric field under a high voltage condition and suppress the destruction of the element.

具体的に述べると、最終製品の状態で、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとが、０．５μｍとなるように、フォトリソグラフィの条件を調整によるフォトレジストの開口幅調整とウェットエッチング時間調整を実施した。一例として、０．５μｍとしたが、高電圧状況下での素子破壊の抑制し、且つ、閾値電圧の単一化のためには、最終製品状態でのソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとの和ｃ（＝ａ＋ｂ）とゲート電極３３のショットキー接合の基部３３ａの長さｄが、０＜ｃ／ｄ＜１を満たすように設定する必要がある。ｃ／ｄ＝０の場合、Ｂ点における電界が高くなり、Ｂ点を起点とする破壊が確認された。一方、ｃ／ｄ≧１の場合、Ｂ点の電界強度の増加を抑制した上で、Ｃ点における電界強度をより低減することは可能となるが、ゲート電極３３のショットキー接合の部分に対する、突出部のゲート電極３３全体に対する影響が大きくなり、しきい値電圧が２段階になるなどの素子動作の安定性の低下を招くこととなる。本実施例では一例として、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとが、０．５μｍとしたが、０．２μｍ〜１．５μｍの範囲でも同様の結果が得られた。また、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂは、ａ＜ｂ、ａ＞ｂ、ａ＝ｂ、のいずれでも同様の効果が得られた。   Specifically, in the final product state, the photoresist by adjusting the photolithography conditions so that the protruding length a on the source electrode 31 side and the protruding length b on the drain electrode 32 side are 0.5 μm. The opening width was adjusted and the wet etching time was adjusted. As an example, the thickness is 0.5 μm. However, in order to suppress element breakdown under high voltage conditions and unify the threshold voltage, the protrusion length a and the drain on the source electrode 31 side in the final product state The sum c (= a + b) of the protrusion length b on the electrode 32 side and the length d of the base 33a of the Schottky junction of the gate electrode 33 must be set so as to satisfy 0 <c / d <1. In the case of c / d = 0, the electric field at point B was increased, and destruction starting from point B was confirmed. On the other hand, in the case of c / d ≧ 1, it is possible to further reduce the electric field strength at the point C after suppressing the increase in the electric field strength at the point B. However, with respect to the Schottky junction portion of the gate electrode 33, The influence of the protruding portion on the entire gate electrode 33 is increased, leading to a decrease in the stability of the device operation such that the threshold voltage becomes two steps. In the present embodiment, as an example, the protruding length a on the source electrode 31 side and the protruding length b on the drain electrode 32 side are set to 0.5 μm, but similar results are obtained even in the range of 0.2 μm to 1.5 μm. It was. In addition, the same effect was obtained when the protrusion length a on the source electrode 31 side and the protrusion length b on the drain electrode 32 side were any of a <b, a> b, and a = b.

（第３の実施形態）
この発明の第３実施形態の電界効果トランジスタでは、図５に示すように、ゲート電極３３の直下に第３の絶縁膜２３を備えている。なお、この第３の実施形態において、上記第１の実施形態（図１）と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。 (Third embodiment)
The field effect transistor according to the third embodiment of the present invention includes a third insulating film 23 immediately below the gate electrode 33 as shown in FIG. In the third embodiment, the same reference numerals as those in the first embodiment (FIG. 1) are the same as those in the first embodiment, and the description thereof is omitted.

次に、上記構成の電界効果トランジスタの製造方法を説明する。   Next, a method for manufacturing the field effect transistor having the above configuration will be described.

まず、図２Ａから図２Ｄに示すように、上記第１の実施形態と同様に製造する。次に、図６Ａに示すように、プラズマＣＶＤ（化学的気相成長）法により、第３の絶縁膜２３となるシリコン窒化膜を一例として２０ｎｍ全面に形成する。ここでは、一例としてシリコン窒化膜を使用したが、シリコン酸化膜を用いてもよい。   First, as shown in FIG. 2A to FIG. 2D, it is manufactured in the same manner as in the first embodiment. Next, as shown in FIG. 6A, a silicon nitride film to be the third insulating film 23 is formed as an example on the entire surface of 20 nm by plasma CVD (chemical vapor deposition). Although a silicon nitride film is used here as an example, a silicon oxide film may be used.

次に、図６Ｂに示すように、ＷＮ／Ｗ積層膜３０を全面スパッタし、フォトリソグラフィでゲート電極３３を形成すべき電極形成領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、上記電極形成領域以外のＷＮ／Ｗ積層膜を除去して、図６Ｃに示すように、ＷＮ／Ｗ電極によるゲート電極３３を形成する。   Next, as shown in FIG. 6B, the entire surface of the WN / W laminated film 30 is sputtered, and a resist pattern (not shown) is formed in an electrode formation region where the gate electrode 33 is to be formed by photolithography. As a mask, dry etching is performed to remove the WN / W laminated film other than the electrode formation region, and as shown in FIG. 6C, a gate electrode 33 is formed by the WN / W electrode.

次に、フォトリソグラフィにより、リセス４０を形成すべき領域が開口したフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして、ドライエッチングを行なう。これにより、図６Ｄに示すように、上記第２の絶縁膜２２、上記第１の絶縁膜２１およびアンドープＡｌＧａＮ層１３を貫通してアンドープＧａＮ層１２内まで達するリセス４０を形成する。   Next, a photoresist (not shown) having an opening in the region where the recess 40 is to be formed is formed by photolithography, and dry etching is performed using this photoresist as a mask. As a result, as shown in FIG. 6D, a recess 40 that penetrates through the second insulating film 22, the first insulating film 21, and the undoped AlGaN layer 13 to reach the undoped GaN layer 12 is formed.

次に、フォトリソグラフィにより、ソース電極３１，ドレイン電極３２を形成すべき領域（上記リセス４０の領域）が開口したフォトレジスト（図示せず）を形成し、このフォトレジスト上にＴｉ，Ａｌを順に蒸着し、リフトオフにより、図６Ｅに示すように、上記リセス４０上にＴｉ／Ａｌ電極によるソース電極３１，ドレイン電極３２を形成する。上記Ｔｉ／Ａｌ電極は、Ｔｉ層，Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極３１，ドレイン電極３２を、熱処理してオーミック電極にする。この熱処理（オーミックアニール）の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。   Next, by photolithography, a photoresist (not shown) in which a region where the source electrode 31 and the drain electrode 32 are to be formed (the region of the recess 40) is formed, and Ti and Al are sequentially formed on the photoresist. As shown in FIG. 6E, a source electrode 31 and a drain electrode 32 made of Ti / Al electrodes are formed on the recess 40 by evaporation. The Ti / Al electrode is an electrode having a laminated structure in which a Ti layer and an Al layer are sequentially laminated. Next, the source electrode 31 and the drain electrode 32 are heat-treated to form ohmic electrodes. The condition of this heat treatment (ohmic annealing) is set to 500 ° C. for 30 minutes as an example, but the condition of the heat treatment is not limited to this. For example, the heat treatment temperature is set within a range of 400 ° C. to 600 ° C. May be.

第３の絶縁膜２３をゲート電極３３の直下に延在させたことにより、第３の絶縁膜２３が存在しない場合と比較し、素子の破壊を抑制したまま、高電圧状況下、ここでは、室温、ゲート電圧−１０Ｖ、ドレイン電圧６００Ｖの条件下で、ゲートリーク電流を４．１×１０−７Ａから５．４×１０−９Ａへと約２桁減少させることに成功した。本実施例では一例として第３の絶縁膜の膜厚を２０ｎｍとしたが、１０ｎｍから４０ｎｍの範囲で同様の効果が得られた。 By extending the third insulating film 23 directly below the gate electrode 33, compared to the case where the third insulating film 23 does not exist, the device is prevented from being destroyed, under a high voltage condition, here, We succeeded in reducing the gate leakage current from 4.1 × 10 −7 A to 5.4 × 10 −9 A by about two orders of magnitude under the conditions of room temperature, gate voltage −10 V, and drain voltage 600 V. In this example, the thickness of the third insulating film was set to 20 nm as an example, but the same effect was obtained in the range of 10 nm to 40 nm.

なお、この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１から上記第３の実施形態のそれぞれの特徴点を様々に組み合わせてもよい。   In addition, although specific embodiment of this invention was described, this invention is not limited to the said embodiment, A various change can be implemented within the scope of this invention. For example, the feature points of the first to third embodiments may be variously combined.

この発明の電界効果トランジスタは、
窒化物半導体層１２，１３と、
上記窒化物半導体層１２，１３上または上記窒化物半導体層１２，１３内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極３１およびドレイン電極３２と、
上記ソース電極３１と上記ドレイン電極３２との間で上記窒化物半導体層１２，１３上に配置されていると共にショットキー接合のための基部３３ａと、この基部３３ａから上記ドレイン電極３２と上記ソース電極３１に向かって延在しているフィールドプレート部３３ｂとを有するゲート電極３３と、
上記ソース電極３１と上記ドレイン電極３２との間で上記窒化物半導体層１２，１３上に形成されていると共に、上記ゲート電極３３の上記フィールドプレート部３３ｂの下で上記基部３３ａに隣接している端縁部２１ａを有する第１の絶縁膜２１と、
上記第１の絶縁膜２１上に形成されている第２の絶縁膜２２と
を備え、
上記第１の絶縁膜２１のソース電極３１側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のソース電極３１側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってドレイン電極３２側に突き出ており、
上記第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってソース電極３１側に突き出ており、
上記第１の絶縁膜２１の膜厚は、２０ｎｍ以上７０ｎｍ以下であることを特徴としている。 The field effect transistor of this invention is
Nitride semiconductor layers 12, 13;
A source electrode 31 and a drain electrode 32 which are formed at least partially on the nitride semiconductor layers 12 and 13 or in the nitride semiconductor layers 12 and 13 and are spaced apart from each other;
A base 33a for Schottky junction is disposed between the source electrode 31 and the drain electrode 32 on the nitride semiconductor layers 12 and 13, and the drain electrode 32 and the source electrode are connected to the base 33a. A gate electrode 33 having a field plate portion 33b extending toward 31;
It is formed on the nitride semiconductor layers 12 and 13 between the source electrode 31 and the drain electrode 32, and is adjacent to the base portion 33 a under the field plate portion 33 b of the gate electrode 33. A first insulating film 21 having an edge 21a;
A second insulating film 22 formed on the first insulating film 21;
The edge portion 21a on the source electrode 31 side of the first insulating film 21 is below the gate electrode 33 and extends from the edge portion 22a on the source electrode 31 side of the second insulating film 22 to the nitride semiconductor layer. 12 and 13 project toward the drain electrode 32 side,
An edge 21a of the first insulating film 21 on the drain electrode 32 side is a lower part of the gate electrode 33 and extends from the edge 22a of the second insulating film 22 on the drain electrode 32 side to the nitride semiconductor layer. 12 and 13 project toward the source electrode 31 side,
The first insulating film 21 has a thickness of 20 nm to 70 nm.

この発明の電界効果トランジスタによれば、第１の絶縁膜２１の膜厚を２０ｎｍ以上７０ｎｍ以下に設定することにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状況下での電界の集中を緩和して素子の破壊を抑制することが可能となる。   According to the field effect transistor of the present invention, by setting the film thickness of the first insulating film 21 to 20 nm or more and 70 nm or less, the leakage current is reduced, the current collapse characteristic is suppressed, and under a high voltage condition. It is possible to reduce the concentration of the electric field and suppress the destruction of the element.

また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜２１のソース電極３１側の端縁部２１ａと上記第２の絶縁膜２２のソース電極３１側の端縁部２２ａとの間のソース電極３１側の突出長ａと上記第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａと上記第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａとの間のドレイン電極３２側の突出長ｂとの和ｃと、上記ゲート電極３３の上記基部３３ａの長さｄとは、０＜ｃ／ｄ＜１を満たす。   In the field effect transistor of one embodiment, the gap between the edge 21 a of the first insulating film 21 on the source electrode 31 side and the edge 22 a of the second insulating film 22 on the source electrode 31 side is between. The drain electrode between the protruding length a on the source electrode 31 side, the edge 21 a on the drain electrode 32 side of the first insulating film 21, and the edge 22 a on the drain electrode 32 side of the second insulating film 22 The sum c of the protrusion length b on the 32 side and the length d of the base portion 33a of the gate electrode 33 satisfy 0 <c / d <1.

この実施形態の電界効果トランジスタによれば、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとの和ｃと、ゲート電極３３の基部３３ａの長さｄとを、０＜ｃ／ｄ＜１に設定することにより、高電圧状況下での電界の集中を緩和し、素子の破壊を抑制することが可能となる。   According to the field effect transistor of this embodiment, the sum c of the protruding length a on the source electrode 31 side and the protruding length b on the drain electrode 32 side and the length d of the base portion 33a of the gate electrode 33 are set to 0 <c By setting / d <1, it is possible to alleviate the concentration of the electric field under a high voltage condition and suppress the destruction of the element.

また、一実施形態の電界効果トランジスタでは、上記ゲート電極３３の直下に第３の絶縁膜２３を備えている。   In one embodiment, the field effect transistor includes a third insulating film 23 immediately below the gate electrode 33.

この実施形態の電界効果トランジスタによれば、ゲート電極３３の直下に第３の絶縁膜２３が存在することにより、さらなるリーク電流の低減が可能となる。   According to the field effect transistor of this embodiment, the leakage current can be further reduced by the presence of the third insulating film 23 immediately below the gate electrode 33.

１０ 基板
１１ バッファ層
１２ アンドープＧａＮ層（窒化物半導体層）
１３ アンドープＡｌＧａＮ層（窒化物半導体層）
２１ 第１の絶縁膜
２１ａ 端縁部
２１ｂ 開口部
２２ 第２の絶縁膜
２２ａ 端縁部
２２ｂ 開口部
２３ 第３の絶縁膜
３１ ソース電極
３２ ドレイン電極
３３ ゲート電極
３３ａ 基部
３３ｂ フィールドプレート部 10 substrate 11 buffer layer 12 undoped GaN layer (nitride semiconductor layer)
13 Undoped AlGaN layer (nitride semiconductor layer)
21 first insulating film 21a edge 21b opening 22 second insulating film 22a edge 22b opening 23 third insulating film 31 source electrode 32 drain electrode 33 gate electrode 33a base 33b field plate portion

Claims (3)

窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部と、この基部から上記ドレイン電極と上記ソース電極に向かって延在しているフィールドプレート部とを有するゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に、上記ゲート電極の上記フィールドプレート部の下で上記基部に隣接している端縁部を有する第１の絶縁膜と、
上記第１の絶縁膜上に形成されている第２の絶縁膜と
を備え、
上記第１の絶縁膜のソース電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のソース電極側の端縁部から上記窒化物半導体層に沿ってドレイン電極側に突き出ており、
上記第１の絶縁膜のドレイン電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のドレイン電極側の端縁部から上記窒化物半導体層に沿ってソース電極側に突き出ており、
上記第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下であることを特徴とする電界効果トランジスタ。 A nitride semiconductor layer;
A source electrode and a drain electrode which are at least partially formed on or in the nitride semiconductor layer and spaced apart from each other;
A base portion for Schottky junction is disposed between the source electrode and the drain electrode, and extends from the base portion toward the drain electrode and the source electrode. A gate electrode having a field plate portion;
A first electrode formed on the nitride semiconductor layer between the source electrode and the drain electrode and having an edge portion adjacent to the base portion under the field plate portion of the gate electrode; An insulating film;
A second insulating film formed on the first insulating film,
The edge of the first insulating film on the source electrode side is below the gate electrode, and extends from the edge of the second insulating film on the source electrode side along the nitride semiconductor layer to the drain electrode side. Stick out,
The edge of the first insulating film on the drain electrode side is below the gate electrode and extends from the edge of the second insulating film on the drain electrode side along the nitride semiconductor layer to the source electrode side. Stick out,
The field effect transistor according to claim 1, wherein the first insulating film has a thickness of 20 nm to 70 nm. 請求項１に記載の電界効果トランジスタにおいて、
上記第１の絶縁膜のソース電極側の端縁部と上記第２の絶縁膜のソース電極側の端縁部との間のソース電極側の突出長ａと上記第１の絶縁膜のドレイン電極側の端縁部と上記第２の絶縁膜のドレイン電極側の端縁部との間のドレイン電極側の突出長ｂとの和ｃと、上記ゲート電極の上記基部の長さｄとは、０＜ｃ／ｄ＜１を満たすことを特徴とする電界効果トランジスタ。 The field effect transistor according to claim 1.
Projection length a on the source electrode side between the edge of the first insulating film on the source electrode side and the edge of the second insulating film on the source electrode side, and the drain electrode of the first insulating film The sum c of the protrusion length b on the drain electrode side between the edge portion on the side and the end edge portion on the drain electrode side of the second insulating film, and the length d of the base portion of the gate electrode are: A field effect transistor satisfying 0 <c / d <1. 請求項１または２に記載の電界効果トランジスタにおいて、
上記ゲート電極の直下に第３の絶縁膜を備えていることを特徴とする電界効果トランジスタ。 The field effect transistor according to claim 1 or 2,
A field effect transistor comprising a third insulating film immediately below the gate electrode.
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