JP2014045174A - Nitride semiconductor device - Google Patents

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真一 吐田
Tetsuzo Nagahisa
哲三 永久
Takamitsu Suzuki
貴光 鈴木
Haruhiko Matsukasa
治彦 松笠
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Abstract

PROBLEM TO BE SOLVED: To provide a nitride semiconductor device arranged so that the leak of current can be reduced while suppressing the collapse of current.SOLUTION: A GaN-based HFET as an embodiment of a nitride semiconductor device comprises: a gate electrode 19; a drain electrode 18; a first insulator film 21 located between the gate electrode 19 and the drain electrode 18, and formed on a nitride semiconductor laminate 15; and a second insulator film 22 located between the gate electrode 19 and the drain electrode 18, and formed on the first insulator film 21 and the nitride semiconductor laminate 15. The first insulator film 21 is spaced apart from the gate electrode 19 by a first distance X1 which is 60-90% of a second distance X2 between the gate electrode 19 and the drain electrode 18 along a surface of the nitride semiconductor laminate 15.

Description

この発明は、ヘテロ界面を有する窒化物半導体積層体を備えた窒化物半導体装置に関する。   The present invention relates to a nitride semiconductor device including a nitride semiconductor multilayer body having a hetero interface.

従来、ヘテロ界面を有する窒化物半導体積層体を備えた窒化物半導体装置としては、特許文献1(特開2008−219054号公報)に、AlGaN層上にGaN層が形成され、このGaN層上にソース電極,ゲート電極およびドレイン電極が形成され、上記ゲート電極とドレイン電極との間の上記GaN層上にシリコン窒化膜よりなる第1の保護層が形成されたGaN系電界効果トランジスタが開示されている。   Conventionally, as a nitride semiconductor device including a nitride semiconductor multilayer body having a hetero interface, a GaN layer is formed on an AlGaN layer in Patent Document 1 (Japanese Patent Application Laid-Open No. 2008-219054), and the GaN layer is formed on the GaN layer. A GaN-based field effect transistor is disclosed in which a source electrode, a gate electrode, and a drain electrode are formed, and a first protective layer made of a silicon nitride film is formed on the GaN layer between the gate electrode and the drain electrode. Yes.

上記GaN系電界効果トランジスタでは、上記第1の保護層は、窒素(N)含有率20%以下のSiNよりなり、この第1の保護層には、上記GaN層に達する開口が形成されている。また、上記開口と上記第1の保護層上にN含有率が20%以上のSiNよりなる第2の保護層30が形成されている。   In the GaN-based field effect transistor, the first protective layer is made of SiN having a nitrogen (N) content of 20% or less, and an opening reaching the GaN layer is formed in the first protective layer. . A second protective layer 30 made of SiN having an N content of 20% or more is formed on the opening and the first protective layer.

上記従来の窒化物半導体装置では、Siリッチのシリコン窒化膜よりなる第1の保護膜でもって、電流コラプスの抑制を図っている。また、上記第1の保護膜に開口を形成することで、リーク電流のパスを分断して、リーク電流の抑制を図っているものの、リーク電流を十分に抑制できていないという問題がある。   In the conventional nitride semiconductor device described above, current collapse is suppressed by the first protective film made of the Si-rich silicon nitride film. In addition, although an opening is formed in the first protective film to divide a leakage current path to suppress the leakage current, there is a problem that the leakage current cannot be sufficiently suppressed.

特開2008−219054号公報JP 2008-219054 A

そこで、この発明の課題は、電流コラプスを抑制しつつ、リーク電流も十分に低減できる窒化物半導体装置を提供することにある。   Accordingly, an object of the present invention is to provide a nitride semiconductor device capable of sufficiently reducing leakage current while suppressing current collapse.

この発明は、電流コラプスを抑制するための絶縁膜は、ドレイン電極近傍に形成することが電流コラプスを抑制するために特に重要であると共に、上記絶縁膜をゲート電極から特定の距離を超えて離隔させることがリーク電流の抑制に特に有効であることを、本発明者らが実験により新たに発見したことに基づいて創出された。   In the present invention, it is particularly important for the insulating film for suppressing current collapse to be formed near the drain electrode in order to suppress current collapse, and the insulating film is separated from the gate electrode beyond a specific distance. It was created based on the fact that the present inventors have newly discovered through experiments that it is particularly effective to suppress leakage current.

すなわち、この発明の窒化物半導体装置は、
ヘテロ界面を有する窒化物半導体積層体と、
上記窒化物半導体積層体上または上記窒化物半導体積層体内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体積層体上に形成されているゲート電極と、
上記ゲート電極と上記ドレイン電極との間で上記窒化物半導体積層体上に形成されていると共に上記ゲート電極に対して上記窒化物半導体積層体の表面に沿って第1の距離だけ離隔した第1の絶縁膜と、
上記ゲート電極と上記ドレイン電極との間で上記第1の絶縁膜上および上記窒化物半導体積層体上に形成されている第2の絶縁膜と
を備え、
上記第1の距離は、上記ゲート電極と上記ドレイン電極との間の第2の距離の60%以上かつ90%以下である
ことを特徴としている。
That is, the nitride semiconductor device of the present invention is
A nitride semiconductor laminate having a heterointerface;
A source electrode and a drain electrode that are formed at least partially on the nitride semiconductor multilayer body or in the nitride semiconductor multilayer body and spaced apart from each other;
A gate electrode formed on the nitride semiconductor multilayer body between the source electrode and the drain electrode;
A first electrode formed on the nitride semiconductor multilayer body between the gate electrode and the drain electrode and spaced apart from the gate electrode by a first distance along a surface of the nitride semiconductor multilayer body; An insulating film of
A second insulating film formed on the first insulating film and on the nitride semiconductor multilayer body between the gate electrode and the drain electrode;
The first distance is 60% or more and 90% or less of the second distance between the gate electrode and the drain electrode.

この発明の窒化物半導体装置によれば、上記ゲート電極と上記ドレイン電極との間で上記窒化物半導体積層体上に形成されている上記第1の絶縁膜は、上記ゲート電極に対して上記窒化物半導体積層体の表面に沿って、上記ゲート電極と上記ドレイン電極との間の第2の距離の60%以上かつ90%以下である第1の距離だけ離隔している。これにより、本発明によれば、電流コラプスを抑制できると共に、リーク電流も十分に低減できる。   According to the nitride semiconductor device of the present invention, the first insulating film formed on the nitride semiconductor multilayer body between the gate electrode and the drain electrode is nitrided with respect to the gate electrode. Along the surface of the physical semiconductor stacked body, the first distance is 60% or more and 90% or less of the second distance between the gate electrode and the drain electrode. Thus, according to the present invention, current collapse can be suppressed and the leakage current can be sufficiently reduced.

ここで、「電流コラプス」とは、低電圧動作でのトランジスタのオン抵抗と比べて高電圧動作でのトランジスタのオン抵抗が高くなってしまう現象である。   Here, “current collapse” is a phenomenon in which the on-resistance of a transistor in a high voltage operation becomes higher than the on-resistance of the transistor in a low voltage operation.

この発明の窒化物半導体装置によれば、ゲート電極とドレイン電極との間で窒化物半導体積層体上に形成されている第1の絶縁膜と、上記ゲート電極と上記ドレイン電極との間で上記第1の絶縁膜上および上記窒化物半導体積層体上に形成されている第2の絶縁膜とを備え、上記第1の絶縁膜は、上記ゲート電極に対して上記窒化物半導体積層体の表面に沿って、上記ゲート電極と上記ドレイン電極との間の第2の距離の60%以上かつ90%以下である第1の距離だけ離隔している。これにより、この発明によれば、電流コラプスを抑制できると共に、リーク電流も十分に低減できる。   According to the nitride semiconductor device of the present invention, the first insulating film formed on the nitride semiconductor stacked body between the gate electrode and the drain electrode, and the above-mentioned between the gate electrode and the drain electrode. A second insulating film formed on the first insulating film and on the nitride semiconductor multilayer body, wherein the first insulating film has a surface of the nitride semiconductor multilayer body with respect to the gate electrode. , And a first distance that is 60% or more and 90% or less of the second distance between the gate electrode and the drain electrode. Thus, according to the present invention, current collapse can be suppressed and leakage current can be sufficiently reduced.

この発明の窒化物半導体装置の第1実施形態の断面図である。It is sectional drawing of 1st Embodiment of the nitride semiconductor device of this invention. 上記第1実施形態の製造工程を説明する工程断面図である。It is process sectional drawing explaining the manufacturing process of the said 1st Embodiment. 図2に続く工程断面図である。FIG. 3 is a process cross-sectional view subsequent to FIG. 2. 図3に続く工程断面図である。FIG. 4 is a process cross-sectional view subsequent to FIG. 3. 図4に続く工程断面図である。FIG. 5 is a process cross-sectional view subsequent to FIG. 4. 図5に続く工程断面図である。FIG. 6 is a process cross-sectional view subsequent to FIG. 5. 図6に続く工程断面図である。FIG. 7 is a process cross-sectional view subsequent to FIG. 6. 図7に続く工程断面図である。FIG. 8 is a process cross-sectional view subsequent to FIG. 7. 図8に続く工程断面図である。FIG. 9 is a process cross-sectional view subsequent to FIG. 8. 図9に続く工程断面図である。FIG. 10 is a process cross-sectional view subsequent to FIG. 9. 図10に続く工程断面図である。It is process sectional drawing following FIG. 図11に続く工程断面図である。FIG. 12 is a process cross-sectional view subsequent to FIG. 11. 第2の距離X2に対する第1の距離X1の割合とコラプス値との関係を示す特性図である。It is a characteristic view showing the relationship between the ratio of the first distance X1 to the second distance X2 and the collapse value. 第2の距離X2に対する第1の距離X1の割合とリーク電流との関係を示す特性図である。FIG. 6 is a characteristic diagram showing a relationship between a ratio of a first distance X1 to a second distance X2 and a leakage current. 第1の絶縁膜の組成比(Si/N、Al/N、Si/O、Al/O)とコラプス値との関係を示す特性図である。It is a characteristic view showing the relationship between the composition ratio (Si / N, Al / N, Si / O, Al / O) of the first insulating film and the collapse value. 第1の絶縁膜の組成比(Si/N、Al/N、Si/O、Al/O)とリーク電流との関係を示す特性図である。It is a characteristic view showing the relationship between the composition ratio (Si / N, Al / N, Si / O, Al / O) of the first insulating film and the leakage current. 上記第1実施形態の第1比較例の断面図である。It is sectional drawing of the 1st comparative example of the said 1st Embodiment. 上記第1実施形態の第2比較例の断面図である。It is sectional drawing of the 2nd comparative example of the said 1st Embodiment. この発明の窒化物半導体装置の第2実施形態の断面図である。It is sectional drawing of 2nd Embodiment of the nitride semiconductor device of this invention. この発明の窒化物半導体装置の第3実施形態の断面図である。It is sectional drawing of 3rd Embodiment of the nitride semiconductor device of this invention. この発明の窒化物半導体装置の第4実施形態の断面図である。It is sectional drawing of 4th Embodiment of the nitride semiconductor device of this invention. この発明の窒化物半導体装置の第5実施形態の断面図である。It is sectional drawing of 5th Embodiment of the nitride semiconductor device of this invention. この発明の窒化物半導体装置の第6実施形態の断面図である。It is sectional drawing of 6th Embodiment of the nitride semiconductor device of this invention. この発明の窒化物半導体装置の第7実施形態の断面図である。It is sectional drawing of 7th Embodiment of the nitride semiconductor device of this invention.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

(第1実施形態)
図1は、この発明の窒化物半導体装置の第1実施形態としてのGaN系HFET(Hetero-junction Field Effect Transistor;ヘテロ接合電界効果トランジスタ)の断面図である。
(First embodiment)
FIG. 1 is a cross-sectional view of a GaN-based HFET (Hetero-junction Field Effect Transistor) as a first embodiment of the nitride semiconductor device of the present invention.

このGaN系HFETは、図1に示すように、Si基板11上に、アンドープGaNチャネル層13と、アンドープAlGaNバリア層14とが形成されている。このアンドープGaNチャネル層13とアンドープAlGaNバリア層14とのヘテロ界面近傍に2DEG(2次元電子ガス)層16が発生する。上記アンドープGaNチャネル層13とアンドープAlGaNバリア層14とが窒化物半導体積層体15を構成している。   In this GaN-based HFET, as shown in FIG. 1, an undoped GaN channel layer 13 and an undoped AlGaN barrier layer 14 are formed on a Si substrate 11. A 2DEG (two-dimensional electron gas) layer 16 is generated near the heterointerface between the undoped GaN channel layer 13 and the undoped AlGaN barrier layer 14. The undoped GaN channel layer 13 and the undoped AlGaN barrier layer 14 constitute a nitride semiconductor multilayer body 15.

なお、上記GaNチャネル層13に替えて、上記AlGaNバリア層14よりもバンドギャップの小さい組成を有するAlGaN層としてもよい。また、上記AlGaNバリア層14上にキャップ層として例えばGaNからなる約1nmの厚さの層を設けてもよい。   In place of the GaN channel layer 13, an AlGaN layer having a smaller band gap than the AlGaN barrier layer 14 may be used. Further, a layer having a thickness of about 1 nm made of GaN, for example, may be provided as a cap layer on the AlGaN barrier layer 14.

上記AlGaNバリア層14上にソース電極17とドレイン電極18を所定の間隔をあけて形成している。このソース電極17とドレイン電極18はオーミック電極である。また、AlGaNバリア層14上かつソース電極17とドレイン電極18との間にゲート電極19を形成している。このゲート電極19はショットキー電極である。ソース電極17とドレイン電極18は、Hf/Al/Hf/AuやTi/Al/TiNなどからなる。また、ゲート電極19は、WN/Wなどからなる。   A source electrode 17 and a drain electrode 18 are formed on the AlGaN barrier layer 14 at a predetermined interval. The source electrode 17 and the drain electrode 18 are ohmic electrodes. A gate electrode 19 is formed on the AlGaN barrier layer 14 and between the source electrode 17 and the drain electrode 18. This gate electrode 19 is a Schottky electrode. The source electrode 17 and the drain electrode 18 are made of Hf / Al / Hf / Au, Ti / Al / TiN, or the like. The gate electrode 19 is made of WN / W or the like.

上記ゲート電極19は、一例として、TiNで作製してもよい。   As an example, the gate electrode 19 may be made of TiN.

上記AlGaNバリア層14上かつゲート電極19とドレイン電極18との間に第1の絶縁膜21を形成している。この第1の絶縁膜21は、ゲート電極19に対して上記窒化物半導体積層体15の表面に沿って第1の距離X1だけ離隔している。この第1の絶縁膜21の厚さは、一例として20nmとした。また、上記第1の距離X1は、上記ゲート電極19と上記ドレイン電極18との間の第2の距離X2の60%以上かつ90%以下(例えば、70%)とした。   A first insulating film 21 is formed on the AlGaN barrier layer 14 and between the gate electrode 19 and the drain electrode 18. The first insulating film 21 is separated from the gate electrode 19 by a first distance X1 along the surface of the nitride semiconductor multilayer body 15. As an example, the thickness of the first insulating film 21 is 20 nm. The first distance X1 is 60% or more and 90% or less (for example, 70%) of the second distance X2 between the gate electrode 19 and the drain electrode 18.

上記第1の絶縁膜21は、窒素に対するシリコンの組成比が、1.15以上かつ3.0以下の窒化シリコン、あるいは、窒素に対するアルミの組成比が、0.8以上かつ1.0以下の窒化アルミニウム、あるいは、酸化アルミニウム、あるいは、酸化炭化シリコンや酸化窒化シリコンからなるのが好ましい。以下においては、上記第1の絶縁膜21が、窒素に対するシリコンの組成比が、1.15以上かつ3.0以下の窒化シリコンからなる場合について主に述べるが、第1の絶縁膜21が窒素に対するアルミの組成比が、0.8以上かつ1.0以下の窒化アルミニウム、あるいは、酸化アルミニウム、あるいは、酸化炭化シリコンや酸化窒化シリコンからなる場合も、材料だけの相違であることを考慮して、簡明にするため、図1、2を援用し、同じ参照番号「21」を使用する。   The first insulating film 21 has a silicon composition ratio of silicon to nitrogen of 1.15 to 3.0 or a composition ratio of aluminum to nitrogen of 0.8 to 1.0. It is preferably made of aluminum nitride, aluminum oxide, silicon oxycarbide, or silicon oxynitride. In the following, the case where the first insulating film 21 is made of silicon nitride having a composition ratio of silicon to nitrogen of 1.15 or more and 3.0 or less will be mainly described. Considering that the composition ratio of aluminum with respect to aluminum is 0.8 or more and 1.0 or less of aluminum nitride, aluminum oxide, silicon oxycarbide, or silicon oxynitride, the difference is only in the material. For simplicity, the same reference number “21” is used with the aid of FIGS.

また、上記ゲート電極19とドレイン電極18との間でAlGaNバリア層14上および上記第1の絶縁膜21上に第2の絶縁膜22を形成している。この第2の絶縁膜22は、窒素に対するシリコンの組成比が0.75以上かつ1.0以下でシリコン組成比が第1の絶縁膜21のシリコン組成比よりも小さなシリコン窒化膜とした。この第2の絶縁膜22の厚さは、ゲート電極19と第1の絶縁膜21との間において、例えば、150nmとした。   A second insulating film 22 is formed on the AlGaN barrier layer 14 and the first insulating film 21 between the gate electrode 19 and the drain electrode 18. The second insulating film 22 is a silicon nitride film having a silicon composition ratio with respect to nitrogen of 0.75 or more and 1.0 or less and a silicon composition ratio smaller than the silicon composition ratio of the first insulating film 21. The thickness of the second insulating film 22 is, for example, 150 nm between the gate electrode 19 and the first insulating film 21.

上記第2の絶縁膜22は、窒化シリコンに代えて、酸化シリコン、あるいは、窒化アルミニウム、あるいは、酸化アルミニウムからなることが可能である。以下においては、上記第2の絶縁膜22がシリコン窒化膜である場合を主に述べるが、上記第2の絶縁膜22が、酸化シリコン、あるいは、窒化アルミニウム、あるいは、酸化アルミニウムからなる場合も、材料だけの相違であることを考慮して、簡明にするため、図1、2を援用し、同じ参照番号「22」を使用する。   The second insulating film 22 can be made of silicon oxide, aluminum nitride, or aluminum oxide instead of silicon nitride. In the following, the case where the second insulating film 22 is a silicon nitride film will be mainly described, but the second insulating film 22 is also made of silicon oxide, aluminum nitride, or aluminum oxide. For the sake of brevity, considering the difference in material only, the same reference number “22” is used with the aid of FIGS.

また、上記AlGaNバリア層14上かつソース電極17とゲート電極19との間に絶縁膜23を形成している。この絶縁膜23は、上記第1の絶縁膜21と同様の絶縁膜である。また、上記絶縁膜23上に絶縁膜24が形成されている。この絶縁膜24は、上記第2の絶縁膜22と同様の絶縁膜である。   An insulating film 23 is formed on the AlGaN barrier layer 14 and between the source electrode 17 and the gate electrode 19. The insulating film 23 is the same insulating film as the first insulating film 21. An insulating film 24 is formed on the insulating film 23. The insulating film 24 is the same insulating film as the second insulating film 22.

上記構成の窒化物半導体装置において、GaNチャネル層13とAlGaNバリア層14との界面に2次元電子ガス(2DEG)層16が発生してチャネルが形成される。このチャネルをゲート電極19に電圧を印加することにより制御して、ソース電極17とドレイン電極18とゲート電極19を有するHFETをオンオフさせる。このHFETは、ゲート電極19に負電圧が印加されているときにゲート電極19下のGaNチャネル層13に空乏層が形成されてオフ状態となる一方、ゲート電極19の電圧がゼロのときにゲート電極19下のGaNチャネル層13に空乏層がなくなってオン状態となるノーマリーオンタイプのトランジスタである。   In the nitride semiconductor device configured as described above, a two-dimensional electron gas (2DEG) layer 16 is generated at the interface between the GaN channel layer 13 and the AlGaN barrier layer 14 to form a channel. This channel is controlled by applying a voltage to the gate electrode 19 to turn on and off the HFET having the source electrode 17, the drain electrode 18, and the gate electrode 19. The HFET is turned off when a depletion layer is formed in the GaN channel layer 13 below the gate electrode 19 when a negative voltage is applied to the gate electrode 19, while the gate is turned off when the voltage of the gate electrode 19 is zero. This is a normally-on type transistor in which the depletion layer disappears in the GaN channel layer 13 below the electrode 19 and is turned on.

次に、上記窒化物半導体装置の製造方法を図2〜図12に従って説明する。   Next, a method for manufacturing the nitride semiconductor device will be described with reference to FIGS.

まず、図2に示すように、Si基板11上に、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長)法を用いて、アンドープGaNチャネル層13とアンドープAlGaNバリア層14を順に形成する。アンドープGaNチャネル層13の厚さは例えば1μm、アンドープAlGaNバリア層14の厚さは例えば30nmとする。このGaNチャネル層13とAlGaNバリア層14が窒化物半導体積層体15を構成している。図2において、16は、GaNチャネル層13とAlGaNバリア層14とのヘテロ界面近傍に形成される2次元電子ガス(2DEG)層16である。   First, as shown in FIG. 2, an undoped GaN channel layer 13 and an undoped AlGaN barrier layer 14 are sequentially formed on a Si substrate 11 by using MOCVD (Metal Organic Chemical Vapor Deposition). The thickness of the undoped GaN channel layer 13 is 1 μm, for example, and the thickness of the undoped AlGaN barrier layer 14 is 30 nm, for example. The GaN channel layer 13 and the AlGaN barrier layer 14 constitute a nitride semiconductor stacked body 15. In FIG. 2, 16 is a two-dimensional electron gas (2DEG) layer 16 formed in the vicinity of the heterointerface between the GaN channel layer 13 and the AlGaN barrier layer 14.

次に、上記AlGaNバリア層14上に、上記第1の絶縁膜21,絶縁膜23を形成するための窒化シリコンからなる絶縁膜31を例えばプラズマCVD(Chemical Vapor Deposition:化学的気相成長)法により20nmの膜厚に成膜する。この絶縁膜31の成長温度は、一例として、225℃としたが、200℃〜400℃の範囲で設定してもよい。また、上記絶縁膜31の膜厚は、一例として、20nmとしたが、5nm〜50nmの範囲で設定してもよい。   Next, an insulating film 31 made of silicon nitride for forming the first insulating film 21 and the insulating film 23 is formed on the AlGaN barrier layer 14 by, for example, a plasma CVD (Chemical Vapor Deposition) method. To a film thickness of 20 nm. The growth temperature of the insulating film 31 is 225 ° C. as an example, but may be set in the range of 200 ° C. to 400 ° C. The thickness of the insulating film 31 is 20 nm as an example, but may be set in the range of 5 nm to 50 nm.

また、上記プラズマCVD法により第1の絶縁膜21,絶縁膜23を形成するためのシリコン窒化膜である絶縁膜31を形成する際のN/NH/SiHのガス流量比を調整することにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜を形成できる。このシリコン窒化膜31によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、上記シリコン窒化膜31をなすSiNのSiとNとの組成比Si:N=0.9:1.0〜3.0:1.0にすると、Si:N=0.75:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。 Further, the gas flow rate ratio of N 2 / NH 3 / SiH 4 when the insulating film 31 which is a silicon nitride film for forming the first insulating film 21 and the insulating film 23 is formed by the plasma CVD method is adjusted. Thus, a silicon nitride film having a silicon Si ratio larger than that of a stoichiometric silicon nitride film can be formed. According to the silicon nitride film 31, current collapse can be further suppressed as compared with a stoichiometric silicon nitride film. Further, when the Si: N composition ratio of SiN forming the silicon nitride film 31 is Si: N = 0.9: 1.0 to 3.0: 1.0, Si: N = 0.75: 1. It is more effective in suppressing current collapse than a stoichiometric silicon nitride film.

図1、2を援用して、同じように、上記プラズマCVD法により第1の絶縁膜21,絶縁膜23とする窒化アルミニウム膜31を形成する際のN/NH/TMAのガス流量比を調整することにより、ストイキオメトリな窒化アルミニウム膜よりもアルミニウムAlの比率の大きな窒化アルミニウム膜を形成できる。この窒化アルミニウム膜31によれば、ストイキオメトリな窒化アルミニウム膜に比べて、電流コラプスをより抑制できる。また、上記窒化アルミニウム膜31をなすAlNのAlとNとの組成比Al:N=1.0:0.8〜1.0:1.0にすると、電流コラプスの抑制に有効である。 1 and 2, the gas flow rate ratio of N 2 / NH 3 / TMA when the aluminum nitride film 31 serving as the first insulating film 21 and the insulating film 23 is formed by the plasma CVD method. By adjusting the above, it is possible to form an aluminum nitride film having a larger ratio of aluminum Al than the stoichiometric aluminum nitride film. According to the aluminum nitride film 31, the current collapse can be further suppressed as compared with the stoichiometric aluminum nitride film. Further, when the Al: N composition ratio of AlN forming the aluminum nitride film 31 is set to Al: N = 1.0: 0.8 to 1.0: 1.0, it is effective for suppressing current collapse.

次に、上記絶縁膜31上にフォトレジスト層33を形成し、露光,現像することにより、図3に示すように、上記フォトレジスト層33をパターニングする。このパターニングしたフォトレジスト層33をマスクとして、ウェットエッチングを行なう。これにより、図4に示すように、上記絶縁膜31をパターニングして、第1の絶縁膜21,絶縁膜23を形成する。次に、上記フォトレジスト層33を除去する。   Next, a photoresist layer 33 is formed on the insulating film 31 and exposed and developed to pattern the photoresist layer 33 as shown in FIG. Wet etching is performed using the patterned photoresist layer 33 as a mask. As a result, as shown in FIG. 4, the insulating film 31 is patterned to form the first insulating film 21 and the insulating film 23. Next, the photoresist layer 33 is removed.

なお、上記ウェットエッチングに替えてドライエッチングによって、上記絶縁膜31をパターニングして、第1の絶縁膜21,絶縁膜23を形成してもよい。   Note that the first insulating film 21 and the insulating film 23 may be formed by patterning the insulating film 31 by dry etching instead of the wet etching.

次に、上記第1の絶縁膜21,絶縁膜23を熱処理する。この熱処理は、例えば、窒素雰囲気において、500℃で5分間とした。また、上記熱処理の温度は、一例として、400℃〜850℃の範囲で設定してもよい。   Next, the first insulating film 21 and the insulating film 23 are heat-treated. This heat treatment was performed, for example, at 500 ° C. for 5 minutes in a nitrogen atmosphere. Moreover, you may set the temperature of the said heat processing in the range of 400 to 850 degreeC as an example.

次に、図5に示すように、上記第1の絶縁膜21,絶縁膜23上に、上記第2の絶縁膜22,絶縁膜24を形成するための別の絶縁膜35を、例えばプラズマCVD(Chemical Vapor Deposition:化学的気相成長)法により150nmの膜厚に成膜する。この別の絶縁膜35は、シリコン窒化膜からなる。この別の絶縁膜35の成長温度は、一例として、225℃としたが、200℃〜400℃の範囲で設定してもよい。また、上記別の絶縁膜35の膜厚は、一例として、150nmとしたが、50nm〜300nmの範囲で設定してもよい。   Next, as shown in FIG. 5, another insulating film 35 for forming the second insulating film 22 and the insulating film 24 is formed on the first insulating film 21 and the insulating film 23 by, for example, plasma CVD. A film having a thickness of 150 nm is formed by a (Chemical Vapor Deposition) method. The other insulating film 35 is made of a silicon nitride film. The growth temperature of the other insulating film 35 is 225 ° C. as an example, but may be set in the range of 200 ° C. to 400 ° C. Moreover, although the film thickness of the said another insulating film 35 was 150 nm as an example, you may set it in the range of 50 nm-300 nm.

上記プラズマCVD法により別の絶縁としてシリコン窒化膜35を形成する際のN/NH/SiHのガス流量比を調整することにより、窒素に対するシリコンの組成比が0.75以上かつ1.0以下で絶縁膜21,絶縁膜23よりもシリコン組成比の小さなシリコン窒化膜を形成できる。 By adjusting the gas flow ratio of N 2 / NH 3 / SiH 4 when forming the silicon nitride film 35 as another insulation by the plasma CVD method, the composition ratio of silicon to nitrogen is 0.75 or more and 1. A silicon nitride film having a silicon composition ratio less than 0 and smaller than that of the insulating films 21 and 23 can be formed.

次に、上記別の絶縁膜35上にフォトレジスト層36を形成し、露光,現像することにより、図5に示すように、上記フォトレジスト層36をパターニングする。このパターニングしたフォトレジスト層36をマスクとして、ウェットエッチングを行なう。これにより、図6に示すように、上記別の絶縁膜35をパターニングして、ソース電極17,ドレイン電極18が形成される領域のAlGaNバリア層14を別の絶縁膜35から露出させる。なお、上記ウェットエッチングに替えてドライエッチングによって、上記別の絶縁膜35パターニングしてもよい。   Next, a photoresist layer 36 is formed on the other insulating film 35, exposed, and developed to pattern the photoresist layer 36 as shown in FIG. Wet etching is performed using the patterned photoresist layer 36 as a mask. As a result, as shown in FIG. 6, the other insulating film 35 is patterned to expose the AlGaN barrier layer 14 in the region where the source electrode 17 and the drain electrode 18 are formed from the other insulating film 35. The other insulating film 35 may be patterned by dry etching instead of the wet etching.

次に、上記別の絶縁膜35を熱処理する。この熱処理は、例えば、窒素雰囲気において、500℃で5分間とした。また、上記熱処理の温度は、一例として、400℃〜850℃の範囲で設定してもよい。   Next, the other insulating film 35 is heat-treated. This heat treatment was performed, for example, at 500 ° C. for 5 minutes in a nitrogen atmosphere. Moreover, you may set the temperature of the said heat processing in the range of 400 to 850 degreeC as an example.

次に、図6に示すように、上記シリコン窒化膜35上にスパッタリングにより、Ti,Alを順に積層することで、Ti/Alを積層して、オーミック電極となる積層金属膜38を形成する。なお、上記スパッタリングに替えて上記Ti,Alを蒸着してもよい。また、上記Ti,Alを順に積層することに替えて、Hf,Al,Hfを順に積層して積層金属膜38としてもよい。   Next, as shown in FIG. 6, Ti and Al are sequentially stacked on the silicon nitride film 35 by sputtering, thereby stacking Ti / Al to form a stacked metal film 38 serving as an ohmic electrode. The Ti and Al may be deposited instead of the sputtering. Further, instead of sequentially stacking Ti and Al, Hf, Al, and Hf may be stacked in order to form the stacked metal film 38.

次に、上記積層金属膜38上にフォトレジスト層40を形成し、露光,現像することにより、図6に示すように、上記フォトレジスト層40をパターニングする。このパターニングしたフォトレジスト層40をマスクとして、ドライエッチングを行なう。これにより、図7に示すように、ソース電極17,ドレイン電極18のパターンを形成する。   Next, a photoresist layer 40 is formed on the laminated metal film 38, exposed and developed, thereby patterning the photoresist layer 40 as shown in FIG. Dry etching is performed using the patterned photoresist layer 40 as a mask. Thereby, as shown in FIG. 7, the pattern of the source electrode 17 and the drain electrode 18 is formed.

そして、ソース電極17,ドレイン電極18が形成された基板を例えば400℃以上かつ500℃以下で10分間以上アニールすることによって、2次元電子ガス(2DEG)層16とソース電極17,ドレイン電極18との間にオーミックコンタクトが得られる。この場合、500℃を超える高温(例えば600℃以上)でアニールした場合に比べて、コンタクト抵抗を大幅に低減できる。また、400℃以上かつ500℃以下の低温でアニールすることにより絶縁膜21,23,35への電極金属の拡散を抑制できて、絶縁膜21,23,35の特性に悪影響を与えることがない。また、上記低温のアニールにより、GaNチャネル層13からの窒素抜けによる電流コラプスの悪化や特性変動を防ぐことができる。なお、ここでは、上記アニール時間を10分間以上としたが、上記アニール時間は、オーミックコンタクトが得られる時間に設定すればよい。   Then, by annealing the substrate on which the source electrode 17 and the drain electrode 18 are formed, for example, at 400 ° C. or more and 500 ° C. or less for 10 minutes or more, the two-dimensional electron gas (2DEG) layer 16, the source electrode 17, the drain electrode 18, An ohmic contact is obtained between the two. In this case, the contact resistance can be greatly reduced as compared with the case where annealing is performed at a high temperature exceeding 500 ° C. (for example, 600 ° C. or more). Further, by annealing at a low temperature of 400 ° C. or higher and 500 ° C. or lower, the diffusion of the electrode metal into the insulating films 21, 23, 35 can be suppressed, and the characteristics of the insulating films 21, 23, 35 are not adversely affected. . Further, the low temperature annealing can prevent the current collapse from deteriorating due to nitrogen desorption from the GaN channel layer 13 and the characteristic fluctuation. Although the annealing time is 10 minutes or longer here, the annealing time may be set to a time for obtaining ohmic contact.

次に、図8に示すように、上記ソース電極17,ドレイン電極18上および上記シリコン窒化膜35上にフォトレジスト層41を形成し、露光,現像することにより、上記フォトレジスト層41をパターニングする。このパターニングしたフォトレジスト層41をマスクとして、ウェットエッチングを行なう。これにより、図9に示すように、上記シリコン窒化膜35に開口35Aを形成し、ゲート電極19を形成する領域のAlGaNバリア層14を露出させる。上記シリコン窒化膜35に開口35Aを形成することで、上記シリコン窒化膜35から第2の絶縁膜22と絶縁膜24を形成する。   Next, as shown in FIG. 8, a photoresist layer 41 is formed on the source electrode 17, the drain electrode 18 and the silicon nitride film 35, and is exposed and developed to pattern the photoresist layer 41. . Wet etching is performed using the patterned photoresist layer 41 as a mask. As a result, as shown in FIG. 9, an opening 35A is formed in the silicon nitride film 35, and the AlGaN barrier layer 14 in the region where the gate electrode 19 is formed is exposed. By forming an opening 35 </ b> A in the silicon nitride film 35, the second insulating film 22 and the insulating film 24 are formed from the silicon nitride film 35.

次に、図10に示すように、上記ソース電極17,ドレイン電極18,シリコン窒化膜35および開口35Aに露出したAlGaNバリア層14上にスパッタリングにより、WNを積層することでゲート電極19となる金属膜43を形成する。なお、上記金属膜43は、WNに替えてTiNもしくはNiをスパッタリングにより積層してもよい。また、上記金属膜43はスパッタリングに替えて蒸着で形成してもよい。   Next, as shown in FIG. 10, the metal that becomes the gate electrode 19 by sputtering WN on the AlGaN barrier layer 14 exposed in the source electrode 17, the drain electrode 18, the silicon nitride film 35, and the opening 35A. A film 43 is formed. The metal film 43 may be formed by sputtering TiN or Ni instead of WN. The metal film 43 may be formed by vapor deposition instead of sputtering.

次に、上記金属膜43上にフォトレジスト層を形成し、露光,現像することによりパターニングして、図11に示すように、ゲート電極形成領域上にフォトレジスト層45を形成する。   Next, a photoresist layer is formed on the metal film 43 and patterned by exposure and development to form a photoresist layer 45 on the gate electrode formation region as shown in FIG.

次に、上記フォトレジスト層45をマスクとして上記金属膜43をドライエッチングして、図12に示すように、ゲート電極19を形成する。   Next, the metal film 43 is dry etched using the photoresist layer 45 as a mask to form the gate electrode 19 as shown in FIG.

図13は、上記GaN系HFETにおけるゲート電極19とドレイン電極18との間の第2の距離X2(μm)に対するゲート電極19と第1の絶縁膜21との間の第1の距離X1(μm)の割合(%)を横軸に取り、縦軸をコラプス値とした特性図である。   FIG. 13 shows a first distance X1 (μm) between the gate electrode 19 and the first insulating film 21 with respect to a second distance X2 (μm) between the gate electrode 19 and the drain electrode 18 in the GaN-based HFET. ) On the horizontal axis, and the vertical axis is the collapse value.

なお、この図13の特性図では、上記第1の絶縁膜21をなすシリコン窒化膜の組成比Si:N=1.15:1.0とし、上記第2の絶縁膜22をなすシリコン窒化膜の組成比Si:N=0.8:1.0とした結果を□で表し、上記第1の絶縁膜21をなす窒化アルミニウム膜の組成比Al:N=1:0.9とし、上記第2の絶縁膜22をSiOとした結果を○で表し、上記第1の絶縁膜21を酸化アルミニウムとし、上記第2の絶縁膜22をAl:N=1:1の窒化アルミニウムとした結果を△で表した。 In the characteristic diagram of FIG. 13, the composition ratio Si: N = 1.15: 1.0 of the silicon nitride film forming the first insulating film 21 is set, and the silicon nitride film forming the second insulating film 22 is used. The composition ratio Si: N = 0.8: 1.0 is represented by □, and the composition ratio Al: N = 1: 0.9 of the aluminum nitride film forming the first insulating film 21 is The result obtained when the second insulating film 22 is made of SiO 2 is represented by ◯, the first insulating film 21 is made of aluminum oxide, and the second insulating film 22 is made of aluminum nitride of Al: N = 1: 1. Indicated by Δ.

上記コラプス値は、次のようにして測定した。まず、オン状態でソース電極17とドレイン電極18との間に1Vの電圧を印加したときのオン抵抗Ron(1)を測定する。次に、ゲート電極19に負電圧が加えられたオフ状態のときにソース電極17とドレイン電極18との間に400Vの電圧を印加した後、ゲート電極19の電圧をゼロとしてオン状態のときにソース電極7とドレイン電極8との間に1Vの電圧を印加した状態において、オフ状態からオン状態に切り替わってから5マイクロ秒後のオン抵抗Ron(2)を測定する。このオン抵抗Ron(2)を上記オン抵抗Ron(1)で除算した値Ron(2)/Ron(1)をコラプス値とする。   The collapse value was measured as follows. First, the on-resistance Ron (1) when a voltage of 1 V is applied between the source electrode 17 and the drain electrode 18 in the on state is measured. Next, after applying a voltage of 400 V between the source electrode 17 and the drain electrode 18 in the off state where a negative voltage is applied to the gate electrode 19, the voltage of the gate electrode 19 is set to zero and the gate electrode 19 is in the on state. In a state where a voltage of 1 V is applied between the source electrode 7 and the drain electrode 8, the on-resistance Ron (2) after 5 microseconds from the switching from the off state to the on state is measured. A value Ron (2) / Ron (1) obtained by dividing the on-resistance Ron (2) by the on-resistance Ron (1) is defined as a collapse value.

図13から明らかなように、上記第2の距離X2に対する第1の距離X1(μm)の割合(X1/X2)×100%が0%〜90%の間ではコラプス値が緩やかに増加しているのに対して、上記割合(X1/X2)×100%が90%を超えると、コラプス値が急激に増大している。   As apparent from FIG. 13, when the ratio (X1 / X2) × 100% of the first distance X1 (μm) to the second distance X2 is between 0% and 90%, the collapse value gradually increases. On the other hand, when the ratio (X1 / X2) × 100% exceeds 90%, the collapse value increases rapidly.

次に、図14は、上記第2の距離X2に対する第1の距離X1の割合(%)を横軸に取り、縦軸をリーク電流とした特性図である。このリーク電流は、雰囲気温度150℃でソース電極17とドレイン電極18との間に600Vを印加し、ゲート電極に−10Vを印加した状態で測定した。
なお、この図14の特性図では、上記第1の絶縁膜21をなすシリコン窒化膜の組成比Si:N=1.15:1.0とし、上記第2の絶縁膜22をなすシリコン窒化膜の組成比Si:N=0.8:1.0とした結果を◇で表し、上記第1の絶縁膜21をなす窒化アルミニウム膜の組成比Al:N=1:0.9とし、上記第2の絶縁膜22をAlとした結果を○で表し、上記第1の絶縁膜21を酸化アルミニウムとし、上記第2の絶縁膜22をAl:N=1:1の窒化アルミニウムとした結果を△で表した。
Next, FIG. 14 is a characteristic diagram in which the horizontal axis represents the ratio (%) of the first distance X1 to the second distance X2, and the vertical axis represents leakage current. This leakage current was measured in a state where 600 V was applied between the source electrode 17 and the drain electrode 18 at an atmospheric temperature of 150 ° C., and −10 V was applied to the gate electrode.
In the characteristic diagram of FIG. 14, the composition ratio Si: N = 1.15: 1.0 of the silicon nitride film forming the first insulating film 21 and the silicon nitride film forming the second insulating film 22 is set. The composition ratio Si: N = 0.8: 1.0 is represented by ◇, and the composition ratio Al: N = 1: 0.9 of the aluminum nitride film forming the first insulating film 21 is The result obtained when the second insulating film 22 is Al 2 O 3 is represented by ◯, the first insulating film 21 is aluminum oxide, and the second insulating film 22 is Al: N = 1: 1 aluminum nitride. The result was represented by Δ.

図14から明らかなように、上記割合(X1/X2)×100%が、60%〜100%の範囲では、リーク電流が約1.8μA以下となった。これに対して、上記割合(X1/X2)×100%が、60%未満になるとリーク電流が急激に増大している。   As apparent from FIG. 14, when the ratio (X1 / X2) × 100% is in the range of 60% to 100%, the leakage current is about 1.8 μA or less. On the other hand, when the ratio (X1 / X2) × 100% is less than 60%, the leakage current increases rapidly.

図13,図14から、上記第2の距離X2に対する第1の距離X1(μm)の割合(X1/X2)×100%を60%〜90%の範囲にすることで、コラプス値を抑制しつつリーク電流を低減できることが分かる。   From FIG. 13 and FIG. 14, the collapse value is suppressed by setting the ratio (X1 / X2) × 100% of the first distance X1 (μm) to the second distance X2 in the range of 60% to 90%. It can be seen that the leakage current can be reduced.

次に、図15は、上記第1の絶縁膜21をなすシリコン窒化膜の組成比(Si/N)、窒化アルミニウムの組成比(Al/N)、酸化アルミニウムの組成比(Al/O=2/3)を横軸に取り、縦軸を上記コラプス値とした特性図である。   Next, FIG. 15 shows the composition ratio (Si / N) of the silicon nitride film forming the first insulating film 21, the composition ratio of aluminum nitride (Al / N), and the composition ratio of aluminum oxide (Al / O = 2). / 3) is a characteristic diagram in which the horizontal axis represents the horizontal axis and the vertical axis represents the collapse value.

また、図16は、上記第1の絶縁膜21をなすシリコン窒化膜の組成比(Si/N) 、窒化アルミニウムの組成比(Al/N)、酸化アルミニウムの組成比(Al/O=2/3)を横軸に取り、縦軸を上記リーク電流とした特性図である。この図15,図16の特性図では、上記第2の距離X2に対する第1の距離X1(μm)の割合(X1/X2)×100%を70%とし、上記第2の絶縁膜22をなすシリコン窒化膜の組成比Si:N=0.8:1.0とした。   FIG. 16 shows the composition ratio (Si / N) of the silicon nitride film forming the first insulating film 21, the composition ratio of aluminum nitride (Al / N), the composition ratio of aluminum oxide (Al / O = 2 / 3) is a characteristic diagram in which the horizontal axis is taken and the vertical axis is the leakage current. In the characteristic diagrams of FIGS. 15 and 16, the ratio of the first distance X1 (μm) to the second distance X2 (X1 / X2) × 100% is 70%, and the second insulating film 22 is formed. The composition ratio of the silicon nitride film was set to Si: N = 0.8: 1.0.

図15から、上記第1の絶縁膜21をなすシリコン窒化膜の組成比(Si/N)が、0.9を下回るとコラプス値が急増していることが分かる。同じように、上記第1の絶縁膜21をなす窒化アルミニウム膜の組成比(Al/N)が、1.0を上回るとコラプス値が急増していることが分かる。   From FIG. 15, it can be seen that when the composition ratio (Si / N) of the silicon nitride film forming the first insulating film 21 is less than 0.9, the collapse value rapidly increases. Similarly, it can be seen that when the composition ratio (Al / N) of the aluminum nitride film forming the first insulating film 21 exceeds 1.0, the collapse value rapidly increases.

一方、図16から、上記シリコン窒化膜の組成比(Si/N)が、3.0を上回るとリーク電流が急増している。同じように、上記窒化アルミニウム膜の組成比(Al/N)が、0.8を下回るとリーク電流が急増している。   On the other hand, as shown in FIG. 16, when the composition ratio (Si / N) of the silicon nitride film exceeds 3.0, the leakage current increases rapidly. Similarly, when the composition ratio (Al / N) of the aluminum nitride film is less than 0.8, the leakage current increases rapidly.

したがって、図15,図16の特性図から、上記第1の絶縁膜21をなすシリコン窒化膜の組成比(Si/N)を、0.9以上かつ3.0以下の範囲、あるいは、窒化アルミニウムの組成比0.8以上かつ1.0以下の範囲にすることで、コラプス値を抑制しつつリーク電流を十分に低減できることが分かる。   Therefore, from the characteristic diagrams of FIGS. 15 and 16, the composition ratio (Si / N) of the silicon nitride film forming the first insulating film 21 is in the range of 0.9 or more and 3.0 or less, or aluminum nitride. It can be seen that by setting the composition ratio in the range of 0.8 to 1.0, the leakage current can be sufficiently reduced while suppressing the collapse value.

(第1の比較例)
次に、図17に、上記第1実施形態に対する第1の比較例の断面を示す。この第1の比較例は、上記第1実施形態の第1の絶縁膜21と第2の絶縁膜22に替えて、第1の絶縁膜121A,121Bと第2の絶縁膜122を備えた点だけが、前述の第1実施形態と異なる。
(First comparative example)
Next, FIG. 17 shows a cross section of a first comparative example for the first embodiment. The first comparative example includes first insulating films 121A and 121B and a second insulating film 122 in place of the first insulating film 21 and the second insulating film 22 of the first embodiment. Only the first embodiment is different.

この第1の比較例では、上記第1の絶縁膜121Aは、ゲート電極19からドレイン電極18に向かって、ゲート電極19とドレイン電極18との間の第2の距離X2の30%の寸法X30で延在している。また、上記第2の絶縁膜121Bは、上記ドレイン電極18から上記ゲート電極19に向かって、上記第2の距離X2の30%の寸法X30で延在している。したがって、上記第1の絶縁膜121Aと第2の絶縁膜121Bとは、上記第2の距離X2の40%の距離だけ離隔している。   In the first comparative example, the first insulating film 121A has a dimension X30 that is 30% of the second distance X2 between the gate electrode 19 and the drain electrode 18 from the gate electrode 19 toward the drain electrode 18. It is extended in. The second insulating film 121B extends from the drain electrode 18 toward the gate electrode 19 with a dimension X30 that is 30% of the second distance X2. Therefore, the first insulating film 121A and the second insulating film 121B are separated by a distance of 40% of the second distance X2.

そして、上記第2の絶縁膜122は、上記第1の絶縁膜121A,121B上および上記第1の絶縁膜121A,121B間に露出した上記AlGaNバリア層14上に形成されている。   The second insulating film 122 is formed on the first insulating films 121A and 121B and the AlGaN barrier layer 14 exposed between the first insulating films 121A and 121B.

なお、この第1の比較例では、上記第1の絶縁膜121A,121Bの膜厚は上記第1の絶縁膜21と同様の20nmとした。また、上記第1の絶縁膜121A,121Bの組成比(Si/N)は、1.15とした。また、上記第2の絶縁膜122の組成比(Si/N)は、上記第2の絶縁膜22の組成比(Si/N)と同様とし、上記第1の絶縁膜121A,121B間に露出した上記AlGaNバリア層14上の部分の厚さを、第2の絶縁膜22と同様の150nmとした。   In the first comparative example, the thickness of the first insulating films 121A and 121B is set to 20 nm, which is the same as that of the first insulating film 21. The composition ratio (Si / N) of the first insulating films 121A and 121B was 1.15. The composition ratio (Si / N) of the second insulating film 122 is the same as the composition ratio (Si / N) of the second insulating film 22, and is exposed between the first insulating films 121A and 121B. The thickness of the portion on the AlGaN barrier layer 14 was set to 150 nm, which is the same as that of the second insulating film 22.

この第1の比較例は、(表1)に示すように、コラプス値が1.21であり、リーク電流が4.23μAであった。   In the first comparative example, as shown in (Table 1), the collapse value was 1.21, and the leakage current was 4.23 μA.

(表1)

Figure 2014045174
(Table 1)
Figure 2014045174

(第2の比較例)
次に、図18に、上記第1実施形態に対する第2の比較例の断面を示す。この第2の比較例は、上記第1の比較例の第1の絶縁膜121A,121Bのうちの第1の絶縁膜121Aのみを備える点と、第2の絶縁膜122に替えて第2の絶縁膜125を備える点とが前述の第1の比較例と異なる。上記第2の絶縁膜125の組成比(Si/N)は、第1の比較例の第2の絶縁膜122と同様とし、上記第1の絶縁膜121Aから露出したAlGaNバリア層14上の部分の厚さを、第2の絶縁膜122と同様の150nmとした。
(Second comparative example)
Next, FIG. 18 shows a cross section of a second comparative example with respect to the first embodiment. The second comparative example includes only the first insulating film 121A among the first insulating films 121A and 121B of the first comparative example, and the second comparative example is replaced with a second insulating film 122. The difference from the first comparative example described above is that the insulating film 125 is provided. The composition ratio (Si / N) of the second insulating film 125 is the same as that of the second insulating film 122 of the first comparative example, and the portion on the AlGaN barrier layer 14 exposed from the first insulating film 121A. The thickness of the first insulating film was 150 nm, which was the same as that of the second insulating film 122.

この第2の比較例は、上記(表1)に示すように、コラプス値が1.54であり、リーク電流が2.27μAであった。   As shown in the above (Table 1), the second comparative example had a collapse value of 1.54 and a leakage current of 2.27 μA.

上記(表1)に示すように、上記第1実施形態において第1の絶縁膜21の組成比(Si/N)を1.15とし、上記第2の距離X2に対する第1の距離X1(μm)の割合(X1/X2)×100%を90%とした第1実施例では、コラプス値が1.35であり、リーク電流が0.71μAであった。   As shown in Table 1 above, in the first embodiment, the composition ratio (Si / N) of the first insulating film 21 is 1.15, and the first distance X1 (μm) with respect to the second distance X2. In the first example in which the ratio (X1 / X2) × 100% is 90%, the collapse value was 1.35 and the leakage current was 0.71 μA.

また、上記(表1)に示すように、上記第1実施形態において第1の絶縁膜21の組成比(Si/N)を1.15とし、上記第2の距離X2に対する第1の距離X1(μm)の割合(X1/X2)×100%を60%とした第2実施例では、コラプス値が1.25であり、リーク電流が1.15μAであった。   Further, as shown in Table 1 above, in the first embodiment, the composition ratio (Si / N) of the first insulating film 21 is 1.15, and the first distance X1 with respect to the second distance X2 is set. In the second example in which the ratio (X1 / X2) × 100% of (μm) was 60%, the collapse value was 1.25 and the leakage current was 1.15 μA.

この第1,第2の実施例では、コラプス値が1.35,1.25であり、上記第1の比較例のコラプス値1.21に比べるとやや大きくなっているが、リーク電流については、0.71μA,1.15μAであり、第1の比較例のリーク電流4.23μAから格段に低減できている。   In the first and second embodiments, the collapse values are 1.35 and 1.25, which is slightly larger than the collapse value 1.21 of the first comparative example. 0.71 μA and 1.15 μA, which are much lower than the leakage current of 4.23 μA of the first comparative example.

また、上記第2の比較例では、コラプス値が1.54で、リーク電流が2.27μAである。したがって、上記第1,第2の実施例により、コラプス値およびリーク電流の両方共に第2の比較例に比べて大幅に低減できている。   In the second comparative example, the collapse value is 1.54 and the leakage current is 2.27 μA. Therefore, according to the first and second embodiments, both the collapse value and the leakage current can be significantly reduced as compared with the second comparative example.

このように、本発明の実施例によれば、第1の絶縁膜がゲート電極に接している比較例に比べて、コラプス値を抑制しつつ、リーク電流を低減することが可能である。   As described above, according to the embodiment of the present invention, it is possible to reduce the leakage current while suppressing the collapse value as compared with the comparative example in which the first insulating film is in contact with the gate electrode.

(第2の実施の形態)
図19に、この発明の窒化物半導体装置の第2実施形態としてのGaN系HFETの断面を示す。
(Second embodiment)
FIG. 19 shows a cross section of a GaN-based HFET as a second embodiment of the nitride semiconductor device of the present invention.

この第2実施形態は、次の(1),(2),(3)の点が、前述の第1実施形態と異なる。   This second embodiment differs from the first embodiment described above in the following points (1), (2), and (3).

(1) 上記窒化物半導体積層体15に形成した凹部15A,15Bにソース電極17,ドレイン電極18を形成した点。     (1) The source electrode 17 and the drain electrode 18 are formed in the recesses 15A and 15B formed in the nitride semiconductor multilayer body 15.

(2) 上記GaNチャネル層13とSi基板11との間にGaN系バッファ層51を設けた点。     (2) A GaN-based buffer layer 51 is provided between the GaN channel layer 13 and the Si substrate 11.

(3) 上記ソース電極17とゲート電極19との間の絶縁膜23,24に替えて、第2の絶縁膜22と同様の組成の絶縁膜52を設けた点。     (3) An insulating film 52 having the same composition as that of the second insulating film 22 is provided in place of the insulating films 23 and 24 between the source electrode 17 and the gate electrode 19.

上記凹部15A,15Bは、AlGaNバリア層14から2次元電子層16を貫通しており、上記ソース電極17,ドレイン電極18は2次元電子層16を貫通しているので、上記ソース電極17,ドレイン電極18のオーミックコンタクトを確実なものとすることができる。   Since the recesses 15A and 15B penetrate the two-dimensional electron layer 16 from the AlGaN barrier layer 14, and the source electrode 17 and drain electrode 18 penetrate the two-dimensional electron layer 16, the source electrode 17 and drain The ohmic contact of the electrode 18 can be ensured.

また、上記GaN系バッファ層51は、例えば、AlGaNとGaNを交互に積層して形成した超格子層とした。この超格子層であるGaN系バッファ層51により、格子不整合を抑えることができ、縦方向のリーク電流の低減を図れる。   The GaN buffer layer 51 is a superlattice layer formed by alternately laminating AlGaN and GaN, for example. This GaN-based buffer layer 51, which is a superlattice layer, can suppress lattice mismatch and can reduce the leakage current in the vertical direction.

また、この第2実施形態では、上記ソース電極17とゲート電極19との間の絶縁膜52を、第2の絶縁膜22と同様の絶縁膜としたことで、ゲート−ソース間のリーク電流の抑制を図れる。   In the second embodiment, the insulating film 52 between the source electrode 17 and the gate electrode 19 is an insulating film similar to the second insulating film 22, so that the leakage current between the gate and the source is reduced. Suppression can be achieved.

(第3の実施の形態)
図20に、この発明の窒化物半導体装置の第3実施形態としてのGaN系HFETの断面を示す。
(Third embodiment)
FIG. 20 shows a cross section of a GaN-based HFET as a third embodiment of the nitride semiconductor device of the present invention.

この第3実施形態は、ゲート電極19とAlGaNバリア層14との間にゲート絶縁膜61を設けた点だけが、前述の第1実施形態と異なる。この第3実施形態によれば、絶縁ゲート構造のGaN系HFETを実現できる。   The third embodiment is different from the first embodiment only in that a gate insulating film 61 is provided between the gate electrode 19 and the AlGaN barrier layer 14. According to the third embodiment, a GaN-based HFET having an insulated gate structure can be realized.

なお、上記ゲート絶縁膜61としては、一例として、SiN、SiO、Al、さらには、SiONやSiOなどが用いられる。 As the gate insulating film 61, for example, SiN, SiO 2 , Al 2 O 3 , SiON, SiO, or the like is used.

(第4の実施の形態)
図21に、この発明の窒化物半導体装置の第4実施形態としてのGaN系HFETの断面を示す。
(Fourth embodiment)
FIG. 21 shows a cross section of a GaN-based HFET as a fourth embodiment of the nitride semiconductor device of the present invention.

この第4実施形態は、前述の第1実施形態のゲート電極19に替えて、フィールドプレート部71Aを有するフィールドプレート構造のゲート電極71を備えた点、および、このゲート電極71とAlGaNバリア層14,絶縁膜22,23,24との間にゲート絶縁膜72を設けた点だけが、前述の第1実施形態と異なる。   The fourth embodiment includes a field plate structure gate electrode 71 having a field plate portion 71A in place of the gate electrode 19 of the first embodiment, and the gate electrode 71 and the AlGaN barrier layer 14. The only difference from the first embodiment is that a gate insulating film 72 is provided between the insulating films 22, 23, and 24.

なお、この第4実施形態において、ゲート電極71とドレイン電極18との間の第2の距離X2とは、図21に示すように、ゲート電極基部71Bとドレイン電極18との間の距離である。また、この第4実施形態において、ゲート電極71と第1のゲート絶縁膜21との間の第1の距離X1とは、図21に示すように、ゲート電極基部71Bと第1のゲート絶縁膜21との間の距離である。   In the fourth embodiment, the second distance X2 between the gate electrode 71 and the drain electrode 18 is a distance between the gate electrode base 71B and the drain electrode 18, as shown in FIG. . In the fourth embodiment, the first distance X1 between the gate electrode 71 and the first gate insulating film 21 is the same as the gate electrode base 71B and the first gate insulating film as shown in FIG. This is the distance between 21.

この第4実施形態によれば、上記ゲート電極71のフィールドプレート部71Aが上記絶縁膜22上でドレイン電極18とソース電極17に向かって延在している。このフィールドプレート構造のゲート電極71により、ゲート電極近傍での電界集中を緩和でき、リーク電流を抑制して耐圧を向上できる。   According to the fourth embodiment, the field plate portion 71 A of the gate electrode 71 extends toward the drain electrode 18 and the source electrode 17 on the insulating film 22. The field plate structure gate electrode 71 can alleviate electric field concentration in the vicinity of the gate electrode, suppress leakage current, and improve breakdown voltage.

また、上記ゲート絶縁膜72が、ゲート電極71とAlGaNバリア層14との間だけでなく、ゲート電極71と絶縁膜22および絶縁膜23,24との間にも形成されているので、ゲートリーク電流を低減できる。   Further, since the gate insulating film 72 is formed not only between the gate electrode 71 and the AlGaN barrier layer 14, but also between the gate electrode 71 and the insulating film 22 and the insulating films 23 and 24, gate leakage Current can be reduced.

なお、上記ゲート絶縁膜72としては、一例として、SiN、SiO、Al、さらには、SiONやSiOなどが用いられる。 As the gate insulating film 72, for example, SiN, SiO 2 , Al 2 O 3 , SiON, SiO, or the like is used.

(第5の実施の形態)
図22に、この発明の窒化物半導体装置の第5実施形態としてのGaN系HFETの断面を示す。
(Fifth embodiment)
FIG. 22 shows a cross section of a GaN-based HFET as a fifth embodiment of the nitride semiconductor device of the present invention.

この第5実施形態は、前述の第4実施形態の第2の絶縁膜22に替えて、第2の絶縁膜75および第3の絶縁膜76を備えた点が、前述の第4実施形態と異なる。   The fifth embodiment is different from the fourth embodiment in that the second insulating film 75 and the third insulating film 76 are provided instead of the second insulating film 22 of the fourth embodiment. Different.

この第5実施形態では、上記ゲート電極19と上記第1の絶縁膜21との間で上記AlGaNバリア層14上かつ上記第2の絶縁膜75下に形成された第3の絶縁膜76を備える。上記第2の絶縁膜75の組成は、前述の第2の絶縁膜22の組成と同様である。   The fifth embodiment includes a third insulating film 76 formed on the AlGaN barrier layer 14 and below the second insulating film 75 between the gate electrode 19 and the first insulating film 21. . The composition of the second insulating film 75 is the same as the composition of the second insulating film 22 described above.

一方、上記第3の絶縁膜76は、シリコン窒化膜であるが、シリコン組成比(Si/N)は、上記第1の絶縁膜22のシリコン組成比(Si/N)よりも小さく、上記第2の絶縁膜75のシリコン組成比(Si/N)よりも大きい。   On the other hand, although the third insulating film 76 is a silicon nitride film, the silicon composition ratio (Si / N) is smaller than the silicon composition ratio (Si / N) of the first insulating film 22, 2 is larger than the silicon composition ratio (Si / N) of the insulating film 75.

この第5実施形態によれば、シリコン組成比(Si/N)が第1の絶縁膜22のシリコン組成比(Si/N)と第2の絶縁膜75のシリコン組成比(Si/N)との間の値である第3の絶縁膜76によって、リーク電流の抑制と電流コラプスの抑制との間のバランスを図って、リーク電流の抑制と電流コラプスの抑制との両立を図れる。   According to the fifth embodiment, the silicon composition ratio (Si / N) is equal to the silicon composition ratio (Si / N) of the first insulating film 22 and the silicon composition ratio (Si / N) of the second insulating film 75. With the third insulating film 76 having a value between the values, a balance between suppression of leakage current and suppression of current collapse can be achieved, and both suppression of leakage current and suppression of current collapse can be achieved.

あるいは、第3の絶縁膜76として、SiO、Alを用いてもリーク電流の抑制と電流コラプスの抑制との間のバランスを図って、リーク電流の抑制と電流コラプスの抑制との両立を図れる。 Alternatively, even when SiO 2 or Al 2 O 3 is used as the third insulating film 76, a balance between suppression of leakage current and suppression of current collapse is achieved, and suppression of leakage current and suppression of current collapse are achieved. Achieving balance.

(第6の実施の形態)
図23に、この発明の窒化物半導体装置の第6実施形態としてのGaN系HFETの断面を示す。
(Sixth embodiment)
FIG. 23 shows a cross section of a GaN-based HFET as a sixth embodiment of the nitride semiconductor device of the present invention.

この第6実施形態は、次の(1),(2)の点が、前述の第1実施形態と異なる。   The sixth embodiment is different from the first embodiment in the following points (1) and (2).

(1) 上記ゲート電極19とAlGaNバリア層14との間にメサ形状のp型AlGaN層81を設けた点。     (1) A mesa-shaped p-type AlGaN layer 81 is provided between the gate electrode 19 and the AlGaN barrier layer 14.

(2) 上記ソース電極17とゲート電極19との間の絶縁膜23,24に替えて、第2の絶縁膜22と同様の組成の絶縁膜52を設けた点。     (2) An insulating film 52 having the same composition as that of the second insulating film 22 is provided in place of the insulating films 23 and 24 between the source electrode 17 and the gate electrode 19.

この第6実施形態によれば、上記ゲート電極19下に上記メサ形状のp型AlGaN層81を設けた構成により、ノーマリオフを実現できる。   According to the sixth embodiment, normally-off can be realized by the configuration in which the mesa-shaped p-type AlGaN layer 81 is provided under the gate electrode 19.

また、上記ソース電極17とゲート電極19との間の絶縁膜52を、第2の絶縁膜22と同様の絶縁膜としたことで、リーク電流の抑制を図れる。   Further, since the insulating film 52 between the source electrode 17 and the gate electrode 19 is an insulating film similar to the second insulating film 22, leakage current can be suppressed.

なお、メサ形状のp型AlGaN層81に替えて、メサ形状のInGaN層としてもよく、厚さを調整したGaN層としてもよい。   Instead of the mesa-shaped p-type AlGaN layer 81, a mesa-shaped InGaN layer or a GaN layer with an adjusted thickness may be used.

(第7の実施の形態)
図24に、この発明の窒化物半導体装置の第7実施形態としてのGaN系HFETの断面を示す。
(Seventh embodiment)
FIG. 24 shows a cross section of a GaN-based HFET as a seventh embodiment of the nitride semiconductor device of the present invention.

この第7実施形態は、前述の第4実施形態における第1の絶縁膜21に替えて、ドレイン電極18との間に距離X3を隔てた第1の絶縁膜85を備えた点と、第2の絶縁膜22に替えて第2の絶縁膜86を備えた点とが、前述の第4実施形態と異なる。   In the seventh embodiment, instead of the first insulating film 21 in the above-described fourth embodiment, a first insulating film 85 having a distance X3 from the drain electrode 18 is provided. The second embodiment differs from the fourth embodiment in that a second insulating film 86 is provided in place of the insulating film 22.

上記第1,第2の絶縁膜85,86は、材質に関して上記第1,第2の絶縁膜21,22と同様である。   The first and second insulating films 85 and 86 are the same as the first and second insulating films 21 and 22 in terms of materials.

また、上記第1の絶縁膜85とゲート電極71との間の第1の距離X1は、前述の第1実施形態と同様であり、ゲート電極71とドレイン電極18との間の第2の距離X2の60%以上かつ90%以下とした。   The first distance X1 between the first insulating film 85 and the gate electrode 71 is the same as that in the first embodiment described above, and the second distance between the gate electrode 71 and the drain electrode 18 is the same. 60% or more and 90% or less of X2.

また、上記第1の絶縁膜85と上記ドレイン電極18との間の距離X3は、上記第2の距離X2の数%程度(例えば3%)の距離である。そして、上記第1の絶縁膜85とドレイン電極18との間には、第2の絶縁膜86が延在している。   Further, the distance X3 between the first insulating film 85 and the drain electrode 18 is about several percent (for example, 3%) of the second distance X2. A second insulating film 86 extends between the first insulating film 85 and the drain electrode 18.

この第7実施形態のように、第1の絶縁膜85がドレイン電極18に接していない場合には、素子破壊電圧が800Vから900Vに増加した。素子破壊が発生する高電圧時には、ドレイン電極18に接する部分で高い電界が生じており、第1の絶縁膜85が破壊されることを防止し、リーク電流を低減しながら、コラプス値を抑制することが可能である。   When the first insulating film 85 is not in contact with the drain electrode 18 as in the seventh embodiment, the element breakdown voltage is increased from 800V to 900V. At the time of a high voltage at which element breakdown occurs, a high electric field is generated at a portion in contact with the drain electrode 18 to prevent the first insulating film 85 from being destroyed and to suppress the collapse value while reducing the leakage current. It is possible.

尚、上記第1〜第7実施形態では、第2の絶縁膜22を、シリコン組成比が0.75以上、かつ、1.0以下のシリコン窒化膜としたが、第1の絶縁膜21よりもシリコン組成比の小さいSiON膜やSiO膜としてもよい。 In the first to seventh embodiments, the second insulating film 22 is a silicon nitride film having a silicon composition ratio of 0.75 or more and 1.0 or less, but from the first insulating film 21. Alternatively, a SiON film or a SiO 2 film having a small silicon composition ratio may be used.

また、上記第1〜第7実施形態では、Si基板を用いた窒化物半導体装置について説明したが、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、基板と窒化物半導体層との間にバッファ層を形成してもよいし、窒化物半導体積層体15のAlGaNバリア層14とGaNチャネル層13との間に層厚1nm程度のAlNヘテロ特性改善層を形成してもよい。   In the first to seventh embodiments, the nitride semiconductor device using the Si substrate has been described. However, the present invention is not limited to the Si substrate, and a sapphire substrate or a SiC substrate may be used, and the sapphire substrate or the SiC substrate may be used. A nitride semiconductor layer may be grown, or a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor, such as growing an AlGaN layer on a GaN substrate. In addition, a buffer layer may be formed between the substrate and the nitride semiconductor layer, or an AlN hetero characteristic having a layer thickness of about 1 nm between the AlGaN barrier layer 14 and the GaN channel layer 13 of the nitride semiconductor stacked body 15. An improvement layer may be formed.

この発明の窒化物半導体装置の窒化物半導体は、AlxInyGa1−x−yN(x≦0、y≦0、0≦x+y≦1)で表されるものであればよい。 The nitride semiconductor of the nitride semiconductor device according to the present invention may be any material as long as it is represented by Al x In y Ga 1-xy N (x ≦ 0, y ≦ 0, 0 ≦ x + y ≦ 1).

この発明および実施形態を纏めると、次のようになる。   The present invention and the embodiment are summarized as follows.

この発明の窒化物半導体装置は、
ヘテロ界面を有する窒化物半導体積層体15と、
上記窒化物半導体積層体15上または上記窒化物半導体積層体15内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極17およびドレイン電極18と、
上記ソース電極17と上記ドレイン電極18との間で上記窒化物半導体積層体15上に形成されているゲート電極19,71と、
上記ゲート電極19,71と上記ドレイン電極18との間で上記窒化物半導体積層体15上に形成されていると共に上記ゲート電極19,71に対して上記窒化物半導体積層体15の表面に沿って第1の距離X1だけ離隔した第1の絶縁膜21,85と、
上記ゲート電極19,71と上記ドレイン電極18との間で上記第1の絶縁膜21,85上および上記窒化物半導体積層体15上に形成されている第2の絶縁膜22,75,86と
を備え、
上記第1の距離X1は、上記ゲート電極19,71と上記ドレイン電極18との間の第2の距離X2の60%以上かつ90%以下である
ことを特徴としている。
The nitride semiconductor device of the present invention is
A nitride semiconductor multilayer body 15 having a hetero interface;
A source electrode 17 and a drain electrode 18 formed at least partially on the nitride semiconductor multilayer body 15 or in the nitride semiconductor multilayer body 15 and spaced apart from each other;
Gate electrodes 19 and 71 formed on the nitride semiconductor laminate 15 between the source electrode 17 and the drain electrode 18;
It is formed on the nitride semiconductor multilayer body 15 between the gate electrodes 19 and 71 and the drain electrode 18 and along the surface of the nitride semiconductor multilayer body 15 with respect to the gate electrodes 19 and 71. First insulating films 21 and 85 separated by a first distance X1,
Second insulating films 22, 75, 86 formed on the first insulating films 21, 85 and on the nitride semiconductor multilayer body 15 between the gate electrodes 19, 71 and the drain electrode 18; With
The first distance X1 is 60% or more and 90% or less of the second distance X2 between the gate electrodes 19 and 71 and the drain electrode 18.

この発明の窒化物半導体装置によれば、上記ゲート電極19,71と上記ドレイン電極18との間で上記窒化物半導体積層体15上に形成されている上記第1の絶縁膜21,85は、上記ゲート電極19,71に対して上記窒化物半導体積層体15の表面に沿って、上記ゲート電極19,71と上記ドレイン電極18との間の第2の距離X2の60%以上かつ90%以下である第1の距離X1だけ離隔している。これにより、この発明によれば、電流コラプスを抑制できると共に、リーク電流も十分に低減できる。   According to the nitride semiconductor device of the present invention, the first insulating films 21 and 85 formed on the nitride semiconductor stacked body 15 between the gate electrodes 19 and 71 and the drain electrode 18 include: 60% or more and 90% or less of the second distance X2 between the gate electrodes 19 and 71 and the drain electrode 18 along the surface of the nitride semiconductor multilayer body 15 with respect to the gate electrodes 19 and 71. Are separated by a first distance X1. Thus, according to the present invention, current collapse can be suppressed and leakage current can be sufficiently reduced.

一実施形態では、上記第2の絶縁膜86は、上記ドレイン電極18と上記第1の絶縁膜85との間で上記窒化物半導体積層体15上に形成されている。   In one embodiment, the second insulating film 86 is formed on the nitride semiconductor stacked body 15 between the drain electrode 18 and the first insulating film 85.

この実施形態によれば、素子破壊電圧を高くすることができる。   According to this embodiment, the element breakdown voltage can be increased.

また、一実施形態では、上記第1の絶縁膜21,85は、窒素に対するシリコンの組成比が、0.9以上かつ3.0以下である。   In one embodiment, the first insulating films 21 and 85 have a composition ratio of silicon to nitrogen of 0.9 or more and 3.0 or less.

この実施形態によれば、窒素に対するシリコンの組成比が0.9以上かつ3.0以下である第1の絶縁膜21,85によって、リーク電流を抑制しつつ電流コラプスを抑制できる。   According to this embodiment, current collapse can be suppressed while suppressing leakage current by the first insulating films 21 and 85 having a composition ratio of silicon to nitrogen of 0.9 or more and 3.0 or less.

また、一実施形態では、上記第1の絶縁膜21,85は、窒素に対するシリコンの組成比が、1.15以上かつ3.0以下である。   In one embodiment, the first insulating films 21 and 85 have a composition ratio of silicon to nitrogen of 1.15 or more and 3.0 or less.

この実施形態によれば、窒素に対するシリコンの組成比が、1.15以上かつ3.0以下である第1の絶縁膜21,85によって、リーク電流を抑制しつつ電流コラプスをより抑制できる。   According to this embodiment, the current insulation can be further suppressed while the leakage current is suppressed by the first insulating films 21 and 85 in which the composition ratio of silicon to nitrogen is 1.15 or more and 3.0 or less.

また、一実施形態では、上記第1の絶縁膜21,85は、窒素に対するアルミの組成比が、0.8以上かつ1.0以下である。   In one embodiment, the first insulating films 21 and 85 have a composition ratio of aluminum to nitrogen of 0.8 or more and 1.0 or less.

この実施形態よれば、窒素に対するアルミの組成比が、0.8以上かつ1.0以下である第1の絶縁膜21,85によって、リーク電流を抑制しつつ電流コラプスを抑制できる。   According to this embodiment, the current insulation can be suppressed while the leakage current is suppressed by the first insulating films 21 and 85 whose composition ratio of aluminum to nitrogen is 0.8 or more and 1.0 or less.

また、一実施形態では、上記第1の絶縁膜21,85は、酸化アルミニウムである。   In one embodiment, the first insulating films 21 and 85 are aluminum oxide.

この実施形態によれば、酸化アルミニウムである第1の絶縁膜21,85によって、リーク電流を抑制しつつ電流コラプスを抑制できる。   According to this embodiment, the current insulation can be suppressed while the leakage current is suppressed by the first insulating films 21 and 85 made of aluminum oxide.

また、一実施形態では、上記第2の絶縁膜22,75,86は、
窒素に対するシリコンの組成比が0.75以上かつ1.0以下のシリコン窒化膜である。
In one embodiment, the second insulating films 22, 75, 86 are
The silicon nitride film has a composition ratio of silicon to nitrogen of 0.75 or more and 1.0 or less.

この実施形態によれば、上記第2の絶縁膜22,75,86によって、リーク電流を低減できる。   According to this embodiment, the leakage current can be reduced by the second insulating films 22, 75 and 86.

また、一実施形態では、上記第2の絶縁膜22,75,86は、酸化シリコンである。   In one embodiment, the second insulating films 22, 75, 86 are silicon oxide.

この実施形態によれば、上記第2の絶縁膜22,75,86によって、リーク電流を低減できる。   According to this embodiment, the leakage current can be reduced by the second insulating films 22, 75 and 86.

また、一実施形態では、上記第2の絶縁膜22,75,86は、酸化アルミニウムである。ただし、第1の絶縁膜21,85が酸化アルミニウムでない場合に限る。   In one embodiment, the second insulating films 22, 75, 86 are aluminum oxide. However, this is limited to the case where the first insulating films 21 and 85 are not aluminum oxide.

この実施形態によれば、上記第2の絶縁膜22,75,86によって、リーク電流を低減できる。   According to this embodiment, the leakage current can be reduced by the second insulating films 22, 75 and 86.

また、一実施形態では、上記第2の絶縁膜22,75,86は、窒化アルミニウムである。ただし、第1の絶縁膜21,85が窒化アルミニウムでない場合に限る。   In one embodiment, the second insulating films 22, 75, 86 are aluminum nitride. However, this is limited to the case where the first insulating films 21 and 85 are not aluminum nitride.

この実施形態によれば、上記第2の絶縁膜22,75,86によって、リーク電流を低減できる。   According to this embodiment, the leakage current can be reduced by the second insulating films 22, 75 and 86.

また、一実施形態では、上記第2の絶縁膜22,75,86は、上記ドレイン電極18と上記第1の絶縁膜21,85との間で上記窒化物半導体積層体15上に形成されている。   In one embodiment, the second insulating films 22, 75, 86 are formed on the nitride semiconductor multilayer body 15 between the drain electrode 18 and the first insulating films 21, 85. Yes.

この実施形態によれば、素子破壊電圧を高くすることができる。   According to this embodiment, the element breakdown voltage can be increased.

また、一実施形態では、上記ゲート電極71と上記第1の絶縁膜21との間で上記窒化物半導体積層体15上かつ上記第2の絶縁膜75下に形成された第3の絶縁膜76を備え、
上記第3の絶縁膜76は酸化シリコンからなる。
In one embodiment, the third insulating film 76 formed on the nitride semiconductor stacked body 15 and below the second insulating film 75 between the gate electrode 71 and the first insulating film 21. With
The third insulating film 76 is made of silicon oxide.

また、一実施形態では、上記ゲート電極71と上記第1の絶縁膜21との間で上記窒化物半導体積層体15上かつ上記第2の絶縁膜75下に形成された第3の絶縁膜76を備え、
上記第3の絶縁膜76は窒化シリコンからなり、その窒化シリコンのシリコン組成比は、上記第1の絶縁膜21のシリコン組成比よりも小さく、上記第2の絶縁膜75のシリコン組成比よりも大きい。
In one embodiment, the third insulating film 76 formed on the nitride semiconductor stacked body 15 and below the second insulating film 75 between the gate electrode 71 and the first insulating film 21. With
The third insulating film 76 is made of silicon nitride, and the silicon composition ratio of the silicon nitride is smaller than the silicon composition ratio of the first insulating film 21 and the silicon composition ratio of the second insulating film 75. large.

また、一実施形態では、上記ゲート電極71と上記第1の絶縁膜21との間で上記窒化物半導体積層体15上かつ上記第2の絶縁膜75下に形成された第3の絶縁膜76を備え、
上記第3の絶縁膜76は酸化アルミニウムからなる。
In one embodiment, the third insulating film 76 formed on the nitride semiconductor stacked body 15 and below the second insulating film 75 between the gate electrode 71 and the first insulating film 21. With
The third insulating film 76 is made of aluminum oxide.

また、一実施形態では、上記ゲート電極71と上記第1の絶縁膜21との間で上記窒化物半導体積層体15上かつ上記第2の絶縁膜75下に形成された第3の絶縁膜76を備え、
上記第3の絶縁膜76は窒化アルミニウムからなる。
In one embodiment, the third insulating film 76 formed on the nitride semiconductor stacked body 15 and below the second insulating film 75 between the gate electrode 71 and the first insulating film 21. With
The third insulating film 76 is made of aluminum nitride.

この実施形態によれば、第3の絶縁膜76によって、リーク電流の抑制と電流コラプスの抑制との間のバランスを図って、リーク電流の抑制と電流コラプスの抑制との両立を図れる。   According to this embodiment, the third insulating film 76 can achieve a balance between the suppression of the leakage current and the suppression of the current collapse, thereby achieving both the suppression of the leakage current and the suppression of the current collapse.

この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。   Although specific embodiments of the present invention have been described, the present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the present invention.

11 Si基板
13 アンドープAlGaNチャネル層
14 アンドープGaNバリア層
15 窒化物半導体積層体
15A,15B 凹部
16 2次元電子ガス層
17 ソース電極
18 ドレイン電極
19,71 ゲート電極
21,85,121A,121B 第1の絶縁膜
22,75,86,122,125 第2の絶縁膜
23,24,52 絶縁膜
31,35 シリコン窒化膜
33,36,40,41,45 フォトレジスト層
38 積層金属膜
43 金属膜
51 GaN系バッファ層
61,72 ゲート絶縁膜
71A フィールドプレート部
71B 基部
76 第3の絶縁膜
81 メサ形状のp型AlGaN層
11 Si substrate 13 Undoped AlGaN channel layer 14 Undoped GaN barrier layer 15 Nitride semiconductor laminate 15A, 15B Recess 16 Two-dimensional electron gas layer 17 Source electrode 18 Drain electrode 19, 71 Gate electrode 21, 85, 121A, 121B First Insulating films 22, 75, 86, 122, 125 Second insulating films 23, 24, 52 Insulating films 31, 35 Silicon nitride films 33, 36, 40, 41, 45 Photoresist layer 38 Multilayer metal film 43 Metal film 51 GaN System buffer layers 61, 72 Gate insulating film 71A Field plate portion 71B Base portion 76 Third insulating film 81 Mesa-shaped p-type AlGaN layer

Claims (2)

ヘテロ界面を有する窒化物半導体積層体と、
上記窒化物半導体積層体上または上記窒化物半導体積層体内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体積層体上に形成されているゲート電極と、
上記ゲート電極と上記ドレイン電極との間で上記窒化物半導体積層体上に形成されていると共に上記ゲート電極に対して上記窒化物半導体積層体の表面に沿って第1の距離だけ離隔した第1の絶縁膜と、
上記ゲート電極と上記ドレイン電極との間で上記第1の絶縁膜上および上記窒化物半導体積層体上に形成されている第2の絶縁膜と
を備え、
上記第1の距離は、上記ゲート電極と上記ドレイン電極との間の第2の距離の60%以上かつ90%以下である
ことを特徴とする窒化物半導体装置。
A nitride semiconductor laminate having a heterointerface;
A source electrode and a drain electrode that are formed at least partially on the nitride semiconductor multilayer body or in the nitride semiconductor multilayer body and spaced apart from each other;
A gate electrode formed on the nitride semiconductor multilayer body between the source electrode and the drain electrode;
A first electrode formed on the nitride semiconductor multilayer body between the gate electrode and the drain electrode and spaced apart from the gate electrode by a first distance along a surface of the nitride semiconductor multilayer body; An insulating film of
A second insulating film formed on the first insulating film and on the nitride semiconductor multilayer body between the gate electrode and the drain electrode;
The nitride semiconductor device, wherein the first distance is 60% or more and 90% or less of a second distance between the gate electrode and the drain electrode.
請求項1に記載の窒化物半導体装置において、
上記第2の絶縁膜は、上記ドレイン電極と上記第1の絶縁膜との間で上記窒化物半導体積層体上に形成されていることを特徴とする窒化物半導体装置。
The nitride semiconductor device according to claim 1,
The nitride semiconductor device, wherein the second insulating film is formed on the nitride semiconductor multilayer body between the drain electrode and the first insulating film.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016054250A (en) * 2014-09-04 2016-04-14 豊田合成株式会社 Semiconductor device and manufacturing method thereof
JP2016131205A (en) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 Semiconductor device
KR20170089390A (en) * 2016-01-25 2017-08-03 한국전자통신연구원 Semiconductor device and method of fabricating the same
JP2018113286A (en) * 2017-01-06 2018-07-19 住友電工デバイス・イノベーション株式会社 Semiconductor device
JP2019087631A (en) * 2017-11-07 2019-06-06 富士通株式会社 Semiconductor device, power supply device, high-frequency amplifier, and method for manufacturing semiconductor device
JP6765578B1 (en) * 2019-08-06 2020-10-07 三菱電機株式会社 Semiconductor devices and their manufacturing methods
JP2021089977A (en) * 2019-12-04 2021-06-10 富士通株式会社 Semiconductor device, manufacturing method thereof, and amplifier
JP7023438B1 (en) * 2021-06-14 2022-02-21 三菱電機株式会社 Semiconductor devices and methods for manufacturing semiconductor devices
JP2022145319A (en) * 2021-03-19 2022-10-04 株式会社東芝 Semiconductor device
CN117855268A (en) * 2024-03-08 2024-04-09 英诺赛科(珠海)科技有限公司 Semiconductor device and preparation method thereof
JP7520778B2 (en) 2021-01-20 2024-07-23 株式会社東芝 Semiconductor device and its manufacturing method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016054250A (en) * 2014-09-04 2016-04-14 豊田合成株式会社 Semiconductor device and manufacturing method thereof
JP2016131205A (en) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 Semiconductor device
KR20170089390A (en) * 2016-01-25 2017-08-03 한국전자통신연구원 Semiconductor device and method of fabricating the same
KR102332330B1 (en) * 2016-01-25 2021-11-30 한국전자통신연구원 Semiconductor device and method of fabricating the same
JP2018113286A (en) * 2017-01-06 2018-07-19 住友電工デバイス・イノベーション株式会社 Semiconductor device
JP2019087631A (en) * 2017-11-07 2019-06-06 富士通株式会社 Semiconductor device, power supply device, high-frequency amplifier, and method for manufacturing semiconductor device
WO2021024502A1 (en) * 2019-08-06 2021-02-11 三菱電機株式会社 Semiconductor device and manufacturing method therefor
JP6765578B1 (en) * 2019-08-06 2020-10-07 三菱電機株式会社 Semiconductor devices and their manufacturing methods
JP2021089977A (en) * 2019-12-04 2021-06-10 富士通株式会社 Semiconductor device, manufacturing method thereof, and amplifier
JP7520778B2 (en) 2021-01-20 2024-07-23 株式会社東芝 Semiconductor device and its manufacturing method
JP2022145319A (en) * 2021-03-19 2022-10-04 株式会社東芝 Semiconductor device
US12027614B2 (en) 2021-03-19 2024-07-02 Kabushiki Kaisha Toshiba Semiconductor device
JP7023438B1 (en) * 2021-06-14 2022-02-21 三菱電機株式会社 Semiconductor devices and methods for manufacturing semiconductor devices
CN117855268A (en) * 2024-03-08 2024-04-09 英诺赛科(珠海)科技有限公司 Semiconductor device and preparation method thereof
CN117855268B (en) * 2024-03-08 2024-05-31 英诺赛科(珠海)科技有限公司 Semiconductor device and preparation method thereof

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