KR102332330B1 - Semiconductor device and method of fabricating the same - Google Patents

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KR102332330B1
KR102332330B1 KR1020160101508A KR20160101508A KR102332330B1 KR 102332330 B1 KR102332330 B1 KR 102332330B1 KR 1020160101508 A KR1020160101508 A KR 1020160101508A KR 20160101508 A KR20160101508 A KR 20160101508A KR 102332330 B1 KR102332330 B1 KR 102332330B1
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나제호
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전치훈
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곽명준
박영락
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장현규
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Abstract

반도체 소자는 기판, 기판 상의 제1 반도체층 및 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체, 반도체 구조체 상에 제공되는 제1 패시베이션 패턴, 및 반도체 구조체 상에 제공되고, 제1 패시베이션 패턴으로부터 이격되는 제1 및 제2 도전 패턴들을 포함한다.The semiconductor device includes a substrate, a semiconductor structure including a first semiconductor layer on the substrate and a second semiconductor layer on the first semiconductor layer, a first passivation pattern provided on the semiconductor structure, and a first passivation pattern provided on the semiconductor structure It includes first and second conductive patterns spaced apart from each other.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}Semiconductor device and its manufacturing method

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 상세하게는 전기적인 특성이 개선된 반도체 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device with improved electrical characteristics and a method for manufacturing the same.

반도체 소자는 전류가 기판과 수직하게 흐르는 수직형 소자 (vertical device)와 전류가 기판과 평행하게 흐르는 수평형 소자 (lateral device)로 크게 2가지 유형으로 나뉜다. 수평형 반도체 소자 제작에 사용되는 대표적인 물질은 III-V 화합물로 GaAs, GaN, AlN, InP, InGaAs, AlGaN 등이 있다. 특히 AlGaN/GaN 기반 전력반도체 소자는 AlGaN/GaN 사이에 자연적으로 형성되는 이차원 전자가스 (Two-Dimensional Electron Gas, 2DEG), 높은 전계 강도와 높은 전자 이동도를 가지기 때문에 차세대 전력소자로 주목을 받고 있다.A semiconductor device is largely divided into two types: a vertical device in which current flows perpendicular to the substrate and a lateral device in which current flows in parallel to the substrate. A typical material used for manufacturing a horizontal semiconductor device is a III-V compound and includes GaAs, GaN, AlN, InP, InGaAs, AlGaN, and the like. In particular, AlGaN/GaN-based power semiconductor devices are attracting attention as next-generation power devices because they have two-dimensional electron gas (2DEG) naturally formed between AlGaN/GaN, high electric field strength, and high electron mobility.

본 발명이 해결하고자 하는 일 과제는 역방향 특성이 개선된 반도체 소자를 제공하는 것에 있다. One problem to be solved by the present invention is to provide a semiconductor device having improved reverse characteristics.

다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.However, the problem to be solved by the present invention is not limited to the above disclosure.

상기 과제를 해결하기 위한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체; 상기 반도체 구조체 상에 제공되는 제1 패시베이션 패턴; 및 상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 및 제2 도전 패턴들을 포함할 수 있다. A semiconductor device according to an embodiment of the technical idea of the present invention for solving the above problems is a semiconductor structure including a substrate, a first semiconductor layer on the substrate and a second semiconductor layer on the first semiconductor layer; a first passivation pattern provided on the semiconductor structure; and first and second conductive patterns provided on the semiconductor structure and spaced apart from the first passivation pattern.

예시적인 실시예들에서, 상기 제1 패시베이션 패턴 상에 제공되는 제2 패시베이션 패턴을 더 포함하되, 상기 제2 패시베이션 패턴은 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제1 공극이 정의될 수 있다. In example embodiments, further comprising a second passivation pattern provided on the first passivation pattern, wherein the second passivation pattern is spaced apart from the first passivation pattern between the first and second conductive patterns , a first void may be defined between the first passivation pattern and the second passivation pattern between the first and second conductive patterns.

예시적인 실시예들에서, 상기 제1 및 제2 패시베이션 패턴들은 상기 제1 공극에 의해 노출되고, 상기 제1 공극에 의해 노출된 상기 제1 및 제2 패시베이션 패턴들은 서로 이격될 수 있다. In example embodiments, the first and second passivation patterns may be exposed by the first gap, and the first and second passivation patterns exposed by the first gap may be spaced apart from each other.

예시적인 실시예들에서, 상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면을 덮을 수 있다.In example embodiments, the second passivation pattern may cover a side surface of the first conductive pattern and a side surface of the second conductive pattern facing each other.

예시적인 실시예들에서, 상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면의 각각에 바로 인접한 상기 반도체 구조체의 상부면을 덮을 수 있다. In example embodiments, the second passivation pattern may cover an upper surface of the semiconductor structure immediately adjacent to each of a side surface of the first conductive pattern and a side surface of the second conductive pattern facing each other.

예시적인 실시예들에서, 상기 제1 및 제2 도전 패턴들 사이의 상기 반도체 구조체의 상부면의 적어도 일부가 상기 제1 공극에 의해 노출될 수 있다. In example embodiments, at least a portion of an upper surface of the semiconductor structure between the first and second conductive patterns may be exposed by the first gap.

예시적인 실시예들에서, 상기 제2 패시베이션 패턴을 관통하여, 상기 반도체 구조체에 접하는 갭필 패턴을 더 포함할 수 있다.In example embodiments, a gap-fill pattern penetrating through the second passivation pattern and in contact with the semiconductor structure may be further included.

예시적인 실시예들에서, 상기 갭필 패턴의 하부는 상기 제1 공극에 의해 노출될 수 있다. In example embodiments, a lower portion of the gap-fill pattern may be exposed by the first void.

예시적인 실시예들에서, 상기 갭필 패턴의 하부는 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴의 단부에 접할 수 있다.In example embodiments, a lower portion of the gap-fill pattern may be in contact with an end of the first passivation pattern between the first and second conductive patterns.

예시적인 실시예들에서, 상기 갭필 패턴은 상기 제1 및 제2 도전 패턴들 사이의 영역으로부터 상기 제1 및 제2 도전 패턴들의 연장 방향에 따라 이격될 수 있다. In example embodiments, the gap-fill pattern may be spaced apart from a region between the first and second conductive patterns in an extending direction of the first and second conductive patterns.

예시적인 실시예들에서, 상기 제2 도전 패턴을 사이에 두고 상기 제1 도전 패턴과 이격되는 제3 도전 패턴을 더 포함하되, 상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의되고, 상기 제1 및 제3 도전 패턴들은 서로 전기적으로 연결될 수 있다. In example embodiments, further comprising a third conductive pattern spaced apart from the first conductive pattern with the second conductive pattern interposed therebetween, wherein the third conductive pattern is spaced apart from the first passivation pattern, and A second passivation pattern is spaced apart from the first passivation pattern between the second and third conductive patterns, and a second passivation pattern is disposed between the first passivation pattern and the second passivation pattern between the second and third conductive patterns. A gap may be defined, and the first and third conductive patterns may be electrically connected to each other.

예시적인 실시예들에서, 상기 제2 도전 패턴과 상기 반도체 구조체 사이에 개재되는 게이트 절연 패턴; 및 상기 제2 도전 패턴을 기준으로 상기 제1 도전 패턴의 반대편에 배치되는 제3 도전 패턴을 더 포함하되, 상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의될 수 있다. In example embodiments, a gate insulating pattern interposed between the second conductive pattern and the semiconductor structure; and a third conductive pattern disposed opposite the first conductive pattern with respect to the second conductive pattern, wherein the third conductive pattern is spaced apart from the first passivation pattern, and the second passivation pattern is A second void may be spaced apart from the first passivation pattern between the second and third conductive patterns, and a second void may be defined between the first passivation pattern and the second passivation pattern between the second and third conductive patterns. .

예시적인 실시예들에서, 상기 제1 도전 패턴은 상기 반도체 구조체에 오믹 접촉하는 금속을 포함하고, 상기 제2 도전 패턴은 상기 반도체 구조체에 쇼트키 접합되는 금속을 포함할 수 있다. In example embodiments, the first conductive pattern may include a metal in ohmic contact with the semiconductor structure, and the second conductive pattern may include a metal that is Schottky bonded to the semiconductor structure.

예시적인 실시예들에서, 상기 제1 반도체 층은 상기 제1 및 제2 반도체층들의 경계면에 인접한 영역에 이차원 전자가스층(2-DEG, 2-dimensional electron gas)을 포함할 수 있다. In example embodiments, the first semiconductor layer may include a two-dimensional electron gas (2-DEG) layer in a region adjacent to an interface between the first and second semiconductor layers.

예시적인 실시예들에서, 상기 제1 반도체 층은 GaN층을 포함하고, 상기 제2 반도체 층은 AlGaN층을 포함할 수 있다.In example embodiments, the first semiconductor layer may include a GaN layer, and the second semiconductor layer may include an AlGaN layer.

예시적인 실시예들에서, 상기 반도체 구조체는 상기 제2 반도체층 상의 캡핑층을 더 포함할 수 있다.In example embodiments, the semiconductor structure may further include a capping layer on the second semiconductor layer.

상기 과제를 해결하기 위한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법은 기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체를 제공하는 것; 상기 반도체 구조체 상에 제1 패시베이션 패턴을 형성하는 것; 상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 도전 패턴 및 제2 도전 패턴을 형성하는 것; 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴을 덮는 희생 패턴을 형성하는 것; 상기 제1 패시베이션 패턴, 상기 희생 패턴, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 덮는 제2 패시베이션 패턴을 형성하는 것; 및 상기 희생 패턴을 제거하여 상기 제2 패시베이션 패턴의 하부에 공극을 형성하는 것을 포함할 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the technical idea of the present invention for solving the above problems provides a semiconductor structure including a substrate, a first semiconductor layer on the substrate, and a second semiconductor layer on the first semiconductor layer to do; forming a first passivation pattern on the semiconductor structure; forming a first conductive pattern and a second conductive pattern provided on the semiconductor structure and spaced apart from the first passivation pattern; forming a sacrificial pattern covering the first passivation pattern between the first and second conductive patterns; forming a second passivation pattern covering the first passivation pattern, the sacrificial pattern, the first conductive pattern, and the second conductive pattern; and removing the sacrificial pattern to form a void under the second passivation pattern.

예시적인 실시예들에서, 상기 희생 패턴을 제거하는 것은: 상기 제2 패시베이션 패턴의 일부를 식각하여, 상기 희생 패턴을 노출시키는 홀을 형성하는 것; 및 상기 홀을 통해 상기 희생 패턴을 식각하는 식각액을 제공하여, 상기 희생 패턴을 제거하는 것을 포함할 수 있다. In example embodiments, removing the sacrificial pattern may include: etching a portion of the second passivation pattern to form a hole exposing the sacrificial pattern; and providing an etchant for etching the sacrificial pattern through the hole to remove the sacrificial pattern.

예시적인 실시예들에서, 상기 홀을 형성하는 것은 상기 희생 패턴의 양 단부들을 노출시키는 한 쌍의 홀들을 형성하는 것을 포함할 수 있다.In example embodiments, forming the hole may include forming a pair of holes exposing both ends of the sacrificial pattern.

예시적인 실시예들에서, 상기 희생 패턴을 제거한 후, 상기 홀을 채우는 갭필 패턴을 형성하는 것을 더 포함하되, 상기 갭필 패턴의 물질은 상기 제1 및 제2 패시베이션 패턴들의 물질과 다를 수 있다.In example embodiments, the method may further include forming a gap-fill pattern filling the hole after removing the sacrificial pattern, wherein a material of the gap-fill pattern may be different from that of the first and second passivation patterns.

본 발명의 개념에 따르면, 반도체 구조체 상의 제1 패시베이션 패턴이 제1 내지 제3 도전 패턴들로부터 이격될 수 있다. 이에 따라, 반도체 구조체와 제1 패시베이션 패턴 사이에서 흐르는 누설 전류가 최소화되어, 성능이 개선된 반도체 소자를 얻을 수 있다. According to the concept of the present invention, the first passivation pattern on the semiconductor structure may be spaced apart from the first to third conductive patterns. Accordingly, a leakage current flowing between the semiconductor structure and the first passivation pattern is minimized, and thus a semiconductor device with improved performance may be obtained.

다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.However, the effect of the present invention is not limited to the above disclosure.

도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2 및 도 3은 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 4는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다.
도 5, 7, 9, 및 12는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 8, 10, 13 및 15는 도 5, 7, 9 및 12의 Ⅰ-Ⅰ'선에 따른 단면도들이다.
도 11, 14 및 16은 도 9 및 12의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 평면도이다.
도 17은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다.
도 18은 도 17의 Ⅰ-Ⅰ'선에 따른 단면도이다. 1 is a plan view of a semiconductor device according to an exemplary embodiment of the inventive concept.
2 and 3 are cross-sectional views taken along lines I-I' and II-II' of FIG. 1 .
4 is a plan view of a semiconductor device according to exemplary embodiments of the inventive concept.
5, 7, 9, and 12 are plan views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments of the inventive concept.
6, 8, 10, 13 and 15 are cross-sectional views taken along line I-I' of FIGS. 5, 7, 9 and 12 .
11, 14 and 16 are cross-sectional views taken along line II-II' of FIGS. 9 and 12 .
16 is a plan view of a semiconductor device according to exemplary embodiments of the present invention.
17 is a plan view of a semiconductor device according to exemplary embodiments of the inventive concept.
18 is a cross-sectional view taken along line I-I' of FIG. 17 .

본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the configuration and effects of the technical idea of the present invention, preferred embodiments of the technical idea of the present invention will be described with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to the embodiments disclosed below, and may be implemented in various forms and various changes may be made. However, it is provided so that the disclosure of the technical idea of the present invention is complete through the description of the present embodiments, and to fully inform the scope of the invention to those of ordinary skill in the art to which the present invention pertains.

명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 평면도 및 단면도들을 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Parts indicated with like reference numerals throughout the specification indicate like elements. Embodiments described in this specification will be described with reference to plan views and cross-sectional views that are ideal illustrations of the technical idea of the present invention. In the drawings, the thickness of the regions is exaggerated for effective description of technical content. Accordingly, the regions illustrated in the drawings have a schematic nature, and the shapes of the regions illustrated in the drawings are intended to illustrate specific shapes of regions of the device and not to limit the scope of the invention. In various embodiments of the present specification, various terms are used to describe various elements, but these elements should not be limited by these terms. These terms are only used to distinguish one component from another. The embodiments described and illustrated herein also include complementary embodiments thereof.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. As used herein, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, the terms 'comprises' and/or 'comprising' do not exclude the presence or addition of one or more other components.

이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail by describing preferred embodiments of the technical idea of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다. 도 2 및 도 3은 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다. 1 is a plan view of a semiconductor device according to exemplary embodiments of the inventive concept. 2 and 3 are cross-sectional views taken along lines I-I' and II-II' of FIG. 1 .

도 1 내지 도 3을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 예를 들어, 기판(100)은 산화알루미늄(Al2O3), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC), 다이아몬드 또는 질화갈륨(GaN)을 포함할 수 있다.1 to 3 , a substrate 100 may be provided. The substrate 100 may be a high resistance substrate having insulating properties. For example, the substrate 100 may include aluminum oxide (Al2O3), silicon (Si), gallium arsenide (GaAs), silicon carbide (SiC), diamond, or gallium nitride (GaN).

기판(100) 상에 제1 반도체층(110) 및 제2 반도체층(120)이 제공될 수 있다. 예시적인 실시예들에서, 제1 반도체층(110)은 Ⅲ-Ⅴ족 화합물 반도체들(예를 들어, 갈륨아사나이드(GaAs), 갈륨나이트라이드(GaN), 알루미늄나이트라이드(AlN), 인듐포스파이드(InP), 인듐갈륨아사나이드(InGaAs), 및 알루미늄갈륨나이트라이드(AlGaN))을 포함할 수 있다. 예를 들어, 제1 반도체층(110)은 갈륨나이트라이드(GaN) 층을 포함할 수 있다. 제1 반도체층(110)은 에피택시얼 층(epitaxial layer)일 수 있다. A first semiconductor layer 110 and a second semiconductor layer 120 may be provided on the substrate 100 . In example embodiments, the first semiconductor layer 110 may be formed of III-V compound semiconductors (eg, gallium asanide (GaAs), gallium nitride (GaN), aluminum nitride (AlN), and indium phosphorus). Pide (InP), indium gallium asanide (InGaAs), and aluminum gallium nitride (AlGaN)) may be included. For example, the first semiconductor layer 110 may include a gallium nitride (GaN) layer. The first semiconductor layer 110 may be an epitaxial layer.

제2 반도체층(120)은 제1 반도체층(110) 상에 제공될 수 있다. 예시적인 실시예들에서, 제2 반도체층(120)은 Ⅲ-Ⅴ족 화합물 반도체들(예를 들어, 갈륨아사나이드(GaAs), 갈륨나이트라이드(GaN), 알루미늄나이트라이드(AlN), 인듐포스파이드(InP), 인듐갈륨아사나이드(InGaAs), 및 알루미늄갈륨나이트라이드(AlGaN))을 포함할 수 있다. 제2 반도체층(120)은 제1 반도체층(110)의 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(120)은 알루미늄갈륨나이트라이드(AlGaN) 층을 포함할 수 있다. 제2 반도체층(120)은 제1 반도체층(110)에 이종 접합될 수 있다. 이에 따라, 자유 전자층인 2차원 전자 가스(2-DEG: 2-dimensional electron gas)층(112)이 제1 반도체층(110) 내부에 제공될 수 있다. 2차원 전자 가스층(112)은 제1 반도체층(110)과 제2 반도체층(120)의 경계에 인접하여 제공될 수 있다. 2차원 전자 가스층(112)은 제1 반도체층(110)의 상부에 형성될 수 있다. 제2 반도체층(120)은 에피택시얼(epitaxial) 층일 수 있다.The second semiconductor layer 120 may be provided on the first semiconductor layer 110 . In example embodiments, the second semiconductor layer 120 may be formed of III-V compound semiconductors (eg, gallium asanide (GaAs), gallium nitride (GaN), aluminum nitride (AlN), and indium phosphorus). Pide (InP), indium gallium asanide (InGaAs), and aluminum gallium nitride (AlGaN)) may be included. The second semiconductor layer 120 may include a material different from that of the first semiconductor layer 110 . For example, the second semiconductor layer 120 may include an aluminum gallium nitride (AlGaN) layer. The second semiconductor layer 120 may be heterojunctioned to the first semiconductor layer 110 . Accordingly, a 2-dimensional electron gas (2-DEG) layer 112 serving as a free electron layer may be provided in the first semiconductor layer 110 . The two-dimensional electron gas layer 112 may be provided adjacent to the boundary between the first semiconductor layer 110 and the second semiconductor layer 120 . The two-dimensional electron gas layer 112 may be formed on the first semiconductor layer 110 . The second semiconductor layer 120 may be an epitaxial layer.

제2 반도체층(120) 상에 캡핑층(capping layer)(130)이 제공될 수 있다. 일 예에서, 캡핑층(130)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 예를 들어, 캡핑층(130)은 갈륨나이트라이드(GaN)를 포함할 수 있다. 캡핑층(130)은 제2 반도체층(120)의 상면을 보호하고, 누설 전류를 감소시킬 수 있다. 다른 실시예들에서, 캡핑층(130)은 생략될 수 있다. 반도체 구조체(10)가 기판(100), 제1 및 제2 반도체층들(110, 120) 및 캡핑층(130)을 포함하는 구조로 정의될 수 있다. A capping layer 130 may be provided on the second semiconductor layer 120 . In one example, the capping layer 130 may include a III-V compound semiconductor. For example, the capping layer 130 may include gallium nitride (GaN). The capping layer 130 may protect the upper surface of the second semiconductor layer 120 and reduce leakage current. In other embodiments, the capping layer 130 may be omitted. The semiconductor structure 10 may be defined as a structure including a substrate 100 , first and second semiconductor layers 110 and 120 , and a capping layer 130 .

반도체 구조체(10)의 단부에 메사(mesa)구조 식각영역(140)이 제공될 수 있다. 메사구조 식각영역(140)은 반도체 소자의 활성 영역(12)을 정의할 수 있다. 평면적 관점에서, 메사구조 식각영역(140)은 활성 영역(12)을 둘러쌀 수 있다. 도시된 바와 같이, 메사구조 식각영역(140)은 소자 분리 영역(14)일 수 있다. 도 1 내지 도 3에 도시된 바와 달리, 소자 분리 영역(14)은 반도체 구조체(10) 내부에 이온 주입(Ion Implantation)되어 형성된 소자 분리 패턴을 포함할 수 있다. A mesa structure etched region 140 may be provided at an end of the semiconductor structure 10 . The mesa structure etched region 140 may define the active region 12 of the semiconductor device. In a plan view, the mesa structure etched region 140 may surround the active region 12 . As illustrated, the mesa structure etched region 140 may be an isolation region 14 . 1 to 3 , the device isolation region 14 may include a device isolation pattern formed by ion implantation in the semiconductor structure 10 .

제1 패시베이션 패턴(310)이 반도체 구조체(10) 상에 제공될 수 있다. 제1 패시베이션 패턴(310)은 반도체 구조체(10)의 상부를 덮을 수 있다. 제1 패시베이션 패턴(310)은 활성 영역(12)의 반도체 구조체(10)의 상부면을 컨포멀하게 덮을 수 있다. 제1 패시베이션 패턴(310)은 반도체 구조체(10)의 메사구조 식각영역(140) 내부로 연장되어, 메사구조 식각영역(140)의 내면을 컨포멀하게 덮을 수 있다. 제1 패시베이션 패턴(310)은 반도체 구조체(10)의 상부면을 노출하는 제1 전극홀(320), 제2 전극홀(330) 및 제3 전극홀(340)을 포함할 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)은 제1 방향(D1)을 따라서 배열될 수 있다. 제1 패시베이션 패턴(310)은 높은 항복 전계 특성 및 낮은 커패시턴스 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 패시베이션 패턴(310)은 실리콘 나이트라이드(SixNy), 알루미늄 옥사이드(Al2O3), 실리콘 옥사이드(SiO2) 또는 이들의 조합을 포함할 수 있다. 제1 패시베이션 패턴(310)은 반도체 소자의 작동 시, 반도체 구조체(10) 내부에 전자가 트랩되는 현상을 방지하고, 누설 전류를 최소화할 수 있다.A first passivation pattern 310 may be provided on the semiconductor structure 10 . The first passivation pattern 310 may cover an upper portion of the semiconductor structure 10 . The first passivation pattern 310 may conformally cover the upper surface of the semiconductor structure 10 of the active region 12 . The first passivation pattern 310 may extend into the mesa structure etched region 140 of the semiconductor structure 10 to conformally cover the inner surface of the mesa structure etched region 140 . The first passivation pattern 310 may include a first electrode hole 320 , a second electrode hole 330 , and a third electrode hole 340 exposing the upper surface of the semiconductor structure 10 . The first to third electrode holes 320 , 330 , and 340 may be arranged along the first direction D1 . The first passivation pattern 310 may include a material having high breakdown electric field characteristics and low capacitance characteristics. For example, the first passivation pattern 310 may include silicon nitride (SixNy), aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), or a combination thereof. The first passivation pattern 310 may prevent electrons from being trapped inside the semiconductor structure 10 during operation of the semiconductor device and may minimize leakage current.

제1 내지 제3 전극홀들(320, 330, 340)에 의해 노출되는 반도체 구조체(10)의 상부면들 상에 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제3 도전 패턴(230)이 각각 제공될 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 예를 들어, 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 패시베이션 패턴(310)으로부터 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 측벽들은 제1 내지 제3 전극홀(320, 330, 340)의 각각에 의해 노출된 제1 패시베이션 패턴(310)의 측벽들과 접촉하지 않을 수 있다. 예를 들어, 서로 마주보는 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 측면과 제1 내지 제3 전극홀들(320, 330, 340)의 각각에 의해 노출되는 제1 패시베이션 패턴(310)의 측면은 서로 이격될 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)은 각각 제1 내지 제3 전극홀들(320, 330, 340)에 의해 노출된 캡핑층(130)의 일부를 덮을 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각과 제1 패시베이션 패턴(310)은 그 사이에 캡핑층(130)을 노출할 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 방향(D1)에 따른 폭을 가질 수 있다. 예시적인 실시예들에서, 제1 및 제3 도전 패턴들(210, 230)의 제1 방향(D1)에 따른 폭들은 서로 동일할 수 있다. 예시적인 실시예들에서, 도 2에 도시된 바와 같이, 제2 도전 패턴(220)의 제1 방향(D1)에 따른 폭은 제1 및 제3 도전 패턴들(210, 230)의 제1 방향(D1)에 따른 폭보다 넓을 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 도전 패턴들(210, 220, 230)의 제2 방향(D2)에 따른 길이들은 서로 동일할 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 반도체 물질과 오믹 접촉(ohmic contact)하는 금속을 포함할 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 캡핑층(130)에 접하는 오믹 패턴들일 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 제2 도전 패턴(220)은 반도체 물질과 쇼트키 접합(schottky junction)되는 금속을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)은 캡핑층(130)과 접하여, 쇼트키 배리어(schottky barrier)를 형성할 수 있다. 예를 들어, 제2 도전 패턴(220)은 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 후술될 배선(EW)을 통해 서로 전기적으로 연결될 수 있다. A first conductive pattern 210 , a second conductive pattern 220 , and a third conductive pattern on upper surfaces of the semiconductor structure 10 exposed by the first to third electrode holes 320 , 330 , and 340 . 230 may be provided respectively. Each of the first to third conductive patterns 210 , 220 , and 230 may be spaced apart from the first passivation pattern 310 . For example, each of the first to third conductive patterns 210 , 220 , and 230 may be spaced apart from the first passivation pattern 310 in the first direction D1 and the second direction D2 . The sidewalls of each of the first to third conductive patterns 210 , 220 and 230 are sidewalls of the first passivation pattern 310 exposed by each of the first to third electrode holes 320 , 330 , and 340 , respectively. may not come into contact with For example, the first to third conductive patterns 210 , 220 , and 230 facing each other and the first exposed by each of the first to third electrode holes 320 , 330 and 340 . Sides of the passivation pattern 310 may be spaced apart from each other. The first to third conductive patterns 210 , 220 , and 230 may cover a portion of the capping layer 130 exposed by the first to third electrode holes 320 , 330 , and 340 , respectively. Each of the first to third conductive patterns 210 , 220 , and 230 and the first passivation pattern 310 may expose the capping layer 130 therebetween. Each of the first to third conductive patterns 210 , 220 , and 230 may have a width in the first direction D1 . In example embodiments, widths of the first and third conductive patterns 210 and 230 in the first direction D1 may be equal to each other. In example embodiments, as shown in FIG. 2 , the width along the first direction D1 of the second conductive pattern 220 is the first direction of the first and third conductive patterns 210 and 230 . It may be wider than the width according to (D1). Each of the first to third conductive patterns 210 , 220 , and 230 may have a length extending in the second direction D2 . In example embodiments, lengths of the first to third conductive patterns 210 , 220 , and 230 in the second direction D2 may be the same. The first and third conductive patterns 210 and 230 may include a metal in ohmic contact with a semiconductor material. For example, the first and third conductive patterns 210 and 230 may be ohmic patterns in contact with the capping layer 130 . For example, the first and third conductive patterns 210 and 230 may include titanium (Ti), aluminum (Al), nickel (Ni), gold (Au), an alloy thereof, or a combination thereof. . The second conductive pattern 220 may include a metal having a Schottky junction with a semiconductor material. For example, the second conductive pattern 220 may be in contact with the capping layer 130 to form a Schottky barrier. For example, the second conductive pattern 220 may include nickel (Ni), gold (Au), an alloy thereof, or a combination thereof. The first and third conductive patterns 210 and 230 may be electrically connected to each other. For example, the first and third conductive patterns 210 and 230 may be electrically connected to each other through a wiring EW to be described later.

제1 패시베이션 패턴(310) 상에 제2 패시베이션 패턴(510)이 제공될 수 있다. 제2 패시베이션 패턴(510)은 그 하부에 제1 공극(air gap)(512) 및 제2 공극(514)을 포함할 수 있다. 제1 공극(512)은 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)과 제2 패시베이션 패턴(510) 사이에 개재될 수 있다. 제1 공극(512)은 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510) 및 캡핑층(130)에 의해 둘러싸일 수 있다. 제2 패시베이션 패턴(510)은 제1 공극(512)을 사이에 두고 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 제2 패시베이션 패턴(510)과 제1 패시베이션 패턴(310)은 수평적 및 수직적으로 이격될 수 있다. 예를 들어, 제1 공극(512)에 의해 노출된 제2 패시베이션 패턴(510)의 하부면과 제1 공극(512)에 의해 노출된 제1 패시베이션 패턴(310)의 상부면은 제3 방향(D3)을 따라 서로 이격될 수 있다. 예를 들어, 제1 공극(512)에 의해 노출된 제2 패시베이션 패턴(510)의 측면들은 각각 제1 공극(512)에 의해 노출된 제1 패시베이션 패턴(310)의 측면들로부터 제1 방향(D1)에 따라 이격될 수 있다.A second passivation pattern 510 may be provided on the first passivation pattern 310 . The second passivation pattern 510 may include a first air gap 512 and a second air gap 514 thereunder. The first gap 512 may be interposed between the first passivation pattern 310 and the second passivation pattern 510 between the first and second conductive patterns 210 and 220 . The first gap 512 may be surrounded by the first passivation pattern 310 , the second passivation pattern 510 , and the capping layer 130 . The second passivation pattern 510 may be spaced apart from the first passivation pattern 310 between the first and second conductive patterns 210 and 220 with the first gap 512 interposed therebetween. The second passivation pattern 510 and the first passivation pattern 310 may be horizontally and vertically spaced apart from each other. For example, the lower surface of the second passivation pattern 510 exposed by the first pores 512 and the upper surface of the first passivation pattern 310 exposed by the first pores 512 are aligned in the third direction ( may be spaced apart from each other along D3). For example, the side surfaces of the second passivation pattern 510 exposed by the first pores 512 are respectively exposed from the side surfaces of the first passivation pattern 310 exposed by the first pores 512 in the first direction ( may be spaced apart according to D1).

제2 공극(514)은 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)과 제2 패시베이션 패턴(510) 사이에 개재될 수 있다. 제2 공극(514)은 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510) 및 캡핑층(130)에 의해 둘러싸일 수 있다. 제2 패시베이션 패턴(510)은 제2 공극(514)을 사이에 두고 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 제2 패시베이션 패턴(510)과 제1 패시베이션 패턴(310)은 수평적 및 수직적으로 이격될 수 있다. 예를 들어, 제2 공극(514)에 의해 노출된 제2 패시베이션 패턴(510)의 하부면과 제2 공극(514)에 의해 노출된 제1 패시베이션 패턴(310)의 상부면은 제3 방향(D3)을 따라 서로 이격될 수 있다. 예를 들어, 제2 공극(514)에 의해 노출된 제2 패시베이션 패턴(510)의 측면들은 각각 제2 공극(514)에 의해 노출된 제1 패시베이션 패턴(310)의 측면들로부터 제1 방향(D1)에 따라 이격될 수 있다.The second gap 514 may be interposed between the first passivation pattern 310 and the second passivation pattern 510 between the second and third conductive patterns 220 and 230 . The second gap 514 may be surrounded by the first passivation pattern 310 , the second passivation pattern 510 , and the capping layer 130 . The second passivation pattern 510 may be spaced apart from the first passivation pattern 310 between the second and third conductive patterns 220 and 230 with the second gap 514 interposed therebetween. The second passivation pattern 510 and the first passivation pattern 310 may be horizontally and vertically spaced apart from each other. For example, the lower surface of the second passivation pattern 510 exposed by the second pores 514 and the upper surface of the first passivation pattern 310 exposed by the second pores 514 are aligned in the third direction ( may be spaced apart from each other along D3). For example, the side surfaces of the second passivation pattern 510 exposed by the second pores 514 are respectively exposed from the side surfaces of the first passivation pattern 310 exposed by the second pores 514 in the first direction ( may be spaced apart according to D1).

제2 패시베이션 패턴(510) 내부에 제1 갭필 패턴(432) 및 제2 갭필 패턴(434)이 제공될 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 절연 물질 또는 유전 물질을 포함할 수 있다. 제1 및 제2 갭필 패턴들(432, 434)의 물질은 제1 및 제2 패시베이션 패턴들(310, 510)의 물질과 다를 수 있다. 예를 들어, 제1 및 제2 갭필 패턴들(432, 434)은 벤조시클로부텐(Benzocyclobutene, BCB) 또는 폴리이미드(polyimide)를 포함할 수 있다.A first gap-fill pattern 432 and a second gap-fill pattern 434 may be provided inside the second passivation pattern 510 . The first and second gap-fill patterns 432 and 434 may include an insulating material or a dielectric material. Materials of the first and second gap-fill patterns 432 and 434 may be different from those of the first and second passivation patterns 310 and 510 . For example, the first and second gap-fill patterns 432 and 434 may include benzocyclobutene (BCB) or polyimide.

제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)에 인접하게 배치될 수 있다. 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220) 사이에 제공될 수 있다. 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)로부터 메사구조 식각영역(140)을 향한 방향에 따라 이격될 수 있다. 예시적인 실시예들에서, 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)의 사이의 영역으로부터 제2 방향(D2)에 따라 이격될 수 있다. 제1 갭필 패턴(432)은 제1 및 제2 도전 패턴들(210, 220)과 제1 방향(D1)에 따라 중첩되지 않을 수 있다. The first gap-fill pattern 432 may be disposed adjacent to the first and second conductive patterns 210 and 220 . The first gap-fill pattern 432 may be provided between the first and second conductive patterns 210 and 220 . The first gap-fill pattern 432 may be spaced apart from the first and second conductive patterns 210 and 220 in a direction toward the mesa structure etch region 140 . In example embodiments, the first gap-fill pattern 432 may be spaced apart from a region between the first and second conductive patterns 210 and 220 in the second direction D2 . The first gap-fill pattern 432 may not overlap the first and second conductive patterns 210 and 220 in the first direction D1 .

제1 갭필 패턴(432)은 제2 패시베이션 패턴(510)을 관통하여, 캡핑층(130)에 접할 수 있다. 예시적인 실시예들에서, 제1 갭필 패턴(432)의 일 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 제1 갭필 패턴(432)의 일 측면의 중간부는 제1 공극(512)에 의해 노출되며, 제1 갭필 패턴(432)의 일 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 갭필 패턴(432)은 제2 패시베이션 패턴(510)에 의해 덮힌 제1 측면(432a), 제1 패시베이션 패턴(310)에 의해 덮힌 제2 측면(432b) 및 제1 공극(512)에 의해 노출된 제3 측면(432c)을 포함할 수 있다. 제1 갭필 패턴(432)의 제3 측면(432c)은 제1 및 제2 측벽들(432a, 432b) 사이에 위치할 수 있다. 예시적인 실시예들에서, 제1 갭필 패턴(432)의 다른 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 다른 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 제1 갭필 패턴(432)의 다른 측면에 접하는 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 서로 접할 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 갭필 패턴들(432)이 제공될 수 있다. 한 쌍의 제1 갭필 패턴들(432)의 서로 마주보는 측면들은 제1 공극(512)에 의해 노출될 수 있다. The first gap-fill pattern 432 may penetrate the second passivation pattern 510 to contact the capping layer 130 . In exemplary embodiments, an upper portion of one side of the first gap-fill pattern 432 is in contact with the second passivation pattern 510 , and a middle portion of one side of the first gap-fill pattern 432 is in the first gap 512 . and a lower portion of one side of the first gap-fill pattern 432 may be in contact with the first passivation pattern 310 . For example, as shown in FIG. 3 , the first gap-fill pattern 432 includes a first side surface 432a covered by the second passivation pattern 510 and a second side surface covered by the first passivation pattern 310 . 432b and a third side 432c exposed by the first void 512 . The third side surface 432c of the first gap-fill pattern 432 may be positioned between the first and second sidewalls 432a and 432b. In example embodiments, an upper portion of the other side of the first gap-fill pattern 432 may contact the second passivation pattern 510 , and a lower portion of the other side may contact the first passivation pattern 310 . An upper surface of the first passivation pattern 310 and a lower surface of the second passivation pattern 510 contacting the other side of the first gap-fill pattern 432 may contact each other. In example embodiments, a pair of first gapfill patterns 432 may be provided. Side surfaces of the pair of first gap-fill patterns 432 facing each other may be exposed by the first gap 512 .

제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)에 인접하게 배치될 수 있다. 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230) 사이에 제공될 수 있다. 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)로부터 메사구조 식각영역(140)을 향한 방향에 따라 이격될 수 있다. 예시적인 실시예들에서, 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)의 사이의 영역으로부터 제2 방향(D2)에 따라 이격될 수 있다. 제2 갭필 패턴(434)은 제2 및 제3 도전 패턴들(220, 230)과 제1 방향(D1)에 따라 중첩되지 않을 수 있다. The second gap-fill pattern 434 may be disposed adjacent to the second and third conductive patterns 220 and 230 . The second gap-fill pattern 434 may be provided between the second and third conductive patterns 220 and 230 . The second gap-fill pattern 434 may be spaced apart from the second and third conductive patterns 220 and 230 in a direction toward the mesa structure etched region 140 . In example embodiments, the second gap-fill pattern 434 may be spaced apart from a region between the second and third conductive patterns 220 and 230 in the second direction D2 . The second gap-fill pattern 434 may not overlap the second and third conductive patterns 220 and 230 in the first direction D1 .

제2 갭필 패턴(434)은 제2 패시베이션 패턴(510)을 관통하여, 캡핑층(130)에 접할 수 있다. 예시적인 실시예들에서, 제2 갭필 패턴(434)의 일 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 제2 갭필 패턴(434)의 일 측면의 중간부는 제2 공극(514)에 의해 노출되며, 제2 갭필 패턴(434)의 일 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 예를 들어, 제2 및 제3 방향(D2, D3)에 따른 단면의 관점에서, 제2 갭필 패턴(434)은 제2 패시베이션 패턴(510)에 의해 덮힌 제1 측면(미도시), 제1 패시베이션 패턴(310)에 의해 덮힌 제2 측면(미도시) 및 제2 공극(514)에 의해 노출된 제3 측면(미도시)을 포함할 수 있다. 제2 갭필 패턴(434)의 제3 측면은 제1 및 제2 측벽들 사이에 위치할 수 있다. 예시적인 실시예들에서, 제2 갭필 패턴(434)의 다른 측면의 상부는 제2 패시베이션 패턴(510)에 접하고, 다른 측면의 하부는 제1 패시베이션 패턴(310)에 접할 수 있다. 제2 갭필 패턴(434)의 다른 측면에 접하는 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 서로 접할 수 있다. 예시적인 실시예들에서, 한 쌍의 제2 갭필 패턴들(434)이 제공될 수 있다. 한 쌍의 제2 갭필 패턴들(434)의 서로 마주보는 측면들은 제2 공극(514)에 의해 노출될 수 있다. The second gap-fill pattern 434 may penetrate the second passivation pattern 510 and contact the capping layer 130 . In example embodiments, an upper portion of one side of the second gap-fill pattern 434 is in contact with the second passivation pattern 510 , and a middle portion of one side of the second gap-fill pattern 434 is in the second gap 514 . and a lower portion of one side of the second gap-fill pattern 434 may be in contact with the first passivation pattern 310 . For example, in a cross-sectional view along the second and third directions D2 and D3 , the second gap-fill pattern 434 includes a first side surface (not shown) covered by the second passivation pattern 510 , a first It may include a second side surface (not shown) covered by the passivation pattern 310 and a third side surface (not shown) exposed by the second cavity 514 . A third side surface of the second gap-fill pattern 434 may be positioned between the first and second sidewalls. In example embodiments, an upper portion of the other side of the second gap-fill pattern 434 may contact the second passivation pattern 510 , and a lower portion of the other side may contact the first passivation pattern 310 . An upper surface of the first passivation pattern 310 and a lower surface of the second passivation pattern 510 contacting the other side of the second gap-fill pattern 434 may contact each other. In example embodiments, a pair of second gapfill patterns 434 may be provided. Side surfaces of the pair of second gap-fill patterns 434 facing each other may be exposed by the second gap 514 .

제2 패시베이션 패턴(510)은 그 상부에 제1 내지 제3 도전 패턴들(210, 220, 230)의 상면들을 각각 노출하는 제1 개구부(522), 제2 개구부(524) 및 제3 개구부(526)를 가질 수 있다. 제1 내지 제3 개구부들(522, 524, 526)의 각각은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 상부면의 적어도 일부를 노출할 수 있다. The second passivation pattern 510 has a first opening 522, a second opening 524, and a third opening (524) exposing the top surfaces of the first to third conductive patterns 210, 220, and 230 thereon, respectively. 526) may have. Each of the first to third openings 522 , 524 , and 526 may expose at least a portion of a top surface of each of the first to third conductive patterns 210 , 220 , and 230 .

제1 내지 제3 도전 패턴들(210, 220, 230) 상에 각각 제4 도전 패턴들(240)이 제공될 수 있다. 제4 도전 패턴들(240)의 각각은 시드 금속 패턴(242)을 포함할 수 있다. 시드 금속 패턴들(242)은 각각 제1 내지 제3 도전 패턴들(210, 220, 230)의 상부면들을 덮을 수 있다. 시드 금속 패턴들(242)은 전기 도금 공정의 시드(seed)일 수 있다. 예를 들어, 시드 금속 패턴들(242)은 티타늄(Ti), 금(Au), 또는 은(Ag)을 포함할 수 있다. 제4 도전 패턴들(240)의 각각은 시드 금속 패턴(242) 상에 전기 도금 패턴(244)을 포함할 수 있다. 예시적인 실시예들에서, 전기 도금 패턴들(244)은 금(Au), 알루미늄(Al), 구리(Cu), 또는 주석(Sn)을 포함할 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 후술되는 제1 도전 패드를 통해 서로 전기적으로 연결될 수 있다. The fourth conductive patterns 240 may be provided on the first to third conductive patterns 210 , 220 , and 230 , respectively. Each of the fourth conductive patterns 240 may include a seed metal pattern 242 . The seed metal patterns 242 may cover upper surfaces of the first to third conductive patterns 210 , 220 , and 230 , respectively. The seed metal patterns 242 may be seeds of an electroplating process. For example, the seed metal patterns 242 may include titanium (Ti), gold (Au), or silver (Ag). Each of the fourth conductive patterns 240 may include an electroplating pattern 244 on the seed metal pattern 242 . In example embodiments, the electroplating patterns 244 may include gold (Au), aluminum (Al), copper (Cu), or tin (Sn). The first and third conductive patterns 210 and 230 may be electrically connected to each other through a first conductive pad to be described later.

일반적으로, 반도체 구조체 상의 패시베이션 막과 도전 패턴이 접촉하면 반도체 구조체와 패시베이션 막 사이에서 누설 전류가 흐를 수 있다. 본 발명의 개념에 따르면, 반도체 구조체(10) 상의 제1 패시베이션 패턴(310)이 제1 내지 제3 도전 패턴들(210, 220, 230)로부터 이격되어, 반도체 구조체(10)와 제1 패시베이션 패턴(310) 사이에서 흐르는 누설 전류가 최소화될 수 있다. 이에 따라, 전기적 특성이 개선된 반도체 소자를 얻을 수 있다. In general, when the passivation layer on the semiconductor structure and the conductive pattern come into contact, a leakage current may flow between the semiconductor structure and the passivation layer. According to the concept of the present invention, the first passivation pattern 310 on the semiconductor structure 10 is spaced apart from the first to third conductive patterns 210 , 220 , 230 , the semiconductor structure 10 and the first passivation pattern The leakage current flowing between 310 can be minimized. Accordingly, a semiconductor device having improved electrical characteristics can be obtained.

도 4는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다. 설명의 간결함을 위하여, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않는다.4 is a plan view of a semiconductor device according to exemplary embodiments of the inventive concept. For brevity of description, contents substantially the same as those described with reference to FIGS. 1 to 3 will not be described.

도 4를 참조하면, 활성 영역(12) 및 소자 분리 영역(14)이 제공될 수 있다. 활성 영역(12)에 도 1 내지 도 3을 참조하여 설명된 기판(100), 제1 및 제2 반도체층들(110, 120), 캡핑층(130), 제1 및 제2 도전 패턴들(210, 220), 제1 및 제2 패시베이션 패턴들(310, 510) 및 제1 및 제2 갭필 패턴들(432, 434)이 포함될 수 있다. 도 1 내지 도 3에 도시된 바와 달리, 복수 개의 제1 도전 패턴들(210)이 제공될 수 있다. 복수 개의 제1 도전 패턴들(210)은 제1 방향(D1)으로 배열될 수 있다. 예시적인 실시예들에서, 서로 바로 인접한 한 쌍의 제1 도전 패턴들(210)은 각각 도 1 내지 도 3을 참조하여 설명된 제1 및 제3 도전 패턴들(210, 230)일 수 있다. 도 1 내지 도 3에 도시된 바와 달리, 복수 개의 제2 도전 패턴들(220)이 제공될 수 있다. 복수 개의 제2 도전 패턴들(220)은 제1 방향(D1)으로 배열되어, 복수 개의 제1 도전 패턴들(210) 사이에 각각 위치할 수 있다. 즉, 복수 개의 제1 도전 패턴들(210)과 복수 개의 제2 도전 패턴들(220)은 서로 교대로 배치될 수 있다. Referring to FIG. 4 , an active region 12 and an isolation region 14 may be provided. In the active region 12 , the substrate 100 described with reference to FIGS. 1 to 3 , the first and second semiconductor layers 110 and 120 , the capping layer 130 , and the first and second conductive patterns ( 210 and 220 , first and second passivation patterns 310 and 510 , and first and second gap-fill patterns 432 and 434 may be included. 1 to 3 , a plurality of first conductive patterns 210 may be provided. The plurality of first conductive patterns 210 may be arranged in the first direction D1 . In example embodiments, the pair of first conductive patterns 210 immediately adjacent to each other may be the first and third conductive patterns 210 and 230 described with reference to FIGS. 1 to 3 , respectively. 1 to 3 , a plurality of second conductive patterns 220 may be provided. The plurality of second conductive patterns 220 may be arranged in the first direction D1 and respectively positioned between the plurality of first conductive patterns 210 . That is, the plurality of first conductive patterns 210 and the plurality of second conductive patterns 220 may be alternately disposed with each other.

활성 영역(12)으로부터 이격된 제1 도전 패드(1000) 및 제2 도전 패드(2000)가 제공될 수 있다. 예를 들어, 제1 도전 패드(1000)는 활성 영역(12)으로부터 제2 방향(D2)으로 이격될 수 있고, 제2 도전 패드(2000)는 활성 영역(12)으로부터 제2 방향(D2)의 반대 방향으로 이격될 수 있다. 제1 및 제2 도전 패드들(1000, 2000)은 도전 물질(예를 들어, 금속)을 포함할 수 있다. A first conductive pad 1000 and a second conductive pad 2000 spaced apart from the active region 12 may be provided. For example, the first conductive pad 1000 may be spaced apart from the active region 12 in the second direction D2 , and the second conductive pad 2000 may be spaced apart from the active region 12 in the second direction D2 . can be spaced apart in the opposite direction of The first and second conductive pads 1000 and 2000 may include a conductive material (eg, metal).

복수 개의 제1 도전 패턴들(210) 상에 각각 제4a 도전 패턴들(1100)이 제공될 수 있다. 제4a 도전 패턴들(1100)은 도 1 내지 도 3을 참조하여 설명된 제4 도전 패턴들(240)과 실질적으로 동일할 수 있다. 제4a 도전 패턴들(1100)은 제2 방향(D2)을 따라 연장될 수 있다. 제4a 도전 패턴들(1100)의 각각은 제1 도전 패턴(210) 및 제1 도전 패드(1000)에 전기적으로 연결될 수 있다. 예를 들어, 제4a 도전 패턴들(1100)의 연장 방향을 따른 일 단부는 제1 도전 패턴(210)에 직접 접할 수 있고, 다른 단부는 제1 도전 패드(1000)에 직접 접할 수 있다.4a conductive patterns 1100 may be provided on the plurality of first conductive patterns 210 , respectively. The fourth conductive patterns 1100 may be substantially the same as the fourth conductive patterns 240 described with reference to FIGS. 1 to 3 . The 4a conductive patterns 1100 may extend in the second direction D2 . Each of the 4a conductive patterns 1100 may be electrically connected to the first conductive pattern 210 and the first conductive pad 1000 . For example, one end along the extending direction of the 4a conductive patterns 1100 may directly contact the first conductive pattern 210 , and the other end may directly contact the first conductive pad 1000 .

제2 도전 패턴들(220) 상에 각각 제4b 도전 패턴들(2100)이 제공될 수 있다. 제4b 도전 패턴들(2100)은 도 1 내지 도 3을 참조하여 설명된 제4 도전 패턴들(240)과 실질적으로 동일할 수 있다. 제4b 도전 패턴들(2100)은 제2 방향(D2)을 따라 연장될 수 있다. 제4b 도전 패턴들(2100)의 각각은 제2 도전 패턴(220) 및 제2 도전 패드(2000)에 전기적으로 연결될 수 있다. 예를 들어, 제4b 도전 패턴들(2100)의 연장 방향을 따른 일 단부는 제2 도전 패턴(220)에 직접 접할 수 있고, 다른 단부는 제2 도전 패드(2000)에 직접 접할 수 있다.4b conductive patterns 2100 may be respectively provided on the second conductive patterns 220 . The 4b conductive patterns 2100 may be substantially the same as the fourth conductive patterns 240 described with reference to FIGS. 1 to 3 . The 4b conductive patterns 2100 may extend in the second direction D2 . Each of the 4b conductive patterns 2100 may be electrically connected to the second conductive pattern 220 and the second conductive pad 2000 . For example, one end along the extending direction of the 4b conductive patterns 2100 may directly contact the second conductive pattern 220 , and the other end may directly contact the second conductive pad 2000 .

도 5, 7, 9, 및 12는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6, 8, 10, 13 및 15는 도 5, 7, 9 및 12의 Ⅰ-Ⅰ'선에 따른 단면도들이다. 도 11, 14 및 16은 도 9 및 12의 Ⅱ-Ⅱ'선에 따른 단면도들이다. 설명의 간결함을 위하여, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.5, 7, 9, and 12 are plan views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments of the inventive concept. 6, 8, 10, 13 and 15 are cross-sectional views taken along line I-I' of FIGS. 5, 7, 9 and 12 . 11, 14 and 16 are cross-sectional views taken along line II-II' of FIGS. 9 and 12 . For brevity of description, contents substantially the same as those described with reference to FIGS. 1 to 3 may not be described.

도 5 및 도 6을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 예를 들어, 기판(100)은 산화알루미늄(Al2O3), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC), 다이아몬드 또는 질화갈륨(GaN)을 포함할 수 있다. 5 and 6 , a substrate 100 may be provided. The substrate 100 may be a high resistance substrate having insulating properties. For example, the substrate 100 may include aluminum oxide (Al 2 O 3 ), silicon (Si), gallium arsenide (GaAs), silicon carbide (SiC), diamond, or gallium nitride (GaN).

기판(100) 상에 제1 반도체층(110), 제2 반도체층(120) 및 캡핑층(130)이 형성될 수 있다. 제1 반도체층(110), 제2 반도체층(120) 및 캡핑층(130)은 차례로 적층될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체층(120) 및 캡핑층(130)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 예를 들어, 에피택시얼 성장 공정은 유기금속 화학증착법(metal organic chemical vapor deposition), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장(hydride vapor phase epitaxy), 분자빔에피텍셜법(Molecular beam epitaxy) 또는 MOVPE(metal organic vapor phase epitaxy)를 포함할 수 있다. 제1 및 제2 반도체층들(110, 120)은 Ⅲ-Ⅴ족 화합물 반도체(예를 들어, 갈륨 아사나이드(GaAs), 갈륨 나이트라이드(GaN), 알루미늄 나이트라이드(AlN), 인듐 포스파이드(InP), 인듐 갈륨 아사나이드(InGaAs), 및 알루미늄 갈륨 나이트라이드(AlGaN))를 포함할 수 있다. 예를 들어, 제1 반도체층(110)은 갈륨 나이트라이드(GaN)를 포함하고, 제2 반도체층(120)은 알루미늄 갈륨 나이트라이드(AlGaN)를 포함할 수 있다. 예시적인 실시예들에서, 캡핑층(130)은 갈륨 나이트라이드(GaN)를 포함할 수 있다. 반도체 구조체(10)가 기판(100), 제1 및 제2 반도체층들(110, 120) 및 캡핑층(130)을 포함하는 구조로 정의될 수 있다. A first semiconductor layer 110 , a second semiconductor layer 120 , and a capping layer 130 may be formed on the substrate 100 . The first semiconductor layer 110 , the second semiconductor layer 120 , and the capping layer 130 may be sequentially stacked. In example embodiments, the first and second semiconductor layers 120 and the capping layer 130 may be formed by an epitaxial growth process. For example, epitaxial growth processes include metal organic chemical vapor deposition, liquid phase epitaxy, hydride vapor phase epitaxy, and molecular beam epitaxy. epitaxy) or metal organic vapor phase epitaxy (MOVPE). The first and second semiconductor layers 110 and 120 are a group III-V compound semiconductor (eg, gallium asanide (GaAs), gallium nitride (GaN), aluminum nitride (AlN), indium phosphide ( InP), indium gallium asanide (InGaAs), and aluminum gallium nitride (AlGaN)). For example, the first semiconductor layer 110 may include gallium nitride (GaN), and the second semiconductor layer 120 may include aluminum gallium nitride (AlGaN). In example embodiments, the capping layer 130 may include gallium nitride (GaN). The semiconductor structure 10 may be defined as a structure including a substrate 100 , first and second semiconductor layers 110 and 120 , and a capping layer 130 .

반도체 구조체(10)의 단부가 식각되어, 활성 영역(active region)(12)을 정의하는 메사구조 식각영역(140)을 형성할 수 있다. 메사구조 식각영역(140)은 소자 분리 영역(14)일 수 있다. 활성 영역(12)은 반도체 구조체(10)의 하부로부터 반도체 구조체(10)의 상부를 향하는 방향으로 돌출될 수 있다. 예를 들어, 활성 영역(12)은 기판(100)의 상면에 수직한 방향에 따라 반도체 구조체(10)의 하부로부터 돌출될 수 있다. 메사구조 식각영역(140)을 형성하는 것은 식각 마스크(미도시)를 이용한 건식 식각(dry etch) 또는 습식 식각(wet etch)을 수행하여, 반도체 구조체(10)의 단부를 식각하는 것을 포함할 수 있다. 예시적인 실시예들에서, 건식 식각 공정은 BCl3/Cl2 가스를 이용한 고주파 유도 플라즈마 반응성 이온 식각(Inductively Coupled Plasma Reactive Ion Etching, ICP RIE)을 포함할 수 있다. 메사구조 식각영역(140)을 형성하기 위한 식각 공정은 캡핑층(130)부터 제1 반도체층(110)까지 수행될 수 있다. 이에 따라, 제1 반도체층(110)의 적어도 일부는 메사구조 식각영역(140)을 형성하기 위한 식각 공정 이후에도 식각되지 않고 기판(100) 상에 남을 수 있다. 메사구조 식각영역(140)을 형성하기 위한 식각 공정을 통해, 제1 및 제2 반도체층들(110, 120) 및 캡핑층(130)의 측벽들이 노출될 수 있다. 예를 들어, 메사구조 식각영역(140)을 통해 제2 반도체층(120)의 측면, 캡핑층(130)의 측면 및 제1 반도체층(110)의 상부의 측면 및 하부의 상부면이 노출될 수 있다. An end of the semiconductor structure 10 may be etched to form a mesa structure etched region 140 defining an active region 12 . The mesa structure etch region 140 may be an isolation region 14 . The active region 12 may protrude from a lower portion of the semiconductor structure 10 toward an upper portion of the semiconductor structure 10 . For example, the active region 12 may protrude from the lower portion of the semiconductor structure 10 in a direction perpendicular to the top surface of the substrate 100 . Forming the mesa structure etching region 140 may include etching the end of the semiconductor structure 10 by performing dry etching or wet etching using an etching mask (not shown). have. In example embodiments, the dry etching process may include Inductively Coupled Plasma Reactive Ion Etching (ICP RIE) using a BCl 3 /Cl 2 gas. An etching process for forming the mesa structure etch region 140 may be performed from the capping layer 130 to the first semiconductor layer 110 . Accordingly, at least a portion of the first semiconductor layer 110 may remain on the substrate 100 without being etched even after the etching process for forming the mesa structure etch region 140 . Sidewalls of the first and second semiconductor layers 110 and 120 and the capping layer 130 may be exposed through an etching process for forming the mesa structure etched region 140 . For example, a side surface of the second semiconductor layer 120 , a side surface of the capping layer 130 , and an upper side surface and a lower upper surface of the first semiconductor layer 110 are exposed through the mesa structure etch region 140 . can

반도체 구조체(10) 상에 제1 패시베이션 막(300)이 형성될 수 있다. 제1 패시베이션 막(300)은 반도체 구조체(10)의 상부를 컨포멀하게 덮을 수 있다. 제1 패시베이션 막(300)은 캡핑층(130) 상에서 메사구조 식각영역(140) 내부로 연장될 수 있다. 예를 들어, 제1 패시베이션 막(300)은 메사구조 식각영역(140)에 의해 노출된 캡핑층(130)의 측면, 제2 반도체 층(120)의 측면 및 제1 반도체층(110)의 측면 및 하부면을 덮을 수 있다. 예시적인 실시예들에서, 제1 패시베이션 막(300)의 형성 공정은 원자층 증착법(ALD, Atomic Layer Deposition), 분자선 증착법(MBE, Molecular Beam Epitaxy), 플라즈마 화학증착법(PECVD, Plasma-Enhanced Chemical Vapor Deposition), 또는 열산화법(Thermal Oxidation)을 포함할 수 있다. 제1 패시베이션 막(300)은 실리콘 나이트라이드(SixNy), 알루미늄 옥사이드(Al2O3), 실리콘 옥사이드(SiO2) 또는 이들의 조합을 포함할 수 있다. A first passivation layer 300 may be formed on the semiconductor structure 10 . The first passivation layer 300 may conformally cover an upper portion of the semiconductor structure 10 . The first passivation layer 300 may extend into the mesa structure etch region 140 on the capping layer 130 . For example, the first passivation layer 300 may include a side surface of the capping layer 130 exposed by the mesa structure etch region 140 , a side surface of the second semiconductor layer 120 , and a side surface of the first semiconductor layer 110 . and the lower surface. In example embodiments, the forming process of the first passivation layer 300 may include an atomic layer deposition (ALD), a molecular beam deposition (MBE), and a plasma-enhanced chemical vapor deposition (PECVD) method. deposition), or thermal oxidation. The first passivation layer 300 may include silicon nitride (SixNy), aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), or a combination thereof.

도 7 내지 도 8을 참조하면, 도 4 및 도 5를 참조하여 설명된 제1 패시베이션 막(300)이 패터닝되어, 제1 패시베이션 패턴(310)을 형성할 수 있다. 제1 패시베이션 막(300)의 패터닝 공정은 식각 마스크(미도시)를 이용한 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다. 예를 들어, 제1 패시베이션 패턴(310)은 제1 패시베이션 막(300)에 대하여 식각 선택성을 갖는 산화 완충 식각(BOE, Buffered Oxide Etch) 공정을 통해 형성될 수 있다. 7 to 8 , the first passivation layer 300 described with reference to FIGS. 4 and 5 may be patterned to form a first passivation pattern 310 . The patterning process of the first passivation layer 300 may include a wet etching process using an etching mask (not shown) or a dry etching process. For example, the first passivation pattern 310 may be formed through a buffered oxide etch (BOE) process having etch selectivity with respect to the first passivation layer 300 .

제1 패시베이션 패턴(310)은 캡핑층(130)을 노출하는 제1 전극홀(320), 제2 전극홀(330) 및 제3 전극홀(340)을 가질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 전극홀들(320, 330, 340)은 제1 패시베이션 패턴(310)을 기판(100)의 상부면에 수직한 방향을 따라 관통하는 홀들일 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)의 각각은 제2 방향(D2)에 따라 연장될 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)은 기판(100)의 상부면에 평행한 제1 방향(D1)에 따라 배열될 수 있다. 예를 들어, 제1 및 제3 전극홀들(320, 340)은 제1 방향(D1)에 따라 이격될 수 있고, 제2 전극홀(330)은 제1 및 제3 전극홀들(320, 340) 사이에 배치될 수 있다. 제2 전극홀(330)은 제1 및 제3 전극홀들(320, 340)의 각각으로부터 동일한 거리만큼 이격될 수 있다. 제1 및 제2 전극홀들(320, 330) 사이의 제1 방향(D1)에 따른 이격 거리는 제1 및 제2 전극홀들(320, 330) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭일 수 있다. 마찬가지로, 제2 및 제3 전극홀들(330, 340) 사이의 제1 방향(D1)에 따른 이격 거리는 제2 및 제3 전극홀들(330, 340) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭일 수 있다. 제1 및 제2 전극홀들(320, 330) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭은 제2 및 제3 전극홀들(330, 340) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭과 동일할 수 있다. The first passivation pattern 310 may have a first electrode hole 320 , a second electrode hole 330 , and a third electrode hole 340 exposing the capping layer 130 . In example embodiments, the first to third electrode holes 320 , 330 , and 340 may be holes penetrating the first passivation pattern 310 in a direction perpendicular to the upper surface of the substrate 100 . . Each of the first to third electrode holes 320 , 330 , and 340 may extend in the second direction D2 . The first to third electrode holes 320 , 330 , and 340 may be arranged in a first direction D1 parallel to the upper surface of the substrate 100 . For example, the first and third electrode holes 320 and 340 may be spaced apart along the first direction D1 , and the second electrode hole 330 may include the first and third electrode holes 320 , 340) may be disposed between. The second electrode hole 330 may be spaced apart from each of the first and third electrode holes 320 and 340 by the same distance. A separation distance along the first direction D1 between the first and second electrode holes 320 and 330 is the first of the first passivation pattern 310 between the first and second electrode holes 320 and 330 . It may be a width along the direction D1. Similarly, the separation distance along the first direction D1 between the second and third electrode holes 330 and 340 is that of the first passivation pattern 310 between the second and third electrode holes 330 and 340 . It may be a width along the first direction D1. The width in the first direction D1 of the first passivation pattern 310 between the first and second electrode holes 320 and 330 is the first between the second and third electrode holes 330 and 340 . The passivation pattern 310 may have the same width in the first direction D1 .

제1 내지 제3 전극홀들(320, 330, 340)의 각각은 제1 방향(D1)에 따른 폭을 가질 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)의 각각의 제1 방향(D1)에 따른 폭은 제1 내지 제3 전극홀들(320, 330, 340)의 각각에 의해 노출된 제1 패시베이션 패턴(310)의 측벽들 사이의 제1 방향(D1)에 따른 이격 거리일 수 있다. 예시적인 실시예들에서, 제1 전극홀(320)의 제1 방향(D1)에 따른 폭과 제3 전극홀(340)의 제1 방향(D1)에 따른 폭은 서로 동일할 수 있다. 예시적인 실시예들에서, 제2 전극홀(330)의 제1 방향(D1)에 따른 폭은 제1 및 제3 전극홀(320, 340)의 각각의 제1 방향(D1)에 따른 폭보다 넓을 수 있다. 제1 내지 제3 전극홀들(320, 330, 340)의 각각은 기판(100)의 상부면에 평행하고, 제1 방향(D1)에 교차하는 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 전극홀들(320, 330, 340)의 제2 방향(D2)에 따른 길이들은 서로 동일할 수 있다.Each of the first to third electrode holes 320 , 330 , and 340 may have a width in the first direction D1 . The width of each of the first to third electrode holes 320 , 330 , and 340 in the first direction D1 is the second exposed by each of the first to third electrode holes 320 , 330 , 340 . 1 It may be a separation distance along the first direction D1 between sidewalls of the passivation pattern 310 . In example embodiments, the width of the first electrode hole 320 along the first direction D1 and the width of the third electrode hole 340 along the first direction D1 may be the same. In example embodiments, the width of the second electrode hole 330 in the first direction D1 is greater than the width of each of the first and third electrode holes 320 and 340 in the first direction D1 . can be wide Each of the first to third electrode holes 320 , 330 , and 340 is parallel to the upper surface of the substrate 100 and has a length extending along the second direction D2 intersecting the first direction D1 . can have In example embodiments, lengths of the first to third electrode holes 320 , 330 , and 340 in the second direction D2 may be the same.

도 9 내지 도 11을 참조하면, 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제3 도전 패턴(230)이 각각 제1 내지 제3 전극홀들(320, 330, 340) 내부에 형성될 수 있다. 예시적인 실시예들에서, 제1 내지 제3 도전 패턴들(210, 220, 230)의 형성 공정은 전자빔(electron beam) 증착법을 포함할 수 있다. 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각은 제1 패시베이션 패턴(310)으로부터 이격될 수 있다. 제1 및 제3 도전 패턴들(210, 230)은 캡핑층(130)에 오믹 접촉(ohmic contact)하는 금속을 포함할 수 있다. 예를 들어, 제1 및 제3 도전 패턴들(210, 230)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 제2 도전 패턴(220)은 캡핑층(130)에 쇼트키 접합(schottky junction)되는 금속을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)은 니켈(Ni), 금(Au), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 도시되지 않았지만, 제1 도전 패턴(210)과 제3 도전 패턴(230)은 제1 및 제3 도전 패턴들(210, 230) 도 4를 참조하여 설명된 제1 도전 패드(1100)를 통해 서로 전기적으로 연결될 수 있다. 9 to 11 , a first conductive pattern 210 , a second conductive pattern 220 , and a third conductive pattern 230 are formed in the first to third electrode holes 320 , 330 , and 340 , respectively. can be formed in In example embodiments, the process of forming the first to third conductive patterns 210 , 220 , and 230 may include an electron beam deposition method. Each of the first to third conductive patterns 210 , 220 , and 230 may be spaced apart from the first passivation pattern 310 . The first and third conductive patterns 210 and 230 may include a metal in ohmic contact with the capping layer 130 . For example, the first and third conductive patterns 210 and 230 may include titanium (Ti), aluminum (Al), nickel (Ni), gold (Au), an alloy thereof, or a combination thereof. . The second conductive pattern 220 may include a metal having a Schottky junction to the capping layer 130 . For example, the second conductive pattern 220 may include nickel (Ni), gold (Au), an alloy thereof, or a combination thereof. Although not shown, the first conductive pattern 210 and the third conductive pattern 230 are connected to each other through the first and third conductive patterns 210 and 230 through the first conductive pad 1100 described with reference to FIG. 4 . can be electrically connected.

제1 및 제2 도전 패턴들(210, 220) 사이 및 제2 및 제3 도전 패턴들(220, 230) 사이에 각각 제1 희생 패턴(410) 및 제2 희생 패턴(420)이 형성될 수 있다. 제1 및 제2 희생 패턴들(410, 420)은 반도체 구조체(10), 제1 내지 제3 도전 패턴들(210, 220, 230) 및 제1 패시베이션 패턴(310) 상에 희생막(미도시)을 형성하는 것 및 상기 희생막을 패터닝하는 것을 포함하는 공정을 통해 형성될 수 있다. 희생막의 형성 공정은 코팅 공정(예를 들어, 스핀 코팅(spin coating))을 포함할 수 있다. 예시적인 실시예들에서, 희생막은 포토레지스트(photoresist, PR) 또는 폴리메틸메타크릴레이트(poly(methyl methacrylate), PMMA)를 포함할 수 있다. 희생막의 패터닝 공정은 포토 마스크를 이용하는 희생막의 포토리소그래피(photolithography) 공정을 포함할 수 있다. A first sacrificial pattern 410 and a second sacrificial pattern 420 may be formed between the first and second conductive patterns 210 and 220 and between the second and third conductive patterns 220 and 230 , respectively. have. The first and second sacrificial patterns 410 and 420 are formed on a sacrificial layer (not shown) on the semiconductor structure 10 , the first to third conductive patterns 210 , 220 , 230 , and the first passivation pattern 310 . ) and may be formed through a process including patterning the sacrificial layer. The process of forming the sacrificial layer may include a coating process (eg, spin coating). In example embodiments, the sacrificial layer may include photoresist (PR) or poly(methyl methacrylate) (PMMA). The patterning process of the sacrificial layer may include a photolithography process of the sacrificial layer using a photomask.

제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220) 사이에 배치되는 제1 패시베이션 패턴(310)을 덮을 수 있다. 예를 들어, 제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)의 상부면 및 측면들을 덮을 수 있다. 제1 희생 패턴(410)은 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 도시된 바와 달리, 제1 희생 패턴(410)의 제2 방향(D2)에 따른 길이는 제1 및 제2 도전 패턴들(210, 220)의 각각의 제2 방향(D2)에 따른 길이와 같을 수 있다. 예를 들어, 제2 방향(D2)에 따른 제1 희생 패턴(410)의 단부들은 제2 방향(D2)에 따른 제1 및 제2 도전 패턴들(210, 220)의 각각의 단부들과 제1 방향(D1)에 따라 정렬될 수 있다. 예시적인 실시예들에서, 도 8에 도시된 바와 같이, 제1 희생 패턴(410)의 제2 방향(D2)에 따른 길이는 제1 및 제2 도전 패턴들(210, 220)의 각각의 제2 방향(D2)에 따른 길이보다 길 수 있다. 예를 들어, 제2 방향(D2)에 따른 제1 희생 패턴(410)의 단부들은 제2 방향(D2)에 따른 제1 및 제2 도전 패턴들(210, 220)의 각각의 단부들보다 제2 방향(D2)에 따라 제1 희생 패턴(410)으로부터 돌출될 수 있다. 제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220)로부터 이격될 수 있다. 예를 들어, 제1 희생 패턴(410)은 제1 및 제2 도전 패턴들(210, 220)로부터 제1 방향(D1)에 따라 이격될 수 있다. 제1 희생 패턴(410)과 제1 및 제2 도전 패턴들(210, 220)은 캡핑층(130)을 노출할 수 있다. 예를 들어, 제1 희생 패턴(410)과 제1 도전 패턴(210) 사이의 캡핑층(130)의 상부면 및 제1 희생 패턴(410)과 제2 도전 패턴(220) 사이의 캡핑층(130)의 상부면이 노출될 수 있다. 제1 희생 패턴(410)의 두께는 제1 및 제2 도전 패턴들(210, 220)의 각각의 두께보다 얇을 수 있다. 제1 희생 패턴(410)의 상부면의 최고 높이는 제1 및 제2 도전 패턴들(210, 220)의 각각의 상부면의 최고 높이보다 낮을 수 있다. The first sacrificial pattern 410 may cover the first passivation pattern 310 disposed between the first and second conductive patterns 210 and 220 . For example, the first sacrificial pattern 410 may cover the upper surface and side surfaces of the first passivation pattern 310 between the first and second conductive patterns 210 and 220 . The first sacrificial pattern 410 may have a length extending in the second direction D2 . In example embodiments, unlike the drawings, the length of the first sacrificial pattern 410 in the second direction D2 is the length of each of the first and second conductive patterns 210 and 220 in the second direction ( may be equal to the length according to D2). For example, the ends of the first sacrificial pattern 410 in the second direction D2 may be disposed with the respective ends of the first and second conductive patterns 210 and 220 in the second direction D2. They may be aligned in one direction D1. In example embodiments, as shown in FIG. 8 , the length of the first sacrificial pattern 410 in the second direction D2 is the second of the first and second conductive patterns 210 and 220 , respectively. It may be longer than the length along the two directions D2. For example, the ends of the first sacrificial pattern 410 in the second direction D2 are smaller than the respective ends of the first and second conductive patterns 210 and 220 in the second direction D2. It may protrude from the first sacrificial pattern 410 in the second direction D2 . The first sacrificial pattern 410 may be spaced apart from the first and second conductive patterns 210 and 220 . For example, the first sacrificial pattern 410 may be spaced apart from the first and second conductive patterns 210 and 220 in the first direction D1 . The first sacrificial pattern 410 and the first and second conductive patterns 210 and 220 may expose the capping layer 130 . For example, the upper surface of the capping layer 130 between the first sacrificial pattern 410 and the first conductive pattern 210 and the capping layer between the first sacrificial pattern 410 and the second conductive pattern 220 ( 130) may be exposed. A thickness of the first sacrificial pattern 410 may be thinner than a thickness of each of the first and second conductive patterns 210 and 220 . The highest height of the upper surface of the first sacrificial pattern 410 may be lower than the highest height of each of the upper surfaces of the first and second conductive patterns 210 and 220 .

제2 희생 패턴(420)은 제2 및 제3 도전 패턴들(220, 230) 사이에 배치되는 제1 패시베이션 패턴(310)을 덮을 수 있다. 예를 들어, 제2 희생 패턴(420)은 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)의 상부면 및 측면들을 덮을 수 있다. 제2 희생 패턴(420)은 제2 방향(D2)에 따라 연장되는 길이를 가질 수 있다. 예시적인 실시예들에서, 제2 희생 패턴(420)의 제2 방향(D2)에 따른 길이는 제2 및 제3 도전 패턴들(220, 230)의 각각의 제2 방향(D2)에 따른 길이와 같을 수 있다. 예를 들어, 제2 방향(D2)에 따른 제2 희생 패턴(420)의 단부들은 제2 방향(D2)에 따른 제2 및 제3 도전 패턴들(220, 230)의 각각의 단부들과 제1 방향(D1)에 따라 정렬될 수 있다. 예시적인 실시예들에서, 제2 희생 패턴(420)의 제2 방향(D2)에 따른 길이는 제2 및 제3 도전 패턴들(220, 230)의 각각의 제2 방향(D2)에 따른 길이보다 길 수 있다. 예를 들어, 제2 방향(D2)에 따른 제2 희생 패턴(420)의 단부들은 제2 방향(D2)에 따른 제2 및 제3 도전 패턴들(220, 230)의 각각의 단부들보다 제2 방향(D2)에 따라 제2 희생 패턴(420)으로부터 돌출될 수 있다. 제2 희생 패턴(420)은 제2 및 제3 도전 패턴(220, 230)로부터 이격될 수 있다. 예를 들어, 제2 희생 패턴(420)은 제2 및 제3 도전 패턴(220, 230)로부터 제1 방향(D1)에 따라 이격될 수 있다. 제2 희생 패턴(420)과 제2 및 제3 도전 패턴들(220, 230)은 캡핑층(130)을 노출할 수 있다. 예를 들어, 제2 희생 패턴(420)과 제2 도전 패턴(220) 사이의 캡핑층(130)의 상부면 및 제2 희생 패턴(420)과 제3 도전 패턴(230) 사이의 캡핑층(130)의 상부면이 노출될 수 있다. 제2 희생 패턴(420)의 두께는 제2 및 제3 도전 패턴들(220, 230)의 각각의 두께보다 얇을 수 있다. 제2 희생 패턴(420)의 상부면의 최고 높이는 제2 및 제3 도전 패턴들(220, 230)의 각각의 상부면의 최고 높이보다 낮을 수 있다. The second sacrificial pattern 420 may cover the first passivation pattern 310 disposed between the second and third conductive patterns 220 and 230 . For example, the second sacrificial pattern 420 may cover the upper surface and side surfaces of the first passivation pattern 310 between the second and third conductive patterns 220 and 230 . The second sacrificial pattern 420 may have a length extending in the second direction D2 . In example embodiments, the length of the second sacrificial pattern 420 in the second direction D2 is the length of each of the second and third conductive patterns 220 and 230 in the second direction D2. can be the same as For example, the ends of the second sacrificial pattern 420 in the second direction D2 are respectively the ends of the second and third conductive patterns 220 and 230 in the second direction D2 and the second sacrificial pattern 420 in the second direction D2. They may be aligned in one direction D1. In example embodiments, the length of the second sacrificial pattern 420 in the second direction D2 is the length of each of the second and third conductive patterns 220 and 230 in the second direction D2. can be longer For example, the ends of the second sacrificial pattern 420 in the second direction D2 are smaller than the respective ends of the second and third conductive patterns 220 and 230 in the second direction D2. It may protrude from the second sacrificial pattern 420 in the second direction D2 . The second sacrificial pattern 420 may be spaced apart from the second and third conductive patterns 220 and 230 . For example, the second sacrificial pattern 420 may be spaced apart from the second and third conductive patterns 220 and 230 in the first direction D1 . The second sacrificial pattern 420 and the second and third conductive patterns 220 and 230 may expose the capping layer 130 . For example, the upper surface of the capping layer 130 between the second sacrificial pattern 420 and the second conductive pattern 220 and the capping layer ( ) between the second sacrificial pattern 420 and the third conductive pattern 230 . 130) may be exposed. The thickness of the second sacrificial pattern 420 may be thinner than the thickness of each of the second and third conductive patterns 220 and 230 . The highest height of the top surface of the second sacrificial pattern 420 may be lower than the highest height of each of the top surfaces of the second and third conductive patterns 220 and 230 .

도 12 내지 도 14를 참조하면, 제1 및 제2 희생 패턴들(410, 420)을 노출하는 홀들을 가지는 제2 패시베이션 패턴(510)이 반도체 구조체(10), 제1 내지 제3 도전 패턴들(210, 220, 230) 및 제1 패시베이션 패턴(310) 상에 형성될 수 있다. 제2 패시베이션 패턴(510)의 형성 공정은 제2 패시베이션 막(500)을 형성하는 공정, 제2 패시베이션 막(500) 내부에 제1 홀(520) 및 제2 홀(530)을 형성하는 공정을 포함할 수 있다.12 to 14 , the second passivation pattern 510 having holes exposing the first and second sacrificial patterns 410 and 420 is formed by the semiconductor structure 10 and the first to third conductive patterns. It may be formed on (210, 220, 230) and the first passivation pattern (310). The process of forming the second passivation pattern 510 includes the process of forming the second passivation film 500 and the process of forming the first hole 520 and the second hole 530 in the second passivation film 500 . may include

제2 패시베이션 막(500)은 반도체 구조체(10), 제1 패시베이션 패턴(310), 제1 내지 제3 도전 패턴들(210, 220, 230) 및 제1 및 제2 희생 패턴들(410, 420)을 덮을 수 있다. 예시적인 실시예들에서, 제2 패시베이션 막(500)을 형성하는 공정은 원자층 증착법(ALD, Atomic Layer Deposition), 분자선 증착법(MBE, Molecular Beam Epitaxy), 플라즈마 화학증착법(PECVD, Plasma-Enhanced Chemical Vapor Deposition), 스퍼터링 증착법(Sputtering Deposition), 또는 열산화법(Thermal Oxidation)을 포함할 수 있다. The second passivation layer 500 includes a semiconductor structure 10 , a first passivation pattern 310 , first to third conductive patterns 210 , 220 , 230 , and first and second sacrificial patterns 410 and 420 . ) can be covered. In example embodiments, the process of forming the second passivation layer 500 may include atomic layer deposition (ALD), molecular beam deposition (MBE), plasma-enhanced chemical deposition (PECVD), and plasma-enhanced chemical (PECVD). Vapor Deposition), sputtering deposition, or thermal oxidation may be included.

제1 홀(520)을 형성하는 공정은 식각 마스크를 이용하여 제2 패시베이션 막(500), 제1 희생 패턴(410) 및 제1 패시베이션 패턴(310)을 건식 식각 또는 습식 식각하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제2 패시베이션 막(500), 제1 희생 패턴(410) 및 제1 패시베이션 패턴(310)은 기판(100)의 상부면에 수직한 방향으로 건식 식각되어, 제1 홀(520)을 형성할 수 있다. 제1 홀(520)을 형성하는 공정은 캡핑층(130)이 노출될 때까지 수행될 수 있다. 제1 홀(520)은 제1 희생 패턴(410)의 제2 방향(D2)에 따른 단부를 노출할 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 홀들(520)이 제공될 수 있다. 한 쌍의 제1 홀들(520)은 각각 제1 희생 패턴(410)의 제2 방향(D2)에 따른 한 쌍의 단부들을 노출할 수 있다. The process of forming the first hole 520 may include a process of dry etching or wet etching the second passivation layer 500 , the first sacrificial pattern 410 , and the first passivation pattern 310 using an etching mask. can In example embodiments, the second passivation layer 500 , the first sacrificial pattern 410 , and the first passivation pattern 310 are dry-etched in a direction perpendicular to the upper surface of the substrate 100 to form the first hole. 520 may be formed. The process of forming the first hole 520 may be performed until the capping layer 130 is exposed. The first hole 520 may expose an end of the first sacrificial pattern 410 in the second direction D2 . In example embodiments, a pair of first holes 520 may be provided. Each of the pair of first holes 520 may expose a pair of end portions in the second direction D2 of the first sacrificial pattern 410 .

제2 홀(530)을 형성하는 공정은 식각 마스크를 이용하여 제2 패시베이션 막(500), 제2 희생 패턴(420) 및 제1 패시베이션 패턴(310)을 건식 식각 또는 습식 식각하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제2 패시베이션 막(500), 제2 희생 패턴(420) 및 제1 패시베이션 패턴(310)은 기판(100)의 상부면에 수직한 방향으로 건식 식각되어, 제2 홀(530)을 형성할 수 있다. 제2 홀(530)을 형성하는 공정은 캡핑층(130)이 노출될 때까지 수행될 수 있다. 제2 홀(530)은 제2 희생 패턴(420)의 제2 방향(D2)에 따른 단부를 노출할 수 있다. 예시적인 실시예들에서, 한 쌍의 제2 홀들(530)이 제공될 수 있다. 한 쌍의 제2 홀들(530)은 각각 제2 희생 패턴(420)의 제2 방향(D2)에 따른 한 쌍의 단부들을 노출할 수 있다. The process of forming the second hole 530 may include a process of dry etching or wet etching the second passivation layer 500 , the second sacrificial pattern 420 , and the first passivation pattern 310 using an etching mask. can In example embodiments, the second passivation layer 500 , the second sacrificial pattern 420 , and the first passivation pattern 310 are dry-etched in a direction perpendicular to the upper surface of the substrate 100 to form the second hole. 530 may be formed. The process of forming the second hole 530 may be performed until the capping layer 130 is exposed. The second hole 530 may expose an end of the second sacrificial pattern 420 in the second direction D2 . In example embodiments, a pair of second holes 530 may be provided. Each of the pair of second holes 530 may expose a pair of end portions of the second sacrificial pattern 420 in the second direction D2 .

도 15 및 도 16을 참조하면, 제1 및 제2 희생 패턴들(410, 420)이 제거되어, 제1 패시베이션 패턴(310), 캡핑층(130) 및 제2 패시베이션 패턴(510) 사이에 제1 공극(512) 및 제2 공극(514)을 형성할 수 있다. 제1 및 제2 희생 패턴들(410, 420)을 제거하는 공정은 제1 및 제2 희생 패턴들(410, 420)을 습식 식각하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 홀들(520, 530)을 통해 식각액이 주입되어, 제1 및 제2 희생 패턴들(410, 420)을 식각할 수 있다. 식각액은 포토레지스트를 식각하는 물질(예를 들어, 아세톤(Acetone), 듀폰(DuPont) 사의 EKC800™, 듀폰사의 EKC830™) 또는 PMMA를 식각하는 물질(예를 들어, 뷰탄올(Butanol), 트리클로로에틸렌(Trichloroethylene, TCE))을 포함할 수 있다. 15 and 16 , the first and second sacrificial patterns 410 and 420 are removed, and the first and second sacrificial patterns 310 and 310 are disposed between the capping layer 130 and the second passivation pattern 510 . A first void 512 and a second void 514 may be formed. The process of removing the first and second sacrificial patterns 410 and 420 may include a process of wet etching the first and second sacrificial patterns 410 and 420 . In example embodiments, an etchant may be injected through the first and second holes 520 and 530 to etch the first and second sacrificial patterns 410 and 420 . The etchant is a material that etches the photoresist (eg, acetone, DuPont's EKC800™, DuPont's EKC830™) or PMMA etchant (eg, Butanol), trichloro ethylene (Trichlorethylene, TCE)).

제1 희생 패턴(410)의 제거 공정을 통해 노출되는 제1 패시베이션 패턴(310) 및 제2 패시베이션 패턴(510)은 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 기판(100)의 상부면에 수직한 제3 방향(D3)에 따라 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 측면들은 각각 서로 마주보는 제2 패시베이션 패턴(510)의 하부의 측벽들로부터 제1 방향(D1)에 따라 이격될 수 있다. The first passivation pattern 310 and the second passivation pattern 510 exposed through the removal process of the first sacrificial pattern 410 may be spaced apart from each other. For example, the upper surface of the first passivation pattern 310 and the lower surface of the second passivation pattern 510 may be spaced apart from each other in the third direction D3 perpendicular to the upper surface of the substrate 100 . For example, the side surfaces of the first passivation pattern 310 may be spaced apart from each other from the lower sidewalls of the second passivation pattern 510 in the first direction D1 .

마찬가지로, 제2 희생 패턴(420)의 제거 공정을 통해 노출되는 제1 패시베이션 패턴(310) 및 제2 패시베이션 패턴(510)은 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 상부면과 제2 패시베이션 패턴(510)의 하부면은 제3 방향(D3)에 따라 서로 이격될 수 있다. 예를 들어, 제1 패시베이션 패턴(310)의 측면들은 각각 서로 마주보는 제2 패시베이션 패턴(510)의 하부의 측벽들로부터 제1 방향(D1)에 따라 이격될 수 있다. Similarly, the first passivation pattern 310 and the second passivation pattern 510 exposed through the removal process of the second sacrificial pattern 420 may be spaced apart from each other. For example, an upper surface of the first passivation pattern 310 and a lower surface of the second passivation pattern 510 may be spaced apart from each other in the third direction D3 . For example, the side surfaces of the first passivation pattern 310 may be spaced apart from each other from the lower sidewalls of the second passivation pattern 510 in the first direction D1 .

도 1 내지 도 3를 다시 참조하면, 도 15 및 도 16을 참조하여 설명된 제1 및 제2 홀들(520, 530) 내부를 각각 제1 갭필 패턴(432) 및 제2 갭필 패턴(434)으로 채워, 반도체 소자가 형성될 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 각각 제1 공극(air gap)(512) 및 제2 공극(514)을 정의할 수 있다. 제1 공극(512)은 제1 패시베이션 패턴(310)을 그 내부에 포함할 수 있다. 제1 공극(512)은 캡핑층(130), 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510), 제1 갭필 패턴(432)을 노출할 수 있다. 제2 공극(514)은 캡핑층(130), 제1 패시베이션 패턴(310), 제2 패시베이션 패턴(510), 제2 갭필 패턴(434)을 노출할 수 있다.Referring back to FIGS. 1 to 3 , the inside of the first and second holes 520 and 530 described with reference to FIGS. 15 and 16 is formed into a first gap-fill pattern 432 and a second gap-fill pattern 434 , respectively. By filling in, a semiconductor device can be formed. The first and second gap-fill patterns 432 and 434 may define a first air gap 512 and a second air gap 514, respectively. The first gap 512 may include the first passivation pattern 310 therein. The first gap 512 may expose the capping layer 130 , the first passivation pattern 310 , the second passivation pattern 510 , and the first gap-fill pattern 432 . The second gap 514 may expose the capping layer 130 , the first passivation pattern 310 , the second passivation pattern 510 , and the second gap-fill pattern 434 .

예시적인 실시예들에서, 제1 및 제2 갭필 패턴들(432, 434)을 형성하는 공정은 제1 및 제2 홀들(520, 530)의 각각의 내부에 액상의 갭필 물질(미도시)을 제공하는 공정을 포함할 수 있다. 액상의 갭필 물질은 제1 및 제2 홀들(520, 530) 내부에서 경화될 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 절연 물질 또는 유전 물질을 포함할 수 있다. 제1 및 제2 갭필 패턴들(432, 434)의 물질은 제1 및 제2 패시베이션 패턴들(310, 510)의 물질과 다를 수 있다. 예를 들어, 제1 및 제2 갭필 패턴들(432, 434)은 벤조시클로부텐(Benzocyclobutene, BCB) 또는 폴리이미드(polyimide)를 포함할 수 있다. 제1 및 제2 갭필 패턴들(432, 434)은 각각 제1 및 제2 홀들(520, 530)을 제1 및 제2 홀들(520, 530)의 각각의 하부부터 상부까지 채울 수 있다. 예시적인 실시예들에서, 액상의 갭필 물질의 일부가 제1 및 제2 공극들(512, 514) 내부로 흘러서, 제1 및 제2 갭필 패턴들(432, 434)을 각각 제1 및 제2 공극들(512, 514) 내부에 형성할 수 있다.In example embodiments, the process of forming the first and second gap-fill patterns 432 and 434 includes forming a liquid gap-fill material (not shown) inside each of the first and second holes 520 and 530 . It may include a process to provide. The liquid gap-fill material may be cured inside the first and second holes 520 and 530 . The first and second gap-fill patterns 432 and 434 may include an insulating material or a dielectric material. Materials of the first and second gap-fill patterns 432 and 434 may be different from those of the first and second passivation patterns 310 and 510 . For example, the first and second gap-fill patterns 432 and 434 may include benzocyclobutene (BCB) or polyimide. The first and second gap-fill patterns 432 and 434 may fill the first and second holes 520 and 530, respectively, from lower portions to upper portions of the first and second holes 520 and 530, respectively. In example embodiments, a portion of the liquid gap-fill material flows into the first and second pores 512 and 514 to form the first and second gap-fill patterns 432 and 434, respectively. The pores 512 and 514 may be formed inside.

제1 내지 제3 도전 패턴들(210, 220, 230) 상에 각각 제4 도전 패턴(240)이 형성될 수 있다. 제4 도전 패턴들(240)은 제1 내지 제3 도전 패턴들(210, 220, 230)을 통해 전류의 밀도는 높이고, 반도체 소자의 온 저항을 낮출 수 있다. 제4 도전 패턴들(240)을 형성하는 공정은 제2 패시베이션 패턴(510)을 패터닝하는 공정 및 제4 도전 패턴(240)의 전기 도금 공정을 포함할 수 있다. 제2 패시베이션 패턴(510)을 패터닝하는 공정은 식각 마스크를 이용하여 제2 패시베이션 패턴(510)을 건식 식각 또는 습식 식각하여 수행될 수 있다. 제2 패시베이션 패턴(510)은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 상부면을 노출할 수 있다. 제4 도전 패턴들(240)의 전기 도금 공정은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각의 상에 시드 금속 패턴들(242)을 형성하고, 전기 도금법을 이용하여 시드 금속 패턴들(242) 상에 각각 전기 도금 패턴들(244)을 형성하는 공정을 포함할 수 있다. 시드 금속 패턴들(242)은 제2 패시베이션 패턴(510) 및 제1 내지 제3 도전 패턴들(210, 220, 230)을 덮는 시드 금속막(미도시)을 형성한 후, 시드 금속막을 패터닝하여 형성될 수 있다. 예시적인 실시예들에서, 시드 금속 패턴들(242)은 티타늄(Ti), 금(Au), 또는 은(Ag)을 포함할 수 있고, 전기 도금 패턴들(244)은 금(Au) 또는 알루미늄(Al)을 포함할 수 있다. A fourth conductive pattern 240 may be formed on the first to third conductive patterns 210 , 220 , and 230 , respectively. The fourth conductive patterns 240 may increase the density of current and decrease the on-resistance of the semiconductor device through the first to third conductive patterns 210 , 220 , and 230 . The process of forming the fourth conductive patterns 240 may include a process of patterning the second passivation pattern 510 and an electroplating process of the fourth conductive pattern 240 . The process of patterning the second passivation pattern 510 may be performed by dry etching or wet etching the second passivation pattern 510 using an etching mask. The second passivation pattern 510 may expose upper surfaces of each of the first to third conductive patterns 210 , 220 , and 230 . In the electroplating process of the fourth conductive patterns 240 , seed metal patterns 242 are formed on each of the first to third conductive patterns 210 , 220 , and 230 , and seeded using an electroplating method. A process of forming each of the electroplating patterns 244 on the metal patterns 242 may be included. The seed metal patterns 242 are formed by forming a seed metal layer (not shown) covering the second passivation pattern 510 and the first to third conductive patterns 210 , 220 , and 230 , and then patterning the seed metal layer. can be formed. In example embodiments, the seed metal patterns 242 may include titanium (Ti), gold (Au), or silver (Ag), and the electroplating patterns 244 may include gold (Au) or aluminum. (Al) may be included.

일반적으로, 반도체 구조체 상의 패시베이션 막과 도전 패턴이 접촉하면 반도체 구조체와 패시베이션 막 사이에서 누설 전류가 흐를 수 있다. 상기 누설 전류를 최소화할 경우, 반도체 소자의 특성이 개선될 수 있다. 본 발명의 개념에 따르면, 반도체 구조체(10) 상의 제1 패시베이션 패턴(310)이 제1 내지 제3 도전 패턴들(210, 220, 230)로부터 이격되어, 반도체 구조체(10)와 제1 패시베이션 패턴(310) 사이에서 흐르는 누설 전류가 최소화될 수 있다. 이에 따라, 성능이 개선된 반도체 소자를 얻을 수 있다. In general, when the passivation layer on the semiconductor structure and the conductive pattern come into contact, a leakage current may flow between the semiconductor structure and the passivation layer. When the leakage current is minimized, characteristics of the semiconductor device may be improved. According to the concept of the present invention, the first passivation pattern 310 on the semiconductor structure 10 is spaced apart from the first to third conductive patterns 210 , 220 , 230 , the semiconductor structure 10 and the first passivation pattern The leakage current flowing between 310 can be minimized. Accordingly, it is possible to obtain a semiconductor device with improved performance.

도 17은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 평면도이다. 도 18은 도 17의 Ⅰ-Ⅰ'선에 따른 단면도이다. 설명의 간결함을 위하여, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.17 is a plan view of a semiconductor device according to exemplary embodiments of the inventive concept. 18 is a cross-sectional view taken along line I-I' of FIG. 17 . For brevity of description, contents substantially the same as those described with reference to FIGS. 1 to 3 may not be described.

도 17 및 도 18을 참조하면, 기판(100), 제1 반도체층(110), 제2 반도체층(120) 및 캡핑층(130)을 포함하는 반도체 구조체(10)가 제공될 수 있다. 반도체 구조체(10) 상에 기판(100)의 상부면에 평행한 제1 방향(D1)에 따라 배열된 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제3 도전 패턴(230)이 제공될 수 있다. 예시적인 실시예들에서, 제1 내지 제3 도전 패턴들(210, 220, 230)은 각각 소스(source) 전극, 게이트(gate) 전극 및 드레인(drain) 전극일 수 있다. 제2 도전 패턴(220)과 반도체 구조체(10) 사이에 게이트 절연 패턴(250)이 개재될 수 있다. 게이트 절연 패턴(250)은 절연 물질 또는 유전 물질을 포함할 수 있다.17 and 18 , a semiconductor structure 10 including a substrate 100 , a first semiconductor layer 110 , a second semiconductor layer 120 , and a capping layer 130 may be provided. The first conductive pattern 210 , the second conductive pattern 220 , and the third conductive pattern 230 are arranged on the semiconductor structure 10 in the first direction D1 parallel to the upper surface of the substrate 100 . can be provided. In example embodiments, the first to third conductive patterns 210 , 220 , and 230 may be a source electrode, a gate electrode, and a drain electrode, respectively. A gate insulating pattern 250 may be interposed between the second conductive pattern 220 and the semiconductor structure 10 . The gate insulating pattern 250 may include an insulating material or a dielectric material.

제1 패시베이션 패턴(310)은 제1 및 제2 도전 패턴들(210, 220) 사이 및 제2 및 제3 도전 패턴들(220, 230) 사이에 제공될 수 있다. 제1 패시베이션 패턴(310)은 제1 내지 제3 도전 패턴들(210, 220, 230)의 각각으로부터 이격될 수 있다. 제1 및 제2 도전 패턴들(210, 220) 사이 및 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴들(310)의 각각 제1 방향(D1)에 따른 폭을 가질 수 있다. 예시적인 실시예들에서, 제1 및 제2 도전 패턴들(210, 220) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭은 제2 및 제3 도전 패턴들(220, 230) 사이의 제1 패시베이션 패턴(310)의 제1 방향(D1)에 따른 폭보다 작을 수 있다. The first passivation pattern 310 may be provided between the first and second conductive patterns 210 and 220 and between the second and third conductive patterns 220 and 230 . The first passivation pattern 310 may be spaced apart from each of the first to third conductive patterns 210 , 220 , and 230 . Widths of the first passivation patterns 310 between the first and second conductive patterns 210 and 220 and between the second and third conductive patterns 220 and 230 in the first direction D1, respectively can have In example embodiments, the width in the first direction D1 of the first passivation pattern 310 between the first and second conductive patterns 210 and 220 is the width of the second and third conductive patterns 220 . , 230 may be smaller than the width in the first direction D1 of the first passivation pattern 310 .

제1 패시베이션 패턴(310) 상에 그 하부에 제1 공극(512) 및 제2 공극(514)을 가지는 제2 패시베이션 패턴(510)이 제공될 수 있다. 제1 및 제2 공극들(512, 514)의 각각은 제1 방향(D1)에 따른 폭을 가질 수 있다. 제1 및 제2 공극들(512, 514)의 각각의 제1 방향(D1)에 따른 폭은 제1 및 제2 공극들(512, 514)의 각각에 의해 노출된 제2 패시베이션 패턴(510)의 서로 마주보는 측면들 사이의 제1 방향(D1)에 따른 이격 거리일 수 있다. 예시적인 실시예들에서, 제1 공극(512) 사이의 제1 방향(D1)에 따른 폭은 제2 공극(514) 사이의 제1 방향(D1)에 따른 폭보다 작을 수 있다. A second passivation pattern 510 having a first void 512 and a second void 514 thereunder may be provided on the first passivation pattern 310 . Each of the first and second pores 512 and 514 may have a width in the first direction D1 . The width of each of the first and second pores 512 and 514 in the first direction D1 is a second passivation pattern 510 exposed by each of the first and second pores 512 and 514 . It may be a separation distance along the first direction D1 between the side surfaces facing each other. In example embodiments, the width in the first direction D1 between the first gaps 512 may be smaller than the width in the first direction D1 between the second gaps 514 .

제1 및 제3 도전 패턴들(210, 230) 상에 제4 도전 패턴들(240)이 제공될 수 있다. 예시적인 실시예들에서, 제4 도전 패턴들(240)의 각각은 차례로 적층된 시드 금속 패턴(242) 및 전기 도금 패턴(244)을 포함할 수 있다. 도시되지 않았지만, 제2 도전 패턴(220) 상에 제4 도전 패턴(240)이 제공될 수 있다. 제2 도전 패턴(220) 상의 제4 도전 패턴(240)은 제1 및 제3 도전 패턴들(210, 230) 상의 제4 도전 패턴들(240)로부터 기판(100)의 상부면에 평행하고, 제1 방향(D1)에 교차하는 제2 방향(D2)에 따라 이격될 수 있다. The fourth conductive patterns 240 may be provided on the first and third conductive patterns 210 and 230 . In example embodiments, each of the fourth conductive patterns 240 may include a seed metal pattern 242 and an electroplating pattern 244 that are sequentially stacked. Although not shown, the fourth conductive pattern 240 may be provided on the second conductive pattern 220 . The fourth conductive pattern 240 on the second conductive pattern 220 is parallel to the upper surface of the substrate 100 from the fourth conductive patterns 240 on the first and third conductive patterns 210 and 230, They may be spaced apart in a second direction D2 crossing the first direction D1.

본 발명의 개념에 따르면, 반도체 구조체(10) 상의 제1 패시베이션 패턴(310)이 제1 내지 제3 도전 패턴들(210, 220, 230)로부터 이격되어, 반도체 구조체(10)와 제1 패시베이션 패턴(310) 사이에서 흐르는 누설 전류가 최소화될 수 있다. 이에 따라, 성능이 개선된 반도체 소자를 얻을 수 있다. According to the concept of the present invention, the first passivation pattern 310 on the semiconductor structure 10 is spaced apart from the first to third conductive patterns 210 , 220 , 230 , the semiconductor structure 10 and the first passivation pattern The leakage current flowing between 310 can be minimized. Accordingly, it is possible to obtain a semiconductor device with improved performance.

본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The above description of embodiments of the technical idea of the present invention provides an example for the description of the technical idea of the present invention. Therefore, the technical spirit of the present invention is not limited to the above embodiments, and within the technical spirit of the present invention, a person skilled in the art may perform various modifications and changes such as combining the above embodiments. It is clear that this is possible.

100 : 기판 110, 120 : 제1, 제2 반도체층들
130 : 캡핑층 140 : 메사구조 식각영역
210, 220, 230, 240: 제1 내지 제4 도전 패턴들 250: 게이트 절연 패턴
310, 510: 제1, 제2 패시베이션 패턴들 320, 330, 340: 제1 내지 제3 전극홀들
512, 514: 제1, 제2 공극들 520, 530: 제1, 제2 홀들
410, 420: 제1, 제2 희생 패턴들 432, 434: 제1, 제2 갭필 패턴들
1000, 2000: 제1 및 제2 도전 패드들 1100, 2100: 제4a 및 제4b 도전 패턴들100: substrate 110, 120: first and second semiconductor layers
130: capping layer 140: mesa structure etched region
210, 220, 230, 240: first to fourth conductive patterns 250: gate insulating pattern
310, 510: first and second passivation patterns 320, 330, 340: first to third electrode holes
512, 514: first and second voids 520, 530: first and second holes
410 and 420: first and second sacrificial patterns 432 and 434: first and second gap-fill patterns
1000, 2000: first and second conductive pads 1100, 2100: fourtha and fourthb conductive patterns

Claims (20)

기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체;
상기 반도체 구조체 상에 제공되는 제1 패시베이션 패턴;
상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 및 제2 도전 패턴들; 및
상기 제1 패시베이션 패턴 상에 제공되는 제2 패시베이션 패턴을 포함하되,
상기 제1 도전 패턴은 상기 반도체 구조체에 오믹 접촉하는 금속을 포함하고,
상기 제2 도전 패턴은 상기 반도체 구조체에 쇼트키 접합되는 금속을 포함하고,
상기 제2 패시베이션 패턴은 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고,
상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제1 공극이 정의되는 반도체 소자.
a semiconductor structure comprising a substrate, a first semiconductor layer on the substrate, and a second semiconductor layer on the first semiconductor layer;
a first passivation pattern provided on the semiconductor structure;
first and second conductive patterns provided on the semiconductor structure and spaced apart from the first passivation pattern; and
Including a second passivation pattern provided on the first passivation pattern,
The first conductive pattern includes a metal in ohmic contact with the semiconductor structure,
The second conductive pattern includes a metal that is Schottky bonded to the semiconductor structure,
the second passivation pattern is spaced apart from the first passivation pattern between the first and second conductive patterns;
A semiconductor device in which a first void is defined between the first passivation pattern and the second passivation pattern between the first and second conductive patterns.
 삭제delete 제 1 항에 있어서,
상기 제1 및 제2 패시베이션 패턴들은 상기 제1 공극에 의해 노출되고,
상기 제1 공극에 의해 노출된 상기 제1 및 제2 패시베이션 패턴들은 서로 이격되는 반도체 소자.The method of claim 1,
The first and second passivation patterns are exposed by the first gap,
The first and second passivation patterns exposed by the first gap are spaced apart from each other. 제 1 항에 있어서,
상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면을 덮는 반도체 소자. The method of claim 1,
The second passivation pattern covers a side surface of the first conductive pattern and a side surface of the second conductive pattern facing each other. 제 1 항에 있어서,
상기 제2 패시베이션 패턴은 서로 마주보는 상기 제1 도전 패턴의 측면 및 상기 제2 도전 패턴의 측면의 각각에 바로 인접한 상기 반도체 구조체의 상부면을 덮는 반도체 소자.The method of claim 1,
The second passivation pattern covers the upper surface of the semiconductor structure immediately adjacent to each of the side surface of the first conductive pattern and the side surface of the second conductive pattern facing each other. 제 1 항에 있어서,
상기 제1 및 제2 도전 패턴들 사이의 상기 반도체 구조체의 상부면의 적어도 일부가 상기 제1 공극에 의해 노출되는 반도체 소자.The method of claim 1,
At least a portion of an upper surface of the semiconductor structure between the first and second conductive patterns is exposed by the first gap. 제 1 항에 있어서,
상기 제2 패시베이션 패턴을 관통하여, 상기 반도체 구조체에 접하는 갭필 패턴을 더 포함하는 반도체 소자. The method of claim 1,
The semiconductor device further comprising a gap-fill pattern passing through the second passivation pattern and in contact with the semiconductor structure. 제 7 항에 있어서,
상기 갭필 패턴의 하부는 상기 제1 공극에 의해 노출되는 반도체 소자.8. The method of claim 7,
A lower portion of the gap-fill pattern is exposed by the first gap. 제 7 항에 있어서,
상기 갭필 패턴의 하부는 상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴의 단부에 접하는 반도체 소자. 8. The method of claim 7,
A lower portion of the gap-fill pattern is in contact with an end of the first passivation pattern between the first and second conductive patterns. 제 7 항에 있어서,
상기 갭필 패턴은 상기 제1 및 제2 도전 패턴들 사이의 영역으로부터 상기 제1 및 제2 도전 패턴들의 연장 방향에 따라 이격된 반도체 소자.8. The method of claim 7,
The gap-fill pattern is a semiconductor device spaced apart from a region between the first and second conductive patterns in an extending direction of the first and second conductive patterns. 제 1 항에 있어서,
상기 제2 도전 패턴을 사이에 두고 상기 제1 도전 패턴과 이격되는 제3 도전 패턴을 더 포함하되,
상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고,
상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의되고,
상기 제1 및 제3 도전 패턴들은 서로 전기적으로 연결되는 반도체 소자. The method of claim 1,
Further comprising a third conductive pattern spaced apart from the first conductive pattern with the second conductive pattern interposed therebetween,
The third conductive pattern is spaced apart from the first passivation pattern,
The second passivation pattern is spaced apart from the first passivation pattern between the second and third conductive patterns, and between the first passivation pattern and the second passivation pattern between the second and third conductive patterns. a second void is defined,
The first and third conductive patterns are electrically connected to each other. 제 1 항에 있어서,
상기 제2 도전 패턴과 상기 반도체 구조체 사이에 개재되는 게이트 절연 패턴; 및
상기 제2 도전 패턴을 기준으로 상기 제1 도전 패턴의 반대편에 배치되는 제3 도전 패턴을 더 포함하되,
상기 제3 도전 패턴은 상기 제1 패시베이션 패턴으로부터 이격되고,
상기 제2 패시베이션 패턴은 상기 제2 및 제3 도전 패턴들 사이의 상기 제1 패시베이션 패턴으로부터 이격되고, 상기 제2 및 제3 도전 패턴들 사이의 제1 패시베이션 패턴과 상기 제2 패시베이션 패턴 사이에 제2 공극이 정의되는 반도체 소자.The method of claim 1,
a gate insulating pattern interposed between the second conductive pattern and the semiconductor structure; and
Further comprising a third conductive pattern disposed on the opposite side of the first conductive pattern with respect to the second conductive pattern,
The third conductive pattern is spaced apart from the first passivation pattern,
The second passivation pattern is spaced apart from the first passivation pattern between the second and third conductive patterns, and is disposed between the first passivation pattern between the second and third conductive patterns and the second passivation pattern. 2 A semiconductor device in which voids are defined. 삭제delete 제 1 항에 있어서,
상기 제1 반도체 층은 상기 제1 및 제2 반도체층들의 경계면에 인접한 영역에 이차원 전자가스층(2-DEG, 2-dimensional electron gas)을 포함하는 반도체 소자.The method of claim 1,
The first semiconductor layer may include a two-dimensional electron gas (2-DEG) layer in a region adjacent to an interface between the first and second semiconductor layers. 제 14 항에 있어서,
상기 제1 반도체 층은 GaN층을 포함하고,
상기 제2 반도체 층은 AlGaN층을 포함하는 반도체 소자.15. The method of claim 14,
The first semiconductor layer comprises a GaN layer,
The second semiconductor layer is a semiconductor device including an AlGaN layer. 제 1 항에 있어서,
상기 반도체 구조체는 상기 제2 반도체층 상의 캡핑층을 더 포함하는 반도체 소자.The method of claim 1,
The semiconductor structure may further include a capping layer on the second semiconductor layer. 기판, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 반도체 구조체를 제공하는 것;
상기 반도체 구조체 상에 제1 패시베이션 패턴을 형성하는 것;
상기 반도체 구조체 상에 제공되고, 상기 제1 패시베이션 패턴으로부터 이격되는 제1 도전 패턴 및 제2 도전 패턴을 형성하는 것;
상기 제1 및 제2 도전 패턴들 사이의 상기 제1 패시베이션 패턴을 덮는 희생 패턴을 형성하는 것;
상기 제1 패시베이션 패턴, 상기 희생 패턴, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 덮는 제2 패시베이션 패턴을 형성하는 것; 및
상기 희생 패턴을 제거하여 상기 제2 패시베이션 패턴의 하부에 공극을 형성하는 것을 포함하되,
상기 제1 도전 패턴은 상기 반도체 구조체에 오믹 접촉하는 금속을 포함하고,
상기 제2 도전 패턴은 상기 반도체 구조체에 쇼트키 접합되는 금속을 포함하는 반도체 소자의 제조 방법.providing a semiconductor structure comprising a substrate, a first semiconductor layer on the substrate, and a second semiconductor layer on the first semiconductor layer;
forming a first passivation pattern on the semiconductor structure;
forming a first conductive pattern and a second conductive pattern provided on the semiconductor structure and spaced apart from the first passivation pattern;
forming a sacrificial pattern covering the first passivation pattern between the first and second conductive patterns;
forming a second passivation pattern covering the first passivation pattern, the sacrificial pattern, the first conductive pattern, and the second conductive pattern; and
Comprising removing the sacrificial pattern to form a void under the second passivation pattern,
The first conductive pattern includes a metal in ohmic contact with the semiconductor structure,
The second conductive pattern is a method of manufacturing a semiconductor device including a metal that is Schottky bonded to the semiconductor structure. 제 17 항에 있어서,
상기 희생 패턴을 제거하는 것은:
상기 제2 패시베이션 패턴의 일부를 식각하여, 상기 희생 패턴을 노출시키는 홀을 형성하는 것; 및
상기 홀을 통해 상기 희생 패턴을 식각하는 식각액을 제공하여, 상기 희생 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법.18. The method of claim 17,
Removing the sacrificial pattern comprises:
etching a portion of the second passivation pattern to form a hole exposing the sacrificial pattern; and
and removing the sacrificial pattern by providing an etchant for etching the sacrificial pattern through the hole. 제 18 항에 있어서,
상기 홀을 형성하는 것은 상기 희생 패턴의 양 단부들을 노출시키는 한 쌍의 홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.19. The method of claim 18,
The forming of the hole may include forming a pair of holes exposing both ends of the sacrificial pattern. 제 18 항에 있어서,
상기 희생 패턴을 제거한 후, 상기 홀을 채우는 갭필 패턴을 형성하는 것을 더 포함하되,
상기 갭필 패턴의 물질은 상기 제1 및 제2 패시베이션 패턴들의 물질과 다른 반도체 소자의 제조 방법.
19. The method of claim 18,
After removing the sacrificial pattern, further comprising forming a gap-fill pattern filling the hole,
The material of the gap-fill pattern is different from the material of the first and second passivation patterns.
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