JP2009272433A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、例えば化合物半導体からなるＨＥＭＴ(High Electron Mobility Transistor；高電子移動度トランジスタ)に用いて好適の半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device suitable for use in, for example, a HEMT (High Electron Mobility Transistor) made of a compound semiconductor and a method for manufacturing the same.
近年、ＨＥＭＴは、優れた高速特性を有するため、光通信システムの信号処理回路、その他の高速デジタル回路などに応用されている。特に、優れた低雑音特性を有するため、マイクロ波やミリ波帯での増幅器への応用も期待されている。
一方、ＨＥＭＴの高周波特性を向上させるために、トランジスタの電流利得に関する増幅動作の周波数の上限である電流利得の遮断周波数（増幅限界周波数）ｆＴの値をより大きくすることが必要である。このために、素子の増幅率に関連する素子パラメータである相互コンダクタンスｇｍの値をより大きくすること、及び、ゲート長を短縮してゲート・ソース間の容量を低減することが必要である。
In recent years, HEMTs have excellent high-speed characteristics, and thus have been applied to signal processing circuits of optical communication systems and other high-speed digital circuits. In particular, since it has excellent low noise characteristics, application to amplifiers in the microwave and millimeter wave bands is also expected.
Meanwhile, in order to improve the high frequency characteristics of the HEMT, it is necessary to increase the value of the cutoff frequency (amplification limit frequency) f T of the current gain, which is the upper limit of the frequency of the amplification operation relates to a current gain of the transistor. For this purpose, it is necessary to increase the value of the mutual conductance gm, which is an element parameter related to the amplification factor of the element, and to shorten the gate length to reduce the gate-source capacitance.
特に、例えば集積化（例えばＭＭＩＣ化）した場合にも高周波特性が悪くならないように、ゲート電極の周囲にある層間絶縁膜（保護膜）による寄生容量を低減することが必要である。
この寄生容量を低減するには、ゲート電極の周囲にある層間絶縁膜を除去することが効果的である。
In particular, it is necessary to reduce the parasitic capacitance due to the interlayer insulating film (protective film) around the gate electrode so that the high frequency characteristics are not deteriorated even in the case of integration (for example, MMIC).
In order to reduce the parasitic capacitance, it is effective to remove the interlayer insulating film around the gate electrode.
例えば、以下のようにして、ゲート電極の周囲にある層間絶縁膜を除去している。
つまり、まず、ゲート電極の周囲に充填材層を形成した後、全面を覆うように層間絶縁膜を形成する。
次に、充填材層の端部が露出するように層間絶縁膜にホールを形成する。
そして、充填材層を溶解し、ホールを介して除去する。
For example, the interlayer insulating film around the gate electrode is removed as follows.
That is, first, after forming a filler layer around the gate electrode, an interlayer insulating film is formed so as to cover the entire surface.
Next, a hole is formed in the interlayer insulating film so that the end portion of the filler layer is exposed.
Then, the filler layer is dissolved and removed through the holes.
このようにして、ゲート電極の周囲が空洞になるように層間絶縁膜が形成される。
ところで、空洞とホールの境界部分の開口、即ち、充填材層を除去するために用いられた開口（抜き穴）を完全に封止することができないと、その後の工程で空洞内に液体等が浸入し、特性劣化につながるおそれがある。
しかしながら、空洞とホールの境界部分の開口の大きさが大きすぎると、ホール内に金属層を堆積させても、開口を封止できない場合がある。このため、歩留まりが良くない。
By the way, if the opening at the boundary portion between the cavity and the hole, that is, the opening used to remove the filler layer (open hole) cannot be completely sealed, liquid or the like will enter the cavity in the subsequent process. There is a risk of intrusion and deterioration of characteristics.
However, if the size of the opening at the boundary between the cavity and the hole is too large, the opening may not be sealed even if a metal layer is deposited in the hole. For this reason, the yield is not good.
また、空洞を形成するための上記充填材層の端部がテーパ状になっていると、このテーパ状部分にホールを形成した場合、ホールを形成する位置によって、空洞とホールの境界部分の開口の高さが異なってしまうことになる。
このように、空洞とホールの境界部分の開口の高さが場所によって異なってしまうと、開口の高さに対して金属層の厚さが十分でない場所ができてしまい、開口を完全に封止できない場合がある。
Further, when the end of the filler layer for forming the cavity is tapered, when a hole is formed in the tapered portion, the opening of the boundary portion between the cavity and the hole depends on the position where the hole is formed. Will be different in height.
In this way, if the height of the opening at the boundary between the cavity and the hole varies depending on the location, a location where the thickness of the metal layer is not sufficient relative to the height of the opening is created, and the opening is completely sealed There are cases where it is not possible.
また、開口の高さに対して金属層の厚さが十分に確保されるようにしなくてはならないが、このためには、ホールを形成する位置及び金属層の厚さを正確に制御しなければならない。しかしながら、このような制御を正確に行なうのは難しい。
そこで、ゲート電極の周囲に形成される空洞（空間）と保護膜（例えば層間絶縁膜）に形成されるホールとの境界部分の開口を封止しやすい構造を実現し、これにより、簡易な制御で、封止された空間を、ゲート電極の周囲に、歩留まり良く形成できるようにしたい。
In addition, it is necessary to ensure that the metal layer has a sufficient thickness relative to the height of the opening. For this purpose, the position where the hole is formed and the thickness of the metal layer must be accurately controlled. I must. However, it is difficult to perform such control accurately.
Therefore, a structure that easily seals the opening at the boundary between the cavity (space) formed around the gate electrode and the hole formed in the protective film (for example, the interlayer insulating film) is realized, thereby enabling simple control. Thus, it is desired to form a sealed space around the gate electrode with a high yield.
このため、本半導体装置の製造方法は、ゲート電極を形成し、ゲート電極の近傍に第１充填材層を形成し、第１充填材層に連なり、かつ、ゲート電極を覆う第２充填材層を形成し、第１充填材層、第２充填材層、ゲート電極を覆う保護膜を形成し、保護膜に１充填材層に接する第１のホールを形成し、第１のホールを介して第１充填材層及び第２充填材層を除去し、高さが低い部分と高さが高い部分とを有する階段状の空間をゲート電極の周囲に形成することを要件とする。 For this reason, in the manufacturing method of the semiconductor device, the gate electrode is formed, the first filler layer is formed in the vicinity of the gate electrode, the second filler layer is connected to the first filler layer and covers the gate electrode. Forming a protective film covering the first filler layer, the second filler layer, and the gate electrode, forming a first hole in contact with the one filler layer in the protective film, and passing through the first hole It is necessary to remove the first filler layer and the second filler layer and to form a stepped space having a low height portion and a high height portion around the gate electrode.
本半導体装置は、ゲート電極と、高さが低い部分と高さが高い部分とを有する階段状の空間をゲート電極の周囲に有する保護膜と、高さが低い部分に接するように保護膜に形成されたホールとを備えることを要件とする。 The semiconductor device includes a protective film having a gate electrode, a stepped space having a low height portion and a high height portion around the gate electrode, and a protective film so as to be in contact with the low height portion. It is a requirement to provide a formed hole.
したがって、本半導体装置及びその製造方法によれば、ゲート電極の周囲に形成される空間と保護膜に形成されるホールとの境界部分の開口を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間を、ゲート電極の周囲に、歩留まり良く形成できるという利点がある。 Therefore, according to the present semiconductor device and the manufacturing method thereof, there is an advantage that it is possible to realize a structure that can easily seal the opening at the boundary portion between the space formed around the gate electrode and the hole formed in the protective film. Accordingly, there is an advantage that the sealed space can be formed around the gate electrode with a high yield by simple control.
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる半導体装置及びその製造方法について、図１〜図９を参照しながら説明する。
Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to FIGS.
本実施形態にかかる半導体装置の構成及びその製造方法について、図１を参照しながら説明する。
まず、本半導体装置は、図１（Ａ），（Ｂ）に示すように、半導体基板１上に形成され、複数の半導体層（化合物半導体層）を積層してなる半導体積層構造からなる活性領域２と、活性領域２上に形成されたゲート電極３と、ゲート電極３の周囲に空間（空洞）６が形成されるように表面を覆う保護膜（絶縁膜；ここでは樹脂膜）４と、保護膜４に形成されたホール５とを備える。
The configuration of the semiconductor device according to the present embodiment and the manufacturing method thereof will be described with reference to FIG.
First, as shown in FIGS. 1A and 1B, the present semiconductor device is an active region formed on a semiconductor substrate 1 and having a semiconductor stacked structure in which a plurality of semiconductor layers (compound semiconductor layers) are stacked. 2, a gate electrode 3 formed on the active region 2, a protective film (insulating film; here a resin film) 4 covering the surface so that a space (cavity) 6 is formed around the gate electrode 3, And a hole 5 formed in the protective film 4.
ここで、ホール５は、ゲート電極３の周囲に空間（空洞）を形成するための充填材を溶出させるための充填材溶出用ホール（封じ込め用ホール；第１のホール）である。
このホール５は、図１（Ａ），（Ｂ）に示すように、ゲート電極３の上方の領域以外の領域に形成されている。ここでは、ゲート電極３の長さ方向の延長線上の領域に、ゲート電極３の周囲に形成される空間６に横方向（水平方向）から接続されるように形成されている。
Here, the hole 5 is a filler elution hole (containment hole; first hole) for eluting the filler for forming a space (cavity) around the gate electrode 3.
As shown in FIGS. 1A and 1B, the hole 5 is formed in a region other than the region above the gate electrode 3. Here, the gate electrode 3 is formed so as to be connected to a space 6 formed around the gate electrode 3 from the lateral direction (horizontal direction) in a region on the extension line in the length direction of the gate electrode 3.
特に、本実施形態では、図１（Ｂ）に示すように、ゲート電極３の周囲に形成される空間６は、ゲート電極３と保護膜４との間に形成されており、高さが低い部分［図１（Ｂ）中、ｄ１；狭い空間］６Ａと高さが高い部分［図１（Ｂ）中、ｄ２；ｄ１＜ｄ２；広い空間］６Ｂとを有する階段状の空間になっている。
ここで、ゲート電極３の周囲に形成される空間６がこのような構造になっているのは、以下の理由による。
In particular, in this embodiment, as shown in FIG. 1B, the space 6 formed around the gate electrode 3 is formed between the gate electrode 3 and the protective film 4 and has a low height. A step-like space having a portion [d 1 ; narrow space] 6A in FIG. 1B and a high portion [d 2 ; d 1 <d 2 ; wide space in FIG. 1B] 6B. It has become.
Here, the reason why the space 6 formed around the gate electrode 3 has such a structure is as follows.
通常、ゲート電極３の周囲に空間（本実施形態の高さが高い部分６Ｂに相当する）を形成するためにゲート電極３を覆うように設けられる充填材は、ゲート電極３があるため、厚さが厚くなってしまう。このため、ゲート電極３の周囲に形成される空間の高さも高くなる。
このように厚さが厚い充填材に充填材溶出用ホールを形成すると、充填材を溶出させてゲート電極３の周囲に形成される空間と充填材溶出用ホールとの境界部分の開口（溶出口）の高さが高くなってしまう。このような溶出口を封止するのは難しい。
Normally, the filler provided to cover the gate electrode 3 in order to form a space around the gate electrode 3 (corresponding to the portion 6B having a high height in this embodiment) includes the gate electrode 3, so Will become thicker. For this reason, the height of the space formed around the gate electrode 3 is also increased.
When the filler elution hole is formed in the thick filler as described above, the filler is eluted and an opening (elution port) at the boundary between the space formed around the gate electrode 3 and the filler elution hole is formed. ) Becomes higher. It is difficult to seal such an elution port.
そこで、図１（Ｂ）に示すように、ゲート電極３の周囲に形成される空間６を、高さが低い部分６Ａを有するものとし、この高さが低い部分６Ａに接するように、保護膜４に充填材溶出用ホール５を形成して、ゲート電極３の周囲に形成される空間６（ここでは高さが低い部分６Ａ）と保護膜４に形成されるホール５との境界部分の開口（溶出口）１０を封止しやすい構造にしている。 Therefore, as shown in FIG. 1B, the space 6 formed around the gate electrode 3 has a portion 6A having a low height, and the protective film is in contact with the portion 6A having a low height. 4 is formed at the boundary portion between the space 6 formed in the periphery of the gate electrode 3 (here, the portion 6A having a low height) and the hole 5 formed in the protective film 4. (Elution port) 10 is structured to be easily sealed.
また、本実施形態では、図１（Ｂ）に示すように、ホール５の側面及び底面を覆うように封止膜（絶縁膜又は金属膜）７が形成されている。この封止膜７の厚さ［図１（Ｂ）中、ｄ３］は、階段状の空間６の高さが低い部分６Ａの高さよりも厚くなっている（ｄ３＞ｄ１）。これにより、ゲート電極３の周囲に形成される空間６（ここでは高さが低い部分６Ａ）と保護膜４に形成されるホール５との境界部分の開口１０が完全に閉じられ、ゲート電極３の周囲に形成される空間６が完全に封止されて閉空間となるようにしている。 In this embodiment, as shown in FIG. 1B, a sealing film (insulating film or metal film) 7 is formed so as to cover the side surface and bottom surface of the hole 5. The thickness of the sealing film 7 [d 3 in FIG. 1B] is thicker than the height of the portion 6A where the height of the stepped space 6 is low (d 3 > d 1 ). As a result, the opening 10 at the boundary between the space 6 (the portion 6A having a low height here) formed around the gate electrode 3 and the hole 5 formed in the protective film 4 is completely closed. The space 6 formed around is completely sealed to be a closed space.
なお、図１（Ｂ）中、符号８はコンタクトホールを示しており、符号９は引き出し電極（配線金属）を示している。また、図１（Ａ）では、説明を分かりやすくするために、引き出し電極９や封止膜７は図示を省略している。
このように構成される本半導体装置は、以下のような製造方法によって製造することができる。
In FIG. 1B, reference numeral 8 indicates a contact hole, and reference numeral 9 indicates a lead electrode (wiring metal). Further, in FIG. 1A, the drawing electrode 9 and the sealing film 7 are not shown for easy understanding.
The semiconductor device configured as described above can be manufactured by the following manufacturing method.
まず、半導体基板１上に、複数の半導体層（化合物半導体層）を積層してなる半導体積層構造からなる活性領域２を形成する［図１（Ａ），（Ｂ）参照］。
次いで、活性領域２上に、ゲート電極３を形成する［図１（Ａ），（Ｂ）参照］。
次に、ゲート電極３の近傍に所望の厚さの第１充填材層を形成する。ここでは、ゲート電極３の長さ方向の延長線上の領域に第１充填材層を形成する［例えば図５（Ｂ），（ｂ）参照］。
First, an active region 2 having a semiconductor stacked structure formed by stacking a plurality of semiconductor layers (compound semiconductor layers) is formed on a semiconductor substrate 1 [see FIGS. 1A and 1B].
Next, a gate electrode 3 is formed on the active region 2 [see FIGS. 1A and 1B].
Next, a first filler layer having a desired thickness is formed in the vicinity of the gate electrode 3. Here, a first filler layer is formed in a region on an extension line in the length direction of the gate electrode 3 [see, for example, FIGS. 5B and 5B].
次いで、第１充填材層に連なり、かつ、ゲート電極３が覆われるように第２充填材層を形成する［例えば図６（Ａ），（ａ）参照］。
そして、第１充填材層、第２充填材層、ゲート電極３が覆われるように保護膜（ここでは樹脂膜）４を形成する［例えば図６（Ｂ），（ｂ）参照］。
次いで、保護膜４に第１充填材層に接するようにホール５を形成する［例えば図７（Ａ），（ａ）参照］。
Next, a second filler layer is formed so as to be continuous with the first filler layer and cover the gate electrode 3 [see, for example, FIGS. 6A and 6A].
Then, a protective film (here, a resin film) 4 is formed so as to cover the first filler layer, the second filler layer, and the gate electrode 3 [see, for example, FIGS. 6B and 6B].
Next, a hole 5 is formed in the protective film 4 so as to be in contact with the first filler layer [see, for example, FIGS. 7A and 7A].
その後、ホール５を介して第１充填材層及び第２充填材層を除去することによって、高さが低い部分６Ａ［図１（Ｂ）中、ｄ１］と高さが高い部分６Ｂ［図１（Ｂ）中、ｄ２；ｄ１＜ｄ２］とを有する階段状の空間６をゲート電極３の周囲に形成する［図１（Ｂ）参照］。
このようにして、ゲート電極３の周囲に空間６を形成した後、この空間６（ここではこの空間の高さが低い部分６Ａ）が封止されるように封止膜７（例えば絶縁膜、金属膜など）を堆積させる［図１（Ｂ）参照］。なお、封止膜７を金属膜とする場合、ゲート電極やソース・ドレイン電極の配線の一部として機能させることもできる。
Thereafter, by removing the first filler layer and the second filler layer through the holes 5, the portion 6A having a low height [d 1 in FIG. 1B] and the portion 6B having a high height [FIG. 1 (B), a stepped space 6 having d 2 ; d 1 <d 2 ] is formed around the gate electrode 3 [see FIG. 1 (B)].
After the space 6 is formed around the gate electrode 3 in this way, the sealing film 7 (for example, an insulating film, for example) is formed so that the space 6 (here, the portion 6A where the height of the space is low) is sealed. A metal film or the like is deposited [see FIG. 1B]. When the sealing film 7 is a metal film, it can function as part of the wiring of the gate electrode and the source / drain electrode.
ここでは、封止膜７は、階段状の空間６の高さが低い部分６Ａの高さ［図１（Ｂ）中、ｄ１］よりも厚くなるように形成する［図１（Ｂ）参照］。これは、ゲート電極３の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を、ホール５の底面に堆積する封止膜７によって封止するためである。つまり、ホール５の側面に付着する封止膜７によって封止しようとすると、開口１０を封止しきれない場合があるため、ホール５の底面に堆積する封止膜７によって封止することで、開口１０を確実に封止できるようにしている。 Here, the sealing film 7 is formed to be thicker than the height [d 1 in FIG. 1B] of the portion 6A where the height of the stepped space 6 is low [see FIG. 1B]. ]. This is because the opening 10 at the boundary between the space 6 formed around the gate electrode 3 and the hole 5 formed in the protective film 4 is sealed by the sealing film 7 deposited on the bottom surface of the hole 5. is there. That is, if the sealing is performed with the sealing film 7 attached to the side surface of the hole 5, the opening 10 may not be completely sealed. Therefore, the sealing film 7 deposited on the bottom surface of the hole 5 may be sealed. The opening 10 can be reliably sealed.
このように、本実施形態では、開口（溶出口）１０の大きさを小さくし、さらに、開口１０を、ホール５の底面に堆積する封止膜７によって封止するようにして、ゲート電極３の周囲に形成される空間６を、簡易、かつ、確実に封止できるようにしている。この結果、開口１０は封止膜７によって完全に閉じられ、ゲート電極３の周囲に形成される空間６が完全に封止されることになる。 As described above, in the present embodiment, the size of the opening (elution port) 10 is reduced, and the opening 10 is further sealed with the sealing film 7 deposited on the bottom surface of the hole 5. The space 6 formed in the vicinity of can be easily and reliably sealed. As a result, the opening 10 is completely closed by the sealing film 7, and the space 6 formed around the gate electrode 3 is completely sealed.
以下、本発明を、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ（電界効果型半導体装置；高周波素子）に適用した場合、より具体的には、ＩｎＰ基板上に形成されるＨＥＭＴ（ＩｎＰ−ＨＥＭＴ）の製造方法を例に挙げて説明する。
まず、図２（Ａ），（ａ）に示すように、ＩｎＰ基板１１（半導体基板）上に、下から順に、ｉ−ＩｎＡｌＡｓバッファ層１２（例えば厚さ３００ｎｍ）、ｉ−ＩｎＧａＡｓチャネル層１３（電子走行層；キャリア走行層；例えば厚さ１５ｎｍ）、プレーナドープしたｎ−ＩｎＡｌＡｓ電子供給層１４（キャリア供給層）、ｉ−ＩｎＰストッパ層１５（エッチング停止層；例えば厚さ５ｎｍ）、ｎ−ＩｎＧａＡｓキャップ層１６（コンタクト層；例えば、不純物濃度１×１０１９ｃｍ−３，厚さ５０ｎｍ)を、例えばＭＯＣＶＤ法（有機金属化学気相成長法）によって積層させて半導体積層構造を形成する。
Hereinafter, when the present invention is applied to, for example, an HEMT (field effect semiconductor device; high-frequency element) made of a compound semiconductor provided in an integrated circuit (for example, MMIC), it is more specifically formed on an InP substrate. A manufacturing method of HEMT (InP-HEMT) will be described as an example.
First, as shown in FIGS. 2A and 2A, on an InP substrate 11 (semiconductor substrate), an i-InAlAs buffer layer 12 (for example, a thickness of 300 nm), an i-InGaAs channel layer 13 ( Electron traveling layer; carrier traveling layer; thickness 15 nm, for example, planar doped n-InAlAs electron supply layer 14 (carrier supply layer), i-InP stopper layer 15 (etching stop layer; thickness 5 nm, for example), n-InGaAs A cap layer 16 (contact layer; for example, an impurity concentration of 1 × 10 19 cm −3 and a thickness of 50 nm) is stacked by, for example, MOCVD (metal organic chemical vapor deposition) to form a semiconductor stacked structure.
なお、プレーナドープしたｎ−ＩｎＡｌＡｓ電子供給層１４（即ち、Ｓｉをδドープしてｎ型導電性を付与したｎ−ＩｎＡｌＡｓ電子供給層）に代えて、下から順に、ｉ−ＩｎＡｌＡｓスペーサ層（例えば厚さ３ｎｍ）、Ｓｉをδドープしてｎ型導電性を付与したｎ−ＩｎＡｌＡｓにより形成されるδドープ層（プレーナドープ層，電子供給層；例えば不純物濃度５×１０１２ｃｍ−２）、ｉ−ＩｎＡｌＡｓバリヤ層（例えば厚さ６ｎｍ）を積層させたものとして構成しても良い。 Instead of the planar-doped n-InAlAs electron supply layer 14 (that is, the n-InAlAs electron supply layer provided with n-type conductivity by δ-doping Si), an i-InAlAs spacer layer (for example, from the bottom) 3 nm thick), δ-doped layer (planar doped layer, electron supply layer; for example, impurity concentration 5 × 10 12 cm −2 ) formed by n-InAlAs doped with Si by δ-doping and imparting n-type conductivity, i -An InAlAs barrier layer (for example, 6 nm thick) may be laminated.
次に、図２（Ｂ），（ｂ）に示すように、例えばフォトリソグラフィ技術によって素子分離領域を規定する。
まず、レジスト膜（図示せず）を設けた後、例えばリン酸，過酸化水素水，水の混合液（リン酸系のエッチャント）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層１６を除去する。このとき、エッチングはｉ−ＩｎＰストッパ層１５の上面（表面）で停止する。次いで、ｉ−ＩｎＰストッパ層１５を例えば塩酸とリン酸の混合液で選択的に除去する。次に、ｎ−ＩｎＡｌＡｓ電子供給層１４からｉ−ＩｎＧａＡｓチャネル層１３までを、ｎ−ＩｎＧａＡｓキャップ層１６と同様に、例えばリン酸系のエッチャントでエッチングして、ｉ−ＩｎＡｌＡｓバッファ層１２を露出させた後、レジスト膜を除去する。このようにして、メサエッチングにより素子間分離が行なわれる。これにより、素子動作領域（活性領域）のメサ構造（半導体積層構造）が形成される。
Next, as shown in FIGS. 2B and 2B, an element isolation region is defined by, for example, a photolithography technique.
First, after providing a resist film (not shown), the n-InGaAs cap layer 16 is removed by wet etching using, for example, a mixed solution of phosphoric acid, hydrogen peroxide water, and water (phosphoric acid-based etchant). At this time, the etching stops at the upper surface (surface) of the i-InP stopper layer 15. Next, the i-InP stopper layer 15 is selectively removed with, for example, a mixed solution of hydrochloric acid and phosphoric acid. Next, the n-InAlAs electron supply layer 14 to the i-InGaAs channel layer 13 are etched with, for example, a phosphoric acid-based etchant in the same manner as the n-InGaAs cap layer 16 to expose the i-InAlAs buffer layer 12. After that, the resist film is removed. In this way, element separation is performed by mesa etching. As a result, a mesa structure (semiconductor multilayer structure) of the element operation region (active region) is formed.
次に、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、ｎ−ＩｎＧａＡｓキャップ層１６上に、ソース電極及びドレイン電極の大きさに対応する開口部を有する新たなレジスト膜（図示せず）を設ける。
そして、全面に、Ｔｉ(厚さ１０ｎｍ)，Ｐｔ(厚さ３０ｎｍ)，Ａｕ(厚さ３００ｎｍ)を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図３（Ａ），（ａ）に示すように、ｎ−ＩｎＧａＡｓキャップ１６上に、Ｔｉ／Ｐｔ／Ａｕの３層構造のソース電極１７及びドレイン電極１８を形成する。
Next, in order to define the source electrode region and the drain electrode region (ohmic electrode region) by, for example, photolithography technology, a new opening having an opening corresponding to the size of the source electrode and the drain electrode is formed on the n-InGaAs cap layer 16. A resist film (not shown) is provided.
Then, Ti (thickness 10 nm), Pt (thickness 30 nm), and Au (thickness 300 nm) are sequentially deposited on the entire surface (for example, after being deposited by vacuum evaporation), and then the resist film and the resist film are formed on the resist film. By removing the deposited Ti / Pt / Au (ie, by lift-off method), three layers of Ti / Pt / Au are formed on the n-InGaAs cap 16 as shown in FIGS. A source electrode 17 and a drain electrode 18 having a structure are formed.
次に、図３（Ｂ），（ｂ）に示すように、例えばプラズマＣＶＤ法によって、全面に、例えばＳｉＮ膜１９（絶縁膜；保護膜）を例えば２０〜１００ｎｍ程度堆積させる。
次いで、図４（Ａ），（ａ）に示すように、例えばフォトリソグラフィ技術あるいはＥＢリソグラフィ（電子ビーム露光法）を用いてリセス（リセス領域；リセス部）２０を形成する。
Next, as shown in FIGS. 3B and 3B, for example, a SiN film 19 (insulating film; protective film) is deposited on the entire surface by, eg, plasma CVD, for example, about 20 to 100 nm.
Next, as shown in FIGS. 4A and 4A, a recess (recess region; recess portion) 20 is formed by using, for example, a photolithography technique or EB lithography (electron beam exposure method).
まず、ＳｉＮ膜１９に形成されるリセス形成用開口部に対応する開口部を有する新たなレジスト膜を設けた後、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングでＳｉＮ膜１９を除去して、ＳｉＮ膜１９に、所望の長さのリセス２０を形成しうる大きさのリセス形成用開口部を形成する。
次いで、このリセス形成用開口部を介して、例えばリン酸，過酸化水素水，水の混合液（エッチング液）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層１６を除去し、所望のリセス長のリセス２０を形成する。このとき、エッチング液はｉ−ＩｎＰストッパ層１５をほとんどエッチングしないため、ｉ−ＩｎＰストッパ層１５の表面でエッチングが停止する。つまり、ｉ−ＩｎＰストッパ層１５に対してｎ−ＩｎＧａＡｓキャップ層１６が選択エッチングされる。これにより、ｉ−ＩｎＰストッパ層１５の表面が露出し、このｉ−ＩｎＰストッパ層１５の表面によってリセス２０の底面（ＩｎＰリセス面）が構成されることになる。
First, after providing a new resist film having an opening corresponding to the recess forming opening formed in the SiN film 19, the SiN film 19 is removed by dry etching using, for example, SF6 or CF4. In 19, a recess forming opening having a size capable of forming a recess 20 having a desired length is formed.
Next, the n-InGaAs cap layer 16 is removed by wet etching using, for example, a mixed solution (etching solution) of phosphoric acid, hydrogen peroxide solution, and water through the opening for forming the recess, and a desired recess length is obtained. A recess 20 is formed. At this time, since the etching solution hardly etches the i-InP stopper layer 15, the etching stops on the surface of the i-InP stopper layer 15. That is, the n-InGaAs cap layer 16 is selectively etched with respect to the i-InP stopper layer 15. As a result, the surface of the i-InP stopper layer 15 is exposed, and the bottom surface (InP recess surface) of the recess 20 is formed by the surface of the i-InP stopper layer 15.
次に、レジスト膜を除去した後、例えば電子ビーム露光法を用いて（即ち、例えば電子線レジスト及び電子線を用いて）、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、図４（Ｂ），（ｂ）に示すように、Ｔ型ゲート電極の軸部のサイズに対応する開口部（ゲート開口；例えば０．１μｍ程度）２１を有する新たなレジスト膜２２を設ける。
この際、ゲート開口２１を介して、例えばクエン酸、過酸化水素水、水の混合液を用いてｉ−ＩｎＧａＡｓチャネル層１３を選択エッチングしてエアギャップ２３を形成する。
Next, after removing the resist film, for example, using an electron beam exposure method (that is, using, for example, an electron beam resist and an electron beam), a T-type gate electrode region having a T-shaped cross-sectional shape is defined. As shown in FIGS. 4B and 4B, a new resist film 22 having an opening (gate opening; for example, about 0.1 μm) 21 corresponding to the size of the shaft portion of the T-type gate electrode is provided.
At this time, the air gap 23 is formed by selectively etching the i-InGaAs channel layer 13 using, for example, a mixed solution of citric acid, hydrogen peroxide, and water through the gate opening 21.
そして、全面に、Ｔｉ（厚さ１０ｎｍ），Ｐｔ（厚さ３０ｎｍ），Ａｕ（厚さ５００ｎｍ）を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜２２とともにレジスト膜２２上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図５（Ａ），（ａ）に示すように、リセス２０内に、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極３０を形成する。これにより、リセス２０の底面を構成するｉ−ＩｎＰストッパ層１５上に、Ｔ型断面形状のゲート電極３０が形成される。ここでは、ゲート電極３０の端面とｉ−ＩｎＰストッパ層１５とはショットキー接触するようになっている。 Then, Ti (thickness 10 nm), Pt (thickness 30 nm), and Au (thickness 500 nm) are sequentially deposited on the entire surface (for example, after vapor deposition by a vacuum vapor deposition method), and then the resist film 22 together with the resist film 22. By removing Ti / Pt / Au deposited thereon (that is, by lift-off method), a three-layer structure of Ti / Pt / Au is formed in the recess 20 as shown in FIGS. The gate electrode 30 is formed. Thereby, the gate electrode 30 having a T-shaped cross section is formed on the i-InP stopper layer 15 constituting the bottom surface of the recess 20. Here, the end face of the gate electrode 30 and the i-InP stopper layer 15 are in Schottky contact.
次に、図５（Ｂ），（ｂ）に示すように、ゲート電極３０の近傍に所望の厚さのＰＭＭＡ樹脂層（第１充填材層）２４を形成する。
ここでは、ゲート電極３０の長さ方向の延長線上の所望の領域にＰＭＭＡ樹脂層２４が形成される。なお、ＰＭＭＡ樹脂層２４は、ゲート電極３０から離れた位置に設けているが、ゲート電極３０に接する位置に設けても良い。
Next, as shown in FIGS. 5B and 5B, a PMMA resin layer (first filler layer) 24 having a desired thickness is formed in the vicinity of the gate electrode 30.
Here, the PMMA resin layer 24 is formed in a desired region on the extension line in the length direction of the gate electrode 30. The PMMA resin layer 24 is provided at a position away from the gate electrode 30, but may be provided at a position in contact with the gate electrode 30.
具体的には、まず、全面に、ＰＭＭＡ樹脂（第１充填材）を、例えば５０ｎｍ〜２００ｎｍ程度の厚さになるように塗布し、例えば２００℃でベーキングする。
なお、後の工程で、保護膜（層間絶縁膜）４で覆われているＰＭＭＡ樹脂が溶出することによって形成される横穴６Ａの高さは、ＰＭＭＡ樹脂の厚さによって規定されるため、ＰＭＭＡ樹脂の厚さは、厚さが薄い封止膜７で横穴６Ａを封止できる程度の厚さに設定すれば良い。
Specifically, first, PMMA resin (first filler) is applied on the entire surface so as to have a thickness of, for example, about 50 nm to 200 nm, and baked at, for example, 200 ° C.
In addition, since the height of the horizontal hole 6A formed by the elution of the PMMA resin covered with the protective film (interlayer insulating film) 4 in a later process is defined by the thickness of the PMMA resin, May be set to such a thickness that the lateral hole 6A can be sealed with the sealing film 7 having a small thickness.
次に、例えばフォトリソグラフィ技術を用いて、ＰＭＭＡ樹脂層（第１充填材層）２４を形成する領域を規定すべく、新たなレジスト膜を設ける。
次いで、例えば酸素を含むガスを用いたドライエッチングで余分なＰＭＭＡ樹脂を除去し、ＰＭＭＡ樹脂層２４を形成する。
次に、図６（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）に連なり、かつ、ゲート電極３０が覆われるようにＰＭＧＩ樹脂層２５（第２充填材層）を形成する。この場合、ＰＭＧＩ樹脂層２５は、ゲート電極３０があるため、厚さが厚くなる。ここでは、ＰＭＧＩ樹脂層２５の厚さは、ＰＭＭＡ樹脂層２４の厚さよりも厚くなる。
Next, a new resist film is provided to define a region where the PMMA resin layer (first filler layer) 24 is to be formed using, for example, a photolithography technique.
Next, excess PMMA resin is removed by dry etching using a gas containing oxygen, for example, and the PMMA resin layer 24 is formed.
Next, as shown in FIGS. 6A and 6A, the PMGI resin layer 25 (second filler) is connected to the PMMA resin layer 24 (first filler layer) and the gate electrode 30 is covered. Layer). In this case, since the PMGI resin layer 25 has the gate electrode 30, the thickness is increased. Here, the thickness of the PMGI resin layer 25 is larger than the thickness of the PMMA resin layer 24.
なお、本実施形態では、第１充填材層としてＰＭＭＡ樹脂層２４を用い、第２充填材層としてＰＭＧＩ層２５を用いているが、これに限られるものではない。第１充填材層及び第２充填材層は、少なくとも、（１）第１充填材及び第２充填材が同じ有機溶剤に溶けること、（２）第２充填材層を形成するための加工を行なう際に第１充填材層が加工されないこと、（３）第１充填材及び第２充填材がその後のプロセス温度に耐えるものであること、という条件を満たす材料を用いて形成すれば良い。 In the present embodiment, the PMMA resin layer 24 is used as the first filler layer and the PGI layer 25 is used as the second filler layer. However, the present invention is not limited to this. The first filler layer and the second filler layer have at least (1) the first filler and the second filler are dissolved in the same organic solvent, and (2) processing for forming the second filler layer. What is necessary is just to form using the material which satisfy | fills that a 1st filler layer is not processed when performing, and (3) that a 1st filler and a 2nd filler can endure process temperature after that.
具体的には、まず、レジスト膜を除去した後、全面に、例えばＰＭＧＩ樹脂（第２充填材）を、例えば０．５μｍ〜１．５μｍ程度の厚さになるように塗布し、例えば２００℃でベーキングする。なお、ＰＭＧＩ樹脂の厚さは、ゲート電極３０を埋め込める程度の厚さに設定すれば良い。
次に、例えばフォトリソグラフィ技術を用いて、ＰＭＧＩ樹脂層２５（第２充填材層）を形成する領域を規定すべく、新たなレジスト膜を設ける。
Specifically, first, after removing the resist film, for example, a PMGI resin (second filler) is applied to the entire surface so as to have a thickness of about 0.5 μm to 1.5 μm, for example, 200 ° C. Bake with. Note that the thickness of the PMGI resin may be set to a thickness that allows the gate electrode 30 to be embedded.
Next, a new resist film is provided to define a region where the PMGI resin layer 25 (second filler layer) is to be formed using, for example, a photolithography technique.
次いで、例えばアルカリ系の液を用いたウェットエッチングで余分なＰＭＧＩ樹脂を除去し、ＰＭＧＩ樹脂層２５（第２充填材層）を形成する。この際、ＰＭＭＡ樹脂層２４はアルカリ耐性があるため、エッチングされない。
次に、図６（Ｂ），（ｂ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）、ＰＭＧＩ樹脂層２５（第２充填材層）、ゲート電極３０を含む全面が覆われるように、保護膜（絶縁膜；層間膜；ここでは樹脂膜）４を形成する。
Next, excess PMGI resin is removed, for example, by wet etching using an alkaline liquid, and the PMGI resin layer 25 (second filler layer) is formed. At this time, the PMMA resin layer 24 is not etched because it has alkali resistance.
Next, as shown in FIGS. 6B and 6B, the entire surface including the PMMA resin layer 24 (first filler layer), the PMGI resin layer 25 (second filler layer), and the gate electrode 30 is covered. Thus, a protective film (insulating film; interlayer film; resin film here) 4 is formed.
具体的には、レジスト膜を除去した後、全面に、例えばボリイミド樹脂やＢＣＢ樹脂などの樹脂材を、例えば１．５〜２．５μｍ程度塗布し、例えば２００℃〜３００℃で硬化させて、樹脂膜４を形成する。
次に、図７（Ａ），（ａ）に示すように、ソース電極１７、ドレイン電極１８、ゲート電極３０上に形成された樹脂膜４に、それぞれ、コンタクトホール８（引き出し用ホール；第２のホール）を形成するとともに、ＰＭＭＡ樹脂層（第１充填材層）２４に接するように充填材溶出用ホール５を形成する。
Specifically, after removing the resist film, a resin material such as polyimide resin or BCB resin is applied to the entire surface, for example, about 1.5 to 2.5 μm, and cured at, for example, 200 ° C. to 300 ° C., A resin film 4 is formed.
Next, as shown in FIGS. 7A and 7A, contact holes 8 (leading holes; second holes) are formed in the resin film 4 formed on the source electrode 17, the drain electrode 18, and the gate electrode 30, respectively. And the filler elution hole 5 is formed so as to be in contact with the PMMA resin layer (first filler layer) 24.
具体的には、まず、例えばフォトリソグラフィ技術によってコンタクトホール形成領域及び充填材溶出用ホール形成領域を規定すべく、各電極１７，１８，３０、及び、ＰＭＭＡ樹脂層（第１充填材層）２４の端部の上方に、各ホール８，５の大きさに対応する開口部（レジスト開口）を有する新たなレジスト膜を設ける。ここで、コンタクトホール８及び充填材溶出用ホール５の径は、例えば０．５〜２．０μｍ程度である。 Specifically, first, in order to define the contact hole formation region and the filler elution hole formation region by, for example, photolithography technology, the electrodes 17, 18, and 30 and the PMMA resin layer (first filler layer) 24 are used. A new resist film having an opening (resist opening) corresponding to the size of each of the holes 8 and 5 is provided above the end of the hole. Here, the diameters of the contact hole 8 and the filler elution hole 5 are, for example, about 0.5 to 2.0 μm.
次に、例えば酸素を含むガスを用いたドライエッチングで、樹脂膜４の余分な部分を除去し、コンタクトホール８及び充填材溶出用ホール５を形成する。このエッチングによって、図７（ａ）に示すように、ＰＭＭＡ樹脂層（第１充填材層）２４の一部も除去され、充填材溶出用ホール５の底部側面にＰＭＭＡ樹脂層２４が露出する。つまり、ＰＭＭＡ樹脂層２４によって充填材溶出用ホール５の側面の一部が構成されることになる。 Next, the excess portion of the resin film 4 is removed by dry etching using a gas containing oxygen, for example, and the contact hole 8 and the filler elution hole 5 are formed. By this etching, as shown in FIG. 7A, a part of the PMMA resin layer (first filler layer) 24 is also removed, and the PMMA resin layer 24 is exposed on the bottom side surface of the filler elution hole 5. That is, a part of the side surface of the filler elution hole 5 is constituted by the PMMA resin layer 24.
なお、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって、ゲート電極３０の周囲に形成される空間６と保護膜４に形成される充填材溶出用ホール５との境界部分の開口（溶出口）１０の大きさ（高さ）が規定されることになる［図７（ｂ）参照］。
また、図７（Ａ），（ａ）に示すように、充填材溶出用ホール５は、ゲート電極３０の上方の領域以外の領域に形成されるため、後の工程で、充填材溶出用ホール５を封止するための封止材がゲート電極３０に付着し、特性が悪くなってしまうのを防止することができる。
The filler elution hole 5 formed in the space 6 and the protective film 4 formed around the gate electrode 30 depending on the thickness of the PMMA resin layer 24 constituting a part of the side surface of the filler elution hole 5. The size (height) of the opening (elution port) 10 at the boundary between the two is defined [see FIG. 7B].
Further, as shown in FIGS. 7A and 7A, since the filler elution hole 5 is formed in a region other than the region above the gate electrode 30, the filler elution hole is formed in a later step. It is possible to prevent the sealing material for sealing 5 from adhering to the gate electrode 30 and deteriorating the characteristics.
次に、図７（Ｂ），（ｂ）に示すように、例えば酸素プラズマ等によってレジスト膜を除去した後、例えばＮ−メチル−２−ピロリドン（ＮＭＰ）などの有機溶剤を用いて、ＰＭＭＡ樹脂層２４（第１充填材層）及びＰＭＧＩ樹脂層２５（第２充填材層）を溶解させ、ゲート電極３０の周囲に階段状の空間６を形成する。
ここでは、充填材溶出用ホール５を介して有機溶剤を注入してＰＭＭＡ樹脂層２４及びＰＭＧＩ樹脂層２５を溶解させ、溶解したＰＭＭＡ樹脂及びＰＭＧＩ樹脂を、充填材溶出用ホール５を介して溶出させて、ゲート電極３０の周囲に階段状の空間６を形成する。つまり、最初にＰＭＭＡ樹脂層２４の樹脂膜４によって覆われている部分が溶解して充填材溶出用ホール５を介して溶出することによって充填材溶出用ホール５に連通する横穴（溶出穴；これは階段状の空間６の高さが低い部分６Ａとなる）が形成され、この横穴６Ａ及び充填材溶出用ホール５を介して、溶解したＰＭＭＡ樹脂及びＰＭＧＩ樹脂を溶出させて、ゲート電極３０の周囲に階段状の空間６を形成する。
Next, as shown in FIGS. 7B and 7B, after removing the resist film with, for example, oxygen plasma, the PMMA resin is used with an organic solvent such as N-methyl-2-pyrrolidone (NMP). The layer 24 (first filler layer) and the PMGI resin layer 25 (second filler layer) are dissolved to form a stepped space 6 around the gate electrode 30.
Here, an organic solvent is injected through the filler elution hole 5 to dissolve the PMMA resin layer 24 and the PMGI resin layer 25, and the dissolved PMMA resin and PMGI resin are eluted through the filler elution hole 5. Thus, a stepped space 6 is formed around the gate electrode 30. That is, a portion of the PMMA resin layer 24 covered by the resin film 4 is first melted and eluted through the filler elution hole 5 so as to communicate with the filler elution hole 5 (elution hole; this The stepped space 6 becomes a portion 6A having a low height), and the dissolved PMMA resin and the PMGI resin are eluted through the side hole 6A and the filler elution hole 5 to form the gate electrode 30. A stepped space 6 is formed around the periphery.
次いで、図８（Ａ），（ａ）に示すように、例えばスパッタリング法によって、各ホール５，８内を含む全面に、例えばＴｉＷ（１００ｎｍ）／Ａｕ（１５０ｎｍ）のような金属膜（スパッタ膜）７０を形成する。
ここで、スパッタ膜７０の厚さは、ＰＭＭＡ樹脂（第１充填材）の厚さ（横穴の高さ；ゲート電極３０の周囲に形成される空間６の高さが低い部分６Ａの高さ）よりも厚くなるようにする。これにより、ゲート電極３０の周囲に形成される空間６が封じ込められる。このように、充填材溶出用ホール５に形成される金属膜７０は、封止膜として機能し、配線としては機能しない。一方、コンタクトホール８に形成される金属膜７０は、シードメタルとして機能する。
Next, as shown in FIGS. 8A and 8A, a metal film (sputtered film) such as TiW (100 nm) / Au (150 nm) is formed on the entire surface including the inside of the holes 5 and 8 by, for example, sputtering. ) 70 is formed.
Here, the thickness of the sputtered film 70 is the thickness of the PMMA resin (first filler) (the height of the lateral hole; the height of the portion 6A where the height of the space 6 formed around the gate electrode 30 is low). To be thicker. Thereby, the space 6 formed around the gate electrode 30 is enclosed. Thus, the metal film 70 formed in the filler elution hole 5 functions as a sealing film and does not function as a wiring. On the other hand, the metal film 70 formed in the contact hole 8 functions as a seed metal.
本実施形態では、上述の横穴６Ａの高さは、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって規定される。ＰＭＭＡ樹脂層２４の厚さは任意に設定でき、その厚さを薄くすることができるため、横穴６Ａの高さも低くすることができる。このため、金属膜７０によって横穴６Ａを完全にふさぐことができ、これにより、ゲート電極３０の周囲に形成される空間６を完全に封止することができる。この結果、ゲート電極３０の周囲が閉空間になっている構造が完成する。 In the present embodiment, the height of the horizontal hole 6A described above is defined by the thickness of the PMMA resin layer 24 constituting a part of the side surface of the filler elution hole 5. Since the thickness of the PMMA resin layer 24 can be set arbitrarily and the thickness can be reduced, the height of the lateral hole 6A can also be reduced. For this reason, the horizontal hole 6A can be completely blocked by the metal film 70, and thus the space 6 formed around the gate electrode 30 can be completely sealed. As a result, a structure in which the periphery of the gate electrode 30 is a closed space is completed.
その後、例えばフォトリソグラフィ技術によって配線領域を規定すべく、金属膜７０上に、所望の配線に対応する開口部を有する新たなレジスト膜を設ける。そして、図９（Ａ），（ａＸ），（ａＹ）に示すように、例えばＡｕめっきによって配線（配線金属）９０を形成する。次いで、レジスト除去後に、余分なＴｉＷ／Ａｕスパッタ膜７０を除去する。なお、本実施形態では、充填材溶出用ホール５の部分にも配線金属９０が形成されることになるが、配線としては機能しない。 Thereafter, a new resist film having an opening corresponding to a desired wiring is provided on the metal film 70 in order to define a wiring region by, for example, a photolithography technique. Then, as shown in FIGS. 9A, 9A, 9A, wiring (wiring metal) 90 is formed by, for example, Au plating. Next, after removing the resist, the excess TiW / Au sputtered film 70 is removed. In this embodiment, the wiring metal 90 is also formed in the filler elution hole 5, but it does not function as a wiring.
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、ゲート電極３（３０）の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間（閉空間）６を、ゲート電極３（３０）の周囲に、歩留まり良く（安定して）形成できるという利点がある。 Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the opening 10 at the boundary portion between the space 6 formed around the gate electrode 3 (30) and the hole 5 formed in the protective film 4 is sealed. There is an advantage that a structure that is easy to stop can be realized. Accordingly, there is an advantage that the sealed space (closed space) 6 can be formed with high yield (stable) around the gate electrode 3 (30) with simple control.
特に、ゲート電極３（３０）の周囲にある保護膜（層間絶縁膜）４による寄生容量を増加させることなく、配線を行なって集積化（ＭＭＩＣ化）することができる。これにより、ゲート・ソース間、ゲート・ドレイン間の余分な寄生容量が生じないため、高周波特性の向上が見込まれる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法について、図１０〜図１３を参照しながら説明する。
In particular, wiring can be integrated (MMIC) without increasing the parasitic capacitance due to the protective film (interlayer insulating film) 4 around the gate electrode 3 (30). As a result, no extra parasitic capacitance is generated between the gate and the source and between the gate and the drain, so that an improvement in high frequency characteristics is expected.
[Second Embodiment]
Next, a semiconductor device and a manufacturing method thereof according to the second embodiment will be described with reference to FIGS.
本実施形態にかかる半導体装置及びその製造方法は、上述の第１実施形態が本発明をＩｎＰ−ＨＥＭＴに適用した場合の構成例であるのに対し、本発明をＧａＮ−ＨＥＭＴに適用した場合の構成例である点が異なる。
つまり、本実施形態にかかる半導体装置は、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ［ここではＧａＮ系材料を用いたＨＥＭＴ（ＧａＮ−ＨＥＭＴ）］に本発明を適用したものである。
The semiconductor device and the manufacturing method thereof according to the present embodiment are structural examples in the case where the first embodiment is applied to the InP-HEMT, whereas the first embodiment is applied to the GaN-HEMT. The difference is in the configuration example.
That is, the semiconductor device according to the present embodiment is provided in, for example, an integrated circuit (for example, MMIC), and the present invention is applied to a HEMT made of a compound semiconductor [here, a HEMT using a GaN-based material (GaN-HEMT)]. It is.
以下、本ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、図１０（Ａ），（ａ）に示すように、ＳｉＣ基板（半導体基板）３１上に、例えばＭＯＶＰＥ法（organometallic vapor phase epitaxy；有機金属気相成長法）によって、ｉ−ＧａＮチャネル層３２（電子走行層；例えば厚さ３μｍ）、ｉ−ＡｌＧａＮスペーサ層３３（例えば厚さ５ｎｍ）、ｎ−ＡｌＧａＮ電子供給層３４（例えば厚さ３０ｎｍ；Ｓｉドーピング濃度５×１０１８ｃｍ−３）、ｎ−ＧａＮキャップ層３５（例えば厚さ１０ｎｍ；Ｓｉドーピング濃度５×１０１８ｃｍ−３）を順に積層させて半導体積層構造を形成する。
Hereinafter, the manufacturing method of this GaN-HEMT is demonstrated.
First, as shown in FIGS. 10A and 10A, an i-GaN channel layer 32 is formed on a SiC substrate (semiconductor substrate) 31 by, for example, MOVPE (organometallic vapor phase epitaxy). (Electron transit layer; for example, 3 μm thick), i-AlGaN spacer layer 33 (for example, 5 nm thick), n-AlGaN electron supply layer 34 (for example, 30 nm thick; Si doping concentration 5 × 10 18 cm −3 ), n A GaN cap layer 35 (for example, thickness 10 nm; Si doping concentration 5 × 10 18 cm −3 ) is sequentially stacked to form a semiconductor stacked structure.
次に、図１０（Ｂ），（ｂ）に示すように、例えば酸素のイオン注入によって素子間分離を行なって素子分離注入領域３６を形成する。このため、上述の各実施形態のＩｎＰ−ＨＥＭＴのようなメサ構造による段差は生じない。
その後、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、半導体積層構造上に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有する新たなレジスト膜を設ける。
Next, as shown in FIGS. 10B and 10B, element isolation implantation region 36 is formed by performing element isolation by, for example, oxygen ion implantation. For this reason, there is no step due to the mesa structure like the InP-HEMT in each of the embodiments described above.
Thereafter, in order to define the source electrode region and the drain electrode region (ohmic electrode region) by, for example, a photolithography technique, a new electrode having openings in each of the source electrode formation planned region and the drain electrode formation planned region on the semiconductor stacked structure. A resist film is provided.
次に、図１１（Ａ），（ａ）に示すように、ｎ−ＡｌＧａＮ電子供給層３４上に、ソース電極３７及びドレイン電極３８を形成する。
具体的には、まず、図１１（Ａ）に示すように、フォトリソグラフィ技術によって、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜を設け、例えば塩素系ガスを用いたドライエッチングによって、ソース電極形成予定領域及びドレイン電極形成予定領域のｎ−ＧａＮキャップ層３５を除去する。なお、ｎ−ＧａＮキャップ層３５が少し残されるようにしても良いし、ｎ−ＡｌＧａＮ電子供給層３４が少し削られるようにしても良い。
Next, as shown in FIGS. 11A and 11A, a source electrode 37 and a drain electrode 38 are formed on the n-AlGaN electron supply layer 34.
Specifically, first, as shown in FIG. 11A, a resist film having an opening is provided in each of the source electrode formation scheduled region and the drain electrode formation scheduled region by photolithography, and for example, chlorine-based gas is used. The n-GaN cap layer 35 in the source electrode formation planned region and the drain electrode formation planned region is removed by the dry etching used. The n-GaN cap layer 35 may be left a little, or the n-AlGaN electron supply layer 34 may be slightly shaved.
そして、全面に、Ｔｉ／Ａｌを堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ａｌを除去することによって（即ち、リフトオフ法によって）、ソース電極形成予定領域及びドレイン電極形成予定領域のｎ−ＡｌＧａＮ電子供給層３４上にＴｉ／Ａｌ層を形成する。
そして、例えば、窒素雰囲気中で、４００℃〜１０００℃の温度（例えば６００℃）で熱処理を行なって、オーミック特性を確立する。
Then, after Ti / Al is deposited on the entire surface (for example, after being deposited by vacuum deposition), Ti / Al deposited on the resist film together with the resist film is removed (that is, by lift-off method), A Ti / Al layer is formed on the n-AlGaN electron supply layer 34 in the source electrode formation planned region and the drain electrode formation planned region.
Then, for example, heat treatment is performed at a temperature of 400 ° C. to 1000 ° C. (for example, 600 ° C.) in a nitrogen atmosphere to establish ohmic characteristics.
このようにして、図１１（Ａ）に示すように、Ｔｉ／Ａｌの２層構造のソース電極３７及びドレイン電極３８を形成する。
次に、図１１（Ｂ），（ｂ）に示すように、ｎ−ＧａＮキャップ層３５上にゲート電極３９を形成する。
具体的には、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、ゲート電極形成予定領域に開口部を有する新たなレジスト膜を設ける。
In this way, as shown in FIG. 11A, a source electrode 37 and a drain electrode 38 having a two-layer structure of Ti / Al are formed.
Next, as shown in FIGS. 11B and 11B, a gate electrode 39 is formed on the n-GaN cap layer 35.
Specifically, first, for example, a new resist film having an opening in a region where a gate electrode is to be formed is provided in order to define the gate electrode region using photolithography technology.
そして、全面に、Ｎｉ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＮｉ／Ａｕを除去することによって（即ち、リフトオフ法によって）、ｎ−ＧａＮキャップ層３５上にＮｉ／Ａｕの２層構造のゲート電極３９を形成する。
その後の工程は、上述の第１実施形態のゲート電極を形成した後の工程と同様である［図５（Ｂ），（ｂ）〜図９（Ａ），（ａＸ），（ａＹ）参照］。
Then, after Ni and Au are sequentially deposited on the entire surface (for example, after being deposited by a vacuum deposition method), Ni / Au deposited on the resist film together with the resist film is removed (that is, by a lift-off method). A gate electrode 39 having a Ni / Au two-layer structure is formed on the n-GaN cap layer 35.
Subsequent steps are the same as those after the gate electrode of the first embodiment is formed [see FIGS. 5B, 9B, 9A, 9A, 9A, 9A]. .
つまり、まず、図１２（Ａ），（ａ）に示すように、ゲート電極３９の近傍に所望の厚さのＰＭＭＡ樹脂層（第１充填材層）２４を形成する。
ここでは、ゲート電極３９の長さ方向の延長線上の所望の領域にＰＭＭＡ樹脂層２４が形成される。なお、ＰＭＭＡ樹脂層２４は、ゲート電極３９に接する位置に設けているが、ゲート電極３９から離れた位置に設けても良い。
That is, first, as shown in FIGS. 12A and 12A, a PMMA resin layer (first filler layer) 24 having a desired thickness is formed in the vicinity of the gate electrode 39.
Here, the PMMA resin layer 24 is formed in a desired region on the extension line in the length direction of the gate electrode 39. The PMMA resin layer 24 is provided at a position in contact with the gate electrode 39, but may be provided at a position away from the gate electrode 39.
次いで、図１２（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）に連なり、かつ、ゲート電極３９が覆われるようにＰＭＧＩ樹脂層２５（第２充填材層）を形成する。
次に、図１２（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）、ＰＭＧＩ樹脂層２５（第２充填材層）、ゲート電極３９を含む全面が覆われるように、保護膜（絶縁膜；層間膜；ここでは樹脂膜）４を形成する。
Next, as shown in FIGS. 12A and 12A, the PMGI resin layer 25 (second filler layer) is connected to the PMMA resin layer 24 (first filler layer) and covers the gate electrode 39. ).
Next, as shown in FIGS. 12A and 12A, the entire surface including the PMMA resin layer 24 (first filler layer), the PMGI resin layer 25 (second filler layer), and the gate electrode 39 is covered. Thus, a protective film (insulating film; interlayer film; resin film here) 4 is formed.
次に、図１２（Ａ），（ａ）に示すように、ソース電極３７、ドレイン電極３８、ゲート電極３９上に形成された樹脂膜４に、それぞれ、コンタクトホール８（引き出し用ホール；第２のホール）を形成するとともに、ＰＭＭＡ樹脂層（第１充填材層）２４に接するように充填材溶出用ホール（第１のホール）５を形成する。
次に、図１２（Ｂ），（ｂ）に示すように、例えば酸素プラズマ等によってレジスト膜を除去した後、例えばＮ−メチル−２−ピロリドン（ＮＭＰ）などの有機溶剤を用いて、ＰＭＭＡ樹脂層２４（第１充填材層）及びＰＭＧＩ樹脂層２５（第２充填材層）を溶解させ、ゲート電極３９の周囲に階段状の空間６を形成する。
Next, as shown in FIGS. 12A and 12A, contact holes 8 (extraction holes; second holes) are formed in the resin film 4 formed on the source electrode 37, the drain electrode 38, and the gate electrode 39, respectively. And a filler elution hole (first hole) 5 so as to be in contact with the PMMA resin layer (first filler layer) 24.
Next, as shown in FIGS. 12B and 12B, after removing the resist film by, for example, oxygen plasma or the like, an organic solvent such as N-methyl-2-pyrrolidone (NMP) is used to remove the PMMA resin. The layer 24 (first filler layer) and the PMGI resin layer 25 (second filler layer) are dissolved to form a stepped space 6 around the gate electrode 39.
次いで、図１３（Ａ），（ａＸ），（ａＹ）に示すように、例えばスパッタリング法によって、各ホール５，８内を含む全面に、例えばＴｉＷ（１００ｎｍ）／Ａｕ（１５０ｎｍ）のような金属膜（スパッタ膜）７０を形成する。
本実施形態では、上述の横穴６Ａの高さは、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって規定される。ＰＭＭＡ樹脂層２４の厚さは任意に設定でき、その厚さを薄くすることができるため、横穴６Ａの高さも低くすることができる。このため、金属膜７０によって横穴６Ａを完全にふさぐことができ、これにより、ゲート電極３０の周囲に形成される空間６を完全に封止することができる。この結果、ゲート電極３０の周囲が閉空間になっている構造が完成する。
Next, as shown in FIGS. 13A, 13A, and 13AY, a metal such as TiW (100 nm) / Au (150 nm) is formed on the entire surface including the insides of the holes 5 and 8 by, for example, sputtering. A film (sputtered film) 70 is formed.
In the present embodiment, the height of the horizontal hole 6A described above is defined by the thickness of the PMMA resin layer 24 constituting a part of the side surface of the filler elution hole 5. Since the thickness of the PMMA resin layer 24 can be set arbitrarily and the thickness can be reduced, the height of the lateral hole 6A can also be reduced. For this reason, the horizontal hole 6A can be completely blocked by the metal film 70, and thus the space 6 formed around the gate electrode 30 can be completely sealed. As a result, a structure in which the periphery of the gate electrode 30 is a closed space is completed.
その後、例えばフォトリソグラフィ技術によって配線領域を規定すべく、金属膜７０上に、所望の配線に対応する開口部を有する新たなレジスト膜を設ける。そして、図１３（Ａ），（ａＸ），（ａＹ）に示すように、例えばＡｕめっきによって配線（配線金属）９０を形成する。次いで、レジスト除去後に、余分なＴｉＷ／Ａｕスパッタ膜７０を除去する。なお、図１３（Ａ）では、ソース電極３７及びドレイン電極３８の引き出し配線は省略している。 Thereafter, a new resist film having an opening corresponding to a desired wiring is provided on the metal film 70 in order to define a wiring region by, for example, a photolithography technique. Then, as shown in FIGS. 13A, 13A, 13A, wiring (wiring metal) 90 is formed by Au plating, for example. Next, after removing the resist, the excess TiW / Au sputtered film 70 is removed. In FIG. 13A, the lead-out wiring of the source electrode 37 and the drain electrode 38 is omitted.
このようにして、図１３（Ａ），（ａＸ），（ａＹ）に示すような構造の本半導体装置（ＧａＮ−ＨＥＭＴ）が完成する。
なお、その他の詳細は、上述の第１実施形態のものと同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態のものと同様に、ゲート電極３９の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間（閉空間）６を、ゲート電極３９の周囲に、歩留まり良く（安定して）形成できるという利点がある。
In this way, the present semiconductor device (GaN-HEMT) having a structure as shown in FIGS. 13A, 13A, 13A is completed.
Since other details are the same as those of the first embodiment described above, the description thereof is omitted here.
Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the holes 6 formed in the space 6 and the protective film 4 formed around the gate electrode 39 as in the first embodiment described above. There is an advantage that it is possible to realize a structure that can easily seal the opening 10 at the boundary between the two. Accordingly, there is an advantage that the sealed space (closed space) 6 can be formed with high yield (stable) around the gate electrode 39 with simple control.
特に、ゲート電極３９の周囲にある保護膜（層間絶縁膜）４による寄生容量を増加させることなく、配線を行なって集積化（ＭＭＩＣ化）することができる。これにより、ゲート・ソース間、ゲート・ドレイン間の余分な寄生容量が生じないため、高周波特性の向上が見込まれる。
［第３実施形態］
次に、第３実施形態にかかる半導体装置及びその製造方法について、図１４〜図１７を参照しながら説明する。
In particular, the wiring can be integrated (MMIC) without increasing the parasitic capacitance due to the protective film (interlayer insulating film) 4 around the gate electrode 39. As a result, no extra parasitic capacitance is generated between the gate and the source and between the gate and the drain, so that an improvement in high frequency characteristics is expected.
[Third Embodiment]
Next, a semiconductor device and a manufacturing method thereof according to the third embodiment will be described with reference to FIGS.
本実施形態にかかる半導体装置及びその製造方法は、上述の第１実施形態が本発明をＩｎＰ−ＨＥＭＴに適用した場合の構成例であるのに対し、本発明をＧａＡｓ−ＨＥＭＴに適用した場合の構成例である点が異なる。
つまり、本実施形態にかかる半導体装置は、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ［ここではＧａＡｓ系材料を用いたＨＥＭＴ（ＧａＡｓ−ＨＥＭＴ）］に本発明を適用したものである。
The semiconductor device and the manufacturing method thereof according to this embodiment are structural examples in the case where the first embodiment is applied to the InP-HEMT, whereas the first embodiment is applied to the GaAs-HEMT. The difference is in the configuration example.
In other words, the semiconductor device according to the present embodiment is provided in, for example, an integrated circuit (for example, MMIC), and the present invention is applied to a HEMT made of a compound semiconductor [here, HEMT using a GaAs-based material (GaAs-HEMT)]. It is.
以下、本ＧａＡｓ−ＨＥＭＴの製造方法について説明する。
まず、図１４（Ａ），（ａ）に示すように、半絶縁性ＧａＡｓ基板（半導体基板）４１上に、例えばＭＯＣＶＤ法（有機金属化学気相成長法）によって、ｉ−ＧａＡｓバッファ層４２（例えば厚さ８００ｎｍ）、ｉ−ＩｎＧａＡｓチャネル層４３（電子走行層；例えば厚さ１５ｎｍ）、ｉ−ＡｌＧａＡｓスペーサ層４４（例えば厚さ３ｎｍ）、ｎ−ＡｌＧａＡｓ供給層４５（例えば厚さ２５ｎｍ；Ｓｉドーピング濃度２×１０１８ｃｍ−３）、ｎ−ＧａＡｓキャップ層４６（例えば厚さ５０ｎｍ；Ｓｉドーピング濃度２×１０１８ｃｍ−３）を順に積層させて半導体積層構造を形成する。
Hereinafter, a manufacturing method of the present GaAs-HEMT will be described.
First, as shown in FIGS. 14A and 14A, an i-GaAs buffer layer 42 (on a semi-insulating GaAs substrate (semiconductor substrate) 41, for example, by MOCVD (metal organic chemical vapor deposition). For example, the thickness is 800 nm), the i-InGaAs channel layer 43 (electron transit layer; for example, thickness 15 nm), the i-AlGaAs spacer layer 44 (for example, thickness 3 nm), the n-AlGaAs supply layer 45 (for example, thickness 25 nm; Si doping) A concentration of 2 × 10 18 cm −3 ) and an n-GaAs cap layer 46 (for example, a thickness of 50 nm; Si doping concentration of 2 × 10 18 cm −3 ) are sequentially stacked to form a semiconductor stacked structure.
なお、ｉ−ＩｎＧａＡｓチャネル層に代えて、ｉ−ＧａＡｓチャネル層を用いても良い。
次に、図１４（Ｂ），（ｂ）に示すように、例えば酸素、ホウ素、ヘリウム等のイオン注入によって素子間分離を行なって素子分離注入領域４７を形成する。このため、上述の第１実施形態のＩｎＰ−ＨＥＭＴのようなメサ構造による段差は生じない。
Note that an i-GaAs channel layer may be used instead of the i-InGaAs channel layer.
Next, as shown in FIGS. 14B and 14B, element isolation implantation region 47 is formed by performing element isolation by ion implantation of oxygen, boron, helium, or the like. For this reason, there is no step due to the mesa structure like the InP-HEMT of the first embodiment described above.
次に、図１５（Ａ），（ａ）に示すように、ｎ−ＧａＡｓキャップ層４６上に、ソース電極４８及びドレイン電極４９を形成する。
具体的には、まず、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、ｎ−ＧａＡｓキャップ層４６上に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有する新たなレジスト膜を設ける。
Next, as shown in FIGS. 15A and 15A, a source electrode 48 and a drain electrode 49 are formed on the n-GaAs cap layer 46.
Specifically, first, in order to define the source electrode region and the drain electrode region (ohmic electrode region) by, for example, photolithography technology, the source electrode formation planned region and the drain electrode formation planned region are formed on the n-GaAs cap layer 46. A new resist film having an opening is provided for each.
そして、全面に、ＡｕＧｅ，Ｎｉ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＡｕＧｅ／Ｎｉ／Ａｕを除去することによって（即ち、リフトオフ法によって）、ＡｕＧｅ／Ｎｉ／Ａｕの３層構造のソース電極４８及びドレイン電極４９（オーミック電極）を形成する。
ここでは、例えば、窒素雰囲気中で、３５０℃〜４５０℃の温度（例えば４００℃）で熱処理を行なって、オーミック特性を確立する。
Then, after AuGe, Ni, and Au are sequentially deposited on the entire surface (for example, after being deposited by a vacuum deposition method), AuGe / Ni / Au deposited on the resist film together with the resist film is removed (ie, A source electrode 48 and a drain electrode 49 (ohmic electrode) having a three-layer structure of AuGe / Ni / Au are formed by a lift-off method.
Here, for example, heat treatment is performed at a temperature of 350 ° C. to 450 ° C. (for example, 400 ° C.) in a nitrogen atmosphere to establish ohmic characteristics.
次に、図１５（Ｂ），（ｂ）に示すように、例えばフォトリソグラフィ技術を用いてリセス領域（リセス部）を規定し、例えばＳｉＣｌ４とＳＦ６混合ガスのドライエッチングを用いてｎ−ＧａＡｓキャップ層４６を除去し、リセス５０を形成する。このとき、エッチング液はｎ−ＡｌＧａＡｓ供給層４５をほとんどエッチングしないため、ｎ−ＡｌＧａＡｓ供給層４５の表面でエッチングが停止する。つまり、ｎ−ＡｌＧａＡｓ供給層４５に対してｎ−ＧａＡｓキャップ層４６が選択エッチングされる。これにより、ｎ−ＡｌＧａＡｓ供給層４５の表面が露出し、このｎ−ＡｌＧａＡｓ供給層４５の表面によってリセス５０の底面（ＡｌＧａＡｓリセス面）が構成されることになる。 Next, as shown in FIGS. 15B and 15B, a recess region (recess portion) is defined using, for example, a photolithography technique, and n− using, for example, dry etching of a mixed gas of SiCl 4 and SF 6. The GaAs cap layer 46 is removed and a recess 50 is formed. At this time, since the etching solution hardly etches the n-AlGaAs supply layer 45, the etching stops on the surface of the n-AlGaAs supply layer 45. That is, the n-GaAs cap layer 46 is selectively etched with respect to the n-AlGaAs supply layer 45. As a result, the surface of the n-AlGaAs supply layer 45 is exposed, and the surface of the n-AlGaAs supply layer 45 constitutes the bottom surface of the recess 50 (AlGaAs recess surface).
次に、図１５（Ｃ），（ｃ）に示すように、ｎ−ＡｌＧａＡｓ供給層４５上にゲート電極５１を形成する
具体的には、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、ゲート電極形成予定領域に開口部を有する新たなレジスト膜を設ける。
そして、全面に、Ａｌを堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＡｌを除去することによって（即ち、リフトオフ法によって）、ｎ−ＡｌＧａＡｓ供給層４５上にＡｌからなるゲート電極５１を形成する。
Next, as shown in FIGS. 15C and 15C, the gate electrode 51 is formed on the n-AlGaAs supply layer 45. Specifically, first, for example, a photolithography technique is used to form the gate electrode region. In order to define, a new resist film having an opening is provided in the gate electrode formation scheduled region.
Then, after Al is deposited on the entire surface (for example, after being deposited by a vacuum deposition method), the Al deposited on the resist film is removed together with the resist film (that is, by the lift-off method), thereby supplying n-AlGaAs. A gate electrode 51 made of Al is formed on the layer 45.
その後の工程は、上述の第１実施形態のゲート電極を形成した後の工程と同様である［図５（Ｂ），（ｂ）〜図９（Ａ），（ａＸ），（ａＹ）参照］。
つまり、まず、図１６（Ａ），（ａ）に示すように、ゲート電極５１の近傍に所望の厚さのＰＭＭＡ樹脂層（第１充填材層）２４を形成する。
ここでは、ゲート電極５１の長さ方向の延長線上の所望の領域にＰＭＭＡ樹脂層２４が形成される。なお、ＰＭＭＡ樹脂層２４は、ゲート電極５１に接する位置に設けているが、ゲート電極５１から離れた位置に設けても良い。
Subsequent steps are the same as those after the gate electrode of the first embodiment is formed [see FIGS. 5B, 9B, 9A, 9A, 9A, 9A]. .
That is, first, as shown in FIGS. 16A and 16A, a PMMA resin layer (first filler layer) 24 having a desired thickness is formed in the vicinity of the gate electrode 51.
Here, the PMMA resin layer 24 is formed in a desired region on the extension line in the length direction of the gate electrode 51. The PMMA resin layer 24 is provided at a position in contact with the gate electrode 51, but may be provided at a position away from the gate electrode 51.
次いで、図１６（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）に連なり、かつ、ゲート電極５１が覆われるようにＰＭＧＩ樹脂層２５（第２充填材層）を形成する。
次に、図１６（Ａ），（ａ）に示すように、ＰＭＭＡ樹脂層２４（第１充填材層）、ＰＭＧＩ樹脂層２５（第２充填材層）、ゲート電極５１を含む全面が覆われるように、保護膜（絶縁膜；層間膜；ここでは樹脂膜）４を形成する。
Next, as shown in FIGS. 16A and 16A, the PMGI resin layer 25 (second filler layer) is connected to the PMMA resin layer 24 (first filler layer) and the gate electrode 51 is covered. ).
Next, as shown in FIGS. 16A and 16A, the entire surface including the PMMA resin layer 24 (first filler layer), the PMGI resin layer 25 (second filler layer), and the gate electrode 51 is covered. Thus, a protective film (insulating film; interlayer film; resin film here) 4 is formed.
次に、図１６（Ｂ），（ｂ）に示すように、ソース電極４８、ドレイン電極４９、ゲート電極５１上に形成された樹脂膜４に、それぞれ、コンタクトホール８（引き出し用ホール；第２のホール）を形成するとともに、ＰＭＭＡ樹脂層（第１充填材層）２４に接するように充填材溶出用ホール（第１のホール）５を形成する。
次に、図１６（Ｂ），（ｂ）に示すように、例えば酸素プラズマ等によってレジスト膜を除去した後、例えばＮ−メチル−２−ピロリドン（ＮＭＰ）などの有機溶剤を用いて、ＰＭＭＡ樹脂層２４（第１充填材層）及びＰＭＧＩ樹脂層２５（第２充填材層）を溶解させ、ゲート電極５１の周囲に階段状の空間６を形成する。
Next, as shown in FIGS. 16B and 16B, contact holes 8 (leading holes; second holes) are formed in the resin film 4 formed on the source electrode 48, the drain electrode 49, and the gate electrode 51, respectively. And a filler elution hole (first hole) 5 so as to be in contact with the PMMA resin layer (first filler layer) 24.
Next, as shown in FIGS. 16B and 16B, after the resist film is removed by, for example, oxygen plasma or the like, an organic solvent such as N-methyl-2-pyrrolidone (NMP) is used to remove the PMMA resin. The layer 24 (first filler layer) and the PMGI resin layer 25 (second filler layer) are dissolved to form a stepped space 6 around the gate electrode 51.
次いで、図１７（Ａ），（ａＸ），（ａＹ）に示すように、例えばスパッタリング法によって、各ホール５，８内を含む全面に、例えばＴｉＷ（１００ｎｍ）／Ａｕ（１５０ｎｍ）のような金属膜（スパッタ膜）７０を形成する。
本実施形態では、上述の横穴６Ａの高さは、充填材溶出用ホール５の側面の一部を構成するＰＭＭＡ樹脂層２４の厚さによって規定される。ＰＭＭＡ樹脂層２４の厚さは任意に設定でき、その厚さを薄くすることができるため、横穴６Ａの高さも低くすることができる。このため、金属膜７０によって横穴６Ａを完全にふさぐことができ、これにより、ゲート電極５１の周囲に形成される空間６を完全に封止することができる。この結果、ゲート電極５１の周囲が閉空間になっている構造が完成する。
Next, as shown in FIGS. 17A, 17A and 17A, a metal such as TiW (100 nm) / Au (150 nm) is formed on the entire surface including the inside of the holes 5 and 8 by, for example, sputtering. A film (sputtered film) 70 is formed.
In the present embodiment, the height of the horizontal hole 6A described above is defined by the thickness of the PMMA resin layer 24 constituting a part of the side surface of the filler elution hole 5. Since the thickness of the PMMA resin layer 24 can be set arbitrarily and the thickness can be reduced, the height of the lateral hole 6A can also be reduced. For this reason, the horizontal hole 6 </ b> A can be completely blocked by the metal film 70, whereby the space 6 formed around the gate electrode 51 can be completely sealed. As a result, a structure in which the periphery of the gate electrode 51 is a closed space is completed.
その後、例えばフォトリソグラフィ技術によって配線領域を規定すべく、金属膜７０上に、所望の配線に対応する開口部を有する新たなレジスト膜を設ける。そして、図１７（Ａ），（ａＸ），（ａＹ）に示すように、例えばＡｕめっきによって配線（配線金属）９０を形成する。次いで、レジスト除去後に、余分なＴｉＷ／Ａｕスパッタ膜７０を除去する。なお、図１７（Ａ）では、ソース電極４８及びドレイン電極４９の引き出し配線は省略している。 Thereafter, a new resist film having an opening corresponding to a desired wiring is provided on the metal film 70 in order to define a wiring region by, for example, a photolithography technique. Then, as shown in FIGS. 17A, 17A, 17A, wiring (wiring metal) 90 is formed by, for example, Au plating. Next, after removing the resist, the excess TiW / Au sputtered film 70 is removed. In FIG. 17A, the lead-out wiring of the source electrode 48 and the drain electrode 49 is omitted.
このようにして、図１７（Ａ），（ａＸ），（ａＹ）に示すような構造の本半導体装置（ＧａＡｓ−ＨＥＭＴ）が完成する。
なお、その他の詳細は、上述の第１実施形態のものと同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態のものと同様に、ゲート電極５１の周囲に形成される空間６と保護膜４に形成されるホール５との境界部分の開口１０を封止しやすい構造を実現できるという利点がある。これにより、簡易な制御で、封止された空間（閉空間）１０を、ゲート電極５１の周囲に、歩留まり良く（安定して）形成できるという利点がある。
In this way, the present semiconductor device (GaAs-HEMT) having a structure as shown in FIGS. 17A, 17A, 17Aa is completed.
Since other details are the same as those of the first embodiment described above, the description thereof is omitted here.
Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the hole 6 formed in the space 6 formed around the gate electrode 51 and the protective film 4 as in the first embodiment described above. There is an advantage that it is possible to realize a structure that can easily seal the opening 10 at the boundary between the two. Thereby, there is an advantage that the sealed space (closed space) 10 can be formed around the gate electrode 51 with high yield (stable) with simple control.
特に、ゲート電極５１の周囲にある保護膜（層間絶縁膜）４による寄生容量を増加させることなく、配線を行なって集積化（ＭＭＩＣ化）することができる。これにより、ゲート・ソース間、ゲート・ドレイン間の余分な寄生容量が生じないため、高周波特性の向上が見込まれる。
なお、上述の実施形態において、ｉ−ＡｌＧａＡｓスペーサ層４４及びｎ−ＡｌＧａＡｓ供給層４５に代えて、例えば図１８に示すように、ｎ−ＩｎＧａＰ供給層４５Ｂ（例えば厚さ２５ｎｍ；Ｓｉドーピング濃度２×１０１８ｃｍ−３）を設けて構成することもできる。
［その他］
［１］なお、上述の第１実施形態の構成において、図１９（Ａ），（Ｂ）に示すように、ゲート電極３０及びエアギャップ２３を保護するための保護膜（絶縁膜；ここではＳｉＮ膜）６０を設けても良い。
In particular, wiring can be integrated (MMIC) without increasing the parasitic capacitance due to the protective film (interlayer insulating film) 4 around the gate electrode 51. As a result, no extra parasitic capacitance is generated between the gate and the source and between the gate and the drain, so that an improvement in high frequency characteristics is expected.
In the above-described embodiment, instead of the i-AlGaAs spacer layer 44 and the n-AlGaAs supply layer 45, for example, as shown in FIG. 18, an n-InGaP supply layer 45B (for example, a thickness of 25 nm; Si doping concentration 2 × 10 18 cm −3 ) may be provided.
[Others]
[1] In the configuration of the first embodiment described above, as shown in FIGS. 19A and 19B, a protective film (insulating film; here SiN for protecting the gate electrode 30 and the air gap 23) A film) 60 may be provided.
この場合、上述の第１実施形態の製造方法において、ゲート電極３０を形成した後に、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）６０を例えば厚さ１０〜５０ｎｍ堆積させれば良い。
これにより、ゲート電極３０及びエアギャップ２３を保護するための保護膜（絶縁膜）６０を形成することができる。
In this case, in the manufacturing method of the first embodiment described above, after the gate electrode 30 is formed, an insulating film (SiN film here) 60 can be deposited on the entire surface by, for example, plasma CVD, for example, to a thickness of 10 to 50 nm. It ’s fine.
Thereby, the protective film (insulating film) 60 for protecting the gate electrode 30 and the air gap 23 can be formed.
この場合、ＩｎＰ−ＨＥＭＴの構造は、図２０（Ａ），（Ｂ）に示すような構造になる。
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［２］また、上述の第１実施形態の構成において、図２１に示すように、さらに、上述のＳｉＮ膜（絶縁膜；保護膜）６０の下側に、リセス表面を覆うＳｉＮ膜（絶縁膜；保護膜）６１を設けるようにしても良い。
In this case, the InP-HEMT has a structure as shown in FIGS.
In addition, although it demonstrated as a modification of the above-mentioned 1st Embodiment here, this modification is applicable also to the above-mentioned 2nd, 3rd embodiment.
[2] Further, in the configuration of the first embodiment described above, as shown in FIG. 21, an SiN film (insulating film) covering the recess surface below the SiN film (insulating film; protective film) 60 is further provided. A protective film) 61 may be provided.
この場合、上述の第１実施形態の製造方法において、リセス２０を形成した後に［図４（Ａ），（ａ）参照］、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）６１を例えば厚さ１０〜５０ｎｍ堆積させれば良い。これにより、リセス表面を保護するための保護膜（絶縁膜）６１を形成することができる。また、この場合、ゲート電極３０を形成する前に、ＳｉＮ膜６１の一部を、例えばＦ系ガスを用いてドライエッチングして、ゲート電極３０を形成するための開口部を形成する必要がある。 In this case, in the manufacturing method of the first embodiment described above, after forming the recess 20 [see FIGS. 4A and 4A], an insulating film (here, a SiN film) is formed on the entire surface by, for example, plasma CVD. For example, 61 may be deposited to a thickness of 10 to 50 nm. Thereby, the protective film (insulating film) 61 for protecting the recess surface can be formed. In this case, before forming the gate electrode 30, it is necessary to dry-etch a part of the SiN film 61 using, for example, an F-based gas to form an opening for forming the gate electrode 30. .
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
例えば、上述の第２実施形態のものに適用する場合、上述の第２実施形態の構成において、さらに、ソース電極３７、ドレイン電極３８、ｎ−ＧａＮキャップ層３５の表面を覆うＳｉＮ膜（絶縁膜；保護膜）を設ければ良い。この場合、上述の実施形態の製造方法において、ソース電極３７及びドレイン電極３８を形成した後に［図１１（Ａ），（ａ）参照］、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）を例えば厚さ５〜５００ｎｍ（例えば１００ｎｍ）堆積させれば良い。これにより、ソース電極３７、ドレイン電極３８、ｎ−ＧａＮキャップ層３５の表面を保護するための保護膜（絶縁膜）を形成することができる。また、この場合、ゲート電極３９を形成する前に、ＳｉＮ膜の一部を、例えばＦ系ガスを用いてドライエッチングして、ゲート電極を形成するための開口部を形成する必要がある。
In addition, although it demonstrated as a modification of the above-mentioned 1st Embodiment here, this modification is applicable also to the above-mentioned 2nd, 3rd embodiment.
For example, when applied to the above-described second embodiment, in the configuration of the above-described second embodiment, an SiN film (insulating film) that further covers the surfaces of the source electrode 37, the drain electrode 38, and the n-GaN cap layer 35 A protective film) may be provided. In this case, in the manufacturing method of the above-described embodiment, after forming the source electrode 37 and the drain electrode 38 [see FIGS. 11A and 11A], an insulating film (here, a plasma CVD method) is formed on the entire surface, for example. For example, a SiN film) may be deposited to a thickness of 5 to 500 nm (for example, 100 nm). Thereby, a protective film (insulating film) for protecting the surfaces of the source electrode 37, the drain electrode 38, and the n-GaN cap layer 35 can be formed. In this case, before forming the gate electrode 39, it is necessary to dry-etch a part of the SiN film using, for example, an F-based gas to form an opening for forming the gate electrode.
また、例えば、上述の第３実施形態のものに適用する場合、上述の第３実施形態の構成において、さらに、ソース電極４８、ドレイン電極４９、ｎ−ＧａＡｓキャップ層４６、リセス５０の表面を覆うＳｉＮ膜（絶縁膜；保護膜）を設けるようにしても良い。この場合、上述の実施形態の製造方法において、リセス５０を形成した後に［図１５（Ｂ），（ｂ）参照］、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）を堆積させれば良い。これにより、ソース電極４８、ドレイン電極４９、ｎ−ＧａＡｓキャップ層４６、リセス５０の表面を保護するための保護膜（絶縁膜）を形成することができる。また、この場合、ゲート電極５１を形成する前に、ＳｉＮ膜の一部を、例えばＦ系ガスを用いてドライエッチングして、ゲート電極５１を形成するための開口部を形成する必要がある。
［３］また、上述の第１実施形態では、充填材溶出用ホール５を１つだけ設けているが、これに限られるものではなく、例えば図２２（Ａ），（ａ）に示すように、複数（ここでは２つ）の充填材溶出用ホール５を設け、ゲート電極３０の周囲に形成される空間６が高さが低い部分６Ａを複数個所（ここでは２箇所）有するものとしても良い。ここでは、ゲート電極３０のためのコンタクトホール８を、一方の充填材溶出用ホール５として用いている。
Further, for example, when applied to the above-described third embodiment, the surface of the source electrode 48, the drain electrode 49, the n-GaAs cap layer 46, and the recess 50 is further covered in the configuration of the above-described third embodiment. An SiN film (insulating film; protective film) may be provided. In this case, in the manufacturing method of the above-described embodiment, after forming the recess 50 [see FIGS. 15B and 15B], an insulating film (here, a SiN film) is deposited on the entire surface by, for example, plasma CVD. You can do it. Thereby, a protective film (insulating film) for protecting the surfaces of the source electrode 48, the drain electrode 49, the n-GaAs cap layer 46, and the recess 50 can be formed. In this case, before forming the gate electrode 51, it is necessary to dry-etch a part of the SiN film using, for example, an F-based gas to form an opening for forming the gate electrode 51.
[3] In the first embodiment described above, only one filler elution hole 5 is provided. However, the present invention is not limited to this. For example, as shown in FIGS. A plurality (two in this case) of the filler elution holes 5 may be provided, and the space 6 formed around the gate electrode 30 may have a plurality of portions 6A (here, two portions) having a low height. . Here, the contact hole 8 for the gate electrode 30 is used as one filler elution hole 5.
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［４］また、上述の第１実施形態では、コンタクトホール８とは別に充填材溶出用ホール５を設けているが、これに限られるものではなく、例えば図２３（Ａ），（ａ）に示すように、ゲート電極３０と配線金属９０とを接続するために設けられるコンタクトホール８と充填材溶出用ホール５とを兼用するようにしても良い。
In addition, although it demonstrated as a modification of the above-mentioned 1st Embodiment here, this modification is applicable also to the above-mentioned 2nd, 3rd embodiment.
[4] In the first embodiment described above, the filler elution hole 5 is provided separately from the contact hole 8, but the present invention is not limited to this. For example, as shown in FIGS. As shown, the contact hole 8 provided for connecting the gate electrode 30 and the wiring metal 90 may also be used as the filler elution hole 5.
この場合、ゲート電極３０のためのコンタクトホール８は、ゲート電極３０に接するように形成されているため、コンタクトホール８としても機能する充填材溶出用ホール５は、ゲート電極３０に接するように形成されることになる。例えば図２３（ａ）に示すように、コンタクトホール８としても機能する充填材溶出用ホール５は、ゲート電極３０のパッド部３０Ａの上面に接するように形成される。このため、第１充填材層２４を、ゲート電極３０のパッド部３０Ａの上面に接するように形成することで、ゲート電極３０の周囲に形成される空間６の高さの低い部分６Ａがゲート電極３０のパッド部３０Ａの上面に接するように形成されるようにする。これにより、ゲート電極３０の周囲に形成される空間６の高さが低い部分６Ａ（横穴）は、ゲート電極３０のパッド部３０Ａの上面に接するように形成されることになる。 In this case, since the contact hole 8 for the gate electrode 30 is formed so as to contact the gate electrode 30, the filler elution hole 5 that also functions as the contact hole 8 is formed so as to contact the gate electrode 30. Will be. For example, as shown in FIG. 23A, the filler elution hole 5 that also functions as the contact hole 8 is formed in contact with the upper surface of the pad portion 30A of the gate electrode 30. Therefore, by forming the first filler layer 24 so as to be in contact with the upper surface of the pad portion 30A of the gate electrode 30, a portion 6A having a low height in the space 6 formed around the gate electrode 30 is formed. 30 so as to be in contact with the upper surface of the pad portion 30A. As a result, the portion 6 </ b> A (lateral hole) where the height of the space 6 formed around the gate electrode 30 is low is formed in contact with the upper surface of the pad portion 30 </ b> A of the gate electrode 30.
また、封止膜７は、金属膜７０とする。つまり、封止膜７と、ゲート電極３０からの引出配線を構成する金属膜７０とを兼用することになる。この場合、ゲート電極３０の周囲に形成される空間６の高さが低い部分６Ａと充填材溶出用ホール５とが接している部分の開口１０（横穴）が封止され、かつ、ゲート電極３０に接続される引出配線（ここではシードメタル）となるように、封止膜７としての金属膜７０を形成すれば良い。つまり、ゲート電極３０の周囲に形成される空間６を封じ込める工程と、ゲート電極３０からの引出配線（ここではシードメタル）を形成する工程とが同時に行なわれることになる。 The sealing film 7 is a metal film 70. That is, the sealing film 7 is also used as the metal film 70 constituting the lead-out wiring from the gate electrode 30. In this case, the opening 10 (lateral hole) in the portion where the portion 6A of the space 6 formed around the gate electrode 30 and the height 6A of the space 6 is in contact with the filler elution hole 5 is sealed, and the gate electrode 30 is sealed. What is necessary is just to form the metal film 70 as the sealing film 7 so that it may become the lead-out wiring (here seed metal) connected to. That is, the step of confining the space 6 formed around the gate electrode 30 and the step of forming a lead-out wiring (here, seed metal) from the gate electrode 30 are performed simultaneously.
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［５］また、上述の第１実施形態では、階段状の空間６を、高さが２段階で変化する２段の階段状空間にしているが、これに限られるものではなく、少なくとも高さが低い部分と高い部分とを有するものであれば良く、例えば図２４（Ａ），（ａ）に示すように、高さが２段階以上変化する複数段の階段状空間であっても良い。
In addition, although it demonstrated as a modification of the above-mentioned 1st Embodiment here, this modification is applicable also to the above-mentioned 2nd, 3rd embodiment.
[5] In the above-described first embodiment, the stepped space 6 is a two-step staircase space whose height changes in two steps. However, the present invention is not limited to this. As long as it has a low part and a high part, for example, as shown in FIGS. 24A and 24A, it may be a multi-step staircase space whose height changes by two or more stages.
なお、ここでは、上述の第１実施形態の変形例として説明しているが、この変形例は、上述の第２、第３実施形態のものにも適用することができる。
［６］なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
In addition, although it demonstrated as a modification of the above-mentioned 1st Embodiment here, this modification is applicable also to the above-mentioned 2nd, 3rd embodiment.
[6] The present invention is not limited to the configurations described in the above-described embodiments and modifications, and various modifications can be made without departing from the spirit of the present invention.
１ 半導体基板
２ 活性領域
３ ゲート電極
４ 保護膜（絶縁膜；樹脂膜）
５ ホール
６ 空間（空洞）
６Ａ 高さが低い部分
６Ｂ 高さが高い部分
７ 封止膜
８ コンタクトホール
９ 引き出し電極（配線金属）
１０ 開口（溶出口）
１１ ＩｎＰ基板
１２ ｉ−ＩｎＡｌＡｓバッファ層
１３ ｉ−ＩｎＧａＡｓチャネル層
１４ ｎ−ＩｎＡｌＡｓ電子供給層
１５ ｉ−ＩｎＰストッパ層
１６ ｎ−ＩｎＧａＡｓキャップ層
１７ ソース電極
１８ ドレイン電極
１９ ＳｉＮ膜
２０ リセス
２１ ゲート開口
２２ レジスト膜
２３ エアギャップ
２４ ＰＭＭＡ樹脂層（第１充填材層）
２５ ＰＭＧＩ樹脂層（第２充填材層）
３０ ゲート電極
３０Ａ ゲート電極のパッド部
３１ ＳｉＣ基板
３２ ｉ−ＧａＮチャネル層
３３ ｉ−ＡｌＧａＮスペーサ層
３４ ｎ−ＡｌＧａＮ電子供給層
３５ ｎ−ＧａＮキャップ層
３６ 素子分離注入領域
３７ ソース電極
３８ ドレイン電極
３９ ゲート電極
４１ 半絶縁性ＧａＡｓ基板
４２ ｉ−ＧａＡｓバッファ層
４３ ｉ−ＩｎＧａＡｓチャネル層
４４ ｉ−ＡｌＧａＡｓスペーサ層
４５ ｎ−ＡｌＧａＡｓ供給層
４５Ｂ ｎ−ＩｎＧａＰ供給層
４６ ｎ−ＧａＡｓキャップ層
４７ 素子分離注入領域
４８ ソース電極
４９ ドレイン電極
５０ リセス
５１ ゲート電極
６０ ＳｉＮ膜
６１ ＳｉＮ膜
７０ 金属膜（スパッタ膜）
９０ 配線（配線金属）
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Active region 3 Gate electrode 4 Protective film (insulating film; resin film)
5 holes 6 spaces (cavities)
6A Low height portion 6B High height portion 7 Sealing film 8 Contact hole 9 Lead electrode (wiring metal)
10 Opening (elution port)
11 InP substrate 12 i-InAlAs buffer layer 13 i-InGaAs channel layer 14 n-InAlAs electron supply layer 15 i-InP stopper layer 16 n-InGaAs cap layer 17 source electrode 18 drain electrode 19 SiN film 20 recess 21 gate opening 22 resist Membrane 23 Air gap 24 PMMA resin layer (first filler layer)
25 PMGI resin layer (second filler layer)
DESCRIPTION OF SYMBOLS 30 Gate electrode 30A Gate electrode pad part 31 SiC substrate 32 i-GaN channel layer 33 i-AlGaN spacer layer 34 n-AlGaN electron supply layer 35 n-GaN cap layer 36 Element isolation injection region 37 Source electrode 38 Drain electrode 39 Gate Electrode 41 Semi-insulating GaAs substrate 42 i-GaAs buffer layer 43 i-InGaAs channel layer 44 i-AlGaAs spacer layer 45 n-AlGaAs supply layer 45B n-InGaP supply layer 46 n-GaAs cap layer 47 Element isolation implantation region 48 Source Electrode 49 Drain electrode 50 Recess 51 Gate electrode 60 SiN film 61 SiN film 70 Metal film (sputtered film)
90 Wiring (wiring metal)
Claims (6)
前記ゲート電極の近傍に第１充填材層を形成し、
前記第１充填材層に連なり、かつ、前記ゲート電極を覆う第２充填材層を形成し、
前記第１充填材層、前記第２充填材層、前記ゲート電極を覆う保護膜を形成し、
前記保護膜に前記第１充填材層に接する第１のホールを形成し、
前記第１のホールを介して前記第１充填材層及び前記第２充填材層を除去し、高さが低い部分と高さが高い部分とを有する階段状の空間を前記ゲート電極の周囲に形成することを特徴とする半導体装置の製造方法。 Forming a gate electrode,
Forming a first filler layer in the vicinity of the gate electrode;
Forming a second filler layer that is continuous with the first filler layer and covers the gate electrode;
Forming a protective film covering the first filler layer, the second filler layer, and the gate electrode;
Forming a first hole in contact with the first filler layer in the protective film;
The first filler layer and the second filler layer are removed through the first hole, and a step-like space having a low height portion and a high height portion is formed around the gate electrode. A method for manufacturing a semiconductor device, comprising: forming a semiconductor device.
前記第２のホール内に金属膜を形成することを特徴とする、請求項１記載の半導体装置の製造方法。 Further, a second hole that contacts the gate electrode is formed in the protective film,
2. The method of manufacturing a semiconductor device according to claim 1, wherein a metal film is formed in the second hole.
前記高さが低い部分と前記ホールとが接している部分の開口が封止され、かつ、前記ゲート電極に接続されるように、金属膜を形成することを特徴とする、請求項１記載の半導体装置の製造方法。 The hole is formed in contact with the gate electrode;
2. The metal film is formed according to claim 1, wherein the metal film is formed so that the opening of the portion where the low height portion and the hole are in contact is sealed and connected to the gate electrode. A method for manufacturing a semiconductor device.
高さが低い部分と高さが高い部分とを有する階段状の空間を前記ゲート電極の周囲に有する保護膜と、
前記高さが低い部分に接するように前記保護膜に形成されたホールとを備えることを特徴とする半導体装置。 A gate electrode;
A protective film having a stepped space having a low height portion and a high height portion around the gate electrode;
And a hole formed in the protective film so as to be in contact with the portion having a low height.
前記封止膜が、金属膜であることを特徴とする、請求項４又は５記載の半導体装置。 The hole is a contact hole in contact with the gate electrode;
The semiconductor device according to claim 4, wherein the sealing film is a metal film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008121519A JP5365062B2 (en) | 2008-05-07 | 2008-05-07 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009272433A true JP2009272433A (en) | 2009-11-19 |
| JP5365062B2 JP5365062B2 (en) | 2013-12-11 |
Family
ID=41438735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008121519A Active JP5365062B2 (en) | 2008-05-07 | 2008-05-07 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5365062B2 (en) |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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